CN103426928A - 半导体器件和该器件的制造方法 - Google Patents

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Abstract

本发明公开了一种半导体器件和该器件的制造方法。该半导体器件包括N型场效应晶体管，该N型场效应晶体管包括衬底中的N沟道区。高介电常数（高k）层设置在N沟道区上。包括金属氧化物的扩散层设置在该高k层上。钝化层设置在该扩散层上，第一金属栅极设置在该钝化层上。该高k层和N沟道区包括金属氧化物的金属元素的金属原子。

Description

半导体器件和该器件的制造方法
技术领域
本发明构思涉及半导体器件和该器件的制造方法。
背景技术
采用多晶硅栅电极的金属氧化物半导体（MOS）晶体管广为人知。多晶硅栅电极可以在高温下与源区和漏区一起退火。在形成源区和漏区时，多晶硅栅电极也可以用作离子注入掩模。
随着晶体管缩小，多晶硅栅电极的电阻增大，这妨碍了晶体管进行高速操作。近来，高介电常数的栅极氧化物和金属栅极的集成结构已被提出。新材料的引入会导致其它问题，诸如金属栅极与高温工艺的不兼容性和集成结构的功函数控制。因此，对于集成高介电常数栅极氧化物与金属栅极的改进工艺存在需求。
发明内容
根据本发明构思的示例性实施例，一种半导体器件包括N型场效应晶体管，该N型场效应晶体管包括设置在衬底上的第一高介电常数（高k）层。包括金属氧化物的扩散层设置在第一高k层上。钝化层设置在扩散层上，第一金属栅极设置在钝化层上。
根据本发明构思的示例性实施例，一种静态随机存取存储器（SRAM）装置包括：N型场效应晶体管和P型场效应晶体管。N型场效应晶体管包括设置在衬底上的高介电常数（高k）层。包括金属氧化物的扩散层设置在高k层上。钝化层设置在该扩散层上，第一金属栅极设置在该钝化层上。P型场效应晶体管包括设置在该衬底上的该高k层。
根据本发明构思的示例性实施例，一种半导体器件包括N型场效应晶体管，该N型场效应晶体管包括衬底中的N沟道区。高介电常数（高k）层设置在N沟道区上。包括金属氧化物的扩散层设置在该高k层上。钝化层设置在该扩散层上，第一金属栅极设置在该钝化层上。第一高k层和N沟道区包括金属氧化物的金属元素的金属原子。
根据本发明构思的示例性实施例，一种半导体器件的制造方法包括以下步骤：在衬底中形成通过形成在衬底上的间隔物限定的第一沟槽和第二沟槽。在第一沟槽和第二沟槽中形成高k层。在第一沟槽的高k层上形成扩散层，该扩散层包括金属氧化物。在扩散层上形成用于防止扩散层被氧化的钝化层。通过热处理衬底，将金属氧化物的金属原子扩散到第一沟槽的高k层和第一沟槽下面的衬底中。在形成在第一沟槽中的钝化层上形成第一金属栅极。
附图说明
通过参照附图详细描述本发明构思的示例性实施例，本发明构思的以上和其它方面和特征将变得更加明显，在附图中：
图1是根据本发明构思的示例性实施例的半导体器件的截面图；
图2至图6示出用于解释根据本发明构思的示例性实施例的图1的半导体器件的制造方法的中间步骤；
图7是根据本发明构思的示例性实施例的半导体器件的截面图；
图8至图10示出用于说明根据本发明构思的示例性实施例的半导体器件的制造方法的中间步骤；
图11是根据本发明构思的示例性实施例的半导体器件的截面图；
图12是根据本发明构思的示例性实施例的半导体器件的截面图；
图13是用于说明根据本发明构思的示例性实施例的鳍型晶体管（FinFET）的图示；
图14是沿着图13的线A-A’截取的截面图；
图15是沿着图13的线B-B’截取的截面图；
图16是用于解释根据本发明构思的实施例的鳍型晶体管（FinFET）的图示；
图17是沿着图16的线C-C’截取的截面图；
图18是沿着图16的线D-D’截取的截面图；
图19是根据本发明构思的示例性实施例的半导体器件的布局；
图20是图19的半导体器件的静态随机存取存储器（SRAM）单元的电路图；
图21是根据本发明的示例性实施例的图20的半导体器件的SRAM单元的NFET和PFET以及逻辑区的PFET的截面图；
图22是根据本发明的示例性实施例的图20的半导体器件的SRAM单元的NFET和PFET以及逻辑区的PFET的截面图；
图23是根据本发明构思的示例性实施例的半导体器件的布局；
图24是图23的半导体器件的截面图；以及
图25是包括根据本发明构思的实施例的半导体器件的电子系统的框图。
具体实施方式
下面将参照附图更详细地描述本发明构思的示例性实施例。然而，本发明构思可以以不同的形式实施，而不应被解释为限于在此阐述的实施例。而且，这些示例性实施例被提供为使得本公开将彻底和完整，并且将本发明构思全面传达给本领域的技术人员。在附图中，为了清晰起见，层和区域的厚度被夸大。
将理解，当一个元件或层被称为在另一元件或层“上”时，它可以直接在所述另一层上，或者可以存在居间层。相同的附图标记可以始终指代相同的元件。
图1是根据本发明构思的示例性实施例的半导体器件的截面图。
参照图1，半导体衬底100可包括第一区（例如，NFET区）和第二区（例如，PFET区）。这里，第一区NFET可以是形成N型场效应晶体管（NFET）的区域，第二区PFET可以是形成P型场效应晶体管（PFET）的区域。
第一区NFET和第二区PFET的每个可包括沟道区C和源/漏区101和102。这里，第一区NFET的沟道区C可以是源/漏区101的N型载流子移动通过的N沟道区，第二区PFET的沟道区C可以是源/漏区102的P型载流子移动通过的P沟道区。在半导体衬底100中，在源/漏区101和102的外部可形成隔离物（未示出），以隔离NFET和PFET。
NFET可包括第一沟槽111。第一沟槽111可被设置在NFET的沟道区C上的间隔物120围绕，层间绝缘层110可形成在间隔物120的外部。在本发明构思的一些实施例中，NFET可包括在源/漏区101上的张应力层（未示出），用于为NFET的沟道区C提供张应力。在根据本发明构思的实施例中，间隔物120的形状可以是L形状。
界面层125、第一高介电常数（高k）层131、扩散层140、钝化层150和第一金属栅极161可顺序地设置在第一沟槽111中。在此情况下，第一高k层131、扩散层140、钝化层150和第一金属栅极161可被配置为沿着第一沟槽111的侧壁向上延伸，如图1所示。
界面层125可用以防止半导体衬底100与第一高k层131之间的缺陷界面。界面层125可包括其介电常数（k）等于或小于大约9的低k材料层。例如，界面层125可包括硅氧化物层（k为大约4）或硅氮氧化物层（根据氧原子和氮原子的含量，k为大约4至8）。在本发明构思的实施例中，界面层125可以由硅酸盐形成，或者可以由上述层的组合形成。
具有等于或者大于大约10的介电常数的第一高k层131可设置在界面层125上。在本发明构思的一些实施例中，第一高k层131可以由例如HfO2、Al2O3、ZrO2、TaO2或类似物形成，但是本发明构思不限于此。
扩散层140可形成第一高k层131上。在此实施例中，扩散层140可以是例如金属氧化物层。例如，扩散层140可以由LaO、Y2O3、Lu2O3、SrO或其组合形成，但是本发明构思不限于此。扩散层140中包括的材料（例如，金属）被扩散到NFET的沟道区C中，使得NFET的功函数可以得到调整。因此，可以改善NFET的性能。
此外，扩散层140中包括的材料（例如，金属）可被扩散到设置在扩散层140下面的第一高k层131中。因此，第一高k层131的介电常数可增大，以减小NFET的栅极漏电流。同时，扩散层140可防止第一金属栅极161的金属原子渗入到第一高k层131中，由此有助于NFET的性能的改善。根据本发明构思的扩散层140的这个功能将在随后解释根据本发明构思的半导体器件的制造方法时被详细地描述。
在本发明构思的一些实施例中，扩散层140可形成在第一高k层131上并形成为具有第一厚度。这里，第一厚度可以是大约
Figure BDA00003185627500043
至大约
Figure BDA00003185627500042
但是本发明构思不限于此。
钝化层150可设置在扩散层140上。钝化层150可防止扩散层140在随后将描述的制造工艺中被氧化。在此实施例中，钝化层150可以由金属氮化物层形成。例如，钝化层150可以由TiN和TaN的至少之一形成。在本发明构思的实施例中，钝化层150可以由单层TiN形成，或者可以由包括TiN的下层和TaN的上层的双层等形成，但是本发明构思不限于此。
在本发明构思的一些实施例中，钝化层150可形成为具有大于扩散层140的第一厚度的第二厚度。例如，钝化层150可形成为具有大约
Figure BDA00003185627500051
至大约
Figure BDA00003185627500052
的厚度，但是本发明构思不限于此。
第一金属栅极161可设置在钝化层150上。第一金属栅极161可具有由金属层形成的单层结构或者由金属氮化物层和金属层形成的多层结构。第一金属栅极161的金属层可以是例如Al、W、Ti或其组合，第一金属栅极161的金属氮化物可以是TiN、TaN或其组合，但是本发明构思不限于此，在此实施例中，第一金属栅极161可以通过使用置换金属栅极（RMG）工艺形成。这将在下文解释根据本发明构思的实施例的半导体器件的制造方法时被详细描述。
在本发明构思的一些实施例中，第一金属栅极161可包括N型功函数层。N型功函数层可以由例如TiAl、TiAlN、TaC、TaAlN、TiC、HfSi或类似物形成，但是本发明构思不限于此。N型功函数层可形成为具有大约
Figure BDA00003185627500056
至大约
Figure BDA00003185627500053
的厚度，但是本发明构思不限于此。
PFET可包括设置在PFET的沟道区C上的第二沟槽112。具体地，第二沟槽112可以被间隔物120围绕。层间绝缘层110可设置在间隔物120的外部。在本发明构思的一些实施例中，PFET可包括在源/漏区102上的压应力层（未示出）。在本发明构思的实施例中，间隔物120可具有L形状。
PFET可包括界面层125、第二高介电常数（高k）层132和第二金属栅极162。层125、132和162可顺序地设置在第二沟槽112中。第二高k层132和第二金属栅极162可沿着第二沟槽112的侧壁向上延伸，如图1所示。第二高k层132可包括与第一高k层131基本相同的高k材料。
第二金属栅极162可设置在第二高k层132上。第二金属栅极162可具有由金属层形成的单层结构，或者可以具有包括金属氮化物层和金属层的多层金属层。
在本发明构思的一些实施例中，PFET可包括不同于NFET的第二金属栅极162。例如，第一金属栅极162可包括具有TiAl/TiN/Ti/Al的四层的金属栅极，第二金属栅极162可包括具有TaN/TiN/Al的四层的金属栅极，但是本发明构思不限于此。
在本发明构思的一些实施例中，第二金属栅极162可包括P型功函数层。P型功函数可形成为具有大约至大约
Figure BDA00003185627500055
的厚度，但是本发明构思不限于此。
在本发明构思的一些实施例中，第二金属栅极162可包括下P型功函数层和上N型功函数层二者。
连接布线（未示出）可穿过层间绝缘层110将接触件（未示出）电连接至NFET和PFET。
如上所述，根据本发明构思的实施例，NFET可包括扩散层140以改善NFET的性能。PFET可包括P型功函数层以改善PFET的性能。
下面，将描述图1的半导体器件的示例性制造方法。
图2至图6示出用于解释根据本发明构思的示例性实施例的图1的半导体器件的制造方法的中间步骤。
首先，参照图2，包括栅极绝缘层103和第一多晶硅栅极（poly gate）104的虚设栅极105形成在半导体衬底100上。利用虚设栅极105作为掩模，将杂质注入到半导体衬底100中，以形成源/漏区101和102。然后，在虚设栅极105的两侧形成间隔物120。间隔物120的形状不限于如上所述的示出形状。例如，间隔物可以是L形间隔物。层间绝缘层110形成在半导体衬底100上以覆盖虚设栅极105。然后，层间绝缘层110被平坦化至虚设栅极105的上表面的水平。
接下来，参照图3，去除虚设栅极105。去除虚设栅极105可以以不同方式执行，包括在置换金属栅极（RMG）工艺中去除虚设栅极105的方法。以这种方式，在去除图2的虚设栅极105时，形成第一沟槽111和第二沟槽112。
接下来，参照图4，界面层125形成在第一沟槽111和第二沟槽112中。这里，界面层125可用于防止半导体衬底100与随后将描述的高介电常数（高k）层130之间的缺陷界面。界面层125可包括其介电常数（k）等于或小于大约9的低k材料层。例如，界面层125可以由硅氧化物层（k为大约4）或硅氮氧化物层（根据层中的氧原子和氮原子的含量，k为大约4至8）形成。在本发明构思的实施例中，界面层125可以由硅酸盐形成，或者可以由以上所示的层的组合形成。
随后，高k层130、扩散层140和钝化层150顺序地形成在第一沟槽111和第二沟槽112中。在此实施例中，扩散层140可以由金属氧化物层形成，钝化层150可以由金属氮化物层形成。例如，扩散层140可以由LaO形成，钝化层150可以由TiN形成。在一些实施例中，扩散层140可以由LaO、Y2O3、Lu2O3、SrO或其组合形成，钝化层150可以由TiN、TiN或其组合形成。
扩散层140可具有大约至
Figure BDA00003185627500072
的厚度。扩散层140可以通过化学气相沉积（CVD）或原子层沉积（ALD）等形成。钝化层150可利用CVD或ALD等而具有大约
Figure BDA00003185627500073
至
Figure BDA00003185627500074
的厚度。
接下来，参照图5，在半导体衬底100的第一区NFET上选择性地形成多晶硅层135。随后，顺序地去除暴露的钝化层150和扩散层140。因此，如图5所示，在第二沟槽112中形成的钝化层150和扩散层140被去除。
然后，热处理半导体衬底100。在这样的热处理中，在第一沟槽111中形成的扩散层140的金属可被扩散到NFET的沟道区C和形成在第一沟槽111中的高k层130中。例如，当扩散层140由LaO形成时，La原子扩散离开扩散层140并扩散至第一区NFET中的沟道区C和高k层130。同时，由于扩散层140没有形成在第二沟槽112中，所以PFET的沟道区C和形成在第二沟槽112中的高k层130在热处理期间不受扩散层140影响。
如上所述，扩散层140的扩散到形成在第一沟槽111中的高k层130中的原子可增大形成在第一沟槽111中的高k层130的介电常数。此外，扩散层140的扩散到NFET的沟道区C中的La原子可调整NFET的功函数以改善NFET的性能。扩散的金属原子可不限于La原子，但是当扩散层140由其它金属氧化物层形成时，包括在金属氧化物层中的其它金属原子可以在热处理期间扩散。
在本发明构思的示例性实施例中，钝化层150可防止扩散层140在热处理期间被氧化。当多晶硅层135形成在钝化层150上时，钝化层150可用以防止扩散层140被在热处理期间可以扩散通过多晶硅层135的氧氧化。
接下来，通过灰化等去除形成在半导体衬底100的第一区NFET上的多晶硅层135。然后，TiAl、TiN、Ti和Al层顺序地形成在钝化层150上。利用Al CMP工艺，可形成图1中所示的第一金属栅极161。然而，根据示例性实施例的图1的第一金属栅极161不限于此，而是可根据设计选择而修改。在本发明构思的实施例中，第一金属栅极161可包括N型功函数层，以调整第一金属栅极161的功函数。
图1的第二金属栅极可通过在图5的形成在第二沟槽112中的高k层130上顺序地形成TaN、TiN和Al层而形成。可执行Al CMP工艺以形成第二金属栅极162。第二金属栅极162还可以包括P型功函数层或者包括P型功函数层和设置在P型功函数层上的N型功函数层的两层功函数层，以改善PFET的性能，如上所述。
在完成第一金属栅极161和第二金属栅极162的形成之后，可形成连接布线。连接布线可穿过层间绝缘层110将接触件连接至NFET和PFET。
下面，将参照图2至图4和图6描述根据本发明构思的示例性实施例的图1的半导体器件的制造方法。
如图2至图4所示，半导体衬底100包括分别形成在第一区NFET和第二区PFET中的第一沟槽111和第二沟槽112。界面层125、高k层130、扩散层140和钝化层150顺序地形成在第一沟槽111和第二沟槽112中。由于上文已经描述了这些工艺，所以这里将省略进一步的描述。
参照图6，多晶硅层（未示出）被选择性地形成在半导体衬底100的第一区NFET上。在第二沟槽112中形成的暴露的钝化层150和扩散层140被顺序地去除。在半导体衬底100的第一区NFET上形成的多晶硅层（未示出）通过灰化等被去除。
然后，热处理半导体衬底100。在热处理半导体衬底100的同时，在形成在第一沟槽111中的扩散层140中包括的材料（例如，金属）可扩散到NFET的沟道区C和形成在第一沟槽111中的高k层130中。
此时，由于图5的多晶硅层135没有形成在半导体衬底100的第一区NFET上，所以钝化层150可暴露于含氧的周围环境。因此，在此情况下，钝化层150可防止在热处理期间由于来自周围环境的氧而使扩散层140的氧含量改变。
然后，由于在第一沟槽111中形成第一金属栅极161和在第二沟槽112中形成第二金属栅极162与以上所述的相同，因此将省略进一步描述。
接下来，将参照图7描述根据本发明构思的示例性实施例的半导体器件。
图7是根据本发明构思的示例性实施例的半导体器件的截面图。图7的半导体器件可具有与图1的半导体器件类似的结构，除了PFET之外。以下的描述将集中于该区别上。
参照图7，扩散层140和钝化层150可顺序地形成在第二实施例的半导体器件的第二沟槽112中，类似于第一沟槽111。然而，在此实施例中，在形成在第二沟槽112中的扩散层140下面，可额外地形成用于防止扩散层140扩散的扩散阻挡层170。
扩散阻挡层170可形成为沿着第二沟槽112的侧壁向上延伸，如图7所示。扩散阻挡层170可用以防止由例如金属氧化物层形成的扩散层140的金属扩散到PFET的沟道区C或第二高k层132中。因此，在根据本发明构思的示例性实施例的半导体器件中，不同于上述实施例，扩散层140和钝化层150还顺序地形成在第二沟槽112中，但是由于扩散阻挡层170的存在，可获得与上述实施例相同的效果。
在本发明构思的一些实施例中，扩散阻挡层170可包括P型功函数层。金属氮化物层可作为扩散阻挡层170的示例而被提及。具体地，扩散阻挡层170可以由例如TiN形成，但是本发明构思不限于此。此外，在本发明构思的一些其它实施例中，扩散阻挡层170可具有包括金属氮化物层和金属层的双层结构。具体地，扩散阻挡层170可具有包括例如TiN和Al的双层结构，但是本发明不限于此。在本发明构思的一些其它实施例中，扩散阻挡层170可具有包括例如第一金属氮化物层、金属层和第二金属氮化物层的三层层结构。具体地，扩散阻挡层170可具有包括例如TiN、Al和TiN的三层层结构，但是本发明构思不限于此。扩散阻挡层170可具有例如
Figure BDA00003185627500092
至
Figure BDA00003185627500091
的厚度，但是本发明构思不限于此。
下面，将描述根据本发明构思的示例性实施例的半导体器件的制造方法。
图8至图10示出用于解释根据本发明构思的示例性实施例的半导体器件的制造方法的中间步骤。
首先，如图3所示，第一沟槽111形成在半导体衬底100的第一区NFET中，第二沟槽112形成在半导体衬底100的第二区PFET中。由于这在上文中已被充分地描述，因此将省略重复的描述。
然后，参照图8，界面层125形成在第一沟槽111和第二沟槽112中。然后，高k层130和扩散阻挡层170通过CVD或ALD等顺序地形成在第一沟槽111和第二沟槽112中。
在本发明构思的示例性实施例中，扩散阻挡层170可包括P型功函数层。例如，扩散阻挡层170可以由TiN形成，但是本发明构思不限于此。
在本发明构思的实施例中，扩散阻挡层170可具有包括金属氮化物层和金属层的双层结构。例如，金属氮化物层由TiN形成，金属层由Al形成，但是本发明构思不限于此。
在本发明构思的实施例中，扩散阻挡层170可具有包括第一金属氮化物层、金属层和第二金属氮化物层的三层结构。例如，第一金属氮化物和第二金属氮化物由TiN形成，金属由Al形成，但是本发明构思不限于此。扩散阻挡层170可具有大约至的厚度，但是本发明构思不限于此。
然后，在对半导体衬底100的第二区PFET进行掩模之后，选择性地去除形成在半导体衬底100的第一区NFET上的扩散阻挡层170。结果，扩散阻挡层170可存在于第二沟槽112中，但是可不存在于第一沟槽111中。
然后，参照图9，扩散层140和钝化层150通过CVD或ALD等顺序地形成在第一沟槽111和第二沟槽112的每个中。在此情况下，扩散层140可形成为具有大约
Figure BDA00003185627500103
至
Figure BDA00003185627500104
的厚度，钝化层150可形成为具有大约至
Figure BDA00003185627500106
的厚度。因此，在形成在第一沟槽111中的扩散层140下面没有形成扩散阻挡层170，在形成在第二沟槽113中的扩散层140下面可形成扩散阻挡层170。
然后，参照图10，热处理半导体衬底100，其中扩散层140和钝化层150分别形成在第一沟槽111和第二沟槽111中。在此情况下，由于扩散阻挡层170形成在形成于第二沟槽112中的扩散层140下面，所以在扩散层140中包括的材料（例如，金属）没有扩散到PFET的沟道区C或形成在第二沟槽112中的高k层130中。因此，在扩散层140中包括的材料（例如，金属）仅选择性地扩散到NFET的沟道区C和形成在第一沟槽111中的高k层130中，如图10所示。
然后，参照图7，在形成在第一沟槽111中的钝化层150上形成第一金属栅极161。此外，在形成在第二沟槽112中的钝化层150上形成第二金属栅极162。由于这在上文中已被充分地描述，所以将省略重复的描述。
接下来，将参照图11描述根据本发明构思的示例性实施例的半导体器件。
图11是根据本发明构思的示例性实施例的半导体器件的截面图。图11的半导体器件与图7的半导体器件是实质上相同的结构，除了图11的PFET还包括钴层175之外。以下的描述将集中于该区别上。
参照图11，钴层175还可以形成于在根据示例性实施例的半导体器件的第二沟槽112中形成的第二金属栅极162下面。当金属栅极162形成在钴层175上时，钴层175可改善金属栅极162的金属填充特性。例如，当第二金属栅极162形成在钴层175上时，金属栅极162可填充在沟槽112中，而不形成空隙。因此，第二金属栅极162可更可靠地形成在第二沟槽112中。
钴层175可通过CVD等形成在钝化层150上。在此情况下，钴层175的厚度可为大约
Figure BDA00003185627500111
至
Figure BDA00003185627500112
但是本发明构思不限于此。
接下来，将参照图12描述根据本发明构思的示例性实施例的半导体器件。图12的半导体器件可具有与图7的半导体器件基本上相同的结构，除了PFET之外。以下的描述将集中于该区别上。
参照图12，扩散阻挡层170可设置在第二沟槽112中的第二高介电常数（高k）层132上。扩散阻挡层170可具有U形，其部分地覆盖第二高k层132的下部，因此第二高k层132的上部没有用U形的扩散阻挡层170覆盖。例如，U形的扩散阻挡层170的端部位于比PFET的上表面低的位置。
因为金属栅极162形成在沟槽112中，所以U形的扩散阻挡层170可改善金属栅极162的金属填充特性。因此，由于第二金属栅极162如所示地形成在扩散阻挡层170上时，金属填充特性被改善，所以第二金属栅极162可更可靠地形成在第二沟槽112中。
接下来，将参照图13至图15描述根据本发明构思的示例性实施例的半导体器件。
图13是用于解释根据本发明构思的示例性实施例的鳍型晶体管（FinFET）的图示。图14是沿着图13的线A-A’截取的截面图。图15是沿着图13的线B-B’截取的截面图。图13至图15示出根据本发明构思的示例性实施例的包括图1的NFET的金属栅极的鳍型晶体管（FinFET）。
参照图13至图15，FinFET可包括鳍F1、栅电极222、凹槽225和源极/漏极261。
鳍F1可在第二方向Y1上延伸。鳍F1可以是衬底200的一部分，并且可包括从衬底200生长的外延层。隔离物201可覆盖鳍F1的侧表面。
栅电极222可设置在鳍F1上，在第一方向X1上延伸。形成在第一高k层131和界面层125上的栅电极222可包括扩散层140、钝化层150和第一金属栅极161。
凹槽225可形成在栅电极222两侧的第一层间绝缘层202中。凹槽225的侧壁倾斜，凹槽225的形状可以随着其远离衬底200而加宽。同时，如图13所示，凹槽225的宽度可以大于鳍F1的宽度。
源极/漏极261可形成在凹槽225中。源极/漏极261可具有升高的形状（elevated shape）。例如，源极/漏极261的上表面可以高于隔离物201的上表面。此外，源极/漏极261和栅电极222可通过间隔物120而彼此隔离。
源极/漏极261可包括与衬底200相同的材料。例如，当衬底200包括Si时，源极/漏极261可以由Si形成。在实施例中，NFET的源极/漏极261可以由对NFET具有张应力的材料形成。例如，当衬底200包括Si时，源/漏极261可包括具有比Si的晶格常数小的晶格常数的SiC。张应力可改善鳍F1的沟道区的载流子的迁移率。
接下来，将参照图16至图18描述根据本发明构思的示例性实施例的半导体器件。
图16是用于解释根据本发明构思的实施例的鳍型晶体管（FinFET）的图示。图17是沿着图16的线C-C’截取的截面图。图18是沿着图16的线D-D’截取的截面图。图16至图18示出应用于鳍型晶体管（Fin-FET）的图12所示的PFET的栅极。图16的半导体器件是与图13的半导体器件基本上相同的结构，除了图12的PFET的栅极被应用于FinFET之外。图12的PFET的栅极已在上文参照图12被说明，这里将省略进一步描述。
对于PFET，源极/漏极261可包括具有压应力的材料。例如，衬底200包括Si，源极/漏极261可以由具有比Si的晶格常数大的晶格常数的SiGe形成。压应力可改善鳍F1的沟道区的载流子的迁移率。
接下来，将参照图19至图21描述根据本发明构思的示例性实施例的半导体器件。
图19是根据本发明构思的示例性实施例的半导体器件的布局。图20是图19的半导体器件的静态随机存取存储器（SRAM）单元的电路图。图21是根据本发明的示例性实施例的图20的半导体器件的SRAM单元的NFET和PFET以及逻辑区410的PFET的截面图。
参照图19，半导体器件可包括存储区300和外围区400。存储区300可以是例如形成存储器件的区域，外围区400可以是例如形成外围电路器件的区域。
在本发明构思的示例性实施例中，图20的SRAM单元可形成在存储区300中。参照图20，存储器件可包括并联连接在电源节点Vcc与接地节点Vss之间的一对反相器INV1和INV2以及分别与反相器INV1和INV2的输出节点连接的第一传输晶体管T1和第二传输晶体管T2。第一传输晶体管T1和第二传输晶体管T2可分别连接至位线BL和互补位线BL/。第一传输晶体管T1和第二传输晶体管T2的栅极可分别连接至字线WL1和WL2。
第一反相器INV1可包括串联连接的第一负载晶体管T5和第一驱动晶体管T3。第二反相器INV2可包括串联连接的第二负载晶体管T6和第二驱动晶体管T4。此外，第一反相器INV1和第二反相器INV2配置为使得第一反相器INV1的输入节点连接至第二反相器INV2的输出节点NC2，第二反相器INV2的输入节点连接至第一反相器INV1的输出节点NC1，由此形成锁定电路。
这里，第一负载晶体管T5和第二负载晶体管T6的至少之一可以由根据本发明构思的示例性实施例的P型场效应晶体管（PFET）形成。此外，第一传输晶体管T1、第二传输晶体管T2、第一驱动晶体管T3和第二驱动晶体管T4的至少之一可以由根据本发明构思的示例性实施例的N型场效应晶体管（NFET）形成。
在本发明构思的一些实施例中，外围区400可包括例如输入/输出（I/O）区。外围区400可以具有比存储区300低的密度以及比存储区300大的晶体管之间的距离。外围区400可包括逻辑区410。此外，在逻辑区410中可形成根据本发明构思的实施例的P型场效应晶体管（PFET）。
例如，图19的半导体器件可包括图1的NFET和PFET，作为存储区300中的SRAM单元的部分。该半导体器件还包括图7的PFET，用于逻辑区410中的外围电路器件。
接下来，将参照图19、图20和图22描述根据本发明构思的示例性实施例的半导体器件。在此示例性实施例中，图7的NFET和PFET可形成作为存储区300中的SRAM单元，图12的PFET可形成用于逻辑区410中的外围电路器件。然而，本发明构思不限于此，上述实施例可以合并至一个半导体器件。
接下来，将参照图23和图24描述根据本发明构思的示例性实施例的半导体器件。
图23是根据本发明构思的示例性实施例的半导体器件的布局。图24是图23的半导体器件的截面图。
参照图23和图24，半导体器件可包括存储区500和外围区600。在此情况下，外围区600可包括第一逻辑区610至第三逻辑区630。
在此实施例中，根据本发明构思的实施例的多个FET可形成在逻辑区610至630中。例如，图1的PFET可形成在第一逻辑区610中，图7的PFET可形成在第二逻辑区620中，图12的PFET可形成在第三逻辑区630中。然而，本发明构思不限于此，第一逻辑区610至第三逻辑区630可包括根据上述实施例的PFET的不同组合。
图25是包括根据本发明构思的实施例的半导体器件的电子系统的框图。
参照图25，电子系统900可包括存储系统912、处理器914、RAM916和用户接口918。例如，电子系统900可以是移动设备、计算机或类似物。
存储系统912、处理器914、RAM916和用户接口918可以经由总线920彼此通信。处理器914可控制电子系统900。RAM916可用作处理器914的操作存储器。
例如，处理器914、RAM916和/或存储系统912可包括根据本发明构思的实施例的半导体器件。此外，在本发明构思的一些实施例中，处理器914和RAM916可以被一起封装在同一封装中。
用户接口918可用于输入数据至电子系统900/从电子系统900输出数据。存储系统912可存储通过处理器914处理的数据或者存储从外部输入的数据。存储系统912可包括控制器和存储器。
虽然参照本发明构思的示例性实施例已经示出和描述了本发明构思，然而对本领域的普通技术人员显然的是，在不背离由附权利要求限定的本发明构思的精神和范围的情况下，可以在本发明构思中进行形式上和细节上的各种变化。
本申请要求在2012年5月14日提交至韩国知识产权局的韩国专利申请No.10-2012-0051036的优先权，其全部公开通过引用结合于此。

Claims (30)

1.一种半导体器件，包括N型场效应晶体管，该N型场效应晶体管包括：
第一高介电常数层，设置在衬底上；
包括金属氧化物的扩散层，设置在该第一高介电常数层上；
钝化层，设置在该扩散层上；以及
第一金属栅极，设置在该钝化层上。
2.根据权利要求1所述的半导体器件，其中该金属氧化物是LaO、Y2O3、Lu2O3和SrO的至少之一。
3.根据权利要求1所述的半导体器件，其中该钝化层包括用于防止该扩散层被氧化的金属氮化物层。
4.根据权利要求3所述的半导体器件，其中该金属氮化物层包括TiN和TaN的至少之一。
5.根据权利要求1所述的半导体器件，其中该扩散层具有
Figure FDA00003185627400012
至
Figure FDA00003185627400011
的厚度。
6.根据权利要求1所述的半导体器件，其中该钝化层具有
Figure FDA00003185627400014
至
Figure FDA00003185627400013
的厚度。
7.根据权利要求1所述的半导体器件，其中该第一金属栅极包括具有
Figure FDA00003185627400015
至
Figure FDA00003185627400016
的厚度的N型功函数层。
8.根据权利要求1所述的半导体器件，其中该N型场效应晶体管还包括设置在该高介电常数层与该衬底之间的第一界面层，其中该第一界面层具有比该高介电常数层的介电常数小的介电常数。
9.根据权利要求1所述的半导体器件，还包括P型场效应晶体管，该P型场效应晶体管包括设置在该衬底上的第二高介电常数层。
10.根据权利要求9所述的半导体器件，其中该P型场效应晶体管还包括：
扩散阻挡层，形成在该第二高介电常数层上；
该扩散层，设置在该扩散阻挡层上；
该钝化层，设置在该扩散层上；以及
第二金属栅极，设置在该钝化层上，其中该扩散阻挡层防止该扩散层的金属原子扩散到该第二高介电常数层和该衬底中。
11.根据权利要求9所述的半导体器件，其中该第一高介电常数层包括与该第二高介电常数层相同的高介电常数材料。
12.根据权利要求10所述的半导体器件，其中该扩散阻挡层包括金属氮化物层和金属层。
13.根据权利要求12所述的半导体器件，其中该金属氮化物层包括TiN，该金属层包括Al。
14.根据权利要求10所述的半导体器件，其中该P型场效应晶体管还包括设置在该第二金属栅极与该钝化层之间的钴层。
15.根据权利要求10所述的半导体器件，其中该第二高介电常数层具有U形，其下侧壁覆盖有该扩散阻挡层，其上侧壁覆盖有该扩散层。
16.根据权利要求1所述的半导体器件，其中该N型场效应晶体管配置为鳍型晶体管。
17.一种静态随机存取存储器装置，包括：
N型场效应晶体管，包括：
高介电常数层，设置在衬底上，
包括金属氧化物的扩散层，设置在该高介电常数层上，
钝化层，设置在该扩散层上，以及
第一金属栅极，设置在该钝化层上；以及
P型场效应晶体管，包括：
该高介电常数层，设置在该衬底上。
18.根据权利要求17所述的静态随机存取存储器装置，其中该P型场效应晶体管还包括：
扩散阻挡层，形成在该高介电常数层上；
该扩散层，设置在扩散阻挡层上；
该钝化层，设置在该扩散层上；以及
第二金属栅极，设置在该钝化层上，
其中该扩散阻挡层防止该扩散层的金属原子扩散到该高介电常数层中。
19.根据权利要求17所述的静态随机存取存储器装置，其中该第一金属栅极包括第一多个导电层，该第二金属栅极包括第二多个导电层，其中该第一多个导电层包括与该第二多个导电层不同的导电层。
20.根据权利要求17所述的静态随机存取存储器装置，其中该N型场效应晶体管和该P型场效应晶体管配置为鳍型晶体管。
21.一种半导体器件的制造方法，包括步骤：
形成通过形成在衬底上的间隔物限定的第一沟槽和第二沟槽；
在该第一沟槽和该第二沟槽中形成高介电常数层；
在该第一沟槽的该高介电常数层上形成扩散层，其中该扩散层包括金属氧化物；
在该扩散层上形成用于防止该扩散层被氧化的钝化层；
通过热处理该衬底，将该金属氧化物的金属原子扩散到该第一沟槽的该高介电常数层中；以及
在形成在该第一沟槽中的该钝化层上形成第一金属栅极。
22.根据权利要求21所述的方法，还包括在形成在该第二沟槽中的该高介电常数层上形成扩散阻挡层的步骤，
其中形成扩散层的步骤包括在形成在该第二沟槽中的该扩散阻挡层上形成该扩散层；
其中形成钝化层的步骤包括在形成在该第二沟槽中的该扩散层上形成该钝化层，以及
其中在扩散该金属原子的步骤期间，该扩散阻挡层防止该金属原子被扩散到该高介电常数层中。
23.根据权利要求21所述的方法，还包括在形成在该第二沟槽中的该钝化层上形成第二金属栅极的步骤。
24.根据权利要求21所述的方法，其中该金属原子是La、Y、Lu和Sr的至少之一的金属元素。
25.根据权利要求21所述的方法，还包括以下步骤：在扩散该金属原子的步骤之前，在形成在该第一沟槽中的该钝化层上形成多晶硅层。
26.根据权利要求25所述的方法，还包括以下步骤：在形成第一金属栅极的步骤之前，去除该多晶硅层。
27.根据权利要求22所述的方法，还包括以下步骤：在形成在该第二沟槽中的该高介电常数层上顺序地形成该扩散层和该钝化层之前，在形成在该第二沟槽中的该高介电常数层上形成扩散阻挡层。
28.根据权利要求27所述的方法，其中该扩散阻挡层包括P型功函数层。
29.根据权利要求27所述的方法，还包括以下步骤：在形成该第二金属栅极之前，形成钴层。
30.根据权利要求21所述的方法，其中该形成第一沟槽和第二沟槽的步骤包括：
在该衬底的第一区和第二区中形成虚设栅极；
形成层间绝缘层以覆盖该虚设栅极；
将该层间绝缘层平坦化至该虚设栅极的上表面的水平；以及
去除暴露的虚设栅极，以分别在该第一区和该第二区中形成该第一沟槽和该第二沟槽。
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