CN105826260A - 半导体器件的形成方法 - Google Patents

Abstract

一种半导体器件的形成方法，包括：提供包括第一区域、第二区域和第三区域的基底，第一区域部分基底上形成有第一伪栅，第二区域部分基底上形成有第二金属栅极，且第一伪栅与基底之间形成有第一金属阻挡层；采用N₂和NH₃对第二金属栅极表面进行氮化处理，将部分厚度的第二金属栅极转化为金属氮化层；在第三区域基底上、第一伪栅表面、金属氮化层表面、以及层间介质层表面形成初始硬掩膜层；刻蚀初始硬掩膜层，形成位于第三区域基底上的硬掩膜层；以所述硬掩膜层为掩膜，在第一区域层间介质层内形成第一开口；形成填充满第一开口的第一金属栅极。本发明避免第二金属栅极被腐蚀的同时，避免第一金属阻挡层被氧化，提高半导体器件电学性能。

Description

半导体器件的形成方法

技术领域

本发明涉及半导体制作领域技术，特别涉及一种半导体器件的形成方法。

背景技术

目前，在半导体器件的制造工艺中，P型金属氧化物半导体(PMOS，PtypeMetalOxideSemiconductor)管、N型金属氧化物半导体(NMOS，NtypeMetalOxideSemiconductor)管、或者由PMOS管和NMOS管共同构成的互补型金属氧化物半导体(CMOS，ComplementaryMetalOxideSemiconductor)管是构成芯片的主要器件。

随着集成电路制作技术的不断发展，半导体器件技术节点不断减小，器件的几何尺寸遵循摩尔定律不断缩小。当器件尺寸减小到一定程度时，各种因为器件的物理极限所带来的二级效应相继出现，器件的特征尺寸按比例缩小变得越来越困难。其中，在半导体制作领域，最具挑战性的是如何解决器件漏电流大的问题。器件的漏电流大，主要是由传统栅介质层厚度不断减小所引起的。当前提出的解决方法是，采用高k栅介质材料代替传统的二氧化硅栅介质材料，并使用金属作为栅电极，以避免高k材料与传统栅电极材料发生费米能级钉扎效应以及硼渗透效应。高k金属栅的引入，减小了器件的漏电流。

然而，尽管引入的高k金属栅工艺，现有技术形成的半导体器件的电学性能仍有待提高。

发明内容

本发明解决的问题是现有技术的在避免第二金属栅极被腐蚀的同时，第一金属阻挡层会被氧化，使得形成的半导体器件的电学性能有待提高。

为解决上述问题，本发明提供一种半导体器件的形成方法，包括：提供包括第一区域、第二区域和第三区域的基底，所述第一区域部分基底上形成有第一伪栅，所述第二区域部分基底上形成有第二金属栅极，所述第一区域和第二区域基底表面形成有层间介质层，所述层间介质层还覆盖于第一伪栅侧壁表面和第二金属栅极侧壁表面，且所述第一伪栅与基底之间形成有第一金属阻挡层；采用N₂和NH₃对所述第二金属栅极表面进行氮化处理，将部分厚度的第二金属栅极转化为金属氮化层；在所述第三区域基底上、第一伪栅表面、金属氮化层表面、以及层间介质层表面形成初始硬掩膜层；刻蚀所述初始硬掩膜层，形成位于第三区域基底上的硬掩膜层，且所述硬掩膜层暴露出第一伪栅表面以及金属氮化层表面；以所述硬掩膜层为掩膜，刻蚀去除所述第一伪栅直至暴露出第一金属阻挡层表面，在所述第一区域层间介质层内形成第一开口；形成填充满所述第一开口的第一金属栅极。

可选的，所述第一金属阻挡层的材料为TiN或TaN。

可选的，所述氮化处理的温度为200摄氏度至500摄氏度。

可选的，所述金属氮化层的厚度为10埃至100埃。

可选的，所述初始硬掩膜层的材料为TiN或TaN；刻蚀所述初始硬掩膜层的刻蚀气体包括Cl₂。

可选的，采用同步脉冲刻蚀工艺刻蚀所述初始硬掩膜层。

可选的，所述同步脉冲刻蚀工艺的工艺参数为：Cl₂流量为50sccm至500sccm，O₂流量为0sccm至100sccm，He流量为50sccm至500sccm，提供源功率为100瓦至2000瓦，源功率占空比为10％至80％，偏置功率为0瓦至200瓦，偏置功率占空比为10％至80％，脉冲频率为100赫兹至10千赫兹。

可选的，所述初始硬掩膜层的厚度为50埃至500埃。

可选的，所述第二金属栅极包括：第二功函数层以及位于第二功函数层表面的第二金属体层，且所述第二金属体层与第二区域层间介质层顶部齐平。

可选的，将所述部分厚度的第二金属栅极转化为金属氮化层的方法为：将部分厚度的第二金属体层转化为金属氮化层。

可选的，所述第二金属体层的材料包括铜、铝或钨。

可选的，所述第二金属体层的材料为铝时，所述金属氮化层的材料为氮化铝。

可选的，在形成所述第一开口之后、形成所述第一金属栅极之前，还包括步骤：采用CF₄气体对第一开口进行刻蚀后处理。

可选的，所述刻蚀后处理的工艺参数为：反应腔室压强为0.2托至1托，提供射频源功率为50瓦至200瓦，还向反应腔室内通入Ar，其中，Ar与CF₄的气体流量比为0至0.3，工艺时长为10秒至600秒。

可选的，所述第一金属栅极包括：位于第一开口底部和侧壁表面的第一功函数层；位于第一功函数层表面且填充满所述第一开口的第一金属体层，且所述第一金属体层顶部与第一区域层间介质层顶部齐平。

可选的，形成所述第一金属栅极的工艺步骤包括：在所述第一开口底部和侧壁表面形成第一功函数层，且所述第一功函数层还覆盖于层间介质层表面以及金属氮化层表面；在所述第一功函数层表面形成第一金属体层，所述第一金属体层填充满第一开口；采用化学机械研磨工艺，研磨去除高于第一区域层间介质层表面的第一金属体层以及第一功函数层。

可选的，所述第一金属阻挡层与基底之间还形成有第一栅介质层；所述第二金属栅极与基底之间还形成有第二栅介质层、以及位于第二栅介质层表面的第二金属阻挡层。

可选的，所述第一区域为NMOS区域或PMOS区域；所述第二区域为NMOS区域或PMOS区域，且所述第一区域与第二区域的区域类型不同。

与现有技术相比，本发明的技术方案具有以下优点：

本发明提供的半导体器件形成方法的技术方案中，第一区域部分基底上形成有第一伪栅，且第一伪栅与基底之间形成有第一金属阻挡层，第二区域部分基底上形成有第二金属栅极；然后对第二金属栅极表面进行氮化处理，将部分厚度的第二金属栅极转化为金属氮化层，形成的金属氮化层层能够起到保护第二金属栅极的作用，防止第二金属栅极被腐蚀或受到损伤；并且由于氮化处理提供的气体为N₂和NH₃，所述气体中不含氧元素，从而避免了氧元素扩散至第一金属阻挡层，防止第一金属阻挡层被氧化。然后，在第一伪栅表面、金属氮化层表面、层间介质层表面形成初始硬掩膜层；接着，采用干法刻蚀刻蚀初始硬掩膜层，暴露出第一伪栅表面和金属氮化层表面，形成位于第三区域基底上的硬掩膜层。在刻蚀形成硬掩膜层的过程中，第二金属栅极表面被金属氮化层所覆盖，从而防止刻蚀气体进入第二金属栅极内，避免第二金属栅极被腐蚀。

为此，本发明既避免第二金属栅极被腐蚀，还能够使第一金属阻挡层保持良好的性能，避免第一金属阻挡层被氧化，从而显著的改善了半导体器件的电学性能。

进一步，本发明中采用同步脉冲刻蚀工艺刻蚀初始硬掩膜层来形成硬掩膜层，使得干法刻蚀工艺对初始硬掩膜层与金属氮化层之间具有较高的刻蚀选择比。

进一步，本发明中氮化处理的温度较低，为200摄氏度至500摄氏度，能够使得第一伪栅被氮化的程度较小，使得刻蚀去除第一伪栅的同时层间介质层的损失比较小。若氮化处理的温度过高，则第一伪栅被氮化的程度较大，部分第一伪栅的材料将从硅转化氮化硅；当层间介质层的材料为氧化硅时，由于刻蚀工艺对氮化硅与氧化硅之间的刻蚀选择比小于硅与氧化硅之间的刻蚀选择比，因此在刻蚀去除材料为氮化硅的第一伪栅时，会对材料为氧化硅的层间介质层造成较大程度的刻蚀，影响半导体器件的性能。

更进一步，在刻蚀形成第一开口之后，采用CF₄气体对第一开口进行刻蚀后处理，刻蚀去除位于第一开口内的刻蚀副产物。同时，本发明中也避免了刻蚀后处理对金属氮化层造成过多的刻蚀，使得刻蚀后处理对金属氮化层的刻蚀速率非常的小，从而避免第二金属栅极被暴露出来，使得第二金属栅极获得更好的保护，进一步提高半导体器件的电学性能。具体的，本发明中刻蚀后处理的工艺参数为：反应腔室压强为0.2托至1托，提供射频源功率为50瓦至200瓦，还向反应腔室内通入Ar，其中，Ar与CF₄的气体流量比为0至0.3，工艺时长为10秒至600秒。

附图说明

图1至图4为一实施例提供的半导体器件形成过程的剖面结构示意图；

图5至图12为本发明另一实施例提供的半导体器件形成过程的剖面结构示意图。

具体实施方式

由背景技术可知，现有技术形成的半导体器件的电学性能仍有待提高。

经研究发现，为了同时满足NMOS管和PMOS管改善阈值电压(ThresholdVoltage)的要求，通常采用不同的金属材料作为NMOS管和PMOS管的金属栅极中功函数(WF，WorkFunction)层材料，因此NMOS管和PMOS管的金属栅极是先后形成的，而非同时形成NMOS管和PMOS管金属栅极。

在一个实施例中，参考图1，提供基底100，所述基底100包括PMOS区域、NMOS区域以及其他器件区域；所述NMOS区域基底100上形成有第一伪栅111，所述PMOS区域基底100上形成有第二伪栅121，所述PMOS区域、NMOS区域以及其他器件区域基底100上形成有层间介质层101，且所述层间介质层101覆盖于第一伪栅111侧壁以及第二伪栅121侧壁。

第一伪栅111与基底100之间还形成有第一金属阻挡层110，所述第一金属阻挡层110与基底100之间还形成有第一栅介质层(未标示)；后续在刻蚀去除第一伪栅111时，所述第一金属阻挡110起到刻蚀阻挡作用，避免对第一栅介质层造成刻蚀损伤。第二伪栅121与基底100之间还形成有第二金属阻挡层120，所述第二金属阻挡层120与基底100之间还形成有第二栅介质层(未标示)；后续在刻蚀去除第二伪栅121时，第二金属阻挡层120起到保护第二栅介质层的作用。

参考图2，刻蚀去除所述第一伪栅111(参考图1)，在NMOS区域层间介质层101内形成第一开口；形成填充满所述第一开口的第一金属栅极112，且所述第一金属栅极112材料具有第一功函数。

参考图3，形成覆盖于层间介质层101表面、第一金属栅极112表面以及第二伪栅121表面的初始硬掩膜层102。

参考图4，刻蚀所述初始硬掩膜层102(参考图3)形成覆盖于其他器件区域层间介质层101表面的硬掩膜层103，所述硬掩膜层103暴露出第一金属栅极112、第二伪栅121、以及NMOS区域和PMOS区域的层间介质层101表面。

然后，以所述硬掩膜层103为掩膜，刻蚀去除第二伪栅121，在所述PMOS区域层间介质层101内形成第二开口；形成填充满所述第二开口的第二金属栅极，且所述第二金属栅极材料具有第二功函数。

采用上述方法，能够使得PMOS管和NMOS管的金属栅极的功函数不同，分别满足PMOS管和NMOS管对金属栅极功函数的要求。然而，采用上述方法形成的半导体器件中，NMOS管的性能低下从而造成半导体器件的电学性能整体低下。

第一金属栅极112的材料包括铜、铝或钨。例如，第一金属栅极112的材料可以包括铝，相应硬掩膜层103暴露出的第一金属栅极112表面的材料为铝。随着半导体结构尺寸不断缩小，为了防止初始硬掩膜层102的厚度过厚而出现的图形坍塌的问题，采用金属材料作为初始硬掩膜层102材料，常用的初始硬掩膜层102材料为TiN；而刻蚀初始硬掩膜层102的刻蚀气体包括Cl₂，当刻蚀初始硬掩膜层102过程中第一金属栅极112表面会被暴露出来，因此Cl₂进入第一金属栅极112内。当第一金属栅极112表面具有水分时，Cl₂与铝会发生电化学反应，进而导致第一金属栅极112发生腐蚀，造成NMOS管的电学性能低下。

为了避免上述问题，在形成初始硬掩膜层102之前，对第一金属栅极112进行氮化处理，将部分厚度的第一金属栅极112转化为金属氮化层，例如，第一金属栅极112表面材料为铝时，所述金属氮化层的材料为氮化铝。所述金属氮化层能够阻挡Cl₂进入第一金属栅极112内，从而防止第一金属栅极112被腐蚀。

通常的，采用N₂O和NH₃对第一金属栅极112进行氮化处理。然而，由于N₂O中含有O元素，所述O元素会与第二伪栅121相接触，在较高的温度环境下，O元素易扩散进入第二伪栅121内使得第二伪栅121的材料成为富氧材料，O元素甚至会到达第二金属阻挡层120内，造成第二金属阻挡层120的表面性能变差，第二金属阻挡层120表面的材料将变为TiON或TaON，第二金属阻挡层120表面粗糙，影响半导体器件的电学性能。

并且，由于第二伪栅121的材料为富氧材料，在刻蚀去除第二伪栅121的过程中，随着刻蚀工艺的进行，第二伪栅121中的氧元素会向第二金属阻挡层120扩散，这也将加剧第二金属阻挡层120表面性能恶化，严重影响半导体结构的电学性能。

由上述分析可知，若能在避免第一金属栅极112受到损伤的同时，防止第二金属阻挡层120表面性能变差，则能有效的提高半导体器件的电学性能。

为此，本发明提供一种半导体器件的形成方法，提供包括第一区域、第二区域和第三区域的基底，所述第一区域部分基底上形成有第一伪栅，所述第二区域部分基底上形成有第二金属栅极，所述第一区域和第二区域基底表面形成有层间介质层，所述层间介质层还覆盖于第一伪栅侧壁表面和第二金属栅极侧壁表面，且所述第一伪栅与基底之间形成有第一金属阻挡层；采用N₂和NH₃对所述第二金属栅极表面进行氮化处理，将部分厚度的第二金属栅极转化为金属氮化层；在所述第三区域基底上、第一伪栅表面、金属氮化层表面、以及层间介质层表面形成初始硬掩膜层；刻蚀所述初始硬掩膜层，形成位于第三区域基底上的硬掩膜层，且所述硬掩膜层暴露出第一伪栅表面以及金属氮化层表面；以所述硬掩膜层为掩膜，刻蚀去除所述第一伪栅直至暴露出第一金属阻挡层表面，在所述第一区域层间介质层内形成第一开口；形成填充满所述第一开口的第一金属栅极。本发明在形成金属氮化层的过程中，避免第一金属阻挡层被氧化，从而使得第一金属层保持良好的性能，提高形成的半导体器件的电学性能。

为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。

图5至图12为本发明另一实施例提供的半导体器件形成过程的剖面结构示意图。

参考图5，提供基底200，所述基底200包括第一区域I、第二区域II和第三区域III，所述第一区域I部分基底200上形成有第一伪栅212，所述第二区域II部分基底100上形成有第二伪栅222，且所述第一伪栅212与基底200之间形成有第一金属阻挡层10；所述第一区域I和第二区域II基底200表面形成有层间介质层201，且所述层间介质层201还覆盖于第一伪栅212侧壁表面和第二伪栅222的侧壁表面。

所述基底200的材料为硅、锗、锗化硅、砷化镓、碳化硅或镓化铟；所述基底200还可以为绝缘体上的硅衬底或者绝缘体上的锗衬底。本实施例中，所述基底200的材料为硅。

所述第一区域I为NMOS区域或PMOS区域，所述第二区域II为NMOS区域或PMOS区域；所述第一区域I和第二区域I可以为相邻或间隔。所述第一区域I和第二区域II的区域类型不同，当所述第一区域I为NMOS区域时，所述第二区域II为PMOS区域，当所述第一区域I为PMOS区域时，所述第二区域II为NMOS区域。在本发明的实施例中，以所述第一区域I为NMOS区域，第二区域II为PMOS区域做示范性说明，后续在NMOS区域形成NMOS管，在PMOS区域形成PMOS管。

所述第三区域III为形成有其他器件的区域、或者为待形成其他器件的区域，所述其他器件指的是非本实施例形成的NMOS管或PMOS管。本实施例以第三区域III基底200表面被层间介质层201覆盖作为示例。

所述基底200内还可以形成有浅沟槽隔离结构，所述浅沟槽隔离结构的填充材料为氧化硅、氮化硅或氮氧化硅。

所述第一伪栅212的材料为多晶硅、氮化硅或非晶碳；所述第二伪栅222的材料为多晶硅、氮化硅或非晶碳。本实施例中，所述第一伪栅212的材料为多晶硅，第二伪栅222的材料为多晶硅。

本实施例中，第一伪栅212与基底200之间还形成有第一金属阻挡层10，所述第一金属阻挡层10与基底200之间还形成有第一栅介质层211。第二伪栅222与基底200之间还形成有第二金属阻挡层20、以及位于第二金属阻挡层20表面的第二栅介质层221。相应的，后续形成的第一金属栅极与基底200之间形成有第一栅介质层211、以及位于第一栅介质层211表面的第一金属阻挡层10，后续形成的第二金属栅极与基底200之间形成有第二栅介质层221、以及位于第二栅介质层221表面的第二金属阻挡层20。

具体的，第一栅介质层211和第二栅介质层221的材料均为高k栅介质材料，高k栅介质材料指的是，相对介电常数大于氧化硅相对介电常数的栅介质材料，例如，高k栅介质材料可以为HfO₂、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、ZrO₂或Al₂O₃。

所述第一金属阻挡层10的作用：一是阻挡后续形成的第一金属栅极中的金属离子扩散至第一栅介质层211和基底200内，阻止后续形成的第一金属栅极与第一栅介质层211之间发生不期望的反应，提高半导体器件的可靠性，避免出现严重漏电流；二是做刻蚀停止层，保护第一栅介质层211在后续去除第一伪栅212的工艺期间不受损伤，避免因刻蚀选择比不高造成的对第一栅介质层211进行刻蚀；三是阻挡去第一伪栅212工艺中的离子进入第一栅介质层211中，提高第一栅介质层211的可靠性。

同理，第二金属阻挡层20也可以起到保护第二栅介质层221的作用。

所述第一金属阻挡层10的材料为WN、HfN、TiN、TaN、MoN、TiSiN、TaSiN、MoSiN、RuSiN、TaAlN、TiAlN、WAlN或MoAlN；所述第二金属阻挡层20的材料为WN、HfN、TiN、TaN、MoN、TiSiN、TaSiN、MoSiN、RuSiN、TaAlN、TiAlN、WAlN或MoAlN。

本实施例中，所述第一金属阻挡层10的材料与第二金属阻挡层20的材料相同，材料为TiN。

本实施例中，所述层间介质层201的材料为氧化硅，层间介质层201的材料也可以为氮化硅或氮氧化硅。所述层间介质层201、第一伪栅212与第二伪栅222顶部表面齐平。

参考图6，刻蚀去除所述第二伪栅222(参考图5)，在第二区域II层间介质层201内形成第二开口；形成填充满所述第二开口的第二金属栅极。

采用干法刻蚀工艺刻蚀去除所述第二伪栅222，干法刻蚀工艺的刻蚀气体包括CF₄、HBr、Cl₂、HCl、CHF₃、NF₃或SF₆中的一种或几种。

本实施例中，刻蚀去除第二伪栅222的工艺参数为：刻蚀气体为HBr、O₂和Cl₂，还向刻蚀腔室内通入He，刻蚀腔室压强为2毫托至50毫托，刻蚀的源功率为200瓦至2000瓦，刻蚀加偏压功率为10瓦至100瓦，HBr流量为50sccm至500sccm，Cl₂流量为10sccm至300sccm，He流量为50sccm至500sccm。

在刻蚀去除第二伪栅222的工艺过程中，所述第二金属阻挡层20阻挡刻蚀气体接触第二栅介质层221。

为了改善第二金属栅极的功函数以提高PMOS管的驱动性能，所述第二金属栅极包括：位于第二开口底部和侧壁表面的第二功函数层223、位于第二功函数层223表面且填充满第二开口的第二金属体层224。所述第二金属体层224顶部与第二区域II层间介质层201表面齐平。

其中，第二功函数层223的材料功函数范围为5.1ev至5.5ev，例如，5.2ev、5.3ev或5.4ev。第二功函数层223的材料为TiN、TaN、TaSiN、TiSiN、TaAlN或TiAlN中的一种或几种；所述第二金属体层224的材料为Al、Cu、Ag、Au、Pt、Ni、Ti或W。

本实施例中，第二功函数层223的材料为TiN，第二金属体层224的材料为Al。第二金属栅极与基底200之间形成有第二栅介质层221、以及位于第二栅介质层221表面的第二金属阻挡层20。

参考图7，采用N₂和NH₃对所述第二金属栅极表面进行氮化处理，将部分厚度的第二金属栅极转化为金属氮化层225。

本实施例中，将第二金属栅极中部分厚度的第二金属体层224转化为金属氮化层225。

后续会形成覆盖于第二金属体层224表面的初始硬掩膜层，然后采用干法刻蚀工艺刻蚀去除位于第二金属体层224表面的初始硬掩膜层，形成位于第三区域III的硬掩膜层，所述干法刻蚀工艺的刻蚀气体包括Cl₂。在刻蚀初始硬掩膜层之后，第二金属体层224表面将暴露在刻蚀环境中，使得Cl₂进入第二金属体层224内，当第二金属体层224与水溶液相接触时，第二金属体层224内将发生电化学反应而被腐蚀。当第二金属体层224的材料为铝时，由于铝的化学性质活泼，使得第二金属体层224内更易发生电化学反应而被腐蚀。

为此，本实施例在第二金属体层224表面形成金属氮化层225，所述金属氮化层225能够阻挡Cl₂进入第二金属体层224内，从而防止第二金属体层224被腐蚀。

所述第二金属体层224的材料为铜时，形成的金属氮化层225的材料为氮化铜。本实施例中，第二金属体层224的材料为铝，形成的金属氮化层225的材料为氮化铝。

本实施例中，采用N₂和NH₃进行所述氮化处理。其好处在于：由于氮化处理未提供氧元素，因此能够避免氧元素扩散至第一伪栅212内，从而避免氧元素与第一金属阻挡层10发生化学反应，避免第一金属阻挡层10表面材料转化为TiON，从而使得第一金属阻挡层10保持良好性能，第一金属阻挡层10表面平坦度高。

若采用N₂O和NH₃进行氮化处理，氧元素扩散至第一伪栅内进而到达第一金属阻挡层表面，使得第一金属阻挡层的材料被氧化，第一金属阻挡表面变得凹凸不平；并且，氧元素扩散至第一伪栅内使得第一伪栅的材料变为富氧材料，后续在刻蚀去除第一伪栅的过程中，第一伪栅内的氧元素将进一步向第一金属阻挡层扩散，使得第一金属阻挡层被氧化的程度更深，严重影响半导体器件的电学性能。

同时，本实施例中采用较低的温度进行氮化处理，所述氮化处理的温度为200摄氏度至500摄氏度，例如为250摄氏度、300摄氏度或400摄氏度。

其好处在于，当第一伪栅212的材料为多晶硅时，氮化处理的温度较低，那么相应在氮化处理过程中第一伪栅212被氮化的程度较弱，后续在刻蚀去除第一伪栅212时，刻蚀工艺对第一伪栅212材料与层间介质层201材料的刻蚀选择性好，从而防止刻蚀去除第一伪栅212过程中过多的层间介质层201被刻蚀去除。

若氮化处理的温度过高，则第一伪栅被氮化程度过大，第一伪栅的材料由硅转化为氮化硅。相较于硅与氧化硅之间的刻蚀选择性而言，氮化硅与氧化硅之间的刻蚀选择性更差；因此在后续刻蚀去除材料为氮化硅的第一伪栅时，会刻蚀去除较多的材料为氧化硅的层间介质层，造成层间介质层损失量过多，对半导体器件的电学性能造成不良影响。

若形成的金属氮化层225的厚度过薄，则在刻蚀工艺过程中金属氮化层225容易被刻蚀，起不到保护第二金属体层224的作用；若形成的金属氮化层225的厚度过厚，则剩余第二金属体层224的厚度过薄，导致第二金属栅极的性能变差。

为此，本实施例中金属氮化层225的厚度为10埃至100埃，例如为20埃、50埃或80埃。

参考图8，在所述第三区域III基底200上、第一伪栅212表面、金属氮化层225表面、以及层间介质层201表面形成初始硬掩膜层202。

本实施例中，所述第三区域III基底200被层间介质层201覆盖，因此第三区域III的初始硬掩膜层202位于第三区域III的层间介质层201表面。

后续采用干法刻蚀工艺，刻蚀去除位于第一区域I和第二区域II的初始硬掩膜层202，暴露出第一伪栅212以及金属氮化层225表面，形成位于第三区域III基底200上的硬掩膜层。所形成的硬掩膜层用作后续刻蚀去除第一伪栅212的掩膜，且起到保护第三区域III的作用。

由于后续形成的硬掩膜层除会暴露出第一伪栅212表面、金属氮化层225表面外，还会暴露出第一区域I和第二区域II的层间介质层201表面，因此要求初始硬掩膜层202的材料与层间介质层201材料之间的刻蚀选择性高。

本实施例中初始硬掩膜层202的材料为金属硬掩膜材料，初始硬掩膜层202的材料为TiN或TaN。

若初始硬掩膜层202的厚度过薄，则后续在刻蚀去除第一伪栅212的过程中，第一伪栅212还未被全部刻蚀去除时硬掩膜层已经消失；若初始硬掩膜层202的厚度过厚，则后续刻蚀初始硬掩膜层202形成硬掩膜层所需的时间过长。

因此，在一个具体实施例中，初始硬掩膜层202的材料为TiN，初始硬掩膜层202的厚度为50埃至500埃。

参考图9，采用干法刻蚀工艺刻蚀所述初始硬掩膜层202(参考图8)，形成位于第三区域III基底200上的硬掩膜层203，所述硬掩膜层203暴露出第一伪栅212表面、金属氮化层225表面、以及第一区域I和第二区域II层间介质层201表面。

本实施例由于第三区域III基底200表面形成有层间介质层201，则刻蚀形成的硬掩膜层203位于第三区域III层间介质层201表面。

具体的，在初始硬掩膜层202表面形成图形化的光刻胶层204；以所述图形化的光刻胶层204为掩膜，刻蚀去除位于第一伪栅212表面、金属氮化层225表面、以及第一区域I和第二区域II层间介质层201表面的初始硬掩膜层202，形成位于第三区域III层间介质层201表面的硬掩膜层203。

所述干法刻蚀工艺的刻蚀气体包括Cl₂。且由于在刻蚀形成硬掩膜层202的工艺过程中，第二金属体层224表面被金属氮化层225覆盖，从而阻挡Cl₂进入第二金属体层224内，避免第二金属体层224内发生电化学反应而被腐蚀。

并且，本实施例中干法刻蚀工艺为同步脉冲刻蚀工艺，采用同步脉冲刻蚀工艺刻蚀所述初始硬掩膜层202，使得刻蚀工艺对初始硬掩膜层202与金属氮化层225之间具有较大的刻蚀选择比。因此在所述金属氮化层225表面被暴露出来后，所述干法刻蚀工艺对金属氮化层225的刻蚀速率非常小甚至为零，使得与干法刻蚀之前相比，干法刻蚀后的金属氮化层225的厚度几乎保持不变，从而有效的避免第二金属体层224表面暴露在干法刻蚀环境中。

同时，由于在形成硬掩膜层203之后，第二金属体层224表面仍具有足够厚度的金属氮化层225，从而避免在后续刻蚀第一伪栅212过程中金属氮化层225被刻蚀去除，避免第二金属体层224暴露在刻蚀第一伪栅212环境中。

在一个具体实施例中，所述同步脉冲刻蚀工艺的工艺参数为：Cl₂流量为50sccm至500sccm，O₂流量为0sccm至100sccm，He流量为50sccm至500sccm，提供源功率为100瓦至2000瓦，源功率占空比为10％至80％，偏置功率为0瓦至200瓦，偏置功率占空比为10％至80％，脉冲频率为100赫兹至10千赫兹。其中，占空比指的是高电平(即高电平段)在一个脉冲周期中所占的比例。

在形成所述硬掩膜层203之后，去除图形化的光刻胶层204。

参考图10，以所述硬掩膜层203为掩膜，刻蚀去除所述第一伪栅212(参考图9)，在所述第一区域I层间介质层201内形成第一开口205。

刻蚀去除所述第一伪栅212的工艺可参考前述刻蚀去除第二伪栅222的工艺，在此不再赘述。

由于前述在形成硬掩膜层203之后，第二金属体层224表面仍具有较厚的金属氮化层225，因此在刻蚀所述第一伪栅212过程中，金属氮化层225能够起到保护第二金属体层224的作用，防止第二金属体层224暴露在刻蚀第一伪栅212的刻蚀环境中，从而避免所述第二金属体层224受到刻蚀损伤，使得第二金属体层224保持较高的性能。

本实施例中，所述第一开口205底部暴露出第一金属阻挡层10。由于前述在进行氮化处理过程中，提供的反应气体中没有氧元素，因此本实施例中第一金属阻挡层10不会被氧化，第一金属阻挡层10保持良好的性能。

参考图11，采用CF₄气体对所述第一开口205进行刻蚀后处理(PET，PostEtchTreatment)。

前述在刻蚀形成第一开口205过程会形成刻蚀副产物，部分刻蚀副产物会离开刻蚀腔室，而还有部分刻蚀副产物在重力作用下会附着在第一开口205底部和侧壁表面。若后续直接在第一开口205内形成第一金属栅极，则附着的刻蚀副产物会对第一金属栅极性能造成不良影响。

为此，本实施例在形成第一金属栅极之前，对第一开口205进行刻蚀后处理，刻蚀去除第一开口205内的刻蚀副产物。

本实施例的刻蚀后处理过程中，要求刻蚀后处理工艺对金属氮化层225的刻蚀速率较小，使得在刻蚀后处理之后，仍有较厚厚度的金属氮化层225覆盖于第二金属体层224表面，避免第二金属体层224暴露在外界环境中。

在刻蚀后处理过程中，向反应腔室内提供CF₄，还提供Ar，反应腔室具有一定的压强，还需要提供射频源功率。

若反应腔室压强过低，则刻蚀后处理对金属氮化层225的刻蚀速率过大，为此本实施例中反应腔室压强为0.2托至1托，例如为0.4托、0.6托至0.8托。

若提供的射频源功率过小，则刻蚀后处理去除第一开口内的刻蚀副产物的能力低；若提供的射频源功率过大，则刻蚀后处理对金属氮化层225的刻蚀速率也相对变大。为此，本实施例中提供射频源功率为50瓦至200瓦，例如为100瓦或150瓦。

在一个具体实施例中，刻蚀后处理的工艺参数为：反应腔室压强为0.2托至1托，提供射频源功率为50瓦至200瓦，还向反应腔室内通入Ar，其中，Ar与CF₄的气体流量比为0至0.3，工艺时长为10秒至600秒。

参考图12，形成填充满所述第一开口205(参考图11)的第一金属栅极。

本实施例中，第一区域I为NMOS区域，为了改善NMOS管的第一金属栅极的功函数，所述第一金属栅极包括：位于第一开口205底部和侧壁表面的第一功函数层213；位于第一功函数层213表面且填充满所述第一开口205的第一金属体层214，且所述第一金属体层214顶部与第一区域I层间介质层201顶部齐平。

所述第一功函数层213的材料功函数范围为3.9ev至4.5ev，例如为4ev、4.1ev或4.3ev。所述第一功函数层213的材料为TiN、Mo、MoN或AlN；所述第一金属体层214的材料为Al、Cu、Ag、Au、Pt、Ni或Ti。

本实施例中，所述第一功函数层213的材料为MoN，第一金属体层214的材料为Al，第一金属体层214与基底200之间形成有第一栅介质层211。

在一个具体实施例中，形成所述第一金属栅极的工艺步骤包括：在所述第一开口205底部和侧壁表面形成第一功函数层213，且所述第一功函数层213还覆盖于层间介质层201表面以及金属氮化层225表面；在所述第一功函数层213表面形成第一金属体层214，所述第一金属体层214填充满第一开口205；采用化学机械研磨工艺，研磨去除高于第一区域I层间介质层201表面的第一金属体层214以及第一功函数层213。

在研磨过程中，由于第二金属体层224表面形成有金属氮化层225，所述金属氮化层225能够防止研磨工艺对第二金属体层224造成损伤，从而使得第二金属体层224保持良好的性能。

由于本实施例中第二金属体层224始终被金属氮化层225所覆盖，避免第二金属体层224被腐蚀或受到损伤，为此第二区域II的PMOS管的电学性能良好，从而使得形成的半导体器件具有良好的电学性能。

同时，由于本实施例中的氮化处理提供的反应气体中不包含氧元素，防止氧元素扩散至第一金属阻挡层10，从而避免了第一金属层10被氧化，防止第一金属阻挡层10表面的材料转化为含氧材料，从而使得第一金属阻挡层10保持良好的材料性能；并且，避免了由于第一金属阻挡层10被氧化而产生的表面平坦度变差的问题，本实施例在形成第一金属栅极之前，第一金属阻挡层10的表面始终具有较高的平坦度，从而提高第一区域I的NMOS管的电学性能，进一步提高半导体器件的电学性能。

在其他实施例中，也可以先刻蚀去除第一伪栅、形成第一金属栅极，然后将部分厚度的第一金属栅极转化为金属氮化层；然后进行刻蚀去除第二伪栅、形成第二金属栅极的工艺步骤。

虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (18)

1.一种半导体器件的形成方法，其特征在于，包括：

提供包括第一区域、第二区域和第三区域的基底，所述第一区域部分基底上形成有第一伪栅，所述第二区域部分基底上形成有第二金属栅极，所述第一区域和第二区域基底表面形成有层间介质层，所述层间介质层还覆盖于第一伪栅侧壁表面和第二金属栅极侧壁表面，且所述第一伪栅与基底之间形成有第一金属阻挡层；

采用N₂和NH₃对所述第二金属栅极表面进行氮化处理，将部分厚度的第二金属栅极转化为金属氮化层；

在所述第三区域基底上、第一伪栅表面、金属氮化层表面、以及层间介质层表面形成初始硬掩膜层；

刻蚀所述初始硬掩膜层，形成位于第三区域基底上的硬掩膜层，且所述硬掩膜层暴露出第一伪栅表面以及金属氮化层表面；

以所述硬掩膜层为掩膜，刻蚀去除所述第一伪栅直至暴露出第一金属阻挡层表面，在所述第一区域层间介质层内形成第一开口；

形成填充满所述第一开口的第一金属栅极。

2.根据权利要求1所述的半导体器件的形成方法，其特征在于，所述第一金属阻挡层的材料为TiN或TaN。

3.根据权利要求1所述的半导体器件的形成方法，其特征在于，所述氮化处理的温度为200摄氏度至500摄氏度。

4.根据权利要求1所述的半导体器件的形成方法，其特征在于，所述金属氮化层的厚度为10埃至100埃。

5.根据权利要求1所述的半导体器件的形成方法，其特征在于，所述初始硬掩膜层的材料为TiN或TaN；刻蚀所述初始硬掩膜层的刻蚀气体包括Cl₂。

6.根据权利要求6所述的半导体器件的形成方法，其特征在于，采用同步脉冲刻蚀工艺刻蚀所述初始硬掩膜层。

7.根据权利要求6所述的半导体器件的形成方法，其特征在于，所述同步脉冲刻蚀工艺的工艺参数为：Cl₂流量为50sccm至500sccm，O₂流量为0sccm至100sccm，He流量为50sccm至500sccm，提供源功率为100瓦至2000瓦，源功率占空比为10％至80％，偏置功率为0瓦至200瓦，偏置功率占空比为10％至80％，脉冲频率为100赫兹至10千赫兹。

8.根据权利要求1所述的半导体器件的形成方法，其特征在于，所述初始硬掩膜层的厚度为50埃至500埃。

9.根据权利要求1所述的半导体器件的形成方法，其特征在于，所述第二金属栅极包括：第二功函数层以及位于第二功函数层表面的第二金属体层，且所述第二金属体层与第二区域层间介质层顶部齐平。

10.根据权利要求9所述的半导体器件的形成方法，其特征在于，将所述部分厚度的第二金属栅极转化为金属氮化层的方法为：将部分厚度的第二金属体层转化为金属氮化层。

11.根据权利要求9所述的半导体器件的形成方法，其特征在于，所述第二金属体层的材料包括铜、铝或钨。

12.根据权利要求9所述的半导体器件的形成方法，其特征在于，所述第二金属体层的材料为铝时，所述金属氮化层的材料为氮化铝。

13.根据权利要求1所述的半导体器件的形成方法，其特征在于，在形成所述第一开口之后、形成所述第一金属栅极之前，还包括步骤：采用CF₄气体对第一开口进行刻蚀后处理。

14.根据权利要求13所述的半导体器件的形成方法，其特征在于，所述刻蚀后处理的工艺参数为：反应腔室压强为0.2托至1托，提供射频源功率为50瓦至200瓦，还向反应腔室内通入Ar，其中，Ar与CF₄的气体流量比为0至0.3，工艺时长为10秒至600秒。

15.根据权利要求1所述的半导体器件的形成方法，其特征在于，所述第一金属栅极包括：位于第一开口底部和侧壁表面的第一功函数层；位于第一功函数层表面且填充满所述第一开口的第一金属体层，且所述第一金属体层顶部与第一区域层间介质层顶部齐平。

16.根据权利要求1所述的半导体器件的形成方法，其特征在于，形成所述第一金属栅极的工艺步骤包括：在所述第一开口底部和侧壁表面形成第一功函数层，且所述第一功函数层还覆盖于层间介质层表面以及金属氮化层表面；在所述第一功函数层表面形成第一金属体层，所述第一金属体层填充满第一开口；采用化学机械研磨工艺，研磨去除高于第一区域层间介质层表面的第一金属体层以及第一功函数层。

17.根据权利要求1所述的半导体器件的形成方法，其特征在于，所述第一金属阻挡层与基底之间还形成有第一栅介质层；所述第二金属栅极与基底之间还形成有第二栅介质层、以及位于第二栅介质层表面的第二金属阻挡层。

18.根据权利要求1所述的半导体器件的形成方法，其特征在于，所述第一区域为NMOS区域或PMOS区域；所述第二区域为NMOS区域或PMOS区域，且所述第一区域与第二区域的区域类型不同。