CN108777261A - 一种晶体管的栅极结构及其制造方法 - Google Patents

一种晶体管的栅极结构及其制造方法 Download PDF

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Abstract

本发明提供了一种晶体管的栅极结构及其制造方法。上述晶体管的栅极结构，位于衬底上，上述栅极结构与上述衬底之间通过栅极绝缘层隔离，上述栅极结构包括功函数层以及位于上述功函数层与上述栅极绝缘层之间的多组复合阻挡层，每组上述复合阻挡层包括层叠的第一阻挡层和第二阻挡层，上述第一阻挡层的材质不同于上述第二阻挡层的材质。通过形成多个交替层叠的第一阻挡层与第二阻挡层，能够起到更优的阻挡作用，并改善器件的电特性稳定度。

Description

一种晶体管的栅极结构及其制造方法
技术领域
本发明涉及半导体领域，尤其涉及半导体晶体管的栅极结构及其制造方法。
背景技术
自从早年德州仪器的Jack Kilby博士发明了集成电路之时起，科学家们和工程师们已经在半导体器件和工艺方面作出了众多发明和改进。近50年来，半导体尺寸已经有了明显的降低，这转化成不断增长的处理速度和不断降低的功耗。迄今为止，半导体的发展大致遵循着摩尔定律，摩尔定律大致是说密集集成电路中晶体管的数量约每两年翻倍。现在，半导体工艺正在朝着28nm以下发展，其中一些公司正在着手14nm工艺。这里仅提供一个参考，一个硅原子约为0.2nm，这意味着通过28nm工艺制造出的两个独立组件之间的距离仅仅约为一百四十个硅原子。
半导体器件制造因此变得越来越具有挑战性，并且朝着物理上可能的极限推进。随着超大规模集成电路尺寸不断缩小，制程上及材料特性上的限制越来越显著。目前的28nm平台工艺中，为了降低MOS晶体管栅极的寄生电容，提高器件速度，高K栅介电层与金属栅极的栅极叠层结构被引入到MOS晶体管中。在HKMG(高K金属栅极)的制造过程中，对应N型、P型器件金属栅极的功函数层的处理存在两种现有的制造工艺。第一种为分开处理N型器件与P型器件的功函数层；第二种为减少光掩膜版，先生成P型器件的功函数层，随后对应与N型器件，再生成N型器件的功函数层。两种工艺均可实现28纳米的HKMG器件的制造，但从更具有竞争性、且能够提高制程速度的角度上来看，第二种工艺由于减少了光掩膜版的使用而略胜一筹。
虽然如此，在采用第二种工艺形成HKMG器件时，对于P型晶体管而言，除了其自身的P型功函数层之外，因为制程原因，在P型功函数层上覆盖了N型功函数层。由于不同制程的环境与温度效应，使得P型功函数层上的该层N型功函数层与顶层金属层中的铝离子(Al)迁移到底部，影响P型晶体管的电特性稳定性以及良品率。
因此，亟需要一种晶体管的栅极结构及其制造方法，能够在不增加光掩膜版的使用数量情况下，改善铝离子的迁移，避免不同制程所产生的热效应而影响组件的特性，避免良品率低下。
发明内容
以下给出一个或多个方面的简要概述以提供对这些方面的基本理解。此概述不是所有构想到的方面的详尽综览，并且既非旨在指认出所有方面的关键性或决定性要素亦非试图界定任何或所有方面的范围。其唯一的目的是要以简化形式给出一个或多个方面的一些概念以为稍后给出的更加详细的描述之序。
为了解决上述在第二种工艺中存在的铝离子迁移造成影响P型器件电特性的问题，本发明提供了一种晶体管的栅极结构及其制造方法，能够有效改善在制造工艺中存在的铝离子迁移问题。
具体的，本发明所提供的晶体管的栅极结构，位于衬底上，上述栅极结构与上述衬底之间通过栅极绝缘层隔离，上述栅极结构包括功函数层以及位于上述功函数层与上述栅极绝缘层之间的多组复合阻挡层，每组上述复合阻挡层包括层叠的第一阻挡层和第二阻挡层，上述第一阻挡层的材质不同于上述第二阻挡层的材质。
如上述的栅极结构，可选的，上述第一阻挡层为TiN材质，上述第二阻挡层为TaN材质。
如上述的栅极结构，可选的，上述栅极绝缘层与上述第一阻挡层物理接触，上述功函数层与上述第二阻挡层物理接触。
如上述的栅极结构，可选的，上述栅极结构包括三组上述复合阻挡层。
如上述的栅极结构，可选的，上述功函数层至少包含N型功函数层。
如上述的栅极结构，可选的，对应于P型晶体管，上述功函数层还包括P型功函数层，上述P型功函数层位于上述复合阻挡层与上述N型功函数层之间。
如上述的栅极结构，可选的，上述N型功函数层为TiAl材质，上述P型功函数层为TiN材质。
如上述的栅极结构，可选的，上述栅极结构还包括金属栅极层，上述金属栅极层与上述功函数层之间通过顶部阻挡层隔离。
如上述的栅极结构，可选的，上述金属栅极层为Al材质，上述顶部阻挡层为TiN材质。
如上述的栅极结构，可选的，上述栅极绝缘层包括与层间绝缘层和高K介质层，上述层间绝缘层位于上述衬底与上述高K介质层之间。
本发明还提供了一种晶体管栅极结构的制造方法，包括，提供衬底；在上述衬底上形成栅极绝缘层；在上述栅极绝缘层上沉积多组复合阻挡层，每一组复合阻挡层为层叠的第一阻挡层与第二阻挡层，上述第一阻挡层的材质不同于上述第二阻挡层的材质；在上述复合阻挡层上形成功函数层，在上述功函数层上形成栅极。
如上述的制造方法，可选的，上述第一阻挡层为TiN材质，上述第二阻挡层为TaN材质。
如上述的制造方法，可选的，上述栅极绝缘层与上述第一阻挡层物理接触，上述功函数层与上述第二阻挡层物理接触。
如上述的制造方法，可选的，上述晶体管栅极结构包括三组上述复合阻挡层。
如上述的制造方法，可选的，上述形成功函数的步骤进一步包括：在上述复合阻挡层表面至少沉积N型功函数层。
如上述的制造方法，可选的，对应于P型晶体管，上述形成功函数的步骤进一步包括：在上述复合阻挡层表面形成P型功函数层；在上述P型功函数层表面形成上述N型功函数层。
如上述的制造方法，可选的，上述N型功函数层为TiAl材质，上述P型功函数层为TiN材质。
如上述的制造方法，可选的，上述制造方法还包括：在上述功函数层表面形成顶部阻挡层；在上述顶部阻挡层表面形成金属栅极层。
如上述的制造方法，可选的，上述金属栅极层为Al材质，上述顶部阻挡层为TiN材质。
如上述的制造方法，可选的，形成上述栅极绝缘层的步骤进一步包括：在上述衬底上形成层间绝缘层；在上述层间绝缘层表面形成高K介质层。
根据本发明所提供的晶体管栅极结构及其制造方法，通过形成多个交替层叠的第一阻挡层与第二阻挡层，能够起到更优的阻挡铝离子迁移的作用，从而改善器件的电特性稳定度。
附图说明
图1示出了本发明提供的晶体管的栅极结构的示意图。
图2示出了本发明提供的晶体管的栅极结构一实施例示意图。
图3-图9B示出了本发明提供的晶体管栅极结构一实施例制造过程中的结构示意图，其中，图7A、8A、9A对应该实施例N型晶体管的结构示意图，图7B、8B、9B对应该实施例P型晶体管的结构示意图。
附图说明
衬底100
栅极绝缘层110
层间绝缘层111
高K介质层112
底部阻挡层113
复合阻挡块120
第一阻挡层121
第二阻挡层122
功函数层130
N型功函数层131
P型功函数层132
栅极层140
伪栅极141
顶部阻挡层142
侧墙150
具体实施方式
以下结合附图和具体实施例对本发明作详细描述。注意，以下结合附图和具体实施例描述的诸方面仅是示例性的，而不应被理解为对本发明的保护范围进行任何限制。
本发明涉及半导体工艺与器件。更具体地，本发明的实施例提供一种半导体器件的栅极结构，该栅极结构位于衬底上，栅极结构与衬底之间通过栅极绝缘层隔离，栅极结构包括功函数层以及位于功函数层与栅极绝缘层之间的多组复合阻挡层。通过上述多组复合阻挡层，能够有效地改善栅极中的铝离子扩散现象，使晶体管器件的性能更为稳定，良品率更高。本发明还提供了其他实施例。
给出以下描述以使得本领域技术人员能够实施和使用本发明并将其结合到具体应用背景中。各种变型、以及在不同应用中的各种使用对于本领域技术人员将是容易显见的，并且本文定义的一般性原理可适用于较宽范围的实施例。由此，本发明并不限于本文中给出的实施例，而是应被授予与本文中公开的原理和新颖性特征相一致的最广义的范围。
在以下详细描述中，阐述了许多特定细节以提供对本发明的更透彻理解。然而，对于本领域技术人员显而易见的是，本发明的实践可不必局限于这些具体细节。换言之，公知的结构和器件以框图形式示出而没有详细显示，以避免模糊本发明。
请读者注意与本说明书同时提交的且对公众查阅本说明书开放的所有文件及文献，且所有这样的文件及文献的内容以参考方式并入本文。除非另有直接说明，否则本说明书(包含任何所附权利要求、摘要和附图)中所揭示的所有特征皆可由用于达到相同、等效或类似目的的可替代特征来替换。因此，除非另有明确说明，否则所公开的每一个特征仅是一组等效或类似特征的一个示例。
而且，权利要求中未明确表示用于执行特定功能的装置、或用于执行特定功能的步骤的任意组件皆不应被理解为如35USC第112章节第6段中所规定的装置或步骤条款。特别地，在此处的权利要求中使用“….的步骤”或“….的动作”并不表示涉及35 USC§112第6段的规定。
注意，在使用到的情况下，标志左、右、前、后、顶、底、正、反、顺时针和逆时针仅仅是出于方便的目的所使用的，而并不暗示任何具体的固定方向。事实上，它们被用于反映对象的各个部分之间的相对位置和/或方向。
如本文使用的术语“在...上方(over)”、“在...下方(under)”、“在...之间(between)”和“在...上(on)”指的是这一层相对于其它层的相对位置。同样地，例如，被沉积或被放置于另一层的上方或下方的一层可以直接与另一层接触或者可以具有一个或多个中间层。此外，被沉积或被放置于层之间的一层可以直接与这些层接触或者可以具有一个或多个中间层。相比之下，在第二层“上”的第一层与该第二层接触。此外，提供了一层相对于其它层的相对位置(假设相对于起始基底进行沉积、修改和去除薄膜操作而不考虑基底的绝对定向)。
如上所述，为了解决上述在第二种工艺中存在的铝离子迁移造成影响P型器件电特性的问题，本发明提供了一种晶体管的栅极结构及其制造方法，能够有效改善在制造工艺中存在的铝离子迁移问题。
图1示出了本发明提供的晶体管的栅极结构的示意图。如图1所示，本发明提供的晶体管的栅极结构位于衬底100上，衬底100可包含元素半导体，其包含结晶、多晶质或非晶质结构的硅或锗；化合物半导体，其包含碳化硅(silicon carbide)、砷化镓(galliumarsenic)、磷化镓(gallium phosphide)、磷化铟(indium phosphide)、砷化铟(indiumarsenide)以及锑化铟(indium antimonide)；合金半导体，其包含SiGe、GaAsP，AlInAs、AlGaAs、GalnAs、GalnP以及GalnAsP；任何其他合适的材料，或前述的组合。在一实施例中，合金半导体衬底100可具有组成线性渐变(gradient)的SiGe特征，其中Si与Ge的组成在一个位置到另一位置，由一个比例变成另一比例。在另一实施例中，SiGe合金可以在硅衬底100之上形成。在另一实施例中，SiGe衬底100可以形变(strained)。此外，半导体衬底100可以是在绝缘层上的半导体，例如在绝缘层上的硅(silicon on insulator，简称SOI)，或者为薄膜晶体管(TFT)。在某些例子中，半导体衬底100可包含掺杂的外延层(doped epilayer)。在其他例子中，化合物半导体衬底100可具有多层结构，或者衬底100可包含多层化合物半导体结构。
衬底100上具有栅极绝缘层110，在本实施例中，栅极绝缘层110包含高K介质。栅极结构包含栅极层140和功函数层130，功函数层130与栅极绝缘层110之间通过复合阻挡块120隔离，复合阻挡块120为多组复合阻挡层，每一组复合阻挡层包括第一阻挡层121和第二阻挡层122，第一阻挡层121的材质不同于第二阻挡层122的材质，且第一阻挡层121与栅极绝缘层110物理接触，第二阻挡层122与功函数层130物理接触。
在上述实施例中，较优的，第一阻挡层121的材质为TiN，第二阻挡层122的材质为TaN。本领域技术人员应当知道，上述阻挡层材质仅为示例，而非对阻挡层材质的限定。
在上述实施例中，较优的，复合阻挡块120包括3组上述第一阻挡层121与第二阻挡层122层叠的复合阻挡层，图2示出了该较优实施例的结构示意图。
在制程中，铝离子从一个介质到另一介质的扩散需要跨过介质与介质间的势垒，并且找到晶格缺陷使铝离子穿过。相比于单一的第一阻挡层与第二阻挡层的叠加，本发明所提供的晶体管的栅极结构，通过交替层叠多层第一阻挡层121和第二阻挡层122的方式，使铝离子在扩散时需要跨过多个势垒，能够有效降低铝离子的扩散。并且，交替层叠的多层阻挡层的晶格方向各不相同，即使每一单层具有晶格缺陷，多层叠加后的复合阻挡层能够有效改善晶格缺陷的问题，使得复合阻挡层的结构致密，因此有效改善了来自栅极层140的铝离子向下扩散迁移的情况。
图3-图9B示出了本发明提供的晶体管栅极结构一实施例制造过程中的结构示意图，其中，图7A、8A、9A对应该实施例N型晶体管的结构示意图，图7B、8B、9B对应该实施例P型晶体管的结构示意图。以下将结合本发明提供的制造方法的一实施例具体展开。
如图3所示，在衬底100上形成栅极绝缘层和在栅极绝缘层上的伪栅极141(dummypoly)。具体的，在本实施例中，栅极绝缘层包括形成在衬底100上的层间绝缘层111、高K介质层112和底部阻挡层113。其中，底部阻挡层113的材质可以与第一阻挡层的材质一致，为TiN。该底部阻挡层113一方面使高K介质层在前序中收到保护，一方面在后续生成栅极时，与复合阻挡块更优地结合在一起。在本实施例中，高K介质层112的材质可以是SiO2或者HfO2。伪栅极141的材质可以是多晶硅材质。
如图4所示，在上述伪栅极141两侧形成侧墙150。在形成侧墙150后，本领域技术人员可以根据需要对半导体进行一系列离子注入等工艺，具体步骤在此不做展开。
在一系列相关工艺完成后，如图5所示，将除去上述伪栅极，为后续栅极层以及阻挡层留出空间。图6示出了在一实施例中，形成三组由第一阻挡层121和第二阻挡层122构成复合阻挡层的结构示意图。本领域技术人员应当知道，上述复合阻挡层的数量可以根据需要设定，包括但不限于如图所示的3组。上述第一阻挡层121的材质与第二阻挡层122的材质不同，在一实施例中，第一阻挡层121的材质为TiN，第二阻挡层122的材质为TaN。本领域技术人员应当知道，上述阻挡层材质仅为示例，而非对阻挡层材质的限定。
在形成上述复合阻挡层后，进一步包括，在上述复合阻挡层上形成器件的功函数层的步骤。由于不同类型的器件的电特性不同，因此，不同类型对应的功函数类型也不同，如前所述，目前本领域的通常做法是对应于N型器件，功函数层采用TiAl材质，对应P型器件，功函数层采用TiN材质。并且，如前所述，为了减少光掩膜版的使用数量，目前的通常工艺是，对应于N型以及P型器件，先在阻挡层表面形成N型功函数层131，图7A示出了N型或P型器件在此步骤后的结构示意图。对应于P型器件，还需要在N型功函数层131上再形成P型功函数层132，如图7B所示。
形成上述功函数层后，如图8A或8B所示，还需要在功函数层表面形成顶部阻挡层142，其中，图8A示出了N型器件栅极结构的示意图，图8B示出了P型器件栅极结构的示意图。在一实施例中，顶部阻挡层142的材质为TiN。在形成上述顶部阻挡层142后，还包括形成栅极层140的步骤，如图9A或9B所示，其中，图9A示出了N型器件栅极结构的示意图，图9B示出了P型器件栅极结构的示意图。具体的，上述栅极层140为金属栅极层，且该金属材质为Al。在上述的结构中，顶部阻挡层142将功函数层与金属栅极层隔离，并且能够起到防止Al扩散的作用。
不同制程的热效应，促使HKMG器件内的Al往下扩散后，与其它元素键结合而影响器件的电特性，尤其是对于PMOS器件，Al离子容易穿过覆盖层，与栅极绝缘层中的HfO2结合，使PMOS器件的性能恶化。本发明利用多层的致密结构有效改善了Al穿透扩散问题，改善PMOS因不同制程而受影响的电特性恶化问题。并且，本发明提供的制造方法工艺简单，不需要增加光罩而使成本增加，同时亦不需要增加制程步骤而产生复杂度，并且在改善了P管器件的同时不会影响N管器件的性能。
因此，已经描述了用于制作改善P型器件电特性的晶体管栅极结构及其制造方法的实施例。尽管已经关于特定的示例性实施例描述了本公开，但将明显的是，可以对这些实施例做出各种修改和改变而不偏离本公开的更广泛的精神和范围。因此，本说明书和附图应被视为是说明性的含义而不是限制性的含义。
应当理解的是，本说明书将不用于解释或限制权利要求的范围或意义。此外，在前面的详细描述中，可以看到的是，各种特征被在单个实施例中组合在一起以用于精简本公开的目的。本公开的此方法不应被解释为反映所要求保护的实施例要求比在每个权利要求中明确列举的特征更多的特征的目的。相反，如所附权利要求所反映的，创造性主题在于少于单个所公开的实施例的所有特征。因此，所附权利要求据此并入详细描述中，其中每个权利要求独立地作为单独的实施例。
在该描述中提及的一个实施例或实施例意在结合该实施例描述的特定的特征、结构或特性被包括在电路或方法的至少一个实施例中。在说明书中各处出现的短语一个实施例不一定全部指的是同一实施例。

Claims (20)

1.一种晶体管的栅极结构，位于衬底上，所述栅极结构与所述衬底之间通过栅极绝缘层隔离，其特征在于，所述栅极结构包括功函数层以及位于所述功函数层与所述栅极绝缘层之间的多组复合阻挡层，每组所述复合阻挡层包括层叠的第一阻挡层和第二阻挡层，所述第一阻挡层的材质不同于所述第二阻挡层的材质。
2.如权利要求1所述的栅极结构，其特征在于，所述第一阻挡层为TiN材质，所述第二阻挡层为TaN材质。
3.如权利要求2所述的栅极结构，其特征在于，所述栅极绝缘层与所述第一阻挡层物理接触，所述功函数层与所述第二阻挡层物理接触。
4.如权利要求1所述的栅极结构，其特征在于，所述栅极结构包括三组所述复合阻挡层。
5.如权利要求1所述的栅极结构，其特征在于，所述功函数层至少包含N型功函数层。
6.如权利要求5所述的栅极结构，其特征在于，对应于P型晶体管，所述功函数层还包括P型功函数层，所述P型功函数层位于所述复合阻挡层与所述N型功函数层之间。
7.如权利要求6所述的栅极结构，其特征在于，所述N型功函数层为TiAl材质，所述P型功函数层为TiN材质。
8.如权利要求1所述的栅极结构，其特征在于，所述栅极结构还包括金属栅极层，所述金属栅极层与所述功函数层之间通过顶部阻挡层隔离。
9.如权利要求8所述的栅极结构，其特征在于，所述金属栅极层为Al材质，所述顶部阻挡层为TiN材质。
10.如权利要求1所述的栅极结构，其特征在于，所述栅极绝缘层包括与层间绝缘层和高K介质层，所述层间绝缘层位于所述衬底与所述高K介质层之间。
11.一种晶体管栅极结构的制造方法，包括，
提供衬底；
在所述衬底上形成栅极绝缘层；
在所述栅极绝缘层上沉积多组复合阻挡层，每一组复合阻挡层为层叠的第一阻挡层与第二阻挡层，所述第一阻挡层的材质不同于所述第二阻挡层的材质；
在所述复合阻挡层上形成功函数层；
在所述功函数层上形成栅极。
12.如权利要求11所述的制造方法，其特征在于，所述第一阻挡层为TiN材质，所述第二阻挡层为TaN材质。
13.如权利要求12所述的制造方法，其特征在于，所述栅极绝缘层与所述第一阻挡层物理接触，所述功函数层与所述第二阻挡层物理接触。
14.如权利要求11所述的制造方法，其特征在于，所述晶体管栅极结构包括三组所述复合阻挡层。
15.如权利要求11所述的制造方法，其特征在于，所述形成功函数的步骤进一步包括：在所述复合阻挡层表面至少沉积N型功函数层。
16.如权利要求15所述的制造方法，其特征在于，对应于P型晶体管，所述形成功函数的步骤进一步包括：
在所述复合阻挡层表面形成P型功函数层；
在所述P型功函数层表面形成所述N型功函数层。
17.如权利要求16所述的制造方法，其特征在于，所述N型功函数层为TiAl材质，所述P型功函数层为TiN材质。
18.如权利要求11所述的制造方法，其特征在于，所述制造方法还包括：在所述功函数层表面形成顶部阻挡层；
在所述顶部阻挡层表面形成金属栅极层。
19.如权利要求18所述的制造方法，其特征在于，所述金属栅极层为Al材质，所述顶部阻挡层为TiN材质。
20.如权利要求11所述的制造方法，其特征在于，形成所述栅极绝缘层的步骤进一步包括：
在所述衬底上形成层间绝缘层；
在所述层间绝缘层表面形成高K介质层。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2024045259A1 (zh) * 2022-09-01 2024-03-07 长鑫存储技术有限公司 半导体结构及其制备方法

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11824100B2 (en) 2021-01-22 2023-11-21 Taiwan Semiconductor Manufacturing Co., Ltd. Gate structure of semiconductor device and method of forming same

Citations (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080076216A1 (en) * 2006-09-25 2008-03-27 Sangwoo Pae Method to fabricate high-k/metal gate transistors using a double capping layer process
US20110241130A1 (en) * 2010-04-02 2011-10-06 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device having a blocking structure and method of manufacturing the same
CN101924027B (zh) * 2009-06-12 2012-12-12 台湾积体电路制造股份有限公司 金属栅极晶体管、集成电路以及其制造方法
CN103426928A (zh) * 2012-05-14 2013-12-04 三星电子株式会社 半导体器件和该器件的制造方法
CN104752179A (zh) * 2013-12-30 2015-07-01 中芯国际集成电路制造(上海)有限公司 半导体器件及其形成方法
US20150279838A1 (en) * 2014-03-31 2015-10-01 Taiwan Semiconductor Manufacturing Company, Ltd. Block layer in the metal gate of mos devices
US20150380512A1 (en) * 2011-03-01 2015-12-31 United Microelectronics Corp. Metal gate structure and manufacturing method thereof
CN103531538B (zh) * 2012-07-02 2016-01-06 中芯国际集成电路制造(上海)有限公司 互补型金属氧化物半导体管的形成方法
US9478628B1 (en) * 2015-09-14 2016-10-25 United Microelectronics Corp. Metal gate forming process
CN106298931A (zh) * 2015-06-29 2017-01-04 台湾积体电路制造股份有限公司 半导体器件及其制造方法
CN106601605A (zh) * 2015-10-19 2017-04-26 中芯国际集成电路制造(北京)有限公司 栅极堆叠结构、nmos器件、半导体装置及其制造方法

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7015138B2 (en) * 2001-03-27 2006-03-21 Sharp Laboratories Of America, Inc. Multi-layered barrier metal thin films for Cu interconnect by ALCVD
US8268085B2 (en) * 2009-03-20 2012-09-18 Taiwan Semiconductor Manufacturing Company, Ltd. Methods for forming metal gate transistors
US9231071B2 (en) * 2014-02-24 2016-01-05 United Microelectronics Corp. Semiconductor structure and manufacturing method of the same
KR102389819B1 (ko) * 2015-06-17 2022-04-22 삼성전자주식회사 반도체 소자의 제조 방법
US10020202B2 (en) * 2016-04-15 2018-07-10 Globalfoundries Inc. Fabrication of multi threshold-voltage devices
US9842770B1 (en) * 2016-06-22 2017-12-12 International Business Machines Corporation Reflow enhancement layer for metallization structures

Patent Citations (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080076216A1 (en) * 2006-09-25 2008-03-27 Sangwoo Pae Method to fabricate high-k/metal gate transistors using a double capping layer process
CN101924027B (zh) * 2009-06-12 2012-12-12 台湾积体电路制造股份有限公司 金属栅极晶体管、集成电路以及其制造方法
US20110241130A1 (en) * 2010-04-02 2011-10-06 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device having a blocking structure and method of manufacturing the same
US20150380512A1 (en) * 2011-03-01 2015-12-31 United Microelectronics Corp. Metal gate structure and manufacturing method thereof
CN103426928A (zh) * 2012-05-14 2013-12-04 三星电子株式会社 半导体器件和该器件的制造方法
CN103531538B (zh) * 2012-07-02 2016-01-06 中芯国际集成电路制造(上海)有限公司 互补型金属氧化物半导体管的形成方法
CN104752179A (zh) * 2013-12-30 2015-07-01 中芯国际集成电路制造(上海)有限公司 半导体器件及其形成方法
US20150279838A1 (en) * 2014-03-31 2015-10-01 Taiwan Semiconductor Manufacturing Company, Ltd. Block layer in the metal gate of mos devices
CN106298931A (zh) * 2015-06-29 2017-01-04 台湾积体电路制造股份有限公司 半导体器件及其制造方法
US9478628B1 (en) * 2015-09-14 2016-10-25 United Microelectronics Corp. Metal gate forming process
CN106601605A (zh) * 2015-10-19 2017-04-26 中芯国际集成电路制造(北京)有限公司 栅极堆叠结构、nmos器件、半导体装置及其制造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2024045259A1 (zh) * 2022-09-01 2024-03-07 长鑫存储技术有限公司 半导体结构及其制备方法

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