DE102014110785A1 - Halbleitervorrichtung und Verfahren zum Herstellen derselben - Google Patents

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Abstract

Es ist ein Verfahren zum Herstellen einer Halbleitervorrichtung vorgesehen, das ein Bilden einer Abschirmschicht (105) auf einem Substrat (100), wobei die Abschirmschicht (105) einen ersten Abschnitt aufweist, welcher mit einer Störstelle von einem ersten Typ dotiert ist, ein Bilden einer ersten undotierten Halbleiterschicht (110) auf der Abschirmschicht (105), ein Bilden einer Gate-Struktur (120) auf der ersten Halbleiterschicht (110), ein Bilden eines ersten amorphen Bereichs (160) auf beiden Seiten der Gate-Struktur (120) in der ersten Halbleiterschicht (110) und ein Rekristallisieren des ersten amorphen Bereichs (160) durch ein Durchführen einer ersten Wärmebehandlung des ersten amorphen Bereichs (160) aufweist.

Description

  • QUERVERWEIS AUF VERWANDTE ANMELDUNGEN
  • Diese Anmeldung ist basiert auf und beansprucht die Priorität der koreanischen Patentanmeldung Nr. 10-2013-0129279 , welche am 29. Oktober 2013 beim Koreanischen Amt für Gewerblichen Rechtsschutz (Korean Intellectual Property Office) eingereicht wurde, deren Offenbarung hierin in ihrer Gesamtheit durch Bezugnahme mit eingebunden ist.
  • HINTERGRUND
  • Die vorliegende Offenbarung bezieht sich auf eine Halbleitervorrichtung und ein Verfahren zum Herstellen derselben.
  • Wenn die Größe der äußeren Erscheinung eines MOS-Transistors verringert wird, werden die Längen eines Gates und eines Kanals, der unter dem Gate gebildet ist, kurz. Wenn die Größe des MOS-Transistors verringert wird, wird die Leistungsaufnahme bzw. der Leistungsverbrauch des MOS-Transistors verringert, und demnach wird die Dichte des MOS-Transistors erhöht.
  • In modernen MOS-Transistoren jedoch wird es schwierig, die Leistungsaufnahme des MOS-Transistors zu verringern, während die Größe des MOS-Transistors verringert wird.
  • Demzufolge wurden an einem MOS-Transistor, welcher einen kurzen Kanal hat, verschiedentliche Forschungen durchgeführt, um die Betriebsspannung zu verringern, welche einen Einfluss auf die Leistungsaufnahme des MOS-Transistors ausübt.
  • KURZFASSUNG
  • Bestimmte offenbarte Ausführungsformen sehen ein Verfahren zum Herstellen einer Halbleitervorrichtung vor, welche einen Kurzkanal-Effekt unterdrücken kann und eine Variation einer Schwellenspannung verringern kann.
  • Bestimmte Ausführungsformen sehen eine Halbleitervorrichtung vor, welche einen Kurzkanal-Effekt unterdrücken kann und eine Änderung einer Schwellenspannung verringern kann.
  • Zusätzliche Vorteile, Gegenstände und Merkmale der offenbarten Ausführungsformen werden teilweise in der Beschreibung, welche folgt, erläutert werden, und werden Fachleuten teilweise bei einer Prüfung des Folgenden offensichtlich werden:
    In einer beispielhaften Ausführungsform ist ein Verfahren zum Herstellen einer Halbleitervorrichtung vorgesehen, das Folgendes aufweist: ein Bilden einer Abschirmschicht auf einem Substrat, wobei die Abschirmschicht einen ersten Abschnitt aufweist, welcher mit einer Störstelle bzw. Verunreinigung von einem ersten Typ in dem Bereich von 7E18 bis 1E20 dotiert ist; ein Bilden einer ersten undotierten Halbleiterschicht auf der Abschirmschicht; ein Bilden einer Gate-Struktur auf der ersten Halbleiterschicht; ein Bilden eines ersten amorphen Bereichs an beiden Seiten der Gate-Struktur in der ersten Halbleiterschicht; und ein Rekristallisieren des ersten amorphen Bereichs durch ein Durchführen einer ersten Wärmebehandlung des ersten amorphen Bereichs.
  • In einer anderen beispielhaften Ausführungsform ist ein Verfahren zum Herstellen einer Halbleitervorrichtung vorgesehen, das Folgendes aufweist: ein Bilden einer Abschirmschicht auf einem Substrat, wobei die Abschirmschicht einen Abschnitt aufweist, welcher mit einer Verunreinigung bzw. Störstelle von einem ersten Typ dotiert ist; ein Bilden einer undotierten Halbleiterschicht auf der Abschirmschicht unter Verwendung eines epitaktischen Vorgangs; ein Bilden einer Gate-Struktur auf der Halbleiterschicht; ein Bilden eines amorphen Bereichs, welcher nicht in Kontakt mit der Abschirmschicht gerät, in der Halbleiterschicht durch ein Durchführen eines PAI(Pre Amorphous Ion Implantation = Vor-Amorphisierungs-Ionen-Implantations)-Vorgangs unter Verwendung der Gate-Struktur als einer Maske; und ein Bilden eines Rekristallisierungsbereichs an beiden Seiten der Gate-Struktur durch ein Durchführen einer Wärmebehandlung des amorphen Bereichs.
  • In einer anderen Ausführungsform weist ein Verfahren zum Vorsehen einer Halbleitervorrichtung Folgendes auf: ein Vorsehen eines Halbleitersubstrats; ein Vorsehen einer Abschirmschicht auf dem Halbleitersubstrat, aufweisend einen Abschnitt, welcher mit einer Verunreinigung bzw. Störstelle von einem ersten Typ dotiert ist; ein Vorsehen einer undotierten Halbleiterschicht auf der Abschirmschicht derart, dass die Abschirmschicht zwischen dem Halbleitersubstrat und der undotierten Halbleiterschicht ist; ein Vorsehen einer Gate-Struktur auf der Halbleiterschicht; ein Vorsehen eines Source-/Drain-Ausdehnungsbereichs bzw. Source-/Drain-Expansionsbereichs in der Halbleiterschicht, wobei der Source-/Drain-Ausdehnungsbereich eine Verunreinigung bzw. Störstelle von einem zweiten Typ unterschiedlich von dem ersten Typ hat, und wobei sich der Source-/Drain-Ausdehnungsbereich von einer Oberfläche der Halbleiterschicht zu einer ersten Tiefe innerhalb der Halbleiterschicht erstreckt; und ein Vorsehen eines Source-/Drain-Bereichs auf beiden Seiten der Gate-Struktur, wobei der Source-/Drain-Bereich wenigstens einen Teil des Source-/Drain-Ausdehnungsbereiches aufweist, wobei sich der Source-/Drain-Bereich von der Oberfläche der Halbleiterschicht zu einer zweiten Tiefe innerhalb der Halbleiterschicht unterschiedlich zu der ersten Tiefe erstreckt. Der Source-/Drain-Bereich berührt bzw. kontaktiert die Abschirmschicht nicht.
  • KURZE BESCHREIBUNG DER ZEICHNUNGEN
  • Die obigen und andere Aufgaben, Merkmale und Vorteile werden aus der folgenden detaillierten Beschreibung zusammengenommen mit den beigefügten Zeichnungen offensichtlicher werden, in welchen:
  • 1 bis 7 Ansichten von Zwischenschritten sind, welche ein beispielhaftes Verfahren zum Herstellen einer Halbleitervorrichtung gemäß einer ersten Ausführungsform erklären;
  • 8 bis 10 Ansichten von Zwischenschritten sind, welche ein beispielhaftes Verfahren zum Herstellen einer Halbleitervorrichtung gemäß einer zweiten Ausführungsform erklären;
  • 11 bis 13 Ansichten von Zwischenschritten sind, welche ein beispielhaftes Verfahren zum Herstellen einer Halbleitervorrichtung gemäß einer dritten Ausführungsform erklären;
  • 14 ein Blockschaltbild ist, welches ein Beispiel eines Bildsensors veranschaulicht, welcher eine Halbleitervorrichtung aufweist, welche durch ein beispielhaftes Verfahren zum Herstellen einer Halbleitervorrichtung gemäß bestimmten offenbarten Ausführungsformen hergestellt ist, welche auf beispielsweise ein Computersystem bzw. Berechnungssystem angewandt werden;
  • 15 ein Blockschaltbild eines beispielhaften elektronischen Systems ist, welches eine Halbleitervorrichtung aufweist, welche gemäß einigen Ausführungsformen hergestellt ist; und
  • 16 und 17 beispielhafte Ansichten sind, welche ein beispielhaftes Halbleitersystem veranschaulichen, auf welches eine Halbleitervorrichtung, welche gemäß einigen Ausführungsformen hergestellt ist, angewandt werden kann.
  • DETAILLIERTE BESCHREIBUNG
  • Vorteile und Merkmale der vorliegenden Offenbarung und Verfahren zum Erlangen der verschiedenen Beispiele können leichter durch einen Bezugnahme auf die folgende detaillierte Beschreibung von bestimmten Ausführungsformen und die beigefügten Zeichnungen verstanden werden. Das vorliegende erfinderische Konzept kann jedoch in vielen unterschiedlichen Formen ausgeführt werden und sollte nicht als auf die Ausführungsformen, welche hierin erläutert sind, beschränkt betrachtet werden. Gleiche Bezugszeichen beziehen sich auf gleiche Elemente über die Beschreibung hinweg.
  • Die Terminologie, welche hierin verwendet wird, ist ausschließlich für den Zweck der Beschreibung bestimmter Ausführungsformen und ist nicht vorgesehen, um für das erfinderische Konzept beschränkend zu sein. Wenn hierin verwendet, sind die Singular-Formen „einer/eine/eines” und „der/die/das” vorgesehen, um die Plural-Formen ebenso zu umfassen, solange der Zusammenhang nicht eindeutig Anderweitiges anzeigt. Es wird weiterhin verstanden werden, dass die Begriffe „umfasst” bzw. „schließt ein”, „umfassend” bzw. „einschließend”, „weist auf” und/oder „aufweisend”, wenn sie in dieser Beschreibung verwendet werden, die Anwesenheit von genannten Merkmalen, ganzen Zahlen, Schritten, Operationen, Elementen und/oder Komponenten bzw. Bestandteilen spezifizieren, jedoch nicht die Anwesenheit oder Hinzufügung eines oder mehrerer Merkmale, ganzer Zahlen, Schritte, Operationen, Elemente, Komponenten bzw. Bestandteile und/oder Gruppen davon ausschließen.
  • Es wird verstanden werden, dass wenn auf ein Element oder eine Schicht Bezug genommen wird als „auf”, „verbunden mit” oder „gekoppelt mit” einem anderen Element oder Schicht es direkt auf, verbunden mit oder gekoppelt mit dem anderen Element oder der Schicht sein kann, oder zwischenliegende Elemente oder Schichten gegenwärtig sein können. Im Gegensatz hierzu sind, wenn auf ein Element Bezug genommen wird als „direkt auf”, „direkt verbunden mit” oder „direkt gekoppelt mit” einem anderen Element oder einer anderen Schicht, keine zwischenliegenden Elemente oder Schichten gegenwärtig. Der Begriff „Kontakt” jedoch bezieht sich, wenn er in dem Zusammenhang von unterschiedlichen physikalischen Abschnitten einer Vorrichtung verwendet wird, und solange nicht besonders anderweitig angezeigt, auf einen direkten Kontakt (d. h. ein Berühren).
  • Wenn hierin verwendet, weist der Begriff „und/oder” eine beliebige und alle Kombinationen von einem oder mehreren der aufgelisteten Gegenstände auf.
  • Es wird verstanden werden, dass, obwohl die Begriffe „erster/erste/erstes”, „zweites/zweite/zweites” etc. hierin verwendet werden können, um verschiedene Elemente, Komponenten bzw. Bestandteile, Bereiche, Schichten und/oder Sektionen zu beschreiben, diese Elemente, Komponenten, Bereiche, Schichten und/oder Sektionen nicht durch diese Begriffe beschränkt werden sollten. Solange der Zusammenhang nichts Anderweitiges anzeigt, werden diese Begriffe verwendet, um ein Element, eine Komponente, einen Bereich, eine Schicht oder eine Sektion von einem anderen Element, einer anderen Komponente, einem anderen Bereich, einer anderen Schicht oder Sektion zu unterscheiden. Demnach könnte ein erstes Element, eine erste Komponente, ein erster Bereich, eine erste Schicht oder Sektion, welche untenstehend diskutiert sind, als ein zweites Element, eine zweite Komponente, ein zweiter Bereich, eine zweite Schicht oder Sektion bezeichnet werden, ohne von den Lehren des vorliegenden erfinderischen Konzepts abzuweichen.
  • Räumlich relative Begriffe wie beispielsweise „unter”, „unterhalb”, „unterer”, „über”, „oberhalb” und dergleichen können hierin verwendet werden zur Erleichterung der Beschreibung, um eine Beziehung eines Elements oder Merkmals zu einem anderen Element bzw. anderen Elementen oder Merkmal(en) zu beschreiben, wie in den Figuren veranschaulicht ist. Es wird verstanden werden, dass räumlich relative Begriffe vorgesehen sind, um unterschiedliche Orientierung der Vorrichtung in Verwendung oder im Betrieb zusätzlich zu der Orientierung, welche in den Figuren abgebildet ist, zu umfassen. Wenn beispielsweise die Vorrichtung in den Figuren umgedreht wird, wären Elemente, welche als „unterhalb” oder „unter” anderen Elementen oder Merkmalen beschrieben sind, dann „über” den anderen Elementen oder Merkmalen orientiert sein. Demnach kann der beispielhafte Begriff „unterhalb” sowohl eine Orientierung über als auch unter einschließen. Die Vorrichtung kann anderweitig orientiert sein (um 90° gedreht oder unter anderen Orientierungen) und die räumlich relativen Beschreiber bzw. Deskriptoren, welche hierin verwendet sind, werden dementsprechend interpretiert.
  • Ausführungsformen sind hierin unter Bezugnahme auf Querschnittsveranschaulichungen beschrieben, welche schematische Veranschaulichungen von idealisierten Ausführungsformen (und Zwischenstrukturen) sind. Als solches sind Variationen bzw. Abweichungen von den Formen der Veranschaulichungen als ein Ergebnis, beispielsweise von Herstellungstechniken und/oder Toleranzen, zu erwarten. Demnach sollten diese Ausführungsformen nicht als auf die bestimmten Formen von Bereichen beschränkt betrachtet werden, welche hierin veranschaulicht sind, sondern sie müssen Abweichungen in Formen, welche beispielsweise von einer Herstellung resultieren, einschließen. Beispielsweise wird ein implantierter Bereich, welcher als ein Rechteck veranschaulicht ist, typischerweise abgerundete oder gekrümmte Merkmale und/oder einen Gradienten der Implantationskonzentration an seinen Rändern eher haben als eine binäre Änderung von einem implantierten zu einem nicht-implantierten Bereich. Ähnlich kann ein vergrabener Bereich, welcher durch eine Implantation gebildet wird, zu einigen Implantationen in dem Bereich zwischen dem vergrabenen Bereich und der Oberfläche führen, durch welchen die Implantation stattfindet. Demnach sind die Bereiche, welche in den Figuren veranschaulicht sind, in ihrer Natur schematisch und ihre Formen sind nicht vorgesehen, um den Umfang des vorliegenden erfinderischen Konzepts zu begrenzen.
  • Solange der Zusammenhang nichts Anderweitiges anzeigt, werden Begriffe wie „derselbe/dieselbe/dasselbe”, „gleich”, „planar” oder „koplanar”, wenn sie hierin verwendet werden, wenn sie sich auf eine Orientierung, ein Layout, eine Platzierung, Formen, Größen, Mengen bzw. Beträge oder andere Maßeinheiten beziehen, nicht notwendigerweise eine exakt identische Orientierung, Layout, Platzierung, Form, Größe, Menge oder Betrag oder andere Maßeinheit bedeuten, sondern sie sind vorgesehen, um eine nahezu identische Orientierung, Layout, Platzierung, Form, Größe, Menge oder Betrag oder andere Maßeinheit zu erfassen innerhalb akzeptabler Variationen bzw. Änderungen, welche beispielsweise aufgrund von Herstellungstechniken auftreten können. Der Begriff „im Wesentlichen” kann hierin verwendet werden, um diese Bedeutung widerzuspiegeln.
  • Solange nicht anderweitig definiert, haben alle Begriffe (einschließlich technischer und wissenschaftlicher Begriffe”, welche hierin verwendet werden, dieselbe Bedeutung, wie sie herkömmlich durch einen Fachmann, zu dessen Gebiet die vorliegende Offenbarung gehört, verstanden werden. Es wird weiterhin verstanden werden, dass Begriffe, wie beispielsweise diejenigen, welche in herkömmlich verwendeten Wörterbüchern definiert sind, als eine Bedeutung habend interpretiert werden sollen, welche konsistent mit ihrer Bedeutung in dem Zusammenhang des relevanten Fachgebiets und dieser Beschreibung ist, und nicht in einem idealisierten oder übermäßig formalen Sinne interpretiert werden, solange nicht ausdrücklich hierin so definiert.
  • Hierin nachstehend wird, Bezug nehmend auf die 1 bis 7 ein Verfahren zum Herstellen einer Halbleitervorrichtung gemäß einer ersten beispielhaften Ausführungsform beschrieben werden.
  • Die 1 bis 7 sind Ansichten von Zwischenschritten, welche ein Verfahren zum Herstellen einer Halbleitervorrichtung gemäß einer ersten beispielhaften Ausführungsform erklären. Insbesondere ist 2B ein Graph, welcher die Änderung einer Konzentration einer Verunreinigung bzw. Störstelle hinsichtlich der Tiefe von einer Oberfläche, welche in 2A veranschaulicht ist, veranschaulicht.
  • Bezug nehmend auf 1 wird eine Abschirmschicht 105, welche mit einer Verunreinigung bzw. Störstelle von einem ersten Typ dotiert ist, auf einem Substrat 100 gebildet.
  • Das Substrat 100 kann beispielsweise aus Bulk-Silizium oder SOI (Silicon-On-Insulator = Silizium-auf-Isolator) gefertigt werden. Das Substrat 100 kann ein Siliziumsubstrat sein oder kann andere Materialien, beispielsweise Indiumantimonid, Bleitellurid, Indiumarsenid, Indiumphosphid, Galliumarsenid oder Galliumantimonid aufweisen, ist jedoch nicht darauf beschränkt. In der folgenden Beschreibung wird angenommen, dass das Substrat 100 ein Siliziumsubstrat ist.
  • 1 veranschaulicht das Substrat 100, in welchem ein Störstellenbereich bzw. Verunreinigungsbereich nicht gebildet ist. Dies ist jedoch lediglich zur Erleichterung der Erklärung und das Substrat 100 ist nicht auf dasjenige beschränkt, welches in 1 veranschaulicht ist. Beispielsweise kann eine n-Typ-Wanne und/oder eine p-Typ-Wanne selektiv in dem Substrat 100 gebildet werden.
  • Wie obenstehend beschrieben ist, wird die Abschirmschicht 105, welche mit der Störstelle vom ersten Typ dotiert ist, auf dem Substrat 100 gebildet. Die Abschirmschicht 105 kann die RDF (Random Dopand Fluctuation = Zufällige Dotierstofffluktuation) der Störstelle verringern, welche in einem Source-/Drain-Bereich eines Transistors enthalten ist, und eine Schwellenspannung des Transistors verbessern, um die Verbesserung der Zuverlässigkeit zu erreichen. In bestimmten Ausführungsformen ist die Abschirmschicht 105 ein Schildbereich bzw. ein Schirmbereich, welcher eine hohe Störstellenkonzentration hat, was es möglich machen kann, eine dynamische Steuerung der Schwellenspannung des Transistors durchzuführen.
  • Die Abschirmschicht 105 kann gebildet werden unter Verwendung beispielsweise eines Implantationsvorgangs oder eines Abscheidungsvorgangs. Als solches kann die Abschirmschicht 105 einen implantierten Bereich getrennt von einem nicht-implantierten Bereich, welcher als Substrat 100 beschrieben ist, bilden. Nichtsdestotrotz kann in bestimmten Ausführungsformen die Abschirmschicht 105 als Teil eines Substrats betrachtet werden, welches das Substrat 100 und die Abschirmschicht 105 aufweist.
  • In bestimmten Ausführungsformen weist die Abschirmschicht 105 einen ersten Abschnitt 105a (gezeigt in 2B) in dem Bereich von 7E18 bis 1E20 Atome/cm3 auf. Dies wird im weiteren Detail unter Verwendung der 2A und 2B beschrieben werden.
  • Die Störstelle vom ersten Typ, welche in die Abschirmschicht 105 dotiert wird, kann sich abhängig von dem Typ des Transistors, welcher auf dem Substrat 100 gebildet wird, unterscheiden. Wenn der Transistor ein p-FET ist, kann beispielsweise die Störstelle vom ersten Typ, welche in die Abschirmschicht 105 dotiert wird, eine Störstelle vom n-Typ sein. Die Störstelle vom n-Typ, welche in die Abschirmschicht 105 dotiert wird, kann beispielsweise Antimon (Sb) sein, sie ist jedoch nicht darauf beschränkt. Im Gegensatz hierzu kann, wenn der Transistor ein n-FET ist, die Störstelle vom ersten Typ, welche in die Abschirmschicht 105 dotiert wird, eine Störstelle vom p-Typ sein. Die Störstelle vom p-Typ, welche in die Abschirmschicht 105 dotiert wird, kann beispielsweise Bor (B) sein, ist jedoch nicht darauf beschränkt. Als solches ist in bestimmten Ausführungsformen die Störstelle vom ersten Typ, welche in die Abschirmschicht 105 dotiert wird, eine Störstelle, welche einen Typ hat, welcher entgegengesetzt zu dem Typ des Transistors ist, welcher auf dem Substrat 100 gebildet wird.
  • Bezug nehmend auf die 2A und 2B wird eine erste Halbleiterschicht 110 auf der Abschirmschicht 105 gebildet. Besonders wird in einer Ausführungsform die erste Halbleiterschicht 110 auf der Abschirmschicht 105 gewachsen bzw. aufgewachsen.
  • Die erste Halbleiterschicht 110 kann beispielsweise unter Verwendung eines epitaktischen Wachstumsvorgangs gebildet werden. Demnach kann die erste Halbleiterschicht 110 eine epitaktische Schicht sein, welche auf einer oberen Oberfläche der Abschirmschicht 105 gebildet wird. In diesem Beispiel wird die erste Halbleiterschicht 110 gebildet, so dass sie in Kontakt mit der Abschirmschicht 105 gelangt. Demnach ist in diesem Beispiel die erste Halbleiterschicht 110 direkt benachbart zu der Abschirmschicht 105.
  • Bei dem Verfahren zum Herstellen einer Halbleitervorrichtung gemäß Ausführungsformen, welche hierin beschrieben sind, kann, da das Substrat 100 und die Abschirmschicht 105 aus Silizium gefertigt sein können, die erste Halbleiterschicht 110 eine epitaktische Siliziumschicht sein, sie ist jedoch nicht darauf beschränkt.
  • Die erste Halbleiterschicht 110 kann eine undotierte Halbleiterschicht sein. Hier bedeutet der Begriff „undotierte Halbleiterschicht” eine Halbleiterschicht, welche keine vorsätzlich injizierte oder dotierte Störstelle aufweist. Beispielsweise bedeutet in dem Fall des Aufwachsens einer Halbleiterschicht die undotierte Halbleiterschicht eine Halbleiterschicht, in welche eine Störstelle vom p-Typ, eine Störstelle n-Typ oder eine andere Störstelle nicht vorsätzlich eingeführt ist. Die undotierte Halbleiterschicht jedoch kann eine Störstelle aufweisen, welche von einer benachbarten Schicht ausdiffundiert bzw. eindiffundiert ist. Ebenso kann, nachdem ein Teil der Halbleiterschicht dotiert ist (beispielsweise zu einer bestimmten Tiefe), der verbleibende Abschnitt der Halbleiterschicht nach wie vor als eine undotierte Halbleiterschicht betrachtet werden.
  • Bezug nehmend auf 2B kann die erste Halbleiterschicht 110 die Störstelle vom ersten Typ aufweisen, welche gleich oder kleiner als A Atome/cm3 ist. Beispielsweise kann die erste Halbleiterschicht 110 die Störstelle vom ersten Typ in dem Bereich von ungefähr 1E14 bis A Atome/cm3 aufweisen. Hier kann A ein Wert in dem Bereich von ungefähr 1E14 bis ungefähr 3E17 sein. Weiterhin ist, obwohl es beschrieben wird, dass die untere Grenze der Konzentration der Störstelle vom ersten Typ, welche in der ersten Halbleiterschicht 110 enthalten ist, 1E14 Atome/cm3 ist, dies lediglich zur Erleichterung der Erklärung, sie ist jedoch nicht darauf beschränkt. Beispielsweise kann die untere Grenze der Konzentration der Störstelle vom ersten Typ, welche in der ersten Halbleiterschicht 110 enthalten ist, ein Wert sein, welcher kleiner ist als 1E14 Atome/cm3.
  • Wenn A 1E17 ist, kann die erste Halbleiterschicht 110 die Störstelle vom ersten Typ in dem Bereich beispielsweise von 1E14 bis 1E17 Atome/cm3 aufweisen. Die Störstelle vom ersten Typ, welche in der ersten Halbleiterschicht 110 enthalten ist, kann die Störstelle sein, welche von der Abschirmschicht 105 eindiffundiert wird, sie ist jedoch nicht darauf beschränkt.
  • Die Abschirmschicht 105 kann einen ersten Abschnitt 105a und einen zweiten Abschnitt 105b aufweisen. Der erste Abschnitt 105a der Abschirmschicht 105 kann die Störstelle vom ersten Typ aufweisen, welche gleich oder größer als B Atome/cm3 ist. Hier kann B ein Wert von beispielsweise 7E18 sein. In einer Ausführungsform kann die Konzentration der Störstelle vom ersten Typ, welche in dem ersten Abschnitt 105a der Abschirmschicht 105 enthalten ist, beispielsweise in dem Bereich von 7E18 bis 1E20 Atome/cm3 sein. Der erste Abschnitt 105a der Abschirmschicht 105 kann ein Abschnitt sein, welcher eine große Rolle der Abschirmschicht 105 spielt.
  • Der zweite Abschnitt 105b der Abschirmschicht 105 kann ein Abschnitt sein, welcher benachbart zu der ersten Halbleiterschicht 110 ist (der beispielsweise unmittelbar benachbart der ersten Halbleiterschicht 110 ist). In einer Ausführungsform ist der zweite Abschnitt 105b der Abschirmschicht 105 ein Abschnitt, welcher die erste Halbleiterschicht 110 kontaktiert bzw. berührt. Der zweite Abschnitt 105b der Abschirmschicht 105 kann die Störstelle vom ersten Typ in dem Bereich von beispielsweise ungefähr A bis ungefähr B Atome/cm3 aufweisen. Beispielsweise kann, wenn A 3E17 ist, der zweite Abschnitt 105b der Abschirmschicht 105 die Störstelle vom ersten Typ in dem Bereich von 3E17 bis 7E18 Atome/cm3 aufweisen. Der zweite Abschnitt 105b der Abschirmschicht 105 kann dazu dienen, die Schwellenspannung des Transistors zu steuern.
  • Bezug nehmend auf 3 wird eine Isolierschicht 103 in der ersten Halbleiterschicht 110, der Abschirmschicht 105 und dem Substrat 100 gebildet.
  • Die Isolierschicht 103 hat in einer Ausführungsform herausragende Isoliereigenschaften und eine kleine Besetzungsfläche bzw. einen kleinen Besetzungsbereich und kann demnach gebildet werden, so dass sie eine Shallow-Trench-Isolier(SDI = Shallow Trench Isolation)-Struktur hat.
  • Die Isolierschicht 103 kann beispielsweise eines von Siliziumoxid, Siliziumoxynitrid, Siliziumnitrid oder einer Kombination davon aufweisen.
  • Dann wird eine erste Gate-Struktur 120 auf der ersten Halbleiterschicht 110 gebildet. Die erste Gate-Struktur 120 weist eine erste isolierende Gate-Schicht 122 und eine erste Gate-Elektrode 124 auf. In einer Ausführungsform werden die erste isolierende Gate-Schicht 122 und die erste Gate-Elektrode 124 nacheinanderfolgend bzw. sequentiell auf der ersten Halbleiterschicht 110 gebildet.
  • Die erste isolierende Gate-Schicht 122 kann beispielsweise eine Siliziumoxidschicht, eine SiON-Schicht, eine GexOyNz-Schicht, eine GexSiyOz-Schicht, eine dielektrische High-K-Schicht, eine Kombination davon oder eine geschichtete bzw. gestapelte Schicht sein, in welcher die oben beschriebenen Schichten sequentiell bzw. nacheinanderfolgend geschichtet sind. Die dielektrische High-K-Schicht kann aufweisen, ist jedoch nicht beschränkt auf wenigstens eines von Hafniumoxid, Hafniumsiliziumoxid, Lanthanoxid, Lanthanaluminiumoxid, Zirkonoxid, Zirkonsiliziumoxid, Tantaloxid, Titanoxid, Bariumstrontiumtitanoxid, Bariumtitanoxid, Strontiumtitanoxid, Yttriumoxid, Aluminiumoxid, Bleiskandiumtantaloxid und Bleizinkniobat. Die erste isolierende Gate-Schicht 122 kann gebildet werden unter Verwendung beispielsweise einer Wärmebehandlung, einer chemischen Materialverarbeitung, einer Atomlagen-Abscheidung (ALD = Atom Layer Deposition) oder einer chemischen Gasphasenabscheidung (CVD = Chemical Vapor Deposition). Wenn die erste isolierende Gate-Schicht 122 High-K-Dielektrika aufweist, kann eine Sperrschicht (nicht gezeigt) weiterhin zwischen der ersten isolierenden Gate-Schicht 122 und der ersten Gate-Elektrode 124 gebildet werden. Die Sperrschicht kann beispielsweise wenigstens eines von Titannitrid (TiN), Tantalnitrid (TaN) und eine Kombination davon aufweisen.
  • Die erste Gate-Elektrode 124 kann beispielsweise aus Silizium gefertigt sein und besonders kann sie eines von Polysilizium (Poly-Si), amorphem Silizium (A-Si), Titan (Ti), Titannitrid (TiN), Tantalnitrid (TaN), Aluminium (Al) und eine Kombination davon aufweisen. Das Polysilizium kann beispielsweise unter Verwendung einer chemischen Gasphasenabscheidung gebildet werden, und das amorphe Silizium kann beispielsweise unter Verwendung von Sputtern, einer chemischen Gasphasenabscheidung oder einer Plasma-Abscheidung gebildet werden, ist jedoch nicht darauf beschränkt.
  • Obwohl in 3 nicht veranschaulicht, kann eine Gate-Hartmaske weiterhin auf der ersten Gate-Elektrode 124 gebildet werden. Die Gate-Hartmaske kann beispielsweise eine Nitrid-Schicht, eine Oxid-Schicht oder eine Kombination davon aufweisen. Die Gate-Hartmaske kann beispielsweise unter Verwendung einer chemischen Gasphasenabscheidung gebildet werden.
  • Die Breite der ersten Gate-Struktur 120 in der Richtung, welche sich zwischen den zwei abgebildeten Isolierschichten erstreckt, ist als Lg gezeigt, und die Dicke beispielsweise in einer vertikalen Richtung der ersten Halbleiterschicht 110, welche auf einem unteren Abschnitt der ersten Gate-Struktur 120 gebildet ist, ist als t gezeigt. Bei dem Verfahren zum Herstellen einer Halbleitervorrichtung gemäß bestimmten Ausführungsformen kann die Dicke t der ersten Halbleiterschicht 110 einen Wert im Bereich von ungefähr 0,25 Lg bis ungefähr 0,5 Lg haben.
  • Bezug nehmend auf 4 wird ein erster Source-/Drain-Ausdehnungsbereich bzw. Source-/Drain-Expansionsbereich 130 auf beiden Seiten der ersten Gate-Struktur 120 gebildet. Der erste Source-/Drain-Ausdehnungsbereich 130 wird innerhalb der ersten Halbleiterschicht 110 gebildet. Der erste Source-/Drain-Ausdehnungsbereich 130 kann hierin auch als eine erste Source-/Drain-Ausdehnungsschicht beschrieben werden (beispielsweise innerhalb der ersten Halbleiterschicht 110).
  • Beispielsweise kann auf der ersten Halbleiterschicht 110, auf welcher die erste Gate-Struktur 120 gebildet wird, eine Liner-Schicht entlang der oberen Oberfläche der ersten Halbleiterschicht 110 und der ersten Gate-Struktur 120 gebildet werden.
  • Dann kann eine Störstelle in die Halbleiterschicht 110, auf welcher die Liner-Schicht gebildet ist, unter Verwendung der ersten Gate-Struktur 120 als einer Maske dotiert werden. Dadurch wird der erste Source-/Drain-Ausdehnungsbereich 130 an beiden Seiten der ersten Gate-Struktur 120 gebildet. Der erste Source-/Drain-Ausdehnungsbereich 130 kann beispielsweise unter Verwendung eines Implantationsvorganges gebildet werden. Dann kann die Liner-Schicht, welche wenigstens auf der oberen Oberfläche der ersten Halbleiterschicht 110 gebildet ist, entfernt werden.
  • In einer Ausführungsform ist die Störstelle, welche in dem ersten Source-/Drain-Ausdehnungsbereich 130 enthalten ist, eine Störstelle vom zweiten Typ, welche unterschiedlich ist von der Störstelle vom ersten Typ, welche in der Abschirmschicht 105 enthalten ist. In einer Ausführungsform weist, wenn der Transistor, welcher auf dem Substrat 100 gebildet wird, ein pFET ist, die Abschirmschicht 105 eine Störstelle vom n-Typ auf, und der erste Source-/Drain-Ausdehnungsbereich 130 weist eine Störstelle vom p-Typ auf. Im Gegensatz dazu weist, wenn der Transistor ein nFET ist, die Abschirmschicht 105 eine Störstelle vom p-Typ auf, und der erste Source-/Drain-Ausdehnungsbereich 130 weist eine Störstelle vom n-Typ auf. Wenn die Störstelle vom zweiten Typ, welche in dem ersten Source-/Drain-Ausdehnungsbereich 130 enthalten ist, eine Störstelle vom p-Typ ist, kann die Störstelle vom p-Typ beispielweise Bor (B) sein, während, wenn die Störstelle vom zweiten Typ, welche in dem ersten Source-/Drain-Ausdehnungsbereich 130 enthalten ist, eine Störstelle vom n-Typ ist, die Störstelle vom n-Typ beispielsweise Phosphor (P), Arsenid bzw. Arsen (As) oder Antimon (Sb) sein kann.
  • Wie gezeigt, kann sich der Source-/Drain-Ausdehnungsbereich 130 von einer oberen Oberfläche der ersten Halbleiterschicht 110 in die erste Halbleiterschicht 110 zu einer bestimmten Tiefe hinein erstrecken. Ebenso kann, wie gezeigt ist, sich der Source-/Drain-Ausdehnungsbereich 130 von dem Isolierbereich 110 zu einem Rand der ersten Gate-Struktur 120 erstrecken. Ein Abschnitt des Source-/Drain-Ausdehnungsbereichs 130 kann unter dem Rand der ersten Gate-Struktur 120 gebildet werden.
  • Bezug nehmend auf 5 wird ein Gate-Abstandshalter 125 auf einer Seitenoberfläche der ersten Gate-Struktur 120 gebildet.
  • Der Gate-Abstandshalter 125 überlappt einen Teil des ersten Source-/Drain-Ausdehnungsbereichs 130. Beispielsweise ist, wie in 5 gezeigt ist, der erste Source-/Drain-Ausdehnungsbereich 130 auf einem unteren Abschnitt des Gate-Abstandshalters 125 positioniert. In einer Ausführungsform kontaktiert bzw. berührt eine Bodenoberfläche des Gate-Abstandshalters 125 eine obere Oberfläche des ersten Source-/Drain-Ausdehnungsbereichs 130.
  • Der Gate-Abstandshalter 125 kann beispielsweise eine Siliziumnitrid-Schicht, eine Siliziumoxynitrid-Schicht, eine Siliziumoxid-Schicht oder eine SiOCN-Schicht aufweisen. Der Gate-Abstandshalter 125 kann beispielsweise unter Verwendung einer chemischen Gasphasenabscheidung gebildet werden. Der Gate-Abstandshalter 125 ist veranschaulicht, so dass er als eine einzelne Schicht gebildet ist, er ist jedoch nicht darauf beschränkt. Der Gate-Abstandshalter 125 kann als eine Mehrfach-Schicht gebildet werden.
  • Dann wird ein erster amorpher Bereich 160, welcher hierin auch als eine erste amorphe Schicht 160 beschrieben wird, auf beiden Seiten der ersten Gate-Struktur 120 durch einen ersten Amorphisierungsprozess 10 gebildet. Der erste amorphe Bereich 160 wird innerhalb der ersten Halbleiterschicht 110 gebildet. Beispielsweise wird ein Teil der ersten Halbleiterschicht 110, welcher nicht durch die erste Gate-Struktur 120 und den Gate-Abstandshalter 125 bedeckt ist, amorphisiert.
  • Der erste Amorphisierungsprozess 10 kann beispielsweise ein PAI(Pre-Amorphisation Ion Implantation = Vor-Amorphisierungs-Ionen-Implantations)-Prozess sein. Der erste amorphe Bereich 160 kann unter Verwendung des PAI-Vorgangs gebildet werden. In dem ersten Amorphisierungsprozess 10 können die erste Gate-Struktur 120 und der Gate-Abstandshalter 125 als eine Maske verwendet werden.
  • Beispielsweise kann der erste amorphe Bereich 160 durch eine Implantation von Ge oder Si in die erste Halbleiterschicht 110 hinein gebildet werden, welche durch die erste Gate-Struktur 120 und den Gate-Abstandshalter 125 freigelegt ist. Nachdem Ge oder Si in die erste Halbleiterschicht 110 implantiert ist, kann eine laterale Diffusion auftreten. Demzufolge kann der erste amorphe Bereich 160 gebildet werden, so dass er sich bis zu und wenigstens teilweise unter den unteren Abschnitt des Gate-Abstandshalters 125 erstreckt. In einer Ausführungsform kontaktiert bzw. berührt eine Bodenoberfläche des Gate-Abstandshalters 125 eine obere Oberfläche des amorphen Bereichs 160.
  • Der erste amorphe Bereich 160 wird in dem ersten Source-/Drain-Ausdehnungsbereich 130 gebildet, welcher innerhalb der ersten Halbleiterschicht 110 gebildet ist. Als solches kann der erste Source-/Drain-Ausdehnungsbereich 130, welcher nicht durch den Gate-Abstandshalter 125 bedeckt ist, durch den ersten Amorphisierungsprozess 10 amorphisiert werden. Wie in 5 gezeigt ist, erstreckt sich in einer Ausführungsform der amorphe Bereich 160 von einer Oberfläche der ersten Halbleiterschicht 110 in die erste Halbleiterschicht 110 zu einer bestimmten Tiefe hinein.
  • Bei dem Verfahren zum Herstellen einer Halbleitervorrichtung gemäß einer beispielhaften Ausführungsform gelangt der erste amorphe Bereich 160, welcher innerhalb der ersten Halbleiterschicht 110 gebildet wird, nicht in Kontakt mit der unteren Abschirmschicht 105. Wie in 5 gezeigt ist, ist der erste amorphe Bereich 160 nicht direkt benachbart zu der unteren Abschirmschicht 105. Da die erste Halbleiterschicht 110 zwischen dem ersten amorphen Bereich 160 und der Abschirmschicht 105 positioniert ist, ist die Abschirmschicht 105 nicht durch den ersten Amorphisierungsprozess 10 betroffen.
  • In einer Ausführungsform wird die Tiefe, welche von der oberen Oberfläche der ersten Halbleiterschicht 110 zu dem untersten Abschnitt des ersten amorphen Bereichs 160 gemessen wird, kleiner als die Dicke der ersten Halbleiterschicht 110.
  • Weiterhin kann der erste amorphe Bereich 160 gebildet werden, so dass er tiefer ist als der erste Source-/Drain-Ausdehnungsbereich 130. Demnach kann die Tiefe, welche von der oberen Oberfläche der ersten Halbleiterschicht 110 zu dem untersten Abschnitt des ersten amorphen Bereichs 160 gemessen wird, größer sein als die Dicke des ersten Source-/Drain-Ausdehnungsbereichs 130. Die Grenzen der unterschiedlichen Bereiche können eher schrittweise bzw. graduell als binär sein. In solch einem Fall kann eine Grenze zwischen zwei Bereichen beispielsweise basierend auf einer Grenzwert-Dotierungskonzentration oder einem Betrag von Amorphismus bestimmt werden. Beispielsweise können Konzentrationen über einem Grenzwert als ein Teil eines Bereichs betrachtet werden, und Konzentrationen unterhalb eines Grenzwerts können als Nicht-Teil des Bereichs betrachtet werden. Der Grenzwertbereich (beispielsweise die Fläche bzw. der Bereich, in der/dem der Grenzwert auftritt) kann angenähert werden, so dass sie/er eine Linie oder Ebene innerhalb einer Struktur ist.
  • In einer Ausführungsform kann, wenn der PAI-Prozess durchgeführt wird, die Tiefe, in welcher der erste amorphe Bereich 160 gebildet wird, durch eine Anpassung der Ionen-Implantationsenergie angepasst werden.
  • Die Störstelle vom zweiten Typ, welche unterschiedlich von der Störstelle vom ersten Typ ist, welche in der Abschirmschicht 105 enthalten ist, kann in den ersten amorphen Bereich 160 dotiert werden. Dies ist der Fall, da der erste amorphe Bereich 160 der Source-/Drain-Bereich durch einen nachfolgenden Herstellungsprozess werden kann. Die Störstelle vom zweiten Typ, welche in den ersten amorphen Bereich 160 dotiert wird, kann dieselbe sein wie die Störstelle vom zweiten Typ, welche in dem ersten Source-/Drain-Ausdehnungsbereich 130 enthalten ist, sie ist jedoch nicht darauf beschränkt.
  • Die Dotierung der Störstelle vom zweiten Typ in den ersten amorphen Bereich 160 kann unter Verwendung beispielsweise eines Implantationsvorgangs durchgeführt werden.
  • Weiterhin kann das Dotieren der Störstelle vom zweiten Typ in den amorphen Bereich 160 durchgeführt werden, nachdem der erste Amorphisierungsprozess 10 durchgeführt ist, es ist jedoch nicht hierauf beschränkt.
  • Bezug nehmend auf 6 wird durch ein Durchführen einer ersten Wärmebehandlung 20 hinsichtlich des ersten amorphen Bereichs 160 der erste amorphe Bereich 160 rekristallisiert. Durch ein Durchführen der ersten Wärmebehandlung 20 hinsichtlich des ersten amorphen Bereichs 160 wird ein erster Rekristallisierungsbereich 140, hierin auch beschrieben als eine erste Rekristallisierungsschicht 140 auf beiden Seiten der ersten Gate-Struktur 120 gebildet.
  • Als ein Ergebnis kann durch ein Rekristallisieren des ersten amorphen Bereichs 160 durch die erste Wärmebehandlung 20 der erste Source-/Drain-Bereich 140 auf der ersten Gate-Struktur 120 und beiden Seiten des Gate-Abstandshalters 125 gebildet werden. Der erste Source-/Drain-Bereich 140 kann die Störstelle vom zweiten Typ aufweisen, welche in dem Source-/Drain-Ausdehnungsbereich 130 enthalten ist. Der erste Source-/Drain-Bereich 140 kann sich auf jeder Seite der Gate-Struktur 120 von der Isolierschicht 103 zu einem Rand des Gate-Abstandshalters 125 erstrecken. In einer Ausführungsform erstreckt er sich unter den Gate-Abstandshalter 125. Zusätzlich erstreckt sich in einer Ausführungsform der erste Source-/Drain-Bereich 140 nicht unterhalb der Gate-Struktur 120, der Source-/Drain-Ausdehnungsbereich 130 jedoch erstreckt sich unter die Gate-Struktur 120. Demnach kann eine Source-/Drain sowohl den Rekristallisierungsbereich 140 als auch den Abschnitt des Source-/Drain-Ausdehnungsbereichs 130 aufweisen, welcher dotiert wurde, jedoch nicht amorphisiert oder rekristallisiert wurde (beispielsweise den Abschnitt unter dem Gate-Abstandshalter 125 und die Gate-Struktur 120).
  • Da der erste Source-/Drain-Bereich 140 durch eine Rekristallisierung des ersten amorphen Bereichs 160 gebildet wird, gelangt der erste Source-/Drain-Bereich 140, welcher durch die erste Wärmebehandlung 20 gebildet wird, nicht in Kontakt mit der Abschirmschicht 105. Beispielsweise ist die erste Halbleiterschicht 110 zwischen dem ersten Source-/Drain-Bereich 140 und der Abschirmschicht 105 positioniert.
  • Der erste Rekristallisierungsbereich 140 kann gebildet werden unter Verwendung beispielsweise eines SPE(Solid Phase Epitaxy = Festkörperphasen-Epitaxie)-Vorgangs gebildet werden. Der SPE-Prozess kann einen Niedrigtemperatur-Ausheilungsprozess aufweisen. In dem SPE-Prozess kann durch ein Durchführen der ersten Wärmebehandlung 20 in einer Atmosphäre, welche beispielsweise N2, H2 und O2 aufweist, eine Festphasen-Kristallisation des ersten amorphen Bereichs 160, welcher mit der Störstelle vom zweiten Typ dotiert ist, durchgeführt werden.
  • Bei dem Prozess zum Herstellen einer Halbleitervorrichtung gemäß bestimmten offenbarten Ausführungsformen kann der erste Source-/Drain-Bereich 140, welcher durch die erste Wärmebehandlung 20 gebildet wird, einen Stapelfehler aufweisen. Der Stapelfehler 50, welcher in dem ersten Source-/Drain-Bereich 140 enthalten ist, ist auf der Abschirmschicht 105 positioniert. Der erste amorphe Bereich 160 wird auf der Abschirmschicht 105 gebildet, ohne mit der Abschirmschicht 105 in Kontakt zu gelangen, und der Stapelfehler 50 ist auf der Abschirmschicht 105 positioniert.
  • Bei dem Verfahren zum Herstellen einer Halbleitervorrichtung gemäß bestimmten beispielhaften Ausführungsformen kann die erste Wärmebehandlung 20 zum Bilden des ersten Rekristallisierungsbereichs 140 unter Verwendung einer SMT (Stress Memorization Technique = Belastungs- bzw. Verspannungs-Erinnerungs-Technik) durchgeführt werden.
  • Als ein Beispiel tendieren während des Rekristallisierungsvorgangs von SMT die Kristalle dazu, unter verschiedenen Raten in verschiedenen kristallographischen Richtungen zu wachsen, da der amorphe Bereich unter der Verspannung bzw. Belastung, welche darin durch die verspannungs- bzw. belastungsinduzierende Schicht induziert wird, rekristallisiert wird. Beispielsweise kann bei dem Rekristallisierungsprozess die Kristallwachstumsrate in einer <001>-Kristallographie-Richtung größer sein als in einer <110>-Kristallographie-Richtung. In diesem Fall kann ein Punkt, bei welchem ein Kristallwachstum abgeschnürt wird bzw. abreißt, in der Nähe einer (111)-Fläche bzw. -Facette auftreten, wodurch ein Stapelfehler erzeugt wird. Demnach kann in einer Ausführungsform ein Stapelfehler durch eine Verwendung von SMT auftreten.
  • Demzufolge kann der erste amorphe Bereich 160, welcher mit der Störstelle vom zweiten Typ dotiert ist, in einem Zustand rekristallisiert werden, in dem eine Gitterstruktur modifiziert wird, und demnach kann der erste Rekristallisierungsbereich 140, d. h. der erste Source-/Drain-Bereich 140, kontinuierlich eine Verspannung bzw. Belastung auf die Halbleiterschicht 110 ausüben, welche unterhalb der ersten Gate-Struktur 120 ist. Als ein Ergebnis erhöht, da der erste Rekristallisierungsbereich 140 kontinuierlich die Verspannung auf die erste Halbleiterschicht 110 ausübt, der erste Rekristallisierungsbereich 140 die Mobilität der Ladungsträger, und demnach kann die Leistungsfähigkeit der Halbleitervorrichtung verbessert werden.
  • Obwohl in 6 nicht veranschaulicht, kann eine Verspannungs-Induktionsschicht, welche die erste Gate-Struktur 120 und den ersten amorphen Bereich 160 bedeckt, weiterhin gebildet werden. Abhängig von den Schichteigenschaften der Verspannungs-Induktionsschicht können die Eigenschaften des ersten Rekristallisierungsbereichs 140, welcher durch die erste Wärmebehandlung 20 rekristallisiert wird, sich unterscheiden. Abhängig von den Schichteigenschaften der Verspannungs-Induktionsschicht kann der erste Rekristallisierungsbereich 140 Zugbelastung oder Druckbelastung auf die erste Halbleiterschicht 110 ausüben.
  • Hierin nachstehend werden Wirkungen von bestimmten offenbarten Ausführungsformen beschrieben werden, wenn der erste Rekristallisierungsbereich 140 durch die Bildung des ersten amorphen Bereichs 160, welcher nicht in Kontakt mit der Abschirmschicht 105 gelangt, rekristallisiert wird.
  • In Systemen gemäß dem Stand der Technik kann in dem Fall des Bildens eines ersten amorphen Bereichs durch ein Amorphisieren wenigstens eines Teils einer Abschirmschicht durch einen ersten Amorphisierungsprozess ein erster Rekristallisierungsbereich, welcher durch eine erste Wärmebehandlung gebildet wird, eine Störstelle vom ersten Typ aufweisen, welche in der Abschirmschicht enthalten ist. Besonders kann, während die erste Wärmebehandlung durchgeführt wird, die Störstelle vom ersten Typ, welcher in der Abschirmschicht enthalten ist, in den ersten amorphen Bereich diffundiert werden. Demzufolge wird die Störstelle vom ersten Typ, welche in der Abschirmschicht enthalten ist, verringert, und demnach ist die Abschirmschicht nicht in der Lage, die RDF (Random Dopant Fluctuation = Zufällige Dotierstofffluktuation) effektiv zu verhindern. Demzufolge wird die RDF der Störstelle vom zweiten Typ, welche in einem ersten Source-/Drain-Bereich enthalten ist, erhöht und demnach kann sich die Leistungsfähigkeit und Zuverlässigkeit der Halbleitervorrichtung verschlechtern.
  • Wenn der erste amorphe Bereich 160 jedoch nicht in Kontakt mit der Abschirmschicht 105 gelangt, wie in den beispielhaften Ausführungsformen oben gezeigt ist, kann die Diffusion der Störstelle vom ersten Typ, welche in der Abschirmschicht 105 enthalten ist, minimiert werden, obwohl der erste Rekristallisierungsbereich 140 durch die erste Wärmebehandlung 20 gebildet wird. Demzufolge arbeitet die Abschirmschicht 105, so dass sie die RDF der Störstelle, welche in dem ersten Source-/Drain-Bereich 140 enthalten ist, verringert, und demnach kann die Leistungsfähigkeit und Zuverlässigkeit der Halbleitervorrichtung verbessert werden.
  • Bezug nehmend auf 7 wird eine zweite Halbleiterschicht 150, welche über die obere Oberfläche der ersten Halbleiterschicht 110 hinaussteht, auf dem ersten Rekristallisierungsbereich 140, d. h. dem ersten Source-/Drain-Bereich 140 gebildet.
  • Die zweite Halbleiterschicht 150 kann beispielsweise unter Verwendung eines epitaktischen Wachstumsvorgangs gebildet werden. Beispielsweise kann die zweite Halbleiterschicht 150 eine epitaktische Schicht sein, welche auf der oberen Oberfläche des Rekristallisierungsbereichs 140 gebildet wird.
  • Weiterhin kann die zweite Halbleiterschicht 150 die Störstelle vom zweiten Typ aufweisen, welche in dem ersten Rekristallisierungsbereich 140 enthalten ist.
  • Bei dem Verfahren zum Herstellen einer Halbleitervorrichtung gemäß bestimmten beispielhaften Ausführungsformen kann, da der erste Rekristallisierungsbereich 140 aus Silizium gefertigt ist, die zweite Halbleiterschicht 150 eine epitaktische Siliziumschicht sein, sie ist jedoch nicht darauf beschränkt.
  • Bezug nehmend auf die 1 bis 3 und 7 bis 10 wird ein Verfahren zum Herstellen einer Halbleitervorrichtung gemäß einer zweiten beispielhaften Ausführungsform beschrieben werden. Eine Beschreibung wird um unterschiedliche Punkte zwischen dieser Ausführungsform und der oben beschriebenen Ausführungsform gegeben werden.
  • Die 8 bis 10 sind Ansichten von Zwischenschritten, welche ein Verfahren zum Herstellen einer Halbleitervorrichtung gemäß einer zweiten Ausführungsform erklären.
  • Bezug nehmend auf 8 wird ein zweiter amorpher Bereich 165 auf beiden Seiten der ersten Gate-Struktur 120 durch einen zweiten Amorphisierungsprozess 15 gebildet. Der zweite amorphe Bereich 165 wird innerhalb der ersten Halbleiterschicht 110 gebildet. Demnach wird ein Teil der ersten Halbleiterschicht 110, welcher nicht durch die erste Gate-Struktur 120 bedeckt ist, amorphisiert. Demnach kann in diesem Beispiel ein Amorphisierungsprozess vor der Bildung eines Gate-Abstandshalters auftreten. Zusätzlich kann der Amorphisierungsprozess vor einer Dotierung der ersten Halbleiterschicht 110 mit einer Störstelle vom zweiten Typ auftreten.
  • Der zweite Amorphisierungsprozess 15 kann beispielsweise ein PAI-Prozess sein. Bei dem zweiten Amorphisierungsprozess 15 kann die erste Gate-Struktur 120 als eine Maske verwendet werden. Der zweite amorphe Bereich 165, welcher durch den zweiten Amorphisierungsprozess 15 gebildet wird, kann gebildet werden, so dass er sich bis zu dem unteren Abschnitt der ersten Gate-Struktur 120 ausdehnt. In einer Ausführungsform erstreckt sich der amorphe Bereich 165 von der Isolierschicht 103 bis zu einem Rand der ersten Gate-Struktur 120. Der amorphe Bereich 165 kann sich auch über den Rand hinaus erstrecken, so dass er vertikal mit der ersten Gate-Struktur 120 überlappt. Demnach kontaktiert bzw. berührt in einer Ausführungsform eine obere Oberfläche des amorphen Bereichs 165 eine Bodenoberfläche der Gate-Struktur 120.
  • Bei dem Verfahren zum Herstellen einer Halbleitervorrichtung gemäß der Ausführungsform, welche in den 8 bis 10 gezeigt ist, gelangt der zweite amorphe Bereich 165, welcher innerhalb der ersten Halbleiterschicht 110 gebildet ist, nicht in Kontakt mit der unteren Abschirmschicht 105. Beispielsweise wird, da die erste Halbleiterschicht 110 zwischen dem zweiten amorphen Bereich 165 und der Abschirmschicht 105 positioniert ist, die Abschirmschicht 105 nicht durch den zweiten Amorphisierungsprozess 15 betroffen bzw. beeinflusst. In dieser Ausführungsform ist die Tiefe, welche von der oberen Oberfläche der ersten Halbleiterschicht 110 zu dem untersten Abschnitt des zweiten amorphen Bereichs 165 gemessen wird, kleiner als die Dicke der ersten Halbleiterschicht 110.
  • Der zweite amorphe Bereich 165 kann durch den nachfolgenden Herstellungsprozess ein Source-/Drain-Ausdehnungsbereich werden. Demzufolge kann die Tiefe, in welcher der zweite amorphe Bereich 165 gebildet wird, kleiner sein als die Tiefe, in welcher der erste amorphe Bereich 160, wie obenstehend unter Bezugnahme auf 5 beschrieben, gebildet wird.
  • Die Störstelle vom zweiten Typ, welche unterschiedlich ist von der Störstelle vom ersten Typ, welche in der Abschirmschicht 105 enthalten ist, kann in den zweiten amorphen Bereich 165 dotiert werden. Als ein Ergebnis kann der zweite amorphe Bereich 165 der Source-/Drain-Ausdehnungsbereich werden. In einer Ausführungsform weist, wenn der Transistor ein p-FET ist, die Störstelle vom zweiten Typ, welche in den zweiten amorphen Bereich 165 dotiert wird, eine Störstelle vom p-Typ auf, während, wenn der Transistor ein n-FET ist, die Störstelle vom zweiten Typ, welche in den zweiten amorphen Bereich 165 dotiert wird, die Störstelle vom n-Typ aufweist. Die Störstelle vom p-Typ kann beispielsweise Bor (B) sein, und die Störstelle vom n-Typ kann beispielsweise Phosphor (P), Arsen (As) oder Antimon (Sb) sein.
  • Das Dotieren der Störstelle vom zweiten Typ in den zweiten amorphen Bereich 165 kann unter Verwendung beispielsweise eines Implantationsvorgangs durchgeführt werden.
  • Bezug nehmend auf 9 wird durch ein Durchführen der zweiten Wärmebehandlung 25 hinsichtlich des zweiten amorphen Bereichs 165 der zweite amorphe Bereich 165 rekristallisiert. Durch ein Durchführen der zweiten Wärmebehandlung 25 hinsichtlich des zweiten amorphen Bereichs 165 wird ein zweiter Rekristallisierungsbereich 135 auf beiden Seiten der ersten Gate-Struktur 120 gebildet.
  • Durch ein Rekristallisieren des zweiten amorphen Bereichs 165 durch die zweite Wärmebehandlung 25 kann der zweite Source-/Drain-Ausdehnungsbereich 135 auf beiden Seiten der ersten Gate-Struktur 120 gebildet werden. Der zweite Source-/Drain-Ausdehnungsbereich 135 kann die Störstelle vom zweiten Typ aufweisen.
  • Da der zweite Source-/Drain-Ausdehnungsbereich 135 durch eine Rekristallisierung des zweiten amorphen Bereichs 165 gebildet wird, gelangt der zweite Source-/Drain-Ausdehnungsbereich 135, welcher durch die zweite Wärmebehandlung 25 gebildet wird, nicht in Kontakt mit der Abschirmschicht 105.
  • Der zweite Rekristallisierungsbereich 135 kann beispielsweise unter Verwendung des SPE-Vorgangs gebildet werden.
  • Bei dem Verfahren zum Herstellen einer Halbleitervorrichtung gemäß dieser Ausführungsform kann der zweite Source-/Drain-Ausdehnungsbereich 135, welcher durch die zweite Wärmebehandlung 25 gebildet wird, einen Stapelfehler 50 aufweisen. Der Stapelfehler 50, welcher in dem zweiten Source-/Drain-Ausdehnungsbereich 135 enthalten ist, ist auf der Abschirmschicht 105 positioniert.
  • Bei dem Verfahren zum Herstellen einer Halbleitervorrichtung gemäß der obigen Ausführungsform kann die zweite Wärmebehandlung 25 zum Bilden des zweiten Rekristallisierungsbereichs 135 unter Verwendung des SMT durchgeführt werden.
  • Bezug nehmend auf 10 wird ein Gate-Abstandshalter 125 an bzw. auf einer Seitenoberfläche der erste Gate-Struktur 120 gebildet.
  • Der Gate-Abstandshalter 125 überlappt einen Teil des zweiten Rekristallisierungsbereichs 135, welcher den Stapelfehler 50 aufweist. In einer Ausführungsform ist der zweite Source-/Drain-Ausdehnungsbereich 135, welcher den Stapelfehler 50 aufweist, an einem unteren Abschnitt des Gate-Abstandshalters 125 platziert.
  • Dann wird ein zweiter Source-/Drain-Bereich 145 auf beiden Seiten der ersten Gate-Struktur 120 gebildet. Besonders wird der zweite Source-/Drain-Bereich 145 auf einer Seitenoberfläche des Gate-Abstandshalters 125 gebildet.
  • Der zweite Source-/Drain-Bereich 145 kann innerhalb des zweiten Source-/Drain-Ausdehnungsbereichs 135 und der ersten Halbleiterschicht 110 gebildet werden. Demzufolge kann der zweite Source-/Drain-Bereich 145 einen Teil der ersten Halbleiterschicht 110 und einen Teil des zweiten Source-/Drain-Ausdehnungsbereichs 135 aufweisen. Der zweite Source-/Drain-Bereich 145, welcher innerhalb des zweiten Source-/Drain-Ausdehnungsbereichs 135 gebildet wird, kann den Stapelfehler 50 aufweisen.
  • Die unterste Oberfläche des zweiten Source-/Drain-Bereichs 145 ist näher zu der Abschirmschicht 105 als die unterste Oberfläche des zweiten Source-/Drain-Ausdehnungsbereichs 135. Der zweite Source-/Drain-Bereich 145 gelangt jedoch nicht in Kontakt mit der Abschirmschicht 105.
  • Der zweite Source-/Drain-Bereich 145 weist die Störstelle vom zweiten Typ auf, welche unterschiedlich von der Störstelle zum ersten Typ ist, welche in der Abschirmschicht 105 enthalten ist. Die Störstelle vom zweiten Typ, welche in dem zweiten Source-/Drain-Bereich 145 dotiert wird, kann dieselbe sein, wie die Störstelle vom zweiten Typ, welche in dem zweiten Rekristallisierungsbereich 135 enthalten ist, sie ist jedoch nicht darauf beschränkt.
  • Das Dotieren der Störstelle vom zweiten Typ in den zweiten Source-/Drain-Bereich 145 kann beispielsweise unter Verwendung eines Implantationsvorgangs durchgeführt werden.
  • Darm kann, unter Bezugnahme auf 7, eine zweite Halbleiterschicht 150, welche über die obere Oberfläche der ersten Halbleiterschicht 110 hinaussteht, auf dem zweiten Source-/Drain-Bereich 145 gebildet werden.
  • Bei dem Verfahren zum Herstellen einer Halbleitervorrichtung gemäß der Ausführungsformen der 8 bis 10 wird der zweite Source-/Drain-Bereich 145 durch ein Dotieren der Störstelle vom zweiten Typ gebildet, er ist jedoch nicht hierauf beschränkt.
  • Wie obenstehend unter Bezugnahme auf die 8 bis 10 beschrieben ist, wird der erste amorphe Bereich 165 in dem zweiten Source-/Drain-Ausdehnungsbereich 135 und der ersten Halbleiterschicht 110 durch den zweiten Amorphisierungsprozess 15 gebildet. Weiterhin wird die Störstelle vom zweiten Typ in den ersten amorphen Bereich 165 dotiert. Danach kann der zweiten Source-/Drain-Bereich 145 durch eine Rekristallisierung des ersten amorphen Bereichs 165, welcher mit der Störstelle vom zweiten Typ dotiert ist, durch die erste Wärmebehandlung 20 gebildet werden.
  • Demnach kann, nachdem der zweiten Source-/Drain-Ausdehnungsbereich 135 unter Verwendung der zweiten Amorphisierungsvorgangs 15 gebildet ist, der zweite Source-/Drain-Bereich 145 unter Verwendung der ersten Wärmebehandlung 20 gebildet werden.
  • Bezug nehmend auf die 1 bis 7 und 11 bis 13 wird ein Verfahren zum Herstellen einer Halbleitervorrichtung gemäß einer weiteren Ausführungsform beschrieben werden. Eine Beschreibung wird um die unterschiedlichen Punkte zwischen dieser Ausführungsform und den Ausführungsformen, wie sie obenstehend unter Bezugnahme auf die 1 bis 7 beschrieben sind, gegeben.
  • Die 11 bis 13 sind Ansichten von Zwischenschritten, welche ein Verfahren zum Herstellen einer Halbleitervorrichtung gemäß einer weiteren beispielhaften Ausführungsform erklären.
  • Bezug nehmend auf 11 wird eine isolierende Zwischenschicht 170, welche eine zweite Halbleiterschicht 150 und eine erste Gate-Struktur 120 bedeckt, auf einem Substrat 100 gebildet.
  • Die isolierende Zwischenschicht 170 kann beispielsweise wenigstens eine einer Low-K-Material-Schicht, einer Oxid-Schicht, einer Nitrid-Schicht und einer Oxynitrid-Schicht aufweisen. Das Low-K-Material kann beispielsweise FOX (Flowable Oxide = Fließfähiges Oxid), TOSZ (Tonen SilaZen), USG (Undotiertes bzw. Undoped Silica Glass), BSG (Borosilica Glass), PSG (PhosphoSilica Glass), BPSG (BoroPhosphoSilica Glass), PRTEOS (Plasma Enhanced Tetra Ethyl Ortho Silicate), FSG (Fluoride Silicate Glass), HDP (High Density Plasma = Plasma hoher Dichte), PEOX (Plasma Enhanced Oxide), FCVD (Flowable CVD = Fließfähiges CVD), oder eine Kombination davon sein, ist jedoch nicht hierauf beschränkt.
  • Dann wird durch eine Planarisierung der isolierenden Zwischenschicht 170 die erste Gate-Struktur 120 freigelegt. Beispielsweise kann durch einen Planarisierungsprozess die obere Oberfläche der ersten Gate-Struktur 120, beispielsweise eine erste Gate-Elektrode 124, freigelegt werden. Beispielsweise kann der Planarisierungsprozess ein CMP(Chemical Mechanical Polishing = Chemisch-mechanischer Polier)-Prozess sein.
  • Bezug nehmend auf 12 wird die erste Gate-Elektrode 124 entfernt. Nachdem die erste Gate-Elektrode 124 entfernt ist, wird ein Graben 175 durch eine Entfernung einer ersten isolierten Gate-Schicht 122 gebildet. Eine erste Halbleiterschicht 110 kann durch den Graben 175 freigelegt werden.
  • Als ein Ergebnis wird die isolierende Zwischenschicht 170, welche den Graben 175 aufweist, auf der ersten Halbleiterschicht 110 gebildet.
  • Bei dem Verfahren zum Herstellen einer Halbleitervorrichtung gemäß dieser Ausführungsform kann die erste Gate-Struktur 120 eine Dummy-Gate-Struktur sein.
  • Bezug nehmend auf 13 wird eine zweite isolierende Gate-Schicht 127 entlang einer Seitenoberfläche und einer Bodenoberfläche des Grabens 175 gebildet. Eine zweite Gate-Elektrode 129 wird gebildet, um den Graben 175 zu füllen, auf welchem die zweite isolierende Gate-Schicht 127 gebildet wird. Die zweite Gate-Elektrode 129 kann ein Metallersatz-Gate sein.
  • Durch ein Bilden der zweiten isolierenden Gate-Schicht 127 und der zweiten Gate-Elektrode 129 in dem Graben 175 wird eine zweite Gate-Struktur 128 auf der ersten Halbleiterschicht 110 gebildet.
  • Die zweite isolierende Gate-Schicht 127 kann beispielsweise eine dielektrische High-K-Schicht aufweisen. Die zweite isolierende Gate-Schicht 127 kann unter Verwendung einer chemischen Gasphasenabscheidung oder einer Atomlagen-Abscheidung (ALD = Atomic Layer Deposition) gebildet werden.
  • Die zweite Gate-Elektrode 129 kann beispielsweise wenigstens eines von TiN, TaN, TiC, TaC, W und Al aufweisen. Obwohl die zweite Gate-Elektrode 129 als eine einzelne Schicht veranschaulicht ist, kann es eine geschichtete bzw. gestapelte Schicht sein, in welcher zwei oder mehr Metallschichten gestapelt sind.
  • Die Ausführungsform, welche in den 11 bis 13 beschrieben ist, kann mit jeder der voranstehend beschriebenen Ausführungsformen kombiniert werden.
  • Der Begriff „Halbleitervorrichtung”, wenn er hier verwendet wird, kann sich auf einen Transistor wie beispielsweise in den 11 bis 13 beschrieben beziehen, kann sich jedoch auch beispielsweise auf eine integrierte Schaltung, einen Halbleiterchip, einen Stapel von Halbleiterchips, eine Chip-Stapel-Einhausung oder eine Package-on-Package-Vorrichtung beziehen.
  • 14 ist ein Blockschaltbild, welches ein Beispiel eines Bildsensors veranschaulicht, welcher eine Halbleitervorrichtung aufweist, welche durch ein Verfahren zum Herstellen einer Halbleitervorrichtung gemäß den vorliegenden offenbarten Ausführungsformen hergestellt ist, welcher beispielsweise auf ein Computer- bzw. Berechnungssystem angewandt wird.
  • Bezug nehmend auf 14 weist ein Computersystem bzw. Berechnungssystem 1000 einen Prozessor 1010, eine Speichervorrichtung 1020, eine Speichervorrichtung 1030, eine Eingabe-/Ausgabe(I/O = Input/Output)-Vorrichtung 1040, eine Leistungsversorgung 1050 und einen Bildsensor 1060 auf.
  • Der Bildsensor 1060 kann ein Bildsensor sein, welcher die Halbleitervorrichtung aufweist, welche gemäß einer beliebigen der Ausführungsformen, welche obenstehend beschrieben sind, hergestellt ist. Beispielsweise können ein oder mehrere Transistoren eines Bildsensors gebildet werden unter Verwendung eines oder mehrerer der Verfahren, welche obenstehend beschrieben sind. Obwohl in 14 nicht veranschaulicht, kann das Berechnungssystem 1000 weiterhin Ports bzw. Anschlüsse für eine Kommunikation mit einer Videokarte, einer Soundkarte, einer Speicherkarte, einer USB-Vorrichtung oder anderen elektronischen Vorrichtungen aufweisen.
  • Der Prozessor 1010 kann spezifische Berechnungen oder Aufgaben durchführen. Abhängig von diesen Ausführungsformen kann der Prozessor 1010 ein Mikroprozessor oder eine zentrale Verarbeitungseinheit (CPU = Central Processing Unit) sein.
  • Der Prozessor 1010 kann eine Kommunikation mit der Speichervorrichtung 1020, der Speichervorrichtung 1030 und der I/O-Vorrichtung 1040 über einen Adressbus, einen Steuerbus und einen Datenbus ausführen.
  • Abhängig von den Ausführungsformen kann der Prozessor 1010 mit einem Erweiterungsbus (extension bus) wie beispielsweise einem PCI(Peripheral Component Interconnect)-Bus verbunden sein. Die Speichervorrichtung 1020 kann Daten speichern, welche benötigt werden, um das Berechnungssystem 1000 zu betreiben.
  • Beispielsweise kann die Speichervorrichtung 1020 implementiert sein durch einen DRAM, einen mobilen DRAM, einen SRAM, einen PRAM, einen FRAM, einen RRAM und/oder einen MRAM. Die Speichervorrichtung 1030 kann ein SSD (Solid State Drive = Festkörperlaufwerk), ein HDD (Handdisk Drive = Festplatte) und ein CD-ROM aufweisen.
  • Die I/O-Vorrichtung 1040 kann Eingabemittel, beispielsweise eine Tastatur, ein Keypad und eine Maus und Ausgabemittel wie beispielsweise einen Drucker und eine Anzeige aufweisen. Die Leistungsversorgung 1050 stellt Betriebsspannungen, welche benötigt werden, um die elektronische Vorrichtung 1000 zu betreiben, zur Verfügung.
  • Der Bildsensor 1060 kann mit dem Prozessor 1010 über Busse oder andere Kommunikationsverbindungen verbunden sein und kommunizieren. Wie obenstehend beschrieben, kann der Bildsensor 1060 genaue Abbildungsdaten bzw. Bilddaten durch ein Kompensieren von Offsets hinsichtlich einer Referenzspannung erzeugen. Der Bildsensor 1060 kann in einen Chip zusammen mit dem Prozessor 1010 integriert sein oder kann in einen anderen Chip integriert sein.
  • Das Berechnungssystem 1000 kann als eines von vielen Berechnungssystemen, welches Bildsensoren verwendet, ausgelegt sein. Beispielsweise kann das Berechnungssystem 1000 eine Digitalkamera, ein mobiles Telefon, einen PDA (= Personal Digital Assistant = Persönlicher Digitaler Assistent), einen PMP (Portable Multimedia Player = Tragbarer Multimediaplayer), ein Smartphone und einen Tablet-PC aufweisen.
  • 15 ist ein Blockschaltbild eines elektronischen Systems, welches eine Halbleitervorrichtung aufweist, welche gemäß einigen beispielhaften Ausführungsformen hergestellt ist.
  • Bezug nehmend auf 15 kann ein elektronisches System 1000 gemäß bestimmten Ausführungsformen einen Controller bzw. eine Steuerung 1110, einen Eingabe-/Ausgabe(I/O = Input/Output = Eingabe-/Ausgabe)-Vorrichtung 1120, einen Speicher 1130, eine Schnittstelle 1140 und einen Bus 1150 aufweisen. Der Controller 1110, die I/O-Vorrichtung 1120, der Speicher 1130 und/oder die Schnittstelle 1140 können miteinander über den Bus 1150 gekoppelt sein. Der Bus 1150 entspricht Wegen, über welche Daten übertragen werden.
  • Der Controller 1110 kann wenigstens eines eines Mikroprozessors, eines digitalen Signalprozessors, eines Mikrocontrollers und Logikelementen, welche ähnliche Funktionen durchführen können, aufweisen. Die I/O-Vorrichtung 1120 kann ein Keypad, eine Tastatur und eine Anzeigevorrichtung aufweisen. Der Speicher 1130 kann Daten und/oder Befehle speichern. Die Schnittstelle 1140 kann fungieren, um die Daten zu einem Kommunikationsnetzwerk zu übertragen oder die Daten von dem Kommunikationsnetzwerk zu empfangen. Die Schnittstelle 1140 kann von einem verdrahteten oder drahtlosen Typ sein. Beispielsweise kann die Schnittstelle 1140 eine Antenne oder einen verdrahteten/drahtlosen Transceiver aufweisen. Obwohl nicht veranschaulicht, kann das elektronische System 1110 weiterhin einen Hochgeschwindigkeits-DRAM und/oder SRAM als einen Betriebsspeicher zum Verbessern des Betriebs des Controllers 1110 aufweisen. Die Halbleitervorrichtung gemäß den Ausführungsformen, welche obenstehend diskutiert sind, kann innerhalb des Speichers 1130 vorgesehen sein, oder sie kann als Teil des Controllers 1110 oder der I/O-Vorrichtung 1120 vorgesehen sein. Beispielsweise können ein oder mehrere Transistoren des Speichers 1130, des Controllers 1110 und/oder der I/O-Vorrichtung 1120 gemäß einem oder mehreren der Verfahren, welche obenstehend beschrieben sind, gebildet sein.
  • Das elektronische System 1100 kann auf einen PDA (Personal Digital Assistant = Persönlicher Digitaler Assistent), einen tragbaren Computer, ein Web-Tablet, ein drahtloses Telefon, ein Mobiltelefon, einen digitalen Musikabspieler, eine Speicherkarte oder andere elektronische Vorrichtungen angewandt werden, welche Informationen in drahtlosen Umgebungen übertragen und/oder empfangen können Die 16 und 17 sind beispielhafte Ansichten, welche ein Halbleitersystem veranschaulichen, auf welches eine Halbleitervorrichtung, welche gemäß einigen beispielhaften Ausführungsformen hergestellt ist, angewandt werden können. 16 veranschaulicht einen Tablet-PC und 17 veranschaulicht einen Notebook-PC. Wenigstens eine der Halbleitervorrichtungen, welche gemäß den Ausführungsformen, welche obenstehend beschrieben sind, hergestellt ist, kann in dem Tablet-PC oder dem Notebook-PC verwendet werden. Es sollte für Fachleute offensichtlich sein, dass die Halbleitervorrichtung, welche gemäß den offenbarten Ausführungsformen hergestellt ist, auch auf andere integrierte Schaltungsvorrichtungen angewandt werden kann, welche nicht beispielhaft erläutert worden sind.
  • Obwohl beispielhafte Ausführungsformen des vorliegenden erfinderischen Konzepts für veranschaulichende Zwecke beschrieben worden sind, werden Fachleute anerkennen, dass verschiedene Abwandlungen, Hinzufügungen und Ersetzungen möglich sind, ohne von dem Umfang und Gedanken des erfinderischen Konzepts, wie es in den beigefügten Ansprüchen offenbart ist, abzuweichen.
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
  • Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
  • Zitierte Patentliteratur
    • KR 10-2013-0129279 [0001]

Claims (20)

  1. Verfahren zum Vorsehen einer Halbleitervorrichtung, das Folgendes aufweist: ein Vorsehen eines Halbleitersubstrats (100); ein Vorsehen einer Abschirmschicht (105) auf dem Halbleitersubstrat (100), welches einen Abschnitt aufweist, welcher mit einer Störstelle von einem ersten Typ dotiert ist; ein Vorsehen einer undotierten Halbleiterschicht (110) auf der Abschirmschicht (105) derart, dass die Abschirmschicht (105) zwischen dem Halbleitersubstrat (100) und der undotierten Halbleiterschicht (110) liegt; ein Vorsehen einer Gate-Struktur (120) auf der Halbleiterschicht (110); ein Vorsehen eines Source-/Drain-Ausdehnungsbereichs (130) in der Halbleiterschicht (110), wobei der Source-/Drain-Ausdehnungsbereich (130) eine Störstelle von einem zweiten Typ unterschiedlich von dem ersten Typ hat und der Source-/Drain-Ausdehnungsbereich (130) sich von einer Oberfläche der Halbleiterschicht (110) zu einer ersten Tiefe innerhalb der Halbleiterschicht (110) erstreckt; und ein Vorsehen eines Source-/Drain-Bereichs (140) auf beiden Seiten der Gate-Struktur (120), wobei der Source-/Drain-Bereich (140) wenigstens einen Teil des Source-/Drain-Ausdehnungsbereichs (130) aufweist, wobei sich der Source-/Drain-Bereich (140) von der Oberfläche der Halbleiterschicht (110) zu einer zweiten Tiefe innerhalb der Halbleiterschicht (110) unterschiedlich von der ersten Tiefe erstreckt, wobei der Source-/Drain-Bereich (140) die Abschirmschicht (105) nicht berührt.
  2. Verfahren nach Anspruch 1, weiterhin aufweisend: ein Bilden eines amorphen Bereichs (160), um den Source-/Drain-Bereich (140) zu bilden; und ein Vorsehen des Source-/Drain-Bereichs (140) auf beiden Seiten der Gate-Struktur (120) durch ein Durchführen einer Wärmebehandlung des amorphen Bereichs (160), um einen Rekristallisierungsbereich zu bilden.
  3. Verfahren nach Anspruch 2, weiterhin aufweisend: ein Dotieren der Störstelle vom zweiten Typ in den amorphen Bereich (160) vor dem Durchführen der Wärmebehandlung des amorphen Bereichs (160), und ein Rekristallisieren des amorphen Bereichs (160), um den Source-/Drain-Bereich (140) zu bilden, wobei der Source-/Drain-Bereich (140) die Störstelle vom zweiten Typ aufweist.
  4. Verfahren nach Anspruch 1, wobei die zweite Tiefe größer ist als die erste Tiefe.
  5. Verfahren nach Anspruch 1, wobei der Abschnitt der Abschirmschicht (105) mit der Störstelle vom ersten Typ in dem Bereich von 7E18 bis 1E20 dotiert ist, die undotierte Halbleiterschicht (110) gebildet ist, so dass sie die Abschirmschicht (105) kontaktiert, und die Halbleiterschicht (110) die Störstelle vom ersten Typ in dem Bereich von 1E14 bis 3E17 aufweist.
  6. Verfahren zum Herstellen einer Halbleitervorrichtung, das Folgendes aufweist: ein Bilden einer Abschirmschicht (105) auf einem Substrat (100), wobei die Abschirmschicht (105) einen ersten Abschnitt aufweist, welcher mit einer Störstelle von einem ersten Typ in dem Bereich von 7E18 bis 1E20 dotiert ist; ein Bilden einer ersten undotierten Halbleiterschicht (110) auf der Abschirmschicht (105); ein Bilden einer Gate-Struktur (120) auf der ersten Halbleiterschicht (110); ein Bilden eines ersten amorphen Bereichs (160) auf beiden Seiten der Gate-Struktur (120) in der ersten Halbleiterschicht (110); und ein Rekristallisieren des ersten amorphen Bereichs (160) durch ein Durchführen einer ersten Wärmebehandlung des ersten amorphen Bereichs (160).
  7. Verfahren nach Anspruch 6, wobei der erste amorphe Bereich (160) unter Verwendung eines PAI(Pre-Amorpheous Ion Implantation = Vor-Amorphisierungs-Ionen-Implantations)-Prozesses gebildet wird.
  8. Verfahren nach Anspruch 6, wobei eine Tiefe, welche von einer oberen Oberfläche der ersten Halbleiterschicht (110) zu einem untersten Abschnitt des ersten amorphen Bereichs (160) gemessen wird, kleiner ist als eine Dicke der ersten Halbleiterschicht (110).
  9. Verfahren nach Anspruch 6, wobei die erste Halbleiterschicht (110) gebildet wird, so dass sie die Abschirmschicht (105) berührt, und die erste Halbleiterschicht (110) die Störstelle vom ersten Typ in dem Bereich von 1E14 bis 3E17 aufweist.
  10. Verfahren nach Anspruch 6, weiterhin aufweisend ein Dotieren einer Störstelle von einem zweiten Typ, welche unterschiedlich ist von der Störstelle vom ersten Typ in den ersten amorphen Bereich (160) vor dem Durchführen der ersten Wärmebehandlung des ersten amorphen Bereichs (160), wobei das Rekristallisieren des ersten amorphen Bereichs (160) ein Bilden eines Source-/Drain-Bereichs (140) aufweist, welcher die Störstelle vom zweiten Typ aufweist.
  11. Verfahren nach Anspruch 10, weiterhin aufweisend, nach dem Bilden des Source-/Drain-Bereichs (140), das Ausbilden einer zweiten Halbleiterschicht auf dem Source-/Drain-Bereich (140), welche über eine obere Oberfläche der ersten Halbleiterschicht (110) hinaussteht.
  12. Verfahren nach Anspruch 6, weiterhin aufweisend ein Dotieren einer Störstelle vom zweiten Typ, welche unterschiedlich ist von einer Störstelle vom ersten Typ in den ersten amorphen Bereich (160) vor dem Durchführen der ersten Wärmebehandlung des ersten amorphen Bereichs (160), wobei das Rekristallisieren des ersten amorphen Bereichs (160) ein Bilden eines Source-/Drain-Ausdehnungsbereichs (130) aufweist, welcher die Störstelle vom zweiten Typ aufweist.
  13. Verfahren nach Anspruch 12, weiterhin aufweisend ein Bilden eines Source-/Drain-Bereichs (140) in dem Source-/Drain-Ausdehnungsbereich (130).
  14. Verfahren nach Anspruch 12, wobei die erste Halbleiterschicht (110) zwischen dem Source-/Drain-Bereich (140) und dem Abschirmbereich positioniert ist.
  15. Verfahren nach Anspruch 6, wobei das Bilden der ersten Halbleiterschicht (110) ein Verwenden eines epitaktischen Prozesses aufweist.
  16. Verfahren nach Anspruch 6, weiterhin aufweisend ein Bilden einer isolierenden Zwischenschicht, welche die Gate-Struktur (120) bedeckt, auf der ersten Halbleiterschicht (110), nach dem Durchführen der ersten Wärmebehandlung, ein Freilegen der Gate-Struktur (120) durch eine Planarisierung der isolierenden Zwischenschicht, ein Bilden eines Grabens, welcher die erste Halbleiterschicht (110) in der isolierenden Zwischenschicht durch ein Entfernen der Gate-Struktur (120) freilegt, und ein Bilden eines Metallersatz-Gates, welches den Graben füllt.
  17. Verfahren zum Herstellen einer Halbleitervorrichtung, das Folgendes aufweist: ein Bilden einer Abschirmschicht (105) auf einem Substrat (100), wobei die Abschirmschicht (105) einen Abschnitt aufweist, welcher mit einer Störstelle von einem ersten Typ dotiert ist; ein Bilden einer undotierten Halbleiterschicht (110) auf der Abschirmschicht (105) unter Verwendung eines epitaktischen Prozesses; ein Bilden einer Gate-Struktur (120) auf der Halbleiterschicht (110); ein Bilden eines amorphen Bereichs (160), welcher mit der Abschirmschicht (105) nicht in Kontakt kommt, in der Halbleiterschicht (110) durch ein Durchführen eines PAI(Pre-Amorpheous Ion Implantation = Vor-Amorphisierungs-Ionen-Implantations)-Prozesses unter Verwendung der Gate-Struktur (120) als einer Maske; und ein Bilden eines Rekristallisierungsbereichs auf beiden Seiten der Gate-Struktur (120) durch ein Durchführen einer Wärmebehandlung des amorphen Bereichs (160).
  18. Verfahren nach Anspruch 17, weiterhin aufweisend ein Dotieren einer Störstelle von einem zweiten Typ, welche unterschiedlich ist von der Störstelle vom ersten Typ in den amorphen Bereich (160) vor dem Durchführen der Wärmebehandlung des amorphen Bereichs (160), wobei das Bilden des Rekristallisierungsbereichs ein Bilden eines Source-/Drain-Bereichs (140) aufweist, welcher die Störstelle vom zweiten Typ aufweist.
  19. Verfahren nach Anspruch 17, weiterhin aufweisend ein Dotieren einer Störstelle vom zweiten Typ, welche unterschiedlich ist von der Störstelle vom ersten Typ in den amorphen Bereich (160) vor dem Durchführen der Wärmebehandlung des amorphen Bereichs (160), wobei das Bilden des Rekristallisierungsbereichs ein Bilden eines Source-/Drain-Ausdehnungsbereiches (130) aufweist, welcher die Störstelle vom zweiten Typ aufweist.
  20. Verfahren nach Anspruch 19, weiterhin aufweisend ein Bilden eines Source-/Drain-Bereichs (140) in dem Source-/Drain-Ausdehnungsbereich (130).
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