CN101924027B - 金属栅极晶体管、集成电路以及其制造方法 - Google Patents

金属栅极晶体管、集成电路以及其制造方法 Download PDF

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Abstract

本发明提供一种金属栅极晶体管、集成电路、系统以及其制造方法，此方法包括：在基底上方的介电材料内形成开口，在开口内与基底上方形成栅极介电结构，在开口内与栅极介电结构上方形成功函数金属层，并且在功函数金属层上方形成硅化物结构。本发明的金属栅极晶体管可以在特征尺寸持续缩减的同时改善元件的效能。

Description

金属栅极晶体管、集成电路以及其制造方法
技术领域
本发明涉及半导体元件，特别涉及金属栅极晶体管、集成电路、系统以及其制造方法。
背景技术
半导体集成电路工业的发展已经快速地成长，在集成电路的材料与设计上的技术发展产生许多集成电路的世代，每个世代都比先前的世代具有更小且更复杂的电路，这些技术进展使得集成电路的制造及工艺的复杂度增加，并且可以理解的是，在集成电路的工艺与制造上，这些技术进展需要具有相似的发展。
在集成电路发展的演进上，随着几何尺寸(也即使用一工艺可以生产的最小元件或线)缩减的同时，机能密度(例如每一芯片面积的内连线元件数目)通常也在增加。这种尺寸缩减的工艺通常可增加生产效能并降低相关成本而提供好处，然而，尺寸缩减也会产生相对较高的功率耗损值，关于这点，可以利用低功率耗损元件，例如互补式金属氧化物半导体晶体管(CMOS)来对付。
在尺寸发展的趋势上，已经在CMOS元件的栅极电极与栅极介电层上使用各种材料，CMOS元件通常具有栅极氧化物及多晶硅栅极电极，在此希望将栅极氧化物及多晶硅栅极电极以高介电常数(high-k)的栅极介电层以及金属栅极电极取代，其随着特征尺寸持续缩减的同时，可改善元件的效能。
一般而言，形成金属栅极电极的技术可以划分为前栅极(gate first)工艺与后栅极(gate last)工艺。在前栅极工艺中，金属栅极电极是在晶体管的源极/漏极区形成之前形成。后栅极工艺则是在基底内形成源极/漏极区，在层间介电层(ILD)内形成伪栅极(dummy gate)，将伪栅极移除并在层间介电层内形成开口，然后在开口内填充金属栅极电极。前栅极工艺与后栅极工艺可用于形成金属栅极互补式金属氧化物半导体(CMOS)晶体管。
传统的金属栅极CMOS晶体管包含金属栅极P型金属氧化物半导体(PMOS)晶体管与金属栅极N型金属氧化物半导体(NMOS)晶体管，金属栅极NMOS与PMOS晶体管都具有n型与p型功函数材料，此外，金属栅极PMOS晶体管还包含n型功函数材料设置在p型功函数材料上。传统的CMOS晶体管使用铝(Al)作为电性传输用的导电材料。
铝可以扩散和/或穿透至晶体管的p型与n型功函数材料和/或沟道区中，为了避免铝扩散，在功函数材料与铝之间形成扩散阻挡结构，传统的扩散阻挡层由氮化钛(TiN)层与钛(Ti)层组成，传统的扩散阻挡层的厚度约为
Figure BSA00000170487000021
以避免铝扩散至晶体管的p型与n型功函数材料和/或沟道区中。
在传统的后栅极工艺中，伪栅极被移除而形成凹陷，以容纳金属栅极电极。功函数材料、扩散阻挡层以及铝依序地在凹陷内形成，功函数材料与扩散阻挡层会在凹陷的侧壁和凹陷的底部上形成，而在侧壁上形成的功函数材料与扩散阻挡层会降低用于填充铝的凹陷的开口宽度。如果工艺技术尺寸缩减，例如约25nm或小于25nm，则很难在狭窄的凹陷内填充铝。
另外，在PMOS晶体管中也使用p型功函数材料来降低铝的扩散，一般而言，p型功函数材料的厚度约为
Figure BSA00000170487000022
在凹陷侧壁上的厚p型功函数材料更降低了用于填充铝的凹陷的开口宽度，并且使得铝填充更困难。
因此，业界亟需金属栅极晶体管、集成电路、系统以及其制造方法，以克服上述问题。
发明内容
为克服上述现有技术的缺陷，本发明提供一种形成金属栅极晶体管的后栅极方法，包括：在基底上方的介电材料内形成开口，在开口内与基底上方形成栅极介电结构，在开口内与栅极介电结构上方形成功函数金属层，以及在功函数金属层上方形成硅化物结构。
本发明还提供一种晶体管，包括：栅极介电结构设置于基底之上，功函数金属层设置于栅极介电结构之上，此功函数金属层用于调整晶体管的栅极电极的功函数值，以及硅化物结构设置于功函数金属层之上，硅化物结构与栅极介电结构隔开，且硅化物结构不具有调整晶体管的栅极电极的功函数值的功能。
另外，本发明还提供一种集成电路，其包括N型晶体管以及P型晶体管，其中N型晶体管包括：第一栅极介电结构设置于基底之上，第一n型功函数金属层设置于第一栅极介电结构之上，第一n型功函数金属层的配置用于调整N型晶体管的栅极电极的功函数值，以及第一硅化物结构设置于第一n型功函数金属层之上，第一硅化物结构与第一栅极介电结构隔开，且第一硅化物结构不具有调整N型晶体管的栅极电极的功函数值的功能。P型晶体管包括：第二栅极介电结构设置于基底之上，p型功函数金属层设置于第二栅极介电结构之上，p型功函数金属层的配置用于调整P型晶体管的栅极电极的功函数值，以及第二硅化物结构设置于p型功函数金属层之上，第二硅化物结构与第二栅极介电结构隔开，且第二硅化物结构不具有调整P型晶体管的栅极电极的功函数值的功能。
本发明的金属栅极晶体管可以在特征尺寸持续缩减的同时改善元件的效能。
为了让本发明的上述目的、特征、及优点能更明显易懂，以下配合附图，作详细说明如下：
附图说明
图1显示包含P型晶体管与N型晶体管的示范性集成电路的剖面示意图。
图2A-图2L显示形成含有CMOS晶体管的集成电路的后栅极制造流程的剖面示意图。
图3显示含有示范性集成电路设置在基底板上的一系统。
其中，附图标记说明如下：
100、200、302～集成电路；100a、200a～N型晶体管；100b、200b～P型晶体管；101、201～基底；102、202～P型阱区；103、203～N型阱区；104、204～隔绝区；105a、105b、205a、205b～硅锗(SiGe)结构；106a、106b、206a、206b～n型源极/漏极区；107a、107b、207a、207b～p型源极/漏极区；108、208～介电层；208a～介电层的上表面；109a、109b、209a、209b～间隙壁；110a、110b、210a、210b～栅极介电结构；120、220a、220b～p型功函数金属层；130a、130b、230a、230b～n型功函数金属层；140a、140b、240a、240b～硅化物结构；211a、211b～伪栅极；212a、212b～开口；220～p型功函数材料；221a～介电材料；221b～光致抗蚀剂；230～n型功函数材料；235～硅材料；235a、235b～硅块；236a、236b～凹陷；237～金属材料；238～覆盖层；241a、241b～硅化物结构的上表面；250、260、280～移除工艺；270～热工艺；300～系统；301～基底板；305～凸块。
具体实施方式
可以理解的是，以下的揭示提供许多不同的实施例，作为实施本发明不同特征的例子，以下所述特定实施例的元件与配置用以简化本发明的揭示，因此仅列出一些例子，其并非用以限定本发明。此外，在此揭示的各实施例中可能出现许多重复的标号和/或代号，其用以简化说明或使描述更清楚，并不代表各实施例和/或各状态之间的关联。此外，在此所揭示的一个特征形成、连接和/或耦接至另一特征上，其可包含这些特征直接接触的实施例，也可包含额外的特征插入这些特征之间的实施例，使得这些特征不会直接接触。此外，与空间相关的描述词句，例如“较低”、“较高”、“水平”、“垂直”、“在上”、“在下”、“向上”、“向下”、“上”、“底部”等以及其衍生词，用于使得所揭示的特征相对于另一特征的位置关系较容易理解，这些与空间相关的描述词句可涵盖含有这些特征的元件的不同方位。
图1显示含有P型晶体管与N型晶体管的示范性集成电路的剖面示意图，在图1中，集成电路100可包含N型晶体管100a与P型晶体管100b设置于基底101上。在一些实施例中，集成电路100可包含CMOS晶体管、存储器阵列(memory array)、逻辑电路、数字电路、模拟电路、其他电路，和/或前述的组合。
基底101可包含元素半导体，其包含结晶、多晶质或非晶质结构的硅或锗；化合物半导体，其包含碳化硅(silicon carbide)、砷化镓(gallium arsenic)、磷化镓(gallium phosphide)、磷化铟(indium phosphide)、砷化铟(indium arsenide)以及锑化铟(indium antimonide)；合金半导体，其包含SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP以及GaInAsP；任何其他合适的材料，或前述的组合。在一实施例中，合金半导体基底可具有组成线性渐变(gradient)的SiGe特征，其中Si与Ge的组成在一个位置到另一位置，由一个比例变成另一比例。在另一实施例中，SiGe合金可以在硅基底之上形成。在另一实施例中，SiGe基底可以形变(strained)。此外，半导体基底可以是在绝缘层上的半导体，例如在绝缘层上的硅(silicon on insulator，简称SOI)，或者为薄膜晶体管(TFT)。在某些例子中，半导体基底可包含掺杂的外延层(doped epi layer)。在其他例子中，化合物半导体基底可具有多层结构，或者基底可包含多层化合物半导体结构。
参阅图1，集成电路100可包含P型阱区102与N型阱区103形成于基底101内，P型阱区102与N型阱区103可分别对N型晶体管100a与P型晶体管100b提供沟道区。
集成电路100可包含隔绝结构104设置于N型晶体管100a与P型晶体管100b之间，隔绝结构104可使N型晶体管100a与P型晶体管100b绝缘。在一些实施例中，隔绝结构104可以是浅沟槽隔绝(shallow trench isolation，简称STI)结构、区域硅氧化法(local oxidation of silicon，简称LOCOS)结构或其他的隔绝结构。
在一些实施例中，P型晶体管100b可包含硅锗(SiGe)结构105a与105b，分别邻接p型源极/漏极区107a与107b，p型源极/漏极区107a与107b可邻接P型晶体管100b的沟道区。N型晶体管100a可包含n型源极/漏极区106a与106b邻接N型晶体管100a的沟道区。
在一些实施例中，n型源极/漏极区106a与106b可具有掺杂物，例如砷(As)、磷(P)、其他第五族(group V)元素或前述的组合。p型源极/漏极区107a与107b可具有掺杂物，例如硼(B)或其他第三族(group III)元素。在其他实施例中，源极/漏极区可包含硅化物，以达到低电阻，硅化物的材料可包括例如NiSi、NiPtSi、NiPtGeSi、NiGeSi、YbSi、PtSi、IrSi、ErSi、CoSi、其他合适的材料，和/或前述的组合。用于产生硅化物的材料可使用物理气相沉积法(PVD)，例如溅镀及蒸镀；电镀；化学气相沉积法(CVD)，例如等离子体增强型化学气相沉积法(PECVD)、常压化学气相沉积法(APCVD)、低压化学气相沉积法(LPCVD)、高密度等离子体化学气相沉积法(HDPCVD)以及原子层沉积法(ALD)；其他合适的沉积工艺；和/或前述的组合进行沉积。于沉积工艺之后，可在升高的温度下利用沉积材料与掺杂区之间的反应继续进行金属硅化(salicidation)工艺，此升高温度的选择是基于特定的材料或其他材料而定，此步骤也可称为退火(annealing)，包括快速加热(RTP)退火，可经由一个步骤的RTP或多个步骤的RTP形成反应的硅化物。
再参阅图1，在基底101之上可设置至少一个介电层108，介电层108的材料可包含例如氧化物、氮化物、氮氧化物、低介电常数(low-k)介电材料、超低介电常数(ultra low-k)介电材料、极低介电常数(extreme low-k)介电材料、其他介电材料，和/或前述的组合。介电层108可借由例如CVD工艺、HDPCVD工艺、高深宽比(high aspect ratio；简称HARP)工艺、旋转涂布工艺、其他沉积工艺，和/或前述的组合形成。在一些实施例中，介电层108可称为层间介电层(ILD)。在其他实施例中，可在介电层108之下或之上形成额外的介电层(未绘出)。
在一些实施例中，可设置间隙壁109a与109b分别邻接N型晶体管100a与P型晶体管100b的栅极结构。间隙壁109a与109b的材料可包含例如氧化物、氮化物、氮氧化物，和/或其他介电材料。
N型晶体管100a可包含栅极介电结构110a设置于基底101之上，n型功函数金属层(n-type work function metallic layer)130a可设置在栅极介电结构110a之上，n型功函数金属层130a可调整N型晶体管100a的栅极电极的功函数值。硅化物结构140a可设置在n型功函数金属层130a之上，硅化物结构140a可以与栅极介电结构110a间隔开来，且大抵上不会调整N型晶体管100a的栅极电极的功函数值。在一些使用25nm技术的实施例中，硅化物结构140a可借由约
Figure BSA00000170487000061
或更大的距离与栅极介电结构110a间隔开来。
P型晶体管100b可包含栅极介电结构110b设置于基底101之上，p型功函数金属层120可设置在栅极介电结构110b之上，p型功函数金属层120可调整P型晶体管100b的栅极电极的功函数值。n型功函数金属层130b可设置在p型功函数金属层120之上，硅化物结构140b可设置在n型功函数金属层130b之上，硅化物结构140a可与栅极介电结构110b间隔开来，且大抵上不会调整P型晶体管100b的栅极电极的功函数值。在一些使用25nm技术的实施例中，硅化物结构140b可借由约
Figure BSA00000170487000062
或更大的距离与栅极介电结构110b间隔开来。
在一些实施例中，P型晶体管100b可不包含n型功函数金属层130b。在至少一个不具有n型功函数金属层130b的实施例中，P型晶体管100b可以只包含用于调整P型晶体管100b的栅极电极的功函数值的p型功函数金属层120。
再参阅图1，每个栅极介电结构110a与110b可以是单层或多层结构。在一些实施例中，每个栅极介电结构110a与110b可包含界面层(interfaciallayer)，例如氧化硅层与高介电常数介电层设置于界面层之上。在一些实施例中，高介电常数介电层可包含HfO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、其他适合的高介电常数介电材料，和/或前述的组合。高介电常数材料更可选自金属氧化物、金属氮化物、金属硅酸盐、过渡金属氧化物、过渡金属氮化物、过渡金属硅酸盐、金属氮氧化物、金属铝酸盐、硅酸锆、铝酸锆、二氧化硅、氮化硅、氮氧化硅、氧化锆、氧化钛、氧化铝、二氧化铪-氧化铝(HfO2-Al2O3)合金、其他合适的材料，和/或前述的组合。高介电常数介电层可由任何适合的工艺形成，例如ALD、CVD、PVD、遥控等离子体化学气相沉积法(RPCVD)、PECVD、金属有机化学气相沉积法(MOCVD)、溅镀、电镀、其他合适的工艺，和/或前述的组合。
p型功函数金属层120的材料可包含例如金属、金属碳化物、金属氮化物，或者可为晶体管提供所需的功函数的其他材料。在一些实施例中，p型功函数金属层120的材料可包含例如钌、钯、铂、钴、镍，或导电金属氧化物，例如氧化钌，可调节P型晶体管100b的栅极电极的功函数值的其他p型金属材料，或前述的组合。在一些其他实施例中，p型功函数金属层120可包含TiN。p型功函数金属层120可对P型晶体管100b的栅极电极提供约4.8eV或更高的功函数值。在一些实施例中，p型功函数金属层120的底部厚度a可约为
Figure BSA00000170487000071
或更大。在一些使用25nm技术的其他实施例中，p型功函数金属层120的底部厚度a可约为
Figure BSA00000170487000072
n型功函数金属层130a与130b的材料可包含例如金属、金属碳化物、金属氮化物，或者可为晶体管提供所需的功函数的其他材料。在一些实施例中，n型功函数金属层130a与130b的材料可包含例如铪、锆、钛、钽、铝、金属碳化物，可调节N型晶体管100a的栅极电极的功函数值的其他n型金属材料，或前述的组合。在一些其他实施例中，n型功函数金属层130a与130b可包含TiAl。n型功函数金属层130a可对N型晶体管100a提供约4.5eV或更低的功函数值。在一些实施例中，n型功函数金属层130a的底部厚度b可约为
再参阅图1，可配置硅化物结构140a与140b以提供电性传输，硅化物结构140a与140b可包含硅化物线、硅化物块、硅化物插塞，和/或其他形状的硅化物。在一些实施例中，大抵上每个硅化物结构140a与140b的全部都为硅化物材料。硅化物结构140a及140b可分别与栅极介电结构110a及110b间隔开来，N型晶体管100a与P型晶体管100b的功函数大抵上不会分别被硅化物结构140a及140b影响和/或调整。
在一些实施例中，硅化物结构140a与140b的材料可包括例如NiSi、NiPtSi、NiPtGeSi、NiGeSi、YbSi、PtSi、IrSi、ErSi、CoSi，其他合适的材料，和/或前述的组合。用于产生硅化物的材料可使用物理气相沉积法(PVD)，例如溅镀及蒸镀；电镀；化学气相沉积法(CVD)，例如等离子体增强型化学气相沉积法(PECVD)、常压化学气相沉积法(APCVD)、低压化学气相沉积法(LPCVD)、高密度等离子体化学气相沉积法(HDPCVD)以及原子层CVD(ALDCVD)；其他合适的沉积工艺；和/或前述的组合进行沉积。于沉积工艺之后，可继续在升高的温度下经由沉积材料与掺杂区之间的反应进行金属硅化，此升高温度的选择是基于特定的材料或其他材料而定。此步骤也可称为退火，包括快速加热(RTP)退火，可经由一个步骤的RTP或多个步骤的RTP形成反应的硅化物。
上述图1的结构仅作为示范用，在介电层108之上还可形成内连线结构(未绘出)作为电性连接，内连线结构可包含各种介电材料、导孔结构、金属线、单镶嵌结构、双镶嵌结构、保护层、其他需要的半导体结构，和/或前述的组合。
传统的金属栅极CMOS晶体管是使用铝作为电性传输的栅极电极块，铝可能会扩散至CMOS晶体管的p型功函数材料和/或沟道区中，因此传统的金属栅极CMOS晶体管会使用扩散阻挡层，例如TiN及Ti，以避免铝扩散和/或穿透至晶体管的p型功函数材料和/或沟道区中。
相较于传统的金属栅极CMOS晶体管，集成电路100使用硅化物结构140a与140b取代铝作为电性传输的金属块，由于不使用铝作为导电材料，大抵上可不考虑铝的扩散。集成电路100在功函数金属层130a及130b与硅化物结构140a及140b之间可不包含扩散阻挡层，例如Ti和/或TiN。
图2A-图2L显示形成后栅极CMOS晶体管的示范性制造流程的剖面示意图，在图2A-图2L中与图1相同的项目以相同的标号增加了100标示。
参阅图2A，伪栅极211a与211b可分别在栅极介电结构210a与210b之上形成，在一些实施例中，伪栅极211a与211b的材料可包含例如硅、多晶硅、非晶硅，以及相对于介电材料208及间隙壁209a与209b具有期望的蚀刻速率的其他材料，伪栅极211a与211b可借由沉积、微影图案化、蚀刻工艺，和/或前述的组合形成。沉积工艺可包含CVD、ALD、其他合适的方法，和/或前述的组合。微影图案化工艺可包含光致抗蚀剂涂布(例如旋转涂布)、软烤、光掩模对准、曝光、曝后烤、光致抗蚀剂显影、冲洗、干燥(例如硬烤)、其他合适的工艺，和/或前述的组合。微影曝光工艺也可以用其他合适的方法取代或执行，例如无光掩模微影技术(maskless photolithography)、电子束写入(electron-beam writing)、离子束写入(ion-beam writing)，和/或分子压印(molecular imprint)。蚀刻工艺可包含干蚀刻、湿蚀刻，和/或其他蚀刻方式(例如反应性离子蚀刻)。蚀刻工艺也可以是纯化学性(等离子体蚀刻)、纯物理性(离子铣削(ion milling))，和/或前述的组合。
在图2B中，伪栅极211a与211b(如图2A所示)大抵上可以被移除，以分别形成开口212a及212b。在一些实施例中，伪栅极211a与211b可借由例如湿蚀刻工艺、干蚀刻工艺、其他移除工艺，以及或前述的组合移除。在一些实施例中，栅极介电结构210a与210b可包含至少一层覆盖层(未绘出)设置于高介电常数介电材料之上，覆盖层大抵上可以保护高介电常数介电材料，避免被移除伪栅极211a与211b的工艺损害。在一些实施例中，覆盖层的材料可包含例如TiN、TaN、可抵抗移除工艺的其他合适的材料，和/或前述的组合。
参阅图2C，可在图2B的结构之上形成p型功函数材料220，p型功函数材料220可对P型晶体管200b的栅极电极提供所需的功函数值。p型功函数材料220可借由任何适合的工艺形成，例如ALD、CVD、PVD、RPCVD、PECVD、MOCVD、溅镀、电镀、其他合适的工艺，和/或前述的组合。
在图2D中，可形成介电材料221a，例如旋转涂布玻璃(spin-on glass，简称SOG)，覆盖P型晶体管200b的区域并填充开口212b(如图2C所示)。可定义光致抗蚀剂221b在介电材料221a之上，借由提供介电材料221a和/或光致抗蚀剂221b，将P型晶体管200b的p型功函数材料220图案化。介电材料221a和/或光致抗蚀剂221b可借由例如旋转涂布工艺、微影工艺，和/或蚀刻工艺定义。
在图2E中，p型功函数材料220没有被介电材料221a及光致抗蚀剂221b(如图2D所示)覆盖的部分可以被移除，定义出p型功函数金属层220a。在定义p型功函数金属层220a之后，可借由湿蚀刻工艺、干蚀刻工艺，和/或前述的组合移除介电材料221a及光致抗蚀剂221b，暴露出p型功函数金属层220a。
在图2F，可在图2E的结构之上形成n型功函数材料230，n型功函数材料230可对N型晶体管200a的栅极电极提供所需的功函数值。n型功函数材料230可借由任何适合的工艺形成，例如ALD、CVD、PVD、RPCVD、PECVD、MOCVD、溅镀、电镀、其他合适的工艺，和/或前述的组合。
在图2G，可在n型功函数材料230之上形成硅材料235，例如多晶硅或非晶硅，以填充开口212a与212b(如图2F所示)。硅材料235可借由CVD工艺形成，例如HDPCVD、原子层CVD(ALCVD)或类似的工艺。
在图2H，可使用移除工艺250移除一部分的硅材料235，使得硅块235a与235b的上表面(未标示)大抵上与介电材料208的上表面208a齐平。移除工艺250可包含化学机械研磨(CMP)工艺、干蚀刻工艺、湿蚀刻工艺，和/或前述的组合。
在图2I，可使用移除工艺260让硅块235a与235b的一部分凹陷，使得硅块235a与235b的上表面236a与236b低于介电材料208的上表面208a一预定距离。在一些实施例中，此预定距离，也即在上表面236a与208a之间的高度差，可约为硅块235a(如图2I所示)高度的一半。移除工艺260可包含例如干蚀刻工艺。
参阅图2J，可依序形成金属材料237及覆盖层238在硅块235a与235b及介电材料208之上。金属材料237可包括NiSi、NiPtSi、NiPtGeSi、NiGeSi、YbSi、PtSi、IrSi、ErSi、CoSi、其他合适的材料，和/或前述的组合。用于产生硅化物结构的金属材料237可借由物理气相沉积法(PVD)，例如溅镀及蒸镀；电镀；化学气相沉积法(CVD)，例如等离子体增强型化学气相沉积法(PECVD)、常压化学气相沉积法(APCVD)、低压化学气相沉积法(LPCVD)、高密度等离子体化学气相沉积法(HDPCVD)以及原子层化学气相沉积法(ALCVD)；其他合适的沉积工艺；和/或前述的组合沉积。覆盖层238的材料可包含例如TiN、TaN、其他合适的导电材料，和/或前述的组合。覆盖层238可借由CVD、PVD、ALD，和/或其他合适的工艺形成。
在图2K，可使用热工艺270让金属材料237与硅块235a及235b(如图2J所示)反应，形成硅化物结构240a与240b。在一些实施例中，热工艺270可使得大抵上全部的硅块235a及235b与金属材料237反应，形成硅化物结构240a与240b。热工艺270可在升高的温度下进行，此升高温度的选择是基于金属材料237而定。在一些实施例中，热工艺270可称为退火，包含快速加热(RTP)退火，可经由一个步骤的RTP或多个步骤的RTP形成反应的硅化物。
硅化物结构240a与240b可以是N型晶体管200a与P型晶体管200b的金属栅极的导电块，借此提供电性传输。由于硅块235a与235b的凹陷，硅化物结构240a与240b的上表面241a与241b大抵上与介电材料208的上表面208a齐平。金属材料237大抵上不会与介电材料208互相作用，因此硅化物不会在介电材料208与金属材料237之间形成。在一些实施例中，金属硅化工艺包含与图2H-图2K结合的上述工艺，其可以称为选择性的金属硅化工艺。
参阅图2L，可使用移除工艺280移除覆盖层238及金属材料237未反应的部分。移除工艺280可包含湿蚀刻工艺、干蚀刻工艺、CMP工艺，和/或前述的组合。
上述与图2A-图2L结合的方法可形成硅化物结构240a与240b作为电性传输，硅化物结构240a与240b大抵上不包含铝。上述与图2A-图2L结合的方法大抵上消除了铝扩散的顾虑，因此，此方法不包含形成扩散阻挡层以防止铝扩散的工艺。
由于可以省略形成扩散阻挡层的工艺，开口212a与212b(如图2F所示)可具有期望的宽度，以容纳硅材料235和/或金属材料237。此外，硅材料235具有所需的填充能力，以填充在开口212a与212b内。因此，上述图2A-图2L的晶体管之后栅极方法可以应用在25nm或更小尺寸的技术上。
由于铝扩散的顾虑大抵上可以降低，因此p型功函数金属层220b所需的底部厚度可约为
Figure BSA00000170487000121
或更少。在实施例中，p型功函数金属层220b所需的底部厚度可约为
Figure BSA00000170487000122
或更少。由于p型功函数金属层220b的厚度降低，开口212b(如图2F所示)可具有期望的宽度，以容纳硅材料235和/或金属材料237。
上述图2A-图2L的方法仅作为示范用，本领域普通技术人员当可修改方法的流程，以达成期望的金属栅极晶体管。例如，如果希望只使用光致抗蚀剂221b去定义p型功函数金属层220a，则可以省略形成并定义介电材料221a的工艺。
在一些其他实施例中，P型晶体管200b不包含n型功函数金属层230b。在不具有n型功函数金属层230b的实施例中，额外的微影工艺、蚀刻工艺，和/或清洁工艺可以仅用于形成N型晶体管200a的n型功函数金属层230a。
在一些其他实施例中，可以选择性地执行使硅块235a与235b凹陷的移除工艺260。在省略移除工艺260的实施例中，硅化物结构240a与240b的上表面241a与241b可延伸至介电材料208的上表面208a之上。
图3显示含有示范性的集成电路设置在基底板上的系统的示意图。在图3中，系统300可包含印刷电路板(PCB)、印刷线路板和/或可以承载集成电路的其他载体。集成电路302可以与上述图1的集成电路100相似，并且集成电路302可以与基底板301电性耦接。在一些实施例中，集成电路302可经由凸块(bump)305与基底板301电性耦接。在一些其他实施例中，集成电路302可经由导线接合方式与基底板301电性耦接。系统300可以是电子系统的一部分，例如计算机、无线通信装置、计算机周边设备、娱乐设备或类似的装置。
在一些实施例中，包含集成电路302的系统300可在一个集成电路内提供整个系统，其称为系统芯片(system on a chip；简称SOC)或系统集成电路(system on integrated circuit；简称SOIC)元件。这些SOC元件可在单一集成电路中提供例如在手机、个人数字助理(PDA)、数字卡式录放影机(VCR)、数字摄影机、数字相机、MP3播放器或类似的设备上执行所需的全部电路。
虽然本发明已揭示优选实施例如上，然而其并非用以限定本发明，本领域普通技术人员当可了解，在不脱离本发明的精神和范围内，当可做些许更动与润饰。例如上述各种阻挡结构以及伪多晶硅结构可在不同的实施例中实施，并且也可以互相结合使用。因此，本发明的保护范围当视随附的权利要求所界定的范围为准。

Claims (10)

1.一种形成金属栅极晶体管的后栅极方法，包括：
在一基底上方的一介电材料内形成一开口；
在该开口内与该基底上方形成一栅极介电结构；
在该开口内与该栅极介电结构上方形成一功函数金属层；以及
在该功函数金属层上方形成一硅化物结构。
2.如权利要求1所述的形成金属栅极晶体管的后栅极方法，其中形成该硅化物结构的步骤包括：
在该开口内形成一硅块；以及
以一金属材料对该硅块进行金属硅化，形成该硅化物结构。
3.如权利要求2所述的形成金属栅极晶体管的后栅极方法，其中以该金属材料对该硅块进行金属硅化的步骤包括以该金属材料对全部的该硅块进行金属硅化。
4.如权利要求2所述的形成金属栅极晶体管的后栅极方法，还包括将该硅块的一部分凹陷，使得该硅块金属硅化所形成的该硅化物结构具有一上表面，且该上表面与该介电材料的上表面齐平。
5.如权利要求4所述的形成金属栅极晶体管的后栅极方法，其中该凹陷的预定深度为该硅块高度的一半。
6.一种晶体管，包括：
一栅极介电结构，设置于一基底之上；
一功函数金属层，设置于该栅极介电结构之上，该功函数金属层用于调整该晶体管的一栅极电极的一功函数值；以及
一硅化物结构，设置于该功函数金属层之上，该硅化物结构与该栅极介电结构间隔开来，且该硅化物结构不调整该晶体管的该栅极电极的该功函数值，
其中，该栅极介电结构、该功函数金属层、和该硅化物结构均位于该基底上的介电材料内的开口中。
7.如权利要求6所述的晶体管，其中该硅化物结构与该栅极介电结构以大于或等于的距离隔开。
8.如权利要求6所述的晶体管，其中该栅极介电结构的上表面与该硅化物结构的上表面齐平，或该硅化物结构的上表面高于该栅极介电结构的上表面。
9.一种集成电路，包括：
一N型晶体管，包括：
一第一栅极介电结构，设置于一基底之上；
一第一n型功函数金属层，设置于该第一栅极介电结构之上，该第一n型功函数金属层用于调整该N型晶体管的一栅极电极的一功函数值；以及
一第一硅化物结构，设置于该第一n型功函数金属层之上，该第一硅化物结构与该第一栅极介电结构间隔开来，且该第一硅化物结构不调整该N型晶体管的该栅极电极的该功函数值；以及
一P型晶体管，包括：
一第二栅极介电结构，设置于该基底之上；
一p型功函数金属层，设置于该第二栅极介电结构之上，该p型功函数金属层用于调整该P型晶体管的一栅极电极的一功函数值；以及
一第二硅化物结构，设置于该p型功函数金属层之上，该第二硅化物结构与该第二栅极介电结构间隔开来，且该第二硅化物结构不调整该P型晶体管的该栅极电极的该功函数值，
其中，该第一栅极介电结构、该第一n型功函数金属层、和该第一硅化物结构均位于该基底上的介电材料内的第一开口中，
并且其中，该第二栅极介电结构、该p型功函数金属层、和该第二硅化物结构均位于该基底上的介电材料内的第二开口中。
10.如权利要求9所述的集成电路，其中该P型晶体管还包括一第二n型功函数金属层设置于该p型功函数金属层与该第二硅化物结构之间。
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