TWI419306B - 半導體裝置、互補式金氧半裝置及積體電路 - Google Patents

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Description

半導體裝置、互補式金氧半裝置及積體電路
本發明係有關於一種半導體裝置，特別是有關於金屬閘極電晶體、積體電路、系統及其製造方法。
半導體積體電路(integrated circuit,IC)工業歷經了快速的成長。IC材料與設計的技術進展造就了各個IC世代，每一世代的電路都比前世代來得更小更為複雜。然而，這些進展卻增加IC製造及加工的複雜度，而因應這些進展，IC製造及加工需要類似的演進。
在IC進展課題中，功能密度(即，單位晶片面積的內連裝置數量)普遍增加，而幾何尺寸(即，所使用的製程能形成的最小部件(或線))則下降。上述尺寸微縮製程因生產效率的增加及成本的降低而有所助益。而降低尺寸比例產生相對較高的功率消耗(power dissipation)值，其可藉由低功耗裝置的使用而獲得解決，例如互補式金氧半(complementary metal-oxide-semiconductor,CMOS)裝置。
在微型趨勢下，CMOS裝置中使用了各種材料作為閘極電極及閘極介電層。MOS裝置通常具有閘極氧化層及多晶矽閘極電極。而當特徵尺寸(feature size)持續下降時，這些裝置的製造希望能以高介電常數(high-k)材料取代閘極氧化層，且以金屬材料取代多晶矽閘極電極，以改善裝置效能。
在本發明一實施例中，提供了一種半導體裝置，包括：一第一金氧半結構及一第二金氧半結構。第一金氧半結構，包括：一第一閘極介電層，位於一基底上；一第一功函數金屬層，位於第一閘極介電層上；以及一第一矽化物，位於第一功函數金屬層上。第二金氧半結構，包括：一第二閘極介電層，位於基底上；一第二功函數金屬層，位於第二閘極介電層上；以及一第二矽化物，位於第二功函數金屬層上。其中，第一矽化物不同於第二矽化物。
在本發明另一實施例中，提供了一種互補式金氧半裝置，包括：一n型金氧半結構及一p型金氧半結構。n型金氧半結構，包括：一第一閘極介電結構，設置於一基底上；一第一功函數金屬層，設置於第一閘極介電結構上，第一功函數金屬層用以調整n型金氧半結構的一第一閘極電極的一第一功函數值；以及一第一矽化物結構，設置於第一功函數金屬層上，第一矽化物結構與第一閘極介電結構隔開，且沒有調整n型金氧半結構的第一閘極電極的第一功函數值。p型金氧半結構，包括：一第二閘極介電結構，設置於基底上；一第二功函數金屬層，設置於第二閘極介電結構上，第二功函數金屬層用以調整p型金氧半結構的一第二閘極電極的一第二功函數值；以及一第二矽化物結構，設置於第二功函數金屬層上，第二矽化物結構與第二閘極介電結構隔開，且沒有調整p型金氧半結構的第二閘極電極的第二功函數值。其中，第一矽化物結構不同於二矽化物結構。
在本發明又另一實施例中，提供了一種積體電路，包括：一n型電晶體及一p型電晶體。n型電晶體，包括：一第一閘極介電結構，設置於一基底上；一第一n型功函數金屬層，設置於第一閘極介電結構上，第一n型功函數金屬層用以調整n型電晶體的一閘極電極的一功函數值；以及一第一矽化物結構，設置於第一n型功函數金屬層上，第一矽化物結構具有金屬對矽的一第一組成比。p型電晶體，包括：一第二閘極介電結構，設置於基底上；一第二p型功函數金屬層，設置於第二閘極介電結構上，第二p型功函數金屬層用以調整p型電晶體的一閘極電極的一功函數值；以及一第二矽化物結構，設置於第二p型功函數金屬層上，第二矽化物結構具有金屬對矽的一第二組成比。其中，第一組成比大於第二組成比。
傳統上，形成金屬閘極電極可分為先閘極(gate-first)法與後閘極(gate-last)法。對於先閘極法來說，金屬閘極係於形成電晶體的源極/汲極區之前形成。而後閘極法則在基底內形成源極/汲極區且在內層介電(interlayer dielectric,ILD)層內形成犧牲閘極(dummy gate)。去除犧牲閘極，以在內層介電層內形成一開口。接著在開口內填入金屬閘極電極。先閘極法與後閘極法可用於形成金屬閘極CMOS電晶體。
習知金屬閘極CMOS電晶體包括一金屬閘極PMOS電晶體及一金屬閘極NMOS電晶體。金屬閘極NMOS電晶體及金屬閘極PMOS電晶體兩者具有n型及p型功函數材料。另外，金屬閘極NMOS電晶體包括一n型功函數材料設置於p型功函數材料上。CMOS電晶體使用鋁作為導電材料。
在此發現了鋁(Al)可擴散及/或穿透進入p型及n型功函數材料、高介電(high-k)材料、及/或電晶體的通道區。為了防止鋁的擴散，會在功函數材料與鋁之間形成擴散阻障結構。習知擴散阻障材料由氮化鈦(TiN)層、鈦(Ti)層及/或氮化鉭(TaN)層所組成。習知擴散阻障層的厚度可約在180，以防止鋁擴散進入p型及n型功函數材料及/或電晶體的通道區。
需注意的是習知後閘極法中去除了犧牲閘極，以形成製做金屬閘極電極的凹口。功函數材料、擴散阻障材料、及鋁依序地形成於凹口內。功函數材料及擴散阻障材料形成於凹口的側壁及底部。形成於側壁的功函數材料及擴散阻障材料縮減了用以填入鋁的凹口的開口寬度。若製程技術微縮至25nm或以下，則難以在狹窄的凹口內填入鋁。
另外，在此也發現了PMOS電晶體同樣使用p型功函數材料降低鋁的擴散。傳統上，p型功函數材料層的厚度約在150。位於凹口側壁上厚的p型功函數材料層進一步縮減了用以填入鋁的凹口的開口寬度而更加難以填入鋁。
有鑑於此，有必要尋求新的金屬閘極電晶體、積體電路、系統及其製造方法。
要瞭解的是本說明書以下的揭露內容提供許多不同的實施例或範例，以實施本發明的不同特徵。而本說明書以下的揭露內容是敘述各個構件及其排列方式的特定範例，以求簡化發明的說明。當然，這些特定的範例並非用以限定本發明。另外，本發明的說明中不同範例可能使用重複的參考符號及/或用字。這些重複符號或用字係為了簡化與清晰的目的，並非用以限定各個實施例及/或所述外觀結構之間的關係。再者，本說明書以下的揭露內容敘述了將一特徵形成於另一特徵之上、連接至及或耦接至另一特徵，即表示其包含了所形成的上述特徵是直接接觸的實施例，亦包含了尚可將額外的特徵形成於這些特徵之間而使這些特徵並未直接接觸的實施例。另外，在空間上的相關用語，例如”下”、”上”、”水平”、”垂直”、”上方”、”下方”、”向上”、”向下”、”頂部”、”底部”等等及其派生詞(例如，”水平地”、”向下地”、”向上地”等等)係用以容易表達出本說明書中的特徵與額外特徵的關係。這些空間上的相關用語涵蓋了具有特些特徵的裝置的不同方位。
第1圖係繪示出具有p型電晶體與n型電晶體的積體電路剖面示意圖。請參照第1圖，積體電路100可包括設置於一基底101上的一n型電晶體(NMOS)100a及一p型電晶體(PMOS)100b，。在一些實施例中，積體電路100可包括一CMOS電晶體、一記憶體陣列、一邏輯電路、一數位電路、一類比電路、其他電路及/或其組合。
基底101可包括一元素半導體，其包含結晶矽或鍺、多晶矽、或一非晶矽結構；一化合物半導體，其包含碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦及銻化銦；一合金半導體，其包含SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP及GaInAsP；任何適當材料及/或其組合。在一實施例中，合金半導體基底可具有漸變SiGe特徵，其中漸變SiGe特徵為Si及Ge的組成變化從漸變SiGe特徵位於一位置的一比率至位於另一位置的另一比率。在其他實施例中，合金SiGe形成於一矽基底上方。在另一實施例中，SiGe基底為受應變的基底。再者，半導體基底可為絕緣層上覆半導體(例如，絕緣層上覆矽(silicon on insulator,SOI))或是薄膜電晶體(thin film transistor,TFT)。在其他範例中，半導體基底可包含一摻雜的磊晶(epi)層或一埋入層。在其他範例中，化合物半導體基底可具有一多層結構或包含一多層化合物半導體結構。
請參照第1圖，積體電路100可包括形成於基底101內的一p型井區102及一n型井區103。p型井區102及n型井區103可用於分別提供n型電晶體100a及p型電晶體100b的通道區。
積體電路100可包括設置於n型電晶體100a與p型電晶體100b之間的隔離結構104。隔離結構104使n型電晶體100a與p型電晶體100b絕緣。在一些實施例中，隔離結構104可為淺溝槽隔離(shallow trench isolation,STI)結構、局部矽氧化(local oxidation of silicon,LOCOS)結構或其他隔離結構。
在一些實施例中，p型電晶體100b可包括鍺化矽(SiGe)結構105a及105b，其分別相鄰於p型源極/汲極區107a及107b。p型源極/汲極區107a及107b可相鄰於p型電晶體100b的通道區。n型電晶體100a可包括n型源極/汲極區106a及106b，其相鄰於n型電晶體100a的通道區。
在一些實施例中，n型源極/汲極區106a及106b可具有摻雜物，例如砷(As)、磷(P)、其他五族元素或其組合。p型源極/汲極區107a及107b可具有摻雜物，例如硼(B)或其他三族元素。在其他實施例中，源極/汲極區可包括降低電阻值的矽化物。矽化物可包括：如，矽化鎳(NiSi)、矽化鎳鉑(NiPtSi)、矽化鎳鉑鍺(NiPtGeSi)、矽化鎳鍺(NiGeSi)、矽化鐿(YbSi)、矽化鉑(PtSi)、矽化銥(IrSi)、矽化鉺(ErSi)、矽化鈷(CoSi)、其他適合的材料及/或其組合。用以製作矽化物的材料可透過沉積技術來形成，例如物理氣相沉積(PVD)(如，濺鍍或蒸鍍)、電鍍、化學氣相沉積(CVD)(如，電漿輔助化學氣相沉積(plasma ehanced CVD,PECVD)、常壓化學氣相沉積(atmospheric pressure CVD,APCVD)、低壓化學氣相沉積(low pressure CVD,LPCVD)、高密度電漿化學氣相沉積(high density plasma CVD,HDPCVD)、原子層化學氣相沉積(atomic layer CVD,ALCVD))、其他適當的沉積製程及/或其組合。在進行上述沉積之後，可進行矽化金屬沉積(salicidation)製程而使沉積的材料與摻雜區之間在高溫(elevated temperature)下發生反應，該溫度取決於材料。上述步驟也可稱為退火(annealing)，其包括快速熱製程(rapid thermal process,RTP)。發生反應的矽化物可透過單一步驟RTP或是多重步驟RTP而形成。
請再參照第1圖，至少一介電層108設置於基底101上。介電層108可包括：如，氧化物、氮化物、氮氧化物、低介電常數(low-k)材料、超低介電常數材料、極低介電常數材料、其他介電材料及/或其組合。介電層108可透過諸如CVD製程、HDPCVD製程、高縱深比填溝製程(high aspect ratio process,HARP)、旋塗(spin-coating)製程、其他適當的沉積製程及/或其組合。在一些實施例中，介電層108可稱為內層介電(interlayer dielectric,ILD)層。在其他實施例中，額外的介電層(未繪示)可形成於介電層108的下方或上方。
在一些實施例中，間隙壁109a及109b可分別相鄰於n型電晶體100a與p型電晶體100b。間隙壁109a及109b的材料可包括：如，氧化物、氮化物、氮氧化物及/或其他介電材料。
n型電晶體100a可包括設置於一基底101上的一閘極介電結構110a。一n型功函數金屬層130a可設置於閘極介電結構110a上。n型功函數金屬層130a係用以調整n型電晶體100a的閘極電極的功函數值。一矽化物結構140a可設置於n型功函數金屬層130a上。矽化物結構140a可與閘極介電結構110a隔開，且大體上不改變n型電晶體100a的閘極電極的功函數值。在一些使用25-nm技術的實施例中，矽化物結構140a與閘極介電結構110a隔開的距離可為30或以上。
p型電晶體100b可包括設置於基底101上的一閘極介電結構110b。一p型功函數金屬層120可設置於閘極介電結構110b上。p型功函數金屬層120係用以調整p型電晶體100b的閘極電極的功函數值。一n型功函數金屬層130b可設置於p型功函數金屬層120上。一矽化物結構140b可設置於n型功函數金屬層130b上。矽化物結構140b可與閘極介電結構110b隔開，且大體上不改變p型電晶體100b的閘極電極的功函數值。在一些使用25-nm技術的實施例中，矽化物結構140b與閘極介電結構110b隔開的距離可為30或以上。
請再參照第1圖，每一閘極介電結構110a及110b可為一單層結構或多層結構。在一些實施例中，每一閘極介電結構110a及110b可包括：一界面層(如，氧化矽層)及一高介電常數材料層設置於界面層上。在一些實施例中，高介電常數材料層可包括：氧化鉿(HfO2 )、氧化矽鉿(HfSiO)、氮氧化矽鉿(HfSiON)、氧化鉭鉿(HfTaO)、氧化鈦鉿(HfTiO)、氧化鋯鉿(HfZrO)、其他適當的高介電常數材料及/或其組合。高介電常數材料可進一步擇自於金屬氧化物、金屬氮化物、金屬矽酸鹽、過渡金屬氧化物、過渡金屬氮化物、過渡金屬矽酸鹽、金屬氮氧化物、金屬鋁酸鹽、鋯矽酸鹽、鋯鋁酸鹽、氧化矽、氮化矽、氮氧化矽、氧化鋯、氧化鈦、氧化鋁、氧化鉿-氧化鋁(HfO2 -Al2 O3 )合金、其他適當材料及/或其組合。高介電常數材料可透過適當製程而形成，如原子層沉積(atomic layer deposition,ALD)、化學氣相沉積(chemical vapor deposition,CVD)、物理氣相沉積(physical vapor deposition,PVD)、遙控電漿化學氣相沉積(remote plasma CVD,RPCVD)、PECVD、金屬有機化學氣相沉積(metal organic CVD,MOCVD)、濺鍍、電鍍、其他適當製程及/或其組合。
p型功函數金屬層120可包括：如，金屬、金屬碳化物、金屬氮化物、其他能夠提供電晶體所需功函數的材料。在一些實施例中，p型功函數金屬層120可包括：釕、鈀、鈷、鎳及導電的金屬氧化物(例如，氧化釕)、其他能夠調整p型電晶體100b的閘極電極的功函數值的p型金屬材料或其組合。在其他實施例中，p型功函數金屬層120可包括TiN。p型功函數金屬層120能夠提供p型電晶體100b的閘極電極的功函數值約為4.8 eV或以上。在一些實施例中，p型功函數金屬層120可具有約100或以上的一底部厚度”a”。在其他使用25-nm技術的實施例中，p型功函數金屬層120的底部厚度”a”約30。
n型功函數金屬層130a及130b可包括：如，金屬、金屬碳化物、金屬氮化物、其他能夠提供電晶體所需功函數的材料。在一些實施例中，n型功函數金屬層130a及130b可包括：鉿、鋯、鈦、鉭、鋁、金屬碳化物、其他能夠調整n型電晶體100a的閘極電極的功函數值的n型金屬材料或其組合。在其他實施例中，n型功函數金屬層130a及130b可包括TiAl。n型功函數金屬層130a及130b能夠提供n型電晶體100a的閘極電極的功函數值約為4.5 eV或以下。在一些實施例中，n型功函數金屬層130a可具有約30的一底部厚度”b”。
請再參照第1圖，矽化物結構140a及140b可用於電性傳輸。矽化物結構140a及140b可包括：矽化物線、矽化物塊材、矽化物插塞(plug)及/或其他矽化物型式。在一些實施例中，每一矽化物結構140a及140b實質上本體部分為矽化物材料。需注意的是矽化物結構140a及140b最好是分別與閘極介電結構110a及110b隔開。n型電晶體100a及p型電晶體100b的功函數實質上分別不受矽化物結構140a及140b影響及/或調整。
在一些實施例中，矽化物結構140a及140b可包括：如，矽化鎳(NiSi)、矽化鎳鉑(NiPtSi)、矽化鎳鉑鍺(NiPtGeSi)、矽化鎳鍺(NiGeSi)、矽化鐿(YbSi)、矽化鉑(PtSi)、矽化銥(IrSi)、矽化鉺(ErSi)、矽化鈷(CoSi)、矽化鈦(TiSi)、其他適合的材料及/或其組合。用以製作矽化物的材料可透過沉積技術來形成，例如PVD(如，濺鍍或蒸鍍)、電鍍、CVD(如，PECVD、APCVD、LPCVD、HDPCVD、ALCVD)、其他適當的沉積製程及/或其組合。在進行上述沉積之後，可進行矽化金屬沉積製程而使沉積的材料與摻雜區之間在高溫下發生反應，該溫度取決於材料。上述步驟也可稱為退火，其包括RTP。發生反應的矽化物可透過單一步驟RTP或是多重步驟RTP而形成。
矽化物結構140a及140b可分別在n型電晶體100a及p型電晶體100b的通道區內提供應變。矽化物結構140a的應力可不同於矽化物結構140b的應力，以分別在n型電晶體100a及p型電晶體100b的通道區內提供不同的應變。舉例來說，矽化物結構140a具有壓縮應力，而矽化物結構140b具有中性或拉伸應力。矽化物結構140a的材料可不同於矽化物結構140b的材料，以分別在n型電晶體100a及p型電晶體100b的通道區內提供不同的應變。在一實施例中，矽化物結構140a及140b可由不同的矽化物所構成，例如，矽化鈷與矽化鎳。在另一實施例中，矽化物結構140a及140b可由相同的矽化物不同的組成比(金屬對矽的比率)所構成，例如，Co2 Si/CoSi/CoSi2 或Ni2 Si/NiSi/NiSi2 。在一實施例中，在n型電晶體100a的通道區內施加一拉伸應變，而在p型電晶體100b的通道區內施加一中性應變。在另一實施例中，在n型電晶體100a的通道區內施加一拉伸應變，而在p型電晶體100b的通道區內施加一壓縮應變。
需注意的是第1圖的結構僅為示範說明。內連線結構(未繪示)可形成於介電層108上，用以作為電性連接。內連線結構可包括：各種介電材料、介層窗(via)結構、金屬線、單鑲嵌結構、雙鑲嵌結構、鈍化保護(passivation)層、其他所需的半導體結構及/或其組合。
需注意的是習知金屬閘極CMOS電晶體使用Al作為電性傳輸的閘極電極塊材。Al會擴散進入p型功函數材料、高介電常數材料及/或CMOS電晶體的通道區。習知金屬閘極CMOS電晶體使用擴散阻障層(例如，TiN、Ti及/或TaN)以防止Al擴散及/或穿透進入n型或p型功函數材料高介電常數材料及/或電晶體的通道區。
相較於習知金屬閘極CMOS電晶體，積體電路100使用矽化物結構140a及140b取代Al作為電性傳輸及/或應力源(stressor)的閘極電極塊材。透過不使用Al作為導電材料，可實質上排除Al擴散的問題。積體電路100的功函數金屬層130a與矽化物結構140a之間以及功函數金屬層130b與矽化物結構140b之間可不具有擴散阻障層，例如TiN、Ti及/或TaN。
矽化物結構140a及140b可分別在n型電晶體100a及p型電晶體100b的通道區內提供不同的應變。矽化物結構140a可在n型電晶體100a的通道區內形成拉伸應變，以增加n型電晶體100a的通道區內的電子遷移率。矽化物結構140b可在p型電晶體100b的通道區內形成壓縮或中性應變，以增加或至少實質上不降低p型電晶體100b的通道區內的電洞遷移率。
第2A至2L圖係繪示出一實施例之利用後閘極法形成具有CMOS電晶體的積體電路的流程剖面示意圖。第2A至2L圖中相同於第1圖的部件係以相同的標號再加上100來表示。
請參照第2A圖，犧牲閘極211a及211b可分別形成於閘極介電結構210a及210b上。犧牲閘極211a及211b的材料可包括：如，矽、多晶矽、非晶矽及相對於介電層208及間隙壁209a及209b具有所需蝕刻率的其他材料。犧牲閘極211a及211b可透過沉積製程、微影圖案化、蝕刻製程及/或其組合而形成。沉積製程可包括：CVD、ALD、其他適當方法及/或其組合。微影圖案化可包括：光阻塗佈(如，旋塗法)、軟烤、光罩對準、曝光、後曝烤、光組顯影、清洗、乾燥(如，硬烤)、其他適當製程及/或其組合。曝光製程可以其他適當的方法來實施或取代，如無光罩式(maskless)微影、電子束寫入、離子束寫入、分子拓印(molecular imprint)。蝕刻製程可包括：乾蝕刻、濕蝕刻及/或其他蝕刻方法(如，反應離子蝕刻(reactive ion etching,RIE))。蝕刻製程也可為純化學蝕刻(如，電漿蝕刻)、純物理蝕刻(如，離子研磨(ion milling))及/或其組合。
請參照第2B圖，犧牲閘極211a及211b(如第2A圖所示)可去除以分別形成開口212a及212b。可透過濕蝕刻、乾蝕刻、其他去除製程及/或其組合，以去除犧牲閘極211a及211b。在一些實施例中，開口212a及212b可包括至少一上蓋層(未繪示)設置於高介電常數材料層上。上蓋層能夠保護高介電常數材料層而不因去除犧牲閘極211a及211b所進行的製程而損害。在一些實施例中，上蓋層的材料包括：如，TiN、TaN、其它能阻止去除製程的適當材料及/或其組合。
請參照第2C圖，一保護層(未繪示)及一p型功函數層220可形成於第2B圖所示的結構上。保護層，例如TaN，可在後續定義p型功函數金屬層220a的製程保護下方的結構。p型功函數層220可提供p型電晶體200b的閘極電極所需的功函數值。保護層及p型功函數層220可透過任何適當的製程而形成，例如ALD、CVD、PVD、RPCVD、PECVD、MOCVD、濺鍍、電鍍、其他適當製程及/或其組合。
請參照第2D圖，可形成一介電材料221a，例如，旋塗玻璃(spin-on glass,SOG)，以覆蓋p型電晶體200b區域並填入開口212b(如第2C圖所示)。可在介電材料221a上定義形成一光阻221b。介電材料221a及/或光阻221b可用於圖案化p型電晶體200b上的p型功函數層220。可透過旋塗製程、微影製程及蝕刻製程來定義介電材料221a及光阻221b。
請參照第2E圖，可去除未被介電材料221a及光阻221b所覆蓋的部分p型功函數層220，以定義出p型功函數金屬層220a。在定義出p型功函數金屬層220a之後，可透過濕蝕刻、乾蝕刻及/或其組合，以去除介電材料221a及光阻221b而露出p型功函數金屬層220a。
請參照第2F圖，一n型功函數層230可形成於第2E圖所示的結構上。n型功函數層230可提供n型電晶體200a的閘極電極所需的功函數值。n型功函數層230可透過任何適當的製程而形成，例如ALD、CVD、PVD、RPCVD、PECVD、MOCVD、濺鍍、電鍍、其他適當製程及/或其組合。
請參照第2G，一矽層235，例如多晶矽或非晶矽，可形成於n型功函數層230上並填入開口212a及212b(如第2F圖所示)。係層235可透過CVD而形成，例如HDPCVD、ALCVD等等。
請參照第2H圖，進行的去除製程250可去除部分的矽層235，使矽塊材235a及235b的上表面(未標示)實質上切齊於介電層208的上表面208a。去除製程250包括：化學機械研磨(chemical-mechanical polishing,CMP)、乾蝕刻、濕蝕刻及/或其組合。
請參照第2I圖，進行的去除製程260可去除部分的矽塊材235a，使矽塊材235a的上表面236a低於介電層208的上表面208a一既定距離。矽塊材235b被一光阻圖案層236b所覆蓋，以防止在進行去除製程260期間被去除，使凹陷的矽塊材235a薄於矽塊材235b。凹陷的矽塊材235a的高度約為矽塊材235b高度的1/6至1/2。去除製程260可包括乾蝕刻。
請參照第2J圖，在去除光阻圖案層236b之後，一金屬層237及一上蓋層238可依序形成於凹陷的矽塊材235a、矽塊材235b及介電層208上。金屬層237的高度約為凹陷的矽塊材235a高度的1/2至2倍。金屬層237的材料可包括：如，鎳、鎳鉑、鎳鉑鍺、鎳鍺、鐿、鉑、銥、鉺、鈷、鈦、其他適合的材料及/或其組合。金屬層237係用以形成一矽化物結構，其可透過沉積而形成，如使用濺鍍、蒸鍍、電鍍、PECVD、APCVD、LPCVD、HDPCVD、ALCVD、其他適當的沉積製程及/或其組合。上蓋層238可包括：如，TiN、TaN、其他適當導電材料及/或其組合。上蓋層238可透過CVD、PVD、ALD及/或其他適當的製程而形成。
請參照第2K圖，進行一熱製程270，其能夠使金屬層237與凹陷的矽塊材235a及矽塊材235b發生反應而形成矽化物結構240a及240b。在一些實施例中，熱製程270可使矽塊材235a及矽塊材235b整體部分與金屬層237發生反應而形成矽化物結構240a及240b。熱製程270可在高溫下進行，而溫度擇取決於金屬層237的材料。在一些實施例中，熱製程270也稱作退火，其可包括RTP。可透過單一步驟RTP或多重步驟RTP來形成矽化物。
由於矽化物結構240a及240b的材料不同，因此可分別在n型電晶體200a及p型電晶體200b的通道區內提供不同的應變。在一實施例中，由於凹陷的矽塊材235a及矽塊材235b的高度不同，因此矽化物結構240a及240b內的金屬對矽的比率不同。在另一實施例中，由於使用不同的金屬來形成矽化物結構240a及240b，因此矽化物結構240a及240b內的金屬不同。由於凹陷的矽塊材235a的高度低於矽塊材235b的高度，因此矽化物結構240a中金屬對矽的組成比可高於矽化物結構240b的組成比。舉例來說，透過使用鎳來作為金屬層237，使矽化物結構240a及240b可分別為Ni2 Si及NiSi2 。Ni2 Si的初始體積大於由n型功函數金屬層230a所定義出的空間，使Ni2 Si具有壓縮應力而在n型電晶體200a的通道區內形成拉伸應變並且增加n型電晶體200a的通道區內的電子遷移率。NiSi2 的初始體積小於或相似於由p型功函數金屬層230b所定義出的空間，使NiSi2 具有拉伸或中性應力而在p型電晶體200b的通道區內形成壓縮或中性應變並且增加或實質上不降低p型電晶體200b的通道區內的電洞遷移率。
矽化物結構240a可包括：Ni2 Si、Co2 Si、NiSi、CoSi、Ti5 Si3 、TiSi或其組合。矽化物結構240b可包括：NiSi2 、NiSi、CoSi2 、CoSi、TiSi、TiSi2 或其組合。
由於矽化物結構240a的初始體積大於矽化物結構240b，因此上表面241a可高於上表面241b。需注意的是金屬層237實質上不與介電層208發生交互作用。矽化物不會形成於介電層208與金屬層237之間。在一些實施例中，包括第2H至2K圖所述的製程的矽化金屬沉積製程也可稱為選擇性矽化金屬沉積製程。
請參照第2L圖，進行一去除製程280，其可去除上蓋層238及金屬層237未反應的部分。去除製程280可包括濕蝕刻製程、乾蝕刻製程、CMP及/或其組合。
需注意的是第2A至2L圖所示的方法可形成作為電性傳輸的矽化物結構240a及240b。同樣需注意的是矽化物結構240a及240b可分別在n型電晶體200a及p型電晶體200b的通道區內提供不同的應變，以分別增加n型電晶體200a及p型電晶體200b的通道區內電子及電洞遷移率。
需注意的是第2A至2L圖所示的方法僅為範例說明。所屬技術領域中具有通常知識者可更動方法流程以獲得所需的金屬閘極電晶體。舉例來說，若要單獨使用光阻221b來定義p型功函數金屬層220a，可免去形成及定義介電材料221a的製程步驟。
在其他實施例中，p型電晶體200b不包含n型功函數金屬層230b。在一些實施例中，可使用額外的微影製程、蝕刻製程及/或清潔製程，而只在n型電晶體200a中形成n型功函數金屬層230a。
在其他實施例中，可免去用以形成凹陷的矽塊材235a的去除製程260。在一些實施例中，介電層208的上表面208a實質上切齊或高於矽化物結構240a及240b的上表面241a及241b。
第3圖係繪示出具有設置於基材板上的積體電路的系統剖面示意圖。請參照第3圖，一系統300可包括設置於一基材板(substrate board)301上的一積體電路302(未繪示)。基材板301可包括印刷電路板(printed circuit board,PCB)、印刷線路板(printed wiring board)及/或其它能夠承載積體電路的載板。積體電路302可相似於第1圖所示的積體電路100。積體電路302可電性耦接至基材板301。在一些實施例中，積體電路302可透過凸塊(bump)305而電性耦接至基材板301。在其他實施例中，積體電路302可透過打線(wire bonding)而電性耦接至基材板301。系統300可為電子系統(如，電腦、無線通訊裝置、電腦相關週邊、娛樂裝置等等)的一部分。
在一些實施例中，包括積體電路302的系統300可在單一IC上提供整個系統，因而稱為晶片系統(system on a chip,SOC)或是積體電路系統(system on integrated circuit,SOIC)裝置。這些SOC裝置可在單一積體電路中提供製造手機、個人數位助理(personal data assistant,PDA)、數位VCR、數位攝錄像機(camcorder)、數位相機、或MP3播放器等等所需的所有電路。
以上敘述許多實施例的特徵，使所屬技術領域中具有通常知識者能夠清楚理解以下的說明。所屬技術領域中具有通常知識者能夠理解其可利用本發明揭示內容作為基礎，以設計或更動其他製程及結構而完成相同於上述實施例的目的及/或達到相同於上述實施例的優點。所屬技術領域中具有通常知識者亦能夠理解不脫離本發明之精神和範圍的等效構造可在不脫離本發明之精神和範圍內作任意之更動、替代與潤飾。
100、200．．．積體電路
100a、200a．．．n型電晶體
100b、200b．．．p型電晶體
101、201．．．基底
102、202．．．p型井區
103、203．．．n型井區
104、204．．．隔離結構
105a、105b、205a、205b．．．鍺化矽結構
106a、106b、206a、206b．．．n型源極/汲極區
107a、107b、207a、207b．．．p型源極/汲極區
108、208．．．介電層
109a、109b、209a、209b．．．間隙壁
110a、110b、210a、210b．．．閘極介電結構
120、220a．．．p型功函數金屬層
130a、130b、230a、230b．．．n型功函數金屬層
140a、140b、240a、240b．．．矽化物結構
208a、236a、241a、241b．．．上表面
211a、211b．．．犧牲閘極
212a、212b．．．開口
220．．．p型功函數層
221a．．．介電材料
221b．．．光阻
230n．．．型功函數層
235．．．矽層
235a、235b．．．矽塊材
236b．．．光阻圖案層
237．．．金屬層
238．．．上蓋層
250、260、280．．．去除製程
270．．．熱製程
a、b．．．底部厚度
第1圖係繪示出一實施例之具有P型及N型電晶體的積體電路剖面示意圖。
第2A至2L圖係繪示出一實施例之利用後閘極法形成具有CMOS電晶體的積體電路的流程剖面示意圖。
第3圖係繪示出具有設置於基材板上的積體電路的系統剖面示意圖。
100．．．積體電路
100a．．．n型電晶體
100b．．．p型電晶體
101．．．基底
102．．．p型井區
103．．．n型井區
104．．．隔離結構
105a、105b．．．鍺化矽結構
106a、106b．．．n型源極/汲極區
107a、107b．．．p型源極/汲極區
108．．．介電層
109a、109b．．．間隙壁
110a、110b．．．閘極介電結構
120．．．p型功函數金屬層
130a、130b．．．n型功函數金屬層
140a、140b．．．矽化物結構
a、b．．．底部厚度

Claims (9)

  1. 一種半導體裝置，包括：一第一金氧半結構，包括：一第一閘極介電層，位於一基底上；一第一功函數金屬層，位於該第一閘極介電層上；以及一第一矽化物，位於該第一功函數金屬層上；以及一第二金氧半結構，包括：一第二閘極介電層，位於該基底上；一第二功函數金屬層，位於該第二閘極介電層上；以及一第二矽化物，位於該第二功函數金屬層上；其中該第一矽化物不同於該第二矽化物，該第一矽化物具有金屬對矽的一第一組成比，而該第二矽化物具有金屬對矽的一第二組成比，其中該第一組成比大於該第二組成比。
  2. 如申請專利範圍第1項所述之半導體裝置，其中該第一及該第二矽化物分別與該第一及該第二閘極介電層隔開，且不影響該第一及該第二金氧半結構的功函數值。
  3. 如申請專利範圍第1項所述之半導體裝置，其中該第一矽化物擇自於由Ni2 Si、Co2 Si、NiSi、CoSi、Ti5 Si3 、TiSi及其組合所組成的群族之一，且該第二矽化物擇自於由NiSi2 、NiSi、CoSi2 、CoSi、TiSi、TiSi2 及其組合所組成的群族之一。
  4. 如申請專利範圍第1項所述之半導體裝置，其中該 第一矽化物具有一壓縮應力，而該第二矽化物具有一拉伸應力或中性應力。
  5. 如申請專利範圍第1項所述之半導體裝置，更包括一介電材料圍繞該第一及該第二矽化物，其中該介電材料的上表面切齊於或高於該第一及該第二矽化物的上表面。
  6. 一種互補式金氧半裝置，包括：一n型金氧半結構，包括：一第一閘極介電結構，設置於一基底上；一第一功函數金屬層，設置於該第一閘極介電結構上，該第一功函數金屬層用以調整該n型金氧半結構的一第一閘極電極的一第一功函數值；以及一第一矽化物結構，設置於該第一功函數金屬層上，該第一矽化物結構與該第一閘極介電結構隔開，且沒有調整該n型金氧半結構的該第一閘極電極的該第一功函數值；以及一p型金氧半結構，包括：一第二閘極介電結構，設置於該基底上；一第二功函數金屬層，設置於該第二閘極介電結構上，該第二功函數金屬層用以調整該p型金氧半結構的一第二閘極電極的一第二功函數值；以及一第二矽化物結構，設置於該第二功函數金屬層上，該第二矽化物結構與該第二閘極介電結構隔開，且沒有調整該p型金氧半結構的該第二閘極電極的該第二功函數值，其中該第一矽化物結構不同於該第二矽化物 結構，其中該第一矽化物結構具有金屬對矽的一第一組成比，而該第二矽化物結構具有金屬對矽的一第二組成比，其中該第一組成比大於該第二組成比。
  7. 如申請專利範圍第6項所述之互補式金氧半裝置，其中該第一矽化物結構擇自於由Ni2 Si、Co2 Si、NiSi、CoSi、Ti5 Si3 、TiSi及其組合所組成的群族之一，且該第二矽化物擇自於由NiSi2 、NiSi、CoSi2 、CoSi、TiSi、TiSi2 、及其組合所組成的群族之一。
  8. 如申請專利範圍第6項所述之積體電路結構，更包括一介電材料圍繞該第一及該第二矽化物結構，其中該介電材料的上表面切齊或高於該第一及該第二矽化物結構的上表面。
  9. 一種積體電路，包括：一n型電晶體，包括：一第一閘極介電結構，設置於一基底上；一第一n型功函數金屬層，設置於該第一閘極介電結構上，該第一n型功函數金屬層用以調整該n型電晶體的一閘極電極的一功函數值；以及一第一矽化物結構，設置於該第一n型功函數金屬層上，該第一矽化物結構具有金屬對矽的一第一組成比；以及一p型電晶體，包括：一第二閘極介電結構，設置於該基底上；一第二p型功函數金屬層，設置於該第二閘極介電 結構上，該第二p型功函數金屬層用以調整該p型電晶體的一閘極電極的一功函數值；以及一第二矽化物結構，設置於該第二p型功函數金屬層上，該第二矽化物結構具有金屬對矽的一第二組成比，其中該第一組成比大於該第二組成比。
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