TWI512798B - 半導體結構及其製造方法 - Google Patents

Description

半導體結構及其製造方法

本發明是有關於一種半導體結構及其製造方法，且特別是有關於一種可改善金屬閘極電晶體之電性表現的半導體結構及其製造方法。

在半導體產業中，由於多晶矽材料具有抗熱性質，因此在製作傳統金屬氧化物半導體(MOS)電晶體時通常會使用多晶矽材料來作為電晶體的閘極電極，使其源極與汲極區域得以在高溫下一起進行退火。其次，由於多晶矽能夠阻擋以離子佈植所摻雜之原子進入通道區域，因此在閘極圖案化之後能容易地形成自行對準的源極與汲極區域。

然而，隨著半導體元件的尺寸持續微縮，傳統MOS電晶體的結構開始面臨到新的考驗。首先，與大多數金屬材料相比，多晶矽閘極是以較高電阻值的半導體材料所形成，因此多晶矽閘極所提供的操作速率會比金屬閘極為低。此外，多晶矽閘極容易產生空乏效應(depletion effect)。由於摻雜濃度上的限制，當多晶矽閘極受到偏壓時，缺乏載子，使靠近多晶矽閘極與閘極介電層的介面上就容易產生空乏區。此空乏效應除了會使等效的閘極介電層厚度增加，又同時造成閘極電容值下降，進而導致元件驅動能力衰退等困境。故目前便有新的閘極材料被研製生產，例如利用功函數(work function)金屬來取代傳統的多晶矽閘極。

其次，隨著半導體元件的尺寸持續微縮，傳統MOS電晶體的閘極介電層厚度也隨之漸薄。然而，微薄的二氧化矽層或 氮氧化矽層容易導致電子的穿遂效應(tunneling effect)，因而產生漏電流過大的物理限制。為了有效延展邏輯元件的世代演進，MOS電晶體的閘極介電層開始採用高介電常數(以下簡稱為High-K)材料，以降低物理極限厚度，並且在相同的等效氧化厚度(equivalent oxide thickness，以下簡稱為EOT)下，有效降低漏電流，並達成等效電容以控制通道開關等優點。

功函數金屬閘極一方面需要與N型金屬氧化物半導體(N-type metal oxide semiconductor,NMOS)電晶體搭配，另一方面則需與P型金屬氧化物半導體(P-type metal oxide semiconductor,PMOS)電晶體搭配，因此使得相關元件的整合技術以及製程控制更形複雜，且各材料的厚度與成分控制要求亦更形嚴苛。在這個嚴苛的製程環境下，如何製作良好之功函數金屬閘極，以提升MOS電晶體之運作效果，仍為現今一重要課題。

有鑑於此，本發明提出一種半導體結構及其製造方法，以提高金屬閘極電晶體的電性表現。

本發明提供一種半導體結構的製造方法，其係先提供基底，且基底上已形成有具有第一開口與第二開口的介電層，其中第一開口與第二開口是暴露出部分的基底，而第一開口兩側的基底中已分別形成有一個第一摻雜區，第二開口兩側的基底中則分別形成有一個第二摻雜區。而且，第一開口與第二開口底部已覆蓋有閘極介電層，其中閘極介電層包括依序形成在基底上的高介電常數材料層與阻障層。

接著，在第二開口內的閘極介電層上形成犧牲層，然後再 形成一層第一功函數金屬層覆蓋第一開口內的閘極介電層以及第二開口內的犧牲層。之後，移除第二開口內的第一功函數金屬層與犧牲層。

在本發明之一實施例中，在移除第二開口內的第一功函數金屬層與犧牲層之後，更包括在第二開口內之閘極介電層上形成第二功函數金屬層。

在本發明之一實施例中，更包括在形成介電層、閘極介電層、第一摻雜區以及第二摻雜區之前，先在基底中形成第一型摻雜井與第二型摻雜井。而且，上述之第一開口是位於第一型摻雜井上方，上述之第二開口是位於第二型摻雜井上方。另外，上述這些第一摻雜區係形成於該第一型摻雜井內，第二摻雜區則是形成於第二型摻雜井內。

在本發明之一實施例中，上述之第一型摻雜井為N型摻雜井，第二型摻雜井則為P型摻雜井。

在本發明之一實施例中，上述之介電層包括多個間隙壁，位於上述第一開口與第二開口的兩側。

在本發明之一實施例中，上述之閘極介電層更覆蓋上述之第一開口與第二開口的側壁，並延伸至上述之介電層上。

在本發明之一實施例中，上述之閘極介電層更包括界面層，形成於上述基底與高介電常數材料層之間。

在本發明之一實施例中，上述之犧牲層的材質包括多晶矽材料。

本發明另提供一種半導體結構，包括基底、介電層、閘極介電層以及第一功函數金屬層。基底中形成有多個第一摻雜區，且介電層具有第一開口，而這些第一摻雜區即是分別位於第一開口兩側的基底中。閘極介電層包括高介電常數材料層以 及阻障層，其中高介電常數材料層是配置於第一開口的底部，阻障層是配置於高介電常數材料層上。第一功函數金屬層則是配置於閘極介電層上。

在本發明之一實施例中，上述之基底中更形成有多個第二摻雜區，且上述之介電層更具有第二開口，而這些第二摻雜區是分別位於第二開口兩側的基底中。另一方面，上述之閘極介電層更配置在第二開口內，而此實施例之半導體結構更包括第二功函數金屬層，配置於第二開口內的閘極介電層上。

在本發明之一實施例中，上述基底更包括形成有第一型摻雜井與第二型摻雜井，且上述這些第一摻雜區是位於第一型摻雜井中，第二摻雜區則是位於第二型摻雜井中。

在本發明之一實施例中，第一型摻雜井為N型摻雜井，第二型摻雜井為P型摻雜井。

在本發明之一實施例中，上述之介電層包括多個間隙壁，分別位於上述第一開口之兩側。

在本發明之一實施例中，上述之閘極介電層更包括覆蓋第一開口之側壁並延伸至介電層上。

在本發明之一實施例中，上述之閘極介電層更包括界面層，配置於上述之高介電常數材料層與基底之間。

在本發明之一實施例中，上述之界面層的材質包括氧化物。

在本發明之一實施例中，上述之阻障層的材質包括金屬氮化物，例如氮化鈦或氮化鉭。

本發明是在形成第一功函數金屬層之前，先在閘極介電層上形成犧牲層，以避免後續形成的第一功函數金屬層直接覆蓋在第二開口內的閘極介電層上。其中，由於犧牲層與閘極介電 層之間具有極高的蝕刻選擇比，因此可避免在移除第一開口內之犧牲層時因過度蝕刻而損傷閘極介電層。而且，在形成第二功函數金屬層之前，位於第二開口內的第一功函數金屬層與犧牲層均會被移除。也就是說，以本發明之製程所形成的半導體結構中，功函數金屬層是直接配置於閘極介電層上，因此可有效提高後續所形成之電晶體的電性表現。

為讓本發明之上述和其他目的、特徵和優點能更明顯易懂，下文特舉較佳實施例，並配合所附圖式，作詳細說明如下。

下文依本發明半導體結構的製造方法，特舉實施例配合所附圖式作詳細說明，但所提供之實施例並非用以限制本發明所涵蓋的範圍，而方法流程步驟描述非用以限制其執行之順序，任何由方法步驟重新組合之執行流程，所產生具有均等功效的方法，皆為本發明所涵蓋的範圍。其中圖式僅以說明為目的，並未依照原尺寸作圖。圖式中相同的元件或部位沿用相同的符號來表示。

圖1A至圖1E為本發明之一實施例中半導體結構在製作流程中的剖面示意圖。如圖1A所示，首先提供基底102，其例如是矽基底、含矽基底或是絕緣層上覆矽(silicon-on-insulator,SOI)基底等。而且，基底102中例如是已形成有第一型摻雜井104與第二型摻雜井106，其中第一型摻雜井104中已形成有多個第一摻雜區110a，第二型摻雜井中則已形成有多個第二摻雜區110b。具體來說，第一型摻雜井104例如是N型摻雜井，第二型摻雜井106例如是P型摻雜井。也就是說，本實施例可在第一摻雜井104上形成PMOS電晶 體，並且在第二型摻雜井106上形成NMOS電晶體。而這些第一摻雜區110a即為PMOS電晶體的源極與汲極，這些第二摻雜區110b則為NMOS電晶體的源極與汲極。

需要注意的是，為方便說明，下文均將第一型摻雜井104視為N型摻雜井，將第二型摻雜井106視為P型摻雜井。但熟習此技藝者應該知道，在其他實施例中，第一型摻雜井104也可以是P型摻雜井，第二型摻雜井106則可以是N型摻雜井，本發明並不在此限定第一型摻雜井104與第二型摻雜井106的導電型態。

另一方面，基底102上已形成有介電層116。在本實施例中，介電層116例如是由多個間隙壁112與覆蓋層117所構成。而且，介電層116中例如是藉由這些間隙壁112而定義出第一開口113與第二開口115，其中第一開口113是對應至第一型摻雜井104，第二開口115則是對應至第二型摻雜井106。而這些第一摻雜區110a是分別位於第一開口113兩側的基底102中，第二摻雜區110b則是分別位於第二開口115兩側的基底102中。這些間隙壁112即是位於第一開口113與第二開口115的兩側，並位於第一摻雜區110a與第二摻雜區110b的上方。

特別的是，第一開口113與第二開口115的底部已形成有閘極介電層120，如圖1B所示。在本實施例中，閘極介電層120主要是由依序堆疊在基底上的高介電常數材料層120b及阻障層120c所構成。而且，本實施例之閘極介電層120還可以包括界面層(interfacial layer,IL)120a，其係配置於高介電常數材料層120b與基底102之間，用以增加高介電常數材料層120b與基底102之間附著力。舉例來說，界面層120a的材質 例如是氧化物，如二氧化矽。

為使熟習此技藝者更瞭解本發明，以下將詳細敘述本實施例在基底中以及基板上形成上述元件的方法，但本發明不以此為限。

首先進行摻雜製程，以於基底102中形成第一型摻雜井104與第二型摻雜井106。接著，利用區域氧化法(local oxidation,LOCOS)或淺溝渠隔離(shallow trench isolation,STI)等製程，於基底102中製作出多個隔離結構198，例如場氧化層(field oxide layer)或淺溝渠隔離結構，來環繞並隔離第一型摻雜井104與第二型摻雜井106上的電路。再來，分別在第一型摻雜井104與第二型摻雜井106形成偽閘極結構(圖未示)，並且以這些偽閘極結構為遮罩進行摻雜製程，以分別在這些偽閘極結構兩側的基底102中形成第一摻雜區110a與第二摻雜區110b。

然後，在偽閘極結構的兩側形成間隙壁112，並接著在未形成有偽閘極結構及間隙壁112的基底102上形成覆蓋層117。之後，將這些偽閘極結構移除，即可得到本實施例於圖1A所繪示之結構。

請再次參照圖1B，本實施例是先形成具有第一開口113與第二開口115的介電層116後，再形成共形的閘極介電層120填入第一開口113與第二開口115內，因此閘極介電層120除了會覆蓋第一開口113與第二開口115的底部外，亦會覆蓋住第一開口113與第二開口115的側壁，並延伸至介電層116上。

具體來說，本實施例之閘極介電層120之製作可包含先利用一高溫熱氧化(thermal oxidation)或化學氣相沉積(chemical vapor deposition,CVD)等製程，於基底102上形成一層共形的 界面層120a，其材質例如是二氧化矽。接著，再於界面層120a上形成一層高介電常數材料層(high-k material layer)120b，其材質例如是二氧化矽(SiO₂)、氮化矽陶瓷(Si₃N₄)、三氧化二鋁(Al₂O₃)、五氧化二鉭(Ta₂O₅)、氧化釔(Y₂O₃)、矽酸鉿氧化合物(HfSiO₄)、二氧化鉿(HfO₂)、氧化鑭(La₂O₃)、二氧化鋯(ZrO₂)、鈦酸鍶(SrTiO₃)、矽酸鋯氧化合物(ZrSiO₄)等高介電常數介電層或其組合。之後，在高介電常數材料層120b上形成阻障層(barrier layer)120c，用以避免高介電常數材料層120b與後續所形成之功函數金屬層產生反應及/或調整欲形成之閘極整體的功函數值。在本實施例中，阻障層120c可由金屬氮化物所製成，例如氮化鈦或氮化鉭。

如圖1B所示，在閘極介電層120上形成一層共形的犧牲層122，以覆蓋住第一開口113與第二開口115內的閘極介電層120。具體來說，本實施例之犧牲層122例如是由多晶矽材料所構成。接著，如圖1C所示，移除位於第一開口113內的部分犧牲層122。舉例來說，移除部分犧牲層122的方法例如是先在介電層116上形成圖案化光阻層(圖未示)覆蓋位於第二型摻雜井106上的介電層116，並填入第二開口115內。之後，以此圖案化光阻層為遮罩進行蝕刻製程移除第一開口113內的部分犧牲層122，然後再移除圖案化光阻層。

在本實施例中，犧牲層122是由多晶矽材料所構成，而閘極介電層120中位於最頂層的阻障層120c是由金屬氮化物所構成，採用氫氧化銨烷(alkylammonium hydroxide,(CH₃)₄NOH)加水稀釋作為蝕刻液進行蝕刻，則兩者之間的選擇比約介於10-100之間，因此可確實避免阻障層120c在移除第一開口113內的犧牲層122時因發生過度蝕刻而損壞。

請參照圖1D，在介電層116上方形成一層共形的第一功函數金屬層124，以覆蓋第一開口113內的閘極介電層120。同時，第一功函數金屬層124也會覆蓋於第二開口115內的犧牲層122上。具體來說，本實施例例如是使用化學氣相沈積(Chemical vapor deposition,CVD)製程、物理氣相沉積(physical vapor deposition,PVD)製程、原子層沉積(atomic layer deposition,ALD)製程、濺鍍(sputtering)製程或電漿增強式化學氣相沉積(plasma enhanced chemical vapor deposition,PECVD)製程等，以於閘極介電層120上形成共形的第一功函數金屬層124。其中，本實施例之第一功函數金屬層124例如是P型功函數金屬，且第一功函數金屬層124可為單層結構亦可為多層結構。

承上述，第一功函數金屬層124可以包含電阻值低於100微歐姆公分(μohm-cm)的材料，例如純金屬、金屬合金、金屬氧化物、金屬氮化物、金屬氮氧化物、金屬矽化物、金屬碳化物或其它金屬化合物。在本實施例中，第一功函數金屬層124的材質例如是氮化鈦(TiN)、氮化鉭(TaN)、碳化鉭(TaC)或氮化鎢(WN)。此外，為了更符合不同類型電晶體之所需功函數數值或其他所需特性，本發明亦可對功函數金屬層進行佈植、表面處理、改變製程條件，或是增減功函數金屬層之材料層數目。

請參照圖1E，移除位於第二型摻雜區106上方的第一功函數金屬層124。在本實施例中，移除部分第一功函數金屬層124的方法例如是微影蝕刻製程，也就是先在第一功函數金屬層124上形成圖案化光阻層(圖未示)而暴露出欲移除之部分第一功函數金屬層124，接著再以圖案化光阻層為遮罩進行蝕刻製程，以移除位於第二型摻雜區106上方的第一功函數金屬 層124。舉例來說，若第一功函數金屬層124的材質為氮化鈦，則可使用硫酸與雙氧水的混合溶液作為蝕刻液，來對第一功函數金屬層124進行蝕刻。特別的是，本實施例還可以接著以此圖案化光阻層為遮罩，移除第二開口115內的犧牲層122，以暴露出第二開口115內的閘極介電層120。如同前文所述，本實施例例如是以氫氧化銨烷加水稀釋作為蝕刻液來蝕刻第二開口115內的犧牲層122。然後，再移除圖案化光阻層，即形成圖1E所示之半導體結構100。

如圖1E所示之半導體結構100，後續可在第一開口113內填入金屬層(圖未示)作為金屬閘極，即可在第一型摻雜井104上製成一個PMOS電晶體。舉例來說，填入第一開口113的金屬層例如是低阻值的鈦鋁合金或鈦鋁複合膜層。熟習此技藝者應該瞭解欲製成PMOS電晶體的後續製程細節，此處不再贅述。

此外，若欲在基底102上形成互補金氧半導體(Complementary Metal-Oxide Semiconductor,CMOS)元件，則可在形成圖1E之半導體結構100後，接著再形成一層第二功函數金屬層126，以填入第二開口115內而覆蓋於第二開口115內之閘極介電層120上，如圖2所示。在本實施例中，第二功函數金屬層126例如是N型功函數金屬層，且其材質例如是鋁化鈦。

在形成圖2之半導體結構200之後，可同時於第一開口113與第二開口115內填入金屬層(圖未示)，例如鈦鋁合金，以作為第一型摻雜井104上之PMOS電晶體以及第二型摻雜井106上之NMOS電晶體的金屬閘極，進而構成CMOS電晶體。

由圖2可知，在半導體結構200中，閘極介電層120中的高介電常數材料層120b與第一功函數金屬層124/第二功函數金屬層126之間相隔的膜層層數少，因此可大幅降低後續形成之電晶體的臨界電壓(threshold voltage)，進而提高其電性表現。

值得一提的是，雖然前述實施例之製程係先在基底102上形成具有第一開口113與第二開口115的介電層116，後續再形成閘極介電層120填入第一開口113與第二開口115，但本發明並不以此為限。圖3至圖4為本發明之另一實施例中半導體結構在部分製程中的剖面示意圖。請參照圖3，在此實施例中，也可以先在基底102上形成閘極介電層120，並且在形成偽閘極結構(圖未示)的過程中，同時圖案化閘極介電層120。如此一來，在形成介電層116並移除偽閘極結構之後，僅會在第一開口113與第二開口115的底部留下閘極介電層120。請參照圖4，後續再進行如前述實施例圖1B至圖1E的製程，即可在第一開口113內的閘極介電層120上形成第一功函數金屬層124，並且在第二開口115內的閘極介電層120上形成第二功函數金屬層126。

如圖4所示，半導體結構400與圖2之半導體結構200的相異處在於本實施例之閘極介電層120僅覆蓋第一開口113與第二開口115的底部，其餘元件結構均與前述實施例相同，此處不再贅述。

綜上所述，本發明是在形成第一功函數金屬層之前，先在閘極介電層上形成犧牲層，以避免後續形成的第一功函數金屬層直接覆蓋在第二開口內的閘極介電層上。其中，由於犧牲層與閘極介電層之間具有極高的蝕刻選擇比，因此可避免在移除 第一開口內之犧牲層時因過度蝕刻而損傷閘極介電層。

而且，在形成第二功函數金屬層之前，位於第二開口內的第一功函數金屬層與犧牲層均會被移除。也就是說，以本發明之製程所形成的半導體結構中，第一功函數金屬層與第二功函數金屬層均是直接形成於閘極介電層上，高介電常數材料層與功函數金屬層之間的膜層厚度已大幅縮小，因而可有效提高後續所形成之電晶體的電性表現。

雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明，任何熟習此技藝者，在不脫離本發明之精神和範圍內，當可作些許之更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。

100、200、400‧‧‧半導體結構

102‧‧‧基底

104‧‧‧第一型摻雜井

106‧‧‧第二型摻雜井

108‧‧‧隔離結構

110a‧‧‧第一摻雜區

110b‧‧‧第二摻雜區

112‧‧‧間隙壁

113‧‧‧第一開口

115‧‧‧第二開口

116‧‧‧介電層

117‧‧‧覆蓋層

120‧‧‧閘極介電層

120a‧‧‧界面層

120b‧‧‧高介電常數材料層

120c‧‧‧阻障層

122‧‧‧犧牲層

124‧‧‧第一功函數金屬層

126‧‧‧第二功函數金屬層

圖1A至圖1E為本發明之一實施例中半導體結構在製作流程中的剖面示意圖。

圖2為本發明之另一實施例中半導體結構的剖面示意圖。

圖3至圖4為本發明之另一實施例中半導體結構在部分製程中的剖面示意圖。

100‧‧‧半導體結構

102‧‧‧基底

104‧‧‧第一型摻雜井

106‧‧‧第二型摻雜井

108‧‧‧隔離結構

110a‧‧‧第一摻雜區

110b‧‧‧第二摻雜區

112‧‧‧間隙壁

113‧‧‧第一開口

115‧‧‧第二開口

116‧‧‧介電層

117‧‧‧覆蓋層

120‧‧‧閘極介電層

124‧‧‧第一功函數金屬層

Claims (8)

1. 一種半導體結構的製造方法，包括：提供一基底，其中該基底上已形成有一介電層，該介電層具有一第一開口與一第二開口，該第一開口與該第二開口係暴露出部分的該基底，而該第一開口兩側的基底中已分別形成有一第一摻雜區，該第二開口兩側的基底中已分別形成有一第二摻雜區，且該第一開口與該第二開口的底部已覆蓋有一閘極介電層，該閘極介電層包括一高介電常數材料層以及一阻障層，其中該高介電常數材料層係形成於該阻障層上；於該第二開口內的該閘極介電層上形成一共形的犧牲層；於該第一開口內之該閘極介電層以及該第二開口內之該犧牲層上形成一第一功函數金屬層；以及移除該第二開口內之該第一功函數金屬層與該犧牲層。
2. 如申請專利範圍第1項所述之半導體結構的製造方法，更包括於該第二開口內之該閘極介電層上形成一第二功函數金屬層。
3. 如申請專利範圍第1項所述之半導體結構的製造方法，其中在形成該介電層、該閘極介電層、該第一摻雜區以及該第二摻雜區之前，更包括在該基底中形成一第一型摻雜井與一第二型摻雜井，該第一開口係位於該第一型摻雜井上方，該第二開口係位於該第二型摻雜井上方，且該些第一摻雜區係形成於該第一型摻雜井內，該些第二摻雜區係形成於該第二型摻雜井內。
4. 如申請專利範圍第3項所述之半導體結構的製造方法，其中該第一型摻雜井為N型摻雜井，該第二型摻雜井為P型摻雜井。
5. 如申請專利範圍第1項所述之半導體結構的製造方法，其中該介電層包括多個間隙壁，位於該第一開口與該第二開口的兩側。
6. 如申請專利範圍第1項所述之半導體結構的製造方法，其中該閘極介電層更覆蓋該第一開口與該第二開口之側壁，並延伸至該介電層上。
7. 如申請專利範圍第1項所述之半導體結構的製造方法，其中該閘極介電層更包括一界面層，形成於該基底與該高介電常數材料層之間。
8. 如申請專利範圍第1項所述之半導體結構的製造方法，其中該犧牲層的材質包括多晶矽材料。