KR101452039B1 - 반도체 장치를 위한 게이트 구조 - Google Patents

반도체 장치를 위한 게이트 구조 Download PDF

Info

Publication number
KR101452039B1
KR101452039B1 KR1020120055645A KR20120055645A KR101452039B1 KR 101452039 B1 KR101452039 B1 KR 101452039B1 KR 1020120055645 A KR1020120055645 A KR 1020120055645A KR 20120055645 A KR20120055645 A KR 20120055645A KR 101452039 B1 KR101452039 B1 KR 101452039B1
Authority
KR
South Korea
Prior art keywords
layer
fin
silicide
gate structure
gate
Prior art date
Application number
KR1020120055645A
Other languages
English (en)
Other versions
KR20130100656A (ko
Inventor
청린 리
펭 위안
치치에 예
웨이젠 라이
Original Assignee
타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 filed Critical 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
Publication of KR20130100656A publication Critical patent/KR20130100656A/ko
Application granted granted Critical
Publication of KR101452039B1 publication Critical patent/KR101452039B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/0886—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
    • H01L21/28088—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being a composite, e.g. TiN
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/32051—Deposition of metallic or metal-silicide layers
    • H01L21/32053—Deposition of metallic or metal-silicide layers of metal-silicide layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32133—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823431—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H01L27/0924—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/45—Ohmic electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4916—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/665—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using self aligned silicidation, i.e. salicide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
    • H01L29/7845—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being a conductive material, e.g. silicided S/D or Gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Composite Materials (AREA)
  • Materials Engineering (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Thin Film Transistor (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

탑 표면 및 제1 측벽과 제2 측벽을 갖는 핀을 구비한 기판을 포함하는 반도체 장치 및 이 반도체 장치를 제조하는 방법이 기술된다. 하드 마스크층이 핀의 탑 표면 상에 형성될 수 있다(예컨대, 듀얼 게이트 장치를 제공함). 게이트 유전층 및 일 함수 금속층이 핀의 제1 측벽 및 제2 측벽 상에 형성된다. 실리사이드층이 핀의 제1 측벽 및 제2 측벽 상의 일 함수 금속층 상에 형성된다. 실리사이드층은 완전한 실리사이드층일 수 있고, 핀에 배치된 장치의 채널 영역에 응력을 제공할 수 있다.

Description

반도체 장치를 위한 게이트 구조{GATE STRUCTURE FOR SEMICONDUCTOR DEVICE}
본 발명은 반도체 장치에 관한 것이다.
반도체 집적 회로(IC) 산업은 급속한 성장을 이루었다. 이러한 성장 동안, 장치의 기능 밀도는 일반적으로 장치의 피처 사이즈에 의해 증가되거나, 기하하적 크기가 감소되었다. 이러한 축소 공정은 일반적으로 생산 효율성을 증가시키고, 관련 비용을 낮추고, 그리고/또는 성능을 향상시킴으로써 이점을 제공한다. 이와 같은 축소 공정은 또한 IC 제조 및 처리의 복잡성을 증가시켰고, 이러한 진보를 실현하기 위해, IC 제조에서 유사한 개발이 필요하다.
마찬가지로, IC의 증가된 성능 및 기하학적 크기 감소에 대한 요구는 멀티 게이트 장치의 도입을 가져왔다. 이러한 멀티 게이트 장치는 finFET 장치로도 불리는 멀티 게이트 핀 유형 트랜지스터를 포함하는데, 채널이 기판으로부터 확장된 "fin" 상에 형성되기 때문이다. FinFET 장치는 장치의 게이트 폭의 감소를 허용하면서, 채널 영역을 포함하는 핀의 측면 및/또는 탑 상에 게이트를 제공할 수 있다.
반도체 장치의 성능을 개선하는 다른 방식은, 장치의 적절한 영역에 변형(strain)을 제공하거나 장치의 적절한 영역 상에 응력(stress)를 가하는 것이다. 영역에 제공된 응력을 조작하는 것은 FET 장치에서 소수 캐리어 이동도를 개선하는 효과적인 방법이다. 응력이 반도체 장치의 채널에 인가되면, 캐리어의 이동도에 영향이 미칠 수 있고, 그에 따라, 장치의 트랜스컨덕턴스 및 온 전류(on-current)가 변경된다. 예를 들어, 인장 응력(tensile stress)은 채널 영역을 통해 캐리어(예컨대, 정공)의 증가된 이동도를 허용하여 NFET 장치를 유리하게 할 수 있다. 반대로, 압축 응력(compressive stress)은 PFET 장치를 유리하게 할 수 있다.
본 발명의 목적은 반도체 장치를 위한 게이트 구조를 제공하는 것이다.
탑 표면 및 제1 측벽과 제2 측벽을 갖는 핀을 구비한 기판을 포함하는 반도체 장치 및 이 반도체 장치를 제조하는 방법이 기술된다. 하드 마스크층이 핀의 탑 표면 상에 형성될 수 있다(예컨대, 듀얼 게이트 장치를 제공함). 게이트 유전층 및 일 함수 금속층이 핀의 제1 측벽 및 제2 측벽 상에 형성된다. 실리사이드층이 핀의 제1 측벽 및 제2 측벽 상의 일 함수 금속층 상에 형성된다. 실리사이드층은 완전한 실리사이드층일 수 있고, 핀에 배치된 장치의 채널 영역에 응력을 제공할 수 있다.
본 발명에 따르면, 반도체 장치를 위한 게이트 구조를 제공하는 것이 가능하다.
본 개시의 양태는 첨부 도면들과 함께 아래의 상세한 설명을 읽음으로써 가장 잘 이해된다. 본 산업계에서의 표준적인 실시에 따라, 다양한 피처(feature)들은 실척도로 도시되지 않았음을 강조한다. 사실, 다양한 피처들의 치수는 설명의 명료함을 위해 임의적으로 증가되거나 또는 감소될 수 있다.
도 1은 본 개시의 하나 이상의 양태에 따른 반도체 장치의 실시예의 배경도이다.
도 2은 본 개시의 하나 이상의 양태에 따라 반도체 장치를 제조하는 방법의 실시예의 흐름도이다.
도 3 내지 5는 도 2의 방법의 공정 단계들에 따른 반도체 장치의 일 실시예의 횡단면도이다.
도 6 내지 11은 도 2의 방법에 따른 후속 제조 단계에서, 도 3 내지 5의 반도체 장치의 제1 실시예의 횡단면도이다.
도 12 내지 15는 도 2의 방법에 따른 후속 제조 단계에서, 도 3 내지 5의 반도체 장치의 제2 실시예의 횡단면도이다.
도 16 내지 19는 도 2의 방법에 따른 후속 제조 단계에서, 도 3 내지 5의 반도체 장치의 제3 실시예의 횡단면도이다.
다음의 개시는 본 발명의 상이한 피처(feature)들을 구현하는 다수의 상이한 실시예들, 또는 예들을 제공한다는 것을 이해할 것이다. 부품 및 배치의 특정한 예들은 본 개시를 단순화하기 위해 이하에 설명된다. 물론, 이러한 설명은 단지 예일 뿐 제한하기 위한 것이 아니다. 더욱이, 이어지는 설명에서 제2 피처 위에 제1 피처의 형성은, 제1 피처 및 제2 피처가 직접 접촉하여 형성되는 실시예를 포함하고, 제1 피처 및 제2 피처가 직접 접촉하여 형성되지 않도록 제1 피처와 제2 피처 사이에 부가적인 피처들이 형성되는 실시예들을 또한 포함할 수 있다. 다양한 피처들은 단순함과 명료함을 위해 상이한 크기로 임의적으로 그려질 수 있다. 추가로, 본 개시는 다양한 예들에서 참조 번호 및/또는 문자를 반복할 수 있다. 이러한 반복은 단순함과 명료함을 위한 것으로, 그 자체가 다양한 실시예들 사의의 관계를 지시하지 않는다. 당업자는 본 명세서에 특별하게 기술되지 않았지만 본 개시의 원리를 포함할 수 있는 다양한 등가물을 창안할 수 있을 것임을 이해한다.
반도체 장치(100)가 도 1에 나타난다. 반도체 장치(100)는 finFET 유형 장치(들)을 포함한다. 반도체 장치(100)는 n형 finFET 또는 p형 finFET일 수 있다. 반도체 장치(100)는 마이크로프로세서, 메모리 장치와 같은 IC, 및/또는 다른 IC에 포함될 수 있다. 반도체 장치(100)는 기판(102), 복수의 핀(104), 복수의 분리 구조(106), 및 복수의 핀(104) 각각에 배치된 게이트 구조(108)를 포함한다. 복수의 핀(104) 각각은 소스/드레인 영역(110으로 표기됨)을 포함하고, 여기서 소스 피처 또는 드레인 피처는 핀(104) 안에, 핀 상에 및/또는 핀을 둘러싸고 형성된다. 핀(104)의 채널 영역은 게이트 구조(108) 밑에 있고, 112로 표기된다.
기판(102)은 실리콘 기판일 수 있다. 대안적으로, 기판(102)은, 게르마늄과 같은 다른 기본 반도체; 실리콘 카바이드, 갈륨 비소, 갈륨 인, 인듐 인, 인듐 비소, 및/또는 안티몬화 인듐을 포함한 화합물 반도체; SiGe, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP, 및/또는 GaInAsP을 포함한 혼정 반도체; 또는 이들의 조합을 포함할 수 있다. 또 다른 대안으로, 기판(102)는 절연 기판상의 반도체(semiconductor on insulator; SOI) 기판이다.
분리 구조(106)는 실리콘 산화물, 실리콘 질화물, 실리콘 산화질화물, FSG(fluoride-doped silicate glass), 저 유전율(low-k) 유전체, 및/또는 다른 적합한 절연 물질로 형성될 수 있다. 분리 구조(106)는 쉘로우 트렌치 분리(shallow trench isolation; STI) 피처일 수 있다. 실시예에서, 분리 구조는 STI 피처이고, 기판(102)에서 트렌치를 에칭함으로써 형성된다. 그 다음에, 트렌치는 분리 물질로 충진(fill)될 수 있고, 화학적 기계적 연마(chemical mechanical polish; CMP)가 뒤따른다. 분리 구조(106) 및/또는 핀 구조(104)를 위한 다른 제조 기술이 가능하다. 분리 구조(106)는 다층 구조를 포함할 수 있고, 예를 들어 하나 이상의 라이너 층을 갖는 다층 구조를 포함할 수 있다.
핀 구조(104)는 하나 이상의 장치가 형성되는 활성 영역을 제공할 수 있다. 실시예에서, 트랜지스터 장치의 채널은 핀(104)에 형성된다. 핀(104)은 실리콘, 또는 게르마늄과 같은 다른 기본 반도체; 실리콘 카바이드, 갈륨 비소, 갈륨 인, 인듐 인, 인듐 비소, 및/또는 안티몬화 인듐을 포함한 화합물 반도체; SiGe, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP, 및/또는 GaInAsP을 포함한 혼정 반도체; 또는 이들의 조합을 포함할 수 있다. 핀(104)은 포토리소그래피 공정 및 에칭 공정을 포함하는 적합한 공정을 이용하여 제조될 수 있다. 포토리소그래피 공정은 (예컨대, 실리콘층 상에서) 기판 위에 놓인 포토레지스트층(레지스트)을 형성하는 단계, 패턴으로 레지스트를 노출하는 단계, 포스트 노출 베이크 공정을 수행하는 단계, 및 레지스트를 포함하는 마스크 요소를 형성하기 위해서 레지스트를 현상하는 단계를 포함할 수 있다. 그 다음에, 에칭 공정이 실리콘층 내에 리세스를 형성하는 동안 마스크 요소가 기판의 영역을 보호하는데 이용되어, 확장된 핀이 남게된다. 리세스는 반응성 이온 에칭(reactive ion etch; RIE) 및/또는 다른 적합한 공정을 이용하여 에칭될 수 있다. 기판(102) 상에 핀(104)을 형성하는 방법의 다수의 다른 실시예들이 적합할 수 있다.
실시예에서, 핀(104)은 대략 10 나노미터(nm)의 폭과 대략 15 nm와 40 nm 사이의 높이(분리 영역(106) 위의 핀의 높이로 측정됨)를 갖는다. 그러나, 다른 치수들이 핀(104)에 이용될 수 있음을 이해해야 한다. 핀(104)은 n형 도펀트 및/또는 p형 도펀트를 이용하여 도핑될 수 있다.
게이트 구조(108)는 게이트 유전층, 일 함수층, 및/또는 하나 이상의 추가 층들을 포함할 수 있다. 실시예에서, 게이트 구조(108)는 이하의 실시예들에서 기술되는 바와 같은 실리사이드층을 포함한다. 실리사이드층은 게이트 유전층 및/또는 일 함수층 위에 놓일 수 있다.
실시예에서, 반도체 장치(100)가 제조 동안에 제공되고, 게이트 구조(108)는 금속 게이트 구조를 형성하는데 이용되는 교체 게이트 공정으로 형성되는 바와 같은 희생 게이트 구조이다. 실시예에서, 게이트 구조(108)는 폴리실리콘을 포함한다. 다른 실시예에서, 게이트 구조(108)는 금속 게이트 구조를 포함한다.
게이트 구조(108)의 게이트 유전층은 실리콘 다이옥사이드를 포함할 수 있다. 실리콘 산화물은 적합한 산화 및/또는 증착 방법에 의해 형성될 수 있다. 대안적으로, 게이트 구조(108)의 게이트 유전층은 하프늄 산화물(hafnium oxide; HfO2)과 같은 고유전율(high-k) 유전층을 포함할 수 있다. 대안적으로, 고유전율 유전층은 TiO2, HfZrO, Ta2O3, HfSiO4, ZrO2, ZrSiO2와 같은 다른 고유전율 유전체, 이들의 조합, 또는 다른 적합한 물질을 선택적으로 포함할 수 있다. 고유전율 유전층은 원자층 증착(atomic layer deposition; ALD) 및/또는 다른 적합한 방법에 의해 형성될 수 있다.
실시예들에서, 게이트 구조(108)는 금속 게이트 구조일 수 있다. 금속 게이트 구조는, 이하에 기술되는 바와 같은 계면층(들), 게이트 유전층(들), 일 함수층(들), 실리사이드층들을 포함하고, 충진 금속층(들), 및/또는 금속 게이트 구조를 위한 다른 적합한 물질을 포함할 수 있다. 다른 실시예들에서, 금속 게이트 구조(108)는 캡핑층, 에칭 정지층, 및/또는 다른 적합한 물질을 더 포함할 수 있다. 계면층은 실리콘 산화물(SiO2) 또는 실리콘 산화질화물(SiON)과 같은 유전체를 포함할 수 있다. 계면층은 화학적 산화, 열 산화, 원자층 증착(ALD), CVD 및/또는 다른 적합한 유전체에 의해 형성될 수 있다.
게이트 구조(108)에 포함될 수 있는 예시적인 p형 일 함수 금속은 TiN, TaN, Ru, Mo, Al, WN, ZrSi2, MoSi2, TaSi2, NiSi2, WN, 다른 적합한 p형 일 함수 물질, 또는 이들의 조합을 포함한다. 게이트 구조(108)에 포함될 수 있는 예시적인 n형 일 함수 금속은 Ti, Ag, TaAl, TaAlC, TiAlN, TaC, TaCN, TaSiN, Mn, Zr, 다른 적합한 n형 일 함수 물질, 또는 이들의 조합을 포함한다. 일 함수 값은 일 함수층의 물질 구성과 연관되고, 이에 따라, 제1 일 함수층의 물질은 그 일 함수 값을 조정하도록 선택되어, 원하는 문턱값 전압(Vt)이 각각의 영역에서 형성될 장치에서 획득되도록 한다. 일 함수층(들)은 CVD, PVD 및/또는 다른 적합한 공정에 의해 증착될 수 있다. 충진 금속층은 Al, W, 또는 Cu 및/또는 다른 적합한 물질을 포함할 수 있다. 충진 금속은 CVD, PVD, 도금 및/또는 다른 적합한 공정에 의해 형성될 수 있다. 충진 금속은 일 함수 금속층(들) 위에 증착될 수 있어서, 더미 게이트 구조의 제거로 형성된 개구부 및 트렌치의 잔여 부분을 충진한다. 실리사이드층은 일 함수층과 충진 금속 사이에 개재될 수 있다. 실리사이드층은, 예를 들어 도 8, 도 9, 도 14 및 도 17을 각각 참조하여 이하에 기술되는, 실리사이드층(802), 실리사이드층(902), 실리사이드층(1402) 및/또는 실리사이드층(1702)과 같은 층들과 실질적으로 유사할 수 있다.
반도체 장치(100)는, 특별하게 예시되지 않았지만 추가의 소스/드레인 영역, 층간 유전체(ILD)층, 콘택, 상호접속, 및/또는 다른 적합한 피처를 포함하는 다른 층들 및/또는 피처를 포함할 수 있다.
반도체 장치(100)는 채널 영역(112)에서 핀(104) 상에 그리고 핀 내에 제공된 응력으로 성능에 도움이될 수 있다. 실시예에서, 인장 변형(tensile strain)이 생성될 수 있다. 실시예에서, 압축 변형(compressive strain)이 생성될 수 있다. 변형은 도 2를 참초하여 이하에 기술되는, 방법(200)을 이용하여 획득될 수 있다. 실시예에서, 응력은 채널 영역 상에 제공된 게이트 구조에서 완전한 실리사이드층의 배치를 통해 채널에 제공된다. 핀에 의해 제공된 응력의 설명은 2011년 9월 23일 자에 출원된 출원서 제13/243,723호(대리인 사건 번호 2011-0614/24061.1884)에 또한 기술되고, 이것은 그 전체 내용이 참조용으로 본 명세서에 통합된다.
이제 도 2를 참조하면, 본 개시의 하나 이상의 양태에 따른 반도체 장치의 제조 방법(200)의 흐름도가 나타난다. 방법(200)은 전계 효과 트랜지스터(field effect transistor; FET)와 같은 반도체 장치의 하나 이상의 영역에 제공된 응력 또는 변형을 증가시키도록 구현될 수 있다. 실시예에서, 방법(200)은 멀티 게이트 핀 유형 트랜지스터 또는 finFET 장치를 형성하도록 구현될 수 있다. 실시예에서, 방법(200)은 듀얼 게이트 finFET 장치를 형성하도록 구현될 수 있다. 그러나, 당업자는 본 방법에 유익한 다른 장치 유형을 인식할 수 있다. 도 3 내지 도 19는 도 2의 방법(200)의 공정 단계들에 따라 제조된 반도체 장치의 일 실시예의 횡단면도이다. 도 3 내지 도 19 및 예시된 장치는 오직 전형적인 것으로, 제한하고자 의도된 것이 아님을 이해해야 한다.
방법(200)은 상호형 금속 산화막 반도체(CMOS) 기술 공정 흐름의 피처를 갖는 단계들을 포함하여, 이들은 본 명세서에서 간략하게만 기술됨을 또한 이해해야 한다. 추가적인 단계들이 방법(200) 이전에, 방법 이후에, 및/또는 방법 동안에 수행될 수 있다. 유사하게, 당업자는 본 명세서에 기술된 본 방법에 유익한 장치의 다른 부분을 인식할 수 있다. 반도체 장치(300)의 일부는 CMOS 기술로 제조되어, 일부 공정들은 본 명세서에서 간략하게만 기술됨을 또한 이해한다. 더욱이, 예시된 반도체 장치는, 추가적인 트랜지스터, 양극성 접합 트랜지스터, 레지스터, 커패시터, 다이오드, 퓨즈 등과 같은 다양한 다른 장치 및 피처를 포함할 수 있지만, 본 개시의 발명적 개념의 더욱 양호한 이해를 위해 단순화된다. 본 명세서에 기술된 반도체 장치는 상호접속된 복수의 장치를 포함할 수 있다.
방법(200)은 반도체 기판이 제공되는 블록(202)에서 시작한다. 반도체 기판은 도 1을 참조하여 기술된, 반도체 장치(100)의 반도체 기판(102)을 참조하여 앞서 기술된 것과 실질적으로 유사할 수 있다. 실시예에서, 반도체 기판은 기판으로부터 확장된 복수의 핀들을 포함한다.
도 3의 예를 참조하면, 반도체 장치(300)는 복수의 핀들(104)을 구비한 기판(102)을 포함한다. 분리 구조(예컨대, STI 피처)(106)가 핀(104) 사이에 개재된다. 반도체 장치(300)는 도 1을 참조하여 앞서 기술된, 반도체 장치(300)와 실질적으로 유사할 수 있다.
하드 마스크층(302)이 핀(104)의 탑 표면 위에 있다. 하드 마스크층(302)은 핀(104) 상에 형성될 듀얼 게이트 장치를 제공한다(예컨대, 게이트 구조(108)는 핀(104)의 측면에서 핀(104)의 채널 영역을 인터페이싱하고, (삼중 게이트와는 대조적으로) 듀얼 게이트 트랜지스터를 제공하는 탑 표면은 인터페이싱하지 않는다). 하드 마스크층(302)은 실리콘 질화물 또는 다른 적합한 하드 마스크 물질을 포함할 수 있다.
그 다음, 방법(200)은 블록(204)으로 진행하고, 여기에서 게이트층이 기판 상에 형성된다. 실시예에서, 게이트층은 기판으로부터 확장된 핀 상에 및/또는 핀 주위에 형성된다. 게이트층은 계면층, 게이트 유전층, 일 함수층, 캡핑층, 및/또는 다른 적합한 층과 같은 복수의 층들을 포함할 수 있다.
도 4의 예를 참조하면, 게이트 유전층(402) 및 일 함수 금속층(404)은 기판(102) 상에 배치된다. 특히, 게이트 유전층(402) 및 일 함수 금속층(404)은 핀(104) 상에 배치된다. 이 후에, 게이트 유전층(402) 및 일 함수 금속층(404)은 (이하에 기술되는 바와 같이) 패턴화되어, 도 1을 참조하여 앞서 기술된, 게이트 구조(108)와 같은 게이트 구조에 포함될 수 있다.
게이트 유전층(402)은 실리콘 다이옥사이드를 포함할 수 있다. 실리콘 산화물은 적합한 산화 및/또는 증착 방법에 의해 형성될 수 있다. 대안적으로, 게이트 유전층(402)은 하프늄 산화물(HfO2)과 같은 고유전율(high-k) 유전층을 포함할 수 있다. 대안적으로, 고유전율 유전층은 TiO2, HfZrO, Ta2O3, HfSiO4, ZrO2, ZrSiO2와 같은 다른 고유전율 유전체, 이들의 조합, 또는 다른 적합한 물질을 선택적으로 포함할 수 있다. 고유전율 유전층은 원자층 증착(atomic layer deposition; ALD) 및/또는 다른 적합한 방법에 의해 형성될 수 있다. 계면층(예컨대, 실리콘 산화물)은 게이트 유전층(402)의 기저가 될 수 있다.
일 함수 금속층(404)은 n형 일 함수층 또는 p형 일 함수층일 수 있다. 게이트 구조(108)의 일 함수 금속층(404)에 포함될 수 있는 예시적인 p형 일 함수 금속은 TiN, TaN, Ru, Mo, Al, WN, ZrSi2, MoSi2, TaSi2, NiSi2, WN, 다른 적합한 p형 일 함수 물질, 또는 이들의 조합을 포함한다. 일 함수 금속층(404)에 포함될 수 있는 예시적인 n형 일 함수 금속은 Ti, Ag, TaAl, TaAlC, TiAlN, TaC, TaCN, TaSiN, Mn, Zr, 다른 적합한 n형 일 함수 물질, 또는 이들의 조합을 포함한다. 일 함수 금속층(404)은 복수의 층들을 포함할 수 있다. 일 함수층(들)(404)은 CVD, PVD 및/또는 다른 적합한 공정에 의해 증착될 수 있다.
그 다음, 방법(200)은 블록(206)으로 진행하고, 여기에서 폴리실리콘층이 기판 상에 형성된다. 폴리실리콘층은 핀 위에 놓인 게이트 구조의 일부로서 형성될 수 있다. 실시예에서, 폴리실리콘층은 블록(204)을 참조하여 앞서 기술된, 게이트층 상에 형성된다. 게이트층 및 폴리실리콘층은 패턴화되어, 도 1을 참조하여 앞서 기술된, 게이트 구조(108)와 같은 게이트 구조를 제공할 수 있다. 예를 들어, 폴리실리콘층은 금속 게이트 형성 공정(예컨대, 게이트 퍼스트 또는 게이트 라스트 교체 게이트 공정)의 일부로 형성된 희생층일 수 있다. 폴리실리콘층은, 예를 들어 저압 화학적 기상 증착(low-pressure chemical vapor deposition; LPCVD) 및 플라스마 촉진 CVD(plasma-enhanced CVD; PECVD)와 같은 적합한 증착 공정에 의해 형성될 수 있다. 도 5의 예를 참조하면, 폴리실리콘층(502)은 게이트층(402/404) 상에 형성된다.
그 다음에, 방법(200)은 블록(208)으로 진행하고, 여기에서 게이트 구조를 패턴화하는 단계, 및 장치의 소스/드레인 영역을 형성하는 단계를 포함한 추가의 제조 공정이 수행된다.
이러한 제조 공정은 당해 기술에 공지된 다양한 피처들을 형성하기 위한 MOS 기술 처리를 포함할 수 있다. 예를 들어, 방법(200)은 게이트 구조를 형성하기 위해 게이트층 및/또는 폴리실리콘층을 패턴화하는 단계를 포함할 수 있다. 패턴화 단계는 포토리소그래피 공정, 에칭 공정, 및/또는 다른 적합한 공정을 포함할 수 있다. 소스/드레인 영역(들)은 또한 게이트 구조에 인접하게 형성될 수 있다. 실시예에서, 소스/드레인 영역(들)은 핀 상에 및/또는 핀 주변에 에피택셜 성장 영역을 포함한다. 스페이서 요소는 게이트 구조의 측벽에 인접하게 형성될 수 있다. 스페이서 요소는 하나 이상의 층들을 포함할 수 있다. 실시예에서, 스페이서 요소는 소스/드레인 확장 영역을 정의한다. 소스/드레인 영역은 에피택셜 성장 공정 동안에 접합 주입 및/또는 in-situ 도핑을 이용하여 도핑될 수 있다. 실리사이드 영역은 소스/드레인 영역 상에 형성될 수 있다. 실리사이드 물질은 니켈 실리사이드(NiSi), 니켈-백금 실리사이드(NiPtSi), 니켈-백금-게르마늄 실리사이드(NiPtGeSi), 니켈-게르마늄 실리사이드(NiGeSi), 이테르븀 실리사이드(YbSi), 백금 실리사이드(PtSi), 이리듐 실리사이드(IrSi), 에르븀 실리사이드(ErSi), 코발트 실리사이드(CoSi), 다른 적합한 도전 재료, 및/또는 이들의 조합을 포함할 수 있다. 실리사이드 콘택 피처는 금속층을 증착하는 단계, 실리사이드를 형성하기 위해 금속층이 실리콘과 반응할 수 있도록 금속층을 어닐링하는 단계, 및 그 이후에 비 반응 금속층을 제거하는 단계를 포함하는 공정에 의해 형성될 수 있다.
그 이후에, 콘택 에칭 정지층(contact etch stop layer; CESL) 및 층간 절연체(inter-layer dielectric; ILD)가 게이트 구조 및/또는 소스/드레인 영역 상에 형성될 수 있다. CESL을 형성하는데 이용될 수 있는 물질의 예는, 실리콘 질화물, 실리콘 산화물, 실리콘 산화질화물, 및/또는 당해 기술에 공지된 다른 물질을 포함한다. CESL은 PECVD 공정 및/또는 다른 적합한 증착 공정 또는 산화 공정에 의해 형성될 수 있다. ILD층은 TEOS(tetraethylorthosilicate) 산화물, 비 도핑 실리콘 글래스와 같은 유전체, 또는 BPSG(borophosphosilicate glass), FSG(fused silica glass), PSG(phosphosilicate glass), BSG(boron doped silicon glass)와 같은 도핑된 실리콘 산화물, 및/또는 다른 적합한 유전체를 포함할 수 있다. ILD층은 PECVD 공정 또는 다른 적합한 증착 기술에 의해 증착될 수 있다. 이것의 형성 이후에, 화학적 기계적 연마(CMP) 공정이 ILD층을 평탄화할 수 있다. 실시예에서, CMP 공정은 블록(206)에서 앞서 기술된, 폴리실리콘층의 탑 표면을 노출한다.
그 다음에, 방법(200)은 블록(210)으로 진행하고, 여기서 타겟층(들)이 기판 상에 준비된다. 타겟층은 실리콘을 포함한다. 타겟층은 블록(212)를 참조하여 이하에 기술되는 바와 같이, 실리사이드화될 층이다. 타겟층은 장치의 채널 영역 상에 형성되어, 타겟층의 실리사이딩은 장치에 채널 변형을 유도할 수 있는 실리사이드층(예컨대, 완전한 실리사이드층)을 제공하도록 한다. 타겟층은, 예를 들어 도 1을 참조하여 앞서 기술된, 게이트 구조(108)와 같은 게이트 구조에 포함될 수 있다.
실시예에서, 타겟층은 블록(206)을 참조하여 앞서 기술된 폴리실리콘층, 또는 그 일부를 포함한다. 실시예에서, 실리콘을 포함한 층은 기판 위에 증착된다. 타겟층을 형성하는 다양한 실시예들이 도 6과 도 7, 도 12와 도13, 및 도 16을 각각 참조하여 이하에 기술된다. 그러나, 당업자는 본 개시의 범위 내의 다른 실시예들을 인식할 수 있다.
실시예에서, 타겟층은 블록(206)을 참조하여 앞서 기술된 폴리실리콘층을 제거하고, 타겟층을 제공하기 위해 기판 상에 실리콘을 포함한 층을 형성함으로써 준비된다. 도 6과 도 7을 예로서 이용하면, 폴리실리콘층(502)은 도 6에 예시된 바와 같이 기판(102)으로부터 제거된다. 폴리실리콘층(502)은 적합한 습식 에칭 공정 또는 건식 에칭 공정에 의해 제거될 수 있다. 예를 들어, NH4OH, 희석-HF와 같은 에칭액, 및/또는 다른 적합한 에천트가 이용될 수 있다. 그 후에, 실리콘 함유층(702)이 기판(102) 상에 형성된다. 층(702)은 비결정질 실리콘(a-Si)일 수 있다. 층(702)은 PECVD 및/또는 다른 적합한 공정에 의해 형성될 수 있다. 층(702)의 두께(T1)는 핀들 사이의 공간(S1)의 대략 절반보다 작을 수 있다.
다른 실시예에서, 타겟층은 블록(206)을 참조하여 앞서 기술된, 폴리실리콘층의 일부를 제거함으로써 준비되고, 폴리실리콘층의 일부가 기판 상에 남게 된다. 그 이후에, 실리콘을 포함하는 추가의 층이 에칭된 폴리실리콘층 상에 형성될 수 있다. 도 12과 도 13을 예로서 이용하면, 폴리실리콘층(502)은 에칭되어, 도 12에 예시된 바와 같이 에칭된 폴리실리콘층(1202)을 형성한다. 폴리실리콘층은 적합한 건식 에칭 공정 및/또는 습식 에칭 공정에 의해 에칭될 수 있다. 예를 들어, NH4OH, 희석-HF와 같은 에칭액, 및/또는 다른 적합한 에천트가 이용될 수 있다. 에칭된 폴리실리콘층(1202)은 두께(T2)를 갖는다. 두께(T2)는 분리 영역(106) 위의 핀(104)의 높이인, 높이(H2)의 대략 3분의 2보다 클 수 있다. 그 후에, 실리콘 함유층(1302)이 도 13에서 볼수 있는 바와 같이, 기판(102) 상에 형성된다. 층(1302)은 비결정질 실리콘(a-Si)일 수 있다. 층(1302)의 두께(T3)는 핀들 사이의 공간(S1)의 대략 절반보다 작을 수 있다. 실시예에서, 공간(S1)은 대략 2 nm과 10 nm 사이이다. 실리콘 함유층(1302)이 폴리실리콘층(1202) 상에 직접 형성될 수 있다.
다른 실시예에서, 타겟층은 블록(206)을 참조하여 앞서 기술된, 폴리실리콘층의 일부를 제거함으로써 준비되고, 폴리실리콘층의 일부가 기판 상에 남게 된다. 잔여 폴리실리콘층이 타겟층으로서 이용된다. 실시예에서, 어떠한 추가적인 실리콘 함유층도 실리사이드로 변환되는 타겟층에 포함되지 않는다. 도 16을 예로서 이용하면, 폴리실리콘층(502)이 에칭되어 에칭된 폴리실리콘층(1602)을 형성한다. 폴리실리콘층은 적합한 건식 에칭 공정 및/또는 습식 에칭 공정에 의해 에칭될 수 있다. 예를 들어, NH4OH, 희석-HF와 같은 에칭액, 및/또는 다른 적합한 에천트가 이용될 수 있다. 에칭된 폴리실리콘층(1602)은 두께(T3)를 갖는다. 두께(T3)는 분리 영역(106) 위의 핀(104)의 높이인, 높이(H3) 보다 클 수 있다. 다시 말해서, 에칭된 폴리실리콘층(1602)의 탑 표면은 핀(104)의 탑 표면 위에 있다.
그 다음에, 방법(200)은 블록(212)으로 진행하고, 여기서 블록(210)에 기술된 타겟층(들)의 실리사이딩이 수행된다. 블록(210)을 참조하여 앞서 기술된 타겟층(들)은 완전히 실리사이드화될 수 있다(예컨대, 실리사이드를 제공하기 위해 모든 실리콘 소모됨). 실시예에서, 비결정질 실리콘 타겟층이 실리사이드로 변환된다. 다른 실시예에서, 비결정질 실리콘층 및 밑에 있는 폴리실리콘층이 실리사이드로 변환된다. 실시예에서, 잔여 폴리실리콘층이 실리사이드로 변환된다. 이러한 실시예들 각각이 도 8, 도 9, 도 14, 및 도 17을 참조하여 이하에 기술된다.
실시예에서, 실리사이드층은 니켈과 같은 금소층을 증착하는 단계, 및 금속층이 실리사이드층을 형성하기 위해 실리콘을 포함하는 타겟층과 반응할 수 있도록 금속층을 어닐링하는 단계를 포함하는 공정에 의해 형성된다. 금속층은 물리적 기상 증착(PVD)(스퍼터링), 화학적 기상 증착(CVD), 플라스마 향상 CVD(PECVD), 대기압 화학적 기상 증착(APCVD), 저압 CVD(LPCVD), 고밀도 플라스마 CVD(HDPCVD), 또는 원자층 CVD(ALCVD)와 같은 종래의 공정을 이용하여 증착될 수 있다. 어닐링은 Ar, He, N2와 같은 가스 분위기 또는 다른 불활성 가스에서 급속 열처리(rapid thermal anneal; RTA)를 이용할 수 있다. 제2 어닐링이 적합한 실리사이드층을 제공하는데 이용될 수 있다. 실리사이드 물질은 니켈 실리사이드(NiSi), 니켈-백금 실리사이드(NiPtSi), 니켈-백금-게르마늄 실리사이드(NiPtGeSi), 니켈-게르마늄 실리사이드(NiGeSi), 이테르븀 실리사이드(YbSi), 백금 실리사이드(PtSi), 이리듐 실리사이드(IrSi), 에르븀 실리사이드(ErSi), 코발트 실리사이드(CoSi), 다른 적합한 도전 재료, 및/또는 이들의 조합을 포함할 수 있다. 실리사이드층은 완전히 실리사이드화될 수 있다.
도 8의 예를 참조하면, 층(702)(도 7)은 실리사이드층(802)을 형성하기 위해 완전히 실리사이드화될 수 있다. 도 8은 핀들(104) 사이에 갭(G)을 갖는 실시예를 나타낸다. 다른 실시예에서, 도 9는 실리사이드층(902)이 형성되도록 층(702)이 완전히 실리사이드화되는 것을 나타낸다. 실리사이드층(902)은 어떠한 갭도 남기지 않고, 핀들(104) 사이의 영역을 충진한다. 도 8 및 도 9의 실시예들은 층(702)의 두께 및/또는 실리사이드화 조건에 의해 결정될 수 있다.
도 14의 예를 참조하면, 층(1302)(예컨대, a-Si) 및 에칭된 폴리실리콘층(1202)(도 12)은 실리사이드층(1402)을 형성하기 위해 (양자 모두) 완전히 실리사이드화되었다. 도 14는 핀들(104) 사이에 갭(G2)을 갖는 실시예를 나타낸다. 그러나, 다른 실시예들에서, 실리사이드층(1402)은 핀들(104) 사이의 영역을 충진할 수 있어서, 어떠한 갭도 남기지 않는다. 실리사이드층(1402)은 두께(T1)를 갖는다. 두께(T1)는 핀 높이(H2)보다 클 수 있다. 실리사이드층(1402)의 탑 표면은 핀(104)의 탑 표면 위에 놓일 수 있다.
도 17의 예를 참조하면, 에칭된 폴리실리콘층(1602)(도 16)은 실리사이드층(1702)을 형성하기 위해 완전히 실리사이드화되었다. 실리사이드층(1702)은 두께(T4)를 갖는다. 두께(T4)는 핀 높이(H3)보다 클 수 있다. 실리사이드층(1702)의 탑 표면은 핀(104)의 탑 표면 위에 놓일 수 있다. 따라서, 실리사이드층(1702)은 후속 공정 동안에 핀(104)의 측벽 상에 배치되는 일 함수층(404)를 보호할 수 있다.
앞선 다양한 실시예들에서 기술된 바와 같이 실리사이드층이 형성된 이후에, 임의의 잔여 비반응 금속층이 기판으로부터 제거될 수 있다. 실시예에서, 비반응 니켈은 기판으로부터 제거된다. 실시예에서, 핀 상에 형성된 하드 마스크 위에 놓인 물질이 또한 제거될 수 있다. 도 18의 예를 참조하면, 일 함수 금속(404)은 하드 마스크층(302)(도 17 참조)의 탑 표면으로부터 제거되었다.
그 다음, 방법(200)은 블록(214)으로 진행하고, 여기에서 충진 금속층이 기판 상에 형성된다. 충진 금속층은 블록(212)를 참조하여 이하에 기술되는 바와 같이 형성된 실리사이드층 상에 형성될 수 있다. 충진 금속층은 콘택이 형성될 수 있도록 게이트 구조의 잔여 부분을 "충진"하도록 도울 수 있다. 실시예에서, 충진 금속은 교체 게이트 공정으로 더미 게이트 구조의 제거에 의해 형성된 트렌치 또는 개구부의 잔여 부분을 충진한다. 충진 금속층은 Al, W, 또는 Cu 및/또는 다른 적합한 물질을 포함할 수 있다. 충진 금속은 CVD, PVD, 도금 및/또는 다른 적합한 공정에 의해 형성될 수 있다.
도 10의 예를 참조하면, 충진 금속층(1002)은 실리사이드층(802) 상에 배치된다. 도 10은 충진 금속층(1002) 증착 이후의 도 8의 실시예를 나타낸다. 도 11의 예를 참조하면, 충진 금속층(1102)은 실리사이드층(902) 상에 배치된다. 도 11은 충진 금속층(1102) 증착 이후의 도 9의 실시예를 나타낸다.
도 15의 예를 참조하면, 충진 금속층(1502)은 실리사이드층(1402) 상에 배치된다. 도 15는 충진 금속층(1502) 증착 이후의 도 14의 실시예를 나타낸다.
도 19의 예를 참조하면, 충진 금속층(1902)은 실리사이드층(1702) 상에 배치된다. 도 19는 충진 금속층(1902) 증착 이후의 도 18과 도 19의 실시예를 나타낸다.
방법(200)은 계속해서 당해 기술에 공지된 다양한 피처들을 형성하기 위한 CMOS 또는 MOS 기술 처리를 더 포함할 수 있다. 수행될 수 있는 예시적인 공정은, 기판 상에 형성된 하나 이상의 반도체 장치를 상호접속할 수 있는 비아 및 상호접속 라인을 구비한 다층 상호접속(MLI), 및 충진 금속층을 포함하는 게이트 구조에 결합되는 콘택 피처의 형성을 포함한다.
따라서, 핀의 측벽 상에 형성될 실리사이드층을 제공하는 장치 및 이 장치를 제조하는 방법이 제공됨을 이해할 것이다. 핀은 finFET와 같은 반도체 장치의 채널을 포함할 수 있다. 실리사이드층은 핀 상에 응력을 제공하여, 장치의 채널 영역에 변형을 유도함으로써 장치에 도움이될 수 있다. finFET는 핀의 탑 표면 상에 배치된 하드 마스크층을 갖는 듀얼 게이트 finFET 장치일 수 있다. 본 명세서에 개시된 상이한 실시예들은 상이한 발명개시를 제공하고, 이들은 본 개시의 사상과 범위로부터 벗어나지 않고 여기에서 다양한 변경, 대체 및 변화를 행할 수 있음을 이해한다.
일 실시예에서, 탑 표면 및 제1 측벽과 제2 측벽을 갖는 핀을 구비한 기판을 포함하는 반도체 장치가 기술된다. 하드 마스크층이 핀의 탑 표면 상에 형성된다. 게이트 유전층이 핀의 제1 측벽 및 제2 측벽 상에 형성된다. 일 함수 금속층이 핀의 제1 측벽 및 제2 측벽 상의 게이트 유전층 상에 형성된다. 실리사이드층이 핀의 제1 측벽 및 제2 측벽 상의 일 함수 금속층 상에 형성된다.
제1 핀 및 제2 핀을 구비한 반도체 기판을 제공하는 단계, 및 제1 핀 및 제2 핀의 탑 표면 상에 하드 마스크층을 형성하는 단계를 포함하는 반도체 제조 방법이 또한 기술된다. 일 함수 금속층이 또한 제1 핀 및 제2 핀 상에 형성된다. 그 후에, 실리콘을 포함하는 적어도 하나의 층이 일 함수 금속층 상에 형성된다. 실리사이드 공정은 실리콘을 포함하는 적어도 하나의 층 상에 수행되어 실리사이드층을 형성한다.
또 다른 실시예에서, 핀 유형 전계 효과 트랜지스터(finFET) 장치가 제공된다. 장치는 제1 핀과 제2 핀을 포함하고, 제1 핀과 제2 핀 사이에 개재된 분리 구조를 포함한다. 제1 게이트 구조는 제1 핀의 측벽들과 인터페이싱한다. 제2 게이트 구조는 제2 핀의 측벽들과 인터페이싱한다. 제1 게이트 구조 및 제2 게이트 구조 각각은 완전한 실리사이드층을 포함한다. 완전한 실리사이드층은 제1 핀 및 제2 핀의 채널 영역에 응력을 제공한다.
추가의 실시예에서, finFET 장치는 제1 게이트 구조 및 제2 게이트 구조의 탑 표면 상에 형성된 하드 마스크층을 포함할 수 있다. finFET는 듀얼 게이트 장치(예컨대, 핀의 두 측면(예컨대, 측벽)을 접촉함으로써 채널을 정의함)일 수 있다. 완전한 실리사이드층은 게이트 구조에서 일 함수층과 충진 금속층 사이에 개재될 수 있다.
102: 기판
104: 핀
106: 분리 구조
108: 게이트 구조
110: 소스/드레인 영역
112: 채널 영역

Claims (10)

  1. 삭제
  2. 삭제
  3. 삭제
  4. 삭제
  5. 반도체 제조 방법에 있어서,
    제1 핀 및 제2 핀을 구비한 반도체 기판을 제공하는 단계;
    상기 제1 핀 및 상기 제 2핀의 탑 표면 상에 하드 마스크층을 형성하는 단계;
    상기 제1 핀 및 상기 제2 핀 상에 일 함수 금속층을 형성하는 단계;
    상기 일 함수 금속층 상에 실리콘을 포함하는 적어도 하나의 층을 형성하는 단계로서, 상기 적어도 하나의 층을 형성하는 단계는,
    상기 제1 핀 및 상기 제2 핀 상에 폴리실리콘층을 형성하는 단계; 및
    상기 폴리실리콘층의 적어도 일부를 에칭하여 에칭된 폴리실리콘층을 형성하고 상기 제1 핀 및 상기 제2 핀 사이에 갭(gap)을 남기는 단계
    를 포함하는 것인, 상기 적어도 하나의 층을 형성하는 단계;
    실리콘을 포함하는 상기 적어도 하나의 층에 대해 실리사이드 공정을 수행하는 단계로서, 상기 실리사이드 공정을 수행하는 단계는 상기 에칭된 폴리실리콘층을 실리사이드 물질로 변환시켜 실리사이드층을 형성하는 단계를 포함하는 것인, 상기 실리사이드 공정을 수행하는 단계; 및
    상기 제1 핀과 상기 제2 핀 사이의 상기 갭에 충진 금속층을 형성하는 단계를 포함하는, 반도체 제조 방법.
  6. 제5항에 있어서, 상기 실리사이드층은 상기 일 함수 금속층 상에 직접 형성되는 것인, 반도체 제조 방법.
  7. 삭제
  8. 제5항에 있어서, 실리콘을 포함하는 상기 적어도 하나의 층을 형성하는 단계는, 비결정질 실리콘층을 형성하는 단계를 포함하는 것인, 반도체 제조 방법.
  9. 삭제
  10. 삭제
KR1020120055645A 2012-03-02 2012-05-24 반도체 장치를 위한 게이트 구조 KR101452039B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US13/411,304 US8847293B2 (en) 2012-03-02 2012-03-02 Gate structure for semiconductor device
US13/411,304 2012-03-02

Publications (2)

Publication Number Publication Date
KR20130100656A KR20130100656A (ko) 2013-09-11
KR101452039B1 true KR101452039B1 (ko) 2014-10-22

Family

ID=49042332

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020120055645A KR101452039B1 (ko) 2012-03-02 2012-05-24 반도체 장치를 위한 게이트 구조

Country Status (3)

Country Link
US (2) US8847293B2 (ko)
KR (1) KR101452039B1 (ko)
CN (1) CN103296086B (ko)

Families Citing this family (238)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8595661B2 (en) * 2011-07-29 2013-11-26 Synopsys, Inc. N-channel and p-channel finFET cell architecture
US8561003B2 (en) 2011-07-29 2013-10-15 Synopsys, Inc. N-channel and P-channel finFET cell architecture with inter-block insulator
US9064892B2 (en) 2011-08-30 2015-06-23 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor devices utilizing partially doped stressor film portions and methods for forming the same
US9117690B2 (en) * 2011-12-02 2015-08-25 Unisantis Electronics Singapore Pte. Ltd. Method for producing semiconductor device and semiconductor device
US20130237026A1 (en) 2012-03-09 2013-09-12 Taiwan Semiconductor Manufacturing Company, Ltd., ("Tsmc") Finfet device having a strained region
US8853750B2 (en) * 2012-04-27 2014-10-07 International Business Machines Corporation FinFET with enhanced embedded stressor
US20140106529A1 (en) * 2012-10-16 2014-04-17 Stmicroelectronics (Crolles 2) Sas Finfet device with silicided source-drain regions and method of making same using a two step anneal
US9466668B2 (en) 2013-02-08 2016-10-11 Taiwan Semiconductor Manufacturing Company, Ltd. Inducing localized strain in vertical nanowire transistors
US9368619B2 (en) 2013-02-08 2016-06-14 Taiwan Semiconductor Manufacturing Company, Ltd. Method for inducing strain in vertical semiconductor columns
US10438856B2 (en) 2013-04-03 2019-10-08 Stmicroelectronics, Inc. Methods and devices for enhancing mobility of charge carriers
US9209247B2 (en) 2013-05-10 2015-12-08 Taiwan Semiconductor Manufacturing Company, Ltd. Self-aligned wrapped-around structure
US9147696B2 (en) * 2013-10-01 2015-09-29 Globalfoundries Inc. Devices and methods of forming finFETs with self aligned fin formation
US9142474B2 (en) 2013-10-07 2015-09-22 Taiwan Semiconductor Manufacturing Company, Ltd. Passivation structure of fin field effect transistor
US9287262B2 (en) 2013-10-10 2016-03-15 Taiwan Semiconductor Manufacturing Company, Ltd. Passivated and faceted for fin field effect transistor
US9419076B1 (en) * 2013-12-16 2016-08-16 Altera Corporation Bipolar junction transistor
JP6325669B2 (ja) * 2013-12-19 2018-05-16 インテル・コーポレーション 半導体構造、集積回路構造、及びそれらの製造方法
US9853154B2 (en) 2014-01-24 2017-12-26 Taiwan Semiconductor Manufacturing Company Ltd. Embedded source or drain region of transistor with downward tapered region under facet region
US9236397B2 (en) * 2014-02-04 2016-01-12 Globalfoundries Inc. FinFET device containing a composite spacer structure
KR102201114B1 (ko) * 2014-02-05 2021-01-12 에스케이하이닉스 주식회사 트랜지스터의 문턱전압조절을 위한 방법 및 게이트구조물
US9548303B2 (en) 2014-03-13 2017-01-17 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET devices with unique fin shape and the fabrication thereof
US9947772B2 (en) 2014-03-31 2018-04-17 Stmicroelectronics, Inc. SOI FinFET transistor with strained channel
US9461170B2 (en) 2014-04-23 2016-10-04 Taiwan Semiconductor Manufacturing Company Ltd. FinFET with ESD protection
US9299803B2 (en) 2014-07-16 2016-03-29 Taiwan Semiconductor Manufacturing Company, Ltd. Method for semiconductor device fabrication
DE102015100860A1 (de) 2014-08-22 2016-02-25 Taiwan Semiconductor Manufacturing Company, Ltd. Metallunempfindliche Epitaxiebildung
US10263108B2 (en) 2014-08-22 2019-04-16 Taiwan Semiconductor Manufacturing Company, Ltd. Metal-insensitive epitaxy formation
US9385197B2 (en) 2014-08-29 2016-07-05 Taiwan Semiconductor Manufacturing Co., Ltd Semiconductor structure with contact over source/drain structure and method for forming the same
US9450093B2 (en) 2014-10-15 2016-09-20 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor device structure and manufacturing method thereof
US9780214B2 (en) 2014-12-22 2017-10-03 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device including Fin- FET and manufacturing method thereof
US9515071B2 (en) 2014-12-24 2016-12-06 Taiwan Semiconductor Manufacturing Company, Ltd. Asymmetric source/drain depths
US9876114B2 (en) 2014-12-30 2018-01-23 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and method for 3D FinFET metal gate
US9991384B2 (en) 2015-01-15 2018-06-05 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device including fin structures and manufacturing method thereof
US9391078B1 (en) 2015-01-16 2016-07-12 Taiwan Semiconductor Manufacturing Company, Ltd. Method and structure for finFET devices
US9349859B1 (en) 2015-01-29 2016-05-24 Taiwan Semiconductor Manufacturing Company, Ltd. Top metal pads as local interconnectors of vertical transistors
US9406680B1 (en) 2015-02-13 2016-08-02 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device including fin structures and manufacturing method thereof
US9991343B2 (en) 2015-02-26 2018-06-05 Taiwan Semiconductor Manufacturing Company Ltd. LDD-free semiconductor structure and manufacturing method of the same
US9564493B2 (en) 2015-03-13 2017-02-07 Taiwan Semiconductor Manufacturing Company, Ltd. Devices having a semiconductor material that is semimetal in bulk and methods of forming the same
US9406675B1 (en) 2015-03-16 2016-08-02 Taiwan Semiconductor Manufacturing Company Ltd. FinFET structure and method of manufacturing the same
US9570557B2 (en) 2015-04-29 2017-02-14 Taiwan Semiconductor Manufacturing Co., Ltd. Tilt implantation for STI formation in FinFET structures
US10483262B2 (en) 2015-05-15 2019-11-19 Taiwan Semiconductor Manufacturing Co., Ltd. Dual nitride stressor for semiconductor device and method of manufacturing
US9530889B2 (en) 2015-05-21 2016-12-27 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
KR102310081B1 (ko) * 2015-06-08 2021-10-12 삼성전자주식회사 반도체 장치의 제조 방법
US9449975B1 (en) 2015-06-15 2016-09-20 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET devices and methods of forming
US9647071B2 (en) 2015-06-15 2017-05-09 Taiwan Semiconductor Manufacturing Company, Ltd. FINFET structures and methods of forming the same
US9685368B2 (en) 2015-06-26 2017-06-20 Taiwan Semiconductor Manufacturing Company, Ltd. Interconnect structure having an etch stop layer over conductive lines
US9818872B2 (en) 2015-06-30 2017-11-14 Taiwan Semiconductor Manufacturing Company, Ltd. Multi-gate device and method of fabrication thereof
US9583623B2 (en) 2015-07-31 2017-02-28 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device including fin structures disposed over buffer structures and manufacturing method thereof
US9666581B2 (en) 2015-08-21 2017-05-30 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET with source/drain structure and method of fabrication thereof
US10164096B2 (en) 2015-08-21 2018-12-25 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
US9647122B2 (en) 2015-09-15 2017-05-09 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method of forming the same
US10032873B2 (en) 2015-09-15 2018-07-24 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method of forming the same
US9680017B2 (en) 2015-09-16 2017-06-13 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device including Fin FET and manufacturing method thereof
US9490253B1 (en) * 2015-09-23 2016-11-08 International Business Machines Corporation Gate planarity for finFET using dummy polish stop
KR102323943B1 (ko) 2015-10-21 2021-11-08 삼성전자주식회사 반도체 장치 제조 방법
US10121858B2 (en) 2015-10-30 2018-11-06 Taiwan Semiconductor Manufacturing Company, Ltd. Elongated semiconductor structure planarization
US9960273B2 (en) 2015-11-16 2018-05-01 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit structure with substrate isolation and un-doped channel
DE102016119024B4 (de) 2015-12-29 2023-12-21 Taiwan Semiconductor Manufacturing Co. Ltd. Verfahren zum Herstellen einer FinFET-Vorrichtung mit epitaktischen Elementen mit flacher Oberseite
US11264452B2 (en) 2015-12-29 2022-03-01 Taiwan Semiconductor Manufacturing Company, Ltd. Hetero-tunnel field-effect transistor (TFET) having a tunnel barrier formed directly above channel region, directly below first source/drain region and adjacent gate electrode
US10490552B2 (en) 2015-12-29 2019-11-26 Taiwan Semiconductor Manufacturing Co., Ltd. FinFET device having flat-top epitaxial features and method of making the same
US9825036B2 (en) 2016-02-23 2017-11-21 Taiwan Semiconductor Manufacturing Co., Ltd. Structure and method for semiconductor device
US10002867B2 (en) 2016-03-07 2018-06-19 Taiwan Semiconductor Manufacturing Co., Ltd. Fin-type field effect transistor structure and manufacturing method thereof
US10340383B2 (en) 2016-03-25 2019-07-02 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device having stressor layer
US9748389B1 (en) 2016-03-25 2017-08-29 Taiwan Semiconductor Manufacturing Co., Ltd. Method for semiconductor device fabrication with improved source drain epitaxy
US10163898B2 (en) 2016-04-25 2018-12-25 Taiwan Semiconductor Manufacturing Company, Ltd. FinFETs and methods of forming FinFETs
US10079291B2 (en) 2016-05-04 2018-09-18 Taiwan Semiconductor Manufacturing Co., Ltd. Fin-type field effect transistor structure and manufacturing method thereof
US9754837B1 (en) * 2016-05-20 2017-09-05 Globalfoundries Inc. Controlling within-die uniformity using doped polishing material
US9711394B1 (en) * 2016-05-23 2017-07-18 United Microelectronics Corp. Method for cleaning the surface of an epitaxial layer in openings of semiconductor device
US9899382B2 (en) 2016-06-01 2018-02-20 Taiwan Semiconductor Manufacturing Co., Ltd. Fin field effect transistor (FinFET) device structure with different gate profile and method for forming the same
US9853127B1 (en) 2016-06-22 2017-12-26 International Business Machines Corporation Silicidation of bottom source/drain sheet using pinch-off sacrificial spacer process
US10008414B2 (en) 2016-06-28 2018-06-26 Taiwan Semiconductor Manufacturing Co., Ltd. System and method for widening Fin widths for small pitch FinFET devices
US10164098B2 (en) 2016-06-30 2018-12-25 Taiwan Semiconductor Manufacturing Company, Ltd. Method of manufacturing semiconductor device
US10115624B2 (en) 2016-06-30 2018-10-30 Taiwan Semiconductor Manufacturing Co., Ltd. Method of semiconductor integrated circuit fabrication
US9640540B1 (en) 2016-07-19 2017-05-02 Taiwan Semiconductor Manufacturing Co., Ltd. Structure and method for an SRAM circuit
US9870926B1 (en) 2016-07-28 2018-01-16 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
US10032877B2 (en) 2016-08-02 2018-07-24 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET and method of forming same
US10157918B2 (en) 2016-08-03 2018-12-18 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method
US10008418B2 (en) 2016-09-30 2018-06-26 Taiwan Semiconductor Manufacturing Co., Ltd. Method of semiconductor integrated circuit fabrication
US10026840B2 (en) 2016-10-13 2018-07-17 Taiwan Semiconductor Manufacturing Co., Ltd. Structure of semiconductor device with source/drain structures
US10510618B2 (en) 2016-10-24 2019-12-17 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET EPI channels having different heights on a stepped substrate
US9865589B1 (en) 2016-10-31 2018-01-09 Taiwan Semiconductor Manufacturing Co., Ltd. System and method of fabricating ESD FinFET with improved metal landing in the drain
US10872889B2 (en) 2016-11-17 2020-12-22 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor component and fabricating method thereof
US10529861B2 (en) 2016-11-18 2020-01-07 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET structures and methods of forming the same
US10276677B2 (en) 2016-11-28 2019-04-30 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device structure and method for forming the same
US11437516B2 (en) 2016-11-28 2022-09-06 Taiwan Semiconductor Manufacturing Co., Ltd. Mechanisms for growing epitaxy structure of finFET device
US10879354B2 (en) 2016-11-28 2020-12-29 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and forming method thereof
US10510888B2 (en) 2016-11-29 2019-12-17 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
US9935173B1 (en) 2016-11-29 2018-04-03 Taiwan Semiconductor Manufacturing Co., Ltd. Structure and formation method of semiconductor device structure
US10490661B2 (en) 2016-11-29 2019-11-26 Taiwan Semiconductor Manufacturing Company, Ltd. Dopant concentration boost in epitaxially formed material
US10290546B2 (en) 2016-11-29 2019-05-14 Taiwan Semiconductor Manufacturing Co., Ltd. Threshold voltage adjustment for a gate-all-around semiconductor structure
US10453943B2 (en) 2016-11-29 2019-10-22 Taiwan Semiconductor Manufacturing Company, Ltd. FETS and methods of forming FETS
US10515951B2 (en) 2016-11-29 2019-12-24 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method
US10115808B2 (en) 2016-11-29 2018-10-30 Taiwan Semiconductor Manufacturing Company, Ltd. finFET device and methods of forming
US9812363B1 (en) 2016-11-29 2017-11-07 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET device and method of forming same
US9991165B1 (en) 2016-11-29 2018-06-05 Taiwan Semiconductor Manufacturing Company, Ltd. Asymmetric source/drain epitaxy
US9865595B1 (en) 2016-12-14 2018-01-09 Taiwan Semiconductor Manufacturing Co., Ltd. FinFET device with epitaxial structures that wrap around the fins and the method of fabricating the same
US10049936B2 (en) 2016-12-15 2018-08-14 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device having merged epitaxial features with Arc-like bottom surface and method of making the same
US10510762B2 (en) 2016-12-15 2019-12-17 Taiwan Semiconductor Manufacturing Co., Ltd. Source and drain formation technique for fin-like field effect transistor
TWI746673B (zh) 2016-12-15 2021-11-21 台灣積體電路製造股份有限公司 鰭式場效電晶體裝置及其共形傳遞摻雜方法
US10431670B2 (en) 2016-12-15 2019-10-01 Taiwan Semiconductor Manufacturing Co., Ltd Source and drain formation technique for fin-like field effect transistor
US10276691B2 (en) 2016-12-15 2019-04-30 Taiwan Semiconductor Manufacturing Co., Ltd. Conformal transfer doping method for fin-like field effect transistor
US10079289B2 (en) * 2016-12-22 2018-09-18 Taiwan Semiconductor Manufacturing Co., Ltd. Metal gate structure and methods thereof
US10483266B2 (en) 2017-04-20 2019-11-19 Taiwan Semiconductor Manufacturing Company, Ltd. Flexible merge scheme for source/drain epitaxy regions
US10475908B2 (en) 2017-04-25 2019-11-12 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method of fabricating the same
US10522643B2 (en) 2017-04-26 2019-12-31 Taiwan Semiconductor Manufacturing Co., Ltd. Device and method for tuning threshold voltage by implementing different work function metals in different segments of a gate
US10373879B2 (en) 2017-04-26 2019-08-06 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device with contracted isolation feature and formation method thereof
US10566245B2 (en) * 2017-04-26 2020-02-18 Samsung Electronics Co., Ltd. Method of fabricating gate all around semiconductor device
US10522417B2 (en) 2017-04-27 2019-12-31 Taiwan Semiconductor Manufacturing Co., Ltd. FinFET device with different liners for PFET and NFET and method of fabricating thereof
US10319832B2 (en) 2017-04-28 2019-06-11 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET device and method of forming same
CN108807535B (zh) * 2017-05-05 2021-07-13 中芯国际集成电路制造(上海)有限公司 鳍式场效应晶体管及其形成方法
US10043712B1 (en) 2017-05-17 2018-08-07 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor structure and manufacturing method thereof
US10147787B1 (en) 2017-05-31 2018-12-04 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor structure and manufacturing method thereof
TWI743252B (zh) 2017-06-30 2021-10-21 台灣積體電路製造股份有限公司 鰭狀場效電晶體裝置與其形成方法
US10516037B2 (en) 2017-06-30 2019-12-24 Taiwan Semiconductor Manufacturing Co., Ltd. Method of forming shaped source/drain epitaxial layers of a semiconductor device
US10347764B2 (en) 2017-06-30 2019-07-09 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device with multi-layered source/drain regions having different dopant concentrations and manufacturing method thereof
US10269940B2 (en) 2017-06-30 2019-04-23 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method
US10727226B2 (en) 2017-07-18 2020-07-28 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor structure and method for forming the same
US10529833B2 (en) 2017-08-28 2020-01-07 Taiwan Semiconductor Manufacturing Co., Ltd. Integrated circuit with a fin and gate structure and method making the same
US10403714B2 (en) * 2017-08-29 2019-09-03 Taiwan Semiconductor Manufacturing Co., Ltd. Fill fins for semiconductor devices
US10276718B2 (en) 2017-08-31 2019-04-30 Taiwan Semiconductor Manufacturing Co., Ltd. FinFET having a relaxation prevention anchor
US10163904B1 (en) 2017-08-31 2018-12-25 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device structure
US10453753B2 (en) 2017-08-31 2019-10-22 Taiwan Semiconductor Manufacturing Co., Ltd. Using a metal-containing layer as an etching stop layer and to pattern source/drain regions of a FinFET
US10483378B2 (en) 2017-08-31 2019-11-19 Taiwan Semiconductor Manufacturing Co., Ltd. Epitaxial features confined by dielectric fins and spacers
US10304848B2 (en) 2017-09-01 2019-05-28 Taiwan Semiconductor Manufacturing Co., Ltd. Flash memory structure with reduced dimension of gate structure
US10505040B2 (en) 2017-09-25 2019-12-10 Taiwan Semiconductor Manufacturing Co., Ltd. Method of manufacturing a semiconductor device having a gate with ferroelectric layer
US10516032B2 (en) 2017-09-28 2019-12-24 Taiwan Semiconductor Manufacturing Co., Ltd. Method of manufacturing a semiconductor device
US10153278B1 (en) 2017-09-28 2018-12-11 Taiwan Semiconductor Manufacturing Co., Ltd. Fin-type field effect transistor structure and manufacturing method thereof
US10510580B2 (en) 2017-09-29 2019-12-17 Taiwan Semiconductor Manufacturing Company, Ltd. Dummy fin structures and methods of forming same
US10804367B2 (en) 2017-09-29 2020-10-13 Taiwan Semiconductor Manufacturing Co., Ltd. Gate stacks for stack-fin channel I/O devices and nanowire channel core devices
US10276697B1 (en) 2017-10-27 2019-04-30 Taiwan Semiconductor Manufacturing Co., Ltd. Negative capacitance FET with improved reliability performance
US10522557B2 (en) 2017-10-30 2019-12-31 Taiwan Semiconductor Manufacturing Co., Ltd. Surface topography by forming spacer-like components
US10847634B2 (en) 2017-10-30 2020-11-24 Taiwan Semiconductor Manufacturing Company, Ltd. Field effect transistor and method of forming the same
US10163623B1 (en) 2017-10-31 2018-12-25 Taiwan Semiconductor Manufacturing Co., Ltd. Etch method with surface modification treatment for forming semiconductor structure
US10355105B2 (en) 2017-10-31 2019-07-16 Taiwan Semiconductor Manufacturing Company, Ltd. Fin field-effect transistors and methods of forming the same
US11404413B2 (en) 2017-11-08 2022-08-02 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and manufacturing method thereof
US10403551B2 (en) 2017-11-08 2019-09-03 Taiwan Semiconductor Manufacturing Co., Ltd. Source/drain features with an etch stop layer
US10680084B2 (en) 2017-11-10 2020-06-09 Taiwan Semiconductor Manufacturing Co., Ltd. Epitaxial structures for fin-like field effect transistors
US10366915B2 (en) 2017-11-15 2019-07-30 Taiwan Semiconductor Manufacturing Co., Ltd. FinFET devices with embedded air gaps and the fabrication thereof
US10680106B2 (en) 2017-11-15 2020-06-09 Taiwan Semiconductor Manufacturing Co., Ltd. Method of forming source/drain epitaxial stacks
US10840358B2 (en) 2017-11-15 2020-11-17 Taiwan Semiconductor Manufacturing Co., Ltd. Method for manufacturing semiconductor structure with source/drain structure having modified shape
US10510619B2 (en) 2017-11-17 2019-12-17 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor structure and method for manufacturing the same
US10497628B2 (en) 2017-11-22 2019-12-03 Taiwan Semiconductor Manufacturing Co., Ltd. Methods of forming epitaxial structures in fin-like field effect transistors
US10971493B2 (en) 2017-11-27 2021-04-06 Taiwan Semiconductor Manufacturing Company Ltd. Integrated circuit device with high mobility and system of forming the integrated circuit
US10840154B2 (en) 2017-11-28 2020-11-17 Taiwan Semiconductor Manufacturing Co.. Ltd. Method for forming semiconductor structure with high aspect ratio
US10804378B2 (en) 2017-11-29 2020-10-13 Taiwan Semiconductor Manufacturing Co., Ltd. Method for semiconductor device fabrication with improved epitaxial source/drain proximity control
US10319581B1 (en) 2017-11-30 2019-06-11 Taiwan Semiconductor Manufacturing Co., Ltd. Cut metal gate process for reducing transistor spacing
US10446669B2 (en) 2017-11-30 2019-10-15 Taiwan Semiconductor Manufacturing Co., Ltd. Source and drain surface treatment for multi-gate field effect transistors
US10510894B2 (en) 2017-11-30 2019-12-17 Taiwan Semiconductor Manufacturing Co., Ltd. Isolation structure having different distances to adjacent FinFET devices
US10510874B2 (en) * 2017-11-30 2019-12-17 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device
US10461171B2 (en) 2018-01-12 2019-10-29 Taiwan Semiconductor Manufacturing Co., Ltd. Structure and formation method of semiconductor device with metal gate stacks
US10522656B2 (en) 2018-02-28 2019-12-31 Taiwan Semiconductor Manufacturing Co., Ltd Forming epitaxial structures in fin field effect transistors
US10510776B2 (en) 2018-03-29 2019-12-17 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor device with common active area and method for manufacturing the same
US10854615B2 (en) 2018-03-30 2020-12-01 Taiwan Semiconductor Manufacturing Co., Ltd. FinFET having non-merging epitaxially grown source/drains
US10522546B2 (en) 2018-04-20 2019-12-31 Taiwan Semiconductor Manufacturing Co., Ltd FinFET devices with dummy fins having multiple dielectric layers
US11270994B2 (en) 2018-04-20 2022-03-08 Taiwan Semiconductor Manufacturing Company, Ltd. Gate structure, fin field-effect transistor, and method of manufacturing fin-field effect transistor
US10269655B1 (en) 2018-05-30 2019-04-23 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method
US10644125B2 (en) 2018-06-14 2020-05-05 Taiwan Semiconductor Manufacturing Co., Ltd. Metal gates and manufacturing methods thereof
US11302535B2 (en) 2018-06-27 2022-04-12 Taiwan Semiconductor Manufacturing Co., Ltd. Performing annealing process to improve fin quality of a FinFET semiconductor
US10861973B2 (en) 2018-06-27 2020-12-08 Taiwan Semiconductor Manufacturing Co., Ltd. Negative capacitance transistor with a diffusion blocking layer
US10790352B2 (en) 2018-06-28 2020-09-29 Taiwan Semiconductor Manufacturing Co., Ltd. High density capacitor implemented using FinFET
US10388771B1 (en) 2018-06-28 2019-08-20 Taiwan Semiconductor Manufacturing Co., Ltd. Method and device for forming cut-metal-gate feature
US11296225B2 (en) 2018-06-29 2022-04-05 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET device and method of forming same
US10840375B2 (en) 2018-06-29 2020-11-17 Taiwan Semiconductor Manufacturing Co., Ltd. Integrated circuits with channel-strain liner
US10861969B2 (en) 2018-07-16 2020-12-08 Taiwan Semiconductor Manufacturing Co., Ltd. Method of forming FinFET structure with reduced Fin buckling
US10535667B1 (en) 2018-07-30 2020-01-14 Taiwan Semiconductor Manufacturing Co., Ltd. Memory array and semiconductor chip
US10629490B2 (en) 2018-07-31 2020-04-21 Taiwan Semiconductor Manufacturing Co., Ltd. Fin-type field-effect transistor device and method of fabricating the same
US11069692B2 (en) 2018-07-31 2021-07-20 Taiwan Semiconductor Manufacturing Co., Ltd. FinFET SRAM cells with dielectric fins
US10886226B2 (en) 2018-07-31 2021-01-05 Taiwan Semiconductor Manufacturing Co, Ltd. Conductive contact having staircase barrier layers
US10879393B2 (en) 2018-08-14 2020-12-29 Taiwan Semiconductor Manufacturing Co., Ltd. Methods of fabricating semiconductor devices having gate structure with bent sidewalls
US10998241B2 (en) 2018-09-19 2021-05-04 Taiwan Semiconductor Manufacturing Co., Ltd. Selective dual silicide formation using a maskless fabrication process flow
US11437385B2 (en) 2018-09-24 2022-09-06 Taiwan Semiconductor Manufacturing Co., Ltd. FinFET SRAM cells with reduced fin pitch
US11349008B2 (en) 2018-09-27 2022-05-31 Taiwan Semiconductor Manufacturing Co., Ltd. Negative capacitance transistor having a multilayer ferroelectric structure or a ferroelectric layer with a gradient doping profile
US11171209B2 (en) 2018-09-27 2021-11-09 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method of manufacture
US11289583B2 (en) 2018-09-28 2022-03-29 Taiwan Semiconductor Manufacturing Co., Ltd. High aspect ratio gate structure formation
US11222958B2 (en) 2018-09-28 2022-01-11 Taiwan Semiconductor Manufacturing Co., Ltd. Negative capacitance transistor with external ferroelectric structure
US11094597B2 (en) 2018-09-28 2021-08-17 Taiwan Semiconductor Manufacturing Co., Ltd. Structure and formation method of semiconductor device with fin structures
US10971605B2 (en) 2018-10-22 2021-04-06 Taiwan Semiconductor Manufacturing Co., Ltd. Dummy dielectric fin design for parasitic capacitance reduction
US10833167B2 (en) 2018-10-26 2020-11-10 Taiwan Semiconductor Manufacturing Co., Ltd. Fin field effect transistor (finFET) device structure and method for forming the same
US10868183B2 (en) 2018-10-31 2020-12-15 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET device and methods of forming the same
US10950730B2 (en) 2018-10-31 2021-03-16 Taiwan Semiconductor Manufacturing Co., Ltd. Merged source/drain features
US11296077B2 (en) * 2018-11-19 2022-04-05 Taiwan Semiconductor Manufacturing Company, Ltd. Transistors with recessed silicon cap and method forming same
US10868185B2 (en) 2018-11-27 2020-12-15 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor structure and method of forming the same
US11183574B2 (en) * 2019-05-24 2021-11-23 Taiwan Semiconductor Manufacturing Co., Ltd. Work function layers for transistor gate electrodes
US10879379B2 (en) 2019-05-30 2020-12-29 Taiwan Semiconductor Manufacturing Co., Ltd. Multi-gate device and related methods
US10868174B1 (en) 2019-06-14 2020-12-15 Taiwan Semiconductor Manufacturing Co., Ltd. Devices with strained isolation features
US11133223B2 (en) 2019-07-16 2021-09-28 Taiwan Semiconductor Manufacturing Co., Ltd. Selective epitaxy
US11282934B2 (en) 2019-07-26 2022-03-22 Taiwan Semiconductor Manufacturing Co., Ltd. Structure for metal gate electrode and method of fabrication
US10985266B2 (en) 2019-08-20 2021-04-20 Taiwan Semiconductor Manufacturing Company, Ltd. Method of gap filling for semiconductor device
US11133386B2 (en) 2019-08-27 2021-09-28 Taiwan Semiconductor Manufacturing Co., Ltd. Multi-layer fin structure
US11489063B2 (en) 2019-08-30 2022-11-01 Taiwan Semiconductor Manufacturing Co., Ltd Method of manufacturing a source/drain feature in a multi-gate semiconductor structure
US11342231B2 (en) 2019-09-17 2022-05-24 Taiwan Semiconductor Manufacturing Co., Ltd. Integrated circuit device with low threshold voltage
US11094821B2 (en) 2019-09-17 2021-08-17 Taiwan Semiconductor Manufacturing Co., Ltd. Transistor structure and method with strain effect
US11646311B2 (en) 2019-09-23 2023-05-09 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method of fabricating the same
US11164868B2 (en) 2019-09-24 2021-11-02 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device
US11482610B2 (en) 2019-09-26 2022-10-25 Taiwan Semiconductor Manufacturing Co. Method of forming a gate structure
US11670551B2 (en) 2019-09-26 2023-06-06 Taiwan Semiconductor Manufacturing Co., Ltd. Interface trap charge density reduction
US11621224B2 (en) 2019-09-26 2023-04-04 Taiwan Semiconductor Manufacturing Co. Ltd. Contact features and methods of fabricating the same in semiconductor devices
US11728405B2 (en) 2019-09-28 2023-08-15 Taiwan Semiconductor Manufacturing Co., Ltd. Stress-inducing silicon liner in semiconductor devices
US11018257B2 (en) 2019-10-18 2021-05-25 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device structure having a plurality of threshold voltages and method of forming the same
US11417748B2 (en) 2019-10-30 2022-08-16 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method of fabricating a semiconductor device
US11244899B2 (en) 2020-01-17 2022-02-08 Taiwan Semiconductor Manufacturing Co., Ltd. Butted contacts and methods of fabricating the same in semiconductor devices
US11610822B2 (en) 2020-01-31 2023-03-21 Taiwan Semiconductor Manufacturing Co., Ltd. Structures for tuning threshold voltage
US11557590B2 (en) 2020-02-19 2023-01-17 Taiwan Semiconductor Manufacturing Co., Ltd. Transistor gate profile optimization
US11862712B2 (en) 2020-02-19 2024-01-02 Taiwan Semiconductor Manufacturing Co., Ltd. Methods of semiconductor device fabrication including growing epitaxial features using different carrier gases
US11257950B2 (en) 2020-02-24 2022-02-22 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor structure and manufacturing method for the semiconductor structure
US11715781B2 (en) 2020-02-26 2023-08-01 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor devices with improved capacitors
US11515211B2 (en) 2020-02-27 2022-11-29 Taiwan Semiconductor Manufacturing Co., Ltd. Cut EPI process and structures
US11404570B2 (en) 2020-02-27 2022-08-02 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor devices with embedded ferroelectric field effect transistors
US11769820B2 (en) 2020-02-27 2023-09-26 Taiwan Semiconductor Manufacturing Co., Ltd. Methods of manufacturing a FinFET by forming a hollow area in the epitaxial source/drain region
CN113113359A (zh) 2020-02-27 2021-07-13 台湾积体电路制造股份有限公司 半导体装置的制造方法
TW202139270A (zh) 2020-02-27 2021-10-16 台灣積體電路製造股份有限公司 半導體裝置的形成方法
US11374128B2 (en) 2020-02-27 2022-06-28 Taiwan Semiconductor Manufacturing Co., Ltd. Method and structure for air gap inner spacer in gate-all-around devices
US12022643B2 (en) 2020-03-31 2024-06-25 Taiwan Semiconductor Manufacturing Co., Ltd. Multi-layer high-k gate dielectric structure
US11271096B2 (en) 2020-04-01 2022-03-08 Taiwan Semiconductor Manufacturing Co., Ltd. Method for forming fin field effect transistor device structure
US11309398B2 (en) 2020-04-01 2022-04-19 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor device and manufacturing method for the semiconductor device
US11670692B2 (en) 2020-05-13 2023-06-06 Taiwan Semiconductor Manufacturing Co., Ltd. Gate-all-around devices having self-aligned capping between channel and backside power rail
US11791218B2 (en) 2020-05-20 2023-10-17 Taiwan Semiconductor Manufacturing Co., Ltd. Dipole patterning for CMOS devices
US11302798B2 (en) 2020-05-29 2022-04-12 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor devices with air gate spacer and air gate cap
US11374006B2 (en) 2020-06-12 2022-06-28 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method of forming the same
US11315924B2 (en) 2020-06-30 2022-04-26 Taiwan Semiconductor Manufacturing Co., Ltd. Isolation structure for preventing unintentional merging of epitaxially grown source/drain
US11355587B2 (en) 2020-08-06 2022-06-07 Taiwan Semiconductor Manufacturing Co., Ltd. Source/drain EPI structure for device boost
US11728391B2 (en) 2020-08-07 2023-08-15 Taiwan Semiconductor Manufacturing Co., Ltd. 2d-channel transistor structure with source-drain engineering
US12002766B2 (en) 2020-08-18 2024-06-04 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor structure having isolations between fins and comprising materials with different thermal expansion coefficients (CTE)
US11615962B2 (en) 2020-09-11 2023-03-28 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor structures and methods thereof
US11600533B2 (en) 2020-09-18 2023-03-07 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device fabrication methods and structures thereof
US11349002B2 (en) 2020-09-25 2022-05-31 Taiwan Semiconductor Manufacturing Company, Ltd. Isolation structure for for isolating epitaxially grown source/drain regions and method of fabrication thereof
US11521971B2 (en) 2020-11-13 2022-12-06 Taiwan Semiconductor Manufacturing Company, Ltd. Gate dielectric having a non-uniform thickness profile
US11784218B2 (en) 2021-01-08 2023-10-10 Taiwan Semiconductor Manufacturing Company, Ltd. Gate air spacer protection during source/drain via hole etching
US11527622B2 (en) 2021-01-08 2022-12-13 Taiwan Semiconductor Manufacturing Company, Ltd. Effective work function tuning via silicide induced interface dipole modulation for metal gates
US11658216B2 (en) 2021-01-14 2023-05-23 Taiwan Semiconductor Manufacturing Company, Ltd. Method and structure for metal gate boundary isolation
US11532522B2 (en) 2021-01-19 2022-12-20 Taiwan Semiconductor Manufacturing Company, Ltd. Source/drain EPI structure for improving contact quality
US11626495B2 (en) 2021-02-26 2023-04-11 Taiwan Semiconductor Manufacturing Company, Ltd. Protective liner for source/drain contact to prevent electrical bridging while minimizing resistance
US11855143B2 (en) 2021-02-26 2023-12-26 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor structures and methods thereof
US11688768B2 (en) * 2021-03-05 2023-06-27 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit structure with source/drain spacers
US11876119B2 (en) 2021-03-05 2024-01-16 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device with gate isolation features and fabrication method of the same
US11658074B2 (en) 2021-04-08 2023-05-23 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and method for FinFET device with source/drain modulation
US11784228B2 (en) 2021-04-09 2023-10-10 Taiwan Semiconductor Manufacturing Company, Ltd. Process and structure for source/drain contacts
US11996484B2 (en) 2021-05-13 2024-05-28 Taiwan Semiconductor Manufacturing Company, Ltd. Nano-sheet-based complementary metal-oxide-semiconductor devices with asymmetric inner spacers
US11688645B2 (en) 2021-06-17 2023-06-27 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and formation method of semiconductor device with fin structures
US11942329B2 (en) 2021-07-23 2024-03-26 Taiwan Semiconductor Manufacturing Company, Ltd. Formation method of semiconductor device with dielectric isolation structure

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100903383B1 (ko) * 2007-07-31 2009-06-23 주식회사 하이닉스반도체 일함수가 조절된 게이트전극을 구비한 트랜지스터 및 그를구비하는 메모리소자
US8008136B2 (en) * 2003-09-03 2011-08-30 Advanced Micro Devices, Inc. Fully silicided gate structure for FinFET devices

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5959357A (en) * 1998-02-17 1999-09-28 General Electric Company Fet array for operation at different power levels
US6174791B1 (en) * 1999-03-25 2001-01-16 United Microelectronics Corp. Method for a pre-amorphization
US20020132413A1 (en) * 2001-03-13 2002-09-19 Ting-Chang Chang Method of fabricating a MOS transistor
US6977194B2 (en) * 2003-10-30 2005-12-20 International Business Machines Corporation Structure and method to improve channel mobility by gate electrode stress modification
US7361958B2 (en) * 2004-09-30 2008-04-22 Intel Corporation Nonplanar transistors with metal gate electrodes
US7462538B2 (en) * 2005-11-15 2008-12-09 Infineon Technologies Ag Methods of manufacturing multiple gate CMOS transistors having different gate dielectric materials
JP2009527105A (ja) * 2006-02-13 2009-07-23 エヌエックスピー ビー ヴィ 異なった動作機能を示すゲートを有する２重ゲート半導体デバイスおよびその製造方法
JP2008124393A (ja) * 2006-11-15 2008-05-29 Renesas Technology Corp 半導体装置の製造方法
US7400525B1 (en) * 2007-01-11 2008-07-15 International Business Machines Corporation Memory cell with independent-gate controlled access devices and memory using the cell
US7834399B2 (en) 2007-06-05 2010-11-16 International Business Machines Corporation Dual stress memorization technique for CMOS application
US7858482B2 (en) 2008-03-31 2010-12-28 Freescale Semiconductor, Inc. Method of forming a semiconductor device using stress memorization
WO2009153712A1 (en) * 2008-06-17 2009-12-23 Nxp B.V. Finfet method and device
US8629478B2 (en) * 2009-07-31 2014-01-14 Taiwan Semiconductor Manufacturing Company, Ltd. Fin structure for high mobility multiple-gate transistor
US8946028B2 (en) * 2009-10-06 2015-02-03 International Business Machines Corporation Merged FinFETs and method of manufacturing the same
US8207038B2 (en) * 2010-05-24 2012-06-26 International Business Machines Corporation Stressed Fin-FET devices with low contact resistance
US9263342B2 (en) 2012-03-02 2016-02-16 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device having a strained region
US20130237026A1 (en) 2012-03-09 2013-09-12 Taiwan Semiconductor Manufacturing Company, Ltd., ("Tsmc") Finfet device having a strained region

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8008136B2 (en) * 2003-09-03 2011-08-30 Advanced Micro Devices, Inc. Fully silicided gate structure for FinFET devices
KR100903383B1 (ko) * 2007-07-31 2009-06-23 주식회사 하이닉스반도체 일함수가 조절된 게이트전극을 구비한 트랜지스터 및 그를구비하는 메모리소자

Also Published As

Publication number Publication date
CN103296086A (zh) 2013-09-11
CN103296086B (zh) 2016-08-03
US9397097B2 (en) 2016-07-19
US20150048460A1 (en) 2015-02-19
KR20130100656A (ko) 2013-09-11
US8847293B2 (en) 2014-09-30
US20130228830A1 (en) 2013-09-05

Similar Documents

Publication Publication Date Title
KR101452039B1 (ko) 반도체 장치를 위한 게이트 구조
US10867865B2 (en) Method and structure for FinFET isolation
CN109216354B (zh) 金属栅极结构切割工艺
KR101769213B1 (ko) 복수-게이트 소자 및 그의 제조 방법
US8994116B2 (en) Hybrid gate process for fabricating FinFET device
US8586436B2 (en) Method of forming a variety of replacement gate types including replacement gate types on a hybrid semiconductor device
US9461041B2 (en) Metal gate finFET device
US8658525B2 (en) Methods for a gate replacement process
KR101393781B1 (ko) 변형된 영역을 갖는 반도체 소자
KR101334465B1 (ko) 개선된 실리사이드 형성 및 연관된 장치
KR101386783B1 (ko) 반도체 디바이스를 위한 게이트 구조
CN105789306B (zh) 半导体器件及其制造方法
KR20150065151A (ko) 변형층을 구비한 반도체 디바이스
CN115241186A (zh) 具有电介质特征的半导体结构及其制造方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
AMND Amendment
E601 Decision to refuse application
AMND Amendment
X701 Decision to grant (after re-examination)
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20170928

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20180928

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20190926

Year of fee payment: 6