CN101136437A - 半导体器件及其制造方法 - Google Patents

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Abstract

半导体器件及其制造方法。本发明公开一种通过电极的接触电阻和电极本身的电阻的减小而具有增强性能的具有场效应晶体管(FET)的半导体器件。该FET包括n型FET，其具有在半导体衬底中形成的通道区，绝缘地覆盖通道区的栅电极，以及在通道区的两端形成的一对源和漏电极。源/漏电极由第一金属的硅化物制成。包含第二金属的界面层在衬底和第一金属之间的界面中形成。第二金属的功函数小于第一金属的硅化物的功函数，并且第二金属硅化物的功函数小于第一金属硅化物的功函数。本发明还公开了半导体器件的制造方法。

Description

半导体器件及其制造方法
相关申请的交叉引用
[0001]本申请基于2006年8月29日提交的日本专利申请2006-231532号并要求其优先权，在此引用其全部内容作为参考。
技术领域
[0002]本发明一般地涉及半导体器件技术，尤其涉及包括具有接触电阻减小的源/漏电极的多于一个场效应晶体管的半导体器件。本发明也涉及制造该器件的方法。
背景技术
[0003]为了提高超大规模集成(ULSI)半导体电路的性能，增强作为ULSI芯片的主要构成元件的场效应晶体管(FET)的性能是必然的。直到今天，这种高性能FET的研制主要通过小型化技术进展。但是，近年来，报告出小型化的决定性限制。限制之一是源/漏极区的电极的寄生电阻的增加，如S.D.Kim等人在“Advanced modeland analysis for series resistance in sub-100nm CMOS including poly-deposition and overlap doping gradient effect(在包括多次沉积和交迭掺杂梯度效应的亚100nm CMOS中串联电阻的高级模型和分析)”，国际电气和器件会议(IEDM)，技术文摘，No.31.3(2000)中提出的。
[0004]寄生电阻典型地包括两个主要元素：电极本身的电阻，以及电极与其底层半导体衬底之间的接触电阻。即使当通过FET的规模减小而减小通道部分的电阻时，如果电极的寄生电阻保持不能减小，则几乎不可得到器件性能增强。在现有的金属氧化物半导体FET(MOSFET)中，一种主要方法是使用硅化镍(NiSi)作为源/漏电极的材料。但是，为了实现MOSFET的进一步小型化，感觉需要比NiSi电极的情况更严格地减小寄生电阻。
[0005]最近，为了将电极接触电阻进一步减小到低于NiSi电极的程度，已经提出使用多种不同的金属硅化物用于n型FET和p型FET之间的电极的技术。这称作“双硅化物”。使用这种技术，功函数大的金属硅化物用于p型FET而功函数较小的金属硅化物用于n型FET。
[0006]使用这种双硅化物设计使得能够降低相对于金属硅化物电极与扩散层(半导体衬底)之间的空穴和电子的肖特基势垒的电平，从而减小接触电阻。最近的研究揭示，在p型FET中使用的大功函数金属硅化物的一种优选实例是贵金属的硅化物，然而在n型FET中使用的低功函数金属硅化物的实例是稀土金属的硅化物。
[0007]不幸地，即使当接触电阻通过p和n型FET之间这种不同金属硅化物的分别使用而减小时，产生的器件仍然面临由其金属材料确定的电极本身的电阻可以增加从而变得大于NiSi电极的电阻的事实而发生的性能退化的风险。避免这一点的方法是使用JP-A-2005-123626(KOKAI)中公开的、用于在其自身电阻低的一层金属硅化物和与其关联的扩散层之间的界面中形成非连接金属簇的技术。该技术是利用所谓Kirkendall效应的技术：合金中各个构成元素的原子表现为以不同速度扩散。已经报告，使用这种技术，界面的非连接金属簇在其金属功函数方面可优化，从而使得能够获得冲突的目标-也就是，减小电极的接触电阻和减小这种电极本身的电阻。
[0008]然而，在JP-A-2005-123626(KOKAI)讲授的技术中，设计电极的金属簇和金属硅化物在界面处混合存在的器件结构是必须的。成功地执行使用Kirkendall效应的制造过程是必然的。同样必然地，用于金属簇的金属材料限制为几乎不可硅化的一种特定金属。因为这些代价的存在，现有已知方法的优点不伴随下面的问题是不能获得的：充分降低肖特基势垒是困难的，这导致电极接触电阻的充分减小的不可避免的困难。
发明内容
[0009]本发明已经考虑到上面的技术背景而创造，并且其目的在于提供一种半导体器件，包括其性能通过减小电极的接触电阻和电极本身的电阻而增强的场效应晶体管，以及提供该器件的制造方法。
[0010]根据本发明第一优选形式的半导体器件包括n型场效应晶体管(FET)，其具有在半导体衬底中形成的n型场效应晶体管的通道区，在通道区的表面上形成的栅电极，栅极绝缘薄膜位于其间，以及在通道区的两侧上形成的一对源和漏电极。源和漏电极由第一金属的硅化物制成。包含第二金属的第一界面层在衬底和第一金属硅化物之间的界面处形成。第二金属的功函数比第一金属硅化物小，同时，第二金属硅化物的功函数比第一金属硅化物小。
[0011]根据本发明第二形式的半导体器件包括p型FET，其具有在半导体衬底中形成的p型场效应晶体管的通道区，在通道区的表面上形成的栅电极，栅极绝缘薄膜位于其间，以及在通道区的两侧上形成的一对源和漏电极。源和漏电极由第一金属的硅化物制成。包含第二金属的第一界面层在衬底和第一金属硅化物之间的界面处形成。第二金属的功函数比第一金属硅化物大，同时，第二金属硅化物的功函数比第一金属硅化物大。
[0012]根据本发明第三形式的半导体器件包括p型FET，其具有在半导体衬底中形成的p型场效应晶体管的通道区，在通道区的表面上形成的栅电极，栅极绝缘薄膜位于其间，以及在通道区的两侧上形成的一对源和漏电极。源和漏电极由第一金属的硅锗化物或锗化物制成。包含第二金属的第一界面层在衬底和第一金属的硅锗化物和锗化物之一之间的界面处形成。第二金属的功函数大于第一金属的硅锗化物或锗化物，第二金属的硅锗化物或锗化物的功函数大于第一金属的硅锗化物和锗化物的任何一个。
[0013]根据本发明第四形式的半导体器件包括n型FET，其具有在半导体衬底中形成的第一通道区，在第一通道区的表面上形成的第一栅电极，栅极绝缘薄膜位于其间，以及在第一通道区的两侧上形成的第一对源和漏电极。该器件也包括p型FET，其具有在衬底中形成的第二通道区，在第二通道区的表面上形成的第二栅电极，栅极绝缘薄膜位于其间，以及在第二通道区的两侧上形成的第二对源和漏电极。第一源/漏电极由第一金属的第一硅化物形成，其中包含第二金属的第一界面层在衬底和第一硅化物之间的界面处形成。第二源/漏电极由第一金属的第二硅化物形成，其中包含第三金属的第二界面层在衬底和第二硅化物之间的界面处形成。第二金属的功函数小于第一硅化物，同时，第二金属硅化物的功函数小于第一硅化物。第三金属的功函数大于第二硅化物，并且第三金属的硅化物的功函数大于第二硅化物。
[0014]一种制造本发明第一形式的半导体器件的方法是制造包括n型FET的半导体器件的过程。该方法包括在半导体衬底上形成栅电极，栅极绝缘薄膜位于其间，沉积第一金属，执行第一热处理以硅化第一金属从而形成第一金属的硅化物用作一对源和漏电极，在第一金属硅化物的表面上沉积第二金属，并且执行第二热处理以分离衬底和第一金属硅化物的界面处的第二金属从而形成其中包含第二金属的界面层的步骤。第二金属的功函数小于第一金属硅化物；第二金属的硅化物的功函数小于第一金属硅化物。
[0015]一种制造本发明第二形式的半导体器件的方法是制造包括p型FET的半导体器件的过程。该方法包括在半导体衬底上形成栅电极，栅极绝缘薄膜位于其间，沉积第一金属，执行第一热处理以硅化第一金属从而形成第一金属的硅化物用作一对源和漏电极，在第一金属硅化物的表面上沉积第二金属，并且执行第二热处理以分离衬底和第一金属硅化物之间的界面处的第二金属从而形成其中包含第二金属的界面层的步骤。第二金属的功函数大于第一金属硅化物，同时，第二金属的硅化物的功函数大于第一金属硅化物。
[0016]一种制造本发明第三形式的半导体器件的方法是制造在半导体衬底上具有n型FET和p型FET的半导体器件的过程。该方法包括在衬底上形成栅电极，栅极绝缘薄膜位于其间，沉积第一金属，执行第一热处理以硅化第一金属从而形成第一硅化物用作n型FET的源和漏电极以及第二硅化物用作p型FET的源和漏电极，在第一硅化物的表面上沉积第二金属，执行第二热处理以分离衬底和第一硅化物之间的界面处的第二金属从而形成其中包含第二金属的第一界面层，在第二硅化物的表面上沉积第三金属，并且执行第三热处理以分离衬底和第二硅化物之间的界面处的第三金属从而形成包含第三金属的第二界面层的步骤。第二金属的功函数小于第一硅化物，第二金属的硅化物的功函数小于第一硅化物。第三金属的功函数大于第二硅化物；第三金属的硅化物的功函数大于第二硅化物。
[0017]根据本发明，提供包括其性能通过减小电极的接触电阻和它们自身的电阻而增强的多于一个FET的预期半导体器件，以及提供该器件的制造方法变得可能。
附图说明
[0018]图1A和1B描绘根据本发明第一实施方案具有n型场效应晶体管(FET)的半导体器件的横截面视图。
图2至10以横截面描绘图1A-1B中显示的半导体器件的制造中的一些主要步骤。
图11A和11B显示根据第一实施方案的修改实例具有n型FET的半导体器件的截面图。
图12A-12B是根据第一实施方案的另一种修改具有n型FET的半导体器件的截面图。
图13A-13B是根据第一实施方案的再一种修改具有n型FET的半导体器件的截面图。
图14A-14B是根据本发明第二实施方案具有n型FET的半导体器件的截面图。
图15A-15B和16A-16B分别是根据第二实施方案的修改具有n型FET的半导体器件的截面图。
图17A-17B是根据本发明第三实施方案具有n型FET的半导体器件的截面图。
图18A-18B是根据第三实施方案的修改具有n型FET的半导体器件的截面图。
图19A-19B是根据本发明第四实施方案具有n型FET的半导体器件的截面图。
图20A-20B是根据本发明第五实施方案具有n型FET的半导体器件的截面图。
图21A-21B是根据本发明第六实施方案具有p型FET的半导体器件的截面图。
图22至30以横截面描绘第六实施方案的半导体器件的制造中的一些主要步骤。
图31A-31B是根据本发明第七实施方案具有p型FET的半导体器件的截面图。
图32A是根据本发明第八实施方案具有FET的半导体器件的截面图；以及图32B-32C是器件的放大部分截面图。
图33至47以横截面描绘第八实施方案的半导体器件的制造中的一些主要步骤。
图48A是根据本发明第九实施方案具有FET的半导体器件的截面图；以及图48B-48C是器件的放大部分截面图。
图49至55以横截面描绘第九实施方案的半导体器件的制造中的一些主要步骤。
图56A是根据本发明第十实施方案具有FET的半导体器件的截面图；以及图56B-56C是器件的放大部分截面图。
图57至63以横截面描绘第十实施方案的半导体器件的制造中的一些主要步骤。
具体实施方式
[0019]下面将参考附随附图描述本发明的几种实施方案。
实施方案1
[0020]包括具体化本发明的n型金属绝缘体半导体场效应晶体管(nMISFET)的半导体器件在图1A和1B中显示，其中图1A是实施方案器件的整体FET结构的截面图，然而图1B是nMISFET的源/漏极(S/D)区的一个的放大截面图。
[0021]这里显示的半导体器件在半导体衬底与S/D电极的金属的硅化物之间的界面中具有界面层。界面层包含与组成S/D电极的金属硅化物的金属不同的金属。布置器件的nMISFET使得形成界面层的该金属也存在于S/D电极的硅化物中-也就是，在硅化物S/D电极的晶粒间界。非常重要地，特别地设计形成界面层的金属，使得金属和该金属的硅化物的功函数都小于S/D电极硅化物。
[0022]应当注意，在下面的描述中，术语“功函数”指在给定材料中电子从费米能级移动或迁移至真空所需的能量。
[0023]更具体地，如图1A-1B中所示，半导体器件在其顶面上具有p型硅(Si)衬底200，通道区106限定于其中。栅电极在通道区上形成，栅极绝缘薄膜101夹在其间。该栅电极例如具有所谓“完全硅化(FUSI)”结构，其由作为第一金属(这里，镍(Ni))的硅化物的硅化镍(NiSi)110b形成。
[0024]栅电极具有相对的侧壁，由例如氮化硅(SiN)制成的栅极侧壁电介质薄膜104在每个侧壁上形成。一对横向间隔的扩散层109以这种方式在Si衬底200的表面中形成，即在栅电极下面的通道区106位于掺杂有所选n型杂质也就是砷(As)的这些扩散109之间。在通道区106的两端，提供由作为第一金属例如Ni的硅化物的NiSi制成的源和漏电极110a。
[0025]该器件还具有位于Si衬底200中每个扩散层109与由NiSi制成的相关联源/漏(S/D)电极110a之间的界面中由第二金属例如铒(Er)制成的界面层120a。这里注意，第二金属Er存在于NiSi S/D电极110a中，如图1B中更好地显示的。更准确地，存在于S/D电极110a中的第二金属Er位于形成该S/D电极的NiSi材料的晶粒间界。
[0026]这里注意，第二金属Er的功函数小于S/D电极110a的NiSi，同时，作为Er的硅化物的ErSi1.7的功函数也小于NiSi S/D电极110a。该实施方案的半导体器件也具有在栅极绝缘薄膜101与NiSi栅电极110b之间的界面处形成的Er制成的界面层120b，如图1A中所示。
[0027]因为以上述方式布置包括nMISFET的半导体器件以具有功函数小于NiSi S/D电极110a的Er界面层120a，相对于各个NiSiS/D电极110a和与其相关联的S/D扩散109(Si衬底)之间的电子降低肖特基势垒从而减小电极接触电阻变得可能。在现有技术中，已经研究出某些金属硅化物，ErSi1.7，用于S/D电极从而减小其接触电阻。相反地，特别布置实施方案器件以形成由功函数小于ErSi1.7的金属Er制成的界面层。因此，进一步减小电极接触电阻是可能的。
[0028]通常，硅化金属导致功函数变得更接近中间间隙侧。因此，甚至小功函数的金属，例如Er，通过其硅化而表现出功函数的增加。在该实施方案中，将金属以单个元素物质的形式用于界面层允许这种金属本身的小功函数的有效使用，使得肖特基势垒充分地降低从而降低接触电阻。
[0029]实施方案器件结构的另一个特征在于，不像JP-A-2005-123626中公开的技术，界面层金属Er在界面中均匀地形成，而不是处于与S/D电极110a的NiSi材料混合或混杂的状态。这使得能够充分地提供肖特基势垒减小的界面的有效区域。同样考虑到该优点，可获得显著的接触电阻可减小性。
[0030]本实施方案特有的另一个特征在于较小电阻率的NiSi用于S/D电极，从而使得能够以增加的可控性降低各个电极本身的电阻。而且，在该实施方案中，功函数小于NiSi的Er也存在于形成S/D电极的NiSi材料的晶粒间界。因此，这种晶粒间界的界面电阻降低，强迫S/D电极本身的电阻进一步减小。这又使得能够进一步减小nMISFET的寄生电阻。另外，NiSi晶粒间界处Er的存在能够抑制关于界面(表面)能量的NiSi的多余聚集。因此，也可以期待减少结型泄漏的增加，否则因热应力和/或与Si衬底的界面的不规则或曲折形变的发生而引起的硅化物中的断开而发生。这导致半导体器件的可靠性的增加。
[0031]通过设计器件使得小功函数Er界面层120b存在于栅极绝缘薄膜与栅电极硅化物之间的界面中，减小nMISFET的阈值电压变得可能，这又使得能够实现增强的晶体管可驱动性。另外，同样使用FUSI结构，将晶体管驱动期间栅电极侧的损耗抑制在直到高栅极电压的扩展范围内是可能的。这同样有利于晶体管可驱动性的增强。
[0032]已经陈述，使用该实施方案，提供包括除了寄生电阻也就是S/D电极接触电阻和每个S/D电极本身的电阻的减小之外，因阈值电压减小和栅极损耗抑制而提供高性能和提高可靠性的nMISFET的预期半导体器件变得可能。
[0033]S/D电极110a和栅电极110b的硅化物材料并不排他地局限于在该实施方案中使用的NiSi。从S/D电极本身的电阻减小的观点，使用相对低电阻率的其他类似适当硅化物，例如电阻率大约为15μΩcm的NiSi也是优选的。这种硅化物的实例是电阻率大约为20μΩcm的硅化钴(CoSi2)，电阻率大约为15μΩcm的硅化钛(TiSi2)，大约30μΩcm电阻率的硅化铒(ErSi1.7)，大约30μΩcm电阻率的硅化铂(PtSi)，大约30μΩcm电阻率的硅化钇(YSi)，以及大约30μΩcm电阻率的硅化镱(YbSi)。
[0034]用来形成界面层的金属并不局限于如上述实施方案中的Er，并且可以由功函数小于Si的中间间隙的金属，例如功函数大约为3.5eV的Er代替。它的实例是功函数大约为3.1eV的钇(Y)，大约2.59eV的锶(Sr)，大约3.5eV的镧(La)，大约3.9eV的铪(Hf)，大约2.9eV的镱(Yb)，大约4.28eV的铝(Al)以及大约4.12eV的铟(In)。使用这些金属的任何一种是期望的，以相对于电子降低肖特基势垒并且减小接触电阻。
[0035]栅极绝缘薄膜101并不排他地局限于氧化硅薄膜并且可以作为选择由介电常数高于氧化硅的其他电介质材料制成。这种高介电常数电介质材料的实例是La2O5，La2O3，CeO2，ZrO2，HfO2，SrTiO3，PrO3，LaAlO3，Si3N4，Al2O3，Ta2O5和TiO2。作为选择，使用由添加有氮(N)或氟(F)的氧化硅或者高介电常数电介质制成的电介质薄膜也是可能的。其他可使用的实例包括这些化合物的组成比例改变的电介质薄膜，与两种或多种电介质材料的混合物的组合或“混合”薄膜，以及由添加金属离子的氧化硅，例如硅酸锆(Zr)、硅酸铪(Hf)等制成的电介质薄膜。
[0036]接下来将参考图2至10描述制造图1A-1B中显示的半导体器件的方法，其以横截面说明器件制造中的主要过程步骤。
[0037]同样具体化本发明的半导体器件制造方法利用在两种不同的金属之间发生的现象，即通过热处理的施加使得一种金属在另一种金属的晶粒间界中扩散，然后在该金属的表面上分离，并且将该现象应用于这些金属的一种由硅化物材料代替的情况。关于分离现象的讲授例如在M.Yoshitake等人“General rule for predicting surfacesegregation of substrate metal on film surface(预测薄膜表面上衬底金属的表面分离的一般规则)”，真空科学和技术杂志(JVST)A，Vol.19，No.4，pp.1432-1437(2001年七月/八月)中找到。
[0038]首先，如图2中所示，制备p型硅(Si)衬底200。该衬底具有(100)平面的顶面，其中所选杂质例如硼(B)掺杂到大约1015原子每立方厘米(cm-3)的预先确定浓度。在p型Si衬底200的表面中，形成包含氧化硅薄膜的浅槽隔离(STI)区150，其形成图案用于随后在衬底200上形成的相邻电路元件之间的电分离。
[0039]然后，如图3中所示，栅极绝缘薄膜101形成为大约1至2纳米(nm)的等效氧化物厚度(EOT)。接下来，随后用作栅电极的多晶硅薄膜由低压化学汽相沉积(LPCVD)技术沉积到大约100-150nm的厚度。然后，执行光刻和反应离子刻蚀(RIE)过程以选择性地刻蚀，用于形成图案，栅极绝缘薄膜101和栅电极102，使得产生的栅极长度是30nm左右。当需求出现时，可以执行1至2nm的后氧化。
[0040]接下来，如图4中所示，氮化硅(SiN)薄膜由LPCVD沉积到大约8nm的厚度，其然后通过RIE技术经历内刻蚀。使用该RIE内刻蚀，选择性地去除SiN薄膜使得它仅位于栅电极102的侧壁部分，从而形成栅极侧壁电介质薄膜104。
[0041]接下来，如图5中所示，使用栅电极102和侧壁电介质104作为掩模，n型杂质例如砷(As)通过离子注入以大约1×1020原子/立方厘米的浓度掺杂到Si衬底200中，从而形成间隔的n型扩散层109。然后在大约1050℃的温度下对作为结果的器件结构施加杂质激活退火例如尖峰退火。
[0042]接下来，如图6中所示，镍(Ni)薄膜160通过溅射沉积到大约10nm的厚度。
[0043]接下来，如图7中所示，执行大约500℃下的退火(第一热处理)以使得Ni薄膜160和Si衬底200一起化学反应以便硅化，从而形成随后用作源/漏(S/D)电极的一对NiSi电极110a。同时，让多晶硅栅电极102完全反应直到栅极绝缘薄膜101的界面，从而形成NiSi栅电极110b。此后，通过使用所选化学溶液的选择性刻蚀技术去除位于表面的未反应的Ni。
[0044]接下来，如图8中所示，执行溅射以形成大约10nm厚的Er薄膜162，其功函数小于NiSi S/D电极110a和NiSi栅电极110b。这里注意，作为Er的硅化物的ErSi1.7的功函数也小于NiSi电极110a的功函数。
[0045]接下来，如图9中所示，执行大约300-400℃温度下的退火(第二热处理)以使得Er通过NiSi S/D电极110a的晶粒间界扩散到Er薄膜162外。然后，由Er制成的界面层120a在Si衬底200与每个NiSi S/D电极110a之间的界面中形成，同时允许Er存在于NiSi电极110a的晶粒间界中。同时，Er被迫通过NiSi栅电极110b的晶粒间界向外扩散从而在栅极绝缘薄膜101与NiSi栅电极110b之间的界面中形成Er界面层120b。该热处理可以典型地在不活泼或惰性气体例如氮或氩的气氛中，或者作为选择在真空中执行。
[0046]优选地，第二热处理的温度设置得低于第一热处理的温度。这是为了抑制Ni从由第一热处理形成的NiSi层扩散，同时抑制结型泄漏的不必要增加。低温设置也为了减少或防止电极自身的电阻增加，否则因NiSi的成分变化而可能发生。该温度设置从抑制扩散层109在通道方向上延伸和抑制晶体管特性的可能退化的观点是期望的。另外，该温度设置从抑制因Er界面层的硅化而发生的界面层功函数的增加的观点以及抑制NiSi与Er之间的化学反应的观点也是期望的。
[0047]接下来，如图10中所示，通过使用所选化学制剂的选择性刻蚀去除表面中残留的Er。此时，存在于NiSi电极110a-110b的晶粒间界的Er界面层120a-120b的无意去除几乎不发生。可以这样陈述，因为NiSi层110a-110b用作相对于刻蚀的掩模。
[0048]该实施方案的制造方法利用NiSi表面沉积的Er通过热处理从NiSi晶粒间界移动并且在Si衬底或者栅极绝缘薄膜与NiSi之间的界面处分离的现象，如先前陈述的。因此，形成由功函数较小的Er金属制成的界面层以及形成图1A-1B中所示能够充分降低S/D电极与Si衬底之间的肖特基势垒的半导体器件结构变得可能。
[0049]该方法的另一个优点在于在低于金属硅化温度的温度下形成小功函数金属界面层的能力。因此，用于界面层的金属材料并不排他地局限于非硅化的金属，如JP-A-2005-123626中公开的使用Kirkendall效应的制造方法中一样。
实施方案1的修改实例1
[0050]根据图1A-1B的实施方案器件的修改包括nMISFET的半导体器件在图11A-11B中说明。图11A是它的整体晶体管结构的截面图然而图11B是其源/漏极(S/D)区的放大截面图。
[0051]图11A-11B的器件在结构上类似于图1A-1B中显示的结构，其中小功函数金属(Er)界面层120a不存在于NiSi S/D电极110a的晶粒间界。
[0052]即使小功函数金属Er在S/D电极晶粒间界中不存在，图11A-11B的器件因界面层120a中Er的存在而减小电极接触电阻仍然是可能的。另外，小功函数金属例如Er在晶粒间界处存在或不存在可以由材料选择以及由过程参数例如温度、热处理条件和气体气氛的适当设置和调节控制，在图1A-1B中所示器件的制造期间用于界面层金属的分离的第二热处理中。
实施方案1的修改2
[0053]根据图1A-1B中所示器件的另一种修改实例包括nMISFET的半导体器件在图12A和12B中显示。图12A是它的整体FET结构的截面图，并且图12B是其S/D区的放大截面图。
[0054]图12A-12B的器件结构类似于图1A-1B中显示的结构，其中修改其栅电极以具有多晶硅薄膜102和NiSi层110b的多层结构代替上述FUSI结构。该器件实例提供与图1A-1B的器件类似的效应和优点，同时附随关于栅电极侧上损耗可减小性降低的代价。
[0055]图12A-12B的器件实例特有的优点在于它的制造过程避免完全硅化栅电极多晶硅薄膜的需求。这使得能够优化硅化S/D电极的硅化处理。因此，增加制造浅的S/D电极和防止扩散层穿透的过程裕度是期望的。
[0056]另外，为了最大地抑制栅电极损耗，重掺杂杂质例如As或其他到图12A-12B的多晶硅薄膜102中是期望的。
实施方案1的修改3
[0057]根据第一实施方案的另一种修改实例包括nMISFET的半导体器件在图13A-13B中显示。图13A是它的整体FET结构的截面图，并且图13B是其S/D区的放大截面图。
[0058]图13A-13B的器件结构类似于图1A-1B中显示的结构，其中一对间隔的延伸扩散层108另外在S/D扩散层109的内壁形成。这些延伸扩散108掺杂有杂质到1×1019原子/立方厘米的浓度。
[0059]除了图1A-1B的实施方案器件的优点之外，图13A-13B的第三修改器件结构提供实现因轻掺杂延伸扩散108和重掺杂S/D扩散109的轮廓优化而具有增强短通道效应免疫性的高性能FET的能力。
实施方案2
[0060]根据本发明另一种实施方案包括nMISFET的半导体器件在图14A和14B中显示。图14A是它的整体FET结构的截面图然而图14B是其S/D区的一个的放大截面图。
[0061]图14A-14B的实施方案器件类似于图1A-1B中显示的器件，其中NiSi S/D电极110a和Si衬底200之间的界面层由硅化铒ErSi1.7的层112代替并且S/D电极的晶粒间界由ErSi1.7而不是Er制成。
[0062]因为该实施方案器件使用功函数大于Er的ErSi1.7，肖特基势垒可减小性小于第一实施方案。因此，前者器件在电极接触电阻和S/D电极自身电阻的可减小性方面小于后者。该实施方案特有的优点在于它提高半导体器件的耐热性同时提供增加的热稳定性的能力。可以这样陈述，因为它的界面层和晶粒间界由ErSi1.7制成，其在产生能量方面比金属Er更稳定。
[0063]图14A-14B中显示的实施方案器件的制造方法类似于图2-10中显示的制造方法，除了在图9中形成由Er制成的界面层120a之后，另外执行热处理，用于使该Er层120a与Si衬底200反应以便硅化，从而形成图14A或14B中显示的ErSi1.7层112。这里注意，用于硅化的该热处理不一定独立于Er分离的第二热处理而执行：当需求出现时，两个过程可以同时执行。
实施方案2的修改1
[0064]根据第二实施方案的一种修改实例包括nMISFET的半导体器件在图15A-15B中显示。图15A是它的整体FET结构的截面图，并且图15B是其S/D区的放大截面图。
[0065]图15A-15B的器件结构类似于图14A-B中显示的结构，其中NiSi S/D电极110a的晶粒间界处的ErSi1.7层由Er制成的金属层120a代替。通过形成由功函数小于ErSi1.7的Er制成的晶粒间界层120a，除了第二实施方案的效应和优点之外，该修改提供进一步减小NiSi S/D电极本身的电阻的能力是可能的。关于晶粒间界变成ErSi1.7还是Er，这可以在第二实施方案器件的制造中由过程参数例如用于硅化的热处理期间的温度、热处理条件和气体气氛的适当选择充分控制。
实施方案2的修改2
[0066]根据第二实施方案的另一种修改实例包括nMISFET的半导体器件在图16A-16B中显示。图16A是它的整体晶体管结构的截面图，并且图16B是其S/D区的放大截面图。
[0067]图16A-16B的器件结构类似于图14A-B中显示的结构，其中消除NiSi S/D电极110a的间界处的ErSi1.7层112。即使没有ErSi1.7层112，因界面层中小功函数硅化物层的存在而减小接触电阻仍是可能的，像第二实施方案中一样。
[0068]关于ErSi1.7在晶粒间界处存在或不存在，这可以在第二实施方案器件的制造中由过程参数例如用于硅化的热处理期间的温度、热处理条件和气体气氛的适当选择控制。
[0069]该实例器件在用于S/D电极、界面层和栅极绝缘薄膜的材料选择方面，以及在关于多晶硅/NiSi多层栅电极和/或n型延伸扩散层的使用的可修改性方面，以结合第一实施方案陈述的方式也类似于图1A-1B中显示的器件。
实施方案3
[0070]根据本发明另一种实施方案包括nMISFET的半导体器件在图17A和17B中显示。图17A是它的整体FET结构的截面图然而图17B是其S/D区的一个的放大截面图。
[0071]图17A-17B的实施方案器件类似于图1A-1B中显示的器件，其中n型S/D扩散层109从前者中排除。该省略S/D扩散的FET结构对应于S/D电极由肖特基结形成的所谓肖特基晶体管。
[0072]使用肖特基晶体管结构对于抑制短通道效应认为是优选的，因为它没有扩散层的事实。相反地，不可否认，这种肖特基晶体管不能获得因扩散层的杂质引起的肖特基势垒可减小性的优点。显然，S/D电极与Si衬底之间的电阻与具有扩散层的普通FET器件相比变高。这导致获得增加的驱动电流的困难。
[0073]根据该实施方案器件，提供由功函数较小的Er制成的界面层120a，所以当与单独使用NiSi S/D电极110a的先前已知器件结构相比较时，降低肖特基势垒变得可能。因此，这使得甚至在肖特基晶体管中提供所需的驱动电流更容易。
实施方案3的修改
[0074]根据本发明第三实施方案的修改实例具有nMISFET的半导体器件在图18A和18B中显示。图18A是它的整体FET结构的截面图，并且图18B是其S/D区的一个的放大截面图。
[0075]图18A-18B的实施方案器件类似于图17A-B中显示的器件，其中重掺杂n(n+)型浅杂质分离层107另外在每个S/D区中形成。该结构称作杂质分离的肖特基晶体管，其典型实例在JP-A-2005-101588(KOKAI)中公开。根据该修改的器件，除了第三实施方案的效应和优点之外，因浅的重掺杂杂质分离层107的存在而降低肖特基势垒，从而进一步减小接触电阻是可能的。
实施方案4
[0076]根据本发明另一种实施方案具有nMISFET的半导体器件在图19A和19B中显示。图19A是它的整体FET结构的截面图，并且图19B是其S/D区的一个的放大截面图。
[0077]图19A-19B的实施方案器件类似于图1A-1B中显示的器件，其中图1A的衬底由具有埋入层间电介质薄膜400的p型Si衬底200构成的绝缘体上硅(SOI)衬底结构代替，并且nMISFET在SOI衬底的上Si层中形成。
[0078]除了第一实施方案的效应和优点之外，在同样具体化本发明的SOI衬底上形成的nMISFET能够提供结型电容和从S/D区底部的结型泄漏的显著可减小性。因此，减小半导体器件的电气功耗是可能的。另外，因为SOI衬底中埋入绝缘体薄膜400的存在，相邻片上电路元件之间的电绝缘增强。这避免使用元件绝缘耐久电压增加方案的需要。因此，简化器件制造过程。
实施方案5
[0079]根据本发明另一种实施方案具有nMISFET的半导体器件在图20A和20B中显示。图20A是它的结构的透视图，并且图20B是沿着图20A的虚线而获得的平面截面图。
[0080]该实施方案的器件类似于图1A-1B中显示的器件，其中修改nMISFET以具有所谓“翼片”结构。
[0081]如图20A中所示，该实施方案的nMISFET具有它的源极区801、漏极区802和栅极区803，它们在p型半导体衬底200上三维地形成。如从图20B中更好地观看，栅电极具有在通道区106的两侧上形成并且由栅极绝缘薄膜101绝缘的部分。使用该3D结构，当与2D或平面FET相比较时，载流子可控性增强。因此，进一步减小短通道效应是可能的，这导致除了第一实施方案的效应和优点之外，FET器件结构的进一步小型化的实现。
[0082]虽然在该实施方案中公开了具有翼片结构的类型的FET器件，本发明的原理可适用于任何其他3D FET结构，例如双栅极结构，垂直层叠结构等。
实施方案6
[0083]根据本发明另一种实施方案包括p型MISFET(pMISFET)的半导体器件在图21A和21B中显示。图21A是它的整体晶体管结构的截面图，然而图21B是其S/D区的一个的放大截面图。
[0084]该实施方案的器件在由金属硅化物制成的S/D电极与半导体衬底之间的界面中具有界面层。该界面层由与形成S/D电极的硅化物的金属不同的金属制成。布置该实施方案器件的pMISFET使得形成界面层的金属也存在于S/D电极的硅化物的晶粒间界。非常重要地，界面层金属其自身的功函数以及其硅化物的功函数都大于S/D电极硅化物。
[0085]更具体地，如图21A-21B中所示，该器件具有n型Si衬底100，通道区196限定在它的表面中。该器件也具有位于n-Si衬底100上的栅电极，栅极绝缘薄膜101夹在其间。该栅电极具有完全硅化(FUSI)结构，其具有由第一金属，镍的硅化物-也就是硅化镍(NiSi)制成的直立薄膜成分110b的横向阵列。栅电极具有相对的侧壁，由氮化硅(SiN)制成的电介质薄膜104-比方说，栅极侧壁绝缘薄膜在其上形成。
[00861一对间隔的S/D扩散层199在n-Si衬底100中形成，栅电极下面的通道区196横向置于其间。S/D扩散199掺杂有p型杂质例如硼(B)。S/D电极110a提供在通道196的两侧上。这些S/D电极由第一金属，Ni的硅化物-也就是NiSi制成。
[0087]该器件还包括位于Si衬底100中的各个S/D扩散199和与其相关联的NiSi S/D电极110a之间的界面中、由第二金属(这里，铂(Pt))制成的界面层124a。注意，界面层120a的第二金属Pt也存在于NiSi S/D电极110a中。
[0088]更准确地，存在于S/D电极110a内部的第二金属Pt存在于形成这些S/D电极的NiSi材料的晶粒间界。这里注意，第二金属Pt的功函数大于S/D电极110a的NiSi；另外，Pt的硅化物，也就是PtSi，其功函数也大于S/D电极110a的NiSi。实施方案器件还具有在栅极绝缘薄膜101与由NiSi薄膜110b形成的栅电极之间的界面中形成的、由Pt制成的界面层124b。
[0089]使用构造以具有由功函数大于形成S/D电极的NiSi的Pt制成的界面层的具有pMISFET的半导体器件，相对于S/D电极和S/D扩散(Si衬底)之间的空穴降低肖特基势垒变得可能，从而能够减小接触电阻。
[0090]仅通过使用由金属硅化物例如PtSi制成的S/D电极而减小接触电阻的现有已知技术在当前可获得的技术公报中公开。优于这种现有技术的该实施方案的区别特征在于界面层由特别选择的金属Pt制成，其功函数大于PtSi。使用这种材料使得能够进一步减小接触电阻，当与PtSi的情况相比较时。
[0091]通常，硅化金属导致功函数接近中间间隙侧。因此，甚至大功函数的金属，例如Pt，通过其硅化而表现出功函数的降低。在该实施方案中，将金属以“独立”物质的形式用于界面层允许这种金属本身的大功函数的有效使用，使得肖特基势垒充分地降低从而降低接触电阻。
[0092]同样重要地，电阻率较小的NiSi材料以独立于界面层的方式用于S/D电极。因此，也降低电极自身的电阻是可能的。此外，在该实施方案中，比NiSi功函数大的Pt存在于形成S/D电极的NiSi的晶粒间界。这导致相对于晶粒间界处的空穴的界面电阻的降低。因此，进一步减小形成S/D电极的NiSi本身的电阻是可能的，这导致pMISFET的寄生电阻的进一步减小。
[0093]另外，由于NiSi晶粒间界处Pt的存在，NiSi的聚集相对于界面(表面)能量而抑制。这使得可期望增加半导体器件的可靠性，包括抑制或防止因热应力而引起的硅化物中的断电和/或因与Si衬底的界面的多余曲折形变而引起的结型泄漏增加，如图1A-1B中显示的nMISFET器件结构中一样。
[0094]另外，由于栅极绝缘薄膜与栅电极硅化物之间的界面中由大功函数的Pt制成的界面层的存在，降低pMISFET的阈值电压变得可能，从而能够实现高的晶体管可驱动性。使用FUSI栅极结构使得能够将晶体管驱动期间栅电极侧的损耗抑制在直到更高栅极电压的扩展范围内，从而实现高的晶体管可驱动性，以与图1A-B中显示的第一实施方案的nMISFET的情况类似的方式。
[0095]已经陈述在该实施方案中，提供能够减小寄生电阻例如S/D电极的接触电阻以及这种电极本身的电阻、具有pMISFET的预期半导体器件，并且通过阈值电压减小和栅极损耗减小来增强它的性能，同时提高其可靠性是可能的。
[0096]应当注意，源、漏和栅电极的硅化物材料并不仅局限于NiSi。从电极自身电阻减小的观点，使用具有相对低电阻的一些特殊硅化物是优选地，例如电阻率大约为15μΩcm的NiSi，如先前结合第一实施方案的nMISFET器件陈述的。
[0097]在为了接触电阻减小的肖特基势垒降低方面，形成界面层的金属是功函数大于硅的中间间隙的那些金属，例如功函数大约为5.65eV的Pt是期望的，虽然这不解释为限制本发明。其他优选实例包括，但不局限于，功函数大约为5.12eV的钯(Pd)，功函数大约为5.1eV的金(Au)以及功函数大约为5.27eV的铱(Ir)。
[0098]同样注意，栅极绝缘薄膜101的绝缘材料并不局限于氧化硅，并且可以由介电常数高于氧化硅的高介电常数电介质材料代替，当需求出现时，如第一实施方案中陈述的。
[0099]接下来，下面将参考图22-30给出制造图21A-21B的实施方案半导体器件的方法的说明。这些图以横截面说明器件制造中的一些主要过程步骤。
[0100]图22-30的半导体器件制造方法类似于第一实施方案的nMISFET的制造方法在于，两种金属之间热处理的执行导致一种金属表现为扩散到另一种金属的晶粒间界中，然后在其表面中分离的现象应用于两种金属中的一种由硅化物代替的情况。
[0101]首先，如图22中所示，制备n型Si衬底100。该n-Si衬底具有杂质例如磷(P)掺杂到大约1015原子/立方厘米的浓度的(100)平面。在Si衬底100中，形成由氧化硅制成的STI区150。
[0102]然后，如图23中所示，在通道区196的顶面上形成栅极绝缘薄膜101到预先确定的厚度，也就是，大约1-2nm的等效氧化物厚度(EOT)。接下来，通过LPCVD技术沉积随后用作栅电极的形成图案的多晶硅薄膜102到大约100-150nm的厚度。
[0103]然后，使用光刻和RIE技术对其上的栅极绝缘薄膜101和栅电极102形成图案，使得产生的栅极长度是30nm左右。如果必要的话，执行后氧化到1-2nm的程度。
[0104]接下来，如图24中所示，通过LPCVD沉积氮化硅(SiN)薄膜到大约8nm的厚度。此后，对其施 RIE内刻蚀。通过该内刻蚀处理，选择性地刻蚀去除SiN薄膜，使得仅部分留在栅电极102的侧壁上。因此，形成栅极侧壁电介质薄膜104。
[0105]接下来，如图25中所示，使用栅电极102和侧壁绝缘薄膜104作为掩模，杂质例如硼(B)通过离子注入以大约1×1020原子/立方厘米的浓度掺杂到Si衬底100中，从而形成p型扩散层199。然后，在大约1050℃的温度下对其施加激活退火(尖峰退火)。
[0106]接下来，如图26中所示，通过溅射形成镍(Ni)薄膜160到大约10nm的厚度。
[0107]接下来，如图27中所示，执行大约500℃下的退火(第一热处理)以使得Ni薄膜160和Si衬底100一起反应以便硅化，从而形成随后用作源/漏(S/D)电极的一对横向间隔的NiSi层110a。同时，让多晶硅栅电极102完全反应直到与其底层的栅极绝缘薄膜101的界面，从而形成随后用作栅电极的NiSi薄膜110b。此后，使用选择的化学溶液执行位于表面中的未反应Ni成分的选择性剥落或“剥离”。
[0108]接下来，如图28中所示，通过溅射执行沉积以形成大约10nm厚的Pt薄膜164，其功函数大于NiSi层110a和110b。这里注意，作为Pt的硅化物的PtSi材料的功函数也大于S/D电极110a的NiSi。
[0109]接下来，如图29中所示，执行大约300-400℃下的另外退火(第二热处理)以强迫Pt通过NiSi S/D电极110a的晶粒间界扩散到Pt薄膜164外。通过该热扩散，由Pt制成的界面层124a在Si衬底100和每个NiSi S/D电极110a之间的界面中形成。
[0110]非常重要地，仔细设置过程条件和参数使得Pt存在于NiSi S/D电极110a的晶粒间界中。同时，让Pt扩散通过NiSi栅电极110b的晶粒间界，从而在栅极绝缘薄膜101和NiSi栅电极110b之间的界面中形成Pt界面层124b。典型地，该热处理在不活泼或惰性气体例如氮或氩的气氛中，或者作为选择在真空中执行。
[0111]期望地，第二热处理的温度低于第一热处理。这是为了抑制Ni从由第一热处理形成的NiSi层扩散，从而减小结型泄漏的增加。该温度设置也为了抑制电极本身的电阻增加，否则因NiSi材料的可能成分变化而发生。从抑制扩散199在通道方向上的多余延伸和减少晶体管特性的退化的观点，降低第一热处理温度也是期望的。这从下面的其他观点也是期望的：防止因其金属例如Pt或其他的硅化而引起的界面层功函数的增加，以及抑制NiSi与Pt之间的反应。
[0112]接下来，如图30中所示，使用化学制剂执行选择性刻蚀以去除位于表面中的Pt。此时，也位于NiSi电极110a-110b的晶粒间界的Pt界面层124a-124b决不会通过刻蚀而去除，因为NiSi层110a-110b用作防备这种无意刻蚀的掩模。
[0113]该实施方案的制造方法利用NiSi表面沉积的Pt表现为通过热处理从NiSi晶粒间界移动或迁移以在Si衬底或者栅极绝缘薄膜与NiSi之间的界面处分离的现象，如先前陈述的。因此，形成由功函数大的Pt金属制成的界面层，从而制造能够充分降低S/D电极与Si衬底之间的肖特基势垒的、图21A-11B中显示的半导体器件结构变得可能。
[0114]该方法的另一个优点在于在低于金属硅化温度的温度下形成大功函数金属界面层的能力。因此，用于界面层的金属材料并不仅局限于非硅化的金属，不像JP-A-2005-123626中公开的使用Kirkendall效应的制造方法一样。
实施方案7
[0115]根据本发明另一种实施方案包括pMISFET的半导体器件在图31A和32B中显示。图31A是它的整体FET结构的截面图，然而图32B是其S/D区的一个的放大截面图。
[0116]该实施方案器件类似于图21A-B中显示的器件，其中一对硅锗(Si1-xGex)层在通道区196的两端另外地形成，并且S/D电极由锗硅化镍(NiSixGe1-x)层111形成。
[0117]该实施方案的pMISFET的优点在于，由于Si1-xGex层190提供在通道区196的两侧的事实，空穴的迁移率因将晶格畸变施加于通道区196的硅而增加。因此，空穴迁移率进一步增加从而增强pMISFET的可驱动性，同时获得第六实施方案的效应和优点。
[0118]虽然上面陈述了包含本发明的原理包括pMISFET的第七实施方案，但是在S/D电极和栅极绝缘薄膜的材料选择方面，多晶硅/NiSi层叠多层栅极结构的可修改性和/或p型延伸扩散层的使用方面，以及到3D器件结构例如肖特基晶体管、分离的肖特基晶体管、SOI衬底结构和翼片结构的适用性方面，这些类似于图1A-B中显示的nMISFET器件。
实施方案8
[0119]根据本发明另一种实施方案的互补金属氧化物半导体(CMOS)集成电路器件在图32A-32C中显示。如图32A中所示，该CMOS器件在p型Si衬底200上具有N通道MOSFET(NMOSFET)和P通道MOSFET(PMOSFET)，其中前者的结构类似于图1A-1B中显示的结构而后者类似于图21A-B的结构。NMOSFET的源/漏极(S/D)区的一个的放大截面图在图32B中显示，而PMOSFET的S/D区的放大截面图在图32C中显示。
[0120]该CMOSFET器件提供可以从第一和第六实施方案中获得的效应和优点。换句话说，NMOSFET和PMOSFET的每个的寄生电阻因较低接触电阻的实现和电极自身电阻的减小而减小很多，同时因栅极损耗可减小性而增加可驱动性，并且因晶粒间界处金属的存在而提高热阻率或热稳定性。因此，使用该实施方案，实现具有增加可靠性的高性能CMOSFET结构的半导体器件变得可能。
[0121]接下来，下面将参考图33-47描述制造图32A-C的CMOSFET器件的过程。
[0122]首先，如图33中所示，制备p型Si衬底200，其具有硼(B)掺杂到大约1015原子/立方厘米的浓度的(100)平面的顶面。在衬底表面中，形成由氧化硅制成的STI区150的图案。然后，通过离子注入形成n型阱区180和p型阱区280。
[0123]接下来，如图34中所示，由氧化硅制成的栅极绝缘薄膜101形成大约1nm的厚度。然后，随后用作栅电极102的多晶硅薄膜通过LPCVD技术沉积到大约100-150nm的厚度。然后，使用光刻和RIE技术对薄膜101和102形成图案以在其上形成间隔的栅极绝缘薄膜101和栅电极102，每个具有大约30nm的栅极长度。如果必要的话，可以执行1-2nm的后氧化。
[0124]接下来，如图35中所示，在通过LPCVD沉积SiN薄膜到大约8nm的厚度之后，RIE内刻蚀施加到那里。通过该内刻蚀，选择性地去除SiN薄膜，使得它的部分仅位于每个栅电极102的侧壁上。因此，形成栅极侧壁薄膜104。
[0125]接下来，如图36中所示，n阱180由形成图案的光刻胶薄膜覆盖或“屏蔽”。然后，砷(As)杂质通过离子注入掺杂到p阱280中，其中具有相对侧壁绝缘体104的栅电极102用作掩模，从而形成杂质浓度大约为1×1020原子/立方厘米的间隔的n型扩散层109。因此，当p阱280覆盖有光刻胶薄膜时，B杂质离子注入到n阱180中，其相应的栅电极102和其侧壁绝缘体104用作掩模，从而形成杂质浓度大约为1×1020原子/立方厘米的p型扩散层199。产生的器件结构然后经历在大约1050℃的温度下的激活退火(尖峰退火)。
[0126]接下来，如图37中所示，通过溅射形成10nm厚的Ni薄膜160。
[0127]接下来，如图38中所示，执行大约500℃下的退火(第一热处理)以使得Ni薄膜160和Si衬底200一起反应以便硅化，从而形成随后用作源/漏(S/D)电极的多对NiSi电极110a。同时，让各个多晶硅栅电极102完全反应直到与它底层的栅极绝缘薄膜101的界面，从而形成随后用作每个栅电极的NiSi层110b。此后，通过使用化学溶液执行选择性刻蚀以去除位于表面中的未反应的Ni成分。
[0128]接下来，如图39中所示，通过LPCVD沉积50nm厚的氧化硅薄膜152a。此后，通过光刻和RIE技术对该薄膜152a形成图案，使得它仅留在n阱180上。
[0129]接下来，如图40中所示，通过溅射形成10nm厚的Er薄膜162以覆盖产生的器件结构。这里注意，该Er薄膜162的功函数小于NiSi层110a-110b。Er的硅化物，也就是ErSi1.7的功函数也小于NiSi层110a。
[0130]接下来，如图41中所示，执行大约300-400℃下的退火(第二退火)以使得Er从Er薄膜162通过用作p阱280的S/D电极的NiSi层110a的晶粒间界向外扩散，从而在Si衬底200与每个NiSi层110a之间的界面中形成Er界面层120a，同时允许Er存在于NiSi层110a的晶粒间界中。
[0131]同时，让Er热扩散通过NiSi栅电极110b的晶粒间界，从而在栅极绝缘薄膜101和NiSi层110b之间的界面处形成由Er制成的界面层120b。该第二热处理在不活泼或惰性气体例如氮或氩的气氛中，或者作为选择在真空中执行。优选地，第二热处理的温度低于第一热处理，如上述第一实施方案中一样。
[0132]注意，关于n阱180上的层/薄膜结构，Er不扩散到S/D电极中，因为SiO2薄膜152a用作防备Er扩散的掩模。
[0133]接下来，如图42中所示，使用化学制剂执行选择性刻蚀以去除位于表面中的Er。此时，也位于NiSi电极110a-110b的晶粒间界的Er界面层120a-120b没有被刻蚀去除，因为NiSi层110a-110b用作掩模。
[0134]接下来，如图43中所示，化学地去除覆盖n阱180的SiO2薄膜152a。此后，通过LPCVD沉积SiO2薄膜152b到大约50nm的厚度。然后，通过光刻和RIE技术对该薄膜152b形成图案，使得薄膜152b的一部分存在以覆盖p阱280。
[0135]接下来，如图44中所示，通过溅射形成大约10nm厚的Pt薄膜164，其功函数大于NiSi层110a-110b。Pt的硅化物，也就是PtSi的功函数也大于NiSi层110a。
[0136]接下来，如图45中所示，执行300-400℃的退火(第二退火)以使得Pt从Pt薄膜164扩散通过用作n阱180的S/D电极的NiSi层的晶粒间界，从而在Si衬底200和每个NiSi层110a之间的界面中形成由Pt制成的界面层124a，同时让Pt存在于NiSi层110a的晶粒间界中。
[0137]同时，让Pt热扩散通过NiSi栅电极110b的晶粒间界，从而在栅极绝缘薄膜101和NiSi层110b之间的界面处形成Pt界面层124b。该第二热处理在惰性气体例如氮或氩的气氛中，或者作为选择在真空中执行。优选地，第二热处理的温度低于第一热处理，如上述第六实施方案中一样。
[0138]注意，关于p阱280上的层/薄膜结构，Pt几乎不扩散到S/D电极中，因为SiO2薄膜152b用作防备这种扩散的掩模。
[0139]接下来，如图46中所示，使用化学溶液执行选择性刻蚀以去除位于表面中的薄膜164的Pt。此时，也位于NiSi电极110a-110b的晶粒间界的Pt界面层124a-124b决不会被去除，因为NiSi层110a-110b用作掩模的事实。
[0140]接下来，如图47中所示，通过已知的刻蚀技术化学地去除覆盖p阱280的SiO2薄膜152b。
[0141]使用上述实施方案制造方法，制造具有高性能和增强可靠性的图32A-C的包含CMOSFET的半导体器件是可能的。
实施方案9
[0142]根据本发明另一种实施方案的CMOS IC器件在图48A-48C中显示。该CMOS器件具有由大功函数的PtSi制成的源/漏(S/D)和栅电极，并且包括具有由功函数较小的Er制成的界面层的NMOSFET。
[0143]图48A是CMOS器件的整体的截面图。NMOSFET的S/D区的一个的放大截面图在图48B中显示，并且PMOSFET的S/D区的放大截面图在图48C中显示。
[0144]如图48A中所示，p型阱层280上的NMOSFET的S/D电极和栅电极由功函数较小的硅化铂(PtSi)层114a和114b形成。每个S/D电极具有由小功函数的Er制成的界面层120a，如图48B中更好地显示的。类似地，栅电极具有Er界面层120b。Er存在于PtSi层114a-114b的晶粒间界。关于n阱180上的PMOSFET，它的S/D和栅电极由PtSi层114a-114b形成，如图48C中所示。
[0145]在该实施方案器件中，NMOSFET和PMOSFET的S/D电极由电阻率低至30μΩcm的PtSi制成。该设计降低S/D电极本身的电阻。关于NMOSFET，提供由功函数较小的Er制成的界面层降低肖特基势垒，从而减小接触电阻。关于PMOSFET，使用大功函数的PtSi降低肖特基势垒，从而减小接触电阻。
[0146]因此，对于PMOSFET和NMOSFET，电极的接触电阻和它们本身的电阻相当地减小，导致寄生电阻的减小，同时因栅极损耗可减小性而增强可驱动性并且因晶粒间界处金属的存在而提高热阻率。因此，实现预期高性能/高可靠性包含CMOS IC的半导体器件是可能的。
[0147]下面将参考图49-55描述制造CMOS器件的方法。注意，在图49中显示的步骤之前的过程步骤类似于图33-36中显示的那些，所以其详细说明为了简化而在这里消除。
[0148]如图49中所示，在形成n型扩散层109和p型扩散层199之后，通过溅射形成Pt薄膜164到大约10nm的厚度。
[0149]接下来，如图50中所示，执行大约500℃下的退火(第一热处理)以使得Pt薄膜164和Si衬底200一起反应以便硅化，从而形成随后用作S/D电极的PtSi层114a。同时，让各个多晶硅栅电极102完全反应直到与它底层的栅极绝缘薄膜101的界面，从而形成随后用作栅电极的PtSi层114b。此后，使用化学溶液执行选择性刻蚀以去除位于表面中的未反应的Pt成分。
[0150]接下来，如图51中所示，通过LPCVD沉积50nm厚的氧化硅薄膜152。此后，通过光刻和RIE技术对该SiO2薄膜形成图案，使得它仅留在n阱180上。
[0151]接下来，如图52中所示，通过溅射形成10nm厚的Er薄膜162以覆盖产生的器件结构。该Er薄膜162的功函数小于PtSi层114a-114b。Er的硅化物，也就是ErSi1.7的功函数也小于PtSi层114a。
[0152]接下来，如图53中所示，执行大约300-400℃下的退火(第二退火)以使得Er从Er薄膜162扩散通过用作p阱280的S/D电极的PtSi层114a的晶粒间界，从而在Si衬底200与每个PtSi层114a之间的界面中形成Er界面层120a，同时允许Er存在于PtSi层114a的晶粒间界中。
[0153]同时，让Er热扩散通过PtSi栅电极114b的晶粒间界，从而在栅极绝缘薄膜101和PtSi层114b之间的界面中形成由Er制成的界面层120b。该第二热处理在惰性气体例如氮或氩的气氛中，或者作为选择在真空中执行。优选地，第二热处理的温度低于第一热处理，以与上述第一实施方案类似的方式。
[0154]注意，关于n阱180上的层/薄膜结构，Er决不会扩散到S/D电极中，因为SiO2薄膜152a用作防备这种扩散的掩模。
[0155]接下来，如图54中所示，使用化学制剂执行选择性刻蚀以去除位于表面中的Er。此时，也位于PtSi电极114a-114b的晶粒间界的Er界面层120a-120b几乎不被去除，因为PtSi层114a-114b用作掩模的事实。
[0156]接下来，如图55中所示，化学地去除覆盖n阱180的SiO2薄膜152。
[0157]使用上述CMOS器件制造方法，制造图48A-C中所示具有高性能和高可靠性的预期包含CMOS器件的半导体器件是可能的。该实施方案方法优于第八实施方案的优点在于，因为过程可以省略在PMOSFET的各个S/D电极中形成界面层的事实，容易制造高性能/高可靠性的CMOS半导体器件的能力。
[0158]应当注意，在该实施方案中，用作S/D电极的硅化物可以由其他硅化物代替，只要这些的功函数大，用于减小PMOSFET的接触电阻。然而，使用小电阻率的金属硅化物，例如PtSi，以便减小电极自身的电阻是优选的。
实施方案10
[0159]同样具体化本发明的CMOS IC器件在图56A-56C中显示。该器件的结构特征是S/D和栅电极由功函数较小的ErSi1.7制成，同时布置PMOSFET以在其S/D和栅电极中具有由功函数大的Pt制成的界面层。
[0160]图56A是该实施方案器件的整体CMOSFET结构的截面图。图56B和56C分别是NMOSFET和PMOSFET的S/D区的放大截面图。如这里显示的，n阱180上的PMOSFET的栅极和S/D电极由ErSi1.7层116a-116b形成。
[0161]PMOSFET的S/D电极每个被布置以具有由大功函数的Pt制成的界面层124a，然而它的栅电极具有Pt界面层124b。Pt存在于ErSi1.7层116a-116b的晶粒间界。关于p阱280上的NMOSFET，它的S/D和栅电极由ErSi1.7层116a-116b形成，如图56B中显示的。
[0162]在该实施方案器件中，NMOSFET和PMOSFET的S/D电极由电阻率低至30μΩcm的ErSi1.7制成，从而降低这种电极本身的电阻。关于PMOSFET，提供由大功函数的Pt制成的界面层降低肖特基势垒，从而减小接触电阻。关于NMOSFET，使用小功函数的ErSi1.7降低相对于电子的肖特基势垒，从而减小接触电阻。
[0163]因此，对于PMOSFET和NMOSFET，电极的接触电阻和自身的电阻减小，导致寄生电阻的减小，同时因栅极损耗可减小性而增强可驱动性并且因晶粒间界处金属的存在而提高热阻率。因此，实现预期高性能/高可靠性包含CMOS IC的半导体器件是可能的。
[0164]下面将参考图57-63描述制造CMOS器件的过程。注意，在图57的步骤之前的过程步骤类似于图33-36中显示的那些，所以其详细说明为了简化而省略。
[0165]如图57中所示，在形成n型扩散层109和p型扩散199之后，通过溅射形成Er薄膜162到大约10nm的厚度。
[0166]接下来，如图58中所示，执行大约500℃下的退火(第一热处理)以使得Er薄膜162和Si衬底200一起反应以便硅化，从而形成随后用作S/D电极的ErSi1.7层116a。同时，让各个多晶硅栅电极102完全反应直到与它底层的栅极绝缘薄膜101的界面，从而形成随后用作栅电极的ErSi1.7层116b。此后，使用化学溶液执行选择性刻蚀以去除位于表面中的未反应的Pt成分。
[0167]接下来，如图59中所示，通过LPCVD沉积50nm厚的氧化硅薄膜152。此后，通过光刻和RIE技术对该SiO2薄膜形成图案，使得它仅位于p阱280上。
[0168]接下来，如图60中所示，溅射10nm厚的Pt薄膜164。该Pt薄膜164的功函数大于ErSi1.7层116a-116b。Pt的硅化物，也就是PtSi的功函数也大于ErSi1.7层116a。
[0169]接下来，如图61中所示，执行大约300-400℃下的退火(第二热处理)，以使得Pt从Pt薄膜164扩散通过用作n阱180中的S/D电极的ErSi1.7层116a的晶粒间界，从而在Si衬底200与每个ErSi1.7层116a之间的界面中形成Pt界面层124a，同时允许Pt存在于ErSi1.7层116a的晶粒间界中。
[0170]同时，让Pt热扩散通过ErSi1.7栅电极116b的晶粒间界，从而在栅极绝缘薄膜101和ErSi1.7层116b之间的界面中形成由Pt制成的界面层124b。该热处理在惰性气体例如氮或氩的气氛中，或者作为选择在真空中执行。优选地，第二热处理的温度低于第一热处理，如上述第一实施方案中一样。
[0171]这里注意，关于p阱280上的薄膜/层结构，Pt决不会扩散到S/D电极中，因为SiO2薄膜152用作防备这种扩散的掩模。
[0172]接下来，如图62中所示，使用化学溶液选择性地去除表面中残留的Pt。此时，也位于ErSi1.7电极116a-116b的晶粒间界的Pt界面层124a-124b不被去除，因为ErSi1.7层116a-116b用作掩模。
[0173]接下来，如图63中所示，通过使用化学制剂去除覆盖p阱280的SiO2薄膜152。
[0174]使用上述CMOS器件制造方法，制造图56A-C中所示具有高性能和高可靠性的预期包含CMOS器件的半导体器件是可能的。该实施方案方法优于第八实施方案的优点在于，因为过程可以省略在NMOSFET的各个S/D电极中形成界面层的事实，容易制造高性能/高可靠性的CMOS半导体器件的能力。
[0175]应当注意，在该实施方案中，用作S/D电极的硅化物材料可以由其他硅化物代替，只要这些的功函数较小，用于减小NMOSFET的接触电阻。然而，使用小电阻率的金属硅化物，例如ErSi1.7，YbSi，YbSi或其他，以便减小这种电极本身的电阻是优选的。
[0176]目前为止，讨论了具有CMOSFET的几种半导体器件。在这些实施方案中，考虑到电极自身电阻的减小，对于S/D和栅电极使用相对低电阻率的特定硅化物是期望的，像上述第一实施方案的NMOSFET的情况和第六实施方案的PMOSFET的情况中一样。
[0177]关于形成界面层的金属的选择，这在NMOSFET方面类似于第一实施方案并且在PMOSFET方面类似于第六实施方案。栅极绝缘薄膜101并不排他地局限于SiO2薄膜而可以作为选择是介电常数高于SiO2的其他类似的适当电介质薄膜材料(也就是，高介电常数电介质薄膜)，像在第一和第六实施方案中一样。
[0178]此外，关于S/D电极和栅极绝缘薄膜的材料选择，该实施方案关于nMISFET器件类似于第一实施方案并且关于pMISFET类似于第六实施方案。在多晶硅/NiSi层叠多层栅极结构的可修改性和/或p型延伸扩散层的使用方面，该实施方案也类似于它们。此外，在到包括肖特基晶体管、分离的肖特基晶体管、SOI衬底结构和翼片结构的3D器件结构的适用性方面，该实施方案类似于第一和第六实施方案的nMISFET。
[0179]虽然本发明已经参考具体的实施方案描述，但是描述说明本发明而不解释为限制本发明。虽然在说明的实施方案中半导体衬底由硅(Si)制成，但是它可以由其他类似的适当材料，例如硅锗(SiGe)、锗(Ge)、碳化硅(SiC)、砷化镓(GaAs)、氮化铝(AlN)或其他制成。
[0180]衬底材料的晶面并不仅局限于(100)平面，而可以逐个情况地设置为(110)平面或(111)平面。本发明的原理可适用于任何可用的MISFET器件。
[0181]此外，包括本发明的主题并且由本发明所属领域的技术人员可修改地设计的半导体器件和制造方法解释为包括在本发明的范围内。因此，本发明仅由附加权利要求的范围指示地限制。

Claims (24)

1.一种包括n型场效应晶体管的半导体器件，包括：
在半导体衬底中形成的n型场效应晶体管的通道区；
在所述通道区的表面上形成的栅电极，栅极绝缘薄膜位于其间；
在所述通道区的两侧上形成的一对源和漏电极，所述源和漏电极由第一金属的硅化物制成；以及
在所述半导体衬底和所述第一金属的硅化物之间的界面处形成的包含第二金属的第一界面层，其中
所述第二金属的功函数比所述第一金属的硅化物的功函数小，并且所述第二金属的硅化物的功函数比所述第一金属的硅化物的功函数小。
2.根据权利要求1的器件，其中所述第二金属存在于所述第一金属的硅化物的晶粒间界。
3.根据权利要求1的器件，还包括在所述栅极绝缘薄膜和所述栅电极的界面处形成的包含所述第二金属的第二界面层，其中所述栅电极由所述第一金属的硅化物形成。
4.根据权利要求1的器件，其中所述第一金属是选自镍(Ni)、钴(Co)、钛(Ti)、铒(Er)、铂(Pt)、钇(Y)和镱(Yb)的金属。
5.根据权利要求1的器件，其中所述第二金属是选自铒(Er)、钇(Y)、锶(Sr)、镧(La)、铪(Hf)、镱(Yb)、铝(Al)和铟(In)的金属。
6.一种包括p型场效应晶体管的半导体器件，包括：
在半导体衬底中形成的p型场效应晶体管的通道区；
在所述通道区的表面上形成的栅电极，栅极绝缘薄膜位于其间；
在所述通道区的两侧上形成的一对源和漏电极，所述源和漏电极由第一金属的硅化物制成；以及
在所述半导体衬底和所述第一金属的硅化物之间的界面处形成的包含第二金属的第一界面层，其中
所述第二金属的功函数比所述第一金属的硅化物的功函数大，并且所述第二金属的硅化物的功函数比所述第一金属的硅化物的功函数大。
7.根据权利要求6的器件，其中所述第二金属存在于所述第一金属的硅化物的晶粒间界。
8.根据权利要求6的器件，还包括在所述栅极绝缘薄膜和所述栅电极的界面处形成的包含所述第二金属的第二界面层，其中所述栅电极由所述第一金属的硅化物形成。
9.根据权利要求6的器件，其中所述第一金属是选自Ni、Co、Ti、Er、Pt、Y和Yb的金属。
10.根据权利要求6的器件，其中所述第二金属是选自铂(Pt)、钯(Pd)、金(Au)和铱(Ir)的金属。
11.一种包括p型场效应晶体管的半导体器件，包括：
在半导体衬底中形成的p型场效应晶体管的通道区；
在所述通道区的表面上形成的栅电极，栅极绝缘薄膜位于其间；
在所述通道区的两侧上形成的一对源和漏电极，所述源和漏电极由第一金属的硅锗化物和锗化物的任何一个制成；以及
在所述半导体衬底和所述第一金属的硅锗化物和锗化物的任何一个之间的界面处形成的包含第二金属的第一界面层，其中
所述第二金属的功函数大于所述第一金属的硅锗化物和锗化物的任何一个的功函数，并且所述第二金属的硅锗化物和锗化物的任何一个的功函数大于所述第一金属的硅锗化物和锗化物的任何一个的功函数。
12.一种半导体器件，包括：
n型场效应晶体管，其具有在半导体衬底中形成的第一通道区，在所述第一通道区的表面上形成的第一栅电极，栅极绝缘薄膜位于其间，以及在所述第一通道区的两侧上形成的第一对源和漏电极；以及
p型场效应晶体管，其具有在所述半导体衬底中形成的第二通道区，在所述第二通道区的表面上形成的第二栅电极，栅极绝缘薄膜位于其间，以及在所述第二通道区的两侧上形成的第二对源和漏电极，其中
所述第一对源和漏电极由第一金属的第一硅化物形成，其中第一界面层在所述半导体衬底和所述第一硅化物之间的界面处形成，第一界面层在其中包含第二金属，
所述第二对源和漏电极由所述第一金属的第二硅化物形成，其中第二界面层在所述半导体衬底和所述第二硅化物之间的界面处形成，第二界面层在其中包含第三金属，
所述第二金属的功函数小于所述第一硅化物的功函数，并且所述第二金属的硅化物的功函数小于所述第一硅化物的功函数，以及
所述第三金属的功函数大于所述第二硅化物的功函数，并且所述第三金属的硅化物的功函数大于所述第二硅化物的功函数。
13.根据权利要求12的器件，其中所述第二金属存在于所述第一硅化物的晶粒间界，然而所述第三金属存在于所述第二硅化物的晶粒间界。
14.根据权利要求12的器件，其中所述第二金属是选自Er、Y、Sr、La、Hf、Yb、Al和In中的一种金属，并且其中所述第三金属是选自Pt、Pd、Au和Ir中的一种金属。
15.一种制造包括n型场效应晶体管的半导体器件的方法，所述方法包括：
在半导体衬底上形成栅电极，栅极绝缘薄膜位于其间；
沉积第一金属；
执行第一热处理以硅化所述第一金属从而形成所述第一金属的硅化物用作一对源和漏电极；
在所述第一金属的硅化物的表面上沉积第二金属；以及
执行第二热处理以分离所述半导体衬底和所述第一金属的硅化物的界面处的所述第二金属从而形成在其中包含所述第二金属的界面层，其中
所述第二金属的功函数小于所述第一金属的硅化物的功函数，并且所述第二金属的硅化物的功函数小于所述第一金属的硅化物的功函数。
16.根据权利要求15的方法，其中所述第二热处理的温度低于所述第一热处理。
17.一种制造包括p型场效应晶体管的半导体器件的方法，所述方法包括：
在半导体衬底上形成栅电极，栅极绝缘薄膜位于其间；
沉积第一金属；
执行第一热处理以硅化所述第一金属从而形成所述第一金属的硅化物用作一对源和漏电极；
在所述第一金属的硅化物的表面上沉积第二金属；以及
执行第二热处理以分离所述半导体衬底和所述第一金属的硅化物之间的界面处的所述第二金属从而形成在其中包含所述第二金属的界面层，其中
所述第二金属的功函数大于所述第一金属的硅化物的功函数，并且所述第二金属的硅化物的功函数大于所述第一金属的硅化物的功函数。
18.根据权利要求17的方法，其中所述第二热处理的温度低于所述第一热处理。
19.一种在半导体衬底上制造包括n型场效应晶体管和p型场效应晶体管的半导体器件的方法，所述方法包括：
在所述半导体衬底上形成栅电极，栅极绝缘薄膜位于其间；
沉积第一金属；
执行第一热处理以硅化所述第一金属从而形成第一硅化物用作所述n型场效应晶体管的源和漏电极以及第二硅化物用作所述p型场效应晶体管的源和漏电极；
在第一硅化物的表面上沉积第二金属；
执行第二热处理以分离所述半导体衬底和所述第一硅化物之间的界面处的所述第二金属从而形成在其中包含所述第二金属的第一界面层；
在所述第二硅化物的表面上沉积第三金属；以及
执行第三热处理以分离所述半导体衬底和所述第二硅化物之间的界面处的所述第三金属从而形成在其中包含所述第三金属的第二界面层，其中
所述第二金属的功函数小于所述第一硅化物的功函数，并且所述第二金属的硅化物的功函数小于所述第一硅化物的功函数，以及
所述第三金属的功函数大于所述第二硅化物的功函数，并且所述第三金属的硅化物的功函数大于所述第二硅化物的功函数。
20.根据权利要求19的方法，其中所述第二热处理和所述第三热处理的温度低于所述第一热处理。
21.根据权利要求1的器件，其中所述第一界面层由所述第二金属制成。
22.根据权利要求1的器件，其中所述第一界面层由所述第二金属的硅化物制成。
23.根据权利要求6的器件，其中所述第一界面层由所述第二金属制成。
24.根据权利要求6的器件，其中所述第一界面层由所述第二金属的硅化物制成。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101924027A (zh) * 2009-06-12 2010-12-22 台湾积体电路制造股份有限公司 金属栅极晶体管、集成电路以及其制造方法
CN103390549A (zh) * 2012-05-11 2013-11-13 中国科学院微电子研究所 半导体器件制造方法
CN106024716A (zh) * 2015-03-27 2016-10-12 国际商业机器公司 用于纳米线cmos技术的用于多栅极功函数的技术

Families Citing this family (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7482270B2 (en) * 2006-12-05 2009-01-27 International Business Machines Corporation Fully and uniformly silicided gate structure and method for forming same
JP5010310B2 (ja) * 2007-02-28 2012-08-29 株式会社東芝 半導体装置の製造方法および半導体装置
JP5221112B2 (ja) 2007-11-29 2013-06-26 株式会社東芝 半導体装置の製造方法および半導体装置
JP4635070B2 (ja) * 2008-03-28 2011-02-16 株式会社東芝 半導体装置
KR20090106887A (ko) * 2008-04-07 2009-10-12 삼성전자주식회사 반도체 소자 및 그 제조방법
JP2010212388A (ja) 2009-03-10 2010-09-24 Renesas Electronics Corp 半導体装置およびその製造方法
JP2010258124A (ja) * 2009-04-23 2010-11-11 Renesas Electronics Corp 半導体装置及び半導体装置の製造方法
JP5375362B2 (ja) * 2009-06-24 2013-12-25 富士通セミコンダクター株式会社 半導体装置の製造方法
KR101810261B1 (ko) * 2010-02-10 2017-12-18 가부시키가이샤 한도오따이 에네루기 켄큐쇼 전계 효과 트랜지스터
JP5550511B2 (ja) 2010-09-29 2014-07-16 株式会社東芝 半導体装置の製造方法
CN102487014B (zh) * 2010-12-03 2014-03-05 中国科学院微电子研究所 一种半导体结构及其制造方法
JP5705593B2 (ja) * 2011-03-08 2015-04-22 セイコーインスツル株式会社 半導体装置および半導体装置の製造方法
US20130241007A1 (en) * 2012-03-15 2013-09-19 International Business Machines Corporation Use of band edge gate metals as source drain contacts
JP6104523B2 (ja) * 2012-06-07 2017-03-29 株式会社日立製作所 半導体装置の製造方法
US20140306290A1 (en) * 2013-04-11 2014-10-16 International Business Machines Corporation Dual Silicide Process Compatible with Replacement-Metal-Gate
US10903330B2 (en) * 2013-11-27 2021-01-26 General Electric Company Tapered gate electrode for semiconductor devices
EP3032579A1 (en) * 2014-12-09 2016-06-15 IMEC vzw An integrated circuit comprising group iii-n transistors monolithically integrated on a silicon substrate and a method for manufacturing thereof
JP6455847B2 (ja) * 2015-06-26 2019-01-23 国立大学法人東京工業大学 半導体デバイス電極用のシリサイド合金膜及びシリサイド合金膜の製造方法
DE102018114209A1 (de) * 2017-07-31 2019-01-31 Taiwan Semiconductor Manufacturing Co., Ltd. Source -und-drain-struktur mit einem reduzierten kontaktwiderstand und einer verbesserten beweglichkeit
JP2020113625A (ja) * 2019-01-10 2020-07-27 富士通株式会社 半導体装置、半導体装置の製造方法及び増幅器
US20230117871A1 (en) * 2020-09-08 2023-04-20 James D. Welch Compact cmos

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE69033424T2 (de) * 1989-09-11 2000-06-21 Texas Instruments Inc Verfahren zum Herstellen einer Schutzsperre aus Silicidzonen
JP3214062B2 (ja) * 1992-05-13 2001-10-02 ソニー株式会社 半導体装置の電極部及び電極部の形成方法
JP2004140262A (ja) * 2002-10-18 2004-05-13 Fujitsu Ltd 半導体装置及びその製造方法
JP3983689B2 (ja) * 2003-02-18 2007-09-26 新電元工業株式会社 ショットキーバリアダイオードの製造方法及び絶縁ゲート型バイポーラトランジスタの製造方法
JP4439358B2 (ja) 2003-09-05 2010-03-24 株式会社東芝 電界効果トランジスタ及びその製造方法
JP3793190B2 (ja) * 2003-09-19 2006-07-05 株式会社東芝 半導体装置の製造方法
BE1015721A3 (nl) 2003-10-17 2005-07-05 Imec Inter Uni Micro Electr Werkwijze voor het reduceren van de contactweerstand van de aansluitgebieden van een halfgeleiderinrichting.
US7413957B2 (en) 2004-06-24 2008-08-19 Applied Materials, Inc. Methods for forming a transistor
JP2006060045A (ja) 2004-08-20 2006-03-02 Toshiba Corp 半導体装置
JP4146859B2 (ja) * 2004-11-30 2008-09-10 松下電器産業株式会社 半導体装置の製造方法
US20060163670A1 (en) * 2005-01-27 2006-07-27 International Business Machines Corporation Dual silicide process to improve device performance
JP4504214B2 (ja) * 2005-02-04 2010-07-14 株式会社東芝 Ｍｏｓ型半導体装置及びその製造方法
JP2006344836A (ja) * 2005-06-09 2006-12-21 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101924027A (zh) * 2009-06-12 2010-12-22 台湾积体电路制造股份有限公司 金属栅极晶体管、集成电路以及其制造方法
CN101924027B (zh) * 2009-06-12 2012-12-12 台湾积体电路制造股份有限公司 金属栅极晶体管、集成电路以及其制造方法
CN103390549A (zh) * 2012-05-11 2013-11-13 中国科学院微电子研究所 半导体器件制造方法
WO2013166630A1 (zh) * 2012-05-11 2013-11-14 中国科学院微电子研究所 半导体器件制造方法
CN106024716A (zh) * 2015-03-27 2016-10-12 国际商业机器公司 用于纳米线cmos技术的用于多栅极功函数的技术

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Publication number Publication date
US7642165B2 (en) 2010-01-05
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