CN1366342A - 半导体存储器 - Google Patents
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Abstract
本发明SRAM的存储单元,有不同导电型的3个阱顺序排列的全CMOS单元结构,具备从第1及第2栅极(3、4)上延至所定的MOS晶体管的杂质区域上并根据第1及第2栅极(3、4)自调整地形成的第1及第2接触孔,和在该接触孔内形成的第1及第2局部布线(7、8)。
Description
技术领域
本发明涉及的内容为：具有包括6个MOS(Metal OxideSemiconductor)晶体管的存储单元(以下称「全CMOS单元」)的SRAM(Static Random Access Memory)以及其制造方法，更特定为，可以减少存储单元面积的SRAM存储单元的结构。
背景技术
伴随着SRAM的低电压化，到3V系列为止，是以具备高电阻负载型，TFT负载型的4个MOS晶体管和含有2个负载的存储单元的SRAM为主流的。
但是近年来，随着向2.5V、1.8V、1.5V的低电压化的发展，以往为主流的高电阻负载型和FTF负载型的SRAM，由于高功耗而逐渐退出，具有包括6个MOS晶体管的全CMOS单元的SRAM逐渐变为主流。
在这里，全CMOS单元一般是指，由2个读取nMOS晶体管、2个驱动nMOS晶体管、和2个负载pMOS晶体管形成的存储单元。
现有的全CMOS单元方案的一个例子，被记载在[特开平10-178110]号。图26表示此公报记载的方案。
如图26所示，现有的全CMOS单元有横向交错配置的p阱和n阱。在p阱上形成nMOS晶体管50a～50d，在n阱上形成PMOS晶体管51a，51b。而而，形成作为这些晶体管栅极的多晶硅层52～55。
如图26所示，为使各MOS晶体管的栅极或杂质区域与上层布线连接，设置了很多接触孔56a～56i和通路孔57a～57i。
比如图26所示的例子，在反相栅极上设置的接触孔56b、56f，在反相栅极间设置了与接触孔56b、56f不同的接触孔56e、56g。因此，在接触孔56e与反相栅极之间有必要确保间隔D1、D2，在接触孔56g与反相栅极之间有必要确保间隔D3、D4。由此，反相栅极间隔变大，其结果是存储单元面积变大。
发明内容
本发明是为了解决上述问题，目的在于缩小全CMOS单元的面积。
涉及本发明的半导体存储器，包括：
存储单元：包括第1和第2读取MOS晶体管、第1和第2驱动MOS晶体管、第1和第2负载MOS晶体管；
第1导电型的第1阱域：形成第1驱动MOS晶体管和第1读取MOS晶体管；
第1导电型的第2阱域：形成第2驱动MOS晶体管和第2读取MOS晶体管；
第2导电型的第3阱域：被形成于第1和第2阱域之间，形成第1和第2负载MOS晶体管；
第1栅极：形成第1驱动MOS晶体管的栅极和第1负载MOS晶体管的栅极；
第2栅极：形成第2驱动MOS晶体管的栅极和第2负载MOS晶体管的栅极；
第1接触孔：根据第1及第2栅极，自调整地形成，扩展至第1驱动MOS晶体管的一方的杂质区，第1负载MOS晶体管的一方的杂质区和第2栅极；
第1局部布线：形成于第1接触孔内，电子连接第1驱动MOS晶体管、第1负载MOS晶体管及第2栅极；
第2接触孔：根据第1及第2栅极，自调整地形成，扩展至第2驱动MOS晶体管一方的杂质区，第2负载MOS晶体管一方的杂质区，和第1栅极；
第2局部布线：形成于第2接触孔内，电子连接第2驱动MOS晶体管、第2负载MOS晶体管及第1栅极。
由于所记的第1及第2接触孔，从第1或第2栅极上延至所定的杂质区上，如图26的现有例子，没有必要在第1或第2栅极上，和第1和第2栅极间，形成与双方隔离和其它的接触孔56b，56d，56g，56f。由此，可缩小图26的间隔D1，D4，可使第1和第2栅极间的间隔比现有例子的更狭窄，而且通过根据第1及第2栅极自调整地形成第1及第2接触孔，也可以使图26的间隔D2、D3缩小，这样，同时也对缩小第1及第2栅极间的间隔有所贡献。
理想的是使所述第1及第2接触孔的形状相同。由此，可以将局部布线的形状及大小统一成1种，进而能容易地进行形成局部布线的复制和蚀刻。
本发明的半导体存储器，理想的是能具有保护第1和第2栅极的第1层间绝缘层，在第1层间绝缘层上形成的第2层间绝缘层，在第2层间绝缘层上形成沿所述第1、第2及第3阱域的排列方向成字线的第1金属布线；在第1金属布线与第3层间绝缘层之间形成，成为位线(BIT线)、地线(GND线)及电源线(VDD线)的多条第2金属布线。据此，这些形成都满足第1及第2金属配线所要求的特性。而且，由于在字线的延长方向上存储单元变长，所以，在此方向上排列第2金属布线，可以增大第2金属配线间的间隔。由此，形成第2金属线能变得很容易。
另外，理想的是本发明的半导体存储器，具有为电子连接第2金属布线和所定的所述MOS晶体管的多个第3接触孔，第1及第2接触孔设置在第1层间绝缘层，第3接触孔穿过第1及第2层间绝缘层，根据第1及第2栅极自调整地形成。
由此，第1及第2接触孔和与此形状相异的第3接触孔，可以由不同过程形成，由此，第1～第3接触孔的形成更容易。而且，与同时形成这些的情况相比，可以缩小第1及第2接触孔与第3接触孔间的间隔。
理想的是使所述第1金属布线的厚度小于第2金属布线的厚度。
因为第1金属布线间的间隔变窄的情况很多，所以减小第1金属布线的厚度，可使第1金属布线的形成更容易。由此，可提高效率。
区别第1金属布线的材料和第2金属布线的材料，可以让第1金属布线材料的电阻率高于第2金属配线材料的电阻率。具体地，例如作为第1金属布线使用，虽电阻率较高但适合于填入接触孔的材料的钨等，作为2金属布线，使用比钨的电阻率低的AI或AI合金等的布线。
由此，可以形成由钨等构成的从接触孔内延续到层间绝缘层的第1金属布线，因而不需要将导电层填入接触孔内形成塞子的过程和在塞子上另外形成AI或AI合金等的布线的过程，可以简化第1金属布线的形成过程。
另外，也可以统一第1金属布线材料和埋入第3接触孔内的导电层材料。此时，从第3接触孔内到层间绝缘层上一体地形成第1金属布线，可以简化第1金属布线的形成过程。
理想的是位线(BIT线)和地线(GND线)之间的间隔大于位线和电源线(VDD线)之间的间隔。这样，可以抑制位线和地线(GND线)之间的短路，即可以抑制所谓的断电。
本发明的半导体存储器可以形成于在衬底上介于绝缘层形成的半导体层上。这样通过采用SOI(ilicon On Insulator)结构，可以提高软耐错性，而且可以高速操作周边电路，减少漏电流。
附图的说明
图1是表示在本发明的半导体存储装置的存储单元中栅极布线的方案平面图。
图2是表示在本发明的半导体存储装置的存储单元中上层金属布线的方案的平面图。
图3是本发明的半导体存储器存储单元的等价电路图。
图4是图1中沿100-100线的剖面图。
图5是图1中沿200-200线的剖面图。
图6是图1中沿300-300线的剖面图。
图7是图1中沿400-400线的剖面图。
图8是采用SOI结构时存储单元的剖面图。
图9～图14是表示图1所示的半导体存储器的制造过程第1～第6过程的剖面图，表示对应图4的剖面的图。
图15～图19是表示图1所示的半导体存储顺的制造过程第2～第6过程的剖面图，表示对应图5的剖面的图。
图20～图25是表示图1所示的半导体存储器的制造过程第1～第6过程的剖面图，表示对应图6的剖面的图。
图26是表示在现有半导体存储器存储单元中的栅极布线方案的平面图。
发明的实施具体实施方式
以下，利用图1～图25，对本发明的实施方式进行说明。
图1及图2是在本实施方式中的SRAM(半导体存储器)的存储单元的平面图。图3是本实施方式中的SRAM的等价电路图。这里，在图1表示下层布线的方案，在图2表示上层布线的方案。
SRAM具有图1所示的形成存储单元1的存储单元区域，和形成控制存储单元1动作的外围电路的外围电路区域。
存储单元1具有全CMOS单元结构，第1和第2反相器，和2个读取MOS晶体管。
如图3所示，第1反相器包括第1驱动MOS晶体管Q1和第1负载MOS晶体管Q3，第2反相器包括第2驱动MOS晶体管Q2和第2负载MOS晶体管Q4。
第1反相器和第2反相器形成其输入和输出相互连接的触发电路，第1读取MOS晶体管Q5的源极连接到触发电路的第1存储节点，第2读取MOS晶体管Q6的源极连接到触发电路的第2存储节点。
如图1所示，存储单元1具有横向(字线的延长方向)排列的p阱区域、n阱区域及p阱区域。在左侧的p阱区域形成第1驱动MOS晶体管Q1和第1读取MOS晶体管Q5，在位于中央的n阱区域形成第1和第2负载MOS晶体管Q3、Q4，在右侧的p阱区域形成第2驱动MOS晶体管Q2和第2读取MOS晶体管Q6。
而且，在p阱区域及n阱区域内，选择性地形成纵向延伸的多组有源区域2，在有源区域2上延长的横向上形成第1、第2及第3栅极3、4、14、15。
基于采用所述的方案，如图1所示，可以使有源区域2和各栅极3、4、14、15成为近于直线的简单的形状，从而缩小存储单元1的面积。
第1栅极3成为第1驱动MOS晶体管Q1和第1负载MOS晶体管Q3的栅极，第2栅极4成为第2驱动MOS晶体管Q2和第2负载MOS晶体管Q4的栅极。第3栅极14、15成为第1及第2读取MOS晶体管Q5、Q6的栅极。第1及第2读取MOS晶体管Q5、Q6的栅极被字线连接。
如图1所示，存储单元1具有第1及第2局部布线(记忆节点)7、8。第1及第2局部布线7、8根据第1及第2栅极3、4自调整地形成，并根据有源区域2被无界限地形成。
第1及第2局部布线7、8分别形成于图1中点线所示形状的第1和第2接触孔内。第1和第2接触孔具有图1所示的相同形状及大小。所以，第1及第2局部布线7、8的形状及大小相同，便于进行为形成第1及第2局部布线7、8的摹印和蚀刻。
如图1所示，形成第1局部布线7的第1接触孔，扩展至第1负载MOS晶体管Q3的漏极和第1驱动MOS晶体管Q1的漏极，延至第2栅极4上。此接触孔连通设在下面的接触孔9e，通过接触孔9e延至第2栅极4。
所以，基于第1局部布线7，第2栅极4，第1负载MOS晶体管Q3的漏极，和第1驱动MOS晶体管Q1的漏极被电子连接。
形成第2局部布线8的第2接触孔，扩展至第2负载MOS晶体管Q4的漏极和第2驱动MOS晶体管Q2的漏极，延至第1栅极3上。此接触孔与设在下面的接触孔9d相连，并通过接触孔9d扩展至第1栅极3。
所以，基于第2局部布线8，第1栅极3，第2负载MOS晶体管Q4的漏极，和第2驱动MOS晶体管Q2的漏极被电子连接。
将所述第1及第2接触孔从第1或第2栅极3、4上延伸至所定的杂质区域上，因而没必要形成如图26所示的现有例子那样的在第1或第2、与在第1和第2栅极间的双方相互隔离的其它的接触孔56b，56e，56f，56g。由此，可缩小图26中的间隔D1、D4。
另外，根据第1及第2栅极3、4，自调整地形成第1及第2接触孔。由此，可缩小图26中的间隔D2、D3。所以，第1和第2栅极间的间隔比现有例子变得更窄。
如图2所示，在第1及第2栅极3、4的上层，形成第1金属布线10a～10g，在第1金属布线10a～10g的上层形成第2金属布线11a～11e。
第1金属布线10a通过接触孔9a连接有源区域2，通过通路孔12a连接第2金属布线(GND线)11a。第1金属布线10b通过接触孔9b连接有源区域2，通过通路孔12b连接第2金属布线(VDD线：电源线)11c。
第1金属布线10c通过接触孔9c连接有源区域2，通过通路孔12c连接第2金属布线(/BIT线)11d。第1金属布线10d连接字线，通过通路孔9f、9g连接第3栅极14、15。
第1金属布线10e通过接触孔9h连接有源区域2，通过通路孔12f连接第2金属布线(BIT线)11b。第1金属布线10f通过接触孔9i连接有缘区域2，通过通路孔12e连接第2金属布线11c。第1金属布线10g；通过接触孔9i连接有缘区域2，通过通路孔12d连接第2金属布线(GND线)11e。
这里，如图2所示，让第2金属布线(/BIT线)11d与第2金属布线(/BIT线)11d与第2金属布线(VDD线)11c之间的间隔D5。
这样，可以抑制BIT线和GND线间的短路，即可以抑制所谓的断电。为消除相关断电，需要设置特殊的冗长电路等，使电路结构变复杂。
另一方面，BIT线通常在待机时被VDD预充电，所以即使BIT线和VDD线发生短路，只是不能工作但不断电。
另外，同样调整第2金属布线11a～11c之间的间隔。同时，所述接触孔9a～9c、9f～9j根据第1或第2栅极3、4自调整地形成，根据有源区域2无界限地表成。
图4～图7表示具有所述结构的存储单元1的剖面结构。图4是图1及图2所示的存储单元1的沿100-100线的剖面图，图5是图1及图2所示的存储单元1的沿200-200线的剖面图，图6是图1及图2所示的存储单元1的沿300-300线的剖面图，图7是图1及图2所示的沿存储单元1的沿400-400线的剖面图。
如图4所示，在半导体衬底16的主面，为规定有源区域，成分隔离绝缘层17被有选择地形成。然后，在有源区域上介于栅极绝缘层(无图示)形成第2栅极4。第2栅极4具有多晶硅层和硅化钨层20的堆层结构。
另外，在所定的有源区域上，介于栅极绝缘层(无图示)形成第3栅极15。第3栅极15具有第1多晶硅层18和钨硅化合物层20的堆层结构。
在第2及第3栅极4、15上，形成绝缘层23。在此绝缘层23的侧壁上和第2及第3栅极4、15的侧壁上形成由作为蚀刻档材料(例如硅氮化合物层)组成的侧壁绝缘层22。
为保护侧壁绝缘层22和绝缘层23形成层间绝缘层24，同时，形成贯通绝缘层23的接触孔9e和贯通层间绝缘层24的第1接触孔28。接触孔9e如上述位于第1接触孔28正下方，成为第1接触孔28的一部分。
在第1接触孔28内形成第1局部布线7。这时，第1接触孔28扩展至第3栅极15的侧壁上的侧壁绝缘层22，根据第3栅极15自调整地形成。
为保护第1及第2局部布线7、8，形成层间绝缘层25，为贯穿层间绝缘层24、25及绝缘层23，形成接触孔9g。在此接触孔9g中形成第1金属布线10d。
第1金属布线10d，从接触孔9g内连续延至层间绝缘层25上，用钨等金属构成。而且，其它的第1金属布线也从所定接触孔内延至层间绝缘层25。
第1接触孔28和接触孔9g被分别由不同过程形成。这样，与同时形成这些接触孔的情况相比，可以充分确保接触孔之间的间隔。
为保护第1金属布线10d形成层间绝缘层26，在层间绝缘层26上形成第2金属布线11a～11e，为保护第2金属布线11a～11e，进一步地形成层间绝缘层(无图示)，在此层间绝缘层上形成通路孔(无图示)，在层间绝缘层上更进一步地形成第3金属布线(无图示)。
如图5所示，第1接触孔28根据第1及第3栅极3、15自调整地形成，接触孔9a根据第1栅极3自调整地形成，接触孔9h根据第3栅极15自调整地形成。
由此，可以缩小各接触孔与栅极之间的间隔，有利于缩小存储单元的面积。而且，所述以外的接触孔也同样根据相邻的栅极自调整地形成。
如图6所示，第1接触孔28也根据第1栅极3自调整地形成。这样也有利于缩小第1及第2栅极3、4间的间隔。
如图7所示，在第1和第2接触孔28、30内分别形成第1和第2局部布线7、8，在保护这些的层间绝缘层25上，形成连接字线的第1金属布线10d，第1金属布线10d在存储单元1的长方向的横方向上延长，第1金属布线10d上介于层间绝缘层26形成第2金属布线11a～11e。
作为第1金属布线10a～10g，使用AI或AI合金等的低电阻金属，若与现有例子同等的电阻值也可以，则第1金属布线10a～10g的厚度薄于第2金属布线11a～11e的厚度。这样，容易形成布线间隔窄的第1金属布线10a～10g，从而能提高合格率。
另外，区别第1金属布线10a～10g和第2金布线11a～11e的材料，第1金属布线10a～10g的材料电阻率可以高于第2金属布线11a～11e材料的电阻率。
如果象所述那样，只确保与现有例子同等的电阻值即可的话，作为第1金属布线10a～10g使用电阻率较同的钨等，作为第2金属布线11a～11e可以使用比钨电阻率低的AI或AI合金等。
钨是适合于埋入接触孔的材料。基于将钨作为第1金属布线10a～10g的材质来使用，从接触孔内延至层间绝缘层上，可以形成用钨等构成的第1金属布线10a～10g。
这样，就不需要在接触孔内埋入导电层形成接点的过程，或在接点上另外形成AI和AI合金等的布线的过程，从而可以简化第1金属布线10a～10g的形成过程。
此外，可以统一第1金属线10a～10g材料和埋入接触孔9g等内部的导电层材料。这时，可以形成从接触孔9a等内到层间绝缘层25上的一体的第1金属布线10a～10g，从而可以简化第1金属布线10a～10g的形成过程。
另上方面，在存储单元1的长的方向即横方向上排列第2金属布线11a～11e，由此可以扩大布线间隔。这样，不仅可容易地形成第2金属布线11a～11e，也可以加厚第2金属布线11a～11e的膜，从而降低电阻。
上述的实施方式，对在半导体衬底16上形成SRAM的情况进行了说明，如图8所示，在介于绝缘层31形成于衬底27上的半导体层32上也可以形成SRAM。采用这样的SOI结构，可以提高软容错性。另外，也可以使外围电路高速运行，减少漏损电流。
下面，关于涉及本发明SRAM的存储单元1的制造方法，利用图9～图25进行说明。
图9～图14表示图1及图2所示的存储单元1各过程中的100-100线的剖面图，图15～图19表示各过程中200-20线的剖面图，图20～图25表示各过程中的300-300线剖面图。
以下的说明，对在半导体衬底上形成存储单元1的情况进行说明，也适用于采用SOI结构的情况。而且，为图示方便，省略半导体衬底内的杂质分布的图示。
如图9及图20所示，在位于存储单元区域内的半导体衬底16的主表面，有选择地形成成分分离绝缘层17。成分分离绝缘层17，比如通过有选择地热氧化半导体衬底16的主表面来形成。其后，注入形成阱(无图示)用的杂质。
接着，基于CVD(Chemical Vapor Deposition)法等形成栅极绝缘层(无图示)后，如图10、图15及图2所示，理想的是，基于VCD法等，堆积多晶硅层18，为降低电阻在多晶硅层18中掺入杂质。
在多晶硅层18上形成钨层，在此状态下通过实施热处理等，在多晶硅层18上形成钨硅化合物层20。而且，基于CVD法等，在钨硅化合物层20上形成由硅氧化物层等构成的绝缘层23。
在绝缘层23上形成掩膜层(无图示)，利用此掩膜层选择式地蚀刻绝缘层23。将此绝缘层23作为掩膜，如图10、图15及图21所示蚀刻钨硅化合物层20及多晶硅层18。由此，形成第1及第2栅极3、4，和第3栅极(读取MOS晶体管Q5、Q6的栅极)14、15。
接下来，如图11、图16及图22所示，为形成各个MOS晶体管而注入杂质，和形成侧壁绝缘层22。此时，作为侧壁绝缘层22的材质，比如硅氮化合物层那样在蚀刻硅氧化物层时采用作为蚀刻档的材质。其后，选择式地蚀刻绝缘层23，形成开口部9e。
接下来，全面堆积硅氮化合物层等的蚀刻限制层，在此蚀刻限制层上堆积由硅氧化物等组成的层间绝缘层24。在此层间绝缘层24平坦后，在层间绝缘层24上形成局部布线用的掩膜(无图示)，利用此掩膜选择式地蚀刻层间绝缘层24。
然后，在蚀刻限制层停止蚀刻，除去被除去层间绝缘层24之处的蚀刻限制层。由此，如图12，图17及图23所示，形成连通接触孔9c的自调整结构的第1接触孔28。
接下来，基于CVD法等，为保护层间绝缘层24而堆积钨层，并使钨层表面平坦化。由此，可在接触孔9e及第1接触孔28内埋入钨层，如图13、图18及图24所示，可形成第1局部布线7。此时，没有图示的第2局部布线8也同时被形成。
其后，在层间绝缘层24上堆积由硅氧化合物层等构成的层间绝缘层25，并实施层间绝缘层25的平坦化处理，在此层间绝缘层25上形成掩膜层(无图示)，利用此掩膜层选择式地蚀刻层间绝缘层24、25，在第3栅极14、15上，再有选择地蚀刻限制层及绝缘层23。
这样，如图13、图18及图24所示，形成自调整结构的接触孔9a～9c、9f～9j。
接下来，基于CVD法等，为保护层间绝缘层25而堆积钨层，并使钨层模型化。这样，在接触孔9a～9c、9f～9j内埋入钨层的同时，如图14、图19及图25所示，可以形成从9a～9c、9f～9j内延伸至层间绝缘层25上的第1金属布线10a～10g。
其后，为保护第1金属布线10a～10g形成层间绝缘层26，在层间绝缘层26形成通路12a～12f、并将通路12a～12f埋入钨层。然后，在层间绝缘层26上形成金属层，并将其模型化。由此，形成第2金属布线11a～11e。
经过以上过程，图4～图6所示的SRAM的存储单元被形成。其后，在第2金属布线11a～11e上再形成未图示的层间绝缘层，并在此层间绝缘层上形成第3金属布线。
基于本发明，可以使第1及第2栅极间的间隔比现有例子更窄，由此可以比现有例子更缩小存储单元，比现有例子更减小存储单元面积。
Claims (9)
1.一种半导体存储器，具有：
存储单元(1)，包括第1和第2读取MOS(Metal OxideSemiconductor)晶体管(Q5，Q6)，第1和第2驱动MOS晶体管(Q1、Q2)，第1和第2负载MOS晶体管(Q3、Q4)；
第1导电型的第1阱域，形成所述第1驱动MOS晶体管和所述第1读取MOS晶体管；
第1导电型的第2阱域，形成所述第2驱动MOS晶体管和所述第2读取MOS晶体管；
第2导电型的第3阱域，形成于所述第1和第2阱域之间，形成所述第1和第2负载MOS晶体管；
第1栅极(3)，形成所述第1驱动MOS晶体管的栅极和所述第1负载MOS晶体管的栅极；
第2栅极(4)，形成所述第2驱动MOS晶体管的栅极和所述第2负载MOS晶体管的栅极；
第1接触孔(28)，根据所述第1及第2栅极自调整地形成，扩展至所述第1驱动MOS晶体管一方的杂质区域，所述第1负载MOS晶体管一方的杂质区域，和所述第2栅极；
第1局部布线(7)，形成于所述第1接触孔内，电子连接所述第1驱动MOS晶体管，所述第1负载MOS晶体管及所述第2栅极；
第2接触孔(30)，根据所述第1及第2栅极自调整地形成，扩展至所述第2驱动MOS晶体管一方的杂质区域，所述第2负载MOS晶体管一方的杂质区域，和所述第1栅极；
第2局部布线(8)，形成于所述第2接触孔内，电子连接所述第2驱动MOS晶体管、所述第2负载MOS晶体管及所述第1栅极。
2.权利要求1记载的半导体存储器，其所述第1及第2接触孔的形状相同。
3.权利要求1记载的半导体存储器，包括
第1层间绝缘层(24)，覆盖所述第1和第2栅极；
第2层间绝缘层(25)，在所述第1层间绝缘层上形成；
第1金属布线(10d)，在所述第2层间绝缘层上形成，延展在所述第1、第2及第3阱域并列的方向，成为字线；
多组第2金属布线(11a～11e)，在所述第1金属布线上介于第3层间绝缘层26形成，成为位线，地线及电源线。
4.权利要求3记载的半导体存储器，其中
包括电子连接所述第2金属布线和所定的所述MOS晶体管的多组第3接触孔(9a～9j)，
所述第1及第2接触孔，被设置于所述第1层间绝缘层，
所述第3接触孔，贯穿所述第1及第2层间绝缘层，根据所述第1或第2栅极被自调整地形成。
5.权利要求3记载的半导体存储器，使所述第1金属布线的厚度小于所述第2金属布线的厚度。
6.权利要求3记载的半导体存储器，所述第1金属布线的材料与所述第2金属布线的材料不同，所述第1金属布线材料的电阻率高于所述第2金属布线材料的电阻率。
7.权利要求4记载的半导体存储器，所述第1金属布线的材料和埋入所述第3接触孔内的导电层的材料相同。
8.权利要求3记载的半导体存储器，所述位线(11d)与所述地线(11e)间的间隔，大于所述位线(11d)与所述电源线(11c)间的间隔。
9.权利要求1记载的半导体存储器，所述半导体存储器形成于在衬底(16)上介于绝缘层(31)而形成的半导体层(32)上。
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