JP2005064127A

JP2005064127A - 半導体装置およびその製造方法

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Publication number: JP2005064127A
Application number: JP2003290316A
Authority: JP
Inventors: Jun Sumino; 潤角野; Satoru Shimizu; 悟清水
Original assignee: Renesas Technology Corp
Current assignee: Renesas Technology Corp
Priority date: 2003-08-08
Filing date: 2003-08-08
Publication date: 2005-03-10

Abstract

【課題】半導体装置を構成する素子および配線、コンタクトのレイアウトの自由度が高く、装置の高集積化に寄与できる半導体装置およびその製造方法を提供する。
【解決手段】トランジスタのゲート電極４は、上面に形成されたハードマスク５および側面に形成されたサイドウォール６から成る絶縁スペーサを有する。トランジスタ上は層間絶縁膜７によって覆われており、層間絶縁膜７には活性領域３に達する埋め込み配線８が埋め込まれている。ゲート電極４上のハードマスク５には開口５ａが形成されており、当該開口５ａには埋め込み配線８の一部が埋め込まれている。即ち、埋め込み配線８は、ゲート電極４と活性領域３とに直接に接続している。
【選択図】図１

Description

本発明は半導体装置およびその製造方法に関するものであり、特に配線およびコンタクトの形成技術に関するものである。

半導体装置における電極間あるいは素子間の接続は、メタル配線層（アルミ、銅、タングステン等）で行われるのが通例である。半導体装置の微細化に伴い、それを構成する素子および配線のレイアウトが制限を受けるようになってきた。つまり、素子および配線のレイアウトの自由度が小さくなり、そのことは半導体装置の高集積化を妨げる原因となっている。

例えば、配線の上面および側面をシリコン窒化膜のオフセット及びサイドウォールで覆い、これらのサイドウォール及びオフセットをエッチングストッパにして、その上の層間絶縁膜をエッチングして配線トレンチ及びコンタクトホールを同時に形成する技術がある（例えば特許文献１）。それにより、配線とコンタクトとの位置合わせが不要になるとともに、当該コンタクトは自己整合的に所定の位置に形成されるので、半導体装置の高集積化が可能になる。

特開平１１−３１７４５０号公報（第３−６頁、第１図）

上記特許文献１では、配線と共に基板へのコンタクトが形成されるが、例えば電極と半導体基板間や、複数の電極間の接続は成されない。しかし実際は、半導体装置における素子のレイアウトによっては、限られた領域内で電極と基板間、複数の電極間、また互いに分離された複数の活性領域間を配線およびコンタクトにより接続する必要が生じる。

また上述のように、半導体装置の高集積化を図る上で、素子や配線、コンタクトのレイアウトは重要である。しかし、例えば微細な配線を無理にレイアウトしようとすると、当該配線に断線が生じやすくなり、半導体装置の製造における歩留まりの低下を招いてしまう。よって、素子および配線、コンタクトのレイアウトの自由度が高い半導体装置の構造が望まれている。

本発明は以上のような課題を解決するためになされたものであり、半導体装置を構成する素子、配線およびコンタクトのレイアウトの自由度が高く、装置の高集積化に寄与できる半導体装置およびその製造方法を提供することを目的とする。

本発明の第１の局面である半導体装置は、第１活性領域および第１電極を含む第１半導体素子と、前記第１半導体素子を覆う層間絶縁膜と、前記層間絶縁膜内に埋め込まれ、前記第１電極と前記第１活性領域とに直接に接続する埋め込み配線とを備える。

また第２の局面である半導体装置は、第１電極および第２電極を有する半導体素子と、前記半導体素子を覆う層間絶縁膜と、前記層間絶縁膜内に埋め込まれ、前記第１電極と前記第２電極とに直接に接続する埋め込み配線とを備える。

さらに第３の局面である半導体装置は、第１活性領域を含む第１半導体素子と、第２活性領域を含む第２半導体素子と、前記第１半導体素子および前記第２半導体素子を覆う層間絶縁膜と、前記層間絶縁膜内に埋め込まれ、前記第１活性領域および前記第２活性領域に直接に接続する埋め込み配線とを備える。

第４の局面である半導体装置の製造方法は、（ａ）半導体基板に、第１活性領域および第１電極を含む第１半導体素子を形成する工程と、（ｂ）前記第１半導体素子を覆うように層間絶縁膜を形成する工程と、（ｃ）前記層間絶縁膜をエッチングして、前記第１電極および前記第１活性領域に達するトレンチを形成する工程と、（ｄ）前記トレンチを所定の配線材料で埋め込むことにより、前記層間絶縁膜内に埋め込み配線を形成する工程とを備える。

また第５の局面である半導体装置の製造方法は、（ａ）半導体基板に、第１電極および第２電極を含む半導体素子を形成する工程と、（ｂ）前記半導体素子を覆うように層間絶縁膜を形成する工程と、（ｃ）前記層間絶縁膜をエッチングして、前記第１電極および前記第２電極に達するトレンチを形成する工程と、（ｄ）前記トレンチを所定の配線材料で埋め込むことにより、前記層間絶縁膜内に埋め込み配線を形成する工程とを備える。

さらに第６の局面である半導体装置の製造方法は、（ａ）半導体基板に、第１活性領域を含む第１半導体素子および第２活性領域を含む第２半導体素子を形成する工程と、（ｂ）前記第１半導体素子および前記第２半導体素子を覆うように層間絶縁膜を形成する工程と、（ｃ）前記層間絶縁膜に、前記第１活性領域および前記第２活性領域に達するトレンチを形成する工程と、（ｄ）前記トレンチを所定の配線材料で埋め込むことにより、前記層間絶縁膜内に埋め込み配線を形成する工程とを備える。

本発明に係る半導体装置において、半導体素子上に形成される埋め込み配線は、層間絶縁膜に埋め込まれて形成され、層間絶縁膜上の配線は存在しない。よって、例えば当該半導体素子トの上方に別の配線を形成しようとする場合でも、そのレイアウトの自由度が高く、半導体装置の縮小化に寄与できる。また、その形成工程も容易である。例えば、フラッシュメモリ装置の周辺トランジスタや、ポリシリコンダイオードに本発明を適用した場合でも、従来のフラッシュメモリ装置の製造工程に対して工程数の増加は伴わない。

＜実施の形態１＞
図１は本発明の実施の形態１に係る半導体装置の構成を示す図である。ここでは、本発明を適用する半導体素子の例として、トランジスタを示す。図１（ａ）は当該トランジスタの上面図であり、図１（ｂ）は、図１（ａ）におけるＡ１−Ａ２線に沿った断面図である。なお、図１（ａ）においては、図示の簡単のため図１（ｂ）のハードマスク５、サイドウォール６、層間絶縁膜７の図示は省略している。

当該トランジスタは、シリコン基板１の素子分離領域２によって規定された活性領域３に形成される。トランジスタのゲート電極４は、ポリシリコン層４ａと例えばＷＳｉ等のシリサイド層４ｂとから成る２層構造を有している。ゲート電極４は、その上面に形成されたハードマスク５および側面に形成されたサイドウォール６から成る絶縁スペーサを有する。ハードマスク５およびサイドウォール６はシリコン窒化膜により形成される。

トランジスタ上はシリコン酸化膜の層間絶縁膜７によって覆われている。層間絶縁膜７の下の層７１は、層間絶縁膜７のエッチングのストッパとして使用されるシリコン窒化膜（以下「エッチングストッパ７１」と称す）である。層間絶縁膜７には図１（ｂ）の如く埋め込み配線８が埋め込まれている。埋め込み配線８の底は、活性領域３内のドレイン領域にまで達している。また、ゲート電極４上のハードマスク５には開口５ａが形成されており、当該開口５ａには埋め込み配線８の一部が埋め込まれている。即ち、埋め込み配線８は、ゲート電極４と活性領域３とに直接に接続している。また、活性領域３内のソース領域上には、上層の配線に接続するコンタクト９（図１（ｂ）では不図示）が形成されている。

図２〜図５は、実施の形態１に係る半導体装置の製造工程を示す図である。以下、これらの図に基づいて、本実施の形態に係る半導体装置の製造方法について説明する。

まず、シリコン基板１上に活性領域３を規定する素子分離領域２を形成する。活性領域３の上面を熱酸化してシリコン酸化膜のゲート電極（不図示）を形成し、その上にポリシリコン膜を形成する。その後ポリシリコン膜の上部をシリサイド化し、その上にシリコン窒化膜を形成する。そして、それらの膜をフォトリソグラフィ技術を用いてパターニングすることで、上面にハードマスク５を有し、ポリシリコン層４ａおよびシリサイド層４ｂの２層構造から成るゲート電極４を形成する（図２）。

そして、ゲート電極４上に、シリコン窒化膜を形成してエッチバックすることにより、ゲート電極４の側面にサイドウォール６を形成する（図３）。なお、サイドウォール６形成の前および後には、ゲート電極４をマスクとして活性領域３にドーパントの注入を行い、活性領域３内にトランジスタのソース／ドレインを形成する。以上で、活性領域３におけるトランジスタの形成が完了する。

その後、エッチングストッパ７１となるシリコン窒化膜を１０ｎｍ程度堆積し、その上にシリコン酸化膜を堆積して層間絶縁膜７を形成する。層間絶縁膜７の上にゲート電極４の上方を開口したレジストマスク１１を形成し、当該レジストマスク１１をマスクとして、層間絶縁膜７、エッチングストッパ７１およびハードマスク５をエッチングする。それにより、層間絶縁膜７およびハードマスク５に、ゲート電極４に達する開口５ａを形成する（図４）。本工程におけるエッチングは、ハードマスク５およびエッチングストッパ７１の材料であるシリコン窒化膜と、層間絶縁膜７の材料であるシリコン酸化膜との両方をエッチングするので、両者間でのエッチング選択性は必要ない。以下、説明の簡単のため、シリコン酸化膜とシリコン窒化膜との間でエッチング選択性を要しないエッチングを「非選択性エッチング」と称する。

次いで、埋め込み配線８を形成する領域を開口したレジストマスク１２を形成する。本実施の形態では、埋め込み配線８を形成する領域は、先に開口５ａを形成した領域を含んでいる。そしてレジストマスク１２をマスクとするエッチングにより、埋め込み配線８を形成するためのトレンチ１３を活性領域３に達するように形成する（図５）。本工程では、まずエッチングストッパ７１をストッパとするエッチングにより層間絶縁膜７にトレンチ１３を形成し、その後その中に露出したエッチングストッパ７１をエッチングにより除去する。それにより、素子分離領域２への不要なエッチングが防止される。トレンチ１３の内部には開口５ａが存在するため、結果としてトレンチ１３はゲート電極４と活性領域３とに達することとなる。本工程における層間絶縁膜７のエッチングは、エッチングストッパ７１の材料であるシリコン窒化膜と、層間絶縁膜７の材料であるシリコン酸化膜との間でエッチング選択性を有するものである。即ち、当該エッチングは、シリコン窒化膜がストッパとなる選択的なエッチングである。以下、説明の簡単のため、シリコン窒化膜がストッパとなる選択的なエッチングを「選択性エッチング」と称する。

以上３回のエッチング工程により、層間絶縁膜７およびハードマスク５に、ゲート電極４および活性領域３に達するトレンチ１３が形成される。

そして層間絶縁膜７上に、配線材料としてのタングステン（Ｗ）等の金属を堆積することでトレンチ１３およびその中の開口５ａを埋め込み、続いて層間絶縁膜７の上面に堆積した余剰な金属を除去する。それにより、層間絶縁膜７内に埋め込み配線８が形成される。以上の工程により、図１に示した半導体装置が形成される。

図６および図７は、本実施の形態に係る半導体装置の効果を説明するための図である。従来のトランジスタにおいてゲート電極４と活性領域３（ドレイン領域）とを配線で接続する場合、図６のように層間絶縁膜７内におけるゲート電極４上と活性領域３上に、コンタクト９１ａおよびコンタクト９１ｂをそれぞれ形成し、その上の層間絶縁膜９３内に例えばダマシンプロセスを用いて配線９２を形成していた。よって、例えば当該トランジスタの上方に上部配線９５を形成しようとする場合、配線９２と上部配線９５とを絶縁するための層間絶縁膜９４を形成する必要があり、上部配線９５と層間絶縁膜７との間には、層間絶縁膜９３および９４の２層が必要となる。このように従来の配線構造では、上部配線のレイアウトの自由度に制限が加わると共に、半導体装置の縮小化の妨げとなっていた。

それに対し、本実施の形態に係るトランジスタでは、ゲート電極４と活性領域３とを接続する埋め込み配線８は、層間絶縁膜７に埋め込まれて形成され、層間絶縁膜７上の配線は存在しない。よって、例えば当該トランジスタの上方に上部配線１５を形成しようとする場合でも、図７のように層間絶縁膜７上には単層の層間絶縁膜１４のみを形成すればよい。よって、図６に比較して、他の配線のレイアウトの自由度が高くなり、半導体装置の縮小化に寄与できる。

上述の通り、本実施の形態では、埋め込み配線８を形成するために２回の非選択性エッチングと、１回の選択性エッチングを行うこととなる。通常、これら３つのエッチング工程は、例えばフラッシュメモリ装置のメモリセルアレイの製造工程などにも含まれるものである。よって本実施の形態を例えばフラッシュメモリ装置の周辺回路におけるトランジスタ（周辺トランジスタ）に適用した場合、従来のフラッシュメモリ装置の製造工程に対して工程数の増加は伴わない（その詳細は、後の実施の形態で説明する）。

図８、は実施の形態１の変形例を示す図である。図８（ａ）はトランジスタの上面図であり、図８（ｂ）は、図８（ａ）におけるＢ１−Ｂ２線に沿った断面図である。これらの図において、図１に示したものと同様の機能を有する要素に対しては同一符号を付してある。同図に示すように、この例においては埋め込み配線８は活性領域３の上方のみに形成される。図１に示した構成に比べて、トランジスタの形成面積を小さくできるため、半導体素子の配置の高密度化に寄与できる。また、埋め込み配線８は素子分離領域２の上には形成されないので、埋め込み配線８を形成するためのエッチング工程により、素子分離領域２が不要にエッチングされる恐れは無い。よって、上記の製造工程で示したエッチングストッパ７１を省略できるという利点もある。

＜実施の形態２＞
実施の形態１では、埋め込み配線８を形成するためのトレンチ１３（開口５ａを含む）を形成する際に、２回の非選択性エッチングと１回の選択性エッチングとを行った。本実施の形態では、当該トレンチ１３の形成を１回の非選択性エッチングと１回の選択性エッチングにより行う。

以下、実施の形態２に係る半導体装置の製造方法について説明する。まず、実施の形態１で図２および図３で示した工程と同様にして、シリコン基板１上に活性領域３を規定する素子分離領域２を形成し、上面にハードマスク５、側面にサイドウォール６を有するゲート電極４を形成する。

その後、シリコン窒化膜のエッチングストッパ７１およびシリコン酸化膜の層間絶縁膜７を形成する。層間絶縁膜７の上に埋め込み配線８を形成する領域を開口したレジストマスク１６を形成し、当該レジストマスク１６をマスクとして、層間絶縁膜７を選択性エッチングによりエッチングする。その後、非選択性エッチングによりエッチングストッパ７１およびハードマスク５をエッチングする。それにより、素子分離領域２の上面が不要にエッチングされるのを防止できる。層間絶縁膜７およびハードマスク５に、活性領域３およびゲート電極４に達するトレンチ１３が形成される（図９）。

層間絶縁膜７上に、配線材料としてのタングステン（Ｗ）等の金属を堆積することでトレンチ１３を埋め込み、層間絶縁膜７の上面に堆積した余剰な金属を除去することで、層間絶縁膜７内に埋め込み配線８を形成する。その結果、実施の形態１と同様に、ゲート電極４と活性領域３とに直接に接続する埋め込み配線８が、層間絶縁膜７内に形成される。但し、トレンチ１３を形成した際の非選択性エッチングにより、層間絶縁膜７と共にハードマスク５およびサイドウォール６もエッチングされるため、本実施の形態に係る半導体装置の図１（ｂ）に対応する断面図（図１（ａ）におけるＡ１−Ａ２線に沿った断面図）は、図１０のようになる。即ち、埋め込み配線８の下方では、ハードマスク５は完全に除去される。

本実施の形態によれば、実施の形態１と比較して、埋め込み配線８を形成するためのエッチング回数を減らすことができ、製造工程を簡略化することができる利点がある。

本実施の形態は、図８で示した実施の形態１の変形例に対しても適用可能であることは明らかである。その場合、半導体装置の図８（ｂ）に対応する断面図（図８（ａ）におけるＢ１−Ｂ２線に沿った断面図）は、図１１のようになる。この場合も、埋め込み配線８の下方では、ハードマスク５は完全に除去される。

＜実施の形態３＞
実施の形態３では、本発明をフラッシュメモリ装置の周辺回路におけるトランジスタ（周辺トランジスタ）に適用した例を示す。

図１２は、実施の形態３に係る半導体装置の構成を示す図である。当該半導体装置は、第１半導体素子としての周辺トランジスタ２１およびメモリセルアレイ２２を有するフラッシュメモリ装置である。メモリセルアレイ２２は、複数個の第２半導体素子としてのメモリトランジスタ２２ａ（フローティングゲートトランジスタ）により構成される。周辺トランジスタ２１は実施の形態１において図１で示したトランジスタと構成と同じである。周辺トランジスタ２１は、第１活性領域としての活性領域３を含んでおり、その上に埋め込み配線８が形成されている。当該周辺トランジスタ２１および埋め込み配線８は、実施の形態１で説明したものと同じであるので、ここでの詳細な説明は省略する。

一方、それぞれのメモリトランジスタ２２ａは第２活性領域としての活性領域３０、トンネル酸化膜３１、フローティングゲート電極３２、ＯＮＯ（Oxide Nitride Oxide）膜３３、コントロールゲート電極３４、ハードマスク３５、サイドウォール３６を有する。フローティングゲート電極３２はポリシリコンであり、コントロールゲート電極３４は、周辺トランジスタのゲート電極４と同様に、ポリシリコン層３４ａおよびシリサイド層３４ｂとから成っている。ハードマスク３５およびサイドウォール３６は、ハードマスク５およびサイドウォール６と同じくシリコン窒化膜により形成されている。周辺トランジスタ２１およびメモリトランジスタ２２ａは共にシリコン酸化膜の層間絶縁膜７により覆われている。メモリセルアレイ２２上の層間絶縁膜７には、メモリトランジスタ２２ａのソース／ドレイン（活性領域３０）に接続する自己整合コンタクト３８が形成されている。
自己整合コンタクト３８は層間絶縁膜１４内のスタックトビア３９を介してビット線として機能する上部配線１５に接続する。また、それぞれのコントロールゲート電極３４上のハードマスク３５および層間絶縁膜７にはワード線として機能する上層の配線に接続するためのコンタクト（不図示）が形成される。

以下、本実施の形態に係るフラッシュメモリ装置における周辺トランジスタ２１の製造方法について説明する。通常、フラッシュメモリ装置の周辺トランジスタの形成は、メモリトランジスタの形成と並行して行われる。図１２のフラッシュメモリ装置を例にすると、周辺トランジスタ２１のゲート絶縁膜（不図示）の形成は、ＯＮＯ膜３３のシリコン酸化膜の形成と並行して行われる。同様に、ゲート電極４（ポリシリコン層４ａおよびシリサイド層４ｂ）およびハードマスク５の形成（図２で示した工程）は、コントロールゲート電極３４（ポリシリコン層３４ａおよびシリサイド層３４ｂ）およびハードマスク３５の形成に並行して行われる。同様に、サイドウォール６の形成（図３で示した工程）はサイドウォール３６の形成に並行して行われる。また、メモリトランジスタ２２ａのソース／ドレインと周辺トランジスタ２１のソース／ドレインの形成も同じ工程で形成可能である。

メモリトランジスタ２２ａ並びに周辺トランジスタ２１を形成した後、シリコン窒化膜のエッチングストッパ７１を形成し、その上にシリコン酸化膜を堆積して層間絶縁膜７を形成する。層間絶縁膜７上にゲート電極４並びにコントロールゲート電極３４の上方を開口したレジストマスクを形成し、当該レジストマスクをマスクにし、エッチングストッパ７１をストッパにして層間絶縁膜７を選択性エッチングにてエッチングする。そしてエッチングストッパ７１、ハードマスク５，３５を非選択エッチングによりエッチングする。それにより、開口５ａ並びにコントロールゲート電極３４上に第１コンタクトホール（不図示）が形成される。即ち、開口５ａを形成する工程（図４に示した工程）は、コントロールゲート電極３４上の第１コンタクトホールを形成する工程と並行して行われる。

次いで、埋め込み配線８を形成する領域並びに自己整合コンタクト３８を形成する領域を開口したレジストマスクを形成する。実施の形態１と同様に、埋め込み配線８を形成する領域は、開口５ａを形成した領域を含んでいる。当該レジストマスクをマスクとする選択性エッチングにより、活性領域３に達するトレンチ１３および自己整合コンタクト３８を形成するための第２コンタクトホールを形成する。即ち、トレンチ１３を形成する工程（図５に示した工程）は、自己整合コンタクト３８を形成するための第２コンタクトホールを形成する工程と並行して行われる。当該エッチングは選択性エッチングであるので、第２コンタクトホールは各メモリトランジスタ２２ａの絶縁スペーサ間に自己整合的に形成される。

そして、層間絶縁膜７上に、配線材料としてのタングステン（Ｗ）等の金属を堆積することでトレンチ１３およびその中の開口５ａ、第１コンタクトホール、第２コンタクトホールを埋め込み、層間絶縁膜７の上面に堆積した余剰な金属を除去する。それにより層間絶縁膜７内に、埋め込み配線８、コントロールゲート電極３４上のコンタクト（不図示）、自己整合コンタクト３８を形成する。その後、層間絶縁膜１４を形成し、コントロールゲート電極３４上のコンタクトおよび自己整合コンタクト３８のそれぞれの上にスタックトビア３９を形成し、上部配線１５を形成する。以上の工程により、図１２に示したフラッシュメモリ装置が形成される。

以上説明したように、本実施の形態によれば周辺トランジスタ２１を、メモリセルアレイ２２のメモリトランジスタ２２ａと並行して形成することができる。言い換えれば、本発明の実施の形態１は、従来のフラッシュメモリ装置の製造工程に対して工程数の増加を招くことなく、フラッシュメモリ装置の周辺回路に適用することができる。

本実施の形態では、実施の形態１をフラッシュメモリ装置に適用した例を示したが、これに限られるものではない。上面および側面に絶縁スペーサを有する電極の形成工程、非選択エッチング工程および選択エッチング工程を有する製造方法により形成される半導体装置であれば、従来の製造工程からの工程数の増加を招くことなく適用することが可能である。

＜実施の形態４＞
フラッシュメモリ装置では、メモリセルに対する書き込みおよび消去を行うために、高い電圧を必要とするので、例えばチャージポンプ回路のような昇圧回路を備える。実施の形態４では、本発明をフラッシュメモリ装置のチャージポンプ回路におけるポリシリコンダイオードに適用した例を示す。

図１３は、実施の形態４に係る半導体装置の構成を示す図であり、フラッシュメモリ装置のチャージポンプ回路におけるポリシリコンダイオード４０を示している。図１３では省略しているが、当該フラッシュメモリ装置は、図１２に示したメモリセルアレイ２２を有している。通常、フラッシュメモリ装置において、チャージポンプ回路におけるポリシリコンダイオードの形成は、メモリトランジスタの形成と並行して行われる。即ち、当該ポリシリコンダイオード４０は、メモリセルアレイ２２のトンネル酸化膜３１と共に形成されたシリコン酸化膜４１、フローティングゲート電極３２と同時に形成されたポリシリコン層４２、ＯＮＯ膜３３と同時に形成されたＯＮＯ膜４３、コントロールゲート電極３４（ポリシリコン層３４ａおよびシリサイド層３４ｂ）と同時に形成されたゲート電極４４（ポリシリコン層４４ａおよびシリサイド層４４ｂ）、ハードマスク３５と同時に形成されたシリコン窒化膜のハードマスク４５、サイドウォール３６と同時に形成されたシリコン窒化膜のサイドウォール４６を有している。

なお、図１３において、ポリシリコン層４２の中央上部のゲート電極４４と、図１３内の左側のゲート電極４４とは図示されていない部分で繋がっており、一体のものである。また、ポリシリコン層４２の両端部上にも中央部上と同様のＯＮＯ膜、ポリシリコン層、シリサイド層が形成されているが、これらはポリシリコンダイオード４０をメモリセルアレイ２２のメモリトランジスタ２２ａと並行して形成するために必然的に形成されてしまうものであり、特に電極として機能するものではない。

ポリシリコン層４２には、イオン注入により、Ｎ⁺領域、Ｎ^-領域、Ｐ⁺領域が形成される。即ち、ポリシリコン層４２のＮ⁺領域はポリシリコンダイオード４０のカソード電極として機能し、Ｐ⁺領域はアノード電極として機能する。またＮ^-領域はゲート電極４４の下に位置している。

このように、ポリシリコンダイオード４０は、ポリシリコン層４２に形成されたアノード電極（Ｐ⁺領域）並びにカソード電極（Ｎ⁺領域）、およびゲート電極４４という３つの電極を有する構造である。

ポリシリコンダイオード４０上の層間絶縁膜７には、埋め込み配線４８ａ，４８ｂおよび自己整合コンタクト４９が形成され、ゲート電極４４上面のハードマスク４５には、埋め込み配線４８ａの一部が埋め込まれた開口４５ａが形成されている。埋め込み配線４８ａは、活性領域６０に直接に接続すると共に、開口４５ａを介してゲート電極４４上面にも直接に接続する。埋め込み配線４８ｂは、ポリシリコン層４２のＮ⁺領域（カソード電極）および活性領域６０に直接に接続している。埋め込み配線４８ｂがカソード電極と接続する部分は自己整合コンタクト構造となっている（以下、当該部分を「自己整合コンタクト４８ｃ」と称する）。自己整合コンタクト４９は、ポリシリコン層４２のＰ⁺領域（アノード電極）に接続している。

ポリシリコンダイオード４０において、ポリシリコン層４２のＮ^-領域上のゲート電極４４とカソード電極（ポリシリコン層４２のＮ⁺領域）との間は、埋め込み配線４８ａ、活性領域６０および埋め込み配線４８ｂを介して電気的に接続している。本構造によれば、ポリシリコンダイオード４０に逆バイアスの電圧が印加された場合の、リーク電流の発生を低減することができる。

上述したように、ポリシリコンダイオード４０の形成はメモリセルアレイ２２の形成と並行して行われる。その製造工程は従来のものと同様でよいので、ここでの説明は省略する。

ポリシリコンダイオード４０を形成した後は、その上にエッチングストッパ７１および層間絶縁膜７を形成する。そして、実施の形態３で説明したコントロールゲート電極３４上に第１コンタクトホールを形成する工程に並行して、非選択性エッチングによりゲート電極４４上のハードマスク４５に開口４５ａを形成する。続いて、実施の形態３で説明した自己整合コンタクト３８のための第２コンタクトホールを形成する工程に並行して、選択性エッチングおよびエッチングストッパ７１を除去するための非選択性エッチングにより埋め込み配線４８ａおよび埋め込み配線４８ｂ（自己整合コンタクト４８ｃを含む）のためのトレンチ、並びに自己整合コンタクト４９のためのコンタクトホールを形成する。

そして、実施の形態３で説明した第１コンタクトホール、第２コンタクトホールへの配線材料の埋め込み工程と並行して、埋め込み配線４８ａ，４８ｂおよび自己整合コンタクト４９を形成する。以上の工程により、図１３に示したフラッシュメモリ装置のポリシリコンダイオード４０が形成される。

以上説明したように、本実施の形態によればポリシリコンダイオード４０を、メモリセルアレイ２２のメモリトランジスタ２２ａと並行して形成することができる。言い換えれば、本発明は、従来のフラッシュメモリ装置の製造工程に対して工程数の増加を招くことなく、フラッシュメモリ装置のポリシリコンダイオードに適用することができる。

＜実施の形態５＞
図１４は、実施の形態５に係る半導体装置の構成を示す図であり、実施の形態４のポリシリコンダイオード４０の変形である。図１４（ａ）は当該ポリシリコンダイオード４０の上面図であり、図１４（ｂ）は、図１４（ａ）におけるＣ１−Ｃ２線に沿った断面図である。なお、図１４（ａ）においては、図示の簡単のため図１４（ｂ）の素子分離領域２、ポリシリコン層４２、ゲート電極４４、ハードマスク４５の開口４５ａ、埋め込み配線４８（自己整合コンタクト４８ｃ含む）、自己整合コンタクト４９以外の要素は省略している。これらの図に示すように、実施の形態５に係る半導体装置は、実施の形態４に係るポリシリコンダイオード４０における２つの埋め込み配線４８ａと埋め込み配線４８ｂとを単一の埋め込み配線４８としたものである。

つまり、本実施の形態に係る半導体装置は、ポリシリコンダイオード４０上の層間絶縁膜７に埋め込まれ、２つの電極、即ちゲート電極４４およびカソード電極（ポリシリコン層４２のＮ⁺領域）に直接に接続する埋め込み配線４８を備えている。その他の構成については、実施の形態４と同様であるのでここでの説明は省略する。

本実施の形態に係るポリシリコンダイオード４０の製造方法は、実施の形態４において埋め込み配線４８ａおよび埋め込み配線４８ｂのためのトレンチを形成する工程に代えて、選択性エッチングおよびエッチングストッパ７１を除去するための非選択性エッチングによりゲート電極４４とカソード電極（ポリシリコン層４２のＮ⁺領域）に達する、埋め込み配線４８のためのトレンチを形成すればよい。

本実施の形態によれば、ポリシリコンダイオード４０において、ゲート電極４４とカソード電極は、共に単一の埋め込み配線４８に直接的に接続している。よって、ポリシリコンダイオード４０に逆バイアスの電圧が印加された場合の、リーク電流の発生を低減する効果は、実施の形態４よりも向上する。また、ポリシリコンダイオード４０の形成面積を縮小できる効果もあることは言うまでもない。なお、本実施の形態は、ポリシリコンダイオードに限らず、互いに接続する必要のある複数個の電極を有する半導体装置に広く適用可能である。

＜実施の形態６＞
実施の形態１では、図１のように、層間絶縁膜７内に形成される埋め込み配線８は、単一の半導体素子（トランジスタ）のゲート電極４と活性領域３（ドレイン領域）との間を接続するものであった。本実施の形態では、本発明に係る埋め込み配線を、複数個の半導体素子の活性領域間を接続するように形成する。

図１５は、実施の形態６に係る半導体装置の構成を示す図である。図１５（ａ）は当該半導体装置の上面図であり、図１５（ｂ）は、図１５（ａ）におけるＤ１−Ｄ２線に沿った断面図である。これらの図の如く、当該半導体装置は、第１トランジスタ１００および第２トランジスタ２００を有する。なお、図１５（ａ）においては、図示の簡単のため図１５（ｂ）のハードマスク１０５，２０５、サイドウォール１０６，２０６、層間絶縁膜７の図示は省略している。

第１トランジスタ１００および第２トランジスタ２００は、それぞれシリコン基板１の素子分離領域２によって規定された第１活性領域１０３および第２活性領域２０３に形成される。第１トランジスタ１００のゲート電極１０４はポリシリコン層１０４ａとシリサイド層１０４ｂとの２層構造であり、第２トランジスタ２００のゲート電極２０４はポリシリコン層２０４ａおよびシリサイド層２０４ｂの２層構造である。ゲート電極１０４は、その上面に形成されたハードマスク１０５および側面に形成されたサイドウォール１０６から成る絶縁スペーサを有し、ゲート電極２０４も同じく、その上面に形成されたハードマスク２０５および側面に形成されたサイドウォール２０６から成る絶縁スペーサを有する。ハードマスク１０５，２０５およびサイドウォール１０６，２０６はシリコン窒化膜により形成される。

図１５（ｂ）の如く、第１トランジスタ１００および第２トランジスタ２００上はシリコン酸化膜の層間絶縁膜７によって覆われており、層間絶縁膜７には埋め込み配線８０が埋め込まれている。埋め込み配線８０は、第１活性領域１０３および第２活性領域２０３それぞれのドレイン領域に直接に接続している。また、第１活性領域１０３および第２活性領域２０３それぞれのソース領域上には、コンタクト１０９，２０９コンタクト９（図１５（ｂ）では不図示）が形成されている。さらに、第１トランジスタ１００のゲート電極１０４および第２トランジスタ２００のゲート電極２０４それぞれの上には、コンタクト１１９，２１９（図１５（ｂ）では不図示）が形成されている。

本実施の形態に係る半導体装置の製造方法を説明する。半導体基板上に、実施の形態１で図２および図３に示した工程と同様にして、第１トランジスタ１００および第２トランジスタ２００を形成する。そして、図４に示した開口５ａを形成する工程と同様にして、非選択性エッチングによりコンタクト１１９およびコンタクト２１９を形成するためのコンタクトホールを形成する。そして、図５に示した埋め込み配線８のためのトレンチ１３を形成する工程と同様にして、選択性エッチングにより埋め込み配線８０のためのトレンチ並びにコンタクト１０９およびコンタクト２０９を形成するためのコンタクトホールを形成する。埋め込み配線８０のためのトレンチは、第１活性領域１０３および第２活性領域２０３に達するように形成する。そして、これらのコンタクトホールおよびトレンチを、所定の配線材料で埋め込むことにより、層間絶縁膜７内に、埋め込み配線８０およびコンタクト１０９，１１９，２０９，１１９が形成され、図１５で示した本実施の形態に係る半導体装置が形成される。

本実施の形態によれば、第１活性領域１０３と第２活性領域２０３とを接続する埋め込み配線８０は、層間絶縁膜７に埋め込まれて形成される。よって、例えば当該第１トランジスタ１００および第２トランジスタ２００の上方における、他の配線のレイアウトの自由度が高くなり、半導体装置の縮小化に寄与できる。また、実施の形態１と同様に、本実施の形態を例えばフラッシュメモリ装置の周辺回路におけるトランジスタ（周辺トランジスタ）に適用した場合、従来のフラッシュメモリ装置の製造工程に対して工程数の増加は伴わない。

図１６は、実施の形態６の変形例を示す図である。図１６（ａ）は当該半導体装置の上面図であり、図１６（ｂ）は、図１６（ａ）におけるＥ１−Ｅ２線に沿った断面図である。これらの図に示している各要素は、図１５で示したものと同様のものである。但し、この変形例においては、埋め込み配線８０は、ゲート電極１０４およびゲート電極２０４の上方を跨ぐようにレイアウトされる。埋め込み配線８０は、ゲート電極１０４とはハードマスク１０５およびサイドウォール１０６によって絶縁され、ゲート電極２０４とはハードマスク２０５およびゲート電極２０４によって絶縁される。

埋め込み配線８０のためのトレンチは選択性エッチングおよびエッチングストッパ７１を除去するための非選択性エッチングにより形成される。つまり、これらのエッチングによりハードマスク１０５，２０５およびサイドウォール１０６，２０６は除去されない。よって、埋め込み配線８０をゲート電極１０４およびゲート電極２０４の上方を跨ぐようにレイアウトしても、埋め込み配線８０とゲート電極１０４およびゲート電極２０４との絶縁は保たれる。つまり埋め込み配線８０のレイアウトの自由度は高い。

＜実施の形態７＞
図１７は、実施の形態７に係る半導体装置の構成を示す図であり、図１７（ａ）は当該半導体装置の上面図であり、図１７（ｂ）は、図１７（ａ）におけるＦ１−Ｆ２線に沿った断面図である。これらの図において、図１５で示したものと同様の要素には同一符号を付してある。但し、本実施の形態においては、埋め込み配線８０は、第１活性領域１０３および第２活性領域２０３だけでなく、第１トランジスタ１００のゲート電極１０４にも直接に接続する。つまり、ゲート電極１０４上面のハードマスク１０５には開口１０５ａが形成され、当該開口１０５ａには埋め込み配線８０の一部が埋め込まれている。即ち、本実施の形態において、第１トランジスタ１００上の埋め込み配線８０は実施の形態１で図１に示した埋め込み配線８と同様の構造を有している。

本実施の形態に係る半導体装置の製造方法を説明する。半導体基板上に、実施の形態１で図２および図３に示した工程と同様にして、第１トランジスタ１００および第２トランジスタ２００を形成する。その上にエッチングストッパ７１および層間絶縁膜７を形成し、図４に示した開口５ａを形成する工程と同様にして、非選択性エッチングによりハードマスク１０５に開口１０５ａを形成すると共にハードマスク２０５にコンタクト２１９のためのコンタクトホールを形成する。そして、図５に示した埋め込み配線８のためのトレンチ１３を形成する工程と同様にして、選択性エッチングおよびエッチングストッパ７１を除去するための非選択性エッチングにより埋め込み配線８０のためのトレンチ並びにコンタクト１０９およびコンタクト２０９を形成するためのコンタクトホールを形成する。
このとき、先に形成した開口１０５ａを埋め込み配線８０のためのトレンチの領域内に含ませる。それにより、当該トレンチは、ゲート電極１０４、第１活性領域１０３および第２活性領域２０３に達する構造となる。そして、これらのコンタクトホールおよびトレンチを、所定の配線材料で埋め込むことにより、層間絶縁膜７内に、埋め込み配線８０およびコンタクト１０９，１１９，２０９，１１９が形成され、図１５で示した本実施の形態に係る半導体装置が形成される。

本実施の形態によれば、実施の形態１と実施の形態６とを同時に実施することができ、実施の形態１および実施の形態６の両方の効果を得ることができる。

実施の形態１に係る半導体装置の構成を示す図である。実施の形態１に係る半導体装置の製造工程を示す図である。実施の形態１に係る半導体装置の製造工程を示す図である。実施の形態１に係る半導体装置の製造工程を示す図である。実施の形態１に係る半導体装置の製造工程を示す図である。実施の形態１に係る半導体装置の効果を説明するための図である。従来の半導体装置の構成を示す図である。実施の形態１の変形例を示す図である。実施の形態２に係る半導体装置の製造工程を説明するための図である。実施の形態２に係る半導体装置の構成を示す図である。実施の形態２の変形例を示す図である。実施の形態３に係る半導体装置の構成を示す図である。実施の形態４に係る半導体装置の構成を示す図である。実施の形態５に係る半導体装置の構成を示す図である。実施の形態６に係る半導体装置の構成を示す図である。実施の形態６の変形例を示す図である。実施の形態７に係る半導体装置の構成を示す図である。

符号の説明

１シリコン基板、２素子分離領域、３，３０，６０活性領域、４，４４ゲート電極、５，４５ハードマスク、５ａ，４５ａ開口、６，４６サイドウォール、７層間絶縁膜、８，４８，４８ａ，４８ｂ，８０埋め込み配線、９コンタクト、１０ゲート絶縁膜、１３トレンチ、２１周辺トランジスタ、２２メモリセルアレイ、２２ａメモリトランジスタ、３２フローティングゲート電極、３４コントロールゲート電極、３８，４８ｃ自己整合コンタクト、４０ポリシリコンダイオード。

Claims

第１活性領域および第１電極を含む第１半導体素子と、
前記第１半導体素子を覆う層間絶縁膜と、
前記層間絶縁膜内に埋め込まれ、前記第１電極と前記第１活性領域とに直接に接続する埋め込み配線とを備える
ことを特徴とする半導体装置。
請求項１に記載の半導体装置であって、
前記第１電極は、上面および側面に所定の絶縁材料による第１絶縁スペーサを有し、
前記絶縁スペーサは、前記第１電極上面に、前記埋め込み配線の一部が埋め込まれた開口を備える
ことを特徴とする半導体装置。
請求項２に記載の半導体装置であって、
上面および側面に前記所定の絶縁材料による第２絶縁スペーサが形成された第２電極を含む第２半導体素子と、
前記第２半導体素子上に形成され、前記第２絶縁スペーサにより前記第２電極と絶縁された自己整合コンタクトをさらに備える
ことを特徴とする半導体装置。
請求項１または請求項２に記載の半導体装置であって、
第２活性領域を含む第２半導体素子をさらに有し、
前記埋め込み配線は前記第２活性領域にも直接に接続する
ことを特徴とする半導体装置。
第１電極および第２電極を有する半導体素子と、
前記半導体素子を覆う層間絶縁膜と、
前記層間絶縁膜内に埋め込まれ、前記第１電極と前記第２電極とに直接に接続する埋め込み配線とを備える
ことを特徴とする半導体装置。
第１活性領域を含む第１半導体素子と、
第２活性領域を含む第２半導体素子と、
前記第１半導体素子および前記第２半導体素子を覆う層間絶縁膜と、
前記層間絶縁膜内に埋め込まれ、前記第１活性領域および前記第２活性領域に直接に接続する埋め込み配線とを備える
ことを特徴とする半導体装置。
請求項６に記載の半導体装置であって、
前記第１半導体素子および前記第２半導体素子の少なくとも片方は、上面および側面に絶縁スペーサが形成された電極を有し、
前記埋め込み配線は、前記電極上方を跨いで形成され、前記電極とは前記絶縁スペーサにより絶縁されている
ことを特徴とする半導体装置。
（ａ）半導体基板に、第１活性領域および第１電極を含む第１半導体素子を形成する工程と、
（ｂ）前記第１半導体素子を覆うように層間絶縁膜を形成する工程と、
（ｃ）前記層間絶縁膜をエッチングして、前記第１電極および前記第１活性領域に達するトレンチを形成する工程と、
（ｄ）前記トレンチを所定の配線材料で埋め込むことにより、前記層間絶縁膜内に埋め込み配線を形成する工程とを備える
ことを特徴とする半導体装置の製造方法。
請求項８記載の半導体装置の製造方法であって、
前記工程（ａ）は、
（ｅ）前記第１電極の上面および側面に所定の絶縁材料による第１絶縁スペーサを形成する工程を含み、
前記工程（ｃ）は、
（ｆ）前記層間絶縁膜および前記第１絶縁スペーサをエッチングして、前記第１電極に達する開口を形成する工程と、
（ｇ）前記層間絶縁膜をエッチングして、前記層間絶縁膜の前記開口を含む領域に前記第１活性領域に達するトレンチを形成する工程とを含む
ことを特徴とする半導体装置の製造方法。
請求項９に記載の半導体装置の製造方法であって、
前記工程（ａ）は、
（ｈ）前記半導体基板に、第２活性領域並びに上面および側面に前記所定の絶縁材料による第２絶縁スペーサを有する第２電極を含む第２半導体素子を形成する工程を含み、
前記工程（ｂ）で形成する前記層間絶縁膜は、前記第２半導体素子も覆い、
前記工程（ｆ）は、
（ｉ）前記層間絶縁膜および前記第２絶縁スペーサをエッチングして、前記第２電極に達する第１コンタクトホールを形成する工程を含み、
前記工程（ｇ）は、
（ｊ）前記層間絶縁膜をエッチングして、前記第２活性領域に達する第２コンタクトホールを形成する工程を含み、
前記工程（ｄ）において、前記所定の配線材料は、前記第１コンタクトホールおよび前記第２コンタクトホールにも埋め込まれる
ことを特徴とする半導体装置の製造方法。
請求項９に記載の半導体装置の製造方法であって、
前記工程（ａ）は、
（ｋ）前記半導体基板に、第２活性領域を含む第２半導体素子を形成する工程を含み、
前記工程（ｂ）で形成する前記層間絶縁膜は、前記第２半導体素子も覆い、
前記工程（ｃ）で形成する前記トレンチは、前記第２活性領域にまで達する
ことを特徴とする半導体装置の製造方法。
（ａ）半導体基板に、第１電極および第２電極を含む半導体素子を形成する工程と、
（ｂ）前記半導体素子を覆うように層間絶縁膜を形成する工程と、
（ｃ）前記層間絶縁膜をエッチングして、前記第１電極および前記第２電極に達するトレンチを形成する工程と、
（ｄ）前記トレンチを所定の配線材料で埋め込むことにより、前記層間絶縁膜内に埋め込み配線を形成する工程とを備える
ことを特徴とする半導体装置の製造方法。
（ａ）半導体基板に、第１活性領域を含む第１半導体素子および第２活性領域を含む第２半導体素子を形成する工程と、
（ｂ）前記第１半導体素子および前記第２半導体素子を覆うように層間絶縁膜を形成する工程と、
（ｃ）前記層間絶縁膜に、前記第１活性領域および前記第２活性領域に達するトレンチを形成する工程と、
（ｄ）前記トレンチを所定の配線材料で埋め込むことにより、前記層間絶縁膜内に埋め込み配線を形成する工程とを備える
ことを特徴とする半導体装置の製造方法。
請求項１３に記載の半導体装置の製造方法であって、
前記工程（ａ）で形成される前記第１半導体素子および前記第２半導体素子の少なくとも片方は、上面および側面に所定の絶縁材料による絶縁スペーサを有する電極を含んでいる
ことを特徴とする半導体装置の製造方法。