CN107978598B - 一种标准单元的版图结构及电子装置 - Google Patents

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Abstract

本发明提供了一种标准单元的版图结构及电子装置。所述版图结构包括：沿第一方向彼此并排设置的第一晶体管区域和第二晶体管区域以及设置于所述第一晶体管区域和所述第二晶体管区域之间的虚拟图形区域；所述第一晶体管区域和所述第二晶体管区域内分别设置有沿第一方向延伸的第一有源区和第二有源区，以及分别沿第二方向延伸的第一栅极结构和第二栅极结构，所述虚拟栅极图形区域内设置有沿第二方向延伸的虚拟栅极结构；所述虚拟栅极结构包括与所述第一有源区和所述第二有源区对应设置的凸起区域或凹陷区域。本发明在所述版图结构中通过改变所述虚拟图案的形状，来增加所述功能区域的尺寸，以使尺寸逐渐变小的器件具有更好的均一性，进一步提高良率。

Description

一种标准单元的版图结构及电子装置
技术领域
本发明涉及半导体技术领域，具体而言涉及一种标准单元的版图结构及电子装置。
背景技术
随着半导体技术的不断发展，集成电路性能的提高主要是通过不断缩小集成电路器件的尺寸以提高它的速度来实现的。目前，由于在追求高器件密度、高性能和低成本中半导体工业已经进步到纳米技术工艺节点，半导体器件的制备受到各种物理极限的限制。
随着器件尺寸的进一步缩小，PMOS器件在源/漏极区增加了锗硅应力层，并通过增加锗硅应力层中的锗含量来提高载流子迁移率，目前工艺中标准单元(Standard-Cell，STDcell)布局大都使用最小设计规则(uses the minimum design rule)，然而在锗硅应力层的外延过程中由于较小尺寸的PMOS的源漏尺寸的不稳定性不可避免的导致性能漂移。
此外，由于PMOS的源漏尺寸的缩小，所述锗硅应力层的外延也更加难以控制，当源漏外延发生对准偏移时阈值电压也很容易增加，使器件性能和良率受到影响。
因此，为了解决上述问题，有必要提出一种新的标准单元的版图结构。
发明内容
在发明内容部分中引入了一系列简化形式的概念，这将在具体实施方式部分中进一步详细说明。本发明的发明内容部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。
针对现有技术的不足，本发明实施例一中提供了一种标准单元的版图结构，其特征在于，所述版图结构包括：
沿第一方向彼此并排设置的第一晶体管区域和第二晶体管区域以及设置于所述第一晶体管区域和所述第二晶体管区域之间的虚拟图形区域；
所述第一晶体管区域和所述第二晶体管区域内分别设置有沿第一方向延伸的第一有源区和第二有源区，以及分别沿第二方向延伸的第一栅极结构和第二栅极结构，所述虚拟栅极图形区域内设置有沿第二方向延伸的虚拟栅极结构；
所述虚拟栅极结构包括与所述第一有源区和所述第二有源区对应设置的凸起区域或凹陷区域。
可选地，如果所述第一有源区和所述第二有源区上设置有接触孔图案，则所述虚拟栅极结构与所述第一有源区和所述第二有源区对应的区域为凹陷区域。
可选地，如果所述第一有源区和所述第二有源区上没有设置接触孔图案，则所述虚拟栅极结构与所述第一有源区和所述第二有源区对应的区域为凸起区域。
可选地，如果所述第一有源区和所述第二有源区上没有设置接触孔图案，则所述第一有源区和所述第二有源区的尺寸沿凸起方向减小。
可选地，所述第一有源区和所述第二有源区与所述凸起区域之间的距离保持不变；
所述第一有源区和所述第二有源区与所述凹陷区域之间的距离保持不变。
可选地，如果所述第一有源区和所述第二有源区上设置有接触孔图案，所述第一有源区和所述第二有源区包括向所述虚拟栅极结构延伸的延伸区域，所述延伸区域的横向尺寸等于所述凹陷区域中凹陷的横向尺寸。
可选地，所述第一晶体管区域和第二晶体管区域为PMOS晶体管区域。
可选地，所述第一有源区和所述第二有源区用于外延生长源漏。
可选地，在所述第一晶体管区域中包括若干相互间隔的所述第一有源区，所述第一栅极结构横跨所述第一有源区；
在所述第二晶体管区域中包括若干相互间隔的所述第二有源区，所述第二栅极结构横跨所述第二有源区。
本发明还提供了一种电子装置，所述电子装置选用上述的标准单元的版图结构。
本发明为了解决现有技术中存在的问题，提供了一种标准单元的版图结构，在所述版图结构中通过改变所述虚拟图案的形状，来增加所述功能区域的尺寸，例如SiGe外延区域的尺寸，以使尺寸逐渐变小的器件具有更好的均一性，进一步提高良率。
附图说明
本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。
附图中：
图1示出了本发明的一实施例的一种标准单元的版图结构的结构示意图；
图2示出了根据本发明一实施方式的电子装置的示意图。
具体实施方式
在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。
应当理解的是，本发明能够以不同形式实施，而不应当解释为局限于这里提出的实施例。相反地，提供这些实施例将使公开彻底和完全，并且将本发明的范围完全地传递给本领域技术人员。在附图中，为了清楚，层和区的尺寸以及相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。
应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本发明教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。
空间关系术语例如“在...下”、“在...下面”、“下面的”、“在...之下”、“在...之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在...下面”和“在...下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。
在此使用的术语的目的仅在于描述具体实施例并且不作为本发明的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
这里参考作为本发明的理想实施例(和中间结构)的示意图的横截面图来描述发明的实施例。这样，可以预期由于例如制造技术和/或容差导致的从所示形状的变化。因此，本发明的实施例不应当局限于在此所示的区的特定形状，而是包括由于例如制造导致的形状偏差。例如，显示为矩形的注入区在其边缘通常具有圆的或弯曲特征和/或注入浓度梯度，而不是从注入区到非注入区的二元改变。同样，通过注入形成的埋藏区可导致该埋藏区和注入进行时所经过的表面之间的区中的一些注入。因此，图中显示的区实质上是示意性的，它们的形状并不意图显示器件的区的实际形状且并不意图限定本发明的范围。
为了彻底理解本发明，将在下列的描述中提出详细的步骤以及详细的结构，以便阐释本发明提出的技术方案。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。
实施例一
下面，参考图1对本发明的标准单元的版图结构做详细介绍，其中，图1示出了本发明一实施例中的一种标准单元的版图结构的示意图。
首先，如图1所示，所述版图结构包括：
沿第一方向彼此并排设置的第一晶体管区域和第二晶体管区域以及设置于所述第一晶体管区域和所述第二晶体管区域之间的虚拟图形区域，
所述第一晶体管区域和第二晶体管区域内分别设置有沿第一方向延伸的第一有源区11和第二有源区21，以及分别沿第二方向延伸的第一栅极结构10和第二栅极结构20，所述虚拟栅极图形区域内设置有沿第二方向延伸的虚拟栅极结构30；
所述虚拟栅极结构包括与所述第一有源区和第二有源区对应设置的凸起区域或凹陷区域。
具体地，如图1所示，在所述版图结构中，所述第一方向与所述第二方向垂直，即所述第一栅极结构10的延伸方向与所述第一有源区11的延伸方向相互垂直，所述第二栅极结构20的延伸方向与所述第二有源区21的延伸方向相互垂直。
可选地，所述虚拟栅极结构30的延伸方向与所述第一栅极结构10、所述第二栅极结构20的延伸方向平行。
可选地，所述第一晶体管区域和第二晶体管区域为PMOS晶体管区域。
可选地，所述第一有源区和所述第二有源区用于外延生长源漏。
可选地，在所述第一晶体管区域中沿第一方向上设置有若干相互间隔的第一有源区，其中，所述第一栅极结构横跨所述若干相互间隔的第一有源区。
同理，在所述第二晶体管区域中沿第一方向上设置有若干相互间隔的第二有源区，其中，所述第二栅极结构横跨所述若干相互间隔的第二有源区。
其中，所述第一栅极结构与所述虚拟栅极结构之间的距离是固定的，所述第二栅极结构与所述虚拟栅极结构之间的距离也是固定的。
例如，在该实施例中第一栅极结构与所述虚拟栅极结构之间的距离为100nm，所述第二栅极结构与所述虚拟栅极结构之间的距离也为100nm。
其中，所述第一栅极结构与所述虚拟栅极结构之间的距离是指所述第一栅极结构与所述虚拟栅极结构之间的距离与凹陷区域之外的边界之间的距离，所述第二栅极结构与所述虚拟栅极结构之间的距离是指所述第二栅极结构与所述虚拟栅极结构之间的距离与凹陷区域之外的边界之间的距离。
在本发明中为了增加所述有源区的面积，如果所述第一有源区和所述第二有源区上设置有接触孔图案，则所述虚拟栅极结构与所述第一有源区和第二有源区对应的区域为凹陷区域。
具体地，如图1所示，其中，所述第一有源区中形成有接触孔图案，为了增加所述第一有源区的横向尺寸，以增加外延生长和形成接触孔图案的工艺窗口，可以将所述第一有源区向所述虚拟栅极结构延伸一定的区域，形成延伸区域，与此同时，所述虚拟栅极结构中与所述延伸区域相对应的区域形成凹陷区域，以保持整体版图结构面积不变。
同理，所述第二有源区中形成有接触孔图案，为了增加所述第二有源区的横向尺寸，以增加外延生长和形成接触孔图案的工艺窗口，可以将所述第二有源区向所述虚拟栅极结构延伸一定的区域，形成延伸区域，与此同时，所述虚拟栅极结构中与所述延伸区域相对应的区域形成凹陷区域，以保持整体版图结构面积不变。
如果所述第一有源区和所述第二有源区上设置有接触孔图案，所述第一有源区和所述第二有源区包括向所述虚拟栅极结构延伸的延伸区域，所述延伸区域的横向尺寸等于所述凹陷区域中凹陷的横向尺寸。
例如，所述第一有源区中形成有接触孔图案，保持第一栅极结构与所述虚拟栅极结构之间的距离100nm，所述第一有源区位于所述第一栅极结构一侧的尺寸为75埃，所述第一有源区向所述虚拟栅极结构延伸X埃，形成延伸区域，使其尺寸增加至75+X埃，与此同时，所述虚拟栅极结构中与所述延伸区域相对应的区域形成凹陷X埃的凹陷区域，以使所述第一有源区的顶端与所述虚拟栅极结构之间的距离仍保持25埃。
同理，所述第二有源区中形成有接触孔图案，保持第二栅极结构与所述虚拟栅极结构之间的距离100nm，所述第二有源区位于所述第二栅极结构一侧的尺寸为75埃，所述第二有源区向所述虚拟栅极结构延伸X埃，形成延伸区域，使其尺寸增加至75+X埃，与此同时，所述虚拟栅极结构中与所述延伸区域相对应的区域形成凹陷X埃的凹陷区域，以使所述第二有源区的顶端与所述虚拟栅极结构之间的距离仍保持25埃。
此外，如果所述第一有源区和所述第二有源区上没有设置接触孔图案，则所述虚拟栅极结构与所述第一有源区和第二有源区对应的区域为凸起区域。
如果所述第一有源区和所述第二有源区上没有设置接触孔图案，则所述第一有源区和所述第二有源区的尺寸沿凸起方向减小。
如图1所示，在所述第一晶体管区域包括没有形成接触孔图案的第一有源区，所述虚拟栅极结构与所述第一有源区对应的区域为凸起区域，所述凸起的尺寸为25埃。
本发明为了解决现有技术中存在的问题，提供了一种标准单元的版图结构，在所述版图结构中通过改变所述虚拟图案的形状，来增加所述功能区域的尺寸，例如SiGe外延区域的尺寸，以使尺寸逐渐变小的器件具有更好的均一性，进一步提高良率。
实施例二
本发明实施例提供一种电子装置，所述电子装置包括实施例一所述的版图结构。
该电子装置，可以是手机、平板电脑、笔记本电脑、上网本、游戏机、电视机、VCD、DVD、导航仪、照相机、摄像机、录音笔、MP3、MP4、PSP等任何电子产品或设备，也可以是具有上述半导体器件的中间产品，例如：具有该集成电路的手机主板等。
其中，图2示出移动电话手机的示例。移动电话手机200被设置有包括在外壳201中的显示部分202、操作按钮203、外部连接端口204、扬声器205、话筒206等。
其中所述移动电话手机包括前述的版图结构，所述版图结构：
沿第一方向彼此并排设置的第一晶体管区域和第二晶体管区域以及设置于所述第一晶体管区域和所述第二晶体管区域之间的虚拟图形区域，
所述第一晶体管区域和第二晶体管区域内分别设置有沿第一方向延伸的第一有源区11和第二有源区21，以及分别沿第二方向延伸的第一栅极结构10和第二栅极结构20，所述虚拟栅极图形区域内设置有沿第二方向延伸的虚拟栅极结构30；
所述虚拟栅极结构包括与所述第一有源区和第二有源区对应设置的凸起区域或凹陷区域。
具体地，如图1所示，在所述版图结构中，所述第一方向与所述第二方向垂直，即所述第一栅极结构10的延伸方向与所述第一有源区11的延伸方向相互垂直，所述第二栅极结构20的延伸方向与所述第二有源区21的延伸方向相互垂直。
可选地，所述虚拟栅极结构30的延伸方向与所述第一栅极结构10、所述第二栅极结构20的延伸方向平行。
可选地，所述第一晶体管区域和第二晶体管区域为PMOS晶体管区域。
可选地，所述第一有源区和所述第二有源区用于外延生长源漏。
可选地，在所述第一晶体管区域中沿第一方向上设置有若干相互间隔的第一有源区，其中，所述第一栅极结构横跨所述若干相互间隔的第一有源区。
同理，在所述第二晶体管区域中沿第一方向上设置有若干相互间隔的第二有源区，其中，所述第二栅极结构横跨所述若干相互间隔的第二有源区。
其中，所述第一栅极结构与所述虚拟栅极结构之间的距离是固定的，所述第二栅极结构与所述虚拟栅极结构之间的距离也固定的。
例如，在该实施例中第一栅极结构与所述虚拟栅极结构之间的距离为100nm，所述第二栅极结构与所述虚拟栅极结构之间的距离也为100nm。
其中，所述第一栅极结构与所述虚拟栅极结构之间的距离是指所述第一栅极结构与所述虚拟栅极结构之间的距离与凹陷区域之外的边界之间的距离，所述第二栅极结构与所述虚拟栅极结构之间的距离是指所述第二栅极结构与所述虚拟栅极结构之间的距离与凹陷区域之外的边界之间的距离。
在本发明中为了增加所述有源区的面积，如果所述第一有源区和所述第二有源区上设置有接触孔图案，则所述虚拟栅极结构与所述第一有源区和第二有源区对应的区域为凹陷区域。
具体地，如图1所示，其中，所述第一有源区中形成有接触孔图案，为了增加了所述第一有源区的横向尺寸，以增加外延生长和形成接触孔图案的工艺窗口，可以将所述第一有源区向所述虚拟栅极结构延伸一定的区域，形成延伸区域，与此同时，所述虚拟栅极结构中与所述延伸区域相对应的区域形成凹陷区域，以保持整体版图结构面积不变。
同理，所述第二有源区中形成有接触孔图案，为了增加了所述第二有源区的横向尺寸，以增加外延生长和形成接触孔图案的工艺窗口，可以将所述第二有源区向所述虚拟栅极结构延伸一定的区域，形成延伸区域，与此同时，所述虚拟栅极结构中与所述延伸区域相对应的区域形成凹陷区域，以保持整体版图结构面积不变。
如果所述第一有源区和所述第二有源区上设置有接触孔图案，所述第一有源区和所述第二有源区包括向所述虚拟栅极结构延伸的延伸区域，所述延伸区域的横向尺寸等于所述凹陷区域中凹陷的横向尺寸。
例如，所述第一有源区中形成有接触孔图案，保持第一栅极结构与所述虚拟栅极结构之间的距离100nm，所述第一有源区位于所述第一栅极结构一侧的尺寸为75埃，所述第一有源区向所述虚拟栅极结构延伸X埃，形成延伸区域，使其尺寸增加至75+X埃，与此同时，所述虚拟栅极结构中与所述延伸区域相对应的区域形成凹陷X埃的凹陷区域，以使所述第一有源区的顶端与所述虚拟栅极结构之间的距离仍保持25埃。
同理，所述第二有源区中形成有接触孔图案，保持第二栅极结构与所述虚拟栅极结构之间的距离100nm，所述第二有源区位于所述第二栅极结构一侧的尺寸为75埃，所述第二有源区向所述虚拟栅极结构延伸X埃，形成延伸区域，使其尺寸增加至75+X埃，与此同时，所述虚拟栅极结构中与所述延伸区域相对应的区域形成凹陷X埃的凹陷区域，以使所述第二有源区的顶端与所述虚拟栅极结构之间的距离仍保持25埃。
此外，如果所述第一有源区和所述第二有源区上没有设置接触孔图案，则所述虚拟栅极结构与所述第一有源区和第二有源区对应的区域为凸起区域。
如果所述第一有源区和所述第二有源区上没有设置接触孔图案，则所述第一有源区和所述第二有源区的尺寸沿凸起方向减小。
如图1所示，在所述第一晶体管区域包括没有形成接触孔图案的第一有源区，所述虚拟栅极结构与所述第一有源区对应的区域为凸起区域，所述凸起的尺寸为25埃。
所述电子装置由于选用了上述版图结构，其具有所述版图结构具有的所有优点。
本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。

Claims (10)

1.一种标准单元的版图结构，其特征在于，所述版图结构包括：
沿第一方向彼此并排设置的第一晶体管区域和第二晶体管区域以及设置于所述第一晶体管区域和所述第二晶体管区域之间的虚拟图形区域；
所述第一晶体管区域和所述第二晶体管区域内分别设置有沿第一方向延伸的第一有源区和第二有源区，以及分别沿第二方向延伸的第一栅极结构和第二栅极结构，所述虚拟图形区域内设置有沿第二方向延伸的虚拟栅极结构；
所述虚拟栅极结构包括与所述第一有源区和所述第二有源区对应设置的凸起区域或凹陷区域，以保持整体版图结构的面积不变同时增加功能区域的尺寸。
2.根据权利要求1所述的标准单元的版图结构，其特征在于，如果所述第一有源区和所述第二有源区上设置有接触孔图案，则所述虚拟栅极结构与所述第一有源区和所述第二有源区对应的区域为凹陷区域。
3.根据权利要求1所述的标准单元的版图结构，其特征在于，如果所述第一有源区和所述第二有源区上没有设置接触孔图案，则所述虚拟栅极结构与所述第一有源区和所述第二有源区对应的区域为凸起区域。
4.根据权利要求3所述的标准单元的版图结构，其特征在于，如果所述第一有源区和所述第二有源区上没有设置接触孔图案，则所述第一有源区和所述第二有源区的尺寸沿凸起方向减小。
5.根据权利要求1所述的标准单元的版图结构，其特征在于，所述第一有源区和所述第二有源区与所述凸起区域之间的距离保持不变；
所述第一有源区和所述第二有源区与所述凹陷区域之间的距离保持不变。
6.根据权利要求1所述的标准单元的版图结构，其特征在于，如果所述第一有源区和所述第二有源区上设置有接触孔图案，所述第一有源区和所述第二有源区包括向所述虚拟栅极结构延伸的延伸区域，所述延伸区域的横向尺寸等于所述凹陷区域中凹陷的横向尺寸。
7.根据权利要求1所述的标准单元的版图结构，其特征在于，所述第一晶体管区域和第二晶体管区域为PMOS晶体管区域。
8.根据权利要求1所述的标准单元的版图结构，其特征在于，所述第一有源区和所述第二有源区用于外延生长源漏。
9.根据权利要求1所述的标准单元的版图结构，其特征在于，在所述第一晶体管区域中包括若干相互间隔的所述第一有源区，所述第一栅极结构横跨所述第一有源区；
在所述第二晶体管区域中包括若干相互间隔的所述第二有源区，所述第二栅极结构横跨所述第二有源区。
10.一种电子装置，其特征在于，所述电子装置选用权利要求1至9之一所述的标准单元的版图结构。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10276554B1 (en) 2018-06-14 2019-04-30 Taiwan Semiconductor Manufacturing Co., Ltd. Integrated standard cell structure
WO2020154862A1 (en) * 2019-01-28 2020-08-06 Yangtze Memory Technologies Co., Ltd. Systems and methods for designing dummy patterns
CN112928160B (zh) * 2021-01-22 2024-02-02 上海华虹宏力半导体制造有限公司 晶体管器件版图的形成方法
CN113161346B (zh) * 2021-03-17 2022-04-01 长鑫存储技术有限公司 集成电路及其布局方法
EP4086957A4 (en) 2021-03-17 2023-06-14 Changxin Memory Technologies, Inc. INTEGRATED CIRCUIT AND ITS IMPLEMENTATION PROCESS
CN113392617B (zh) * 2021-07-12 2022-04-19 长鑫存储技术有限公司 一种半导体集成电路设计方法及装置

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1146071A (zh) * 1995-09-19 1997-03-26 三星电子株式会社 用于形成半导体装置的精细图形的方法
US6833595B1 (en) * 1999-02-02 2004-12-21 Nec Electronics Corporation Semiconductor device having an improved layout pattern of pair transistors
CN101471345A (zh) * 2007-12-28 2009-07-01 株式会社瑞萨科技 半导体装置和光掩膜
CN103745072A (zh) * 2014-01-29 2014-04-23 上海华力微电子有限公司 自动扩展缺陷图形库的方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1146071A (zh) * 1995-09-19 1997-03-26 三星电子株式会社 用于形成半导体装置的精细图形的方法
US6833595B1 (en) * 1999-02-02 2004-12-21 Nec Electronics Corporation Semiconductor device having an improved layout pattern of pair transistors
CN101471345A (zh) * 2007-12-28 2009-07-01 株式会社瑞萨科技 半导体装置和光掩膜
CN103745072A (zh) * 2014-01-29 2014-04-23 上海华力微电子有限公司 自动扩展缺陷图形库的方法

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