TW202134928A - 積體電路及其形成方法 - Google Patents

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Abstract

一種形成積體電路之方法包括在佈局設計上放置積體電路之第一單元佈局設計，及基於佈局設計製造積體電路。放置第一單元佈局設計包括根據準則之第一集合，將第一主動區域佈局圖案放置成與第一單元邊界相鄰，將第二主動區域佈局圖案放置成與第二單元邊界相鄰，以及將主動區域佈局圖案之第一集合放置在第一及第二主動區域佈局圖案之間。準則之第一集合包括選擇具有第一驅動強度之第一類型的電晶體以及具有第二驅動強度之第二類型的電晶體。在一些實施例中，第一、第二主動區域佈局圖案及主動區域佈局圖案之第一集合在第一方向上延伸，且處在第一佈局層上。

Description

積體電路及其形成方法
無
半導體積體電路(integrated circuit, IC)行業已產生多種數位裝置以解決諸多不同領域中之問題。將IC小型化之最新趨勢已導致更小的裝置，其消耗更少功率，但以更高的速度提供更多功能。小型化過程亦已導致更嚴格的設計及製造規範以及可靠性挑戰。各種電子設計自動化(electronic design automation, EDA)工具產生、最佳化並驗證用於積體電路之標準單元佈局設計，而同時確保符合佈局設計及製造規範。
無
以下揭示內容提供用於實施所提供標的之特徵的不同實施例或實例。以下描述部件、材料、值、步驟、佈置及其類似者之特定實例以簡化本揭示案。當然，此些僅為實例且並非限制性的。預期其他部件、材料、值、步驟、佈置或其類似者。舉例而言，在如下描述中第一特徵在第二特徵之上或在第二特徵上形成可包括其中第一特徵與第二特徵形成為直接接觸之實施例，且亦可包括其中額外特徵可在第一特徵與第二特徵之間形成而使得第一特徵與第二特徵可不直接接觸的實施例。另外，本揭示案可在各種實例中重複標號及/或字母。此重複係出於簡化及清楚目的，且其自身並不表示所論述之各種實施例及/或配置之間的關係。
另外，為了描述簡單，可在本文中使用諸如「在……之下」、「在……下方」、「下部」、「在……上方」、「上部」以及其類似術語之空間相對術語，以描述如諸圖中所繪示之一個裝置或特徵與另一（其他）裝置或特徵的關係。除了諸圖中所描繪之定向以外，此些空間相對術語意欲涵蓋元件在使用中或操作中之不同定向。裝置可以其他方式定向（旋轉90度或以其他定向），且可同樣相應地解釋本文中所使用之空間相對描述詞。
根據一些實施例，一種形成積體電路(IC)之方法包括產生積體電路之第一單元佈局設計，以及基於至少第一單元佈局設計來製造積體電路。
在一些實施例中，產生第一單元佈局設計包括產生對應於第一類型之電晶體的第一集合之第一主動區域佈局圖案，產生對應於不同於第一類型之第二類型之電晶體的第二集合之第二主動區域佈局圖案，產生對應於第一類型之電晶體的第三集合之第三主動區域佈局圖案，以及產生對應於第二類型之電晶體的第四集合之第四主動區域佈局圖案。在一些實施例中，第一及第二主動區域佈局圖案在第一方向上延伸，且與第一單元佈局設計之第一單元邊界相鄰。在一些實施例中，第三及第四主動區域佈局圖案在第一方向上延伸，且與第一單元佈局設計之第二單元邊界相鄰。
在一些實施例中，至少第一、第二、第三或第四主動區域佈局圖案滿足設計準則之第一集合。在一些實施例中，設計準則之第一集合包括平衡電晶體之第一及第二集合的第一驅動強度與電晶體之第三及第四集合的第二驅動強度。在一些實施例中，第二驅動強度與第一驅動強度不同。在一些實施例中，平衡第一驅動強度與第二驅動強度導致比其他方法更佳之電路效能。
在一些實施例中，電晶體之第一集合包括第一數目個鰭片，電晶體之第二集合包括第二數目個鰭片，電晶體之第三集合包括第三數目個鰭片，且電晶體之第四集合包括第四數目個鰭片。在一些實施例中，第三及第四數目個鰭片之總和等於第一及第二數目個鰭片之總和，藉此平衡電晶體之第一及第二集合的第一驅動強度與電晶體之第三及第四集合的第二驅動強度。在一些實施例中，平衡第一驅動強度與第二驅動強度導致比其他方法更佳之電路效能。
第1圖為根據一些實施例之佈局設計100的圖式。佈局設計100為積體電路（諸如，第3A圖至第3B圖之積體電路300、第6A圖至第6B圖之積體電路600或第8A圖至第8B圖之積體電路800）之佈局圖。在一些實施例中，佈局設計100的至少一部分可用以製造積體電路300（第3A圖至第3B圖）、積體電路600（第6A圖至第6B圖）或積體電路800（第8A圖至第8B圖）。
與第1圖、第2A圖至第2B圖、第3A圖至第3B圖、第4A圖至第4B圖、第5A圖至第5B圖、第6A圖至第6B圖、第7A圖至第7B圖、第8A圖至第8B圖、第9A圖至第9C圖、第10A圖至第10E圖、第11圖、第12A圖至第12B圖及第13圖至第14圖中之每一者中的彼些部件相同或類似之部件被給予相同的標號，且因此省略其類似的詳細描述。
佈局設計100A包括佈局設計102a、102b、104a及104b。在一些實施例中，佈局設計100A包括第1圖中未示出之額外元件。
在一些實施例中，佈局設計102a及104a對應於至少第2A圖至第2B圖之佈局設計200、第5A圖至第5B圖之佈局設計500或第7A圖至第7B圖之佈局設計700。在一些實施例中，佈局設計102b及104b對應於至少第2A圖至第2B圖之佈局設計200、第5A圖至第5B圖之佈局設計500或第7A圖至第7B圖之佈局設計700。
在一些實施例中，至少佈局設計102a、102b、104a或104b係稱作單元，且係類標準單元。在一些實施例中，類標準單元包括並非標準單元但表現出與標準單元的一些類似性之單元。
佈局設計102a、102b、104a及104b中之每一者在至少第一方向X上延伸。佈局設計102a、102b、104a及104b中之每一者在第二方向Y上與佈局設計102a、102b、104a及104b中之另一者分離。第二方向Y與第一方向X不同。在一些實施例中，第二方向Y與第一方向X相同。
佈局設計102a具有在第一方向X上延伸之單元邊界101a。在一些實施例中，佈局設計102a在第一方向上沿單元邊界101a與其他佈局設計（為了說明簡單而未示出）相鄰。
佈局設計102a在第一方向X上沿單元邊界101b與佈局設計104a相鄰。佈局設計104a在第一方向X上沿單元邊界101c與佈局設計102b相鄰。佈局設計102b在第一方向X上沿單元邊界101d與佈局設計104b相鄰。
佈局設計104b具有在第一方向X上延伸之單元邊界101e。在一些實施例中，佈局設計104b在第一方向上沿單元邊界101e與其他佈局設計（為了說明簡單而未示出）相鄰。
佈局設計102a、102b、104a及104b之其他配置或數量在本揭示案之範疇內。舉例而言，第1圖之佈局設計100包括單元（例如，佈局設計102a、102b、104a及104b）之一個行（行1）及四個列（列1至列4）。佈局設計100中之列及/或行的其他數目在本揭示案之範疇內。舉例而言，在一些實施例中，佈局設計100包括單元之類似於行1且與行1相鄰的至少一個額外行。舉例而言，在一些實施例中，佈局設計100包括單元之類似於列3及列4、沿單元邊界101a與列1相鄰的額外列。舉例而言，在一些實施例中，佈局設計100包括單元之類似於列1及列2、沿單元邊界101e與列4相鄰的額外列。舉例而言，在一些實施例中，佈局設計100包括單元之類似於列3、沿對應單元邊界101e與列4相鄰的至少一個額外列。在一些實施例中，佈局設計102a及104a在第二方向Y上與佈局設計102b或104b交替。
佈局設計102a及102b中之每一者在第二方向Y上具有高度H1。佈局設計102a及102b為彼此相同之佈局設計。在一些實施例中，佈局設計102a及102b為彼此不同之佈局設計。
佈局設計104a及104b中之每一者在第二方向Y上具有高度H2。高度H2與高度H1不同。佈局設計104a及104b為彼此相同之佈局設計。在一些實施例中，佈局設計104a及104b為彼此不同之佈局設計。
在一些實施例中，佈局設計102a及104a在第二方向Y上具有等於高度H1與高度H2之總和的高度H3。在一些實施例中，佈局設計102b及104b在第二方向Y上具有等於高度H1與高度H2之總和的高度H3。
至少佈局設計102a或102b可用以製造第3A圖至第3B圖之單元301、第6A圖至第6B圖之單元601及第8A圖至第8B圖之單元801。至少佈局設計104a或104b可用以製造第3A圖至第3B圖之單元303、第6A圖至第6B圖之單元603及第8A圖至第8B圖之單元803。
在一些實施例中，佈局設計102a、102b、104a或104b中之一或更多者為邏輯閘單元之佈局設計。在一些實施例中，邏輯閘單元包括與、或、與非、或非、異或、非、與或反相器(AOI)、或與反相器(OAI)、多工器、正反器、緩衝、閂鎖、延遲或時鐘單元。在一些實施例中，佈局設計102a、102b、104a或104b中之一或更多者為記憶體單元之佈局設計。在一些實施例中，記憶體單元包括靜態隨機存取記憶體(SRAM)、動態RAM(DRAM)、電阻式RAM(RRAM)、磁阻式RAM(MRAM)或唯讀記憶體(ROM)。在一些實施例中，佈局設計102a、102b、104a或104b中之一或更多者包括一或更多個主動或被動裝置之佈局設計。主動裝置之實例包括但不限於電晶體及二極體。電晶體之實例包括但不限於金屬氧化物半導體場效應電晶體(MOSFET)、互補金屬氧化物半導體(CMOS)電晶體、雙極接面電晶體(BJT)、高電壓電晶體、高頻電晶體、p通道及/或n通道場效應電晶體(PFET/NFET)等等、finFET及具有凸起源極/汲極之平面MOS電晶體。被動裝置之實例包括但不限於電容器、電感器、保險絲及電阻器。
第2A圖至第2B圖為根據一些實施例之佈局設計的圖式。
第2A圖至第2B圖為根據一些實施例之第3A圖至第3B圖的積體電路300之佈局設計200的圖式。
佈局設計200為第1圖的佈局設計102a及104a或第1圖的佈局設計102b及104b之實施例。
佈局設計200可用以製造積體電路300。
為了便於說明，在至少第2A圖至第2B圖、第3A圖至第3B圖、第5A圖至第5B圖、第6A圖至第6B圖、第7A圖至第7B圖或第8A圖至第8B圖中未標記出第2A圖至第2B圖、第3A圖至第3B圖、第5A圖至第5B圖、第6A圖至第6B圖、第7A圖至第7B圖或第8A圖至第8B圖中之標記裝置中的一部分。在一些實施例中，第2A圖至第2B圖、第3A圖至第3B圖、第5A圖至第5B圖、第6A圖至第6B圖、第7A圖至第7B圖或第8A圖至第8B圖包括未示出之額外裝置。
第2A圖係為了便於說明而簡化之第2A圖至第2B圖的佈局設計200的一部分200A之圖式。舉例而言，與第2B圖相比較，為了便於說明，第2A圖之部分200A未示出第2B圖之導電特徵佈局圖案230及232的集合。
佈局設計200在第二方向Y上具有高度H3。佈局設計200包括單元佈局設計201及單元佈局設計203。單元佈局設計201在第二方向Y上具有高度H1，且單元佈局設計203在第二方向Y上具有高度H2。
單元佈局設計201為第1圖之佈局設計102a或104a的實施例。單元佈局設計203為第1圖之佈局設計102b或104b的實施例。根據一些實施例，單元佈局設計201或203為對應單元301或303（第3A圖至第3B圖）之佈局設計。根據一些實施例，單元佈局設計201或203可用以製造對應單元301或303（第3A圖至第3B圖）。
佈局設計200進一步包括在第一方向X上延伸之主動區域佈局圖案202a及202b（統稱作「主動區域佈局圖案202之集合」）。主動區域佈局圖案202之集合的主動區域佈局圖案202a及202b在第二方向Y上彼此分離。主動區域佈局圖案202a或202b可用以製造主動區域302（第3A圖至第3B圖）之集合的對應主動區域302a或302b。在一些實施例中，主動區域佈局圖案202之集合稱作氧化物擴散(OD)區域，其定義積體電路400B（第4B圖）之源極或汲極擴散區域。在一些實施例中，主動區域佈局圖案202a或202b可用以製造積體電路400B之主動區域412（第4B圖）。
佈局設計200進一步包括在第一方向X上延伸之主動區域佈局圖案204a及204b（統稱作「主動區域佈局圖案204之集合」）。主動區域佈局圖案204之集合的主動區域佈局圖案204a及204b在第二方向Y上彼此分離。主動區域佈局圖案204a或204b可用以製造主動區域304（第3A圖至第3B圖）之集合的對應主動區域304a或304b。在一些實施例中，主動區域佈局圖案204之集合定義積體電路400B（第4B圖）之源極或汲極擴散區域。在一些實施例中，主動區域佈局圖案204a或204b可用以製造積體電路400B之主動區域412（第4B圖）。
佈局設計200進一步包括在第一方向X上延伸之主動區域佈局圖案206a及206b（統稱作「主動區域佈局圖案206之集合」）。主動區域佈局圖案206之集合的主動區域佈局圖案206a及206b在第二方向Y上彼此分離。主動區域佈局圖案206a或206b可用以製造主動區域306（第3A圖至第3B圖）之集合的對應主動區域306a或306b。在一些實施例中，主動區域佈局圖案206之集合定義積體電路400A（第4A圖）之源極或汲極擴散區域。在一些實施例中，主動區域佈局圖案206a或206b可用以製造積體電路400A之主動區域402（第4A圖）。
佈局設計200進一步包括在第一方向X上延伸之主動區域佈局圖案208a及208b（統稱作「主動區域佈局圖案208之集合」）。主動區域佈局圖案208之集合的主動區域佈局圖案208a及208b在第二方向Y上彼此分離。主動區域佈局圖案208a或208b可用以製造主動區域308（第3A圖至第3B圖）之集合的對應主動區域308a或308b。在一些實施例中，主動區域佈局圖案208之集合定義積體電路400B（第4B圖）之源極或汲極擴散區域。在一些實施例中，主動區域佈局圖案208a或208b可用以製造積體電路400B之主動區域412（第4B圖）。
佈局設計200進一步包括在第一方向X上延伸之主動區域佈局圖案210a及210b（統稱作「主動區域佈局圖案210之集合」）。主動區域佈局圖案210之集合的主動區域佈局圖案210a及210b在第二方向Y上彼此分離。主動區域佈局圖案210a或210b可用以製造主動區域310（第3A圖至第3B圖）之集合的對應主動區域310a或310b。在一些實施例中，主動區域佈局圖案210之集合定義積體電路400B（第4B圖）之源極或汲極擴散區域。在一些實施例中，主動區域佈局圖案210a或210b可用以製造積體電路400B之主動區域412（第4B圖）。
在一些實施例中，主動區域佈局圖案202a、204a、204b及206a為單元佈局設計201的一部分。在一些實施例中，主動區域佈局圖案206a、208a、208b及210a為單元佈局設計203的一部分。在一些實施例中，主動區域佈局圖案202b為不同於單元佈局設計201或203之單元佈局設計的部分。在一些實施例中，主動區域佈局圖案210b為不同於單元佈局設計201或203之另一單元佈局設計的部分。
在一些實施例中，主動區域佈局圖案202、206及210之集合對應於第一裝置類型的主動區域302、306及310之集合，且主動區域佈局圖案204及208之集合分別對應於不同於第一裝置類型之第二裝置類型的主動區域304及308之集合。
在一些實施例中，第一裝置類型為n型finFET且第二裝置類型為p型finFET。舉例而言，在一些實施例中，主動區域佈局圖案202a、202b、206a、206b、210a及210b對應於n型finFET電晶體之主動區域302a、302b、306a、306b、310a及310b，且主動區域佈局圖案204a、204b、208a及208b分別對應於p型finFET電晶體之主動區域304a、304b、308a及308b。在一些實施例中，至少主動區域佈局圖案202a、202b、206a、206b、210a及210b可用以製造對應的主動區域302a、302b、306a、306b、310a及310b（例如，n型finFET電晶體之源極及汲極區域），且至少主動區域佈局圖案204a、204b、208a及208b可用以製造對應的主動區域304a、304b、308a及308b（例如，p型finFET電晶體之源極及汲極區域）。
在一些實施例中，第一裝置類型為p型finFET且第二裝置類型為n型finFET。舉例而言，在一些實施例中，主動區域佈局圖案202a、202b、206a、206b、210a及210b對應於p型finFET電晶體之主動區域302a、302b、306a、306b、310a及310b，且主動區域佈局圖案204a、204b、208a及208b分別對應於n型finFET電晶體之主動區域304a、304b、308a及308b。在一些實施例中，至少主動區域佈局圖案202a、202b、206a、206b、210a及210b可用以製造對應的主動區域302a、302b、306a、306b、310a及310b（例如，p型finFET電晶體之源極及汲極區域），且至少主動區域佈局圖案204a、204b、208a及208b可用以製造對應的主動區域304a、304b、308a及308b（例如，n型finFET電晶體之源極及汲極區域）。在一些實施例中，用於至少主動區域佈局圖案202、204、206、208或210之集合或主動區域302、304、306、308或310之集合的不同電晶體類型在本揭示案之範疇內。
在一些實施例中，至少主動區域佈局圖案202a、202b、204a、204b、208a、208b、210a或210b可用以製造主動區域412（第4B圖）之鰭片412a1、412a2及412a3。在一些實施例中，至少主動區域佈局圖案206a或206b可用以製造主動區域402（第4A圖）之鰭片402a1及402a2。
雖然將第2A圖至第2B圖之主動區域佈局圖案202、204、206、208及210之集合描述為可用以製造第4A圖至第4B圖之主動區域402及412的鰭片，但應理解，可用對應的奈米薄片或奈米線來替代主動區域402或412之鰭片。舉例而言，在一些實施例中，至少主動區域佈局圖案202a、202b、204a、204b、208a、208b、210a或210b可用以製造奈米薄片電晶體之主動區域412的奈米薄片（未示出）。舉例而言，在一些實施例中，至少主動區域佈局圖案206a或206b可用以製造奈米薄片電晶體之主動區域402的奈米薄片（未示出）。舉例而言，在一些實施例中，至少主動區域佈局圖案202a、202b、204a、204b、208a、208b、210a或210b可用以製造奈米線電晶體之主動區域412的奈米線（未示出）。舉例而言，在一些實施例中，至少主動區域佈局圖案206a或206b可用以製造奈米線電晶體之主動區域402的奈米線（未示出）。
主動區域佈局圖案202a、202b、204a、204b、208a、208b、210a或210b在第二方向Y上各自具有寬度W2a。在一些實施例中，主動區域佈局圖案202a、202b、204a、204b、208a、208b、210a或210b中之至少一者的寬度W2a與主動區域佈局圖案202a、202b、204a、204b、208a、208b、210a或210b中之至少另一者的寬度W2a不同。
主動區域佈局圖案206a及206b在第二方向Y上各自具有寬度W2b。在一些實施例中，主動區域佈局圖案206a及206b之寬度W2b彼此不同。
寬度W2a大於寬度W2b。在一些實施例中，主動區域佈局圖案202a、202b、204a、204b、208a、208b、210a或210b之至少寬度W2a與可用以製造主動區域412中的對應鰭片之鰭片佈局圖案（未示出）的數目直接有關。在一些實施例中，主動區域佈局圖案202a、202b、204a、204b、208a、208b、210a或210b之寬度W2a與藉由主動區域佈局圖案202、204、208及210之集合製造之導電裝置（例如，電晶體）的數目以及主動區域302、304、308及310中之導電裝置（例如，電晶體）的對應速度及驅動強度有關。
在一些實施例中，主動區域佈局圖案206a及206b之至少寬度W2b與可用以製造主動區域402中的對應鰭片之鰭片佈局圖案（未示出）的數目直接有關。在一些實施例中，主動區域佈局圖案206a及206b之寬度W2b與藉由主動區域佈局圖案206之集合製造之導電裝置（例如，電晶體）的數目以及主動區域306中之導電裝置（例如，電晶體）的對應速度及驅動強度有關。
舉例而言，在一些實施例中，主動區域佈局圖案202a、202b、204a、204b、208a、208b、210a或210b之寬度W2a或主動區域佈局圖案206a及206b之寬度W2b的增大會導致藉由主動區域佈局圖案202、204、208及210的集合製造之鰭片數目及導電裝置（例如，電晶體）的數目增大，且導電裝置（例如，電晶體）之對應速度及驅動強度增大。
舉例而言，在一些實施例中，主動區域佈局圖案202a、202b、204a、204b、208a、208b、210a或210b之寬度W2a或主動區域佈局圖案206a及206b之寬度W2b的減小會導致藉由主動區域佈局圖案202、204、208及210的集合製造之鰭片數目及導電裝置（例如，電晶體）的數目減小，且導電裝置（例如，電晶體）之對應速度及驅動強度減小。
在一些實施例中，因為寬度W2a大於寬度W2b，所以導致單元佈局設計201或203內之主動區域不對稱。舉例而言，在單元佈局設計201或203內，主動區域佈局圖案202、204、208及210之集合中的主動區域佈局圖案之寬度W2a及主動區域佈局圖案206之集合中的主動區域佈局圖案之寬度W2b不同，從而導致不對稱或混合寬度之主動區域以及對應的主動區域佈局圖案。
在一些實施例中，主動區域佈局圖案202、204、208或210之集合中的主動區域佈局圖案中之至少一者可用以製造具有m個鰭片之主動區域302、304、308或310的對應集合，且主動區域佈局圖案206之集合中的主動區域佈局圖案中之至少一者可用以製造具有n個鰭片之主動區域306的對應集合，其中m為整數，且n為另一整數。在一些實施例中，整數m不等於整數n，從而導致單元佈局設計201或203具有不對稱主動區域佈局圖案或單元301或303具有不對稱主動區域。
舉例而言，在一些實施例中，在佈局設計200或積體電路300中整數m等於3且整數n等於2，使得主動區域佈局圖案202、204、208及210之集合可用以製造具有3個鰭片之主動區域302、304、308及310的對應集合，且主動區域佈局圖案206之集合可用以製造具有2個鰭片之主動區域306的對應集合。至少整數m或整數n之其他值在本揭示案之範疇內。
在一些實施例中，在單元佈局設計201或203中，第一裝置類型之主動區域佈局圖案202、204、208及210的集合之寬度的總和不同於第二裝置類型之主動區域佈局圖案202、204、208及210的集合之寬度的總和，從而導致第一裝置類型及第二裝置類型具有單元佈局設計201或203內之不對稱主動區域佈局圖案或單元301及303內之不對稱主動區域。
舉例而言，在一些實施例中，第一裝置類型為n型finFET，且第二裝置類型為p型finFET，且主動區域佈局圖案202a及206b之寬度的總和（其等於W2a及W2b之總和）小於主動區域佈局圖案204a及204b之寬度的總和（其等於2*W2a），且因此對於單元佈局設計201而言，n型finFET之強度小於p型finFET之強度。在此些實施例中，對於單元佈局設計203而言，由於與單元佈局設計201類似之原因，n型finFET之強度小於p型finFET之強度，且為了簡要起見將其省略。
舉例而言，在一些實施例中，第一裝置類型為p型finFET，且第二裝置類型為n型finFET，且主動區域佈局圖案202a及206b之寬度的總和（其等於W2a及W2b之總和）小於主動區域佈局圖案204a及204b之寬度的總和（其等於2*W2a），且因此對於單元佈局設計201而言，p型finFET之強度小於n型finFET之強度。在此些實施例中，對於單元佈局設計203而言，由於與單元佈局設計201類似之原因，p型finFET之強度小於n型finFET之強度，且為了簡要起見將其省略。
在一些實施例中，在單元佈局設計201或203中，藉由第一裝置類型之主動區域佈局圖案202、204、208及208的集合製造之鰭片的數目不同於藉由第二裝置類型之主動區域佈局圖案202、204、208及208的集合製造之鰭片的數目，從而導致第一裝置類型及第二裝置類型具有單元佈局設計201或203內之不對稱主動區域佈局圖案或單元301及303內之不對稱主動區域。
舉例而言，在一些實施例中，第一裝置類型為n型finFET，且第二裝置類型為p型finFET，且主動區域佈局圖案202a及206b之鰭片的總和（其等於5（例如，3與2之總和））小於主動區域佈局圖案204a及204b或主動區域304a及304b之鰭片的總和（其等於6（例如，3與3之總和）），且因此對於單元佈局設計201而言，n型finFET之強度小於p型finFET之強度。在此些實施例中，對於單元佈局設計203而言，由於與單元佈局設計201類似之原因，n型finFET之強度小於p型finFET之強度，且為了簡要起見將其省略。
在此些實施例中，若第一裝置類型為n型finFET且第二裝置類型為p型finFET，則藉由主動區域佈局圖案202、206及210之集合製造之n型finFET的數目小於或等於藉由主動區域佈局圖案204及208之集合製造之p型finFET的數目。
舉例而言，在一些實施例中，第一裝置類型為p型finFET，且第二裝置類型為n型finFET，且主動區域佈局圖案202a及206b或主動區域302a及306a之鰭片的總和（其等於5（例如，3與2之總和））小於主動區域佈局圖案204a及204b或主動區域304a及304b之鰭片的總和（其等於6（例如，3與3之總和）），且因此對於單元佈局設計201而言，p型finFET之強度小於n型finFET之強度。在此些實施例中，對於單元佈局設計203而言，由於與單元佈局設計201類似之原因，p型finFET之強度小於n型finFET之強度，且為了簡要起見將其省略。
在此些實施例中，若第一裝置類型為p型finFET且第二裝置類型為n型finFET，則藉由主動區域佈局圖案202、206及210之集合製造之p型finFET的數目小於或等於藉由主動區域佈局圖案204及208之集合製造之n型finFET的數目。
因此，不對稱主動區域佈局圖案及對應的不對稱主動區域可導致n型finFET裝置與p型finFET裝置之間可能的不平衡的裝置強度。然而，與其他方法相比較，藉由使用佈局設計200之特徵，選擇或調整寬度W2a及W2b或鰭片的數目（例如，整數m或整數n）以更佳地平衡n型finFET及p型finFET裝置強度，從而導致比其他方法更佳之電路效能。
舉例而言，在一些實施例中，與其他方法相比較，n型或p型finFET裝置（例如，主動區域佈局圖案202a、206a、206b及210a）之位置係定位在單元邊界（例如，單元邊界101a、101b、101c、101d或101e）處，以更佳地平衡寬度W2a及W2b之數目或佈局設計200中鰭片之數目之間的任何匹配不良。
在一些實施例中，第一裝置類型為n型finFET且第二裝置類型為p型finFET，且與其他方法相比較，n型finFET（例如，主動區域佈局圖案202a、206a、206b及210a）之位置係定位在單元邊界（例如，單元邊界101a、101b、101c、101d或101e）處，以更佳地平衡寬度W2a及W2b之數目或佈局設計200中鰭片之數目之間的匹配不良。
在一些實施例中，第一裝置類型為p型finFET且第二裝置類型為n型finFET，且與其他方法相比較，p型finFET（例如，主動區域佈局圖案202a、206a、206b及210a）之位置係定位在單元邊界（例如，單元邊界101a、101b、101c、101d或101e）處，以更佳地平衡寬度W2a及W2b之數目或佈局設計200中鰭片之數目之間的匹配不良。
在一些實施例中，主動區域佈局圖案202之集合位於第一層上。在一些實施例中，第一層對應於佈局設計100、200、500、700、900A至900C、1000A至1000E或1200B（第1圖、第2A圖至第2B圖、第5A圖至第5B圖、第7A圖至第7B圖、第9A圖至第9C圖、第10A圖至第10E圖或第12B圖）或積體電路300、400A至400B、600或800（第3A圖至第3B圖、第4A圖至第4B圖、第6A圖至第6B圖或第8A圖至第8B圖）中之一或更多者的主動層或OD層。
在至少主動區域佈局圖案202、204、206、208或210之集合中之圖案的其他配置或數量在本揭示案之範疇內。
佈局設計200A進一步包括在第一方向X上延伸之至少導電特徵佈局圖案220a、220b、220c、220d或220e（統稱作「導電特徵佈局圖案220之集合」）。在一些實施例中，導電特徵佈局圖案220之集合亦稱作電力導軌佈局圖案之集合。
導電特徵佈局圖案220之集合可用以製造積體電路300（第3A圖至第3B圖）之導電結構320的集合。在一些實施例中，導電特徵佈局圖案220a、220b、220c、220d或220e可用以製造積體電路300（第3A圖至第3B圖）之對應導電結構320a、320b、320c、320d及320e。
在一些實施例中，導電特徵佈局圖案220之集合在至少主動區域佈局圖案202、204、206、208或210的集合之上。在一些實施例中，導電特徵佈局圖案220之集合的每一導電特徵佈局圖案在至少第二方向Y上與導電特徵佈局圖案220之集合的相鄰佈局圖案分離。
導電特徵佈局圖案220之集合中的每一導電特徵佈局圖案在第二方向Y上具有對應寬度W1。在一些實施例中，導電特徵佈局圖案220之集合中的至少一個導電特徵佈局圖案在第二方向Y上具有對應寬度2*W1。
在一些實施例中，導電特徵佈局圖案220之集合中的每一導電特徵佈局圖案具有寬度W1。在一些實施例中，導電特徵佈局圖案220之集合中的導電特徵佈局圖案之至少一個寬度W1與導電特徵佈局圖案220之集合中的另一導電特徵佈局圖案之至少一個寬度W1不同。
導電特徵佈局圖案220a在主動區域佈局圖案202a與主動區域佈局圖案202b之間。導電特徵佈局圖案220b在主動區域佈局圖案204a與主動區域佈局圖案204b之間。導電特徵佈局圖案220c在主動區域佈局圖案206a與主動區域佈局圖案206b之間。導電特徵佈局圖案220d在主動區域佈局圖案208a與主動區域佈局圖案208b之間。導電特徵佈局圖案220e在主動區域佈局圖案210a與主動區域佈局圖案210b之間。
在一些實施例中，導電特徵佈局圖案220a、220c及220e對應於第一供應電壓，且導電特徵佈局圖案220b及220d對應於與第一供應電壓不同之第二供應電壓。在一些實施例中，第一供應電壓為供應電壓VDD，且第二供應電壓為參考供應電壓VSS。在一些實施例中，第一供應電壓為參考供應電壓VSS，且第二供應電壓為供應電壓VDD。
在一些實施例中，主動區域佈局圖案202、204、206、208及210之集合的第一裝置類型或第二裝置類型決定導電特徵佈局圖案220a、220b、220c、220d及220e對應於供應電壓VDD還是參考供應電壓VSS。舉例而言，若主動區域佈局圖案202、206及210之集合對應於n型finFET（例如，第一裝置類型），且主動區域佈局圖案204及208之集合對應於p型finFET（例如，第二裝置類型），則第一供應電壓為參考供應電壓VSS，第二供應電壓為供應電壓VDD，導電特徵佈局圖案220a、220c及220e對應於參考供應電壓VSS，且導電特徵佈局圖案220b及220d對應於供應電壓VDD。
舉例而言，若主動區域佈局圖案202、206及210之集合對應於p型finFET（例如，第二裝置類型），且主動區域佈局圖案204及208之集合對應於n型finFET（例如，第一裝置類型），則第一供應電壓為供應電壓VDD，第二供應電壓為參考供應電壓VSS，導電特徵佈局圖案220a、220c及220e對應於供應電壓VDD，且導電特徵佈局圖案220b及220d對應於參考供應電壓VSS。
導電特徵佈局圖案220a與單元邊界101a或101c重疊。導電特徵佈局圖案220c與單元邊界101b或101d重疊。導電特徵佈局圖案220e與單元邊界101c或101e重疊。
在一些實施例中，導電特徵佈局圖案220b與單元佈局設計201在第二方向Y上之中點重疊。在一些實施例中，佈局設計201在第二方向Y上之中點係在第二方向Y上單元邊界101a或101c與單元邊界101b或101d之間的中點。
在一些實施例中，導電特徵佈局圖案220d與單元佈局設計203在第二方向Y上之第一中點重疊。在一些實施例中，佈局設計203在第二方向Y上之中點係在第二方向Y上單元邊界101b或10d與單元邊界101c或101e之間的中點。
在一些實施例中，導電特徵佈局圖案220a之中心與單元邊界101a或101c對準。在一些實施例中，導電特徵佈局圖案220a之中心在第二方向Y上藉由至少對應距離d7或d8與主動區域佈局圖案202b或202a分離。
在一些實施例中，導電特徵佈局圖案220b之中心與單元佈局設計201在第二方向Y上之中點對準。在一些實施例中，導電特徵佈局圖案220b之中心在第二方向Y上藉由至少對應距離d1或d2與主動區域佈局圖案204a或204b分離。
在一些實施例中，導電特徵佈局圖案220c之中心與單元邊界101b或101d對準。在一些實施例中，導電特徵佈局圖案220c之中心在第二方向Y上藉由至少對應距離d3或d4與主動區域佈局圖案206a或206b分離。
在一些實施例中，導電特徵佈局圖案220d之中心與單元佈局設計203在第二方向Y上之中點對準。在一些實施例中，導電特徵佈局圖案220d之中心在第二方向Y上藉由至少對應距離d5或d6與主動區域佈局圖案208a或208b分離。
在一些實施例中，導電特徵佈局圖案220e之中心與單元邊界101c或101e對準。在一些實施例中，導電特徵佈局圖案220e之中心在第二方向Y上藉由至少對應距離d7或d8與主動區域佈局圖案210a或210b分離。
在一些實施例中，導電特徵佈局圖案220a、220b、220c、220d及220e係根據設計準則之集合（以下在第10A圖至第10E圖中描述）放置在主動區域佈局圖案202、204、206、208及210之對應集合之間。
在一些實施例中，藉由將導電特徵佈局圖案220a、220b、220c、220d或220e放置在主動區域佈局圖案202、204、206、208或210之對應集合之間，對應距離d7及d8、d1及d2、d3及d4、d5及d6與d7及d8之間的差減小，從而導致對應n型或p型finFET及對應導電結構320a、320b、320c、320d或320e之上更平衡的電流電阻(current resistance, IR)下降，藉此產生比具有不平衡IR下降之其他方法更佳的效能。
導電特徵佈局圖案220之集合在與第一層不同之第二層上。在一些實施例中，第二層對應於佈局設計100、200、500、700、900A至900C、1000A至1000E或1200B（第1圖、第2A圖至第2B圖、第5A圖至第5B圖、第7A圖至第7B圖、第9A圖至第9C圖、第10A圖至第10E圖或第12B圖）或積體電路300、400A至400B、600或800（第3A圖至第3B圖、第4A圖至第4B圖、第6A圖至第6B圖或第8A圖至第8B圖）中之一或更多者的金屬零(M0)層。導電特徵佈局圖案220之集合的其他層、數量或配置在本揭示案之範疇內。
佈局設計200進一步包括在第一方向X上延伸之至少導電特徵佈局圖案230a、230b、230c、230d、230e或230f（統稱作「導電特徵佈局圖案230之集合」）。在一些實施例中，導電特徵佈局圖案230之集合亦稱作引腳佈局圖案之第一集合。
導電特徵佈局圖案230之集合位於第二層上。導電特徵佈局圖案230之集合可用以製造積體電路300之導電結構330（第3A圖至第3B圖）的對應集合。導電特徵佈局圖案230a、230b、230c、230d、230e、230f可用以製造對應的導電結構330a、330b、330c、330d、330e、330f（第3A圖至第3B圖）。
導電特徵佈局圖案230之集合的每一導電特徵佈局圖案在第二方向Y上藉由同一間距（未標記）與導電特徵佈局圖案230之集合的相鄰導電特徵佈局圖案或導電特徵佈局圖案220之集合的相鄰導電特徵佈局圖案分離，且因此均勻地分佈。在一些實施例中，導電特徵佈局圖案230之集合的至少一個導電特徵佈局圖案在第二方向Y上藉由與此同一間距不同之間距與導電特徵佈局圖案230之集合的相鄰導電特徵佈局圖案或導電特徵佈局圖案220之集合的相鄰導電特徵佈局圖案分離。
導電特徵佈局圖案230之集合與主動區域佈局圖案202、204及206之集合重疊。導電特徵佈局圖案230a、230c、230d、230f與對應的主動區域佈局圖案202a、204a、204b、206a重疊。
導電特徵佈局圖案230a、230b及230c在導電特徵佈局圖案220a與導電特徵佈局圖案220b之間。導電特徵佈局圖案230d、230e及230f在導電特徵佈局圖案220b與導電特徵佈局圖案220c之間。
在一些實施例中，導電特徵佈局圖案230之集合與佈局設計200之其他佈局層（例如，MD或其類似者）的其他底層佈局圖案（未示出）重疊。在一些實施例中，導電特徵佈局圖案230之集合的每一佈局圖案230a、230b、230c、230d、230e、230f在第二方向Y上具有寬度W3。
在一些實施例中，導電特徵佈局圖案230之集合的每一佈局圖案230a、230b、230c、230d、230e、230f與網格線（未示出）的集合中之對應網格線（未示出）重疊。在一些實施例中，導電特徵佈局圖案230之集合的每一佈局圖案230a、230b、230c、230d、230e、230f之中心在第一方向X上與網格線（未示出）的此集合中之對應網格線（未示出）對準。
在一些實施例中，導電特徵佈局圖案230之集合的佈局圖案230a、230b、230c、230d、230e及230f對應於單元佈局設計201中之6個M0佈線軌道。導電特徵佈局圖案230之集合中之佈線軌道的其他數目在本揭示案之範疇內。
導電特徵佈局圖案230之集合在第二層上。導電特徵佈局圖案230之集合的其他層、數量或配置在本揭示案之範疇內。
佈局設計200進一步包括在第一方向X上延伸之至少導電特徵佈局圖案232a、232b、232c、232d、232e或232f（統稱作「導電特徵佈局圖案232之集合」）。在一些實施例中，導電特徵佈局圖案232之集合亦稱作引腳佈局圖案之第二集合。
導電特徵佈局圖案232之集合可用以製造積體電路300之導電結構332（第3A圖至第3B圖）的對應集合。導電特徵佈局圖案232a、232b、232c、232d、232e、232f可用以製造對應的導電結構332a、332b、332c、332d、332e、332f（第3A圖至第3B圖）。
導電特徵佈局圖案232之集合的每一導電特徵佈局圖案在第二方向Y上藉由同一間距（未標記）與導電特徵佈局圖案232之集合的相鄰導電特徵佈局圖案或導電特徵佈局圖案220之集合的相鄰導電特徵佈局圖案分離，且因此均勻地分佈。在一些實施例中，導電特徵佈局圖案232之集合的至少一個導電特徵佈局圖案在第二方向Y上藉由與此同一間距不同之間距與導電特徵佈局圖案232之集合的相鄰導電特徵佈局圖案或導電特徵佈局圖案220之集合的相鄰導電特徵佈局圖案分離。
導電特徵佈局圖案232之集合與主動區域佈局圖案206、208及210之集合重疊。導電特徵佈局圖案232a、232c、232d、232f與對應的主動區域佈局圖案206a、208a、208b、210a重疊。
導電特徵佈局圖案232a、232b及232c在導電特徵佈局圖案220c與導電特徵佈局圖案220d之間。導電特徵佈局圖案232d、232e及232f在導電特徵佈局圖案220d與導電特徵佈局圖案220e之間。
在一些實施例中，導電特徵佈局圖案232之集合與佈局設計200之其他佈局層（例如，MD或其類似者）的其他底層佈局圖案（未示出）重疊。在一些實施例中，導電特徵佈局圖案232之集合的每一佈局圖案232a、232b、232c、232d、232e、232f在第二方向Y上具有寬度W3。
在一些實施例中，導電特徵佈局圖案232之集合的每一佈局圖案232a、232b、232c、232d、232e、232f與網格線（未示出）的集合中之對應網格線（未示出）重疊。在一些實施例中，導電特徵佈局圖案232之集合的每一佈局圖案232a、232b、232c、232d、232e、232f之中心在第一方向X上與網格線（未示出）的此集合中之對應網格線（未示出）對準。
在一些實施例中，導電特徵佈局圖案232之集合的佈局圖案232a、232b、232c、232d、232e及232f對應於單元佈局設計203中之6個M0佈線軌道。導電特徵佈局圖案232之集合中之佈線軌道的其他數目在本揭示案之範疇內。
導電特徵佈局圖案232之集合在第二層上。導電特徵佈局圖案232之集合的其他層、數量或配置在本揭示案之範疇內。
第3A圖至第3B圖為根據一些實施例之積體電路300之俯視圖的圖式。
第3A圖係為了便於說明而簡化之第3A圖至第3B圖的積體電路300的一部分300A之圖式。舉例而言，與第3B圖相比較，為了便於說明，第3A圖之部分300A未示出第3B圖之導電結構330及332的集合。
在一些實施例中，為了便於說明，第3A圖至第3B圖示出積體電路300或佈局設計200之主動區域(OD)層及M0層之積體電路300的一或更多個特徵。換言之，在一些實施例中，為了便於說明，積體電路300未示出至少閘極及接觸件。
積體電路300係藉由佈局設計200製造的。至少第3A圖至第3B圖之積體電路300、第4A圖至第4B圖之400A至400B、第6A圖至第6B圖之600、第8A圖至第8B圖之800的結構關係（包括對準、距離、長度及寬度）以及配置類似於至少第1圖之佈局設計100、第2A圖至第2B圖之200、第5A圖至第5B圖之500、第7A圖至第7B圖之700、第9A圖至第9C圖之900A至900C、第10A圖至第10E圖之1000A至1000E或第12B圖之1200B的對應結構關係及對應配置，且為了簡要起見，將不在第1圖、第2A圖至第2B圖、第3A圖至第3B圖、第4A圖至第4B圖、第5A圖至第5B圖、第6A圖至第6B圖、第7A圖至第7B圖、第8A圖至第8B圖、第9A圖至第9B圖、第10A圖至第10E圖及第12B圖中描述類似的詳細描述。
積體電路300在第二方向Y上具有高度H3'。積體電路300包括單元301及單元303。單元301在第二方向Y上具有高度H1'，且單元303在第二方向Y上具有高度H2'。在一些實施例中，單元301之高度H1'與單元303之高度H2'不同。
單元301係藉由佈局設計100之列1的佈局設計102a或佈局設計100之列3的佈局設計102b製造的。單元301係藉由單元佈局設計201製造的。單元303係藉由佈局設計100之列2的佈局設計104a或佈局設計100之列4的佈局設計104b製造的。單元303係藉由單元佈局設計203製造的。
積體電路300進一步包括至少主動區域302a及302b（統稱作「主動區域302之集合」）、主動區域304a及304b（統稱作「主動區域304之集合」）、主動區域306a及306b（統稱作「主動區域306之集合」）、主動區域308a及308b（統稱作「主動區域308之集合」）或主動區域310a及310b（統稱作「主動區域310之集合」）。
在一些實施例中，主動區域302、304、308或310之集合定義積體電路400B（第4B圖）之源極或汲極擴散區域。在一些實施例中，至少主動區域302a、302b、304a、304b、308a、308b、310a或310b包括積體電路400B之主動區域412（第4B圖）。在一些實施例中，至少主動區域302a、302b、304a、304b、308a、308b、310a或310b包括主動區域412（第4B圖）之鰭片412a1、412a2及412a3。
在一些實施例中，主動區域306之集合定義積體電路400A（第4A圖）之源極或汲極擴散區域。在一些實施例中，至少主動區域306a或306b包括積體電路400A之主動區域402（第4A圖）。在一些實施例中，至少主動區域306a或306b包括主動區域402（第4A圖）之鰭片402a1及402a2。
在一些實施例中，主動區域302a、304a、304b及306a為單元301的一部分。在一些實施例中，主動區域306a、308a、308b及310a為單元303的部分。在一些實施例中，主動區域302b為不同於單元301或303之單元的部分。在一些實施例中，主動區域312b為不同於單元301或303之另一單元的部分。
主動區域302a、302b、304a、304b、308a、308b、310a及310b各自在第二方向Y上具有寬度W2a'。在一些實施例中，主動區域302a、302b、304a、304b、308a、308b、310a或310b中之至少一者的寬度W2a'不同於主動區域302a、302b、304a、304b、308a、308b、310a或310b中之至少另一者的寬度W2a'。
主動區域306a及306b在第二方向Y上各自具有寬度W2b'。在一些實施例中，主動區域306a及306b之寬度W2b'彼此不同。
寬度W2a'大於寬度W2b'。在一些實施例中，至少主動區域302a、302b、304a、304b、308a、308b、310a及310b的寬度W2a'與主動區域306a及306b的寬度W2b'之間的關係類似於第2A圖至第2B圖之主動區域佈局圖案202a、202b、204a、204b、208a、208b、210a及210b的寬度W2a與主動區域佈局圖案206a及206b的寬度W2b，且為了簡要起見省略類似的詳細描述。
在一些實施例中，至少主動區域302a、302b、304a、304b、308a、308b、310a及310b的鰭片數目及所得驅動強度與主動區域306a及306b的鰭片數目及所得驅動強度之間的關係類似於主動區域佈局圖案202a、202b、204a、204b、208a、208b、210a及210b之鰭片佈局圖案（未示出）的對應數目及寬度W2a的驅動強度與主動區域佈局圖案206a及206b之鰭片佈局圖案（未示出）的對應數目及寬度W2b的驅動強度，且為了簡要起見省略類似的詳細描述。
在一些實施例中，至少主動區域302a、302b、304a、304b、308a、308b、310a及310b的寬度W2a'與主動區域412中之對應鰭片的數目直接有關，且至少主動區域306a及306b的寬度W2b'與主動區域402中之對應鰭片的數目直接有關。
在一些實施例中，主動區域302a、302b、304a、304b、308a、308b、310a或310b之寬度W2a'或主動區域306a及306b之寬度W2b'的增大（或減小）會導致在主動區域302、304、306、308及310的集合中之鰭片數目及導電裝置（例如，電晶體）的數目增大（或減小），且導電裝置（例如，電晶體）之對應速度及驅動強度增大（或減小）。
在一些實施例中，因為寬度W2a'大於寬度W2b'，所以導致單元301或303內之主動區域不對稱。舉例而言，在單元301或303內，在主動區域302、304、308及310的集合中之主動區域的寬度W2a'與在主動區域306的集合中之主動區域的寬度W2b'不同，從而導致主動區域之寬度不對稱或混合。
在一些實施例中，在單元301或303中，第一裝置類型之主動區域302、304、306、308及310的集合之寬度的總和不同於第二裝置類型之主動區域302、304、306、308及310的集合之寬度的總和，從而導致第一裝置類型及第二裝置類型在單元301或303內具有不對稱主動區域（其具有不同的對應裝置強度），且類似於第2A圖至第2B圖之不對稱主動區域佈局圖案描述，且為了簡要起見省略類似的詳細描述。
在一些實施例中，在單元301或303中，第一裝置類型之主動區域302、304、306、308及310的集合之鰭片數目的總和不同於第二裝置類型之主動區域302、304、306、308及310的集合之鰭片數目的總和，從而導致第一裝置類型及第二裝置類型在單元301或303內具有不對稱主動區域（其具有不同的對應裝置強度），且類似於第2A圖至第2B圖對具有不同鰭片數目之不對稱主動區域佈局圖案的描述，且為了簡要起見省略類似的詳細描述。
舉例而言，在一些實施例中，第一裝置類型為n型finFET且第二裝置類型為p型finFET，對於單元301而言，由於與單元佈局設計201類似之原因，n型finFET之強度小於p型finFET之強度，且對於單元303而言，由於與單元佈局設計203類似之原因，n型finFET之強度小於p型finFET之強度，且為了簡要起見將其省略。
舉例而言，在一些實施例中，第一裝置類型為p型finFET且第二裝置類型為n型finFET，對於單元301而言，由於與單元佈局設計201類似之原因，p型finFET之強度小於n型finFET之強度，且對於單元303而言，由於與單元佈局設計203類似之原因，p型finFET之強度小於n型finFET之強度，且為了簡要起見將其省略。
不對稱主動區域可導致n型finFET裝置與p型finFET裝置之間可能的不平衡的裝置強度。然而，與其他方法相比較，藉由使用積體電路300之特徵，選擇或調整寬度W2a'及W2b'或鰭片的數目（例如，整數m或整數n）以更佳地平衡n型finFET及p型finFET裝置強度，從而導致比其他方法更佳之電路效能。
舉例而言，在一些實施例中，與其他方法相比較，n型或p型finFET裝置（例如，主動區域302a、306a、306b及310a）之位置係定位在單元邊界（例如，單元邊界101a、101b、101c、101d或101e）處，以更佳地平衡寬度W2a'及W2b'之數目或積體電路300中鰭片之數目之間的任何匹配不良。
在一些實施例中，第一裝置類型為n型finFET且第二裝置類型為p型finFET，且與其他方法相比較，n型finFET（例如，主動區域302a、306a、306b及310a）之位置係定位在單元邊界（例如，單元邊界101a、101b、101c、101d或101e）處，以更佳地平衡寬度W2a'及W2b'之數目或積體電路300中鰭片之數目之間的匹配不良。
在一些實施例中，第一裝置類型為n型finFET且第二裝置類型為p型finFET，且與其他方法相比較，p型finFET（例如，主動區域302a、306a、306b及310a）之位置係定位在單元邊界（例如，單元邊界101a、101b、101c、101d或101e）處，以更佳地平衡寬度W2a'及W2b'之數目或積體電路300中鰭片之數目之間的匹配不良。
在一些實施例中，主動區域302之集合位於第一層上。在至少主動區域302、304、306、308或310之集合中之圖案的其他配置或數量在本揭示案之範疇內。
積體電路300進一步包括至少導電結構320a、320b、320c、320d或320e（統稱作「導電結構320之集合」）、至少導電結構330a、330b、330c、330d、330e或330f（統稱作「導電結構330之集合」），或至少導電結構332a、332b、332c、332d、332e或332f（統稱作「導電結構332之集合」）。
在一些實施例中，導電特徵320之集合在至少主動區域302、304、306、308或310的集合之上。導電結構320之集合中的每一導電結構在第二方向Y上具有對應寬度W1。在一些實施例中，導電結構320之集合中的至少一個導電結構在第二方向Y上具有對應寬度2*W1。在一些實施例中，導電結構320之集合中的導電結構之至少一個寬度W1'不同於導電結構320之集合中的另一導電結構之至少一個寬度W1'。
在一些實施例中，導電結構320之集合亦稱作電力導軌合。在一些實施例中，導電結構320a、320c及320e用以供應第一供應電壓，且導電結構320b及320d用以供應第二供應電壓。在一些實施例中，第一供應電壓為供應電壓VDD，且第二供應電壓為參考供應電壓VSS。在一些實施例中，第一供應電壓為參考供應電壓VSS，且第二供應電壓為供應電壓VDD。
在一些實施例中，若主動區域302、306及310之集合對應於n型finFET（例如，第一裝置類型），且主動區域304及308之集合對應於p型finFET（例如，第二裝置類型），則第一供應電壓為參考供應電壓VSS，第二供應電壓為供應電壓VDD，導電結構320a、320c及320e提供參考供應電壓VSS，且導電結構圖案320b及320d提供供應電壓VDD。
在一些實施例中，若主動區域302、306及310之集合對應於p型finFET（例如，第二裝置類型），且主動區域304及308之集合對應於n型finFET（例如，第一裝置類型），則第二供應電壓為參考供應電壓VSS，第一供應電壓為供應電壓VDD，導電結構320a、320c及320e提供供應電壓VDD，且導電結構圖案320b及320d提供參考供應電壓VSS。
在一些實施例中，導電結構320a之中心在第二方向Y上藉由至少對應距離d7'或d8'與主動區域302b或302a分離。在一些實施例中，導電結構320b之中心在第二方向Y上藉由至少對應距離d1'或d2'與主動區域304a或304b分離。在一些實施例中，導電結構320c之中心在第二方向Y上藉由至少對應距離d3'或d4'與主動區域306a或306b分離。在一些實施例中，導電結構320d之中心在第二方向Y上藉由至少對應距離d5'或d6'與主動區域308a或308b分離。在一些實施例中，導電結構320e之中心在第二方向Y上藉由至少對應距離d7'或d8'與主動區域310a或310b分離。
在一些實施例中，藉由將導電結構320a、320b、320c、320d或320e放置在主動區域302、304、306、308或310之對應集合之間，對應距離d7'及d8'、d1'及d2'、d3'及d4'、d5'及d6'與d7'及d8'之間的差減小，從而導致對應n型或p型finFET及對應導電結構320a、320b、320c、320d或320e之上更平衡的IR下降，藉此產生比具有不平衡IR下降之其他方法更佳的效能。
導電結構330a、330c、330d或330f與對應主動區域302a、304a、304b或306a重疊。導電結構332a、332c、332d或332f與對應主動區域306b、308a、308b或310a重疊。
在一些實施例中，導電結構330或332之集合與積體電路300之其他層（例如，MD或其類似者）的其他底層結構（未示出）重疊。
在一些實施例中，導電結構330之集合中的每一導電結構330a、330b、330c、330d、330e、330f或導電結構332之集合中的每一導電結構332a、332b、332c、332d、332e、332f在第二方向Y上具有寬度W3'。
在一些實施例中，導電結構330之集合中的每一導電結構在第二方向Y上藉由同一間距（未標記）與導電結構330之集合中的相鄰導電結構或導電結構320之集合中的相鄰導電結構分離，且因此均勻地分佈。在一些實施例中，導電結構332之集合中的每一導電結構在第二方向Y上藉由同一間距（未標記）與導電結構332之集合中的相鄰導電結構或導電結構320之集合中的相鄰導電結構分離，且因此均勻地分佈。
在一些實施例中，導電結構330之集合中的導電結構330a、330b、330c、330d、330e及330f或導電結構332之集合中的導電結構332a、332b、332c、332d、332e及332f對應於單元301中之6個M0佈線軌道。導電結構330或332之集合中之佈線軌道的其他數目在本揭示案之範疇內。
導電結構320、330或332之集合在第二層上。導電結構320、330或332之集合的其他層、數量或配置在本揭示案之範疇內。
第4A圖至第4B圖為根據一些實施例之finFET 410及420的透視圖。
在一些實施例中，主動區域402對應於具有2個鰭片之主動區域，且主動區域412對應於具有3個鰭片之主動區域。舉例而言，在一些實施例中，主動區域402對應於第3A圖至第3B圖中之至少主動區域306a或306b。舉例而言，在一些實施例中，主動區域412對應於第3A圖至第3B圖中之至少主動區域302a、302b、304a、304b、308a、308b、310a或310b。
在一些實施例中，主動區域402對應於第6A圖至第6B圖中之至少主動區域606b或608a。在一些實施例中，主動區域412對應於第6A圖至第6B圖中之至少主動區域302a、302b、604a、604b、606a、608b、310a或310b。
在一些實施例中，主動區域402對應於第8A圖至第8B圖中之至少主動區域804b或806a。在一些實施例中，主動區域412對應於第8A圖至第8B圖中之至少主動區域302a、302b、804a、806b、308a、308b、310a或310b。
在第4A圖中，finFET 410形成在主動區域402中之兩個鰭片結構402a1及402a2之上。finFET 410之閘極係藉由鰭片結構402a1及402a2之上的閘極404形成。finFET 410之源極端或汲極端中的一者係藉由鰭片結構402a1及402a2之上的接觸件406形成。finFET 410之源極端或汲極端中的另一者係藉由鰭片結構402a1及402a2之上的接觸件408形成。
在第4B圖中，finFET 420形成在主動區域412中之三個鰭片結構412a1、412a2及412a3之上。finFET 420之閘極係藉由鰭片結構412a1、412a2及412a3之上的閘極414形成。finFET 420之源極端或汲極端中的一者係藉由鰭片結構412a1、412a2及412a3之上的接觸件416形成。finFET 420之源極端或汲極端中的另一者係藉由鰭片結構412a1、412a2及412a3之上的接觸件418形成。
在一些實施例中，finFET 420中鰭片結構之數目大於finFET 410中鰭片結構之數目。主動區域402或412中鰭片結構之其他配置或數目在本揭示案之範疇內。
在一些實施例中，finFET 420中閘極之數目大於finFET 410中閘極之數目。用於至少閘極404或424之閘極的其他配置或數目在本揭示案之範疇內。
第5A圖至第5B圖為根據一些實施例之佈局設計的圖式。
第5A圖至第5B圖為根據一些實施例之第6A圖至第6B圖的積體電路600之佈局設計500的圖式。
第5A圖係為了便於說明而簡化之第5A圖至第5B圖的佈局設計500的部分500A之圖式。舉例而言，與第5B圖相比較，為了便於說明，第5A圖之部分500A未示出第5B圖之導電特徵佈局圖案230及232的集合。
佈局設計500為第1圖的佈局設計102a及104a或第1圖的佈局設計102b及104b之實施例。佈局設計500可用以製造積體電路600。
佈局設計500為佈局設計200（第2A圖至第2B圖）之變體，且因此省略類似的詳細描述。舉例而言，佈局設計500繪示出其中單元（例如，單元佈局設計501及503）之位置相較於佈局設計200之單元（例如，單元佈局設計201及203）的位置而言在第二方向Y上偏移距離D1之實例。換言之，佈局設計500對應於在第二方向Y上偏移距離D1之佈局設計200，但單元佈局設計501及503之位置處於與單元佈局設計201及203之位置類似的位置處。
佈局設計500包括單元佈局設計501及503。與佈局設計200相比較而言，單元佈局設計501及503替代對應的單元佈局設計201及203，且因此省略類似的詳細描述。根據一些實施例，單元佈局設計501或503可用以製造對應單元601或603（第6A圖至第6B圖）。與單元佈局設計201及203相比較而言，單元佈局設計501為單元佈局設計503關於至少單元邊界101b或101d之鏡像。
佈局設計500進一步包括主動區域佈局圖案202之集合、主動區域佈局圖案504之集合、主動區域佈局圖案506之集合、主動區域佈局圖案508之集合、主動區域佈局圖案210之集合、導電特徵佈局圖案520之集合、導電特徵佈局圖案230之集合及導電特徵佈局圖案232之集合。
與第2A圖至第2B圖之佈局設計200相比較而言，主動區域佈局圖案504之集合替代主動區域佈局圖案204之集合，主動區域佈局圖案506之集合替代主動區域佈局圖案206之集合，主動區域佈局圖案508之集合替代主動區域佈局圖案208之集合，且導電特徵佈局圖案520之集合替代導電特徵佈局圖案220之集合，且因此省略類似的詳細描述。
主動區域佈局圖案504之集合包括至少主動區域佈局圖案504a或504b。主動區域佈局圖案504a或504b替代第2A圖至第2B圖之對應主動區域佈局圖案204a或204b，且因此省略類似的詳細描述。與主動區域佈局圖案204a或204b相比較而言，當主動區域佈局圖案204a或204b對應於p型finFET裝置時，主動區域佈局圖案504a或504b對應於n型finFET裝置，且因此導電特徵佈局圖案520b對應於第2A圖至第2B圖之參考供應電壓VSS而非供應電壓VDD。類似地，與主動區域佈局圖案204a或204b相比較而言，當主動區域佈局圖案204a或204b分別對應於n型finFET裝置時，主動區域佈局圖案504a或504b對應於p型finFET裝置，且因此導電特徵佈局圖案520b對應於第2A圖至第2B圖之供應電壓VDD而非參考供應電壓VSS。
主動區域佈局圖案506之集合包括至少主動區域佈局圖案506a或506b。主動區域佈局圖案506a或506b替代第2A圖至第2B圖之對應主動區域佈局圖案206a或206b，且因此省略類似的詳細描述。與主動區域佈局圖案206a或206b相比較而言，當主動區域佈局圖案206a或206b對應於n型finFET裝置時，主動區域佈局圖案506a或506b對應於p型finFET裝置，且因此導電特徵佈局圖案520b對應於第2A圖至第2B圖之供應電壓VDD而非參考供應電壓VSS。類似地，與主動區域佈局圖案206a或206b相比較而言，當主動區域佈局圖案206a或206b對應於p型finFET裝置時，主動區域佈局圖案506a或506b對應於n型finFET裝置，且因此導電特徵佈局圖案520b對應於參考供應電壓VSS而非第2A圖至第2B圖之供應電壓VDD。與主動區域佈局圖案206a相比較而言，主動區域佈局圖案506a可用以製造具有3個鰭片之主動區域606a。
主動區域佈局圖案508之集合包括至少主動區域佈局圖案508a或508b。主動區域佈局圖案508a或508b替代第2A圖至第2B圖之對應主動區域佈局圖案208a或208b，且因此省略類似的詳細描述。與主動區域佈局圖案208a相比較而言，主動區域佈局圖案508a可用以製造具有2個鰭片之主動區域608a。
在一些實施例中，主動區域佈局圖案504a、504a、506a及506b為單元佈局設計501的部分。在一些實施例中，主動區域佈局圖案508a、508b、210a及210b為單元佈局設計503的部分。在一些實施例中，主動區域佈局圖案202a及202b為不同於單元佈局設計501或503之單元佈局設計的部分。
在一些實施例中，至少主動區域佈局圖案504a、504b、506a、506b、508a或508b可用以製造至少對應的主動區域604a、604b、606a、606b、608a或608b（例如，n型或p型finFET電晶體之源極及汲極區域）。
在一些實施例中，主動區域佈局圖案202、504及210之集合對應於第一裝置類型的主動區域302、604及310，且主動區域佈局圖案506及508之集合分別對應於第二裝置類型的主動區域606及608之集合。
在一些實施例中，第一裝置類型為n型finFET且第二裝置類型為p型finFET。舉例而言，在一些實施例中，主動區域佈局圖案202a、202b、504a、504b、210a及210b對應於n型finFET電晶體之主動區域302a、302b、604a、604b、310a及310b，且主動區域佈局圖案506a、506b、508a及508b分別對應於p型finFET電晶體之主動區域606a、606b、608a及608b。在一些實施例中，至少主動區域佈局圖案202a、202b、504a、504b、210a或210b可用以製造對應的主動區域302a、302b、604a、604b、310a或310b（例如，n型finFET電晶體之源極及汲極區域），且至少主動區域佈局圖案506a、506b、508a或508b可用以製造對應的主動區域606a、606b、608a或608b（例如，p型finFET電晶體之源極及汲極區域）。
在一些實施例中，第一裝置類型為n型finFET且第二裝置類型為p型finFET。在此些實施例中，若第一裝置類型為n型finFET且第二裝置類型為p型finFET，則藉由主動區域佈局圖案504及210的對應集合製造之主動區域604及310的集合之n型finFET的數目大於藉由主動區域佈局圖案506及508的對應集合製造之主動區域606及608的集合之p型finFET的數目，且因此對於至少單元佈局設計501或503（或單元601或603）而言，n型finFET之強度大於p型finFET之強度。
在一些實施例中，第一裝置類型為p型finFET且第二裝置類型為n型finFET。舉例而言，在一些實施例中，主動區域佈局圖案202a、202b、504a、504b、210a及210b對應於p型finFET電晶體之主動區域302a、302b、604a、604b、310a及310b，且主動區域佈局圖案506a、506b、508a及508b分別對應於n型finFET電晶體之主動區域606a、606b、608a及608b。在一些實施例中，至少主動區域佈局圖案202a、202b、504a、504b、210a或210b可用以製造對應的主動區域302a、302b、604a、604b、310a或310b（例如，p型finFET電晶體之源極及汲極區域），且至少主動區域佈局圖案506a、506b、508a或508b可用以製造對應的主動區域606a、606b、608a或608b（例如，n型finFET電晶體之源極及汲極區域）。
在一些實施例中，第一裝置類型為p型finFET且第二裝置類型為n型finFET。在此些實施例中，若第一裝置類型為p型finFET且第二裝置類型為n型finFET，則藉由主動區域佈局圖案504及210的對應集合製造之主動區域604及310的集合之p型finFET的數目大於藉由主動區域佈局圖案506及508的對應集合製造之主動區域606及608的集合之n型finFET的數目，且因此對於至少單元佈局設計501或503（或單元601或603）而言，p型finFET之強度大於n型finFET之強度。
在一些實施例中，用於至少主動區域佈局圖案202、504、506、508或210之集合或主動區域302、604、606、608或310之集合的不同電晶體類型在本揭示案之範疇內。
與第2A圖至第2B圖相比較而言，在一些實施例中，至少主動區域佈局圖案504a、504b、506a或506b可用以製造具有m個鰭片之對應主動區域604a、604b、606a或608b，且至少主動區域佈局圖案506b或508b可用以製造具有n個鰭片之對應主動區域606b或608a，其中m為整數且n為另一整數。舉例而言，在一些實施例中，在佈局設計500或積體電路600中，整數m等於3且整數n等於2，使得主動區域佈局圖案202、504及210之集合可用以製造各自具有6個鰭片之主動區域302、604及310的對應集合，主動區域佈局圖案506a及508b可用以製造具有3個鰭片之對應主動區域606a及608b，且主動區域佈局圖案506b及508a可用以製造具有2個鰭片之對應主動區域606b及608a。至少整數m或整數n之其他值在本揭示案之範疇內。
在一些實施例中，與其他方法相比較，藉由使用佈局設計500之特徵，選擇或調整主動區域佈局圖案202、504、506、508及210之集合的寬度W2a及W2b或鰭片的數目（例如，整數m或整數n）以更佳地平衡n型finFET及p型finFET裝置強度，從而導致比其他方法更佳之電路效能。
在一些實施例中，至少主動區域佈局圖案504、506或508之集合位於第一層上。在至少主動區域佈局圖案504、506或508之集合中之圖案的其他配置或數量在本揭示案之範疇內。
導電特徵佈局圖案520之集合包括至少導電特徵佈局圖案220a、520b、520c、220d或220e。與第2A圖至第2B圖相比較而言，導電特徵佈局圖案520b或520c替代第2A圖至第2B圖之對應導電特徵佈局圖案220b或220c，且因此省略類似的詳細描述。
與第2A圖至第2B圖之導電特徵佈局圖案220的集合相比較而言，在一些實施例中，導電特徵佈局圖案520的集合在第二方向Y上偏移距離D1。
與導電特徵佈局圖案220b相比較而言，當主動區域佈局圖案504a或504b對應於n型finFET裝置時，導電特徵佈局圖案520b對應於第2A圖至第2B圖之參考供應電壓VSS而非供應電壓VDD。類似地，與導電特徵佈局圖案220b相比較而言，當主動區域佈局圖案504a或504b對應於p型finFET裝置時，導電特徵佈局圖案520b對應於第2A圖至第2B圖之供應電壓VDD而非參考供應電壓VSS。
類似地，與導電特徵佈局圖案220c相比較而言，當主動區域佈局圖案506a或506b對應於p型finFET裝置時，導電特徵佈局圖案520c對應於第2A圖至第2B圖之供應電壓VDD而非參考供應電壓VSS。類似地，與導電特徵佈局圖案220c相比較而言，當主動區域佈局圖案506a或506b對應於n型finFET裝置時，導電特徵佈局圖案520c對應於第2A圖至第2B圖之參考供應電壓VSS而非供應電壓VDD。
與第2A圖至第2B圖之佈局設計200相比較而言，第5A圖至第5B圖中之參考供應電壓VSS或供應電壓VDD以2個為群組交替地定位在第二方向Y上。
在一些實施例中，導電特徵佈局圖案520之集合可用以製造導電結構620之集合。在一些實施例中，至少導電特徵佈局圖案520b或520c可用以製造至少對應導電結構620b或620c。
在一些實施例中，導電特徵佈局圖案520之集合中的至少一個導電特徵佈局圖案不與單元邊界101a、101b、101c、101d或101e重疊。
在一些實施例中，藉由將導電特徵佈局圖案220a、520b、520c、220d或220e放置在主動區域佈局圖案202、504、506、508或210之對應集合之間，對應距離d7及d8、d1及d2、d3及d4、d5及d6與d7及d8之間的差減小，從而導致對應n型或p型finFET及對應導電結構320a、620b、620c、320d或320e之上更平衡的IR下降，藉此產生比具有不平衡IR下降之其他方法更佳的效能。
導電特徵佈局圖案520之集合在第二層上。導電特徵佈局圖案520之集合的其他層、數量或配置在本揭示案之範疇內。
第6A圖至第6B圖為根據一些實施例之積體電路600之俯視圖的圖式。
第6A圖係為了便於說明而簡化之第6A圖至第6B圖的積體電路600的部分600A之圖式。舉例而言，與第6B圖相比較，為了便於說明，第6A圖之部分600A未示出第6B圖之導電結構330及332的集合。
積體電路600係藉由佈局設計500製造的。
積體電路600為積體電路300（第3A圖至第3B圖）之變體，且因此省略類似的詳細描述。舉例而言，積體電路600繪示出其中單元（例如，單元601及603）之位置相比較於積體電路300之單元（例如，單元301及303）的位置而言在第二方向Y上偏移距離D1'之實例。換言之，積體電路600對應於在第二方向Y上偏移距離D1'之積體電路300，但單元601及603之位置處於與單元301及303之位置類似的位置處。
積體電路600包括單元601及603。與積體電路300相比較而言，單元601及603替代對應的單元301及303，且因此省略類似的詳細描述。與單元301及303相比較而言，單元601為單元603關於至少單元邊界101b或101d之鏡像。
積體電路600進一步包括主動區域302之集合、主動區域604之集合、主動區域606之集合、主動區域608之集合、主動區域310之集合、導電結構620之集合、導電結構330之集合及導電結構332之集合。
與第3A圖至第3B圖之積體電路300相比較而言，主動區域604之集合替代主動區域304之集合，主動區域606之集合替代主動區域306之集合，主動區域608之集合替代主動區域308之集合，且導電結構620之集合替代導電結構320之集合，且因此省略類似的詳細描述。
主動區域604之集合包括至少主動區域604a或604b。主動區域604a或604b替代第3A圖至第3B圖之對應主動區域304a或304b，且因此省略類似的詳細描述。與主動區域304a或304b相比較而言，當主動區域304a或304b對應於p型finFET裝置時，主動區域604a或604b對應於n型finFET裝置，且因此導電結構620b對應於第3A圖至第3B圖之參考供應電壓VSS而非供應電壓VDD。類似地，與主動區域304a或304b相比較而言，當主動區域304a或304b分別對應於p型finFET裝置時，主動區域604a或604b對應於n型finFET裝置，且因此導電結構620b對應於第3A圖至第3B圖之供應電壓VDD而非參考供應電壓VSS。
主動區域606之集合包括至少主動區域606a或606b。主動區域606a或606b替代第3A圖至第3B圖之對應主動區域306a或306b，且因此省略類似的詳細描述。與主動區域306a或306b相比較而言，當主動區域306a或306b對應於n型finFET裝置時，主動區域606a或606b對應於p型finFET裝置，且因此導電結構620b對應於第3A圖至第3B圖之供應電壓VDD而非參考供應電壓VSS。類似地，與主動區域306a或306b相比較而言，當主動區域306a或306b對應於p型finFET裝置時，主動區域606a或606b對應於n型finFET裝置，且因此導電結構620b對應於第3A圖至第3B圖之參考供應電壓VSS而非供應電壓VDD。與主動區域306a相比較而言，主動區域606a具有3個鰭片。
主動區域608之集合包括至少主動區域608a或608b。主動區域608a或608b替代第3A圖至第3B圖之對應主動區域308a或308b，且因此省略類似的詳細描述。與主動區域308a相比較而言，主動區域608a具有2個鰭片。
在一些實施例中，主動區域604a、604b、606a及606b為單元601的部分。在一些實施例中，主動區域608a、608b、310a及310b為單元603的部分。在一些實施例中，主動區域302a及302b為不同於單元601或603之單元的部分。在一些實施例中，主動區域310a及310b為不同於單元601或603之另一單元的部分。
在一些實施例中，與其他方法相比較，藉由使用積體電路600之特徵，選擇或調整主動區域302、604、606、608及210之集合的寬度W2a'及W2b'或鰭片的數目（例如，整數m或整數n）以更佳地平衡n型finFET及p型finFET裝置強度，從而導致比其他方法更佳之電路效能。
在一些實施例中，至少主動區域604、606或608之集合位於第一層上。在至少主動區域604、606或608之集合中之圖案的其他配置或數量在本揭示案之範疇內。
導電結構620之集合包括至少導電結構320a、620b、620c、320d或320e。與第3A圖至第3B圖相比較而言，導電結構620b或620c替代第3A圖至第3B圖之對應導電結構320b或320c，且因此省略類似的詳細描述。
與第3A圖至第3B圖之導電結構320的集合相比較而言，在一些實施例中，導電結構620之集合在第二方向Y上偏移距離D1'。
與導電結構320b相比較而言，當主動區域604a或604b對應於n型finFET裝置時，導電結構620b對應於第3A圖至第3B圖之參考供應電壓VSS而非供應電壓VDD。類似地，與導電結構320b相比較而言，當主動區域604a或604b對應於p型finFET裝置時，導電結構620b對應於第3A圖至第3B圖之供應電壓VDD而非參考供應電壓VSS。
與導電結構320c相比較而言，當主動區域606a或606b對應於p型finFET裝置時，導電結構620c對應於第3A圖至第3B圖之供應電壓VDD而非參考供應電壓VSS。類似地，與導電結構320c相比較而言，當主動區域606a或606b對應於n型finFET裝置時，導電結構620c對應於第3A圖至第3B圖之參考供應電壓VSS而非供應電壓VDD。
與第3A圖至第3B圖之積體電路300相比較而言，第6A圖至第6B圖中之參考供應電壓VSS或供應電壓VDD以2個為群組交替地定位在第二方向Y上。
在一些實施例中，導電結構620之集合中的至少一個導電結構不與單元邊界101a、101b、101c、101d或101e重疊。
在一些實施例中，藉由將導電結構320a、620b、620c、320d或320e放置在主動區域302、604、606、608或310之對應集合之間，對應距離d7'及d8'、d1'及d2'、d3'及d4'、d5'及d6'與d7'及d8'之間的差減小，從而導致對應n型或p型finFET及對應導電結構320a、620b、620c、320d或320e之上更平衡的IR下降，藉此產生比具有不平衡IR下降之其他方法更佳的效能。
導電結構620之集合在第二層上。導電結構620之集合的其他層、數量或配置在本揭示案之範疇內。
第7A圖至第7B圖為根據一些實施例之佈局設計的圖式。
第7A圖至第7B圖為根據一些實施例之第8A圖至第8B圖的積體電路800之佈局設計700的圖式。
第7A圖係為了便於說明而簡化之第7A圖至第7B圖的佈局設計700的部分700A之圖式。舉例而言，與第5B圖相比較，為了便於說明，第7A圖之部分700A未示出第5B圖之導電特徵佈局圖案230及232的集合。
佈局設計700為第1圖的佈局設計102a及104a或第1圖的佈局設計102b及104b之實施例。佈局設計700可用以製造積體電路800。
佈局設計700為佈局設計200（第2A圖至第2B圖）之變體，且因此省略類似的詳細描述。舉例而言，佈局設計700繪示出其中單元（例如，單元佈局設計701及703）之位置相比較於佈局設計200之單元（例如，單元佈局設計201及203）的位置而言在第二方向Y上偏移距離D1之實例。換言之，佈局設計700對應於在第二方向Y上偏移距離D1之佈局設計200，但單元佈局設計701及703之位置處於與單元佈局設計201及203之位置類似的位置處。
佈局設計700包括單元佈局設計701及703。與佈局設計200相比較而言，單元佈局設計701及703替代對應的單元佈局設計201及203，且因此省略類似的詳細描述。根據一些實施例，單元佈局設計701或703可用以製造對應單元801或803（第8A圖至第8B圖）。
與單元佈局設計201相比較而言，主動區域佈局圖案704之集合以及導電特徵佈局圖案220b為主動區域佈局圖案706之集合及導電特徵佈局圖案220c關於單元區段770之鏡像。與單元佈局設計203相比較而言，主動區域佈局圖案208之集合以及導電特徵佈局圖案220d為主動區域佈局圖案210之集合及導電特徵佈局圖案220e關於單元區段772之鏡像。
佈局設計700進一步包括主動區域佈局圖案202之集合、主動區域佈局圖案704之集合、主動區域佈局圖案706之集合、主動區域佈局圖案208之集合、主動區域佈局圖案210之集合、導電特徵佈局圖案220之集合、導電特徵佈局圖案230之集合及導電特徵佈局圖案232之集合。
與第2A圖至第2B圖之佈局設計200相比較而言，主動區域佈局圖案704之集合替代主動區域佈局圖案204之集合，且主動區域佈局圖案706之集合替代主動區域佈局圖案206之集合，且因此省略類似的詳細描述。
主動區域佈局圖案704之集合包括至少主動區域佈局圖案704a或704b。主動區域佈局圖案704a或704b替代第2A圖至第2B圖之對應主動區域佈局圖案204a或204b，且因此省略類似的詳細描述。與主動區域佈局圖案204a或204b相比較而言，當主動區域佈局圖案204a或204b對應於p型finFET裝置時，主動區域佈局圖案704a或704b對應於n型finFET裝置，且因此導電特徵佈局圖案220b對應於第2A圖至第2B圖之參考供應電壓VSS而非供應電壓VDD。類似地，與主動區域佈局圖案204a或204b相比較而言，當主動區域佈局圖案204a或204b分別對應於n型finFET裝置時，主動區域佈局圖案704a或704b對應於p型finFET裝置，且因此導電特徵佈局圖案220b對應於第2A圖至第2B圖之供應電壓VDD而非參考供應電壓VSS。與主動區域佈局圖案204b相比較而言，主動區域佈局圖案704b可用以製造具有2個鰭片之主動區域804b。
主動區域佈局圖案706之集合包括至少主動區域佈局圖案706a或706b。主動區域佈局圖案706a或706b替代第2A圖至第2B圖之對應主動區域佈局圖案206a或206b，且因此省略類似的詳細描述。與主動區域佈局圖案206a或206b相比較而言，當主動區域佈局圖案206a或206b對應於n型finFET裝置時，主動區域佈局圖案706a或706b對應於p型finFET裝置，且因此導電特徵佈局圖案220b對應於第2A圖至第2B圖之供應電壓VDD而非參考供應電壓VSS。類似地，與主動區域佈局圖案206a或206b相比較而言，當主動區域佈局圖案206a或206b對應於p型finFET裝置時，主動區域佈局圖案706a或706b對應於n型finFET裝置，且因此導電特徵佈局圖案220b對應於第2A圖至第2B圖之參考供應電壓VSS而非供應電壓VDD。與主動區域佈局圖案206a相比較而言，主動區域佈局圖案706a可用以製造具有2個鰭片之主動區域806a。
在一些實施例中，主動區域佈局圖案704a、704b、706a及706b為單元佈局設計701的部分。在一些實施例中，主動區域佈局圖案208a、208b、210a及210b為單元佈局設計703的部分。在一些實施例中，主動區域佈局圖案202a及202b為不同於單元佈局設計701或703之單元佈局設計的部分。
在一些實施例中，至少主動區域佈局圖案704a、704b、706a或706b可用以製造至少對應的主動區域604a、604b、606a或606b（例如，n型或p型finFET電晶體之源極及汲極區域）。
與第2A圖至第2B圖之佈局設計200相比較而言，藉由第7A圖至第7B圖中之主動區域佈局圖案202、208及210的對應集合製造之主動區域302、308及310之鰭片或finFET的類型與藉由第2A圖至第2B圖中之主動區域佈局圖案202、208及210的對應集合製造之主動區域302、308及310之鰭片或finFET的類型互換，且因此省略類似的詳細描述。舉例而言，在一些實施例中，主動區域佈局圖案202、706及210之集合對應於第一裝置類型的主動區域302、806及310，且主動區域佈局圖案704及208之集合分別對應於第二裝置類型的主動區域804及308之集合。
在一些實施例中，第一裝置類型為p型finFET且第二裝置類型為n型finFET。舉例而言，在一些實施例中，主動區域佈局圖案202a、202b、706a、706b、210a或210b對應於p型finFET電晶體之主動區域302a、302b、806a、806b、310a或310b，且主動區域佈局圖案704a、704b、208a或208b分別對應於n型finFET電晶體之主動區域804a、804b、308a或308b。
在一些實施例中，至少主動區域佈局圖案202a、202b、706a、706b、210a或210b可用以製造對應的主動區域302a、302b、806a、806b、310a或310b（例如，p型finFET電晶體之源極及汲極區域），且至少主動區域佈局圖案704a、704b、208a或208b可用以製造對應的主動區域804a、804b、308a或308b（例如，n型finFET電晶體之源極及汲極區域）。
在一些實施例中，第一裝置類型為p型finFET且第二裝置類型為n型finFET。在此些實施例中，若第一裝置類型為p型finFET且第二裝置類型為n型finFET，則藉由主動區域佈局圖案706及210的對應集合製造之主動區域806及310的集合之p型finFET的數目等於藉由主動區域佈局圖案704及208的對應集合製造之主動區域804及308的集合之n型finFET的數目，且因此對於至少單元佈局設計701或703（或單元801或803）而言，p型finFET之強度等於n型finFET之強度。
在一些實施例中，第一裝置類型為n型finFET且第二裝置類型為p型finFET。舉例而言，在一些實施例中，主動區域佈局圖案202a、202b、706a、706b、210a及210b對應於n型finFET電晶體之主動區域302a、302b、806a、806b、310a及310b，且主動區域佈局圖案704a、704b、208a及208b分別對應於p型finFET電晶體之主動區域804a、804b、308a及308b。
在一些實施例中，至少主動區域佈局圖案202a、202b、706a、706b、210a或210b可用以製造對應的主動區域302a、302b、806a、806b、310a或310b（例如，n型finFET電晶體之源極及汲極區域），且至少主動區域佈局圖案704a、704b、208a或208b可用以製造對應的主動區域804a、804b、308a或308b（例如，p型finFET電晶體之源極及汲極區域）。
在一些實施例中，第一裝置類型為n型finFET且第二裝置類型為p型finFET。在此些實施例中，若第一裝置類型為n型finFET且第二裝置類型為p型finFET，則藉由主動區域佈局圖案706及210的對應集合製造之主動區域806及310的集合之n型finFET的數目等於藉由主動區域佈局圖案704及208的對應集合製造之主動區域804及308的集合之p型finFET的數目，且因此對於至少單元佈局設計701或703（或單元801或803）而言，n型finFET之強度等於p型finFET之強度。
在一些實施例中，用於至少主動區域佈局圖案202、704、706、208或210之集合或主動區域302、804、806、308或310之集合的不同電晶體類型在本揭示案之範疇內。
與第2A圖至第2B圖相比較而言，在一些實施例中，至少主動區域佈局圖案704a、706b、208a或208b可用以製造具有m個鰭片之對應主動區域804a、806b、308a或308b，且至少主動區域佈局圖案704b或706a可用以製造具有n個鰭片之對應主動區域804b或806a，其中m為整數且n為另一整數。舉例而言，在一些實施例中，在佈局設計700或積體電路800中，整數m等於3且整數n等於2，使得主動區域佈局圖案202、208及210之集合可用以製造各自具有6個鰭片之主動區域302、308及310的對應集合，主動區域佈局圖案704a及706b可用以製造具有3個鰭片之對應主動區域804a及806b，且主動區域佈局圖案704b及706a可用以製造具有2個鰭片之對應主動區域804b及806a。至少整數m或整數n之其他值在本揭示案之範疇內。
在一些實施例中，與其他方法相比較，藉由使用佈局設計700之特徵，選擇或調整主動區域佈局圖案202、704、706、208及210之集合的寬度W2a及W2b或鰭片的數目（例如，整數m或整數n）以更佳地平衡n型finFET及p型finFET裝置強度，從而導致比其他方法更佳之電路效能。
在一些實施例中，至少主動區域佈局圖案704或706之集合位於第一層上。在至少主動區域佈局圖案704或706之集合中之圖案的其他配置或數量在本揭示案之範疇內。
導電特徵佈局圖案220之集合包括至少導電特徵佈局圖案220a、220b、220c、220d或220e。與第2A圖至第2B圖相比較而言，第7A圖至第7B圖之導電特徵佈局圖案220的集合類似於第2A圖至第2B圖之導電特徵佈局圖案220的集合，且因此省略類似的詳細描述。
與第2A圖至第2B圖之導電特徵佈局圖案220的集合相比較而言，在一些實施例中，第7A圖至第7B圖之導電特徵佈局圖案的集合在第二方向Y上偏移距離D1。
與第2A圖至第2B圖之佈局設計200相比較而言，藉由第7A圖至第7B圖中之對應導電特徵佈局圖案220a、220b、220c、220d或220e製造之第8A圖至第8B圖中的至少導電結構320a、320b、320c、320d或320e的電壓供應（例如，電壓供應VDD或參考電壓供應VSS）與藉由第2A圖至第2B圖中之對應導電特徵佈局圖案220a、220b、220c、220d或220e製造之第3A圖至第3B圖中的至少導電結構320a、320b、320c、320d或320e的電壓供應（例如，參考電壓供應VSS或電壓供應VDD）互換，且因此省略類似的詳細描述。
在一些實施例中，第7A圖至第7B圖之導電特徵佈局圖案220之集合中的至少一個導電特徵佈局圖案不與單元邊界101a、101b、101c、101d或101e重疊。
在一些實施例中，藉由將導電特徵佈局圖案220a、220b、220c、220d或220e放置在主動區域佈局圖案202、704、206、208或210之對應集合之間，對應距離d7及d8、d1及d2、d3及d4、d5及d6與d7及d8之間的差減小，從而導致對應n型或p型finFET及對應導電結構320a、320b、320c、320d或320e之上更平衡的IR下降，藉此產生比具有不平衡IR下降之其他方法更佳的效能。
第7A圖至第7B圖中之導電特徵佈局圖案220的集合在第二層上。第7A圖至第7B圖中之導電特徵佈局圖案220的集合之其他層、數量或配置在本揭示案之範疇內。
第8A圖至第8B圖為根據一些實施例之積體電路800之俯視圖的圖式。
第8A圖係為了便於說明而簡化之第8A圖至第8B圖的積體電路800的部分800A之圖式。舉例而言，與第8B圖相比較，為了便於說明，第8A圖之部分800A未示出第8B圖之導電結構330及332的集合。
積體電路800係藉由積體電路800製造。
積體電路800為積體電路300（第3A圖至第3B圖）之變體，且因此省略類似的詳細描述。舉例而言，積體電路800繪示出其中單元（例如，單元801及803）之位置相比較於積體電路300之單元（例如，單元301及303）的位置而言在第二方向Y上偏移距離D1'之實例。換言之，積體電路800對應於在第二方向Y上偏移距離D1'之積體電路300，但單元801及803之位置處於與單元301及303之位置類似的位置處。
積體電路800包括單元801及803。與積體電路300相比較而言，單元801及803替代對應的單元301及303，且因此省略類似的詳細描述。
與單元301相比較而言，主動區域804之集合及導電結構320b為主動區域806之集合及導電結構320c關於單元區段870之鏡像。與單元303相比較而言，主動區域308之集合及導電結構320d為主動區域310之集合及導電結構320e關於單元區段872之鏡像。
積體電路800進一步包括主動區域302之集合、主動區域804之集合、主動區域806之集合、主動區域308之集合、主動區域310之集合、導電結構320之集合、導電結構330之集合及導電結構332之集合。
與第3A圖至第3B圖之積體電路300相比較而言，主動區域804之集合替代主動區域304之集合，且主動區域806之集合替代主動區域306之集合，且因此省略類似的詳細描述。
主動區域804之集合包括至少主動區域804a或804b。主動區域804a或804b替代第3A圖至第3B圖之對應主動區域304a或304b，且因此省略類似的詳細描述。與主動區域304a或304b相比較而言，當主動區域304a或304b對應於p型finFET裝置時，主動區域804a或804b對應於n型finFET裝置，且因此導電結構320b對應於第3A圖至第3B圖之參考供應電壓VSS而非供應電壓VDD。類似地，與主動區域304a或304b相比較而言，當主動區域304a或304b分別對應於n型finFET裝置時，主動區域804a或804b對應於p型finFET裝置，且因此導電結構320b對應於第3A圖至第3B圖之供應電壓VDD而非參考供應電壓VSS。與主動區域304b相比較而言，主動區域804b具有2個鰭片。
主動區域806之集合包括至少主動區域806a或806b。主動區域806a或806b替代第3A圖至第3B圖之對應主動區域306a或306b，且因此省略類似的詳細描述。與主動區域306a或306b相比較而言，當主動區域306a或306b對應於n型finFET裝置時，主動區域806a或806b對應於p型finFET裝置，且因此導電結構320b對應於第3A圖至第3B圖之供應電壓VDD而非參考供應電壓VSS。類似地，與主動區域306a或306b相比較而言，當主動區域306a或306b對應於p型finFET裝置時，主動區域806a或806b對應於n型finFET裝置，且因此導電結構320b對應於第3A圖至第3B圖之參考供應電壓VSS而非供應電壓VDD。與主動區域306a相比較而言，主動區域806a具有2個鰭片。與主動區域306b相比較而言，主動區域806b具有3個鰭片。
在一些實施例中，主動區域804a、804b、806a及806b為單元801的部分。在一些實施例中，主動區域308a、308b、310a及310b為單元803的部分。在一些實施例中，主動區域302a及302b為不同於單元801或803之單元的部分。
在一些實施例中，與其他方法相比較，藉由使用積體電路800之特徵，選擇或調整主動區域302、804、806、308及310之集合的寬度W2a'及W2b'或鰭片的數目（例如，整數m或整數n）以更佳地平衡n型finFET及p型finFET裝置強度，從而導致比其他方法更佳之電路效能。舉例而言，在一些實施例中，在單元801或803內，n型finFET中鰭片的數目之總和等於p型finFET中鰭片的數目，藉此導致n型finFETT之強度等於p型finFET之強度，且因此得以平衡，從而導致比其他方法更佳的電路效能。
在一些實施例中，至少主動區域804或806之集合位於第一層上。在至少主動區域804或806之集合中之圖案的其他配置或數量在本揭示案之範疇內。
導電結構320之集合包括至少導電結構320a、320b、320c、320d或320e。與第3A圖至第3B圖相比較而言，第7A圖至第7B圖之導電結構320的集合類似於第3A圖至第3B圖之導電結構320的集合，且因此省略類似的詳細描述。
與第3A圖至第3B圖之導電結構320的集合相比較而言，在一些實施例中，第7A圖至第7B圖之導電結構320的集合在第二方向Y上偏移距離D1'。
與第3A圖至第3B圖之積體電路300相比較而言，第8A圖至第8B圖中之至少導電結構320a、320b、320c、320d或320e的電壓供應（例如，電壓供應VDD或參考電壓供應VSS）與第3A圖至第3B圖中之至少導電結構320a、320b、320c、320d或320e的電壓供應（例如，參考電壓供應VSS或電壓供應VDD）互換，且因此省略類似的詳細描述。
在一些實施例中，第8A圖至第8B圖之導電結構320的集合中之至少一個導電結構不與單元邊界101a、101b、101c、101d或101e重疊。
在一些實施例中，藉由將導電結構320a、320b、320c、320d或320e放置在主動區域302、804、806、308或310之對應集合之間，對應距離d7'及d8'、d1'及d2'、d3'及d4'、d5'及d6'與d7'及d8'之間的差減小，從而導致對應n型或p型finFET及對應導電結構320a、320b、320c、320d或320e之上更平衡的IR下降，藉此產生比具有不平衡IR下降之其他方法更佳的效能。
第8A圖至第8B圖中之導電結構320的集合在第二層上。第8A圖至第8B圖中之導電結構320的集合之其他層、數量或配置在本揭示案之範疇內。
在一些實施例中，導電結構320、330、332、620之集合中的至少一個結構或至少接觸件406、408、416或418包括金屬材料之一或更多個層，諸如，Al、Cu、W、Ti、Ta、TiN、TaN、NiSi、CoSi、其他適當的導電材料，或其組合。
第9A圖至第9C圖為根據一些實施例之積體電路的佈局設計900A至900C之示意圖。在一些實施例中，佈局設計900A至900C係在執行了第11圖之方法1100的一或更多個操作之後的對應佈局設計。
第9A圖為主動區域佈局圖案902、904、906、908及910之集合的佈局設計900A之示意圖。在一些實施例中，佈局設計900A係在執行了方法1100（第11圖）之操作1102之後的佈局設計。舉例而言，在一些實施例中，佈局設計900A繪示出當p型finFET裝置之強度大於n型finFET裝置之強度時方法1100之操作1102的設計準則。
在一些實施例中，佈局設計900A為第2A圖至第2B圖之佈局設計200的變體。舉例而言，在一些實施例中，當第一裝置類型為n型finFET且第二裝置類型為p型finFET時，佈局設計900A類似於佈局設計200，且藉由主動區域佈局圖案202、206及210之集合製造之n型finFET的數目小於藉由主動區域佈局圖案204及208之集合製造之p型finFET的數目，且因此省略類似的詳細描述。
佈局設計900A包括單元佈局設計901及903。與佈局設計200相比較而言，單元佈局設計901及903替代對應的單元佈局設計201及203，且因此省略類似的詳細描述。在一些實施例中，單元佈局設計901或903可用以根據一些實施例製造對應的單元301、601及801或303、603及803。
單元邊界901a類似於對應單元邊界101a或101c，單元邊界901b類似於對應單元邊界101b或101d，單元邊界901c類似於對應單元邊界101c或101e，且因此省略類似的詳細描述。
佈局設計900A進一步包括主動區域佈局圖案902、904、906、908及910之集合。
主動區域佈局圖案902之集合包括至少主動區域佈局圖案902a或902b。當第一裝置類型為n型finFET時，主動區域佈局圖案902a或902b類似於對應的主動區域佈局圖案202b或202a，且因此省略類似的詳細描述。在一些實施例中，主動區域佈局圖案902a或902b可用以製造具有n個鰭片之對應主動區域，其中n為整數。
主動區域佈局圖案906之集合包括至少主動區域佈局圖案906a或906b。當第一裝置類型為n型finFET時，主動區域佈局圖案906a或906b類似於對應的主動區域佈局圖案206a或206b，且因此省略類似的詳細描述。在一些實施例中，主動區域佈局圖案906a或906b可用以製造具有n個鰭片之對應主動區域，其中n為整數。
主動區域佈局圖案910之集合包括至少主動區域佈局圖案910a或910b。當第一裝置類型為n型finFET時，主動區域佈局圖案910a或910b類似於對應的主動區域佈局圖案210a或210b，且因此省略類似的詳細描述。在一些實施例中，主動區域佈局圖案910a或902b可用以製造具有n個鰭片之對應主動區域，其中n為整數。
主動區域佈局圖案904之集合包括至少主動區域佈局圖案904a,904b,…,904j，其中j為對應於在主動區域佈局圖案904之集合中具有m個鰭片之裝置的數目之整數。主動區域佈局圖案904之集合類似於至少主動區域佈局圖案204或208之集合，且因此省略類似的詳細描述。在一些實施例中，主動區域佈局圖案904a,904b,…,904j中之每一者可用以製造具有m個鰭片之對應主動區域，其中m為整數。
主動區域佈局圖案908之集合包括至少主動區域佈局圖案908a,908b,…,908k，其中k為對應於在主動區域佈局圖案908之集合中具有m個鰭片之裝置的數目之整數。主動區域佈局圖案908之集合類似於至少主動區域佈局圖案204或208之集合，且因此省略類似的詳細描述。在一些實施例中，主動區域佈局圖案908a,908b,…,908k中之每一者可用以製造具有m個鰭片之對應主動區域，其中m為整數。在一些實施例中，整數j等於整數k。在一些實施例中，整數j與整數k不同。
在一些實施例中，倘若佈局設計900A中之p型finFET裝置的強度大於n型finFET裝置的強度，則至少主動區域佈局圖案904a,904b,…,904g或904j或至少主動區域佈局圖案908a,908b,…,908k可包括n型finFET（例如，第一裝置類型）或p型finFET（例如，第二裝置類型）。
在一些實施例中，根據方法1100之操作1102的設計準則將主動區域佈局圖案902、906及910之集合放置在對應單元邊界901a、901b及901c處，以抵消p型裝置之較強裝置強度。與其他方法相比較而言，藉由使用佈局設計900A至900C之特徵，選擇或調整至少主動區域佈局圖案902、906、910、912、916、920、922、926或930之集合的位置以更佳地平衡n型finFET及p型finFET裝置強度，從而導致比其他方法更佳的電路效能。
第9B圖為主動區域佈局圖案912、904、916、908及920之集合的佈局設計900B之示意圖。在一些實施例中，佈局設計900B係在執行了方法1100（第11圖）之操作1102之後的佈局設計。舉例而言，在一些實施例中，佈局設計900B繪示出當n型finFET裝置之強度大於p型finFET裝置之強度時方法1100之操作1102的設計準則。
在一些實施例中，佈局設計900B為第2A圖至第2B圖之佈局設計200或第9A圖之佈局設計900A的變體。舉例而言，在一些實施例中，當第一裝置類型為p型finFET且第二裝置類型為n型finFET時，佈局設計900B類似於佈局設計200，且藉由主動區域佈局圖案202、206及210之集合製造之p型finFET的數目小於藉由主動區域佈局圖案204及208之集合製造之n型finFET的數目，且因此省略類似的詳細描述。
與佈局設計900B相比較而言，用主動區域佈局圖案912、916、920之對應集合來替代佈局設計900A之主動區域佈局圖案902、906、910的集合，且因此省略類似的詳細描述。在一些實施例中，主動區域佈局圖案912、916、920之集合類似於主動區域佈局圖案902、906、910之對應集合，但主動區域佈局圖案912、916、920之集合對應於當第一裝置類型為p型finFET時的情況。
主動區域佈局圖案912之集合包括至少主動區域佈局圖案912a或912b。當第一裝置類型為p型finFET時，主動區域佈局圖案912a或912b類似於對應的主動區域佈局圖案202b或202a，且因此省略類似的詳細描述。在一些實施例中，主動區域佈局圖案912a或912b可用以製造具有n個鰭片之對應主動區域，其中n為整數。
主動區域佈局圖案916之集合包括至少主動區域佈局圖案916a或916b。當第一裝置類型為p型finFET時，主動區域佈局圖案916a或916b類似於對應的主動區域佈局圖案206a或206b，且因此省略類似的詳細描述。在一些實施例中，主動區域佈局圖案916a或916b可用以製造具有n個鰭片之對應主動區域，其中n為整數。
主動區域佈局圖案920之集合包括至少主動區域佈局圖案920a或920b。當第一裝置類型為p型finFET時，主動區域佈局圖案920a或920b類似於對應的主動區域佈局圖案210a或210b，且因此省略類似的詳細描述。在一些實施例中，主動區域佈局圖案920a或920b可用以製造具有n個鰭片之對應主動區域，其中n為整數。
在一些實施例中，倘若佈局設計900B中之n型finFET裝置的強度大於p型finFET裝置的強度，則至少主動區域佈局圖案904a,904b,…,904g或904j或至少主動區域佈局圖案908a,908b,…,908k可包括n型finFET（例如，第一裝置類型）或p型finFET（例如，第二裝置類型）。
在一些實施例中，根據方法1100之操作1102的設計準則將主動區域佈局圖案912、916及920之集合放置在對應單元邊界901a、901b及901c處，以抵消n型裝置之較強裝置強度。
第9C圖為主動區域佈局圖案922、904、926、908及930之集合的佈局設計900C之示意圖。在一些實施例中，佈局設計900C係在執行了方法1100（第11圖）之操作1102之後的佈局設計。舉例而言，在一些實施例中，佈局設計900C繪示出當n型finFET裝置之強度等於p型finFET裝置之強度時方法1100之操作1102的設計準則。
在一些實施例中，佈局設計900C為第2A圖至第2B圖之佈局設計200、第9A圖之佈局設計900A或第9B圖之佈局設計900B的變體。
舉例而言，在一些實施例中，當主動區域佈局圖案202b、206a及210a為n型finFET且主動區域佈局圖案202a、206b及210b為p型finFET時，佈局設計900C類似於佈局設計200，且藉由主動區域佈局圖案202、204、206、208及210之集合製造之p型finFET的數目等於藉由主動區域佈局圖案202、204、206、208及210之集合製造之n型finFET的數目，且因此省略類似的詳細描述。
佈局設計900C併入有佈局設計900A及900B中之每一者的態樣。與佈局設計900A至900B相比較而言，主動區域佈局圖案922、926、930之集合替代佈局設計900A之主動區域佈局圖案902、906、910的對應集合或佈局設計900B之主動區域佈局圖案912、916、920的對應集合，且因此省略類似的詳細描述。
主動區域佈局圖案922之集合包括至少主動區域佈局圖案922a或922b。主動區域佈局圖案922a類似於主動區域佈局圖案912a，且對應於具有n個鰭片之p型finFET，且因此省略類似的詳細描述。主動區域佈局圖案922b類似於主動區域佈局圖案902b，且對應於具有n個鰭片之n型finFET，且因此省略類似的詳細描述。在一些實施例中，主動區域佈局圖案922a或922b可用以製造具有n個鰭片之對應主動區域，其中n為整數。
主動區域佈局圖案926之集合包括至少主動區域佈局圖案926a或926b。主動區域佈局圖案926a類似於主動區域佈局圖案906a，且對應於具有n個鰭片之n型finFET，且因此省略類似的詳細描述。主動區域佈局圖案926b類似於主動區域佈局圖案916b，且對應於具有n個鰭片之p型finFET，且因此省略類似的詳細描述。在一些實施例中，主動區域佈局圖案926a或926b可用以製造具有n個鰭片之對應主動區域，其中n為整數。
主動區域佈局圖案930之集合包括至少主動區域佈局圖案930a或930b。主動區域佈局圖案930a類似於主動區域佈局圖案910a，且對應於具有n個鰭片之n型finFET，且因此省略類似的詳細描述。主動區域佈局圖案930b類似於主動區域佈局圖案920b，且對應於具有n個鰭片之p型finFET，且因此省略類似的詳細描述。在一些實施例中，主動區域佈局圖案930a或930b可用以製造具有n個鰭片之對應主動區域，其中n為整數。
在一些實施例中，倘若佈局設計900C中之n型finFET裝置的強度等於p型finFET裝置的強度，則至少主動區域佈局圖案904a,904b,…,904g或904j或至少主動區域佈局圖案908a,908b,…,908k可包括n型finFET（例如，第一裝置類型）或p型finFET（例如，第二裝置類型）。
在一些實施例中，根據方法1100之操作1102的設計準則將主動區域佈局圖案922、926及930之集合放置在對應單元邊界901a、901b及901c處，以平衡n型裝置及p型裝置之裝置強度。
第10A圖至第10E圖為根據一些實施例之積體電路的佈局設計1000A至1000E之示意圖。在一些實施例中，佈局設計1000A至1000E係在執行了第11圖之方法1100的一或更多個操作之後的對應佈局設計。
第10A圖為主動區域佈局圖案1002的集合及導電特徵佈局圖案1020之佈局設計1000A的示意圖。
主動區域佈局圖案1002之集合包括至少主動區域佈局圖案1002a或1002b。主動區域佈局圖案1002a或1002b類似於對應的主動區域佈局圖案206a或206b，且因此省略類似的詳細描述。在一些實施例中，主動區域佈局圖案1002a或1002b可用以製造具有n個鰭片之主動區域，其中n為整數。
導電特徵佈局圖案1020類似於導電特徵佈局圖案220c，且因此省略類似的詳細描述。距離d10及d11類似於對應距離d3及d4，且因此省略類似的詳細描述。
導電特徵佈局圖案1020在主動區域佈局圖案1002a與主動區域佈局圖案1002b之間。
在一些實施例中，佈局設計1000A係在執行了方法1100（第11圖）之操作1106之後的佈局設計。舉例而言，在一些實施例中，佈局設計1000A繪示出將導電特徵佈局圖案1020放置在具有n個鰭片之主動區域佈局圖案（例如，主動區域佈局圖案1002a及1002b）之間以滿足操作1106之設計準則。舉例而言，在一些實施例中，佈局設計1000A繪示出將導電特徵佈局圖案1020放置在主動區域佈局圖案1002的集合之間以滿足操作1106之設計準則。
第10B圖為主動區域1004的集合及導電特徵佈局圖案1022之佈局設計1000B的示意圖。
主動區域佈局圖案1004之集合包括至少主動區域佈局圖案1004a或1004b。主動區域佈局圖案1004a或1004b類似於對應的主動區域佈局圖案508a或508b或對應的主動區域佈局圖案706a或706b，且因此省略類似的詳細描述。在一些實施例中，主動區域佈局圖案1004a可用以製造具有n個鰭片之主動區域，且主動區域佈局圖案1004b可用以製造具有m個鰭片之主動區域，其中n及m為整數。
導電特徵佈局圖案1022類似於第5A圖至第5B圖中之導電特徵佈局圖案220d或第7A圖至第7B圖中之導電特徵佈局圖案220c，且因此省略類似的詳細描述。距離d10及d11類似於第5A圖至第5B圖中之對應距離d5及d6或第7A圖至第7B圖中之距離d3及d4，且因此省略類似的詳細描述。
導電特徵佈局圖案1022在主動區域佈局圖案1004a與主動區域佈局圖案1004b之間。
在一些實施例中，佈局設計1000B係在執行了方法1100（第11圖）之操作1106之後的佈局設計。舉例而言，在一些實施例中，佈局設計1000B繪示出將導電特徵佈局圖案1022放置在具有n個鰭片之主動區域佈局圖案（例如，主動區域佈局圖案1004a）與具有m個鰭片之主動區域佈局圖案（例如，主動區域佈局圖案1004b）之間以滿足操作1106之設計準則。舉例而言，在一些實施例中，佈局設計1000B繪示出將導電特徵佈局圖案1022放置在主動區域佈局圖案1004的集合之間以滿足操作1106之設計準則。
第10C圖為主動區域1006的集合及導電特徵佈局圖案1024之佈局設計1000C的示意圖。
主動區域佈局圖案1006之集合包括至少主動區域佈局圖案1006a或1006b。主動區域佈局圖案1006a或1006b類似於對應的主動區域佈局圖案506a或506b或對應的主動區域佈局圖案704a或704b，且因此省略類似的詳細描述。在一些實施例中，主動區域佈局圖案1006a可用以製造具有m個鰭片之主動區域，且主動區域佈局圖案1006b可用以製造具有n個鰭片之主動區域，其中n及m為整數。
導電特徵佈局圖案1024類似於第5A圖至第5B圖中之導電特徵佈局圖案520c或第7A圖至第7B圖中之導電特徵佈局圖案220b，且因此省略類似的詳細描述。距離d10及d11類似於第5A圖至第5B圖中之對應距離d3及d4或第7A圖至第7B圖中之距離d1及d2，且因此省略類似的詳細描述。
導電特徵佈局圖案1024在主動區域佈局圖案1006a與主動區域佈局圖案1006b之間。
在一些實施例中，佈局設計1000C係在執行了方法1100（第11圖）之操作1106之後的佈局設計。舉例而言，在一些實施例中，佈局設計1000C繪示出將導電特徵佈局圖案1024放置在具有m個鰭片之主動區域佈局圖案（例如，主動區域佈局圖案1006a）與具有n個鰭片之主動區域佈局圖案（例如，主動區域佈局圖案1006b）之間以滿足操作1106之設計準則。舉例而言，在一些實施例中，佈局設計1000C繪示出將導電特徵佈局圖案1024放置在主動區域佈局圖案1006的集合之間以滿足操作1106之設計準則。
第10D圖為主動區域1008的集合及導電特徵佈局圖案1026之佈局設計1000D的示意圖。
主動區域佈局圖案1008之集合包括至少主動區域佈局圖案1008a或1008b。主動區域佈局圖案1008a或1008b類似於對應的主動區域佈局圖案204a或204b，且因此省略類似的詳細描述。在一些實施例中，主動區域佈局圖案1008a或1008b可用以製造具有m個鰭片之主動區域，其中m為整數。在一些實施例中，主動區域佈局圖案1008之集合類似於本揭示案中具有m個鰭片之主動區域佈局圖案的其他集合，且因此省略類似的詳細描述。
導電特徵佈局圖案1026類似於導電特徵佈局圖案220b，且因此省略類似的詳細描述。距離d10及d11類似於對應距離d1及d42，且因此省略類似的詳細描述。
導電特徵佈局圖案1026在主動區域佈局圖案1008a與主動區域佈局圖案1008b之間。
在一些實施例中，佈局設計1000D係在執行了方法1100（第11圖）之操作1106之後的佈局設計。舉例而言，在一些實施例中，佈局設計1000D繪示出將導電特徵佈局圖案1026放置在具有m個鰭片之主動區域佈局圖案（例如，主動區域佈局圖案1008a及1008b）之間以滿足操作1106之設計準則。舉例而言，在一些實施例中，佈局設計1000D繪示出將導電特徵佈局圖案1026放置在主動區域佈局圖案1008的集合之間以滿足操作1106之設計準則。
在一些實施例中，藉由將導電特徵佈局圖案1020、1022、1024或1026放置在主動區域佈局圖案1002、1004、1006或1008之對應集合之間，距離d10及d11之間的差減小，藉此導致對應電流I1、I2、I3或I4行進至主動區域佈局圖案1002、1004、1006或1008的對應集合之距離減小，從而導致主動區域佈局圖案1002、1004、1006或1008的對應集合及對應的導電特徵佈局圖案1020、1022、1024或1026之更平衡的IR曲線，藉此產生比具有不平衡IR曲線或下降之其他方法更佳的效能。
第10E圖為在執行了方法1100（第11圖）之操作1108之後的佈局設計1000E的示意圖。
佈局設計1000E包括網格線1048、1050、1052及1054之集合、主動區域1010之集合、導電特徵佈局圖案1028之集合，及導電特徵佈局圖案1040、1042及1044之集合。
主動區域佈局圖案1010之集合包括至少主動區域佈局圖案1010a、1010b、1010c或1010d。主動區域佈局圖案1010a、1010b、1010c或1010d類似於對應的主動區域佈局圖案204a、204b、206a或206b，且因此省略類似的詳細描述。在一些實施例中，主動區域佈局圖案1010a、1010b、1010c或1010d中之每一者可用以製造具有n或m個鰭片之主動區域，其中n及m為不同整數。
導電特徵佈局圖案1028之集合包括至少導電特徵佈局圖案1028a或1028b。導電特徵佈局圖案1028a或1028b類似於對應的導電特徵佈局圖案220b或220c，且因此省略類似的詳細描述。導電特徵佈局圖案1028之集合中的每一導電特徵佈局圖案在第二方向Y上具有對應寬度W3。在一些實施例中，寬度W3與寬度W1不同。在一些實施例中，寬度W3等於2*W1。
導電特徵佈局圖案1040之集合包括至少導電特徵佈局圖案1040a或1040b。導電特徵佈局圖案1040a或1040b類似於對應的導電特徵佈局圖案230b或230c，且因此省略類似的詳細描述。
導電特徵佈局圖案1042之集合包括至少導電特徵佈局圖案1042a、1042b、1042c、1042d、1042e或1042f。導電特徵佈局圖案1042a、1042b、1042c、1042d、1042e或1042f類似於對應的導電特徵佈局圖案230d、230e、230f、232a、232b或232c，且因此省略類似的詳細描述。
導電特徵佈局圖案1044之集合包括至少導電特徵佈局圖案1044a或1044b。導電特徵佈局圖案1044a或1044b類似於對應的導電特徵佈局圖案232d或232e，且因此省略類似的詳細描述。
網格線1048、1050、1052及1054之集合中的每一者在第一方向X上延伸。
網格線1048之集合包括至少網格線1048a或1048b。網格線1048a及1048b在第二方向Y上藉由間距（未標記）彼此分離。在一些實施例中，每一網格線1048a或1048b定義在其中定位有對應導電特徵佈局圖案1028a或1028b之區域。
網格線1050之集合包括至少網格線1050a或1050b。網格線1050a及1050b在第二方向Y上藉由間距P1彼此分離。在一些實施例中，每一網格線1050a或1050b定義在其中定位有對應導電特徵佈局圖案1040a或1040b之區域。
網格線1052之集合包括至少網格線1052a、1052b、1052c、1052d、1052e或1052f。每一網格線1052a、1052b、1052c、1052d、1052e或1052f在第二方向Y上藉由間距P1與相鄰網格線1052a、1052b、1052c、1052d、1052e或1052f分離。在一些實施例中，每一網格線1052a、1052b、1052c、1052d、1052e或1052f定義在其中定位有對應導電特徵佈局圖案1042a、1042b、1042c、1042d、1042e或1042f之區域。
網格線1054之集合包括至少網格線1054a或1054b。網格線1054a及1054b在第二方向Y上藉由間距P1彼此分離。在一些實施例中，每一網格線1054a或1054b定義對應導電特徵佈局圖案1044a或1044b所在之區域。
在一些實施例中，網格線1048a在第二方向Y上藉由距離D3與網格線1050b及1052a中之每一者分離。在一些實施例中，網格線1048b在第二方向Y上藉由距離D3與網格線1052f及1054a中之每一者分離。在一些實施例中，網格線1048、1050、1052或1054中之每一者亦稱作佈線M0軌道之對應集合。在一些實施例中，間距P1等於距離D3。在一些實施例中，間距P1與距離D3不同。
在一些實施例中，佈局設計1000E係在執行了方法1100（第11圖）之操作1108之後的佈局設計。舉例而言，在一些實施例中，佈局設計1000E繪示出導電特徵佈局圖案1040、1042及1044之集合的放置以滿足操作1108之設計準則。舉例而言，在一些實施例中，佈局設計1000E繪示出導電特徵佈局圖案1042之集合中的每一導電特徵佈局圖案之放置均勻地分佈在導電特徵佈局圖案1028之集合之間以便滿足操作1108之設計準則。類似地，例如，在一些實施例中，佈局設計1000E繪示出導電特徵佈局圖案1040或1044之集合的放置均勻地分佈在導電特徵佈局圖案1028之集合中的導電特徵佈局圖案與導電特徵佈局圖案之另一集合（未示出）中的導電特徵佈局圖案之間以便滿足操作1108之設計準則。
第11圖為根據一些實施例之積體電路設計及製造流程1100的至少一部分之功能流程圖。
應理解，可在第11圖中所描繪之方法1100之前、期間及/或之後執行額外操作，且本文中可能僅簡要地描述一些其他製程。在一些實施例中，方法1100可用以至少產生或放置積體電路（諸如，積體電路300（第3A圖至第3B圖）、600（第6A圖至第6B圖）、800（第8A圖至第8B圖）或1200A（第12A圖））之佈局設計100（第1圖）、200（第2A圖至第2B圖）、500（第5A圖至第5B圖）、700（第7A圖至第7B圖）、900A至900C（第9A圖至第9C圖）、1000A至1000E（第10A圖至第10E圖）或1200B（第12B圖）中之一或更多個佈局圖案。在一些實施例中，方法1100可用以製造積體電路，諸如，積體電路300（第3A圖至第3B圖）、積體電路600（第6A圖至第6B圖）、積體電路800（第8A圖至第8B圖）或積體電路1200A（第12A圖）。
在方法1100之操作1102中，在佈局設計之第一層上產生或放置主動區域佈局圖案之集合。在一些實施例中，方法1100之佈局設計包括至少佈局設計100、102a、102b、104a、104b、200、500、700、900A至900C、1000A至1000E或1200B。在一些實施例中，方法1100之第一層對應於OD層。在一些實施例中，方法1100之第一層對應於本說明書中所描述之第一層。
在一些實施例中，方法1100之主動區域佈局圖案的集合包括至少主動區域佈局圖案202、204、206、208、210、504、506、508、704、706、902、904、906、908、910、912、916、920、922、926、930、1002、1004、1006、1008或1010之集合中的至少一或更多個佈局圖案。
在一些實施例中，方法1100之主動區域佈局圖案的集合對應於製造積體電路之主動區域的集合。在一些實施例中，方法1100之主動區域的集合包括主動區域302、304、306、308、310、402、412、604、606、608、804或806之集合中的至少一或更多個區域。
在一些實施例中，操作1102包括根據準則或設計規則之第一集合產生或放置主動區域佈局圖案之集合。
關於第9A圖至第9C圖描述了操作1102之設計準則的第一集合，但其適用於本揭示案之佈局設計中的每一者。
在一些實施例中，方法1100之設計準則的第一集合包括放置第一裝置類型及第二裝置類型之主動區域佈局圖案的集合，藉此減小n型finFET與p型finFET之間的裝置強度匹配不良。
在一些實施例中，操作1102之設計準則的第一集合包括將第一裝置類型之主動區域佈局圖案的集合放置在單元邊界901a、901b及901c處以抵消第二裝置類型之較強裝置強度。舉例而言，在一些實施例中，若第一裝置類型為n型finFET且第二裝置類型為p型finFET，且佈局設計中之n型finFET的裝置強度小於p型finFET的裝置強度，則操作1102之設計準則包括將n型finFET之主動區域佈局圖案902、906及908的集合放置在對應的單元邊界901a、901b及901c處。
舉例而言，在一些實施例中，若第一裝置類型為p型finFET且第二裝置類型為n型finFET，且佈局設計中之p型finFET的裝置強度小於n型finFET的裝置強度，則操作1102之設計準則包括將p型finFET之主動區域佈局圖案912、916及918的集合放置在對應的單元邊界901a、901b及901c處。
在一些實施例中，操作1102之設計準則的第一集合包括將第一裝置類型及第二裝置類型之主動區域佈局圖案的集合放置在單元邊界901a、901b及901c處以平衡第一裝置類型及第二裝置類型之裝置強度。舉例而言，在一些實施例中，若第一裝置類型為n型finFET且第二裝置類型為p型finFET，且佈局設計中之n型finFET的裝置強度等於p型finFET的裝置強度，則操作1102之設計準則包括在對應的單元邊界901a、901b及901c處放置主動區域佈局圖案922b、926a及930a之n型finFET並放置主動區域佈局圖案922a、926a及930b之p型finFET。
在一些實施例中，若在第一裝置類型之主動區域佈局圖案904及908的集合中之主動區域佈局圖案的數目大於在第二裝置類型之主動區域佈局圖案902、906及910的集合中之主動區域佈局圖案的數目，則操作1102之設計準則的第一集合包括將主動區域佈局圖案902、904及906之集合中的每一者放置在對應的單元邊界901a、901b或901c處。
在一些實施例中，若在第一裝置類型之主動區域佈局圖案904及908的集合中之主動區域佈局圖案中之鰭片的數目大於在第二裝置類型之主動區域佈局圖案902、906及910的集合中之主動區域佈局圖案中之鰭片的數目，則將主動區域佈局圖案902、906及910之集合中的每一者放置在對應的單元邊界901a、901b或901c處。
在方法1100之操作1104處，在佈局設計上產生或放置網格線之集合。在一些實施例中，方法1100之網格線之集合包括至少網格線1048、1050、1052或1054之集合中的至少一或更多個網格線。在一些實施例中，包括來自方法1100之網格線的網格線集合之一或更多個元素對應於包括網格線之集合的另外集合及/或子集。
在方法1100之操作1106中，在佈局設計之第二層上的佈局設計上產生或放置導電特徵佈局圖案之第一集合。在一些實施例中，第二層與第一層不同。在一些實施例中，方法1100之第二層對應於M0層。在一些實施例中，方法1100之第二層對應於本說明書中所描述之第二層。
在一些實施例中，方法1100之導電特徵佈局圖案的第一集合包括至少導電特徵佈局圖案220、520、1020、1022、1024、1026或1028之集合中的至少一或更多個佈局圖案。在一些實施例中，包括來自方法1100之導電特徵佈局圖案的第一集合之一或更多個元素對應於包括導電特徵佈局圖案的第一集合之另外集合及/或子集。
在一些實施例中，方法1100之導電特徵佈局圖案的第一集合對應於製造積體電路之導電結構的第一集合。在一些實施例中，方法1100之導電結構的第一集合包括導電結構320或620之集合中的至少一或更多個導電結構。在一些實施例中，方法1100之導電特徵佈局圖案的第一集合亦稱作電力導軌佈局圖案之集合。
在一些實施例中，操作1106包括根據準則或設計規則之第二集合產生或放置導電特徵佈局圖案之第一集合。
關於第10A圖至第10D圖描述了操作1106之設計準則的第二集合，但其適用於本揭示案之佈局設計中的每一者。
在一些實施例中，方法1100之設計準則的第二集合包括將導電特徵佈局圖案1020、1022、1024或1026放置在主動區域佈局圖案1002、1004、1006或1008的集合之間以減小距離d10及d11之間的差，藉此導致對應電流I1、I2、I3或I4行進至主動區域佈局圖案1002、1004、1006或1008的對應集合之距離減小，此導致主動區域佈局圖案1002、1004、1006或1008的對應集合及對應的導電特徵佈局圖案1020、1022、1024或1026之更平衡的IR曲線，藉此產生比具有不平衡IR曲線或下降之其他方法更佳的效能。
在方法1100之操作1108中，在第二層上的佈局設計上產生或放置導電特徵佈局圖案之第二集合。
在一些實施例中，方法1100之導電特徵佈局圖案的第二集合包括至少導電特徵佈局圖案230、232、1040、1042或1044之集合中的至少一或更多個佈局圖案。在一些實施例中，包括來自方法1100之導電特徵佈局圖案的第二集合之一或更多個元素對應於包括導電特徵佈局圖案的第二集合之另外集合及/或子集。
在一些實施例中，方法1100之導電特徵佈局圖案的第二集合對應於製造積體電路之導電結構的第二集合。在一些實施例中，方法1100之導電結構的第二集合包括導電結構330或332之集合中的至少一或更多個導電結構。在一些實施例中，方法1100之導電特徵佈局圖案的第二集合亦稱作引腳佈局圖案之集合。
在一些實施例中，操作1108包括根據準則或設計規則之第三集合產生或放置導電特徵佈局圖案之第二集合。
關於第10E圖描述了操作1108之設計準則的第三集合，但其適用於本揭示案之佈局設計中的每一者。在一些實施例中，方法1100之設計準則的第三集合包括將導電特徵佈局圖案1042的集合均勻地放置在導電特徵佈局圖案1028的集合之間。在一些實施例中，方法1100之設計準則的第三集合包括將導電特徵佈局圖案1040或1044之集合均勻地放置在導電特徵佈局圖案1028之集合中的導電特徵佈局圖案與導電特徵佈局圖案之另一集合（未示出）中的導電特徵佈局圖案之間。
在方法1100之操作1110中，根據佈局設計來製造積體電路。在一些實施例中，方法1100之積體電路係藉由系統1300或IC製造系統1400製造的。在一些實施例中，方法1100之操作1110包括基於佈局設計製造至少一個遮罩，及基於此至少一個遮罩製造積體電路。
在一些實施例中，執行方法1100之操作中的一或更多者以在方法1100之佈局設計上產生或放置第一佈局圖案，且接著重複方法1100之操作中的一或更多者以在方法1100之設計上產生或放置額外的佈局圖案。在一些實施例中，執行方法1100之操作中的一或更多者以在方法1100之佈局設計上產生或放置第一佈局設計，且接著重複方法1100之操作中的一或更多者以在方法1100之設計上產生或放置額外的佈局設計。
在一些實施例中，藉由EDA工具（諸如，第13圖之系統1300）來執行方法1100之至少一或更多個操作。在一些實施例中，全部或部分地藉由至少一個EDA系統（包括系統1300）來執行至少一個（若干）方法（諸如，上述方法1100）。在一些實施例中，EDA系統可用作第14圖之IC製造系統1400之設計室的一部分。
在一些實施例中，不執行方法1100之操作（例如，1102至1110）中的一或更多者。藉由處理裝置來執行方法1100之操作中的一或更多者，此處理裝置用以執行用於製造方法1100的積體電路之指令。在一些實施例中，使用與在方法1100之不同的一或更多個操作中所使用之處理裝置相同的處理裝置來執行方法1100之一或更多個操作。在一些實施例中，使用與用以執行方法1100之不同的一或更多個操作之處理裝置不同的處理裝置來執行方法1100之一或更多個操作。
第12A圖為根據一些實施例之積體電路1200的電路圖。在一些實施例中，積體電路1200為或非閘電路。為了說明而使用或非閘電路，其他類型之電路（包括用於或非閘電路之其他配置）在本揭示案之範疇內。
積體電路1200包括P型金屬氧化物半導體(PMOS)電晶體MP1及MP2，及N型金屬氧化物半導體(NMOS)電晶體MN1及MN2。
PMOS電晶體MP1之閘極端及NMOS電晶體MN1之閘極端中的每一者被用作輸入節點（未標記）且耦接在一起。PMOS電晶體MP2之閘極端及NMOS電晶體MN2之閘極端中的每一者被用作另一輸入節點（未標記）且耦接在一起。
PMOS電晶體MP1之源極端耦接至電壓供應VDD。PMOS電晶體MP1之汲極端耦接至PMOS電晶體MP2之源極端。PMOS電晶體MP2之汲極端、NMOS電晶體MN1之汲極端及NMOS電晶體MN2之汲極端中的每一者耦接在一起。NMOS電晶體MN1之源極端及NMOS電晶體MN2之源極端各自耦接至參考電壓供應VSS。
其他電路、其他電晶體類型及/或電晶體數量在各種實施例之範疇內。
第12B圖為根據一些實施例之積體電路1200的電路圖。
佈局設計1200B為積體電路1200A之佈局圖。佈局設計1200B可用以製造積體電路1200A。
佈局設計1200B為第1圖的佈局設計102a及104a或第1圖的佈局設計102b及104b之實施例。在一些實施例中，佈局設計1200B為至少佈局設計200、500、700、900A至900C或1000A至1000E之實施例。
佈局設計1200B包括來自第2A圖至第2B圖之主動區域佈局圖案202a、202b、204a及204b，以及來自第2A圖至第2B圖之導電特徵佈局圖案220a、220b、220c、220d。
主動區域佈局圖案202a及202b之第一列對應於NMOS電晶體MN1，主動區域佈局圖案202a及202b之第二列對應於NMOS電晶體MN2，主動區域佈局圖案204a及204b之第一列對應於PMOS電晶體MP1，且主動區域佈局圖案204a及204b之第二列對應於PMOS電晶體MP2。
在第12B圖中，NMOS電晶體MN1及MN2以及PMOS電晶體MP1及MP2分組在一起作為裝置A1。類似地，類似於裝置A1之其他NMOS電晶體及PMOS電晶體分組在一起作為裝置A2至A8，且因此省略類似的詳細描述。
第13圖為根據一些實施例之用於設計IC佈局設計並製造IC電路的系統1300之示意圖。在一些實施例中，系統1300產生或放置本文所述之一或更多個IC佈局設計。系統1300包括硬體處理器1302及非暫時性電腦可讀儲存媒體1304（例如，記憶體1304），此電腦可讀儲存媒體1304編碼有（亦即，儲存）電腦程式碼1306（亦即，一組可執行指令1306）。電腦可讀儲存媒體1304用於與用於產生積體電路之製造機器介面連接。處理器1302經由匯流排1308電耦接至電腦可讀儲存媒體1304。處理器1302亦經由匯流排1308電耦接至輸入/輸出(I/O)介面1310。網路介面1312亦經由匯流排1308電連接至處理器1302。網路介面1312連接至網路1314，使得處理器1302及電腦可讀儲存媒體1304能夠經由網路1314連接至外部裝置。處理器1302用以執行編碼於電腦可讀儲存媒體1304中之電腦程式碼1306，以便使系統1300可用於執行如方法1100中所述之操作的一部分或全部。
在一些實施例中，處理器1302為中央處理單元(CPU)、多處理器、分散式處理系統、特殊應用積體電路(ASIC)及/或適當的處理單元。
在一些實施例中，電腦可讀儲存媒體1304為電子的、磁性的、光學的、電磁的、紅外線的及/或半導體的系統（或裝置或設備）。舉例而言，電腦可讀儲存媒體1304包括半導體或固態之記憶體、磁帶、可移除電腦磁碟、隨機存取記憶體(RAM)、唯讀記憶體(ROM)、剛性磁碟及/或光碟。在使用光碟之一些實施例中，電腦可讀儲存媒體1304包括壓縮光碟唯讀記憶體(CD-ROM)、壓縮光碟-讀取/寫入(CD-R/W)及/或數位視訊光碟(DVD)。
在一些實施例中，儲存媒體1304儲存電腦程式碼1306，此電腦程式碼1306使系統1300執行方法1100。在一些實施例中，儲存媒體1304亦儲存用於執行方法1100所需之資訊以及在執行方法1100期間所產生之資訊（諸如，佈局設計1316、使用者介面1318及製造單元1320），及/或用以執行方法1100的操作之一組可執行指令。在一些實施例中，佈局設計1316包括佈局設計100、200、500、700、900A至900C、1000A至1000E或1200B之一或更多個佈局圖案。
在一些實施例中，儲存媒體1304儲存用於與製造機器介面連接之指令（例如，電腦程式碼1306）。此些指令（例如，電腦程式碼1306）使得處理器1302能夠產生可由製造機器讀取之製造指令，以在製造製程期間有效地實施方法1100。
系統1300包括I/O介面1310。I/O介面1310耦接至外部電路系統。在一些實施例中，I/O介面1310包括鍵盤、小鍵盤、滑鼠、軌跡球、觸控板及/或游標方向鍵，以用於將資訊及命令傳達至處理器1302。
系統1300亦包括耦接至處理器1302之網路介面1312。網路介面1312允許系統1300與連接了一或更多個其他電腦系統之網路1314通訊。網路介面1312包括無線網路介面，諸如，藍牙、WIFI、WIMAX、GPRS或WCDMA；或有線網路介面，諸如，乙太網路、USB或IEEE-1394。在一些實施例中，在兩個或更多個系統1300中實施方法1100，且由網路1314在不同系統1300之間交換諸如佈局設計及使用者介面之資訊。
系統1300用以經由I/O介面1310或網路介面1312接收與佈局設計有關之資訊。藉由匯流排1308將資訊傳送至處理器1302，以確定用於產生積體電路300、400A至400B、600、800或1200A之佈局設計。此佈局設計接著作為佈局設計1316被儲存在電腦可讀媒體1304中。系統1300用以經由I/O介面1310或網路介面1312接收與使用者介面有關之資訊。此資訊作為使用者介面1318被儲存在電腦可讀媒體1304中。系統1300用以經由I/O介面1310或網路介面1312接收與製造單元有關之資訊。此資訊作為製造單元1320被儲存在電腦可讀媒體1304中。在一些實施例中，製造單元1320包括系統1300所利用之製造資訊。在一些實施例中，製造單元1320對應於第14圖之遮罩製造1434。
在一些實施例中，將方法1100實施為用於由處理器執行之獨立軟體應用程式。在一些實施例中，將方法1100實施為係額外軟體應用程式的一部分之軟體應用程式。在一些實施例中，將方法1100實施為軟體應用程式之插件。在一些實施例中，將方法1100實施為係EDA工具的一部分之軟體應用程式。在一些實施例中，將方法1100實施為由EDA工具使用之軟體應用程式。在一些實施例中，使用EDA工具產生積體電路裝置之佈局。在一些實施例中，將佈局儲存在非暫時性的電腦可讀媒體上。在一些實施例中，使用諸如可購自CADENCE設計系統有限公司之VIRTUOSO® 的工具或另一適當佈局產生工具來產生佈局。在一些實施例中，基於網路連線表產生佈局，此網路連線表係基於示意性設計產生的。在一些實施例中，藉由製造設備來實施方法1100，以使用基於由系統1300產生之一或更多個佈局設計所製造的一組遮罩來製造積體電路。在一些實施例中，系統1300為製造設備，其用以使用基於本揭示案之一或更多個佈局設計製造的一組遮罩來製造積體電路。在一些實施例中，第13圖的系統1300產生比其他方法更小之積體電路的佈局設計。在一些實施例中，第13圖的系統1300產生佔用更少面積之積體電路結構的佈局設計，並提供比其他方法更佳的佈線資源。
第14圖為根據本揭示案之至少一個實施例的積體電路(IC)製造系統1400之方塊圖以及與其相關聯之IC製造流程。在一些實施例中，基於佈局圖，使用製造系統1400製造(A)一或更多個半導體遮罩或(B)半導體積體電路之層中的至少一個部件中的至少一者。
在第14圖中，IC製造系統1400（後文中為「系統1400」）包括在與製造IC裝置1460有關的設計、開發及製造循環及/或服務中彼此交互的實體，諸如，設計室1420、遮罩室1430及IC製造商/製造者（「晶圓廠」）1440。系統1400中之實體藉由通訊網路進行連接。在一些實施例中，通信網路為單個網路。在一些實施例中，通訊網路為多種不同網路，諸如，內部網路及網際網路。通訊網路包括有線的及/或無線的通訊通道。每一實體與其他實體中之一或更多者交互，並向其他實體中之一或更多者提供服務及/或自其他實體中之一或更多者接收服務。在一些實施例中，設計室1420、遮罩室1430及IC晶圓廠1440中之一或更多者由單個較大的公司擁有。在一些實施例中，設計室1420、遮罩室1430及IC晶圓廠1440中之一或更多者在共同設施中共存且使用共同資源。
設計室（或設計團隊）1420產生IC設計佈局1422。IC設計佈局1422包括為IC裝置1460設計之各種幾何形狀圖案。幾何形狀圖案對應於構成待製造之IC裝置1460之各種部件的金屬、氧化物或半導體層之圖案。各種層組合以形成各種IC特徵。舉例而言，IC設計佈局1422的一部分包括待形成在半導體基板（諸如，矽晶圓）中之各種IC特徵，諸如，主動區域、閘電極、源電極與汲電極、層間互連之金屬接線或通孔，以及用於接合襯墊之開口；以及安置在半導體基板上之各種材料層。設計室1420實施適當設計程序以形成IC設計佈局1422。此設計程序包括邏輯設計、物理設計或放置與佈線中之一或更多者。IC設計佈局1422呈現在具有幾何形狀圖案的資訊之一或更多個資料檔案中。舉例而言，IC設計佈局1422可以GDSII檔案格式或DFII檔案格式來表述。
遮罩室1430包括資料準備1432及遮罩製造1434。遮罩室1430使用IC設計佈局1422來製造一或更多個遮罩1445，以用於根據IC設計佈局1422來製造IC裝置1460之各種層。遮罩室1430執行遮罩資料準備1432，其中IC設計佈局1422被轉譯為代表性資料檔案（「RDF」）。遮罩資料準備1432將RDF提供給遮罩製造1434。遮罩製造1434包括遮罩寫入機。遮罩寫入機將RDF轉換為基板（諸如，遮罩（主光罩）1445或半導體晶圓1442）上的影像。遮罩资料準備1432操縱設計佈局1422以符合遮罩寫入機之特定特性及/或IC晶圓廠1440之要求。在第14圖中，將遮罩資料準備1432及遮罩製造1434繪示為單獨裝置。在一些實施例中，可將遮罩資料準備1432及遮罩製造1434統稱為遮罩資料準備。
在一些實施例中，遮罩資料準備1432包括光學鄰近校正(OPC)，其使用微影增強技術來補償影像誤差，諸如，可能由繞射、干涉、其他製程效應及其類似者所引起的影像誤差。OPC調整IC設計佈局1422。在一些實施例中，遮罩資料準備1432包括其他解析度增強技術(RET)，諸如，離軸照射、次解析度輔助特徵、相轉移遮罩、其他適當技術，及其類似者或其組合。在一些實施例中，亦使用反向微影技術(ILT)，其將OPC視為反向成像問題。
在一些實施例中，遮罩資料準備1432包括遮罩規則檢查器(MRC)，其藉由一組遮罩建立規則來檢查已經歷OPC中之處理的IC設計佈局，此些遮罩建立規則含有某些幾何形狀及/或連接性限制，以確保足夠的容限，以考慮到半導體製造製程中的易變性，及其類似者。在一些實施例中，MRC修改IC設計佈局，以補償遮罩製造1434期間之限制，此可撤銷OPC所執行之修改的一部分以便符合遮罩建立規則。
在一些實施例中，遮罩資料準備1432包括微影製程檢查(LPC)，其模擬將由IC晶圓廠1440實施以製造IC裝置1460的處理。LPC基於IC設計佈局1422來模擬此處理，以建立模擬製造的裝置，諸如，IC裝置1460。LPC模擬中之處理參數可包括與IC製造循環之各種製程相關聯的參數、與用於製造IC之工具相關聯的參數及/或製造製程之其他態樣。LPC考慮到了各種因素，諸如，空間影像對比度、焦深（「DOF」）、遮罩誤差增強因素（「MEEF」）、其他適當因素，及其類似者或其組合。在一些實施例中，在LPC已建立了模擬製造裝置之後，若模擬裝置之形狀不夠接近以致不滿足設計規則，則重複OPC及/或MRC以進一步改進IC設計佈局1422。
應理解，出於清楚目的，已簡化了遮罩資料準備1432之以上描述。在一些實施例中，資料準備1432包括諸如邏輯運算(LOP)之額外特徵，以根據製造規則來修改IC設計佈局。另外，可以多種不同次序來執行在資料準備1432期間應用於IC設計佈局1422之製程。
在遮罩資料準備1432之后且在遮罩製造1434期间，基於經修改的IC設計佈局1422來製造遮罩1445或遮罩1445之群組。在一些實施例中，遮罩製造1434包括基於IC設計1422來執行一或更多次微影曝光。在一些實施例中，使用電子束(e-beam)或多個電子束之機制基於經修改的IC設計佈局1422在遮罩（光罩或主光罩）1445上形成圖案。可以各種技術形成遮罩1445。在一些實施例中，使用二元技術形成遮罩1445。在一些實施例中，遮罩圖案包括不透明區域及透明區域。用以曝光已塗佈在晶圓上之影像敏感材料層（例如，光阻劑）的輻射束（諸如，紫外線(UV)光束）被不透明區域阻擋並透射經過透明區域。在一個實例中，遮罩1445之二元版本包括透明基板（例如，熔融石英）及塗佈在二元遮罩之不透明區域中的不透明材料（例如，鉻）。在另一實例中，使用相轉移技術形成遮罩1445。在遮罩1445之相轉移遮罩(PSM)版本中，形成在遮罩上之圖案中的各種特徵用以具有合適的相位差，以便增強解析度及成像品質。在各種實例中，相轉移遮罩可為衰減PSM或交替PSM。藉由遮罩製造1434產生之（若干）遮罩用於多種製程中。舉例而言，此（此些）遮罩用於離子佈植製程中以在半導體晶圓中形成各種摻雜區域，用於蝕刻製程中以在半導體晶圓中形成各種蝕刻區域，及/或用在其他適當製程中。
IC晶圓廠1440為IC製造實體，其包括用於製造多種不同IC產品之一或更多個製造設施。在一些實施例中，IC晶圓廠1440為半導體代工廠。舉例而言，可能存在用於複數個IC產品之前端製造（前工序(FEOL)製造）的製造設施，而第二製造設施可提供用於IC產品之互連及封裝的後端製造（後工序(BEOL)製造），且第三製造設施可為代工廠實體提供其他服務。
IC晶圓廠1440包括晶圓製造工具1452（後文中為「製造工具1452」），此晶圓製造工具1452用以對半導體晶圓1442執行各種製造操作，以使得根據（若干）遮罩（例如，遮罩1445）來製造IC裝置1460。在各種實施例中，製造工具1452包括晶圓步進器、離子佈植機、光阻劑塗佈機、處理腔室（例如，CVD腔室或LPCVD爐）、CMP系統、電漿蝕刻系統、晶圓清潔系統或能夠執行如本文中所論述之一或更多個適當製造製程之其他製造設備中的一或更多者。
IC晶圓廠1440使用由遮罩室1430製造之（若干）遮罩1445來製造IC裝置1460。因此，IC晶圓廠1440至少間接地使用IC設計佈局1422來製造IC裝置1460。在一些實施例中，由IC晶圓廠1440使用（若干）遮罩1445來製造半導體晶圓1442以形成IC裝置1460。在一些實施例中，IC製造包括至少間接地基於IC設計佈局1422來執行一或更多次微影曝光。半導體晶圓1442包括矽基板或其上形成有材料層之其他合適基板。半導體晶圓1442進一步包括各種摻雜區域、介電特徵、多層互連及其類似者（在後續製造步驟中形成）中之一或更多者。
系統1400被示為具有作為單獨部件或實體之設計室1420、遮罩室1430或IC晶圓廠1440。然而，應理解，設計室1420、遮罩室1430或IC晶圓廠1440中之一或更多者為同一部件或實體的一部分。
關於積體電路(IC)製造系統（例如，第14圖之系統1400）以及與其相關聯之IC製造流程的細節會在（例如）2016年2月9日授權之美國專利第9,256,709號、2015年10月1日公佈之美國待授權公開案第20150278429號、2014年2月6日公佈之美國待授權公開案第20140040838號以及2007年8月21日授權之美國專利第7,260,442號中找到，此些案中之每一者的全部內容據此以引用方式併入。
本描述之一個態樣係關於一種形成積體電路之方法。在一些實施例中，此方法包括藉由處理器在佈局設計上放置積體電路之第一單元佈局設計，及基於佈局設計製造積體電路。在一些實施例中，第一單元佈局設計具有在第一方向上延伸之第一單元邊界及第二單元邊界。在一些實施例中，第二單元邊界在與第一方向不同之第二方向上與第一單元邊界分離。在一些實施例中，放置第一單元佈局設計包括根據準則之第一集合將第一主動區域佈局圖案放置成與第一單元邊界相鄰。在一些實施例中，第一主動區域佈局圖案對應於第一類型之電晶體，在第一方向上延伸，且處於第一佈局層中，且在第一方向上具有第一寬度。在一些實施例中，放置第一單元佈局設計進一步包括根據準則之第一集合將第二主動區域佈局圖案放置成與第二單元邊界相鄰。在一些實施例中，第二主動區域佈局圖案對應於第一類型的電晶體，在第一方向上延伸，處於第一佈局層中，且在第二方向上與第一主動區域佈局圖案分離且具有與第一寬度不同之第二寬度。在一些實施例中，放置第一單元佈局設計進一步包括根據準則之第一集合將主動區域佈局圖案之第一集合放置在第一主動區域佈局圖案與第二主動區域佈局圖案之間。在一些實施例中，主動區域佈局圖案之第一集合在第一方向上延伸且處在第一佈局層上。在一些實施例中，對於至少第一單元佈局設計而言，準則之第一集合包括選擇具有第一驅動強度之第一類型的電晶體以及具有與第一驅動強度不同的第二驅動強度之第二類型的電晶體，第二類型與第一類型不同。
本描述之另一態樣係關於一種形成積體電路之方法。在一些實施例中，此方法包括藉由處理器產生積體電路之第一單元佈局設計，及基於至少第一單元佈局設計製造積體電路。在一些實施例中，第一單元佈局設計具有在第一方向上延伸之第一單元邊界及第二單元邊界。在一些實施例中，第二單元邊界在與第一方向不同之第二方向上與第一單元邊界分離。在一些實施例中，產生第一單元佈局設計包括產生對應於第一類型之電晶體的第一集合之第一主動區域佈局圖案，產生對應於第一類型之電晶體的第二集合之第二主動區域佈局圖案，產生對應於與第一類型不同的第二類型之電晶體的第三集合之第三主動區域佈局圖案，產生對應於第二類型之電晶體的第四集合之第四主動區域佈局圖案。在一些實施例中，第一主動區域佈局圖案在第一方向上延伸，處於第一佈局層中，且與第一單元邊界相鄰。在一些實施例中，第二主動區域佈局圖案在第一方向上延伸，處於第一佈局層中，與第一主動區域佈局圖案相鄰，且在第二方向上與第一主動區域佈局圖案分離。在一些實施例中，第三主動區域佈局圖案在第一方向上延伸，處於第一佈局層中，且與第二主動區域佈局圖案相鄰。在一些實施例中，第四主動區域佈局圖案在第一方向上延伸，處於第一佈局層中，與第二單元邊界相鄰，且在第二方向上與第三主動區域佈局圖案分離。在一些實施例中，至少第一、第二、第三或第四主動區域佈局圖案滿足準則之第一集合。在一些實施例中，準則之第一集合包括平衡電晶體之第一集合及電晶體之第二集合的第一驅動強度與電晶體之第三集合及電晶體之第四集合的第二驅動強度。在一些實施例中，第二驅動強度等於第一驅動強度。在一些實施例中，電晶體之第一集合包括第一數目個鰭片，電晶體之第二集合包括第二數目個鰭片，電晶體之第三集合包括第三數目個鰭片，且電晶體之第四集合包括第四數目個鰭片。在一些實施例中，鰭片之第三數目與鰭片之第四數目的總和等於鰭片之第一數目與鰭片之第二數目的總和。
本描述之又一態樣係關於一種積體電路。在一些實施例中，此積體電路包括第一類型的電晶體之第一集合的第一主動區域、第一類型的電晶體之第二集合的第二主動區域、第一類型的電晶體之第三集合的第三主動區域、第一類型的電晶體之第四集合的第四主動區域、第二類型的電晶體之第五集合的第五主動區域，及第二類型的電晶體之第六集合的第六主動區域。在一些實施例中，第二類型與第一類型不同。在一些實施例中，第一主動區域在第一方向上延伸，處於第一層中，與第一邊界相鄰且在與第一方向不同之第二方向上具有第一寬度。在一些實施例中，第二主動區域在第一方向上延伸，處於第一層中，與第一邊界相鄰，且在第二方向上與第一主動區域分離，且在第二方向上具有第一寬度。在一些實施例中，第三主動區域在第一方向上延伸，處於第一層中，與第二邊界相鄰，且在第二方向上具有與第一寬度不同之第二寬度。在一些實施例中，第四主動區域在第一方向上延伸，處於第一層中，與第二邊界相鄰，且在第二方向上與第三主動區域分離，且具有第二寬度。在一些實施例中，第五主動區域在第一方向上延伸，處於第一層中，處於第二主動區域與第三主動區域之間，且具有第一寬度。在一些實施例中，第六主動區域在第一方向上延伸，處於第一層中，且處於第二主動區域與第三主動區域之間。在一些實施例中，電晶體之第一集合、電晶體之第二集合、電晶體之第三集合及電晶體之第四集合的第一驅動強度之總和小於電晶體之第五集合及電晶體之第六集合的第二驅動強度之總和，第二驅動強度與第一驅動強度不同。
已描述了諸多實施例。然而，應理解，在不脫離本揭示案之精神及範疇的情況下，可作出各種修改。舉例而言，出於說明目的而將各種電晶體示為特定摻雜類型（例如，N型或P型金屬氧化物半導體(NMOS或PMOS)）。本揭示案之實施例並不限於特定類型。選擇特定電晶體之不同摻雜類型係在各種實施例之範疇內。亦出於說明而在以上描述中使用各種信號之低的或高的邏輯值。當信號被啟動及/或撤銷啟動時，各種實施例並不限於特定的邏輯值。選擇不同邏輯值係在各種實施例中範疇內。在各種實施例中，電晶體用作開關。替代於電晶體而使用開關電路係在各種實施例之範疇內。在各種實施例中，電晶體之源極可用作汲極，且汲極可用作源極。如此，可互換地使用術語源極及汲極。藉由對應電路產生各種信號，但為了簡單起見並未示出此些電路。
為了說明，各圖示出使用離散電容器之電容性電路。可使用等效電路系統。舉例而言，可替代於離散電容器而使用電容性裝置、電路系統或網路（例如，電容器、電容性裝置、設備、電路系統或其類似者之組合）。以上說明包括例示性操作或步驟，但此些步驟不一定以所示次序來執行。根據所揭示實施例之精神及範疇，可適當地添加、替代、改序及/或消除步驟。
前文概述了若干實施例之特徵，使得熟習此項技術者可較佳地理解本揭示案之態樣。熟習此項技術者應瞭解，他們可容易地使用本揭示案作為設計或修改用於實現相同目的及/或達成本文中所介紹之實施例之相同優勢的其他製程及結構的基礎。熟習此項技術者亦應認識到，此些等效構造不脫離本揭示案之精神及範疇，且他們可在不脫離本揭示案之精神及範疇的情況下在本文作出各種改變、代替及替換。
100:佈局設計 101a:單元邊界 101b:單元邊界 101c:單元邊界 101d:單元邊界 101e:單元邊界 102a、102a':佈局設計 102b、102b':佈局設計 104a、104a':佈局設計 104b、104b':佈局設計 200:佈局設計 200A:部分 201:單元佈局設計 202a:主動區域佈局圖案 202a、202:主動區域佈局圖案 202b:主動區域佈局圖案 203:單元佈局設計 204a:主動區域佈局圖案 204a、204:主動區域佈局圖案 204b:主動區域佈局圖案 206a、206:主動區域佈局圖案 206b:主動區域佈局圖案 208a、208:主動區域佈局圖案 208b:主動區域佈局圖案 210a、210:主動區域佈局圖案 210b:主動區域佈局圖案 220a:導電特徵佈局圖案 220a、220:導電特徵佈局圖案 220a、520:導電特徵佈局圖案 220b:導電特徵佈局圖案 220c:導電特徵佈局圖案 220d:導電特徵佈局圖案 220e:導電特徵佈局圖案 230a、230:導電特徵佈局圖案 230b:導電特徵佈局圖案 230c:導電特徵佈局圖案 230d:導電特徵佈局圖案 230e:導電特徵佈局圖案 230f:導電特徵佈局圖案 232a、232:導電特徵佈局圖案 232b:導電特徵佈局圖案 232c:導電特徵佈局圖案 232d:導電特徵佈局圖案 232e:導電特徵佈局圖案 232f:導電特徵佈局圖案 300:積體電路 300A:部分 301:單元 302a、302:主動區域 302b:主動區域 303:單元 304a、304:主動區域 304b:主動區域 306a、306:主動區域 306b:主動區域 308a、308:主動區域 308b:主動區域 310a、310:主動區域 310b:主動區域 320a、320:導電結構 320a、620:導電結構 320b:導電結構 320c:導電結構 320d:導電結構 320e:導電結構 330a、330:導電結構 330b:導電結構 330c:導電結構 330d:導電結構 330e:導電結構 330f:導電結構 332a、332:導電結構 332b:導電結構 332c:導電結構 332d:導電結構 332e:導電結構 332f:導電結構 400A:積體電路 400B:積體電路 402:主動區域 402a1:鰭片 402a2:鰭片 404:閘極 406:接觸件 408:接觸件 410:finFET 412:主動區域 412a1:鰭片 412a2:鰭片 412a3:鰭片 414:閘極 416:接觸件 418:接觸件 420:finFET 500:佈局設計 500A:部分 501:單元佈局設計 503:單元佈局設計 504a、504:主動區域佈局圖案 504b:主動區域佈局圖案 506a、506:主動區域佈局圖案 506b:主動區域佈局圖案 508a、508:主動區域佈局圖案 508b:主動區域佈局圖案 520b:導電特徵佈局圖案 520c:導電特徵佈局圖案 600:積體電路 600A:部分 601:單元 603:單元 604a、604:主動區域 604b:主動區域 606a、606:主動區域 606b:主動區域 608a、608:主動區域 608b:主動區域 620b:導電結構 620c:導電結構 700:佈局設計 700A:部分 701:單元佈局設計 703:單元佈局設計 704a、704:主動區域佈局圖案 704b:主動區域佈局圖案 706a、706:主動區域佈局圖案 770:單元區段 772:單元區段 800:積體電路 800A:部分 801:單元 803:單元 804a、804:主動區域 804b:主動區域 806a、806:主動區域 806b、806:主動區域 870:單元區段 872:單元區段 900A:佈局設計 900B:佈局設計 900C:佈局設計 901:單元佈局設計 901a:單元邊界 901b:單元邊界 901c:單元邊界 902:主動區域佈局圖案 902a:主動區域佈局圖案 902b、902:主動區域佈局圖案 903:單元佈局設計 904:主動區域佈局圖案 904a、904:主動區域佈局圖案 904a、914:主動區域佈局圖案 904a、924:主動區域佈局圖案 904j:主動區域佈局圖案 906:主動區域佈局圖案 906a、906:主動區域佈局圖案 906b:主動區域佈局圖案 908a、908:主動區域佈局圖案 908a、918:主動區域佈局圖案 908a、928 主動區域佈局圖案 908j:主動區域佈局圖案 908k:主動區域佈局圖案 910:主動區域佈局圖案 910a:主動區域佈局圖案 910b、910:主動區域佈局圖案 912:主動區域佈局圖案 912a:主動區域佈局圖案 912b、912:主動區域佈局圖案 916:主動區域佈局圖案 916a、916:主動區域佈局圖案 916b:主動區域佈局圖案 918:主動區域佈局圖案 920a:主動區域佈局圖案 920b、920:主動區域佈局圖案 922:主動區域佈局圖案 922a:主動區域佈局圖案 922b、922:主動區域佈局圖案 926:主動區域佈局圖案 926a、926:主動區域佈局圖案 930:主動區域佈局圖案 930a:主動區域佈局圖案 930b、930:主動區域佈局圖案 1000A:佈局設計 1000B:佈局設計 1000C:佈局設計 1000D:佈局設計 1000E:佈局設計 1002a、1002:主動區域佈局圖案 1002a、1004:主動區域佈局圖案 1002b、1002:主動區域佈局圖案 1002b、1006:主動區域佈局圖案 1004b、1004:主動區域佈局圖案 1004b、1008:主動區域佈局圖案 1006a、1006:主動區域佈局圖案 1006a、1008:主動區域佈局圖案 1010a、1010:主動區域佈局圖案 1010b、1010:主動區域佈局圖案 1010c、1010:主動區域佈局圖案 1010d、1010:主動區域佈局圖案 1020:導電特徵佈局圖案 1022:導電特徵佈局圖案 1024:導電特徵佈局圖案 1026:導電特徵佈局圖案 1028a、1028:導電特徵佈局圖案 1028b、1028:導電特徵佈局圖案 1040a、1040:導電特徵佈局圖案 1040b:導電特徵佈局圖案 1042a、1042:導電特徵佈局圖案 1042b:導電特徵佈局圖案 1042c:導電特徵佈局圖案 1042d:導電特徵佈局圖案 1042e:導電特徵佈局圖案 1042f:導電特徵佈局圖案 1044a、1044:導電特徵佈局圖案 1044b:導電特徵佈局圖案 1048:網格線 1048a:網格線 1048b:網格線 1050:網格線 1050a:網格線 1050b:網格線 1052:網格線 1052a:網格線 1052b:網格線 1052c:網格線 1052d:網格線 1052e:網格線 1052f:網格線 1054:網格線 1054a:網格線 1054b:網格線 1100:方法 1102:操作 1104:操作 1106:操作 1108:操作 1110:操作 1200A:積體電路 1200B:佈局設計 1300:系統 1302:硬體處理器 1304:電腦可讀儲存媒體 1306:電腦程式碼 1308:匯流排 1310:輸入/輸出(I/O)介面 1312:網路介面 1314:網路 1316:佈局設計 1318:使用者介面 1320:製造單元 1400:積體電路(IC)製造系統 1420:設計室 1422:IC設計佈局 1430:遮罩室 1432:資料準備 1434:遮罩製造 1440:IC晶圓廠 1442:半導體晶圓 1445:遮罩 1452:晶圓製造工具 1460:IC裝置
當結合隨附諸圖閱讀時，得以自以下詳細描述最佳地理解本揭示案之態樣。應注意，根據行業上之標準實務，各種特徵未按比例繪製。事實上，為了論述清楚，可任意地增大或減小各種特徵之尺寸。 第1圖為根據一些實施例之佈局設計的圖式。 第2A圖至第2B圖為根據一些實施例之積體電路的佈局設計之圖式。 第3A圖至第3B圖為根據一些實施例之積體電路的俯視圖之圖式。 第4A圖至第4B圖為根據一些實施例之finFET的透視圖。 第5A圖至第5B圖為根據一些實施例之佈局設計的圖式。 第6A圖至第6B圖為根據一些實施例之積體電路的俯視圖之圖式。 第7A圖至第7B圖為根據一些實施例之佈局設計的圖式。 第8A圖至第8B圖為根據一些實施例之積體電路的俯視圖之圖式。 第9A圖至第9C圖為根據一些實施例之積體電路的佈局設計之示意圖。 第10A圖至第10E圖為根據一些實施例之積體電路的佈局設計之示意圖。 第11圖為根據一些實施例之積體電路設計及製造流程的至少一部分之功能流程圖。 第12A圖為根據一些實施例之積體電路的電路圖。 第12B圖為根據一些實施例之積體電路的電路圖。 第13圖為根據一些實施例之用於設計IC佈局設計並製造IC的系統之示意圖。 第14圖為根據一些實施例之積體電路(IC)製造系統的方塊圖及與其相關聯之IC製造流程。
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1100:方法
1102:操作
1104:操作
1106:操作
1108:操作
1110:操作

Claims (20)

  1. 一種形成一積體電路之方法，該方法包括： 藉由一處理器在一佈局設計上放置該積體電路之一第一單元佈局設計，該第一單元佈局設計具有在一第一方向上延伸之一第一單元邊界及一第二單元邊界，該第二單元邊界在與該第一方向不同之一第二方向上與該第一單元邊界分離，其中放置該第一單元佈局設計包括： 根據多個準則之一第一集合將一第一主動區域佈局圖案放置成與該第一單元邊界相鄰，該第一主動區域佈局圖案對應於在該第一方向上延伸之一第一類型的電晶體，且處於一第一佈局層中，且在該第一方向上具有一第一寬度； 根據多個準則之該第一集合將一第二主動區域佈局圖案放置成與該第二單元邊界相鄰，該第二主動區域佈局圖案對應於該第一類型的電晶體，在該第一方向上延伸，處於該第一佈局層中，且在該第二方向上與該第一主動區域佈局圖案分離且具有與該第一寬度不同之一第二寬度；以及 根據多個準則之該第一集合將多個主動區域佈局圖案之一第一集合放置在該第一主動區域佈局圖案與該第二主動區域佈局圖案之間，多個主動區域佈局圖案之該第一集合對應於與該第一類型不同之一第二類型的電晶體，並在該第一方向上延伸且處於該第一佈局層上， 其中對於至少該第一單元佈局設計，多個準則之該第一集合包括選擇具有一第一驅動強度之該第一類型的電晶體及選擇具有與該第一驅動強度不同的一第二驅動強度之該第二類型的電晶體；以及 基於該佈局設計製造該積體電路。
  2. 如請求項1所述之方法，其中多個主動區域佈局圖案之該第一集合中之多個佈局圖案中的每一者具有該第一寬度。
  3. 如請求項2所述之方法，其中 該第一類型的該些電晶體包括： 該第一類型之一第一數目個鰭片；以及 該第一類型之一第二數目個鰭片， 該第二類型的該些電晶體包括： 該第二類型之一第三數目個鰭片。
  4. 如請求項3所述之方法，其中該第二類型之鰭片的該第三數目大於該第一類型之鰭片的該第一數目與該第一類型之鰭片的該第二數目之一總和。
  5. 如請求項1所述之方法，進一步包括： 根據多個準則之該第一集合將一第三主動區域佈局圖案放置成與該第一單元邊界相鄰，該第三主動區域佈局圖案對應於該第一類型的該些電晶體，在該第一方向上延伸，處於該第一佈局層中，且在該第二方向上與該第一主動區域佈局圖案分離，且具有該第一寬度；以及 根據多個準則之該第一集合將一第四主動區域佈局圖案放置成與該第二單元邊界相鄰，該第四主動區域佈局圖案對應於該第一類型的電晶體，在該第一方向上延伸，處於該第一佈局層中，且在該第二方向上與該第二主動區域佈局圖案分離，且具有該第二寬度。
  6. 如請求項5所述之方法，進一步包括： 根據多個準則之一第二集合將一第一電力導軌佈局圖案放置在該第一主動區域佈局圖案與該第三主動區域佈局圖案之間，該第一電力導軌佈局圖案在該第一方向上延伸，在該第二方向上具有一第三寬度，且處於與該第一佈局層不同之一第二佈局層中，該第三寬度與該第一寬度及該第二寬度不同；以及 根據多個準則之該第二集合將一第二電力導軌佈局圖案放置在該第二主動區域佈局圖案與該第四主動區域佈局圖案之間，該第二電力導軌佈局圖案在該第一方向上延伸，在該第二方向上具有該第三寬度，且處於該第二佈局層中，其中多個準則之該第二集合包括： 平衡該第一及第三主動區域佈局圖案之上的一第一設計電壓降與該第一電力導軌佈局圖案之上的一第二設計電壓降；以及 平衡該第二及第四主動區域佈局圖案之上的一第三設計電壓降與該第二電力導軌佈局圖案之上的一第四設計電壓降。
  7. 如請求項6所述之方法，其中 該平衡該第一及第三主動區域佈局圖案之上的該第一設計電壓降與該第一電力導軌佈局圖案之上的該第二設計電壓降包括： 在該第一方向上將該第一電力導軌佈局圖案之一中點放置成在該第一方向上與該第一及第三主動區域佈局圖案之間在該第一方向上之一中點對準；以及 該平衡該第二及第四主動區域佈局圖案之上的該第三設計電壓降與該第二電力導軌佈局圖案之上的該第四設計電壓降包括： 在該第一方向上將該第二電力導軌佈局圖案之一中點放置成在該第一方向上與該第二及第四主動區域佈局圖案之間在該第一方向上之一中點對準。
  8. 如請求項6所述之方法，進一步包括： 根據多個準則之一第三集合將多個導電特徵佈局圖案之一第一集合放置在該第一電力導軌佈局圖案與該第二電力導軌佈局圖案之間，多個導電特徵佈局圖案之該第一集合在該第一方向上與多條網格線之一第一集合重疊，多個導電特徵佈局圖案之該第一集合中的每一導電特徵佈局圖案之一中心與多條網格線之該第一集合中的一對應網格線對準；以及 多條網格線之該第一集合中的每一網格線在該第二方向上以一第一間距與多條網格線之該第一集合中的一相鄰網格線分離。
  9. 一種形成一積體電路之方法，該方法包括： 藉由一處理器產生該積體電路之一第一單元佈局設計，該第一單元佈局設計具有在一第一方向上延伸之一第一單元邊界及一第二單元邊界，該第二單元邊界在與該第一方向不同之一第二方向上與該第一單元邊界分離，其中產生該第一單元佈局設計包括： 產生對應於一第一類型的多個電晶體之一第一集合的一第一主動區域佈局圖案，該第一主動區域佈局圖案在該第一方向上延伸，處於一第一佈局層中，且與該第一單元邊界相鄰； 產生對應於該第一類型的多個電晶體之一第二集合的一第二主動區域佈局圖案，該第二主動區域佈局圖案在該第一方向上延伸，處於該第一佈局層中，與該第一主動區域佈局圖案相鄰，且在該第二方向上與該第一主動區域佈局圖案分離； 產生對應於與該第一類型不同的一第二類型的多個電晶體之一第三集合的一第三主動區域佈局圖案，該第三主動區域佈局圖案在該第一方向上延伸，處於該第一佈局層中，且與該第二主動區域佈局圖案相鄰； 產生對應於該第二類型的多個電晶體之一第四集合的一第四主動區域佈局圖案，該第四主動區域佈局圖案在該第一方向上延伸，處於該第一佈局層中，與該第二單元邊界相鄰，且在該第二方向上與該第三主動區域佈局圖案分離； 其中至少該第一、第二、第三或第四主動區域佈局圖案滿足多個準則之一第一集合，多個準則之該第一集合包括平衡多個電晶體之該第一集合及多個電晶體之該第二集合的一第一驅動強度與電晶體之該第三集合及多個電晶體之該第四集合的一第二驅動強度，該第二驅動強度等於該第一驅動強度；以及 基於至少該第一單元佈局設計製造該積體電路。
  10. 如請求項9所述之方法，其中 多個電晶體之該第一集合包括一第一數目個鰭片； 多個電晶體之該第二集合包括一第二數目個鰭片； 多個電晶體之該第三集合包括一第三數目個鰭片；以及 多個電晶體之該第四集合包括一第四數目個鰭片。
  11. 如請求項10所述之方法，其中鰭片之該第三數目與鰭片之該第四數目的一總和等於鰭片之該第一數目與鰭片之該第二數目的一總和。
  12. 如請求項9所述之方法，進一步包括： 產生對應於該第二類型的多個電晶體之一第五集合的一第五主動區域佈局圖案，該第五主動區域佈局圖案在該第一方向上延伸，處於該第一佈局層中，且與該第一主動區域佈局圖案及該第一單元邊界相鄰；以及 產生對應於該第二類型的多個電晶體之一第六集合的一第六主動區域佈局圖案，該第六主動區域佈局圖案在該第一方向上延伸，處於該第一佈局層中，與該第五主動區域佈局圖案相鄰，且在該第二方向上與該第五主動區域佈局圖案分離。
  13. 如請求項12所述之方法，其中 多個電晶體之該第一集合包括一第一數目個鰭片； 多個電晶體之該第二集合包括一第二數目個鰭片； 多個電晶體之該第三集合包括一第三數目個鰭片； 多個電晶體之該第四集合包括一第四數目個鰭片； 多個電晶體之該第五集合包括一第五數目個鰭片；以及 多個電晶體之該第六集合包括一第六數目個鰭片。
  14. 如請求項12所述之方法，其中 至少該第一主動區域佈局圖案、該第四主動區域佈局圖案、該第五主動區域佈局圖案或該第六主動區域佈局圖案具有一第一寬度；以及 至少該第二主動區域佈局圖案或該第三主動區域佈局圖案具有與該第一寬度不同之一第二寬度。
  15. 如請求項9所述之方法，進一步包括： 產生該積體電路之一第二單元佈局設計，該第二單元佈局設計具有在該第一方向上延伸之一第三單元邊界及一第四單元邊界，該第四單元邊界在該第二方向上與該第三單元邊界分離，該第三單元邊界對應於該第二單元邊界，其中產生該第二單元佈局設計包括： 產生對應於該第一類型的多個電晶體之一第五集合的一第五主動區域佈局圖案，該第五主動區域佈局圖案在該第一方向上延伸，處於該第一佈局層中，且與該第三單元邊界相鄰； 產生對應於該第一類型的多個電晶體之一第六集合的一第六主動區域佈局圖案，該第六主動區域佈局圖案在該第一方向上延伸，處於該第一佈局層中，與該第五主動區域佈局圖案相鄰，且在該第二方向上與該第五主動區域佈局圖案分離； 產生對應於該第二類型的多個電晶體之一第七集合的一第七主動區域佈局圖案，該第七主動區域佈局圖案在該第一方向上延伸，處於該第一佈局層中，且與該第六主動區域佈局圖案相鄰；以及 產生對應於該第二類型的多個電晶體之一第八集合的一第八主動區域佈局圖案，該第八主動區域佈局圖案在該第一方向上延伸，處於該第一佈局層中，與該第四單元邊界相鄰，且在該第二方向上與該第七主動區域佈局圖案分離； 其中至少該第五主動區域佈局圖案、該第六主動區域佈局圖案、該第七主動區域佈局圖案或該第八主動區域佈局圖案進一步滿足多個準則之該第一集合，多個準則之該第一集合進一步包括平衡多個電晶體之該第五集合及多個電晶體之該第六集合的一第三驅動強度與多個電晶體之該第七集合及多個電晶體之該第八集合的一第四驅動強度，該第三驅動強度等於該第四驅動強度。
  16. 如請求項15所述之方法，進一步包括： 根據多個準則之一第二集合將一第一電力導軌佈局圖案放置在該第一主動區域佈局圖案與該第二主動區域佈局圖案之間，該第一電力導軌佈局圖案在該第一方向上延伸，在該第二方向上具有一第一寬度，且處於與該第一佈局層不同之一第二佈局層中； 根據多個準則之該第二集合將一第二電力導軌佈局圖案放置在該第三主動區域佈局圖案與該第四主動區域佈局圖案之間，該第二電力導軌佈局圖案在該第一方向上延伸，在該第二方向上具有該第一寬度，且處於該第二佈局層中； 根據多個準則之該第二集合將一第三電力導軌佈局圖案放置在該第五主動區域佈局圖案與該第六主動區域佈局圖案之間，該第三電力導軌佈局圖案在該第一方向上延伸，在該第二方向上具有該第一寬度，且處於與該第二佈局層中；以及 根據多個準則之該第二集合將一第四電力導軌佈局圖案放置在該第七主動區域佈局圖案與該第八主動區域佈局圖案之間，該第四電力導軌佈局圖案在該第一方向上延伸，在該第二方向上具有該第一寬度，且處於與該第二佈局層中。
  17. 一種積體電路，包括： 一第一類型的多個電晶體之一第一集合的一第一主動區域，該第一主動區域在一第一方向上延伸，處於一第一層中，與一第一邊界相鄰且在與該第一方向不同之一第二方向上具有一第一寬度； 該第一類型的多個電晶體之一第二集合之一第二主動區域，該第二主動區域在該第一方向上延伸，處於該第一層中，與該第一邊界相鄰，且在該第二方向上與該第一主動區域分離，且具有該第一寬度； 該第一類型的多個電晶體之一第三集合的一第三主動區域，該第三主動區域在該第一方向上延伸，處於該第一層中，與一第二邊界相鄰，且具有與該第一寬度不同之一第二寬度； 該第一類型的多個電晶體之一第四集合之一第四主動區域，該第四主動區域在該第一方向上延伸，處於該第一層中，與該第二邊界相鄰，且在該第二方向上與該第三主動區域分離，且具有該第二寬度；以及 與該第一類型不同之一第二類型的多個電晶體之一第五集合的一第五主動區域，該第五主動區域在該第一方向上延伸，處於該第一層中，在該第二主動區域與該第三主動區域之間，且具有該第一寬度。
  18. 如請求項17所述之積體電路，進一步包括： 該第二類型的多個電晶體之一第六集合的一第六主動區域，該第六主動區域在該第一方向上延伸，處於該第一層中，在該第二主動區域與該第三主動區域之間且具有該第一寬度。
  19. 如請求項18所述之積體電路，其中 多個電晶體之該第二集合及多個電晶體之該第三集合的一第一驅動強度之一總和小於多個電晶體之該第五集合及多個電晶體之該第六集合的一第二驅動強度之一總和，該第二驅動強度與該第一驅動強度不同。
  20. 如請求項18所述之積體電路，進一步包括： 一第一電力導軌，在該第一方向上延伸，在該第二方向上具有一第三寬度，在該第一主動區域與該第二主動區域之間，處於一第二層中，且用以供應一第一供應電壓； 一第二電力導軌，在該第一方向上延伸，在該第二方向上具有該第三寬度，在該第五主動區域與該第六主動區域之間，處於該第二層中，且用以供應與該第一供應電壓不同之一第二供應電壓；以及 一第三電力導軌，在該第一方向上延伸，在該第二方向上具有該第三寬度，在該第三主動區域與該第四主動區域之間，處於該第二層中，且用以供應該第一供應電壓， 其中該第二層與該第一層不同，且該第三寬度與該第一寬度及該第二寬度不同。
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