TWI842397B - 電腦可讀取媒體、積體電路製造系統及積體電路的形成方法 - Google Patents

電腦可讀取媒體、積體電路製造系統及積體電路的形成方法 Download PDF

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TWI842397B
TWI842397B TW112105801A TW112105801A TWI842397B TW I842397 B TWI842397 B TW I842397B TW 112105801 A TW112105801 A TW 112105801A TW 112105801 A TW112105801 A TW 112105801A TW I842397 B TWI842397 B TW I842397B
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黎家豪
楊榮展
李健興
莊惠中
章瑞 高
向東 陳
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Abstract

一種形成積體電路（IC）的方法包括產生第一電路的網路連線表、產生第一電路的第一單元佈局、由自動放置及佈線（APR）工具在佈局設計的第一區中放置第一單元佈局。第一電路被配置為非功能性電路。第一電路包括彼此電性斷開連接的第一接腳與第二接腳。產生第一電路的網路連線表包括將第一接腳與第二接腳指定為欲連接在一起的第一接腳群組。由APR工具放置第一單元佈局包括將第一接腳群組中的第一接腳與第二接腳連接在一起，藉此將第一電路改變為第二電路。第二電路被配置為第一電路的功能性版本。

Description

電腦可讀取媒體、積體電路製造系統及積體電路的形成方法
本公開的實施例是有關於一種電腦可讀取媒體、積體電路製造系統及積體電路的其形成方法。
積體電路(integrated circuit，IC)微型化的近期趨勢已使得出現消耗較少電力但以更高速度提供更多功能性的較小的裝置。微型化過程亦已使得出現更嚴格的設計及製造規範以及可靠性挑戰。各種電子設計自動化(electronic design automation，EDA)工具在確保滿足標準單元佈局設計及製造規範的同時產生、最佳化及驗證積體電路的標準單元佈局設計。
根據本公開的一些實施例，提供一種形成積體電路(IC)的方法，所述方法包括由處理器產生第一電路的網路連線表，其中第一電路被配置為非功能性電路，且第一電路包括彼此電性斷開 連接的第一接腳與第二接腳。在一些實施例中，產生第一電路的網路連線表包括將第一接腳與第二接腳指定為欲連接在一起的第一接腳群組。在一些實施例中，所述方法更包括由處理器產生第一電路的第一單元佈局，其中第一單元佈局包括第一導電特徵圖案及第二導電特徵圖案，所述第一導電特徵圖案及所述第二導電特徵圖案在第一方向上延伸、位於第一佈局層級上且在與第一方向不同的第二方向上彼此分離，其中第一導電特徵圖案與第二導電特徵圖案不耦合於一起，第一導電特徵圖案對應於第一接腳，且第二導電特徵圖案對應於第二接腳。在一些實施例中，所述方法更包括藉由自動放置及佈線(APR)工具在佈局設計的第一區中放置第一單元佈局。在一些實施例中，藉由APR工具放置第一單元佈局包括將第一接腳群組中的第一接腳與第二接腳連接在一起，藉此將第一電路改變為第二電路，第二電路被配置為第一電路的功能性版本。
根據本公開的一些實施例，提供一種用於製造積體電路的系統，所述系統包括被配置成儲存可執行指令的非暫時性電腦可讀取媒體以及耦合至非暫時性電腦可讀取媒體的處理器，其中處理器被配置成執行用於產生第一電路的網路連線表的指令，其中第一電路被配置為非功能性電路，且第一電路包括彼此電性斷開連接的第一接腳、第二接腳及第三接腳。在一些實施例中，產生第一電路的網路連線表更包括將第一接腳、第二接腳及第三接腳一起編組成第一組欲連接接腳。在一些實施例中，處理器被配置成 執行用於產生第一電路的第一單元佈局的指令，其中第一單元佈局包括與第一接腳對應的第一導電特徵圖案、與第二接腳對應的第二導電特徵圖案及與第三接腳對應的第三導電特徵圖案。在一些實施例中，處理器被配置成執行用於藉由自動放置及佈線(APR)工具在佈局設計的第一區中放置第一單元佈局的指令，其中藉由APR工具放置第一單元佈局包括將第一組欲連接接腳連接在一起，藉此將第一電路改變為第二電路，第二電路被配置為第一電路的功能性版本。
根據本公開的一些實施例，提供一種被配置成儲存可執行指令的非暫時性電腦可讀取媒體。在一些實施例中，可執行指令被配置成由耦合至非暫時性電腦可讀取媒體的處理器執行而使得處理器實行包括產生第一電路的網路連線表的方法，其中第一電路被配置為非功能性電路，且第一電路包括彼此電性斷開連接的第一接腳與第二接腳。在一些實施例中，產生第一電路的網路連線表包括：將第一接腳與第二接腳標記為第一組欲連接接腳；以及將第一組欲連接接腳指定為欲連接在一起的共用接腳群組。在一些實施例中，所述方法更包括產生第一電路的第一單元佈局，其中第一單元佈局包括與第一接腳對應的第一導電特徵圖案及與第二接腳對應的第二導電特徵圖案，且第一導電特徵圖案及第二導電特徵圖案位於第一佈局層級中。在一些實施例中，所述方法更包括藉由自動放置及佈線(APR)工具在佈局設計的第一區中放置第一單元佈局。在一些實施例中，藉由APR工具放置第一單元佈局包括 將共用接腳群組中的第一組欲連接接腳連接在一起，藉此將第一電路改變為第二電路，第二電路被配置為第一電路的功能性版本。
100、200、500、1600、1700、1800:方法
102、104、106、108、110、112、114、116、202、204、206、208、210、502、504、602、604、606、1602、1604、1606、1608、1610、1612、1614、1616、1618、1620、1702、1704、1706、1708、1710、1712、1714、1716、1802、1804、1806、1808、1810、1812、1814、1816:操作
300、300A、400、700C、800、900C、1000C、1100C、1200B、1200C、1300B、1400B、1500B、1500C:佈局
302、304、306、321、322、331、332、402a、404a、410、708a、708b、708c、708d、802、804、840、844、846、850、920、920a、920b、920c、920d、920e、930、930a、1220、1220a、1220b、1220c、1220d、1220e、1230、1230a、1320a、1320b、1322a、1324a、1330a、1330b、1332a、1334a、1340a、1340b、1342a、1344a、1420a、1420b、1420c、1420d、1420e、1520、1520a、1520b、1520c、1520d、1530、1530a、1530b:導電特徵圖案
308、350、352、450、452、1002、1302、1302a、1302b、1302c:區
320A1、320A2、320B、320C、320D、320E、440A、440B、440C、440D、440E、1310a、1310b、1310c:單元
324、326、334、336、910、910a、910b、910c、912、912a、912b、912c、912d、932、932a、932b、1210、1210c、1212、1212c、1212d、1232、1232c、1512、1512a、1512b、1512c、1512d、1532、1532a、1532b、1532c、1532d:通孔圖案
400A、400B:佈局/單元
420:固定電源軌條圖案
600:方法/積體電路
700A、700B、1000B、1100B:佈局/佈局設計
702a、702b、702c:群組/第一接腳群組
702d:群組/第二接腳群組
704a、704b、704c、704d、706a、706b、706c、706d:導電特徵圖案/接腳
900A、900B、1000A、1100A:積體電路/電路/佈局設計
900D:積體電路/佈局
900E:積體電路/電路/佈局
900F、1000E:Verilog網路連線表
900G:積體電路
902、902a、902b:主動區圖案
902a’、902b’:主動區
904、904a、904b、904c、904d、1104c1、1104c2、1104d1、1104d2、1204:閘極圖案
906、906a、906b、906c、906d、906e、906f、906g、906h、906i、1206、1206a、1206b、1206c、1206d:接觸件圖案
906b’、906g’:接觸件
910a’、932a’、932b’:通孔
920a’、920e’、960、1160、1260、1560:導體
990:基底
1000D、1100D、1200A、1200D、1300A、1400A、1500A、1500D:積體電路/電路
1130:切割特徵圖案
1202、1202a、1202b:主動區圖案
1402、1402a、1402b、1402c、1402d:正反器
1404、clkb:時鐘接腳
1430a、1430b、1430c:導電特徵圖案/區
1900:系統
1902:處理器
1904:非暫時性電腦可讀取儲存媒體/電腦可讀取儲存媒體/儲存媒體/記憶體
1906:電腦程式碼/指令
1908:匯流排
1910:輸入/輸出(I/O)介面
1912:網路介面
1914:網路
1916:佈局設計
1918:使用者介面
1920:標準單元庫
1922:網路連線表
1930:製造工具
2000:積體電路(IC)製造系統/製造系統/系統
2020:電路設計公司/設計團隊
2022:IC設計佈局/IC設計/設計佈局
2030:光罩廠
2032:光罩資料準備/資料準備
2034:光罩製作
2040:IC製造商/製作商/IC製作廠
2042:半導體晶圓
2045:罩幕(光罩或罩版)
2052:晶片製造工具/製造工具
2060:IC裝置
A-A':平面
A1、A2:輸入節點
C1、C2、C3、C4:電容器
D1、D2:距離
G1、G2、G3、G4、G5、G6:群組
IN:輸入接腳
Internal:內部接腳
JP1、JP2、JP3、JP4、JP5、JP6、JP7、JP13、JP14、JP15、JP16、JP17、PIN1、PIN2、+IN、+Internal、+Z:接腳
JP8、JP9、JP10、JP11、JP12:接腳標籤/接腳
MJ1、MJ2、MJ3、MJ4、MJ5、MJ6:接腳標籤
N1、N2、N3:n通道金屬氧化物半導體(NMOS)電晶體/標籤
N4、N5、N6:n通道金屬氧化物半導體(NMOS)電晶體
P1、P2、P3:p通道金屬氧化物半導體(PMOS)電晶體/標 籤
P4:p通道金屬氧化物半導體(PMOS)電晶體
T1、T2:候選佈線軌道/佈線軌道
T1a、T1b、T2a、T2b、T3a、T3b、T4、T4b、T5、T5b、T6b、T7、T7b:佈線軌道
T3:候選佈線軌道/佈線軌道/軌道
T6:佈線軌道/軌道
X:第一方向
Y:第二方向
Z:輸出節點/輸出接腳
結合附圖閱讀以下詳細說明，會最佳地理解本揭露的各個實施例。應注意，根據本行業中的標準慣例，各種特徵並非按比例繪製。事實上，為論述清晰起見，可任意增大或減小各種特徵的尺寸。
圖1是根據一些實施例的製造積體電路的方法的流程圖。
圖2是根據一些實施例的將第一電路改變為第二電路的方法的流程圖。
圖3是根據一些實施例的積體電路的對應佈局的圖。
圖4是根據一些實施例的積體電路的對應佈局的圖。
圖5是根據一些實施例的將第一接腳與第二接腳指定為欲連接在一起的第一接腳群組的方法的流程圖。
圖6是根據一些實施例的將第一接腳與第二接腳指定為欲連接在一起的第一接腳群組的方法的流程圖。
圖7A至圖7C是根據一些實施例的積體電路的對應佈局的對應圖。
圖8是根據一些實施例的積體電路的佈局的圖。
圖9A是根據一些實施例的積體電路的電路圖。
圖9B是根據一些實施例的積體電路的電路圖。
圖9C是根據一些實施例的積體電路的佈局的圖。
圖9D是根據一些實施例的積體電路的佈局的圖。
圖9E是根據一些實施例的積體電路的電路圖。
圖9F是根據一些實施例的積體電路的Verilog網路連線表的圖。
圖9G是根據一些實施例的積體電路的剖視圖。
圖10A是根據一些實施例的積體電路的電路圖。
圖10B是根據一些實施例的積體電路的佈局的圖。
圖10C是根據一些實施例的積體電路的佈局的圖。
圖10D是根據一些實施例的積體電路的電路圖。
圖10E是根據一些實施例的積體電路的Verilog網路連線表的圖。
圖11A是根據一些實施例的積體電路的電路圖。
圖11B是根據一些實施例的積體電路的佈局的圖。
圖11C是根據一些實施例的積體電路的佈局的圖。
圖11D是根據一些實施例的積體電路的電路圖。
圖12A是根據一些實施例的積體電路的電路圖。
圖12B是根據一些實施例的積體電路的佈局的圖。
圖12C是根據一些實施例的積體電路的佈局的圖。
圖12D是根據一些實施例的積體電路的電路圖。
圖13A是根據一些實施例的積體電路的電路圖。
圖13B是根據一些實施例的積體電路的佈局的圖。
圖14A是根據一些實施例的積體電路的電路圖。
圖14B是根據一些實施例的積體電路的佈局的圖。
圖15A是根據一些實施例的積體電路的電路圖。
圖15B是根據一些實施例的積體電路的佈局的圖。
圖15C是根據一些實施例的積體電路的佈局的圖。
圖15D是根據一些實施例的積體電路的電路圖。
圖16是根據一些實施例的將工程變更指令(ECO)單元放置及佈線至佈局中的方法的流程圖。
圖17是根據一些實施例的產生積體電路的佈局的方法的流程圖。
圖18是根據一些實施例的製造IC裝置的方法的對應功能性流程圖。
圖19是根據一些實施例的用於設計IC佈局設計及製造IC電路的系統的示意圖。
圖20是根據本揭露的至少一個實施例的IC製造系統及與其相關聯的IC製造流程的方塊圖。
以下揭露內容提供用於實施所提供標的物的特徵的不同實施例或實例。以下闡述組件、材料、值、步驟、佈置或類似要素的具體實例以簡化本揭露。當然，該些僅為實例且不旨在進行限制。預期存在其他組件、材料、值、步驟、佈置或類似要素。舉例而言，以下說明中將第一特徵形成於第二特徵「之上」或第二特徵 「上」可包括其中第一特徵與第二特徵被形成為直接接觸的實施例，且亦可包括其中第一特徵與第二特徵之間可形成有附加特徵、進而使得所述第一特徵與所述第二特徵可能不直接接觸的實施例。另外，本揭露可能在各種實例中重複使用參考編號及/或字母。此種重複使用是出於簡潔及清晰的目的，而不是自身表示所論述的各種實施例及/或配置之間的關係。
此外，為易於說明，本文中可能使用例如「位於...之下(beneath)」、「下面(below)」、「下部的(lower)」、「上方(above)」、「上部的(upper)」及類似用語等空間相對性用語來闡述圖中所示一個元件或特徵與另一(其他)元件或特徵的關係。所述空間相對性用語旨在除圖中所繪示的定向外亦囊括裝置在使用或操作中的不同定向。設備可具有其他定向(旋轉90度或處於其他定向)且本文中所使用的空間相對性描述語可同樣相應地進行解釋。
根據一些實施例，一種形成積體電路的方法包括產生第一電路的網路連線表(netlist)。在一些實施例中，第一電路被配置為非功能性電路(non-functional circuit)。在一些實施例中，第一電路包括彼此電性斷開連接的第一接腳與第二接腳。在一些實施例中，產生第一電路的網路連線表包括將第一接腳與第二接腳指定為欲連接在一起的第一接腳群組。
在一些實施例中，所述方法更包括產生第一電路的第一單元佈局以及由自動放置及佈線(automatic placement and routing，APR)工具在佈局設計的第一區中放置第一單元佈局。在一些實施 例中，由APR工具放置第一單元佈局包括將第一電路改變為第二電路。在一些實施例中，第二電路被配置為第一電路的功能性版本(functional version)。在一些實施例中，將第一電路改變為第二電路包括將第一接腳群組中的第一接腳與第二接腳連接在一起。
在一些實施例中，透過藉由APR工具將第一接腳群組中的第一接腳與第二接腳連接在一起會使得達成相較於其他方式而言更靈活的APR放置方案及更靈活的佈局設計。
圖1是根據一些實施例的製造積體電路的方法100的流程圖。應理解，可在圖1中所繪示方法100之前、期間及/或之後實行附加操作，且一些其他製程在本文中可能僅被簡要闡述。
在一些實施例中，方法100、方法200、方法500、方法600、方法1600、方法1700或方法1800(圖1、圖2、圖5至圖6或圖16至圖18)中的一或多者的其他操作次序亦處於本揭露的範圍內。方法100、方法200、方法500、方法600、方法1600、方法1700或方法1800中的一或多者包括示例性操作，但所述操作未必以所示次序實行。根據所揭露實施例的精神及範圍，可對操作適當地進行添加、替換、改變次序及/或去除。
在一些實施例中，方法100可用於形成積體電路，例如至少IC裝置2060(圖20)。在一些實施例中，方法100可用於形成具有與以下中的一或多者相似的結構關係的積體電路：圖3所示佈局300或圖4所示佈局400、圖3所示單元320A1、單元320A2、單元320B至單元320E、圖4所示單元400A至單元400B或單元 440A至單元440E、圖7A至圖7C所示佈局700A至佈局700C、圖8所示佈局800、圖9C至圖9D所示佈局900C至佈局900D、圖10B至圖10C所示佈局1000B至佈局1000C、圖11B至圖11C所示佈局1100B至佈局1100C、圖12B至圖12C所示佈局1200B至佈局1200C、圖13B所示佈局1300B、圖14B所示佈局1400B或圖15B至圖15C所示佈局1500B至佈局1500C。
在方法100的操作102中，產生第一電路的網路連線表。在一些實施例中，網路連線表包括第一電路中的組件的列表以及連接於第一電路中的節點的列表。在一些實施例中，網路連線表對應於硬體描述語言，例如Verilog、超高速積體電路(very high speed integrated circuit，VHSIC)硬體描述語言(VHSIC hardware description language，VHDL)或類似語言。
在一些實施例中，方法100的網路連線表至少包括圖19所示網路連線表1922。在一些實施例中，方法100的網路連線表包括Verilog網路連線表900F(圖9F)或Verilog網路連線表1000E(圖10E)中的至少一者。
在一些實施例中，基於第一電路的電路設計圖(schematic design)來創建網路連線表。在一些實施例中，由例如積體電路通用模擬程式(Simulation Program with Integrated Circuit Emphasis，SPICE)等一或多個硬體模擬器或硬體編譯器來產生網路連線表。在一些實施例中，第一電路的網路連線表被基於所述網路連線表來產生第一電路的對應電路示意圖(circuit schematic)的 一或多個EDA工具利用。在一些實施例中，第一電路的電路示意圖被產生第一電路的對應網路連線表的一或多個EDA工具利用。電路示意圖的非限制性實例被示出為以下中的至少一者：圖9A所示電路900A、圖9B所示電路900B、圖9E所示電路900E、圖10A所示電路1000A、圖10D所示電路1000D、圖11A所示電路1100A、圖11D所示電路1100D、圖12A所示電路1200A、圖12D所示電路1200D、圖13A所示電路1300A、圖14A所示電路1400A、圖15A所示電路1500A或圖15D所示電路1500D。
在一些實施例中，由處理裝置(例如，處理器1902(圖19))實行方法100的操作102，所述處理裝置被配置成執行用於產生第一電路的網路連線表的指令。在一些實施例中，操作102被實施為作為EDA工具的一部分的軟體應用。
在一些實施例中，將第一電路配置為非功能性電路。在一些實施例中，非功能性電路對應於作為標準單元的一部分的邏輯電路。在一些實施例中，非功能性電路是包括彼此斷開連接的二或更多個接腳或節點、藉此使得電路為非功能性(non-functional)的電路，而若所述二或更多個接腳或節點彼此連接，則所述電路將為功能性(functional)。舉例而言，根據一些實施例，若第一電路對應於及(AND)邏輯閘，則將及邏輯閘內的一或多個內部連接斷開連接，藉此使得第一電路不作為及邏輯閘。在一些實施例中，一旦斷開連接的內部連接被連接在一起，則第一電路會轉變成作為及邏輯閘的第二電路(例如，如操作112中所示)。在一些實施例 中，第一電路不限於邏輯電路，且包括對應於標準單元的其他類型的電路。舉例而言，在一些實施例中，第一電路包括一或多個記憶胞(memory cell)。
在一些實施例中，第一電路包括彼此斷開連接、藉此使得第一電路成為非功能性電路的一或多個內部接腳(例如，第一接腳、第二接腳等)。
在一些實施例中，每一接腳與一或多個電晶體裝置或電路組件相關聯。在一些實施例中，二或更多個電晶體裝置之間的內部連接對應於第一接腳與第二接腳之間的連接。在一些實施例中，至少一個電晶體裝置與另一電路組件之間的內部連接對應於第一接腳與第二接腳之間的連接。
在一些實施例中，第一電路對應於儲存於例如圖19中的標準單元庫(standard cell library)1920等標準單元庫中的標準單元。在一些實施例中，第一電路包括彼此電性斷開連接的第一接腳與第二接腳。在一些實施例中，在設計的APR階段期間，在操作110中藉由APR工具將第一電路的第一接腳與第二接腳彼此電性連接。
在一些實施例中，方法100的第一電路包括以下中的至少一者：圖9B所示電路900B、圖10A所示電路1000A、圖11A所示電路1100A、圖12A所示電路1200A或圖15A所示電路1500A。
在一些實施例中，方法100的第一接腳包括以下中的至少一者：圖3或圖8所示接腳PIN1或接腳PIN2、圖7A至圖7C 所示接腳A至接腳D、圖9B至圖9E所示接腳JP1至接腳JP2、圖10A至圖10D所示接腳JP1至接腳JP2、圖11A至圖11D所示接腳JP3至接腳JP4、圖12A至圖12D所示接腳JP5至接腳JP7、圖13A至圖13B所示接腳+IN、接腳+Internal及接腳+Z、圖14B所示接腳JP8至接腳JP12或圖15A至圖15D所示接腳JP13至接腳JP17。
在一些實施例中，方法100的第二接腳包括以下中的至少一者：圖3或圖8所示接腳PIN1或接腳PIN2、圖7A至圖7C所示接腳A至接腳D、圖9B至圖9E所述接腳JP1至接腳JP2、圖10A至圖10D所示接腳JP1至接腳JP2、圖11A至圖11D所示接腳JP3至接腳JP4、圖12A至圖12D所示接腳JP5至接腳JP7、圖13A至圖13B所示接腳+IN、接腳+Internal及接腳+Z、圖14B所示接腳JP8至接腳JP12或圖15A至圖15D所示接腳JP13至接腳JP17。
在一些實施例中，第一電路包括彼此電性斷開連接的第一接腳、第二接腳及第三接腳。在一些實施例中，在操作110中藉由APR工具將第一電路的第一接腳、第二接腳及第三接腳彼此電性連接。
在一些實施例中，第一電路更包括彼此電性斷開連接的第三接腳與第四接腳。在一些實施例中，在操作110中藉由APR工具將第一電路的第三接腳與第四接腳彼此電性連接。
在一些實施例中，方法100的第三接腳包括以下中的至 少一者：圖12A至圖12D所示接腳JP5至接腳JP7、圖13A至圖13B所示接腳+IN、接腳+Internal及接腳+Z、圖14B所示接腳JP8至接腳JP12或圖15A至圖15D所示接腳JP13至接腳JP17。
在一些實施例中，方法100的第四接腳包括以下中的至少一者：圖12A至圖12D所示接腳JP5至接腳JP7、圖13A至圖13B所示接腳+IN、接腳+Internal及接腳+Z、圖14B所示接腳JP8至接腳JP12或圖15A至圖15D所示接腳JP13至接腳JP17。
在一些實施例中，操作102更包括操作104。
在方法100的操作104中，將第一接腳與第二接腳指定為欲連接在一起的第一接腳群組。在一些實施例中，在操作110中藉由APR工具將第一接腳群組(例如，第一接腳與第二接腳)連接在一起。在一些實施例中，藉由將第一接腳及第二接腳指定為第一接腳群組，APR工具(例如，操作110)會得知在APR階段中哪些接腳應連接在一起。
在一些實施例中，方法100的第一接腳群組包括圖7A至圖7C所示群組702a、群組702b、群組702c或群組702d中的至少一者。在一些實施例中，方法100的第一群組包括以下中的至少一者：圖9B及圖9E所示群組G1、圖10A及圖10D所示群組G2、圖11A及圖11D所示群組G3、圖12A及圖12D所示群組G4或圖15A及圖15D所示群組G5及群組G6。
在一些實施例中，方法100的操作104由處理裝置(例如，處理器1902(圖19))實行，所述處理裝置被配置成執行用於 將第一接腳與第二接腳指定為欲連接在一起的第一接腳群組的指令。
在一些實施例中，第一電路包括第一接腳、第二接腳及第三接腳。在一些實施例中，將第一電路的第一接腳、第二接腳及第三接腳指定為欲連接在一起的第一接腳群組。在一些實施例中，方法100的操作104由處理裝置(例如，處理器1902(圖19))實行，所述處理裝置被配置成執行用於將第一接腳、第二接腳及第三接腳指定為欲連接在一起的第一接腳群組的指令。
在一些實施例中，第一電路更包括第三接腳及第四接腳。在一些實施例中，將第一電路的第三接腳與第四接腳指定為欲連接在一起的第二接腳群組。在一些實施例中，方法100的操作104由處理裝置(例如，處理器1902(圖19))實行，所述處理裝置被配置成執行用於將第三接腳與第四接腳指定為欲連接在一起的第二接腳群組的指令。
在一些實施例中，方法100的第二群組包括圖7A至圖7C所示群組702c或群組702d中的至少一者。在一些實施例中，方法100的第二群組包括圖15A及圖15D所示群組G5或群組G6中的至少一者。
在方法100的操作106中，產生第一電路的第一佈局。在一些實施例中，方法100的第一佈局對應於標準單元的佈局設計。
在一些實施例中，本揭露的標準單元包括邏輯閘單元或 記憶胞。在一些實施例中，邏輯閘單元包括及單元、或閘(OR)單元、反及閘(NAND)單元、反或(NOR)單元、互斥或閘(XOR)單元、反相閘(INV)單元、及或反閘(AND-OR-Invert，AOI)單元、或及反閘(OR-AND-Invert，OAI)單元、多工器(multiplexer，MUX)單元、正反器(Flip-flop)單元、緩衝(buffer，BUFF)單元、鎖存單元、延遲單元或時鐘單元。在一些實施例中，記憶胞包括靜態隨機存取記憶體(static random access memory，SRAM)、動態隨機存取記憶體(dynamic RAM，DRAM)、電阻式隨機存取記憶體(resistive RAM，RRAM)、磁阻式隨機存取記憶體(magnetoresistive RAM，MRAM)或唯讀記憶體(read only memory，ROM)。在一些實施例中，至少方法100的標準單元包括一或多個主動元件或被動元件。主動元件的實例包括但不限於電晶體及二極體。電晶體的實例包括但不限於金屬氧化物半導體場效電晶體(metal oxide semiconductor field effect transistor，MOSFET)、互補金屬氧化物半導體(complementary metal oxide semiconductor，CMOS)電晶體、雙極接面電晶體(bipolar junction transistor，BJT)、高電壓電晶體、高頻率電晶體、p通道場效電晶體(p-channel field effect transistor，PFET)及/或n通道場效電晶體(n-channel field effect transistor，NFET)(PFET/NFET)、鰭型場效電晶體(Fin-type FET，FinFET)、奈米片電晶體(nanosheet transistor)、奈米線電晶體(nanowire transistor)、互補場效電晶體(complementary FET，CFET)及具有隆起的源極/汲極的平面金屬氧化物半導體電晶體 (planar MOS transistor)。被動元件的實例包括但不限於電容器、電感器、熔絲(fuse)及電阻器。
在一些實施例中，操作106及操作108被稱為「單元層級階段(cell level stage)」，此乃因每一操作對應於各別單元的佈局設計及對應單元內的內部圖案。在一些實施例中，本申請案的佈局設計呈圖形資料庫系統(graphic database system，GDS)(GDSII)檔案格式。
在一些實施例中，本揭露的第一佈局包括圖3所示佈局300A。在一些實施例中，本揭露的第一佈局包括一或多個圖案或佈局，例如以下中的一或多者：圖3所示單元320A1、單元320A2、單元320B至單元320E、圖4所示單元400A至單元400B或單元440A至單元440E、圖7A至圖7C所示佈局700A至佈局700C、圖8所示佈局800、圖9C至圖9D所示佈局900C至佈局900D、圖10B至圖10C所示佈局1000B至佈局1000C、圖11B至圖11C所示佈局1100B至佈局1100C、圖12B至圖12C所示佈局1200B至佈局1200C、圖13B所示佈局1300B、圖14B所示佈局1400B或圖15B至圖15C所示佈局1500B至1500C。
在一些實施例中，方法100的操作106由處理裝置(例如，處理器1902(圖19))實行，所述處理裝置被配置成執行用於產生第一佈局的指令。
在一些實施例中，操作106更包括操作108。
在方法100的操作108中，產生至少第一導電特徵圖案 及第二導電特徵圖案。
在一些實施例中，第一導電特徵圖案及第二導電特徵圖案在第一方向X上延伸、位於第一佈局層級上且在與第一方向不同的第二方向Y上彼此分離。在一些實施例中，方法100的第一佈局層級包括金屬-0(metal-0，M0)。其他佈局層級亦處於本揭露的範圍內。在一些實施例中，第一導電特徵圖案與第二導電特徵圖案不耦合於一起。在一些實施例中，第一導電特徵圖案對應於第一接腳，且第二導電特徵圖案對應於第二接腳。在一些實施例中，第一導電特徵圖案及第二導電特徵圖案是第一佈局的一部分。
在一些實施例中，本揭露的第一導電特徵圖案包括以下中的至少一者：圖3所示導電特徵圖案302或導電特徵圖案304、圖4所示導電特徵圖案402或導電特徵圖案404、圖7A至圖7C所示導電特徵圖案704a至導電特徵圖案704d、導電特徵圖案706a至導電特徵圖案706d或導電特徵圖案708a至導電特徵圖案708d、圖8所示導電特徵圖案802及導電特徵圖案804、圖9C至圖9D、圖10B至圖10C、圖11B至圖11C、圖12B至圖12C所示導電特徵圖案920a至導電特徵圖案920e、圖12B至圖12C所示導電特徵圖案1220a至導電特徵圖案1220e、圖13A至圖13B所示導電特徵圖案1320a至導電特徵圖案1320b、導電特徵圖案1322a、導電特徵圖案1324a、導電特徵圖案1330a至導電特徵圖案1330b、導電特徵圖案1332a、導電特徵圖案1334a、導電特徵圖案1340a至導電特徵圖案1340b、導電特徵圖案1342a、導電特徵圖案1344a、 圖14B所示導電特徵圖案1420a至導電特徵圖案1420e或圖15B至圖15C所示導電特徵圖案1520a至導電特徵圖案1520d。
在一些實施例中，本揭露的第二導電特徵圖案包括以下中的至少另一者：圖3所示導電特徵圖案302或導電特徵圖案304、圖4所示導電特徵圖案402或導電特徵圖案404、圖7A至圖7C所示導電特徵圖案704a至導電特徵圖案704d、導電特徵圖案706a至導電特徵圖案706d或導電特徵圖案708a至導電特徵圖案708d、圖8所示導電特徵圖案802及導電特徵圖案804、圖9C至圖9D、圖10B至圖10C、圖11B至圖11C、圖12B至圖12C所示導電特徵圖案920a至導電特徵圖案920e、圖12B至圖12C所示導電特徵圖案1220a至導電特徵圖案1220e、圖13A至圖13B所示導電特徵圖案1320a至導電特徵圖案1320b、導電特徵圖案1322a、導電特徵圖案1324a、導電特徵圖案1330a至導電特徵圖案1330b、導電特徵圖案1332a、導電特徵圖案1334a、導電特徵圖案1340a至導電特徵圖案1340b、導電特徵圖案1342a、導電特徵圖案1344a、圖14B所示導電特徵圖案1420a至導電特徵圖案1420e或圖15B至圖15C所示導電特徵圖案1520a至導電特徵圖案1520d。
在一些實施例中，操作108更包括產生第三導電特徵圖案。在一些實施例中，第三導電特徵圖案對應於第三接腳。
在一些實施例中，操作108更包括產生第四導電特徵圖案。在一些實施例中，第四導電特徵圖案對應於第四接腳。
在一些實施例中，方法100的第三導電特徵圖案或第四 導電特徵圖案中的至少一者包括以下中的至少又一者：圖3所示導電特徵圖案302或導電特徵圖案304、圖4所示導電特徵圖案402或導電特徵圖案404、圖7A至圖7C所示導電特徵圖案704a至導電特徵圖案704d、導電特徵圖案706a至導電特徵圖案706d或導電特徵圖案708a至導電特徵圖案708d、圖8所示導電特徵圖案802及導電特徵圖案804、圖9C至圖9D、圖10B至圖10C、圖11B至圖11C、圖12B至圖12C所示導電特徵圖案920a至導電特徵圖案920e、圖12B至圖12C所示導電特徵圖案1220a至導電特徵圖案1220e、圖13A至圖13B所示導電特徵圖案1320a至導電特徵圖案1320b、導電特徵圖案1322a、導電特徵圖案1324a、導電特徵圖案1330a至導電特徵圖案1330b、導電特徵圖案1332a、導電特徵圖案1334a、導電特徵圖案1340a至導電特徵圖案1340b、導電特徵圖案1342a、導電特徵圖案1344a、圖14B所示導電特徵圖案1420a至導電特徵圖案1420e或圖15B至圖15C所示導電特徵圖案1520a至導電特徵圖案1520d。
在一些實施例中，方法100的操作108由處理裝置(例如，處理器1902(圖19))實行，所述處理裝置被配置成執行用於產生第一導電特徵圖案、第二導電特徵圖案、第三導電特徵圖案或第四導電特徵圖案中的至少一者的指令。
在方法100的操作110中，藉由APR工具在佈局設計的第一區中放置第一佈局。在一些實施例中，APR工具包括圖19所示系統19。
在一些實施例中，本揭露的佈局設計包括圖3所示佈局300或圖4所示佈局400。
在一些實施例中，本揭露的佈局設計的第一區包括以下中的至少一者：圖3所示區350或區352或圖4所示區450或區452。
在一些實施例中，方法100的操作110由處理裝置(例如，處理器1902(圖19))實行，所述處理裝置被配置成執行用於在佈局設計的第一區中放置第一佈局的指令。
在一些實施例中，操作110更包括操作112。
在方法100的操作112中，將第一電路改變為第二電路。
在一些實施例中，第二電路是第一電路的功能性版本。在一些實施例中，在第二電路中將第一電路中的一或多個斷開連接的接腳耦合於一起，藉此將非功能性電路(例如，第一電路)改變為功能性電路(例如，第二電路)。舉例而言，若第一電路為非功能性及邏輯閘，則第二電路為及邏輯閘。
在一些實施例中，方法100的第二電路包括以下中的至少一者：圖9E所示電路900E、圖10D所示電路1000D、圖11D所示電路1100D、圖12D所示電路1200D或圖15D所示電路1500D。
在一些實施例中，方法100的操作112由處理裝置(例如，處理器1902(圖19))實行，所述處理裝置被配置成執行用於將第一電路改變為第二電路的指令。
在一些實施例中，操作112更包括操作114。
在方法100的操作114中，將第一接腳群組中的第一接腳與第二接腳連接在一起。
在一些實施例中，藉由位於與第一佈局層級不同的第二佈局層級中的至少一或多個導電特徵圖案將第一接腳群組中的第一接腳與第二接腳連接在一起。在一些實施例中，方法100的第二佈局層級包括金屬-1(metal-1，M1)。其他佈局層級亦處於本揭露的範圍內。舉例而言，如圖3中所示，藉由導電特徵圖案322、通孔圖案324及通孔圖案326將接腳PIN1與接腳PIN2連接在一起。舉例而言，如圖3中所示，藉由導電特徵圖案332、通孔圖案334及通孔圖案336將接腳PIN1與接腳PIN2連接在一起。
在一些實施例中，方法100的操作114由處理裝置(例如，處理器1902(圖19))實行，所述處理裝置被配置成執行用於將第一接腳與第二接腳連接在一起的指令。
在一些實施例中，第一電路包括彼此電性斷開連接的第一接腳、第二接腳及第三接腳。在一些實施例中，操作114至少包括將第一電路的第一接腳、第二接腳及第三接腳彼此連接。在一些實施例中，方法100的操作104由處理裝置(例如，處理器1902(圖19))實行，所述處理裝置被配置成執行用於將第一接腳、第二接腳及第三接腳連接在一起的指令。
在一些實施例中，第一電路更包括彼此電性斷開連接的第三接腳與第四接腳。在一些實施例中，操作114包括將第一電路的第三接腳與第四接腳彼此連接。在一些實施例中，方法100的 操作104由處理裝置(例如，處理器1902(圖19))實行，所述處理裝置被配置成執行用於將第三接腳與第四接腳連接在一起的指令。
在方法100的操作116中，至少基於佈局設計來製造整個積體電路。在一些實施例中，方法100的操作116包括基於佈局設計來製造至少一個罩幕(mask)以及基於所述至少一個罩幕來製造積體電路。在一些實施例中，操作116是方法1800(圖18)的實施例。
在一些實施例中，本揭露的整個積體電路至少包括圖20中的IC裝置2060。
儘管方法100被闡述為將第一接腳、第二接腳、第三接腳或第四接腳中的至少一者連接在一起，然而連接在一起的其他數目的接腳亦處於本揭露的範圍內。
在一些實施例中，不實行操作102、操作104、操作106、操作108、操作110、操作112或操作116中的一或多者。
在一些實施例中，藉由使用方法100，將第一佈局放置至佈局設計中是相較於其他方式而言更靈活的APR放置方案。
圖2是根據一些實施例的將第一電路改變為第二電路的方法200的流程圖。
應理解，可在圖2中所繪示方法200之前、期間及/或之後實行附加操作，且一些其他製程在本文中可能僅被簡要闡述。在一些實施例中，方法200可用於產生一或多個佈局，例如圖8所 示佈局800、圖9D所示佈局900D、圖10C所示佈局1000C、圖11C所示佈局1100C、圖12C所示佈局1200C、圖13B所示佈局1300B、圖14B所示佈局1400B或圖15C所示佈局1500C。
方法200是方法100(圖1)的操作112及操作114的實施例。
在方法200的操作202中，自第一組候選佈線軌道(candidate routing track)選擇第一佈線軌道。
在一些實施例中，第一組候選佈線軌道位於第二佈局層級中。其他佈局層級亦處於本揭露的範圍內。在一些實施例中，第一組候選佈線軌道未被第二佈局層級中的對應導電特徵圖案佔用。
在一些實施例中，第一組候選佈線軌道在第二方向Y上延伸。在一些實施例中，第一組候選佈線軌道中的每一佈線軌道在第一方向X上彼此分離。
在一些實施例中，本揭露的第一組候選佈線軌道包括以下中的至少一者：圖3、圖12B至圖12C及圖14B中的佈線軌道T1至佈線軌道T3、圖4及圖8中的佈線軌道T1至佈線軌道T7、圖9C至圖9D、圖10B至圖10C及圖11B至圖11C中的佈線軌道T1至佈線軌道T5或圖15B至圖15C中的佈線軌道T1至佈線軌道T10。
在方法200的操作204中，藉由至少第三導電特徵圖案將第一導電特徵圖案與第二導電特徵圖案連接在一起。
在一些實施例中，操作204是方法100的操作114的實 施例。
在一些實施例中，第三導電特徵圖案在第二方向Y上延伸、與第一導電特徵圖案及第二導電特徵圖案交疊且位於第二佈局層級上。
在一些實施例中，方法200的第三導電特徵圖案包括以下中的至少一者：圖3所示導電特徵圖案322或導電特徵圖案332、圖9E、圖10C及圖11C所示導電特徵圖案930a、圖12C所示導電特徵圖案1230a、圖14B所示導電特徵圖案1430a、導電特徵圖案1430b及導電特徵圖案1430c或圖15C所示導電特徵圖案1530a及導電特徵圖案1530b。
在一些實施例中，操作204包括操作206、操作208或操作210中的至少一者。
在方法200的操作206中，在第一導電特徵圖案之上放置第一通孔圖案。
在一些實施例中，方法200的第一通孔圖案包括以下中的至少一者：圖3所示通孔圖案324或通孔圖案334、圖9E、圖10C及圖11C所示通孔圖案932a、圖12C所示通孔圖案1232c或圖15C所示通孔圖案1532a及通孔圖案1532c。
在方法200的操作208中，在第二導電特徵圖案之上放置第二通孔圖案。
在一些實施例中，方法200的第二通孔圖案包括以下中的至少一者：圖3所示通孔圖案326或通孔圖案336、圖9E、圖 10C及圖11C所示通孔圖案932b、圖12C所示通孔圖案1232c或圖15C所示通孔圖案1532b及通孔圖案1532d。
將方法200的第一通孔圖案或第二通孔圖案中的至少一者定位於通孔-0(via-0，V0)層級處。在一些實施例中，V0層級位於第一佈局層級與第二佈局層級之間。在一些實施例中，V0層級位於M0層級與M1層級之間。
在方法200的操作210中，在第一組候選佈線軌道中的第一佈線軌道中放置第三導電特徵圖案。在一些實施例中，第三導電特徵圖案與第一導電特徵圖案及第二導電特徵圖案交疊。
在一些實施例中，第一通孔圖案位於第一導電特徵圖案與第三導電特徵圖案之間。在一些實施例中，第一通孔圖案將第一導電特徵圖案與第三導電特徵圖案耦合於一起。
在一些實施例中，第二通孔圖案位於第二導電特徵圖案與第三導電特徵圖案之間。在一些實施例中，第二通孔圖案將第二導電特徵圖案與第三導電特徵圖案耦合於一起。
在一些實施例中，在第一組候選佈線軌道中的第一佈線軌道中放置第三導電特徵圖案。在一些實施例中，由於與已位於第一佈線軌道中且位於第二佈局層級上的另一導電特徵圖案(更詳細地論述於圖3至圖4中)不存在矛盾或衝突(conflict)、藉此減少當在佈局設計中放置單元時實行重新佈線(rerouting)的需要，因此藉由在第一佈線軌道中放置第三導電特徵圖案，所述第三導電特徵圖案會被成功地放置於第二佈局層級中的未佔用佈線軌道 中。
在一些實施例中，藉由使用方法100至方法200，將第一佈局放置至佈局設計中是相較於其他方式而言更靈活的APR放置方案。
在一些實施例中，重複進行方法200以將第一電路的第三接腳與第四接腳彼此連接(如以上針對操作114所論述)。
儘管方法200被闡述為將第一導電特徵圖案(例如，第一接腳)與第二導電特徵圖案(例如，第二接腳)中的至少一者連接在一起，然而將其他數目的導電特徵圖案(例如，接腳)連接在一起亦處於本揭露的範圍內。舉例而言，在一些實施例中，操作114至少包括將第一電路的第一接腳、第二接腳及第三接腳彼此連接。在該些實施例中，方法200更包括放置第三通孔圖案，例如圖12C中的通孔圖案1232c。
在一些實施例中，不實行操作202、操作204、操作206、操作208或操作210中的一或多者。在一些實施例中，方法200的其他操作次序亦處於本揭露的範圍內。方法200包括示例性操作，但所述操作未必以所示次序實行。根據所揭露實施例的精神及範圍，可對操作適當地進行組合、劃分、添加、替換、改變次序及/或去除。
在一些實施例中，方法200的操作202至操作210中的一或多者由處理裝置(例如，處理器1902(圖19))實行，所述處理裝置被配置成執行用於將第一電路改變為第二電路的指令。
圖3是根據一些實施例的積體電路的對應佈局300的圖。
在一些實施例中，佈局300是方法100至方法200的一或多個操作的非限制性實例。
在一些實施例中，佈局300是方法100的操作106及操作110的非限制性實例。舉例而言，根據一些實施例，藉由方法100的操作110將佈局300A放置至部分301A的區350中，且藉由方法100的操作110將佈局300A放置至部分301B的區352中。
在一些實施例中，佈局300A對應於方法100的操作106之後的第一佈局，且部分301A至部分301B中的每一者對應於方法100的操作110之後的佈局設計。
佈局300包括佈局300A以及部分301A及部分301B。部分301A包括單元320A1及單元320B至單元320E。部分301B包括單元320A2及單元320B至單元320E。
佈局300A包括導電特徵圖案302及導電特徵圖案304，導電特徵圖案302與導電特徵圖案304在第一方向X上延伸且在第二方向Y上彼此分離。導電特徵圖案302及導電特徵圖案304位於第一佈局層級上。
導電特徵圖案302是方法100至方法200的第一導電特徵圖案，因此不再予以贅述。導電特徵圖案302對應於方法100至方法200的第一接腳，因此不再予以贅述。
導電特徵圖案304是方法100至方法200的第二導電特 徵圖案，因此不再予以贅述。導電特徵圖案304對應於方法100至方法200的第二接腳，因此不再予以贅述。
佈局300A更包括導電特徵圖案306，導電特徵圖案306在第二方向Y上延伸且與導電特徵圖案304交疊。導電特徵佈局圖案306位於第二佈局層級上且位於佈線軌道T3中。
佈局300A更包括其中可在佈線軌道T1至佈線軌道T2中放置附加導電特徵圖案的區308。在一些實施例中，區308對應於方法100至方法200的一或多個斷開連接的接腳所將位於的區。在一些實施例中，區308亦被稱為未使用的M1區。
在一些實施例中，單元320A1、單元320A2及單元320B至單元320E中的每一者對應於方法100的操作110之後的佈局設計的標準單元區。單元320B至單元320E相鄰於單元320A1及單元320A2。單元320A1及單元320A2位於單元320B至單元320E的中心區中。換言之，單元320A1及單元320A2由單元320B至單元320E環繞或包封。
導電特徵圖案322及導電特徵圖案332是方法200的第三導電特徵圖案，因此不再予以贅述。通孔圖案324及通孔圖案334是方法200的第一通孔圖案，因此不再予以贅述。通孔圖案326及通孔圖案336是方法200的第二通孔圖案，因此不再予以贅述。
在方法100及方法200的執行期間，會產生作為方法100的操作106之後的第一佈局的佈局300A。之後，在操作110 中，藉由APR工具將佈局300A放置至部分301A的區350中，且藉由APR工具將佈局300A放置至部分301B的區352中。
部分301A包括導電特徵圖案321，導電特徵圖案321在第二方向Y上延伸且位於第二佈局層級上。導電特徵圖案321相似於導電特徵圖案322，因此不再予以贅述。導電特徵圖案321延伸穿過單元320B、單元320E及單元320A1。在一些實施例中，在放置及佈線期間，將APR工具配置成在部分301A的佈線軌道T1中自動地放置導電特徵圖案321。在操作202的執行期間，由於部分301A中的佈線軌道T2未被導電特徵圖案佔用，因此自所述一組候選佈線軌道T1至T3選擇佈線軌道T2作為第一佈線軌道。在操作202的執行期間，由於部分301A中的佈線軌道T1被導電特徵圖案321佔用，因此不自所述一組候選佈線軌道T1至T3選擇佈線軌道T1作為第一佈線軌道。
之後，在操作206中，在導電特徵圖案322之上放置通孔圖案324。之後，在操作208中，在導電特徵圖案322之上放置通孔圖案326。之後，在操作210中，在佈線軌道T2中放置導電特徵圖案322。
部分301B包括導電特徵圖案331，導電特徵圖案331在第二方向Y上延伸且位於第二佈局層級上。導電特徵圖案331相似於導電特徵圖案332，因此不再予以贅述。導電特徵圖案331延伸穿過單元320B、單元320E及單元320A2。在一些實施例中，在放置及佈線期間，將APR工具配置成在部分301B的佈線軌道T2 中自動地放置導電特徵圖案331。在操作202的執行期間，由於部分301B中的佈線軌道T1未被導電特徵圖案佔用，因此自所述一組候選佈線軌道T1至T3選擇佈線軌道T1作為第一佈線軌道。在操作202的執行期間，由於部分301B中的佈線軌道T2被導電特徵圖案331佔用，因此不自所述一組候選佈線軌道T1至T3選擇佈線軌道T2作為第一佈線軌道。
之後，在操作206中，在導電特徵圖案322之上放置通孔圖案334。之後，在操作208中，在導電特徵圖案322之上放置通孔圖案336。之後，在操作210中，在佈線軌道T1中放置導電特徵圖案332。
在一些實施例中，佈局300A會增加佈線靈活性且具有更靈活的設計，此乃因相較於在第二佈局層級中具有固定導電特徵圖案且對於每一不同被佔用佈線軌道使用不同佈局設計的其他方式而言，用於導電特徵圖案322或導電特徵圖案332的候選佈線軌道能夠基於可用佈線軌道或未佔用佈線軌道來調整。
在一些實施例中，藉由使第一接腳與第二接腳在第一電路內斷開連接，第一電路的第一佈局更靈活，此乃因在操作110的APR階段期間，相較於其中將第一接腳與第二接腳連接在一起的導電特徵圖案位於固定佈線軌道中而可能與已位於所述固定佈線軌道中的另一導電特徵圖案發生矛盾或衝突、從而當在佈局設計中放置單元時導致重新佈線的其他方式而言，將第一接腳與第二接腳連接在一起的第三導電特徵圖案可放置於一定數目的未佔用 佈線軌道中。
方法100至方法200的執行的其他變型亦處於本揭露的範圍內。
在一些實施例中，佈局300會達成以上所論述益處中的一或多者。
佈局300中元件的其他配置、在其他佈局層級上的其他佈置方式或其他數量亦處於本揭露的範圍內。
圖4是根據一些實施例的積體電路的對應佈局400的圖。
在一些實施例中，佈局400是方法100至方法200的一或多個操作的又一非限制性實例。
在一些實施例中，佈局400是方法100的操作106及操作110的非限制性實例。舉例而言，根據一些實施例，藉由方法100的操作110將佈局400A放置至單元440B的區450中，且藉由方法100的操作110將佈局400A放置至單元440D的區452中。
在一些實施例中，佈局400A對應於方法100的操作106之後的第一佈局。佈局400B對應於並非藉由方法100而產生的佈局。舉例而言，佈局400B包括連接在一起的第一接腳(例如，導電特徵圖案402a)與第二接腳(例如，導電特徵圖案404b)。
佈局400包括佈局400A、佈局400B及單元440A至單元440E。
佈局400A包括導電特徵圖案402a及導電特徵圖案404a。
佈局400B包括導電特徵圖案402b、導電特徵圖案404b及導電特徵圖案410。
導電特徵圖案402a及導電特徵圖案402b相似於導電特徵圖案302，導電特徵圖案404a及導電特徵圖案404b相似於導電特徵圖案304，且導電特徵圖案410相似於導電特徵圖案322，因此不再予以贅述。
導電特徵圖案402a是方法100至方法200的第一導電特徵圖案，且導電特徵圖案404a是方法100至方法200的第二導電特徵圖案，因此不再予以贅述。導電特徵圖案402a對應於方法100至方法200的第一接腳，導電特徵圖案404a對應於方法100至方法200的第二接腳，因此不再予以贅述。
佈局400A更包括其中可在佈線軌道T1至佈線軌道T7中放置附加導電特徵圖案的區。
佈局400B更包括其中可在佈線軌道T1至佈線軌道T2及佈線軌道T4至佈線軌道T7中放置附加導電特徵圖案的區。導電特徵佈局圖案410位於第二佈局層級上且位於佈線軌道T3中。
在一些實施例中，單元440A至單元440E中的每一者對應於方法100的操作110之後的佈局設計的標準單元區。
單元440B包括軌道T3中的固定電源軌條圖案420。單元440D包括軌道T6中的固定電源軌條圖案420。
在方法100及方法200的執行期間，會產生作為方法100的操作106之後的第一佈局的佈局400A。
之後，在操作110中，藉由APR工具將佈局400A放置至單元440B的區450中，此乃因軌道T3中的固定電源軌條圖案420不與佈局400A的第二佈局層級中的其他導電特徵圖案矛盾或衝突。換言之，佈局400A不在第二佈局層級中包括定位於佈線軌道T1至佈線軌道T7內的導電特徵圖案，且因此佈局400A的第二佈局層級中的導電特徵圖案均不與軌道T3中的固定電源軌條圖案420矛盾或衝突。
之後，在操作110中，藉由APR工具將佈局400A放置至單元440D的區452中，此乃因軌道T6中的固定電源軌條圖案420不與佈局400A的第二佈局層級中的其他導電特徵圖案矛盾或衝突。換言之，佈局400A不在第二佈局層級中包括定位於佈線軌道T1至佈線軌道T7內的導電特徵圖案，且因此佈局400A的第二佈局層級中的導電特徵圖案均不與軌道T6中的固定電源軌條圖案420矛盾或衝突。
可將佈局400B放置至單元440B的區452中，此乃因軌道T6中的固定電源軌條圖案420不與佈局400B的導電特徵圖案410矛盾或衝突。然而，無法將佈局400B放置至單元440B的區450中，此乃因軌道T3中的固定電源軌條圖案420與佈局400B的導電特徵圖案410矛盾或衝突。在該些方式中，為了克服第二佈局層級中的被佔用佈線軌道與佈局400B中的導電特徵圖案之間的矛盾或衝突，會產生電性等效(electrical equivalence，EEQ)單元來模仿佈局400B的功能，但將導電特徵圖案410在第一方向 X上移位至另一佈線軌道中。然而，使用EEQ單元會最大地增大標準單元庫的大小。
在一些實施例中，藉由使用方法100至方法200，本揭露不會產生EEQ單元，藉此減小標準單元庫的大小。在一些實施例中，減小標準單元庫的大小使得標準單元庫佔用相較於其他方式而言更少的記憶體(例如，圖19所示記憶體1904)。在一些實施例中，由於佔用更少的記憶體，因此圖19所示系統19具有相較於其他方式而言改善的效能，此乃因圖19所示系統19具有更多可用於其他應用的記憶體。在一些實施例中，由於標準單元庫的大小減小、藉此相較於其他方式而言改善圖19所示系統19的效能，因此產生標準單元庫中的每一標準單元的時間減少。
在一些實施例中，佈局400的佈局400A會提高佈線靈活性且具有更靈活的設計，此乃因相較於具有固定導電特徵圖案410且將對於每一不同被佔用佈線軌道使用不同佈局設計/EEQ的佈局400B而言，對導電特徵圖案402a與導電特徵圖案404a進行連接的導電特徵圖案可基於可用佈線軌道或未佔用佈線軌道來調整。在一些實施例中，佈局400A可在不使用附加EEQ單元的情況下達成100%的放置靈活性。
在一些實施例中，佈局400的佈局400A會達成以上所論述益處中的一或多者。
佈局400中元件的其他配置、在其他佈局層級上的其他佈置方式或其他數量亦處於本揭露的範圍內。
圖5是根據一些實施例的將第一接腳與第二接腳指定為欲連接在一起的第一接腳群組的方法500的流程圖。
方法500是方法100(圖1)的操作104的實施例。
應理解，可在圖5中所繪示方法500之前、期間及/或之後實行附加操作，且一些其他製程在本文中可能僅被簡要闡述。在一些實施例中，方法500可用於將第一接腳與第二接腳指定為欲連接在一起的第一接腳群組，例如以下中的至少一者：圖7A至圖7C所示群組702a、群組702b、群組702c或群組702d、圖9B及圖9E所示群組G1、圖10A及圖10D所示群組G2、圖11A及圖11D所示群組G3、圖12A及圖12D所示群組G4或圖15A及圖15D所示群組G5及群組G6。
在方法500的操作502中，利用共用標籤將第一接腳與第二接腳指定為或標記為第一組欲連接接腳。在一些實施例中，利用共用標籤將第一接腳與第二接腳指定為或標記為第一組欲連接接腳，以使得操作110中的APR工具得知哪些接腳應連接在一起。
在一些實施例中，方法500的共用標籤包括以下中的至少一者：圖7A及圖7C中的接腳標籤B、圖7A及圖7C中的接腳標籤C、圖9B至圖9E中的接腳標籤MJ1、圖11A至圖11D中的接腳標籤MJ3、圖12A至圖12D中的接腳標籤MJ4或圖15A至圖15D中的接腳標籤MJ5或接腳標籤MJ6。
在一些實施例中，方法500的第一組欲連接接腳包括以下中的至少一者：圖7A所示接腳704a及接腳706a、圖7C所示 接腳704c及接腳706c、圖7C所示接腳704d及接腳706d、圖9B至圖9E所示接腳JP1至接腳JP2、圖11A至圖11D所示接腳JP3至接腳JP4、圖12A至圖12D所示接腳JP5至接腳JP7、圖13A至圖13B所示接腳+IN、接腳+Internal及接腳+Z或圖15A至圖15D所示接腳JP13至接腳JP17。
在方法500的操作504中，將第一組欲連接接腳指定為欲連接在一起的第一接腳群組。在一些實施例中，將第一組欲連接接腳指定為欲連接在一起的第一接腳群組，以使得操作110中的APR工具得知哪些接腳應連接在一起。
在一些實施例中，圖7A所示佈局700A及圖7C所示佈局700C示出方法500的非限制性實例。
儘管方法500被闡述為將第一接腳與第二接腳指定為欲連接在一起的第一接腳群組，然而其他數目的接腳亦可被指定為欲連接在一起的第一接腳群組且亦處於本揭露的範圍內。
在一些實施例中，方法500會達成本揭露內所論述益處中的一或多者。
圖6是根據一些實施例的將第一接腳與第二接腳指定為欲連接在一起的第一接腳群組的方法600的流程圖。
方法600是方法100(圖1)的操作104的實施例。應理解，可在圖6中所繪示方法600之前、期間及/或之後實行附加操作，且一些其他製程在本文中可能僅被簡要闡述。在一些實施例中，方法600可用於將第一接腳與第二接腳指定為欲連接在一起 的第一接腳群組，例如以下中的至少一者：圖7A至圖7C所示群組702a、群組702b、群組702c或群組702d、圖9B及圖9E所示群組G1、圖10A及圖10D所示群組G2、圖11A及圖11D所示群組G3、圖12A及圖12D所示群組G4或圖15A及圖15D所示群組G5及群組G6。
在方法600的操作602中，利用第一標籤將第一接腳指定為或標記為第一欲連接接腳，且利用第二標籤將第二接腳指定為或標記為第二欲連接接腳。
在一些實施例中，利用第一標籤對第一接腳進行指定或標記，且利用第二標籤對第二接腳進行指定或標記，以使得操作110中的APR工具得知應連接在一起的接腳的標籤或名稱。
在一些實施例中，方法500的第一標籤包括以下中的至少一者：圖7B中的接腳標籤B、圖10A至圖10E中的接腳標籤MJ1、圖14B中的接腳標籤JP8、接腳標籤JP9、接腳標籤JP10、接腳標籤JP11或接腳標籤JP12中的至少一者。
在一些實施例中，方法500的第二標籤包括以下中的至少一者：圖7B中的接腳標籤C、圖10A至圖10E中的接腳標籤MJ2、或者圖14B中的接腳標籤JP8、接腳標籤JP9、接腳標籤JP10、接腳標籤JP11或接腳標籤JP12中的至少另一者。
在方法600的操作604中，將第一欲連接接腳及第二欲連接接腳指定為第一組欲連接接腳。在一些實施例中，將第一欲連接接腳及第二欲連接接腳指定為第一組欲連接接腳，以使得操作 110中的APR工具得知佈局的哪一區包括應連接在一起的接腳。
在一些實施例中，方法600的第一組欲連接接腳包括以下中的至少一者：圖7B所示接腳704b及接腳706b、圖10A至圖10E所示接腳JP1至接腳JP2、或者圖14B中的接腳JP8、接腳JP9、接腳JP10、接腳JP11及接腳JP12。
在方法600的操作606中，將第一組欲連接接腳指定為欲連接在一起的第一接腳群組。在一些實施例中，將第一組欲連接接腳指定為欲連接在一起的第一接腳群組，以使得操作110中的APR工具得知哪些接腳應連接在一起。
在一些實施例中，圖7B所示佈局700B示出方法600的非限制性實例。
儘管方法600被闡述為將第一接腳與第二接腳指定為欲連接在一起的第一接腳群組，然而其他數目的接腳亦可被指定為欲連接在一起的第一接腳群組且亦處於本揭露的範圍內。
在一些實施例中，方法600會達成本揭露內所論述益處中的一或多者。
圖7A至圖7C是根據一些實施例的積體電路的對應佈局700A至佈局700C的對應圖。
在一些實施例中，佈局700A至佈局700C是方法500至方法600的一或多個操作的非限制性實例。
在一些實施例中，佈局700A是方法500的非限制性實例。舉例而言，根據一些實施例，佈局700A對應於欲連接在一起 的第一接腳群組在方法500的操作504之後的佈局。
在一些實施例中，佈局700B是方法600的非限制性實例。舉例而言，根據一些實施例，佈局700B對應於欲連接在一起的第一接腳群組在方法500的操作506之後的佈局。
在一些實施例中，佈局700C是方法500及方法600的非限制性實例。舉例而言，根據一些實施例，佈局700C對應於欲連接在一起的第一接腳群組在方法500的操作504之後的佈局以及欲連接在一起的第二接腳群組在方法600的操作606之後的佈局。
佈局700A包括導電特徵圖案704a、導電特徵圖案706a及導電特徵圖案708a。在一些實施例中，導電特徵圖案704a、導電特徵圖案706a及導電特徵圖案708a相似於導電特徵圖案302或導電特徵圖案304，因此不再予以贅述。
導電特徵圖案704a對應於方法100至方法200及方法500的第一接腳，導電特徵圖案706a對應於方法100至方法200及方法500的第二接腳，因此不再予以贅述。導電特徵圖案704a是方法100至方法200及方法500的第一導電特徵圖案，且導電特徵圖案706a是方法100至方法200及方法500的第二導電特徵圖案，因此不再予以贅述。
在方法500的執行期間，在操作502中，利用共用標籤(例如，「B」)將導電特徵圖案704a(例如，第一接腳)及導電特徵圖案704a(例如，第二接腳)指定為或標記為第一組欲連接接 腳。之後，在操作504中，將第一組欲連接接腳指定為欲連接在一起的第一接腳群組702a。
佈局700B包括導電特徵圖案704b、導電特徵圖案706b及導電特徵圖案708b。在一些實施例中，導電特徵圖案704b、導電特徵圖案706b及導電特徵圖案708b相似於導電特徵圖案302或導電特徵圖案304，因此不再予以贅述。
導電特徵圖案704b對應於方法100至方法200及方法600的第一接腳，導電特徵圖案706b對應於方法100至方法200及方法600的第二接腳，導電特徵圖案708b對應於方法100至方法200及方法600的第三接腳，因此不再予以贅述。導電特徵圖案704b是方法100至方法200及方法600的第一導電特徵圖案，導電特徵圖案706b是方法100至方法200及方法600的第二導電特徵圖案，且導電特徵圖案708b是方法100至方法200及方法600的第三導電特徵圖案，因此不再予以贅述。
在方法600的執行期間，在操作602中，利用標籤(例如，「B」)將導電特徵圖案704b(例如，第一接腳)指定為或標記為第一欲連接接腳，利用標籤(例如，「C」)將導電特徵圖案706b(例如，第二接腳)指定為或標記為第二欲連接接腳，且利用標籤(例如，「A」)將導電特徵圖案708b(例如，第三接腳)指定為或標記為第三欲連接接腳。之後，在方法600的操作604中，將第一欲連接接腳、第二欲連接接腳及第三欲連接接腳指定為第一組欲連接接腳。之後，在操作606中，將第一組欲連接接腳指定為欲 連接在一起的第一接腳群組702b。
佈局700C包括導電特徵圖案704c、導電特徵圖案706c及導電特徵圖案708c。在一些實施例中，導電特徵圖案704c、導電特徵圖案706c及導電特徵圖案708c相似於導電特徵圖案302或導電特徵圖案304，因此不再予以贅述。
導電特徵圖案704c對應於方法100至方法200及方法500的第一接腳，導電特徵圖案706c對應於方法100至方法200及方法500的第二接腳，因此不再予以贅述。導電特徵圖案704c是方法100至方法200及方法500的第一導電特徵圖案，且導電特徵圖案706c是方法100至方法200及方法500的第二導電特徵圖案，因此不再予以贅述。
在方法500的執行期間，在操作502中，利用共用標籤(例如，「B」)將導電特徵圖案704c(例如，第一接腳)及導電特徵圖案704c(例如，第二接腳)指定為或標記為第一組欲連接接腳。之後，在操作504中，將第一組欲連接接腳指定為欲連接在一起的第一接腳群組702c。
佈局700C更包括導電特徵圖案704d、導電特徵圖案706d及導電特徵圖案708d。在一些實施例中，導電特徵圖案704d、導電特徵圖案706d及導電特徵圖案708d相似於導電特徵圖案302或導電特徵圖案304，因此不再予以贅述。
導電特徵圖案704d對應於方法100至方法200及方法600的第一接腳，導電特徵圖案706d對應於方法100至方法200 及方法600的第二接腳，導電特徵圖案708d對應於方法100至方法200及方法600的第三接腳，因此不再予以贅述。導電特徵圖案704d是方法100至方法200及方法600的第一導電特徵圖案，導電特徵圖案706d是方法100至方法200及方法600的第二導電特徵圖案，且導電特徵圖案708d是方法100至方法200及方法600的第三導電特徵圖案，因此不再予以贅述。
在方法600的執行期間，在操作602中，利用標籤(例如，「C」)將導電特徵圖案704d(例如，第一接腳)指定為或標記為第一欲連接接腳，利用標籤(例如，「D」)將導電特徵圖案706d(例如，第二接腳)指定為或標記為第二欲連接接腳，且利用標籤(例如，「C」)將導電特徵圖案708d(例如，第三接腳)指定為或標記為第三欲連接接腳。之後，在方法600的操作604中，將第一欲連接接腳、第二欲連接接腳及第三欲連接接腳指定為第二組欲連接接腳。之後，在操作606中，將第二組欲連接接腳指定為欲連接在一起的第二接腳群組702d。
佈局700A至佈局700C的其他配置亦處於本揭露的範圍內。
在一些實施例中，佈局700A至佈局700C會達成本揭露內所論述益處中的一或多者。
圖8是根據一些實施例的積體電路的佈局800的圖。
在一些實施例中，佈局800是方法100至方法200的一或多個操作的又一非限制性實例。
在一些實施例中，佈局800對應於方法100的操作106之後的第一佈局。
在一些實施例中，佈局800是方法200的操作202的選擇第一組候選佈線軌道中的第一佈線軌道的非限制性實例，因此不再予以贅述。舉例而言，根據一些實施例，佈局800對應於方法100的操作106之後的第一佈局，APR工具然後在方法200的操作202中根據設計準則來選擇第一組候選佈線軌道中的第一佈線軌道作為所選擇佈線軌道，且然後APR工具在方法200的操作210中將第三導電特徵圖案放置至所選擇佈線軌道中。
佈局800包括導電特徵圖案802、導電特徵圖案804、導電特徵圖案840、導電特徵圖案844、導電特徵圖案846及導電特徵圖案850。
導電特徵圖案802及導電特徵圖案804相似於圖4所示導電特徵圖案404a及導電特徵圖案404b，導電特徵佈局圖案840、導電特徵佈局圖案844、導電特徵佈局圖案846及導電特徵佈局圖案850相似於圖4中的導電特徵佈局圖案402a，因此不再予以贅述。
導電特徵圖案802是方法100至方法200的第一導電特徵圖案，且導電特徵圖案804是方法100至方法200的第二導電特徵圖案，因此不再予以贅述。導電特徵圖案802對應於方法100至方法200的第一接腳，導電特徵圖案804對應於方法100至方法200的第二接腳，因此不再予以贅述。
佈局800更包括佈線軌道T1至佈線軌道T7。在一些實施例中，佈線軌道T2至佈線軌道T3及佈線軌道T5對應於方法200的第一組候選佈線軌道，因此不再予以贅述。
導電特徵佈局圖案850位於第二佈局層級上，且位於佈線軌道T4中。導電特徵佈局圖案840位於第二佈局層級上，且位於佈線軌道T1中。導電特徵佈局圖案844位於第二佈局層級上，且位於佈線軌道T6中。導電特徵佈局圖案846位於第二佈局層級上，且位於佈線軌道T7中。
由於佈線軌道T2至佈線軌道T3及佈線軌道T5未被第二佈局層級中的導電特徵圖案佔用，因此可在佈線軌道T2至佈線軌道T3及佈線軌道T5中放置第二佈局層級中的附加導電特徵圖案。然而，在方法200的操作202中選擇第一組候選佈線軌道中的第一佈線軌道是基於設計準則。在一些實施例中，設計準則包括APR工具被配置成基於單元用途來選擇效能、功率、面積(performance,power,area，PPA)或可佈線性(routability)。換言之，根據一些實施例，APR工具被配置成在佈局的PPA與可佈線性之間進行折衷(tradeoff)。
舉例而言，若佈局800包括低數目LN個被佔用M1佈線軌道，則可用於在操作202中選擇第一組候選佈線軌道中的第一佈線軌道的未佔用M1佈線軌道的數目較大，且然後在操作202期間，將EDA工具配置成使PPA優先於可佈線性，以便使APR最佳化。在一些實施例中，低數目LN個被佔用M1佈線軌道是佈 線軌道總數的小於一半為被佔用M1佈線軌道的單元。
在一些實施例中，當藉由EDA工具而使PPA優先於可佈線性時，則將EDA工具配置成藉由使操作210中所放置的導電特徵圖案(例如，第三導電特徵圖案)與第二佈局層級中現有的導電特徵圖案(例如，導電特徵圖案850)之間的距離最大化來選擇使M1層中的電容減小的佈線軌道。舉例而言，如圖8中所示，佈線軌道T2與被佔用佈線軌道T4之間的距離D1大於被佔用佈線軌道T4與佈線軌道T3及佈線軌道T5之間的距離D2。因此，在此非限制性實例中，根據一些實施例，若針對佈局800藉由EDA工具而使PPA優先於可佈線性，則將EDA工具配置成選擇佈線軌道T2，以便使PPA最佳化並使導電特徵圖案850與將放置於佈線軌道T2中的導電特徵圖案(例如，第三導電特徵圖案)之間的電容減小。
舉例而言，在一些實施例中，當藉由EDA工具而使PPA優先於可佈線性時，則將EDA工具配置成選擇不直接挨著M1層中的被佔用佈線軌道(例如，現有的導電特徵圖案(例如，導電特徵圖案850))的佈線軌道。
舉例而言，若佈局800包括高數目HN個被佔用M1佈線軌道，則可用於在操作202中選擇第一組候選佈線軌道中的第一佈線軌道的未佔用M1佈線軌道的數目較小，且然後在操作202期間，將EDA工具配置成使可佈線性優先於PPA，以便確保佈局具有足夠的佈線。在一些實施例中，高數目HN個被佔用M1佈線 軌道是佈線軌道總數的大於一半的數目為被佔用M1佈線軌道的單元。在一些實施例中，被佔用M1佈線軌道的高數目HN大於被佔用M1佈線軌道的低數目LN。
在一些實施例中，當藉由EDA工具而使可佈線性優先於PPA時，則將EDA工具配置成選擇直接挨著M1層中的被佔用佈線軌道(例如，現有的導電特徵圖案(例如，導電特徵圖案850))的佈線軌道。在該些實施例中，當藉由EDA工具而使可佈線性優先於PPA時，M1層中的導電特徵圖案的可佈線性優先於來自M1層的電容。舉例而言，根據一些實施例，若針對佈局800藉由EDA工具而使可佈線性優先於PPA，則將EDA工具配置成選擇佈線軌道T3或佈線軌道T5而非佈線軌道T2，以便在佈局800中提供更多的M1層佈線選項，且將在佈線軌道T3或佈線軌道T5中放置導電特徵圖案(例如，第三導電特徵圖案)。
在一些實施例中，藉由利用佈局800及方法100至方法200的特徵，相較於其中在單元層級處選擇具有最佳PPA的M1放置、從而使得在APR層級處進行佈線較本揭露的情形更困難的其他方式而言，本揭露能夠基於單元用途來選擇PPA或可佈線性。
佈局800的其他配置亦處於本揭露的範圍內。
在一些實施例中，佈局800會達成本揭露內所論述益處中的一或多者。
圖9A是根據一些實施例的積體電路900A的電路圖。圖9B是根據一些實施例的積體電路900B的電路圖。圖9C是根 據一些實施例的積體電路900B的佈局900C的圖。圖9D是根據一些實施例的積體電路900E的佈局900D的圖。圖9E是根據一些實施例的積體電路900E的電路圖。圖9F是根據一些實施例的積體電路900B的Verilog網路連線表900F的圖。圖9G是根據一些實施例的積體電路900D的剖視圖。
圖9A是根據一些實施例的積體電路900A的電路圖。
在一些實施例中，積體電路900A是及閘。及閘是用於例示，其他類型的電路亦處於本揭露的範圍內。
積體電路900A包括耦合至n通道金屬氧化物半導體(n-channel metal oxide semiconductor，NMOS)電晶體N1、NMOS電晶體N2及NMOS電晶體N3的p通道金屬氧化物半導體(p-channel metal oxide semiconductor，PMOS)電晶體P1、PMOS電晶體P2及PMOS電晶體P3。
PMOS電晶體P1的閘極端子與NMOS電晶體N1耦合於一起，且被配置為輸入節點A1。PMOS電晶體P2的閘極端子與NMOS電晶體N2耦合於一起，且被配置為輸入節點A2。
PMOS電晶體P1的源極端子與PMOS電晶體P2的源極端子耦合至電壓供應器VDD。NMOS電晶體N2的源極端子耦合至參考電壓供應器VSS。NMOS電晶體N1的源極端子與NMOS電晶體N2的汲極端子彼此耦合。
PMOS電晶體P1的汲極端子、PMOS電晶體P2的汲極端子、NMOS電晶體N1的汲極端子、PMOS電晶體P3的閘極端 子及NMOS電晶體N3的閘極端子中的每一者耦合於一起。
PMOS電晶體P3的汲極端子與NMOS電晶體N3的汲極端子耦合於一起，且被配置為輸出節點Z。PMOS電晶體P3的源極端子耦合至電壓供應器VDD。NMOS電晶體N3的源極端子耦合至參考電壓供應器VSS。
PMOS電晶體P3及NMOS電晶體N3耦合至輸出節點Z。PMOS電晶體P3及NMOS電晶體N3是反相器(未標記)。PMOS電晶體P3的閘極端子與NMOS電晶體N3的閘極端子耦合於一起，且被配置為所述反相器的輸入節點。
在一些實施例中，一或多個汲極或源極可彼此互換或對調。
圖9B是根據一些實施例的積體電路900B的電路圖。
積體電路900B是圖9A所示及閘的非功能性表示形式。積體電路900B是圖1至圖2所示方法100至方法200的第一電路的實施例。在一些實施例中，積體電路900B是由圖9E所示Verilog網路連線表的佈局900E產生。
積體電路900B包括PMOS電晶體P1、PMOS電晶體P2及PMOS電晶體P3、NMOS電晶體N1、NMOS電晶體N2及NMOS電晶體N3、接腳JP1至接腳JP2、群組G1及接腳標籤MJ1。
積體電路900B是圖9A所示積體電路900A的變型，因此不再予以贅述。相較於圖9A所示積體電路900A而言，圖9B中的NMOS電晶體N1的汲極不連接至PMOS電晶體P1的汲極端 子、PMOS電晶體P2的汲極端子、PMOS電晶體P3的閘極端子及NMOS電晶體N3的閘極端子。
積體電路900B對應於圖1所示方法100的在操作104之後的第一電路，因此不再予以贅述。積體電路900B對應於圖5所示方法500在操作504之後的第一電路，因此不再予以贅述。
接腳JP1對應於方法100至方法200及方法500的第一接腳，且是PMOS電晶體P1的汲極端子、PMOS電晶體P2的汲極端子、PMOS電晶體P3的閘極端子及NMOS電晶體N3的閘極端子的接腳或節點。
接腳JP2對應於方法100至方法200及方法500的第二接腳，且是NMOS電晶體N1的汲極的接腳或節點。
接腳標籤MJ1對應於方法500的共用標籤，因此不再予以贅述。
群組G1對應於方法100及方法500的第一接腳群組，因此不再予以贅述。
在方法500的執行期間，在操作502中，利用共用標籤(例如，接腳標籤MJ1)將接腳JP1及接腳JP2指定為或標記為第一組欲連接接腳。之後，在操作504中，將第一組欲連接接腳指定為欲連接在一起的第一接腳群組(例如，群組G1)。
圖9C是根據一些實施例的積體電路900B的佈局900C的圖。
佈局900C是圖1至圖2所示方法100至方法200的第 一佈局的實施例。在一些實施例中，佈局900C是基於積體電路900B的示意圖或圖9E所示Verilog網路連線表的佈局900E而產生。在一些實施例中，佈局900C儲存於圖19中的標準單元庫1920中。
佈局900C對應於圖1所示方法100的在操作106或操作108中的至少一者之後的第一佈局，因此不再予以贅述。
在一些實施例中，佈局900C可用於製造積體電路，例如圖9G所示積體電路900G或圖20所示IC裝置2060。
佈局900C包括氧化物擴散(oxide diffusion，OD)層級或主動層級(active level)、閘極(POLY)層級、擴散上覆金屬(metal over diffusion，MD)層級、金屬-0(metal-0，M0)層級、閘極上覆通孔(via over gate，VG)層級或擴散上覆通孔(via over diffusion，VD)層級的一或多個特徵。為了易於例示，未示出來自其他層級的特徵。
佈局900C包括在第一方向X上延伸的一或多個主動區圖案902a或902b(統稱為「一組主動區圖案902」)。
所述一組主動區圖案902中的主動區圖案902a、主動區圖案902b在第二方向Y上彼此分離。在一些實施例中，所述一組主動區圖案902可用於製造對應的一組主動區。主動區圖案902a、主動區圖案902b可用於製造積體電路900E的對應的主動區902a’、主動區902b’。
在一些實施例中，所述一組主動區圖案902被稱為氧化 物擴散(OD)區，其界定積體電路的源極擴散區或汲極擴散區。
在一些實施例中，所述一組主動區圖案902中的主動區圖案902a可用於製造積體電路900B、積體電路900E、積體電路1000A、積體電路1000D、積體電路1100A、積體電路1100D、積體電路1200A、積體電路1200D、積體電路1500A或積體電路1500D的PMOS電晶體的源極區及汲極區，且所述一組主動區圖案902中的主動區圖案902b可用於製造積體電路900B、積體電路900E、積體電路1000A、積體電路1000D、積體電路1100A、積體電路1100D、積體電路1200A、積體電路1200D、積體電路1500A或積體電路1500D的NMOS電晶體的源極區及汲極區。
在一些實施例中，所述一組主動區圖案902中的主動區圖案902b可用於製造積體電路900B、積體電路900E、積體電路1000A、積體電路1000D、積體電路1100A、積體電路1100D、積體電路1200A、積體電路1200D、積體電路1500A或積體電路1500D的PMOS電晶體的源極區及汲極區，且所述一組主動區圖案902中的主動區圖案902a可用於製造積體電路900B、積體電路900E、積體電路1000A、積體電路1000D、積體電路1100A、積體電路1100D、積體電路1200A、積體電路1200D、積體電路1500A或積體電路1500D的NMOS電晶體的源極區及汲極區。
在一些實施例中，所述一組主動區圖案902位於第三佈局層級上。在一些實施例中，第三佈局層級對應於主動層級或OD層級。在一些實施例中，第三佈局層級位於第一佈局層級及第二佈 局層級下方。
在一些實施例中，主動區圖案902a可用於製造一或多個p型finFET電晶體、p型奈米片電晶體或p型奈米線電晶體的源極區及汲極區，且主動區佈局圖案902b可用於製造一或多個n型finFET電晶體、n型奈米片電晶體或n型奈米線電晶體的源極區及汲極區。
在一些實施例中，主動區圖案902b可用於製造一或多個n型finFET電晶體、n型奈米片電晶體或n型奈米線電晶體的源極區及汲極區，且主動區佈局圖案902a可用於製造一或多個p型finFET電晶體、p型奈米片電晶體或p型奈米線電晶體的源極區及汲極區。
所述一組主動區圖案902中圖案的其他配置、在其他佈局層級上的其他佈置方式或其他數量亦處於本揭露的範圍內。
佈局900C更包括在第二方向Y上延伸的一或多個閘極圖案904a、904b、904c或904d(統稱為「一組閘極圖案904」)。所述一組閘極圖案904中的閘極圖案中的每一者在第一方向X上與所述一組閘極圖案904中相鄰的閘極圖案分開一節距(pitch)(未標記)。
所述一組閘極圖案904可用於製造積體電路900B、積體電路900E、積體電路1000A、積體電路1000D、積體電路1100A、積體電路1100D、積體電路1200A、積體電路1200D、積體電路1500A或積體電路1500D的對應的一組閘極。
在一些實施例中，利用標籤「P1至P3」及標籤「N1至N3」在圖9C至圖9D、圖10B至圖10C、圖11B至圖11C、圖12B至圖12C或圖15B至圖15C中示出所述一組閘極圖案904中的閘極圖案中的每一者，標籤「P1至P3」及標籤「N1至N3」辨識藉由所述一組閘極圖案904中對應的閘極圖案而製造且為了簡便起見被省略的圖9A至圖9B、圖9E、圖10A、圖10D、圖11A、圖11D、圖12A、圖12D、圖15A或圖15D的對應電晶體。
所述一組閘極圖案904位於所述一組主動區圖案902上方。所述一組閘極圖案904定位於與第一佈局層級、第二佈局層級及第三佈局層級不同的第四佈局層級上。在一些實施例中，第四佈局對應於POLY層級。在一些實施例中，POLY層級位於OD層級上方。
所述一組閘極圖案904中圖案的其他配置、在其他佈局層級上的其他佈置方式或其他數量亦處於本揭露的範圍內。
佈局900C更包括在第二方向Y上延伸的一或多個接觸件圖案906a、906b、906c、...、906i(統稱為「一組接觸件圖案906」)。
所述一組接觸件圖案906的接觸件圖案中的每一者至少在第一方向X或第二方向Y上與所述一組接觸件圖案906中相鄰的接觸件圖案分離。
所述一組接觸件圖案906可用於製造積體電路900B、積體電路900E、積體電路1000A、積體電路1000D、積體電路1100A、 積體電路1100D、積體電路1200A、積體電路1200D、積體電路1500A或積體電路1500D的對應的一組接觸件。接觸件圖案906b、接觸件圖案906g可用於製造積體電路900E的對應的接觸件906b’、接觸件906g’。
在一些實施例中，所述一組接觸件圖案906亦被稱為一組擴散上覆金屬(MD)圖案。
在一些實施例中，所述一組接觸件圖案906中的接觸件圖案906a、接觸件圖案906b、接觸件圖案906c、...、接觸件圖案906j中的至少一者可用於製造積體電路900B、積體電路900E、積體電路1000A、積體電路1000D、積體電路1100A、積體電路1100D、積體電路1200A、積體電路1200D、積體電路1500A或積體電路1500D的NMOS電晶體或PMOS電晶體中的一者的源極端子或汲極端子。
在一些實施例中，所述一組接觸件圖案906與所述一組主動區圖案902交疊。所述一組接觸件圖案位於第五佈局層級上。在一些實施例中，第五佈局層級對應於接觸件層級或MD層級。在一些實施例中，第五佈局層級與第四佈局層級相同。在一些實施例中，第五佈局層級不同於第一佈局層級、第二佈局層級及第三佈局層級。所述一組接觸件圖案906中圖案的其他配置、在其他佈局層級上的其他佈置方式或其他數量亦處於本揭露的範圍內。
佈局900C更包括在第一方向X上延伸且位於第一佈局層級上的一或多個導電特徵圖案920a、920b、920c、920d或920e (統稱為「一組導電特徵圖案920」)。
在一些實施例中，導電特徵圖案920a對應於方法100至方法200的第一導電特徵圖案，且導電特徵圖案920e對應於方法100至方法200的第二導電特徵圖案，因此不再予以贅述。
在一些實施例中，所述一組導電特徵圖案920對應於導電特徵圖案302、導電特徵圖案304、導電特徵圖案402a、導電特徵圖案704a至導電特徵圖案704d、導電特徵圖案706a至導電特徵圖案706d或導電特徵圖案708a至導電特徵圖案708d，因此不再予以贅述。
在一些實施例中，導電特徵圖案920a對應於圖9B及圖9E中的接腳JP1，且導電特徵圖案920e對應於圖9B及圖9E中的接腳JP2，因此不再予以贅述。
所述一組導電特徵圖案920可用於製造積體電路900B、積體電路900E、積體電路1000A、積體電路1000D、積體電路1100A、積體電路1100D、積體電路1200A、積體電路1200D、積體電路1500A或積體電路1500D的對應的一組導體。導電特徵圖案920a、導電特徵圖案920e可用於製造積體電路900E的對應的導體920a’、導體920e’。
儘管所述一組導電特徵圖案920中的每一導電特徵圖案被示出為一個連續的圖案，然而在一些實施例中，所述一組導電特徵圖案920中的一或多個導電特徵圖案被劃分成二或更多個不連續的圖案。
所述一組導電特徵圖案920至少與所述一組閘極圖案904、所述一組主動區圖案902及所述一組接觸件圖案906交疊。在一些實施例中，所述一組導電特徵圖案920與佈局900C的其他佈局層級的其他下伏圖案(為了易於例示而未示出)交疊。
如圖9C中所示，在一些實施例中，所述一組導電特徵圖案920具有對應的顏色A或顏色B。顏色A或顏色B表示具有同一顏色的導電特徵圖案920欲形成於多罩幕組(multiple mask set)中的同一罩幕上，而具有不同顏色B的導電特徵圖案920欲形成於所述多罩幕組中的不同罩幕上。作為實例，在圖9C中繪示兩種顏色A與B。在一些實施例中，佈局900C中存在大於或小於兩種顏色。
在一些實施例中，導電特徵圖案920a、導電特徵圖案920b、導電特徵圖案920c、導電特徵圖案920d或導電特徵圖案920e對應於佈局900C中的5個M0佈線軌道。其他數目的M0佈線軌道亦處於本揭露的範圍內。
所述一組導電特徵圖案920的其他寬度亦處於本揭露的範圍內。所述一組導電特徵圖案920中圖案的其他配置、在其他佈局層級上的其他佈置方式或其他數量亦處於本揭露的範圍內。
佈局900C更包括一組佈線軌道T1至T5。所述一組佈線軌道T1至T5在第二方向Y上延伸。所述一組佈線軌道T1至T5至少包括佈線軌道T1、佈線軌道T2、佈線軌道T3、佈線軌道T4及佈線軌道T5。所述一組佈線軌道T1至T5中的每一佈線軌 道在第二方向Y上與所述一組佈線軌道T1至T5中相鄰的佈線軌道分開一節距(pitch)(未標記)。
在一些實施例中，所述一組佈線軌道T1至T5中的每一佈線軌道界定在方法100的操作110中所述一組導電特徵圖案930所可定位於的區。在一些實施例中，所述一組佈線軌道T1至T5亦被稱為一組M1佈線軌道。
佈局900C更包括一或多個通孔圖案910a、910b或910c(統稱為「一組通孔圖案910」)。
所述一組通孔圖案910可用於製造積體電路900B、積體電路900E、積體電路1000A、積體電路1000D、積體電路1100A、積體電路1100D、積體電路1200A、積體電路1200D、積體電路1500A或積體電路1500D的對應的一組通孔。
所述一組通孔圖案910定位於擴散上覆通孔(VD)層級處。在一些實施例中，VD層級位於MD層級及OD層級上方。在一些實施例中，VD層級位於MD層級與M0層級之間。在一些實施例中，VD層級位於第五佈局層級與第一佈局層級之間。其他佈局層級亦處於本揭露的範圍內。
在一些實施例中，所述一組通孔圖案910位於所述一組接觸件圖案906與所述一組導電特徵圖案920之間。在一些實施例中，可增大所述一組通孔圖案910中的一或多個通孔圖案的大小，藉此相較於其他方式而言使電阻減小。
至少一組通孔圖案910中圖案的其他配置、在其他佈局 層級上的其他佈置方式或其他數量亦處於本揭露的範圍內。
佈局900C更包括一或多個通孔圖案912a、912b、...912d(統稱為「一組通孔圖案912」)。
所述一組通孔圖案912可用於製造積體電路900B、積體電路900E、積體電路1000A、積體電路1000D、積體電路1100A、積體電路1100D、積體電路1200A、積體電路1200D、積體電路1500A或積體電路1500D的對應的一組通孔。通孔圖案910a可用於製造積體電路900E的對應的通孔910a’。
在一些實施例中，所述一組通孔圖案912位於所述一組閘極圖案904與所述一組通孔圖案(或導電特徵圖案)910之間。
所述一組通孔圖案912定位於閘極上覆通孔(VG)層級處。在一些實施例中，VG層級位於OD層級、MD層級及POLY層級上方。在一些實施例中，VG層級位於POLY層級與M0層級之間。在一些實施例中，VG層級位於第四佈局層級與第一佈局層級之間。其他佈局層級亦處於本揭露的範圍內。
至少一組通孔圖案912中圖案的其他配置、在其他佈局層級上的其他佈置方式或其他數量亦處於本揭露的範圍內。
佈局900C的其他配置亦處於本揭露的範圍內。
圖9D是根據一些實施例的積體電路900E的佈局900D的圖。
佈局900D是圖1至圖2所示方法100至方法200的第二電路的佈局的實施例。在一些實施例中，佈局900D是基於積體 電路900E的示意圖而產生。在一些實施例中，佈局900E儲存於圖19中的標準單元庫1920中。
佈局900D是第一佈局在被放置於方法100的操作110的佈局設計的第一區中之後的實施例。佈局900D對應於圖1所示方法100的在操作114之後的第二電路的佈局，因此不再予以贅述。積體電路佈局900D對應於積體電路900E的佈局，因此不再予以贅述。
在一些實施例中，佈局900D可用於製造積體電路，例如圖9E所示積體電路900E或圖20所示IC裝置2060。
佈局900D包括OD層級或主動層級、POLY層級、MD層級、M0層級、VG層級、VD層級、通孔-0(V0)層級或金屬1(M1)層級的一或多個特徵。為了易於例示，未示出來自其他層級的特徵。
佈局900D是佈局900C的變型，因此不再予以贅述。相較於佈局900C而言，佈局900D更包括一組導電特徵圖案930及一組通孔圖案932，因此不再予以贅述。
在一些實施例中，導電特徵圖案930a對應於方法200的第三導電特徵圖案，通孔圖案932a對應於方法200的第一通孔圖案，通孔圖案932b對應於方法200的第二通孔圖案，因此不再予以贅述。
佈局900D包括佈局900C的特徵。佈局900D更包括在第二方向Y上延伸的一或多個導電特徵圖案930a(統稱為「一組 導電特徵圖案930」)。
所述一組導電特徵圖案930可用於製造積體電路900B、積體電路900E、積體電路1000A、積體電路1000D、積體電路1100A、積體電路1100D、積體電路1200A、積體電路1200D、積體電路1500A或積體電路1500D的對應的一組導體。導電特徵圖案930a可用於製造積體電路900E的對應的導體960。
在一些實施例中，所述一組導電特徵圖案930與所述一組導電特徵圖案930交疊。在一些實施例中，所述一組導電特徵圖案930位於第二佈局層級上。在一些實施例中，第二佈局層級不同於第一佈局層級、第五佈局層級、第三佈局層級及第四佈局層級。在一些實施例中，第五佈局層級對應於M1層級。在一些實施例中，M1層級位於M0層級、OD層級、MD層級及POLY層級上方。
在方法100的操作110或方法200的操作210中，導電特徵圖案930a被定位至佈線軌道T2中。在一些實施例中，導電特徵圖案930a可藉由方法100的操作110或方法200的操作210而被定位於佈線軌道T1、佈線軌道T3、佈線軌道T4或佈線軌道T5中。在一些實施例中，導電特徵圖案930a基於至少在圖8中論述的候選佈線軌道選擇準則而被定位至佈線軌道T2中。
所述一組導電特徵圖案930中圖案的其他配置、在其他佈局層級上的其他佈置方式或其他數量亦處於本揭露的範圍內。
佈局900D更包括一組通孔圖案932a或932b(統稱為 「一組通孔圖案932」)中的一或多個通孔圖案。
所述一組通孔圖案932可用於製造積體電路900B、積體電路900E、積體電路1000A、積體電路1000D、積體電路1100A、積體電路1100D、積體電路1200A、積體電路1200D、積體電路1500A或積體電路1500D的對應的一組通孔。通孔圖案932a、通孔圖案932b可用於製造積體電路900E的對應的通孔932a’、通孔932b’。
所述一組通孔圖案932定位於M0上覆通孔(V0)層級處。在一些實施例中，V0層級位於OD層級、MD層級、POLY層級及M0層級上方。在一些實施例中，V0層級位於M1層級下方。在一些實施例中，V0層級位於第一佈局層級與第二佈局層級之間。其他佈局層級亦處於本揭露的範圍內。
導電特徵圖案930a、通孔圖案932a及通孔圖案932b將導電特徵圖案920a與導電特徵圖案920e連接在一起。
位於V0層級上的至少一組通孔圖案中圖案的其他配置、在其他佈局層級上的其他佈置方式或其他數量亦處於本揭露的範圍內。
在一些實施例中，佈局900D會達成本揭露內所論述益處中的一或多者。
佈局900D的其他配置亦處於本揭露的範圍內。
圖9E是根據一些實施例的積體電路900E的電路圖。
積體電路900E為及閘。在一些實施例中，積體電路900E 被配置成作為積體電路900A。
積體電路900E是圖1至圖2所示方法100至方法200的第二電路的實施例。
積體電路900E包括PMOS電晶體P1、PMOS電晶體P2及PMOS電晶體P3、NMOS電晶體N1、NMOS電晶體N2及NMOS電晶體N3、接腳JP1至接腳JP2、群組G1、接腳標籤MJ1及導體960。
積體電路900E是圖9B所示積體電路900B的變型，因此不再予以贅述。相較於圖9B所示積體電路900B而言，圖9E中的NMOS電晶體N1的汲極藉由導體960而連接至PMOS電晶體P1的汲極端子、PMOS電晶體P2的汲極端子、PMOS電晶體P3的閘極端子及NMOS電晶體N3的閘極端子。
積體電路900E對應於圖1所示方法100的在操作114之後的第二電路，因此不再予以贅述。
在一些實施例中，積體電路900E會達成本揭露內所論述益處中的一或多者。
圖9F是根據一些實施例的積體電路900B的Verilog網路連線表900F的圖。
Verilog網路連線表900F是積體電路900B的網路連線表。在一些實施例中，Verilog網路連線表900F對應於由方法100產生的在操作102之後的第一電路的網路連線表，因此不再予以贅述。在一些實施例中，方法100可使用Verilog網路連線表900F 來產生積體電路900B的示意圖。
圖9G是根據一些實施例的積體電路900D的剖視圖。圖9G是根據一些實施例的和佈局900C對應的積體電路900G與平面A-A'相交出的剖視圖。
積體電路900G包括佈局900D的特徵中的每一者，但為了易於例示，一些特徵未被示出。
導體960對導體920a’與導體920e’進行連接。舉例而言，導體960藉由通孔932a’而連接至導體920a’，且導體960藉由通孔932b’而連接至導體920e’。
積體電路900G的其他配置亦處於本揭露的範圍內。
圖10A是根據一些實施例的積體電路1000A的電路圖。圖10B是根據一些實施例的積體電路1000A的佈局1000B的圖。圖10C是根據一些實施例的積體電路1000D的佈局1000C的圖。圖10D是根據一些實施例的積體電路1000D的電路圖。圖10E是根據一些實施例的積體電路1000A的Verilog網路連線表1000E的圖。
圖10A是根據一些實施例的積體電路1000A的電路圖。
積體電路1000A是圖9A所示及閘的非功能性表示形式。積體電路1000A是圖1至圖2所示方法100至方法200的第一電路的實施例。在一些實施例中，積體電路1000A是由圖10E所示Verilog網路連線表1000E產生。
積體電路1000A包括PMOS電晶體P1、PMOS電晶體 P2及PMOS電晶體P3、NMOS電晶體N1、NMOS電晶體N2及NMOS電晶體N3、接腳JP1至接腳JP2、群組G2及接腳標籤MJ1及接腳標籤MJ2。
積體電路1000A是圖9A所示積體電路900A的變型，因此不再予以贅述。相較於圖9A所示積體電路900A而言，圖10A中的NMOS電晶體N1的汲極不連接至PMOS電晶體P1的汲極端子、PMOS電晶體P2的汲極端子、PMOS電晶體P3的閘極端子及NMOS電晶體N3的閘極端子。
積體電路1000A對應於圖1所示方法100的在操作104之後的第一電路，因此不再予以贅述。積體電路1000A對應於圖6所示方法600的在操作606之後的第一電路，因此不再予以贅述。
接腳JP1對應於方法100至方法200及方法600的第一接腳，且是PMOS電晶體P1的汲極端子、PMOS電晶體P2的汲極端子、PMOS電晶體P3的閘極端子及NMOS電晶體N3的閘極端子的接腳或節點。
接腳JP2對應於方法100至方法200及方法600的第二接腳，且是NMOS電晶體N1的汲極的接腳或節點。
接腳標籤MJ1對應於方法600的第一標籤，接腳標籤MJ2對應於方法600的第二標籤，因此不再予以贅述。
群組G2對應於方法100及方法600的第一接腳群組，因此不再予以贅述。
在方法600的執行期間，在操作602中，利用第一接腳標籤(例如，接腳標籤MJ1)將接腳JP1指定為或標記為第一欲連接接腳，且利用第二接腳標籤(例如，接腳標籤MJ2)對接腳JP2進行指定或標記。之後，在方法600的操作604中，將第一欲連接接腳及第二欲連接接腳指定為第一組欲連接接腳。之後，在操作606中，將第一組欲連接接腳指定為欲連接在一起的第一接腳群組(例如，群組G2)。
圖10B是根據一些實施例的積體電路1000A的佈局1000B的圖。
佈局1000B是圖1至圖2所示方法100至方法200的第一佈局的實施例。在一些實施例中，佈局1000B是基於積體電路1000A的示意圖或圖10E所示Verilog網路連線表1000E而產生。在一些實施例中，佈局1000B儲存於圖19中的標準單元庫1920中。
佈局1000B對應於圖1所示方法100的在操作106或操作108中的至少一者之後的第一佈局，因此不再予以贅述。
在一些實施例中，佈局1000B可用於製造積體電路，例如圖9G所示積體電路1000A或積體電路900G或圖20所示IC裝置2060。
佈局1000B是佈局900C的變型，因此不再予以贅述。相較於圖9C所示佈局900C而言，導電特徵圖案920a是利用接腳標籤MJ1來標記，且導電特徵圖案920e是利用接腳標籤MJ2來 標記，因此不再予以贅述。
佈局1000B更包括區1002。區1002對應於佈局900C或佈局1000B的包括佈線軌道T1至佈線軌道T3的區。
佈局1000B的其他配置亦處於本揭露的範圍內。
圖10C是根據一些實施例的積體電路1000D的佈局1000C的圖。
佈局1000C是圖1至圖2所示方法100至方法200的第二電路的佈局的實施例。在一些實施例中，佈局1000C是基於積體電路1000D的示意圖而產生。在一些實施例中，佈局1000C儲存於圖19中的標準單元庫1920中。
佈局1000C是第一佈局在被放置於方法100的操作110的佈局設計的第一區中之後的實施例。佈局1000C對應於圖1所示方法100的在操作114之後的第二電路的佈局，因此不再予以贅述。積體電路佈局1000C對應於積體電路1000D的佈局，因此不再予以贅述。
在一些實施例中，佈局1000C可用於製造積體電路，例如圖9G所示積體電路1000D或積體電路900G或圖20所示IC裝置2060。
佈局1000C是佈局900D的變化型式，因此不再予以贅述。相較於圖9D所示佈局900D而言，導電特徵圖案920a是利用接腳標籤MJ1來標記，且導電特徵圖案920e是利用接腳標籤MJ2來標記，因此不再予以贅述。
在一些實施例中，佈局1000C會達成本揭露內所論述益處中的一或多者。
佈局1000C的其他配置亦處於本揭露的範圍內。
圖10D是根據一些實施例的積體電路1000D的電路圖。
積體電路1000D為及閘。在一些實施例中，積體電路1000D被配置成作為積體電路900A。
積體電路1000D是圖1至圖2所示方法100至方法200的第二電路的實施例。
積體電路1000D包括PMOS電晶體P1、PMOS電晶體P2及PMOS電晶體P3、NMOS電晶體N1、NMOS電晶體N2及NMOS電晶體N3、接腳JP1至接腳JP2、群組G2、接腳標籤MJ1及接腳標籤MJ2以及導體960。
積體電路1000D是圖10A所示積體電路1000A的變型，因此不再予以贅述。相較於圖10A所示積體電路1000A而言，圖10D中的NMOS電晶體N1的汲極藉由導體960而連接至PMOS電晶體P1的汲極端子、PMOS電晶體P2的汲極端子、PMOS電晶體P3的閘極端子及NMOS電晶體N3的閘極端子。
積體電路1000D對應於圖1所示方法100的在操作114之後的第二電路，因此不再予以贅述。
在一些實施例中，積體電路1000D會達成本揭露內所論述益處中的一或多者。
圖10E是根據一些實施例的積體電路1000A的Verilog 網路連線表1000E的圖。
Verilog網路連線表1000E是積體電路1000A的網路連線表。在一些實施例中，Verilog網路連線表1000E對應於由方法100產生的在操作102之後的第一電路的網路連線表，因此不再予以贅述。在一些實施例中，方法100可使用Verilog網路連線表1000E來產生積體電路1000A的示意圖。
圖11A是根據一些實施例的積體電路1100A的電路圖。圖11B是根據一些實施例的積體電路1100A的佈局1100B的圖。圖11C是根據一些實施例的積體電路1100D的佈局1100C的圖。圖11D是根據一些實施例的積體電路1100D的電路圖。
圖11A是根據一些實施例的積體電路1100A的電路圖。
積體電路1100A是圖9A所示及閘的非功能性表示形式。積體電路1100A是圖1至圖2所示方法100至方法200的第一電路的實施例。在一些實施例中，積體電路1100A是由Verilog網路連線表(未示出)產生。
積體電路1100A包括PMOS電晶體P1、PMOS電晶體P2及PMOS電晶體P3、NMOS電晶體N1、NMOS電晶體N2及NMOS電晶體N3、接腳JP3至接腳JP4、群組G3及接腳標籤MJ3。
積體電路1100A是圖9A所示積體電路900A的變型，因此不再予以贅述。相較於圖9A所示積體電路900A而言，圖11A中的PMOS電晶體P1的汲極端子、PMOS電晶體P2的汲極端子及PMOS電晶體P3的閘極端子不連接至NMOS電晶體N1的汲極 端子及NMOS電晶體N3的閘極端子。
積體電路1100A對應於圖1所示方法100的在操作104之後的第一電路，因此不再予以贅述。積體電路1100A對應於圖5所示方法500的在操作504之後的第一電路，因此不再予以贅述。
接腳JP3對應於方法100至方法200及方法500的第一接腳，且是PMOS電晶體P1的汲極端子、PMOS電晶體P2的汲極端子及PMOS電晶體P3的閘極端子的接腳或節點。
接腳JP4對應於方法100至方法200及方法500的第二接腳，且是NMOS電晶體N1的汲極端子及NMOS電晶體N3的閘極端子的接腳或節點。
接腳標籤MJ3對應於方法500的共用標籤，因此不再予以贅述。
群組G3對應於方法100及方法500的第一接腳群組，因此不再予以贅述。
在方法500的執行期間，在操作502中，利用共用標籤(例如，接腳標籤MJ3)將接腳JP3及接腳JP4指定為或標記為第一組欲連接接腳。之後，在操作504中，將第一組欲連接接腳指定為欲連接在一起的第一接腳群組(例如，群組G3)。
圖11B是根據一些實施例的積體電路1100A的佈局1100B的圖。
佈局1100B是圖1至圖2所示方法100至方法200的第 一佈局的實施例。在一些實施例中，佈局1100B是基於積體電路1100A的示意圖或Verilog網路連線表(未示出)而產生。在一些實施例中，佈局1100B儲存於圖19中的標準單元庫1920中。
佈局1100B對應於圖1所示方法100的在操作106或操作108中的至少一者之後的第一佈局，因此不再予以贅述。
在一些實施例中，佈局1100B可用於製造積體電路，例如圖9G所示積體電路1100A或積體電路900G或圖20所示IC裝置2060。
佈局1100B是佈局900C的變型，因此不再予以贅述。相較於圖9C所示佈局900C而言，導電特徵圖案920a及導電特徵圖案920e是利用接腳標籤MJ3來標記，因此不再予以贅述。
相較於圖9C所示佈局900C而言，佈局1100B更包括切割特徵圖案(cut feature pattern)1130。切割特徵圖案1130在第一方向X上延伸。切割特徵圖案1130與閘極圖案904c及閘極圖案904d交疊。在一些實施例中，切割特徵圖案1130在佈局設計1100B的中間部分中與閘極圖案904c及閘極圖案904d交疊。
閘極圖案904c被劃分成閘極圖案1104c1及閘極圖案1104c2。
閘極圖案904d被劃分成閘極圖案1104d1及閘極圖案1104d2。
在一些實施例中，切割特徵圖案1130可用於辨識對應閘極結構的在POLY切割製程(POLY cut process)期間被移除的 移除部分的對應位置。
在一些實施例中，切割特徵圖案1130可用於辨識對應閘極結構的移除部分的對應位置。
在一些實施例中，切割特徵圖案1130位於第四佈局層級或POLY層級上。切割特徵圖案1130中圖案的其他配置或其他數量亦處於本揭露的範圍內。
佈局1100B的其他配置亦處於本揭露的範圍內。
圖11C是根據一些實施例的積體電路1100D的佈局1100C的圖。
佈局1100C是圖1至圖2所示方法100至方法200的第二電路的佈局的實施例。在一些實施例中，佈局1100C是基於積體電路1100D的示意圖而產生。在一些實施例中，佈局1100C儲存於圖19中的標準單元庫1920中。
佈局1100C是第一佈局在被放置於方法100的操作110的佈局設計的第一區中之後的實施例。佈局1100C對應於圖1所示方法100的在操作114之後的第二電路的佈局，因此不再予以贅述。積體電路佈局1100C對應於積體電路1100D的佈局，因此不再予以贅述。
在一些實施例中，佈局1100C可用於製造積體電路，例如圖9G所示積體電路1100D或積體電路900G或圖20所示IC裝置2060。
佈局1100C是佈局900D的變型，因此不再予以贅述。 相較於圖9D所示佈局900D而言，導電特徵圖案920a及導電特徵圖案920e是利用接腳標籤MJ3來標記，因此不再予以贅述。
相較於圖9D所示佈局900D而言，佈局1100C更包括圖9C中所論述的切割特徵圖案1130，因此不再予以贅述。
在一些實施例中，佈局1100C會達成本揭露內所論述益處中的一或多者。
佈局1100C的其他配置亦處於本揭露的範圍內。
圖11D是根據一些實施例的積體電路1100D的電路圖。
積體電路1100D為及閘。在一些實施例中，積體電路1100D被配置成作為積體電路900A。
積體電路1100D是圖1至圖2所示方法100至方法200的第二電路的實施例。
積體電路1100D包括PMOS電晶體P1、PMOS電晶體P2及PMOS電晶體P3、NMOS電晶體N1、NMOS電晶體N2及NMOS電晶體N3、接腳JP3至接腳JP4、群組G3、接腳標籤MJ3及導體1160。
在一些實施例中，導體1160相似於導體960，因此不再予以贅述。
積體電路1100D是圖11A所示積體電路1100A的變型，因此不再予以贅述。相較於圖11A所示積體電路1100A而言，圖11A中的PMOS電晶體P1的汲極端子、PMOS電晶體P2的汲極端子及PMOS電晶體P3的閘極端子藉由導體1160而連接至NMOS 電晶體N1的汲極端子及NMOS電晶體N3的閘極端子。
積體電路1100D對應於圖1所示方法100的在操作114之後的第二電路，因此不再予以贅述。
在一些實施例中，積體電路1100D會達成本揭露內所論述益處中的一或多者。
圖12A是根據一些實施例的積體電路1200A的電路圖。圖12B是根據一些實施例的積體電路1200A的佈局1200B的圖。圖12C是根據一些實施例的積體電路1200D的佈局1200C的圖。圖12D是根據一些實施例的積體電路1200D的電路圖。
圖12A是根據一些實施例的積體電路1200A的電路圖。
積體電路1200A是圖9A所示及閘的非功能性表示形式。積體電路1200A是圖1至圖2所示方法100至方法200的第一電路的實施例。在一些實施例中，積體電路1200A是由Verilog網路連線表(未示出)產生。
積體電路1200A包括PMOS電晶體P1、PMOS電晶體P2及PMOS電晶體P3、NMOS電晶體N1、NMOS電晶體N2及NMOS電晶體N3、接腳JP5至接腳JP7、群組G4及接腳標籤MJ4。
積體電路1200A是圖9A所示積體電路900A的變型，因此不再予以贅述。相較於圖9A所示積體電路900A而言，在圖12A中，PMOS電晶體P1的汲極端子及PMOS電晶體P2的汲極端子、PMOS電晶體P3的閘極端子及NMOS電晶體N3的閘極端子以及NMOS電晶體N1的汲極端子不連接在一起。
積體電路1200A對應於圖1所示方法100的在操作104之後的第一電路，因此不再予以贅述。積體電路1200A對應於圖5所示方法500的在操作504之後的第一電路，因此不再予以贅述。
接腳JP5對應於方法100至方法200及方法500的第一接腳，且是PMOS電晶體P1的汲極端子及PMOS電晶體P2的汲極端子的接腳或節點。
接腳JP6對應於方法100至方法200及方法500的第二接腳，且是NMOS電晶體N1的汲極端子的接腳或節點。
接腳JP7對應於方法100至方法200及方法500的第三接腳，且是PMOS電晶體P3的閘極端子及NMOS電晶體N3的閘極端子的接腳或節點。
接腳標籤MJ4對應於方法500的共用標籤，因此不再予以贅述。
群組G4對應於方法100及方法500的第一接腳群組，因此不再予以贅述。
在方法500的執行期間，在操作502中，利用共用標籤(例如，接腳標籤MJ4)將接腳JP5、接腳JP6及接腳JP7指定為或標記為第一組欲連接接腳。之後，在操作504中，將第一組欲連接接腳指定為欲連接在一起的第一接腳群組(例如，群組G4)。
圖12B是根據一些實施例的積體電路1200A的佈局1200B的圖。
佈局1200B是圖1至圖2所示方法100至方法200的第一佈局的實施例。在一些實施例中，佈局1200B是基於積體電路1200A的示意圖或Verilog網路連線表(未示出)而產生。在一些實施例中，佈局1200B儲存於圖19中的標準單元庫1920中。
佈局1200B對應於圖1所示方法100的在操作106或操作108中的至少一者之後的第一佈局，因此不再予以贅述。
在一些實施例中，佈局1200B可用於製造積體電路，例如積體電路1200A或圖20所示IC裝置2060。
佈局1200B是雙倍高度單元(double height cell)。佈局1200B是佈局900C的變型，因此不再予以贅述。相較於圖9C所示佈局900C而言，佈局1200B包括區1002，因此不再予以贅述。
相較於圖9C所示佈局900C而言，導電特徵圖案920a及導電特徵圖案920e是利用接腳標籤MJ4來標記，因此不再予以贅述。
相較於圖9C所示佈局900C而言，佈局1200B更包括主動區圖案1202a及主動區圖案1202b。在一些實施例中，主動區圖案1202a及主動區圖案1202b相似於主動區圖案902a及主動區圖案902b，因此不再予以贅述。
相較於圖9C所示佈局900C而言，佈局1200B更包括導電特徵圖案1220a、導電特徵圖案1220b、導電特徵圖案1220c、導電特徵圖案1220d或導電特徵圖案1220e。在一些實施例中，導電特徵圖案1220a、導電特徵圖案1220b、導電特徵圖案1220c、 導電特徵圖案1220d或導電特徵圖案1220e相似於對應的導電特徵圖案920a、導電特徵圖案920b、導電特徵圖案920c、導電特徵圖案920d或導電特徵圖案920e，因此不再予以贅述。
在一些實施例中，導電特徵圖案920a對應於圖12B至圖12C中的接腳JP5，導電特徵圖案920e對應於圖12B至圖12C中的接腳JP6，且導電特徵圖案1220a對應於圖12B至圖12C中的接腳JP7，因此不再予以贅述。
相較於圖9C所示佈局900C而言，佈局1200B更包括通孔圖案1210c。在一些實施例中，通孔圖案1210c相似於通孔圖案910a、通孔圖案910b或通孔圖案910c中的一或多者，因此不再予以贅述。
相較於圖9C所示佈局900C而言，佈局1200B更包括通孔圖案1212c及通孔圖案1212d。在一些實施例中，通孔圖案1212c及通孔圖案1212d相似於通孔圖案912a、通孔圖案912b、通孔圖案912c或通孔圖案912d中的一或多者，因此不再予以贅述。
相較於圖9C所示佈局900C而言，接觸件圖案1206a替換接觸件圖案906a，且接觸件圖案1206c替換接觸件圖案906c，因此不再予以贅述。
相較於圖9C所示佈局900C而言，佈局1200B更包括接觸件圖案1206b及接觸件圖案1206d。在一些實施例中，接觸件圖案1206b及接觸件圖案1206d相似於對應的接觸件圖案906a、 接觸件圖案906b、...、接觸件圖案906h，因此不再予以贅述。
相較於圖9C所示佈局900C而言，佈局1200B包括佈線軌道T1至佈線軌道T3，因此不再予以贅述。
佈局1200B的其他配置亦處於本揭露的範圍內。
圖12C是根據一些實施例的積體電路1200D的佈局1200C的圖。
佈局1200C是圖1至圖2所示方法100至方法200的第二電路的佈局的實施例。在一些實施例中，佈局1200C是基於積體電路1200D的示意圖而產生。在一些實施例中，佈局1200C儲存於圖19中的標準單元庫1920中。
佈局1200C是第一佈局在被放置於方法100的操作110的佈局設計的第一區中之後的實施例。佈局1200C對應於圖1所示方法100的在操作114之後的第二電路的佈局，因此不再予以贅述。積體電路佈局1200C對應於積體電路1200D的佈局，因此不再予以贅述。
在一些實施例中，佈局1200C可用於製造積體電路，例如圖9G所示積體電路1200D或積體電路900G或圖20所示IC裝置2060。
佈局1200C是佈局1200B的變型，因此不再予以贅述。相較於圖12B所示佈局1200B而言，導電特徵圖案1230a替換導電特徵圖案930a，因此不再予以贅述。
相較於圖12B所示佈局1200B而言，佈局1200C更包 括通孔圖案1232c，因此不再予以贅述。在一些實施例中，通孔圖案1232c相似於通孔圖案932a或通孔圖案932b，因此不再予以贅述。
在一些實施例中，通孔圖案932a對應於方法200的第一通孔圖案，通孔圖案932b對應於方法200的第二通孔圖案，通孔圖案1232c對應於方法200的第三通孔圖案，因此不再予以贅述。
導電特徵圖案1230a、通孔圖案932a、通孔圖案932b及通孔圖案1232c將導電特徵圖案920a、導電特徵圖案920e及導電特徵圖案1220a連接在一起。
在一些實施例中，佈局1200C會達成本揭露內所論述益處中的一或多者。
佈局1200C的其他配置亦處於本揭露的範圍內。
圖12D是根據一些實施例的積體電路1200D的電路圖。
積體電路1200D為及閘。在一些實施例中，積體電路1200D被配置成作為積體電路900A。
積體電路1200D是圖1至圖2所示方法100至方法200的第二電路的實施例。
積體電路1200D包括PMOS電晶體P1、PMOS電晶體P2及PMOS電晶體P3、NMOS電晶體N1、NMOS電晶體N2及NMOS電晶體N3、接腳JP5至接腳JP7、群組G4、接腳標籤MJ4及導體1260。
在一些實施例中，導體1260相似於導體960，因此不再予以贅述。
積體電路1200D是圖12A所示積體電路1200A的變型，因此不再予以贅述。相較於圖12A所示積體電路1200A而言，PMOS電晶體P1的汲極端子及PMOS電晶體P2的汲極端子、PMOS電晶體P3的閘極端子及NMOS電晶體N3的閘極端子以及NMOS電晶體N1的汲極端子藉由導體1260而連接在一起。
積體電路1200D對應於圖1所示方法100的在操作114之後的第二電路，因此不再予以贅述。
在一些實施例中，積體電路1200D可達到本揭露內所論述益處中的一或多者。
圖13A是根據一些實施例的積體電路1300A的電路圖。
積體電路1300A是緩衝電路(buffer circuit)。積體電路1300A包括一組區1302。所述一組區1302包括區1302a、區1302b及區1302c。所述一組區1302中的每一區1302a、區1302b或區1302c是緩衝電路。所述一組區1302中的每一區1302a、區1302b或區1302c包括兩個反相器級(例如，第一反相器級及第二反相器級)。第一反相器級與第二反相器級之間具有內部接腳(例如，Internal)。
區1302a、區1302b及區1302c的輸入藉由輸入接腳IN而耦合於一起。
區1302a、區1302b及區1302c的輸出藉由輸出接腳Z 而耦合於一起。
第一反相器級的每一反相器的輸入藉由輸入接腳IN而耦合於一起。
在一些實施例中，如圖13A至圖13B中所示，方法100至方法200的特徵中的至少一或多者可應用於積體電路佈局1300B的輸入接腳(例如，IN)、輸出接腳(例如，Z)及內部接腳(例如，Internal)，因此不再予以贅述。舉例而言，積體電路佈局1300B的二或更多個內部接腳(例如，Internal)可在方法100中被斷開連接，且可然後藉由操作114之後的方法而被重新連接，因此不再予以贅述。在又一實例中，積體電路佈局1300B的二或更多個輸入接腳(例如，IN)可在方法100中被斷開連接，且可然後藉由操作114之後的方法而被重新連接，因此不再予以贅述。在又一實例中，積體電路佈局1300B的二或更多個輸出接腳(例如，Z)可在方法100中被斷開連接，且可然後藉由操作114之後的方法而被重新連接，因此不再予以贅述。
積體電路1300A的其他配置亦處於本揭露的範圍內。
在一些實施例中，積體電路1300A會達成本揭露內所論述益處中的一或多者。
圖13B是根據一些實施例的積體電路1300A的佈局1300B的圖。
佈局1300B是圖1至圖2所示方法100至方法200的第一佈局的實施例。在一些實施例中，佈局1300B是基於積體電路 1300A的示意圖或Verilog網路連線表(未示出)而產生。在一些實施例中，佈局1300B儲存於圖19中的標準單元庫1920中。
佈局1300B對應於圖1所示方法100的在操作106或操作108中的至少一者之後的第一佈局，因此不再予以贅述。
在一些實施例中，佈局1300B可用於製造積體電路，例如積體電路1300A或圖20所示IC裝置2060。
佈局1300B是三倍高度單元(triple height cell)。其他單元高度亦處於本揭露的範圍內。佈局1300B包括由單元1310a、單元1310b、單元1310c構成的列(例如，列1、列2及列3)。單元1310a對應於區1302a，單元1310b對應於區1302b，且單元1310c對應於區1302c。
單元1310a、單元1310b、單元1310c中的每一單元是佈局900C的變型，因此不再予以贅述。相較於圖9C所示佈局900C而言，為了易於例示，佈局1500B未示出來自佈局900C的其他元件，但佈局1500B仍包括圖15B中所未示出的其他元件。
單元1310a包括導電特徵圖案1320a、導電特徵圖案1320b、導電特徵圖案1322a及導電特徵圖案1324a。在一些實施例中，導電特徵圖案1320a、導電特徵圖案1320b、導電特徵圖案1322a及導電特徵圖案1324a相似於對應的導電特徵圖案920a、導電特徵圖案920b、導電特徵圖案920c、導電特徵圖案920d或導電特徵圖案920e，因此不再予以贅述。
單元1310b包括導電特徵圖案1330a、導電特徵圖案 1330b、導電特徵圖案1332a及導電特徵圖案1334a。在一些實施例中，導電特徵圖案1330a、導電特徵圖案1330b、導電特徵圖案1332a及導電特徵圖案1334a相似於對應的導電特徵圖案920a、導電特徵圖案920b、導電特徵圖案920c、導電特徵圖案920d或導電特徵圖案920e，因此不再予以贅述。
單元1310c包括導電特徵圖案1340a、導電特徵圖案1340b、導電特徵圖案1342a及導電特徵圖案1344a。在一些實施例中，導電特徵圖案1340a、導電特徵圖案1340b、導電特徵圖案1342a及導電特徵圖案1344a相似於對應的導電特徵圖案920a、導電特徵圖案920b、導電特徵圖案920c、導電特徵圖案920d或導電特徵圖案920e，因此不再予以贅述。
導電特徵圖案1320a、導電特徵圖案1320b、導電特徵圖案1330a、導電特徵圖案1330b、導電特徵圖案1340a及導電特徵圖案1340b對應於積體電路佈局1300B的內部接腳(例如，Internal)。導電特徵圖案1322a、導電特徵圖案1332a及導電特徵圖案1342b對應於積體電路佈局1300B的輸入接腳(例如，IN)。導電特徵圖案1324a、導電特徵圖案1334a及導電特徵圖案1344b對應於積體電路佈局1300B的輸出接腳(例如，Z)。
在一些實施例中，佈局1300B會達成本揭露內所論述益處中的一或多者。
佈局1300B的其他配置亦處於本揭露的範圍內。
圖14A是根據一些實施例的積體電路1400A的電路圖。
積體電路1400A是多位元正反器電路(multi-bit flip-flop circuit)。積體電路1400A包括一組正反器1402。所述一組正反器1402包括正反器1402a、正反器1402b、正反器1402c及正反器1402d。所述一組正反器1402中的每一正反器1402a、正反器1402b、正反器1402c及正反器1402d對應於單一位元。所述一組正反器1402中其他數目的正反器亦處於本揭露的範圍內。
所述一組正反器1402中的每一正反器1402a、正反器1402b、正反器1402c及正反器1402d包括一組時鐘接腳1404(例如，clkb)。在一些實施例中，所述一組時鐘接腳1404(例如，clkb)耦合於一起。
在一些實施例中，如圖14A至圖14B中所示，方法100至方法200的特徵中的至少一或多者可應用於積體電路佈局1400B的所述一組時鐘接腳1404(例如，clkb)，因此不再予以贅述。舉例而言，積體電路佈局1400B的所述一組時鐘接腳1404(例如，clkb)中的二或更多個時鐘接腳可在方法100中被斷開連接，且可然後藉由操作114之後的方法而被重新連接，因此不再予以贅述。
積體電路1400A的其他配置亦處於本揭露的範圍內。
在一些實施例中，積體電路1400A會達成本揭露內所論述益處中的一或多者。
圖14B是根據一些實施例的積體電路1400A的佈局1400B的圖。
佈局1400B是圖1至圖2所示方法100至方法200的第一佈局的實施例。在一些實施例中，佈局1400B是基於積體電路1400A的示意圖或Verilog網路連線表(未示出)而產生。在一些實施例中，佈局1400B儲存於圖19中的標準單元庫1920中。
佈局1400B對應於圖1所示方法100的在操作106或操作108中的至少一者之後的第一佈局，因此不再予以贅述。
在一些實施例中，佈局1400B可用於製造積體電路，例如積體電路1400A或圖20所示IC裝置2060。
佈局1400B對應於所述一組正反器1402中的至少一個正反器1402a、1402b、1402c或1402d的佈局。
佈局1400B是佈局900C的變型，因此不再予以贅述。相較於圖9C所示佈局900C而言，為了易於例示，佈局1400B未示出來自佈局900C的其他元件，但佈局1400B仍包括圖14B中所未示出的其他元件。
佈局1400B包括導電特徵圖案1420a、導電特徵圖案1420b、導電特徵圖案1420c、導電特徵圖案1420d及導電特徵圖案1420e。在一些實施例中，導電特徵圖案1420a、導電特徵圖案1420b、導電特徵圖案1420c、導電特徵圖案1420d及導電特徵圖案1420e相似於對應的導電特徵圖案920a、導電特徵圖案920b、導電特徵圖案920c、導電特徵圖案920d或導電特徵圖案920e，因此不再予以贅述。
接腳JP8對應於導電特徵圖案1420a。接腳JP9對應於 導電特徵圖案1420b。接腳JP10對應於導電特徵圖案1420c。接腳JP11對應於導電特徵圖案1420d。接腳JP12對應於導電特徵圖案1420e。
導電特徵圖案1420a、導電特徵圖案1420b、導電特徵圖案1420c、導電特徵圖案1420d及導電特徵圖案1420e對應於積體電路佈局1400B的所述一組時鐘接腳1404(例如，clkb)。
佈局1400B更包括區1430a、區1430b、區1430c，在區1430a、區1430b、區1430c中，在方法100的操作110中M1層級中的導電特徵圖案可被放置於對應的佈線軌道T1至佈線軌道T3中。
在一些實施例中，積體電路1400A及佈局1400B中的所述一組時鐘接腳1404(例如，clkb)使得能夠在APR階段期間靈活放置使耦合減少的M1導電特徵圖案，而不具有阻擋時鐘接腳的M1導電特徵圖案。
在一些實施例中，佈局1400B會達成本揭露內所論述益處中的一或多者。
佈局1400B的其他配置亦處於本揭露的範圍內。
圖15A是根據一些實施例的積體電路1500A的電路圖。圖15B是根據一些實施例的積體電路1500A的佈局1500B的圖。圖15C是根據一些實施例的積體電路1500D的佈局1500C的圖。圖15D是根據一些實施例的積體電路1500D的電路圖。
圖15A是根據一些實施例的積體電路1500A的電路圖。
積體電路1500A是圖9A所示及閘的非功能性表示形式。積體電路1500A是圖1至圖2所示方法100至方法200的第一電路的實施例。在一些實施例中，積體電路1500A是由Verilog網路連線表(未示出)產生。
在一些實施例中，積體電路1500A是放置於圖16所示操作1606或操作1608中的工程變更指令(engineering change order，ECO)單元的示意性表示形式，因此不再予以贅述。在一些實施例中，方法100至方法200、方法500及方法600的特徵中的至少一或多者可應用於圖15A至圖15D及方法1600，因此不再予以贅述。舉例而言，積體電路1500A中的二或更多個接腳可在方法100中被斷開連接，且可然後藉由操作114之後的方法而被重新連接，因此不再予以贅述。
積體電路1500A包括PMOS電晶體P1、PMOS電晶體P2、PMOS電晶體P3及PMOS電晶體P4、NMOS電晶體N1、NMOS電晶體N2、NMOS電晶體N3、NMOS電晶體N4、NMOS電晶體N5及NMOS電晶體N6、接腳JP13至接腳JP17、群組G5及群組G6以及接腳標籤MJ5及接腳標籤MJ6。
積體電路1500A是圖9A所示積體電路900A的變型，因此不再予以贅述。
相較於圖9A所示積體電路900A而言，積體電路更包括PMOS電晶體P4以及NMOS電晶體N4、NMOS電晶體N5及NMOS電晶體N6。
相較於圖9A所示積體電路900A而言，在圖15A中，PMOS電晶體P1的汲極端子及PMOS電晶體P2的汲極端子與PMOS電晶體P3的閘極端子、NMOS電晶體N3的閘極端子及NMOS電晶體N1的汲極端子不連接在一起。
相較於圖9A所示積體電路900A而言，在圖15A中，PMOS電晶體P3的汲極端子與NMOS電晶體N3的汲極端子以及輸出節點Z不連接在一起。
NMOS電晶體N4被配置為電容器C1，且因此NMOS電晶體N4的源極端子與NMOS電晶體N4的汲極端子耦合於一起。
NMOS電晶體N4的閘極端子耦合至電壓供應器VDD。NMOS電晶體N4的源極端子、NMOS電晶體N4的汲極端子、NMOS電晶體N2的汲極端子及NMOS電晶體N1的源極端子中的每一者彼此耦合。
NMOS電晶體N5被配置為電容器C2，且因此NMOS電晶體N5的源極端子與NMOS電晶體N5的汲極端子耦合於一起。
NMOS電晶體N5的閘極端子耦合至電壓供應器VDD。NMOS電晶體N5的源極端子、NMOS電晶體N5的汲極端子、NMOS電晶體N1的汲極端子、PMOS電晶體P3的閘極端子及NMOS電晶體N3的閘極端子中的每一者耦合於一起。
PMOS電晶體P4被配置為電容器C3，且因此PMOS電晶體P4的源極端子與PMOS電晶體P4的汲極端子耦合於一起。
NMOS電晶體N6被配置為電容器C4，且因此NMOS電 晶體N6的源極端子與NMOS電晶體N6的汲極端子耦合於一起。
PMOS電晶體P4的閘極端子耦合至電壓供應器VDD。NMOS電晶體N5的閘極端子耦合至電壓供應器VDD。
NMOS電晶體N6的源極端子、NMOS電晶體N6的汲極端子、PMOS電晶體P4的汲極端子、PMOS電晶體P4的源極端子及輸出節點Z中的每一者耦合於一起。
在一些實施例中，電容器C1、電容器C2、電容器C3或電容器C4中的至少一者是由圖19所示系統1900在圖16所示方法1600的操作1602期間插入，因此不再予以贅述。
積體電路1500A對應於圖1所示方法100的在操作104之後的第一電路，因此不再予以贅述。積體電路1500A對應於圖5所示方法500的在操作504之後的第一電路，因此不再予以贅述。
在一些實施例中，接腳JP13對應於方法100至方法200及方法500的第一接腳，且是PMOS電晶體P1的汲極端子及PMOS電晶體P2的汲極端子的接腳或節點。
在一些實施例中，接腳JP14對應於方法100至方法200及方法500的第二接腳，且是NMOS電晶體N1的汲極端子的接腳或節點。
在一些實施例中，接腳JP15對應於方法100至方法200及方法500的第一接腳，且是PMOS電晶體P3的汲極端子的接腳或節點。
在一些實施例中，接腳JP16對應於方法100至方法200及方法500的第二接腳，且是NMOS電晶體N3的汲極端子的接腳或節點。
在一些實施例中，接腳JP17對應於方法100至方法200及方法500的第三接腳，且是輸出節點Z、PMOS電晶體P4的汲極端子及源極端子以及NMOS電晶體N6的汲極端子及源極端子的接腳或節點。
在一些實施例中，接腳標籤MJ5對應於方法500的共用標籤，因此不再予以贅述。
在一些實施例中，接腳標籤MJ6對應於方法500的共用標籤，因此不再予以贅述。
在一些實施例中，群組G5對應於方法100及方法500的第一接腳群組，因此不再予以贅述。
在一些實施例中，群組G6對應於方法100及方法500的第二接腳群組，因此不再予以贅述。
在方法500的執行期間，在操作502中，利用共用標籤(例如，接腳標籤MJ4)將接腳JP13及接腳JP14指定為或標記為第一組欲連接接腳，且利用共用標籤(例如，接腳標籤MJ5)將接腳JP15、接腳JP16及接腳JP17指定為或標記為第二組欲連接接腳。之後，在操作504中，將第一組欲連接接腳指定為欲連接在一起的第一接腳群組(例如，群組G5)，且將第二組欲連接接腳指定為欲連接在一起的第二接腳群組(例如，群組G6)。
圖15B是根據一些實施例的積體電路1500A的佈局1500B的圖。
佈局1500B是圖1至圖2所示方法100至方法200的第一佈局的實施例。在一些實施例中，佈局1500B是基於積體電路1500A的示意圖或Verilog網路連線表(未示出)而產生。在一些實施例中，佈局1500B儲存於圖19中的標準單元庫1920中。
佈局1500B對應於圖1所示方法100的在操作106或操作108中的至少一者之後的第一佈局，因此不再予以贅述。
在一些實施例中，佈局1500B是在圖16所示操作1606或操作1608中放置的ECO單元的佈局，因此不再予以贅述。
在一些實施例中，佈局1500B可用於製造積體電路，例如積體電路1500A或圖20所示IC裝置2060。
佈局1500B是佈局900C的變型，因此不再予以贅述。相較於圖9C所示佈局900C而言，為了易於例示，佈局1500B未示出來自佈局900C的其他元件，但佈局1500B仍包括圖15B中所未示出的其他元件。
相較於圖9C所示佈局900C而言，導電特徵圖案1520a及導電特徵圖案1520b替換導電特徵圖案920a，導電特徵圖案1520c替換導電特徵圖案920d，導電特徵圖案1520d替換導電特徵圖案920e，因此不再予以贅述。
導電特徵圖案1520a及導電特徵圖案1520c是利用接腳標籤MJ5來標記，且導電特徵圖案1520b及導電特徵圖案1520d 是利用接腳標籤MJ6來標記。
在一些實施例中，導電特徵圖案1520a對應於圖15B至圖15C中的接腳JP13，導電特徵圖案1520c對應於圖15B至圖15C中的接腳JP14，導電特徵圖案1520b對應於圖15B至圖15C中的接腳JP15或接腳JP17中的至少一者，導電特徵圖案1520d對應於圖15B至圖15C中的接腳JP16或接腳JP17中的至少一者，因此不再予以贅述。
相較於圖9C所示佈局900C而言，佈局1500B更包括通孔圖案1512a、通孔圖案1512b、通孔圖案1512c及通孔圖案1512d。在一些實施例中，通孔圖案1512a、通孔圖案1512b、通孔圖案1512c及通孔圖案1512d相似於通孔圖案912a、通孔圖案912b、通孔圖案912c或通孔圖案912d中的一或多者，因此不再予以贅述。
相較於圖9C所示佈局900C而言，佈局1500B包括兩組佈線軌道(例如，T1a至T3a及T1b至T7b)而非一組佈線軌道T1至T5，因此不再予以贅述。
在一些實施例中，所述一組佈線軌道T1a至T3a中的每一佈線軌道界定在方法100的操作110中導電特徵圖案1530a所可定位於的區。
在一些實施例中，所述一組佈線軌道T1b至T7b中的每一佈線軌道界定在方法100的操作110中導電特徵圖案1530b所可定位於的區。
佈局1500B的其他配置亦處於本揭露的範圍內。
圖15C是根據一些實施例的積體電路1500D的佈局1500C的圖。
佈局1500C是圖1至圖2所示方法100至方法200的第二電路的佈局的實施例。在一些實施例中，佈局1500C是基於積體電路1500D的示意圖而產生。在一些實施例中，佈局1500C儲存於圖19中的標準單元庫1920中。
佈局1500C是第一佈局在被放置於方法100的操作110的佈局設計的第一區中之後的實施例。佈局1500C對應於圖1所示方法100的在操作114之後的第二電路的佈局，因此不再予以贅述。積體電路佈局1500C對應於積體電路1500D的佈局，因此不再予以贅述。
在一些實施例中，佈局1500C是ECO單元在圖16所示操作1618之後的佈局，因此不再予以贅述。
在一些實施例中，佈局1500C可用於製造積體電路，例如積體電路1500D或圖20所示IC裝置2060。
佈局1500C是佈局1500B的變化型式，因此不再予以贅述。相較於圖15B所示佈局1500B而言，佈局1500C更包括導電特徵圖案1530a及導電特徵圖案1530b以及通孔圖案1532a、通孔圖案1532b、通孔圖案1532c及通孔圖案1532d，因此不再予以贅述。
在一些實施例中，導電特徵圖案1530a及導電特徵圖案 1530b相似於導電特徵圖案930a，因此不再予以贅述。
在一些實施例中，通孔圖案1532a、通孔圖案1532b、通孔圖案1532c及通孔圖案1532d相似於通孔圖案932a或通孔圖案932b，因此不再予以贅述。
在一些實施例中，通孔圖案1532a對應於方法200的第一通孔圖案，且通孔圖案1532b對應於方法200的第二通孔圖案，因此不再予以贅述。
在一些實施例中，通孔圖案1532c對應於方法200的第一通孔圖案，且通孔圖案1532d對應於方法200的第二通孔圖案，因此不再予以贅述。
導電特徵圖案1530a、通孔圖案1532a及通孔圖案1532b將導電特徵圖案1520a與導電特徵圖案1520c連接在一起。
導電特徵圖案1530b、通孔圖案1532c及通孔圖案1532d將導電特徵圖案1520b與導電特徵圖案1520d連接在一起。
在一些實施例中，佈局1500C會達成本揭露內所論述益處中的一或多者。
佈局1500C的其他配置亦處於本揭露的範圍內。
圖15D是根據一些實施例的積體電路1500D的電路圖。
積體電路1500D為及閘。在一些實施例中，積體電路1500D被配置成作為積體電路900A。
積體電路1500D是圖1至圖2所示方法100至方法200的第二電路的實施例。
在一些實施例中，積體電路1500D是在圖16所示操作1618之後的ECO單元的示意性表示形式，因此不再予以贅述。
積體電路1500D包括PMOS電晶體P1、PMOS電晶體P2、PMOS電晶體P3及PMOS電晶體P4、NMOS電晶體N1、NMOS電晶體N2、NMOS電晶體N3、NMOS電晶體N4、NMOS電晶體N5及NMOS電晶體N6、接腳JP13至接腳JP17、群組G5及群組G6、接腳標籤MJ5及接腳標籤MJ6以及導體1560及導體1260。
在一些實施例中，導體1560相似於導體960，因此不再予以贅述。
積體電路1500D是圖15A所示積體電路1500A的變型，因此不再予以贅述。相較於圖15A所示積體電路1500A而言，PMOS電晶體P1的汲極端子及PMOS電晶體P2的汲極端子與PMOS電晶體P3的閘極端子、NMOS電晶體N3的閘極端子及NMOS電晶體N1的汲極端子藉由導體1560而連接。
相較於圖15A所示積體電路1500A而言，PMOS電晶體P3的汲極端子與NMOS電晶體N3的汲極端子、輸出節點Z以及電容器C3及電容器C4藉由導體1260而連接。
積體電路1500D對應於圖1所示方法100的在操作114之後的第二電路，因此不再予以贅述。
在一些實施例中，積體電路1500D會達成本揭露內所論述益處中的一或多者。
圖16是根據一些實施例的將ECO單元放置及佈線至佈局中的方法1600的流程圖。
應理解，可在圖16中所繪示方法1600之前、期間及/或之後實行附加操作，且一些其他製程在本文中可能僅被簡要闡述。
在一些實施例中，方法1600包括應用於圖15A至圖15D的方法100至方法200、方法500及方法600的特徵中的至少一或多者，因此不再予以贅述。
在一些實施例中，方法1600是方法100至方法200、方法500及方法600在ECO單元上的應用，因此不再予以贅述。舉例而言，在一些實施例中，方法1600是方法100至方法200、方法500及方法600在ECO單元上的應用，其中對應ECO單元中的一或多個接腳以與方法100至方法200、方法500及方法600相似的方式進行連接，因此不再予以贅述。
在一些實施例中，方法1600可用於對ECO替換單元(ECO replacement cell)中的第一接腳與第二接腳進行連接。在一些實施例中，ECO單元是插入至佈局中的備用單元(spare cell)。在一些實施例中，方法1600的佈局包括以下中的至少一者：圖3所示佈局300或圖4所示佈局400、圖3所示單元320A1、單元320A2、單元320B至單元320E、圖4所示單元400A至單元400B或單元440A至單元440E、圖7A至圖7C所示佈局700A至佈局700C、圖8所示佈局800、圖9C至圖9D所示佈局900C至佈局900D、圖10B至圖10C所示佈局1000B至佈局1000C、圖11B至 圖11C所示佈局1100B至佈局1100C、圖12B至圖12C所示佈局1200B至佈局1200C、圖13B所示佈局1300B、圖14B所示佈局1400B或圖15B至圖15C所示佈局1500B至佈局1500C。
在方法1600的操作1602中，將一或多個填充單元(filler cell)或解耦電容器(decoupling capacitor，DCAP)單元放置至佈局中。
在一些實施例中，操作1602包括利用填充單元來填充現有單元，且然後將填充單元放置至佈局中。在一些實施例中，操作1602包括利用填充單元來填充佈局內的現有單元。在一些實施例中，填充單元是不具有邏輯功能的單元，且被用於填充標準單元列中的空白空間(empty space)。
在一些實施例中，操作1602包括利用DCAP來填充現有單元，且然後將DCAP單元放置至佈局中。在一些實施例中，操作1602包括利用DCAP來填充佈局內的現有單元。在一些實施例中，DCAP單元藉由降低雜訊來改善佈局的時序效能。在一些實施例中，在佈局中不滿足時序要求的一或多個路徑附近添加DCAP單元。
在一些實施例中，方法1600的DCAP包括圖15A至圖15D中的電容器C1、電容器C2、電容器C3或電容器C4中的至少一者。
在一些實施例中，操作1602的單元對應於ECO單元。
在方法1600的操作1604中，將一或多個單元放置至佈 局中並對所述一或多個單元進行佈線。在一些實施例中，操作1604包括將單元實際放置至佈局中。在一些實施例中，操作1604包括將一或多個標準單元放置至佈局中。在一些實施例中，方法1600的操作1604包括操作102、操作104、操作106、操作108、操作110、操作112或操作114中的一或多者，因此不再予以贅述。
在一些實施例中，操作1604的所述一或多個單元包括以下中的至少一者：圖9C至圖9D所示佈局900C至佈局900D、圖10B至圖10C所示佈局1000B至佈局1000C、圖11B至圖11C所示佈局1100B至佈局1100C、圖12B至圖12C所示佈局1200B至佈局1200C、圖13B所示佈局1300B、圖14B所示佈局1400B或圖15B至圖15C所示佈局1500B至佈局1500C。
在方法1600的操作1606中，利用對應的ECO替換單元來替換操作1602的一或多個填充單元。在一些實施例中，操作1606包括利用對應的ECO替換單元來替換其中佈局的效能(例如，時序)應被改善的一或多個填充單元。
在一些實施例中，ECO替換單元是填充單元的功能性版本。
在一些實施例中，填充單元能夠被「程式化」(轉變)成ECO替換單元，所述ECO替換單元被配置成進行操作並提供由對應的標準功能性單元提供的相同功能、共用功能、低層級功能中的一者。在一些實施例中，將ECO替換單元配置成進行操作並提供包括反相器、反及閘、反或閘、互斥或閘、D鎖存器(D-latch)、 解耦電容器(decoupling capacitor，DeCap)、及或反閘(AOI)、或及反閘(OAI)、多工器、正反器或類似功能在內的邏輯功能中的一者。在一些實施例中，藉由更改至少一個填充單元內的一或多個連接(填充單元內連接(intra-filler-cell connection))(例如金屬至矽接觸件及金屬至複晶矽接觸件)或者利用對應通孔或接觸件進行其他金屬層改變來將填充單元程式化(轉變)成ECO替換單元。
在方法1600的操作1608中，在每一ECO替換單元內建立ECO聯接接腳(joined pin)。在一些實施例中，相似於方法100至方法200，方法1600的操作1608包括藉由APR工具來對每一ECO替換單元內的第一接腳與第二接腳進行重新連接，因此不再予以贅述。
在一些實施例中，方法1600的操作1608包括將操作102、操作104、操作106、操作108、操作110、操作112或操作114中的一或多者應用於ECO替換單元中的每一者，因此不再予以贅述。
在方法1600的操作1610中，由圖19所示系統1900判斷每一ECO替換單元內的聯接接腳中的一或多者是否導致與現有APR佈線的衝突。在一些實施例中，方法1600的操作1610包括將操作110、操作112或操作114中的一或多者應用於ECO替換單元中的每一者，因此不再予以贅述。
若每一ECO替換單元內的聯接接腳中的一或多者導致與現有APR佈線的衝突，則方法1600繼續進行至操作1612。在 一些實施例中，操作1610的衝突過程相似於圖4的矛盾或衝突，因此不再予以贅述。
若每一ECO替換單元內的聯接接腳中的一或多者不會導致與現有APR佈線的衝突，則方法1600繼續進行至操作1618。
在方法1600的操作1612中，自佈局移除交疊的佈線形狀。在一些實施例中，自佈局移除的交疊的佈線形狀是具有操作1610的衝突或圖4所示矛盾或衝突的佈線形狀，因此不再予以贅述。在一些實施例中，操作1612包括將先前至少在操作1608中連接在一起的接腳斷開連接。
在方法1600的操作1614中，將其他網(net)及佈線凍結。在一些實施例中，被凍結的其他網及佈線無法被APR工具用於佈線。
在一些實施例中，將被凍結的其他網及佈線一直凍結至操作1610的衝突或圖4所示矛盾或衝突被解決為止。
在方法1600的操作1616中，將增量佈線(incremental routing)應用於所述佈局。在一些實施例中，將增量佈線應用於所述佈局，以便解決操作1610的衝突或圖4所示矛盾或衝突。
在方法1600的操作1618中，佈局中的圖案及單元的放置完成。
在方法1600的操作1620中，實行佈局的ECO輸入佈線或輸出佈線中的至少一者。
儘管方法1600被闡述為將第一接腳與第二接腳連接在 一起，然而其他數目的接腳可被連接在一起且亦處於本揭露的範圍內。
在一些實施例中，藉由使用方法1600，在ECO放置期間與預先存在的APR佈線的衝突的數目相較於其他方式而言減少。
在一些實施例中，藉由使用方法1600，ECO放置期間的重新佈線相較於其他方式而言減少，且會確保所述佈局的時序及功率滿足設計參數。
在一些實施例中，方法1600會達成本揭露內所論述益處中的一或多者。
圖17是根據一些實施例的產生積體電路的佈局的方法1700的流程圖。應理解，可在圖17中所繪示方法1700之前、期間及/或之後實行附加操作，且一些其他製程在本文中可能僅被簡要闡述。
在一些實施例中，方法1700是方法100的操作106或操作108中的至少一者的實施例。在一些實施例中，方法1700可用於產生至少佈局設計500A至佈局設計500D、佈局設計700A至佈局設計700B、佈局設計800A至佈局設計800B、佈局設計900A至佈局設計900B、佈局設計1000A至佈局設計1000B或佈局設計1100A至佈局設計1100B的一或多個佈局圖案，或者產生至少與積體電路600相似的一或多個特徵。
在一些實施例中，方法1700可用於產生一或多個佈局圖案或者至少與積體電路900G相似的一或多個特徵，且為了簡便 起見，將不再於圖17中予以贅述，所述一或多個佈局圖案具有至少圖3所示佈局300A、圖3所示單元320A1、單元320A2、單元320B至單元320E、圖4所示單元400A至單元400B或單元440A至單元440E、圖7A至圖7C所示佈局700A至佈局700C、圖8所示佈局800、圖9C至圖9D所示佈局900C至佈局900D、圖10B至圖10C所示佈局1000B至佈局1000C、圖11B至圖11C所示佈局1100B至佈局1100C、圖12B至圖12C所示佈局1200B至佈局1200C、圖13B所示佈局1300B、圖14B所示佈局1400B或圖15B至圖15C所示佈局1500B至佈局1500C的結構關係(包括對準、長度及寬度)以及配置。
在方法1700的操作1702中，在佈局設計上產生或放置一組主動區圖案。在一些實施例中，方法1700的所述一組主動區圖案包括所述一組主動區圖案902或所述一組主動區圖案1202中的一或多個圖案的至少部分。在一些實施例中，方法1700的所述一組主動區圖案包括與主動區902a’或主動區902b’相似的一或多個區。在一些實施例中，方法1700的所述一組主動區圖案包括OD層中的一或多個主動區圖案。
在方法1700的操作1704中，在佈局設計上產生或放置一組接觸件圖案。在一些實施例中，方法1700的所述一組接觸件圖案包括至少所述一組接觸件圖案906或所述一組接觸件圖案1206中的一或多個圖案的至少部分。在一些實施例中，方法1700的第一組接觸件圖案包括至少與接觸件906b’或接觸件906g’相似 的一或多個接觸件圖案。在一些實施例中，方法1700的所述一組接觸件圖案包括MD層中的一或多個接觸件圖案。
在方法1700的操作1706中，在佈局設計上產生或放置一組閘極圖案。在一些實施例中，方法1700的所述一組閘極圖案包括所述一組閘極圖案904或所述一組閘極圖案1204中的一或多個閘極圖案的至少部分。在一些實施例中，方法1700的所述一組閘極圖案包括POLY層中的一或多個閘極圖案。
在方法1700的操作1708中，在佈局設計上產生或放置第一組切割圖案。在一些實施例中，方法1700的第一組切割圖案包括切割特徵圖案1130的一或多個切割圖案的至少部分。
在方法1700的操作1710中，在佈局設計上產生或放置第一組導電特徵圖案。在一些實施例中，方法1700的第一組導電特徵圖案包括至少所述一組導電特徵圖案920、所述一組導電特徵圖案1220或所述一組導電特徵圖案1520中的一或多個圖案的至少部分。
在一些實施例中，方法1700的第一組導電特徵圖案包括以下中的一或多個圖案的至少部分：至少圖3所示導電特徵圖案302或導電特徵圖案304、圖4所示導電特徵圖案402或導電特徵圖案404、圖7A至圖7C所示導電特徵圖案704a至導電特徵圖案704d、導電特徵圖案706a至導電特徵圖案706d或導電特徵圖案708a至導電特徵圖案708d、圖8所示導電特徵圖案802及導電特徵圖案804、圖9C至圖9D、圖10B至圖10C、圖11B至圖 11C、圖12B至圖12C所示導電特徵圖案920a至導電特徵圖案920e、圖12B至圖12C所示導電特徵圖案1220a至導電特徵圖案1220e、圖13A至圖13B所示導電特徵圖案1320a至導電特徵圖案1320b、導電特徵圖案1322a、導電特徵圖案1324a、導電特徵圖案1330a至導電特徵圖案1330b、導電特徵圖案1332a、導電特徵圖案1334a、導電特徵圖案1340a至導電特徵圖案1340b、導電特徵圖案1342a、導電特徵圖案1344a、圖14B所示導電特徵圖案1420a至導電特徵圖案1420e或圖15B至圖15C所示導電特徵圖案1520a至導電特徵圖案1520d。
在一些實施例中，方法1700的第一組導電特徵圖案包括至少與導體920a’或導體920e’相似的一或多個導電特徵圖案。在一些實施例中，方法1700的所述一組導電特徵圖案包括M0層中的一或多個導電特徵圖案。
在方法1700的操作1712中，在佈局設計上產生或放置第一組通孔圖案及第二組通孔圖案。
在一些實施例中，方法1700的第一組通孔圖案包括一組通孔圖案910或一組通孔圖案1210的一或多個通孔圖案的至少部分。在一些實施例中，方法1700的第一組通孔圖案包括至少與通孔910a’相似的一或多個通孔圖案。在一些實施例中，方法1700的第一組通孔圖案包括至少與VD層中的通孔相似的一或多個通孔。
在一些實施例中，方法1700的第二組通孔圖案包括一 組通孔圖案912、一組通孔圖案1212或一組通孔圖案1512中的一或多個通孔圖案的至少部分。在一些實施例中，方法1700的第二組通孔圖案包括至少與VG層中的通孔相似的一或多個通孔。
在方法1700的操作1714中，在佈局設計上產生或放置第二組導電特徵圖案。在一些實施例中，方法1700的第二組導電特徵圖案包括至少所述一組導電特徵圖案930、所述一組導電特徵圖案1230或所述一組導電特徵圖案1530中的一或多個導電特徵圖案的至少部分。
在一些實施例中，方法1700的第二組導電特徵圖案包括以下中的一或多個導電特徵圖案的至少部分：至少圖3所示導電特徵圖案322或導電特徵圖案332、圖9E、圖10C及圖11C所示導電特徵圖案930a、圖12C所示導電特徵圖案1230a、圖14B所示導電特徵圖案1430a、導電特徵圖案1430b及導電特徵圖案1430c或圖15C所示導電特徵圖案1530a及導電特徵圖案1530b。
在一些實施例中，方法1700的第二組導電特徵圖案包括至少與導體960、導體1160、導體1260或導體1560相似的一或多個導電特徵圖案。在一些實施例中，方法1700的第二組導電特徵圖案包括至少與M0層中的導體相似的一或多個導體。
在方法1700的操作1716中，在佈局設計上產生或放置第三組通孔圖案。
在一些實施例中，方法1700的第三組通孔圖案包括一組通孔圖案932、一組通孔圖案1232或一組通孔圖案1532中的一 或多個通孔圖案的至少部分。
在一些實施例中，方法1700的第三組通孔圖案包括以下中的一或多個通孔圖案的至少部分：圖3所示通孔圖案324或通孔圖案334、圖9E、圖10C及圖11C所示通孔圖案932a、圖12C所示通孔圖案1232c或圖15C所示通孔圖案1532a及通孔圖案1532c。在一些實施例中，方法1700的第三組通孔圖案包括以下中的一或多個通孔圖案的至少部分：圖3所示通孔圖案326或通孔圖案336、圖9E、圖10C及圖11C所示通孔圖案932b、圖12C所示通孔圖案1232c或圖15C所示通孔圖案1532b及通孔圖案1532d。
在一些實施例中，方法1700的第三組通孔圖案包括至少與通孔932a’或通孔932b’相似的一或多個通孔圖案。在一些實施例中，方法1700的第三組通孔圖案包括至少與V0層中的通孔相似的一或多個通孔。
圖18是根據一些實施例的製造IC裝置的方法1800的對應功能性流程圖。應理解，可在圖18中所繪示方法1800中的至少一者之前、期間及/或之後實行附加操作，且一些其他製程在本文中可能僅被簡要闡述。
在一些實施例中，方法1800或方法1800B中的至少一者的其他操作次序亦處於本揭露的範圍內。方法1800包括示例性操作，但所述操作未必以所示次序實行。根據所揭露實施例的精神及範圍，可對操作適當地進行組合、劃分、添加、替換、改變次序 及/或去除。在一些實施例中，不實行至少方法100、方法200、方法500、方法600、方法1600、方法1700或方法1800的操作中的一或多者。
在一些實施例中，方法1800是方法100的操作116的實施例。在一些實施例中，方法1800可用於製造或製作至少積體電路900E、積體電路900G、積體電路1000D、積體電路1100D、積體電路1200D、積體電路1300A、積體電路1400A或積體電路1500D，或者製造或製作具有與至少圖3所示佈局300A、圖3所示單元320A1、單元320A2、單元320B至單元320E、圖4所示單元400A至單元400B或單元440A至單元440E、圖7A至圖7C所示佈局700A至佈局700C、圖8所示佈局800、圖9C至圖9D所示佈局900C至佈局900D、圖10B至圖10C所示佈局1000B至佈局1000C、圖11B至圖11C所示佈局1100B至佈局1100C、圖12B至圖12C所示佈局1200B至佈局1200C、圖13B所示佈局1300B、圖14B所示佈局1400B或圖15B至圖15C所示佈局1500B至佈局1500C相似的特徵的積體電路。
在方法1800的操作1802中，在基底990的前側中形成一組電晶體的一組主動區。在一些實施例中，至少方法1800的所述一組電晶體包括主動區902a’或主動區902b’中的一或多個電晶體。在一些實施例中，至少方法1800的所述一組電晶體包括本文中所述的一或多個電晶體。在一些實施例中，所述一組主動區包括與所述一組主動區圖案902或所述一組主動區圖案1202相似的一 或多個主動區。
在一些實施例中，操作1802至少更包括操作1802a。在一些實施例中，操作1802a(未示出)包括在第一阱中製作所述一組電晶體的源極區及汲極區。在一些實施例中，第一阱包括p型摻雜劑。在一些實施例中，p型摻雜劑包括硼、鋁或其他適合的p型摻雜劑。在一些實施例中，第一阱包括生長於基底之上的磊晶層(epi-layer)。在一些實施例中，藉由在磊晶製程(epitaxial process)期間添加摻雜劑來對磊晶層進行摻雜。在一些實施例中，在形成磊晶層之後，藉由離子植入(ion implantation)來對磊晶層進行摻雜。在一些實施例中，藉由對所述基底進行摻雜來形成第一阱。在一些實施例中，藉由離子植入來實行摻雜。在一些實施例中，第一阱具有範圍介於1×1012原子/立方公分至1×1014原子/立方公分的摻雜劑濃度。其他摻雜劑濃度亦處於本揭露的範圍內。
在一些實施例中，第一阱包括n型摻雜劑。在一些實施例中，n型摻雜劑包括磷、砷或其他適合的n型摻雜劑。在一些實施例中，n型摻雜劑濃度的範圍介於約1×1012原子/立方公分至約1×1014原子/立方公分。其他摻雜劑濃度亦處於本揭露的範圍內。
在一些實施例中，源極/汲極特徵的形成包括：移除基底的一部分以在間隔件的邊緣處形成凹陷，且然後藉由填充所述基底中的凹陷來實行填充製程。在一些實施例中，在移除接墊氧化物層(pad oxide layer)或犧牲氧化物層(sacrificial oxide layer)之後，對凹陷進行蝕刻(例如，濕法蝕刻(wet etching)或乾法蝕刻 (dry etching))。在一些實施例中，實行蝕刻製程以移除主動區的與隔離區(例如淺溝渠隔離(shallow trench isolation，STI)區)相鄰的頂表面部分。在一些實施例中，藉由磊晶(epitaxy/epitaxial，epi)製程來實行填充製程。在一些實施例中，使用與蝕刻製程同時進行的生長製程來填充所述凹陷，其中生長製程的生長速率大於蝕刻製程的蝕刻速率。在一些實施例中，使用生長製程與蝕刻製程的組合來填充所述凹陷。舉例而言，在凹陷中生長一層材料，且然後使所生長的材料經歷蝕刻製程以移除所述材料的一部分。然後，對經蝕刻的材料實行後續的生長製程，直至達成所述材料在凹陷中的所期望厚度為止。在一些實施例中，生長製程繼續進行，直至所述材料的頂表面位於基底的頂表面上方為止。在一些實施例中，生長製程繼續進行，直至所述材料的頂表面與基底的頂表面共面為止。在一些實施例中，藉由等向性蝕刻製程或非等向性蝕刻製程來移除第一阱的一部分。蝕刻製程選擇性地蝕刻第一阱，而不蝕刻閘極結構及任何間隔件。在一些實施例中，使用反應性離子蝕刻(reactive ion etch，RIE)、濕法蝕刻或其他適合的技術來實行蝕刻製程。在一些實施例中，在凹陷中沈積半導體材料以形成源極/汲極特徵。在一些實施例中，實行磊晶製程以在凹陷中沈積半導體材料。在一些實施例中，磊晶製程包括選擇性磊晶生長(selective epitaxy growth，SEG)製程、化學氣相沈積(chemical vapor deposition，CVD)製程、分子束磊晶(molecular beam epitaxy，MBE)、其他適合的製程及/或其組合。磊晶製程使用與基底的組成 相互作用的氣體前驅物(gaseous precursor)及/或液體前驅物(liquid precursor)。在一些實施例中，源極/汲極特徵包括磊晶生長矽(磊晶Si(epi Si))、碳化矽或矽鍺。在一些情形中，在磊晶製程期間，IC裝置的與閘極結構相關聯的源極/汲極特徵被原位摻雜(in-situ doped)或未被摻雜(undoped)。當源極/汲極特徵在磊晶製程期間未被摻雜時，在一些情形中，在後續製程期間對源極/汲極特徵進行摻雜。後續摻雜製程是藉由離子植入、電漿浸漬離子植入(plasma immersion ion implantation)、氣體及/或固體源擴散、其他適合的製程及/或其組合來達成。在一些實施例中，在形成源極/汲極特徵之後及/或在後續摻雜製程之後，將源極/汲極特徵進一步暴露於退火製程(annealing process)。
在方法1800的操作1804中，在第一層級上的所述一組電晶體的源極/汲極區之上沈積第一導電材料，藉此形成所述一組電晶體的一組接觸件。在一些實施例中，至少方法1800的第一層級包括MD層級或POLY層級。
在一些實施例中，至少方法1800的所述一組電晶體的源極/汲極區包括所述一組主動區中的一或多個電晶體的源極/汲極區。在一些實施例中，至少方法1800的所述一組接觸件至少包括接觸件906b’或接觸件906g’。在一些實施例中，所述一組接觸件包括與所述一組接觸件圖案906或所述一組接觸件圖案1206相似的一或多個接觸件。在一些實施例中，至少方法1800的所述一組接觸件包括MD層級中的特徵。
在方法1800的操作1806中，在第二層級上形成所述一組電晶體的一組閘極。在一些實施例中，至少方法1800的所述一組閘極包括與所述一組閘極圖案904或所述一組閘極圖案1204相似的閘極區。在一些實施例中，至少方法1800的第二層級包括POLY層級。
在一些實施例中，閘極區位於汲極區與源極區之間。在一些實施例中，閘極區位於第一阱及基底之上。在一些實施例中，製作所述閘極區的操作1806包括實行一或多個沈積製程以形成一或多個介電材料層。在一些實施例中，沈積製程包括化學氣相沈積(CVD)、電漿增強型CVD(plasma enhanced CVD，PECVD)、原子層沈積(atomic layer deposition，ALD)或適合於沈積一或多個材料層的其他製程。在一些實施例中，製作所述閘極區包括實行一或多個沈積製程以形成一或多個導電材料層。在一些實施例中，製作所述閘極區包括形成閘極電極或虛設閘極電極。在一些實施例中，製作所述閘極區包括沈積或生長至少一個介電層，例如閘極介電質。在一些實施例中，使用經摻雜複晶矽或非摻雜複晶矽(polycrystalline silicon/polysilicon)來形成閘極區。在一些實施例中，閘極區包含金屬，例如Al、Cu、W、Ti、Ta、TiN、TaN、NiSi、CoSi、其他適合的導電材料或其組合。
在方法1800的操作1808中，實行切割製程以移除所述一組閘極的部分。在一些實施例中，至少方法1800的所述一組閘極的移除部分包括與至少切割特徵圖案1130相似的特徵。在一些 實施例中，至少方法1800的所述一組閘極的移除部分包括POLY層級中的特徵。
在一些實施例中，操作1808是藉由一或多個移除製程來實行。在一些實施例中，所述一或多個移除製程包括適合於移除閘極結構的一部分的一或多個蝕刻製程。在一些實施例中，操作1808的蝕刻製程包括：辨識閘極結構的欲被移除的一部分，並蝕刻所述閘極結構的欲被移除的所述部分。在一些實施例中，使用罩幕來指明所述閘極結構的欲被切割或移除的部分。
在一些實施例中，所述罩幕是硬罩幕。在一些實施例中，所述罩幕是軟罩幕。在一些實施例中，蝕刻對應於電漿蝕刻、反應性離子蝕刻、化學蝕刻、乾法蝕刻、濕法蝕刻、其他適合的製程、其任意組合或類似製程。
在方法1800的操作1810中，形成第一組通孔及第二組通孔。
在一些實施例中，至少方法1800的第一組通孔位於VD中。在一些實施例中，至少方法1800的第一組通孔至少包括通孔910a’。在一些實施例中，第一組通孔包括與所述一組通孔圖案910或所述一組通孔圖案1210相似的一或多個通孔。
在一些實施例中，至少方法1800的第二組通孔位於VG層級中。在一些實施例中，第二組通孔包括與所述一組通孔圖案912、所述一組通孔圖案1212或所述一組通孔圖案1512相似的一或多個通孔。
在一些實施例中，在第一組接觸件之上形成第一組通孔。在一些實施例中，在所述一組閘極之上形成第二組通孔。
在一些實施例中，操作1810包括在晶圓的前側之上在絕緣層中形成第一組自對準接觸件(self-aligned contact，SAC)及第二組自對準接觸件(SAC)。在一些實施例中，將第一組通孔及第二組通孔電性耦合至至少所述一組電晶體。
在方法1800的操作1812中，在第三層級上沈積第二導電材料，藉此形成第二組導線。在一些實施例中，至少方法1800的第三層級包括M0層。在一些實施例中，操作1814包括在積體電路的前側之上至少沈積第一組導電區。
在一些實施例中，至少方法1800的第一組導線包括至少導體920a’或導體920e’的一或多個部分。在一些實施例中，第一組導線包括與所述一組導電特徵圖案920或所述一組導電特徵圖案1220相似的一或多個導線。
在一些實施例中，第一組導線包括與以下中的至少一者相似的一或多個導線：圖3所示導電特徵圖案302或導電特徵圖案304、圖4所示導電特徵圖案402或導電特徵圖案404、圖7A至圖7C所示導電特徵圖案704a至導電特徵圖案704d、導電特徵圖案706a至導電特徵圖案706d或導電特徵圖案708a至導電特徵圖案708d、圖8所示導電特徵圖案802及導電特徵圖案804、圖9C至圖9D、圖10B至圖10C、圖11B至圖11C、圖12B至圖12C所示導電特徵圖案920a至導電特徵圖案920e、圖12B至圖12C 所示導電特徵圖案1220a至導電特徵圖案1220e、圖13A至圖13B所示導電特徵圖案1320a至導電特徵圖案1320b、導電特徵圖案1322a、導電特徵圖案1324a、導電特徵圖案1330a至導電特徵圖案1330b、導電特徵圖案1332a、導電特徵圖案1334a、導電特徵圖案1340a至導電特徵圖案1340b、導電特徵圖案1342a、導電特徵圖案1344a、圖14B所示導電特徵圖案1420a至導電特徵圖案1420e或圖15B至圖15C所示導電特徵圖案1520a至導電特徵圖案1520d。
在方法1800的操作1814中，形成第三組通孔。在一些實施例中，至少方法1800的第三組通孔位於V0層級中。在一些實施例中，至少方法1800的第三組通孔至少包括通孔932a’或通孔932b’。在一些實施例中，第三組通孔包括與所述一組通孔圖案932、所述一組通孔圖案1232或所述一組通孔圖案1532相似的一或多個通孔。
在一些實施例中，第三組通孔包括與以下中的至少一或多個通孔圖案相似的一或多個通孔：圖3所示通孔圖案324或通孔圖案334、圖9E、圖10C及圖11C所示通孔圖案932a、圖12C所示通孔圖案1232c或圖15C所示通孔圖案1532a及通孔圖案1532c。在一些實施例中，第三組通孔包括與以下中的至少一或多個通孔圖案相似的一或多個通孔：圖3所示通孔圖案326或通孔圖案336、圖9E、圖10C及圖11C所示通孔圖案932b、圖12C所示通孔圖案1232c或圖15C所示通孔圖案1532b及通孔圖案1532d。
在方法1800的操作1816中，在第四層級上沈積第三導電材料，藉此形成第一組導體。在一些實施例中，至少方法1800的第四層級包括M1層。在一些實施例中，至少方法1800的第一組導體包括至少導體960、導體1160、導體1260或導體1560的一或多個部分。
在一些實施例中，第一組導體包括與所述一組導電特徵圖案930、所述一組導電特徵圖案1230或所述一組導電特徵圖案1530相似的一或多個導線。在一些實施例中，第一組導體包括與以下中的至少一或多個導電特徵圖案相似的一或多個導體：至少圖3所示導電特徵圖案322或導電特徵圖案332、圖9E、圖10C及圖11C所示導電特徵圖案930a、圖12C所示導電特徵圖案1230a、圖14B所示導電特徵圖案1430a、導電特徵圖案1430b及導電特徵圖案1430c或圖15C所示導電特徵圖案1530a及導電特徵圖案1530b。
在一些實施例中，至少方法1800的第一組導體包括至少與M1層中的導體相似的一或多個導體。
圖19是根據一些實施例的設計IC佈局設計及製造IC電路的系統1900的示意圖。
在一些實施例中，系統1900產生或放置本文中所述的一或多個IC佈局設計。系統1900包括硬體處理器1902以及編碼有(即，儲存)電腦程式碼1906(即，一組可執行指令1906)的非暫時性電腦可讀取儲存媒體1904(例如，記憶體1904)。電腦可 讀取儲存媒體1904被配置用於與用於生產所述積體電路的製造機器介接。處理器1902藉由匯流排1908而電性耦合至電腦可讀取儲存媒體1904。處理器1902亦藉由匯流排1908而電性耦合至輸入/輸出(input/output，I/O)介面1910。網路介面1912亦藉由匯流排1908而電性連接至處理器1902。網路介面1912連接至網路1914，以使得處理器1902及電腦可讀取儲存媒體1904能夠藉由網路1914而連接至外部元件。處理器1902被配置成執行編碼於電腦可讀取儲存媒體1904中的電腦程式碼1906，以便使系統1900可用於實行在方法100至方法200、方法500至方法600及方法1600至方法1700中所闡述的操作的一部分或全部。
在一些實施例中，處理器1902是中央處理單元(central processing unit，CPU)、多處理器(multi-processor)、分散式處理系統、應用專用積體電路(application specific integrated circuit，ASIC)及/或適合的處理單元。
在一些實施例中，電腦可讀取儲存媒體1904是電子系統、磁性系統、光學系統、電磁系統、紅外線系統及/或半導體系統(或者設備或裝置)。舉例而言，電腦可讀取儲存媒體1904包括半導體或固態記憶體、磁帶、可移除式電腦磁片(removable computer diskette)、隨機存取記憶體(RAM)、唯讀記憶體(ROM)、硬式磁碟(rigid magnetic disk)及/或光碟(optical disk)。在使用光碟的一些實施例中，電腦可讀取儲存媒體1904包括光碟唯讀記憶體(compact disk-read only memory，CD-ROM)、可讀/寫光碟 (compact disk-read/write，CD-R/W)及/或數位視訊光碟(digital video disc，DVD)。
在一些實施例中，儲存媒體1904儲存被配置成使系統1900實行方法100至方法200、方法500至方法600及方法1600至方法1700的電腦程式碼1906。在一些實施例中，儲存媒體1904亦儲存實行方法100至方法200、方法500至方法600及方法1600至方法1700所需的資訊以及在實行方法100至方法200、方法500至方法600及方法1600至方法1700期間所產生的資訊，例如佈局設計1916、使用者介面1918、標準單元庫1920、網路連線表1922及製造工具1930、及/或用於實行方法100至方法200、方法500至方法600及方法1600至方法1700的操作的一組可執行指令。在一些實施例中，佈局設計1916包括至少佈局設計500A至佈局設計500D、佈局設計700A至佈局設計700B、佈局設計800A至佈局設計800B、佈局設計900A至佈局設計900B、佈局設計1000A至佈局設計1000B或佈局設計1100A至佈局設計1100B的佈局圖案中的一或多者，或者包括至少與積體電路600相似的特徵。
在一些實施例中，儲存媒體1904儲存用於與製造機器介接的指令(例如，電腦程式碼1906)。所述指令(例如，電腦程式碼1906)能夠使處理器1902產生可被製造機器讀取的製造指令以在製造製程期間有效地實施方法100至方法200、方法500至方法600及方法1600至方法1700。
系統1900包括I/O介面1910。I/O介面1910耦合至外部電路系統。在一些實施例中，I/O介面1910包括用於向處理器1902傳送資訊及命令的鍵盤、小鍵盤(keypad)、滑鼠、軌跡球(trackball)、軌跡墊(trackpad)及/或游標方向鍵。
系統1900亦包括耦合至處理器1902的網路介面1912。網路介面1912使得系統1900能夠與連接有一或多個其他電腦系統的網路1914進行通訊。網路介面1912包括：無線網路介面，例如藍芽(BLUETOOTH)、無線保真(wireless fidelity，WIFI)、全球互通微波存取(worldwide interoperability of microwave access，WIMAX)、通用封包無線電服務(general packet radio service，GPRS)或寬頻分碼多工存取(wideband code division multiple access，WCDMA)；或者有線網路介面，例如乙太網路(ETHERNET)、通用串列匯流排(universal serial bus，USB)或者電氣及電子工程師學會(Institute of Electrical and Electronic Engineers，IEEE)-2094。在一些實施例中，方法100至方法200、方法500至方法600及方法1600至方法1700是在二或更多個系統1900中實施，且不同系統1900之間藉由網路1914來交換例如佈局設計及使用者介面等資訊。
系統1900被配置成經由I/O介面1910或網路介面1912來接收與佈局設計相關的資訊。所述資訊藉由匯流排1908而被傳送至處理器1902以確定用於至少生產積體電路600的佈局設計。所述佈局設計然後被儲存於電腦可存取媒體1904中以作為佈局設 計1916。系統1900被配置成經由I/O介面1910或網路介面1912來接收與使用者介面相關的資訊。所述資訊被儲存於電腦可存取媒體1904中以作為使用者介面1918。系統1900被配置成經由I/O介面1910或網路介面1912來接收與標準單元庫相關的資訊。所述資訊被儲存於電腦可存取媒體1904中以作為標準單元庫1920。系統1900被配置成經由I/O介面1910或網路介面1912來接收與網路連線表相關的資訊。所述資訊被儲存於電腦可存取媒體1904中以作為網路連線表1922。系統1900被配置成經由I/O介面1910或網路介面1912來接收與製造工具1930相關的資訊。所述資訊被儲存於電腦可存取媒體1904中以作為製造工具1930。在一些實施例中，製造工具1930包括被系統1900所利用的製作資訊。在一些實施例中，製造工具1930對應於圖20所示光罩製作2034。
在一些實施例中，方法100至方法200、方法500至方法600及方法1600至方法1700被實施為獨立軟體應用以供處理器來執行。在一些實施例中，方法100至方法200、方法500至方法600及方法1600至方法1700被實施為作為附加軟體應用的一部分的軟體應用。在一些實施例中，方法100至方法200、方法500至方法600及方法1600至方法1700被實施為軟體應用的插件(plug-in)。在一些實施例中，方法100至方法200、方法500至方法600及方法1600至方法1700被實施為作為EDA工具的一部分的軟體應用。在一些實施例中，方法100至方法200、方法500至方法600及方法1600至方法1700被實施為由EDA工具使 用的軟體應用。在一些實施例中，EDA工具用於產生積體電路裝置的佈局。在一些實施例中，佈局儲存於非暫時性電腦可讀取媒體上。在一些實施例中，使用例如可自凱登斯設計系統公司(CADENCE DESIGN SYSTEMS,Inc.)購得的VIRTUOSO®等工具或者另一適合的佈局產生工具來產生所述佈局。在一些實施例中，所述佈局是基於以電路設計圖為基礎而創建的網路連線表來產生。在一些實施例中，方法100至方法200、方法500至方法600及方法1600至方法1700由製造裝置實施，以使用基於由系統1900產生的一或多個佈局設計而製造的一組罩幕來製造積體電路。在一些實施例中，系統1900是被配置成使用基於本揭露的一或多個佈局設計而製造的一組罩幕來製造積體電路的製造裝置。在一些實施例中，圖19所示系統1900產生較其他方式小的積體電路佈局設計。在一些實施例中，圖19所示系統1900產生較其他方式佔用更少的面積並提供更佳的佈線資源的積體電路結構佈局設計。
圖20是根據本揭露至少一個實施例的積體電路(IC)製造系統2000及與其相關聯的IC製造流程的方塊圖。在一些實施例中，基於佈局圖，使用製造系統2000來製作以下中的至少一者：(A)一或多個半導體罩幕；或(B)半導體積體電路的層中的至少一個組件。
在圖20中，IC製造系統2000(在下文中稱為「系統2000」)包括例如電路設計公司(design house)2020、光罩廠(mask house)2030及IC製造廠/製作廠(「晶圓廠(fab)」)2040等實體，所述實體在與製造IC裝置2060相關的設計、開發及製造循環及/或服務中彼此進行交互。系統2000中的所述實體是由通訊網路進行連接。在一些實施例中，通訊網路為單一網路。在一些實施例中，通訊網路為各種不同的網路，例如內部網路(intranet)及網際網路(Internet)。通訊網路包括有線及/或無線通訊通道。每一實體與其他實體中的一或多者進行交互並向其他實體中的一或多者提供服務及/或自其他實體中的一或多者接收服務。在一些實施例中，電路設計公司2020、光罩廠2030及IC製造廠2040中的一或多者是由單一的較大的公司擁有。在一些實施例中，電路設計公司2020、光罩廠2030及IC製作廠2040中的一或多者同時存在於共用設施中且使用共用資源。
電路設計公司(或設計團隊)2020產生IC設計佈局2022。IC設計佈局2022包括為IC裝置2060設計的各種幾何圖案。所述幾何圖案對應於構成所欲製作的IC裝置2060的各種組件的金屬層的、氧化物層的或半導體層的圖案。所述各種層進行組合以形成各種IC特徵。舉例而言，IC設計佈局2022的一部分包括欲形成於半導體基底(例如，矽晶圓)中的例如主動區、閘極電極、源極電極及汲極電極、層間內連線的金屬線或通孔、以及焊墊(bonding pad)的開口等各種IC特徵、以及設置於所述半導體基底上的各種材料層。電路設計公司2020實施適當的設計程序以形成IC設計佈局2022。設計程序包括邏輯設計、實體設計或放置及佈線中 的一或多者。IC設計佈局2022存在於具有所述幾何圖案的資訊的一或多個資料檔案中。舉例而言，IC設計佈局2022可被表達成GDSII檔案格式或設計框架II(Design Framework II，DFII)檔案格式。
光罩廠2030包括資料準備(data preparation)2032及光罩製作(mask fabrication)2034。光罩廠2030使用IC設計佈局2022以根據IC設計佈局2022來製造欲用於製作IC裝置2060的所述各種層的一或多個罩幕2045。光罩廠2030實行光罩資料準備2032，其中IC設計佈局2022被轉譯成代表性資料檔案(representative data file，RDF)。光罩資料準備2032向光罩製作2034提供RDF。光罩製作2034包括光罩寫入器(mask writer)。光罩寫入器將RDF轉換成基底(例如光罩(罩幕(reticle))2045或半導體晶圓2042)上的影像。設計佈局2022藉由光罩資料準備2032來進行調整以遵從光罩寫入器的特定特性及/或IC製作廠2040的要求。在圖20中，光罩資料準備2032與光罩製作2034被示作單獨的元件。在一些實施例中，光罩資料準備2032與光罩製作2034可被籠統地稱作光罩資料準備。
在一些實施例中，光罩資料準備2032包括光學近接修正(optical proximity correction，OPC)，光學近接修正使用微影增強技術(lithography enhancement technique)來補償影像誤差(image error)，例如可能因繞射(diffraction)、干涉、其他製程效應及類似因素引起的影像誤差。OPC對IC設計佈局2022進行調 整。在一些實施例中，光罩資料準備2032更包括解析度增強技術(resolution enhancement technique，RET)，例如離軸照明(off-axis illumination)、亞解析度輔助特徵(sub-resolution assist feature)、相移罩幕(phase-shifting mask)、其他適合的技術、及類似技術、或其組合。在一些實施例中，亦使用將OPC作為逆向成像問題進行處置的逆向微影技術(inverse lithography technology，ILT)。
在一些實施例中，光罩資料準備2032包括光罩規則檢查器(mask rule checker，MRC)，所述光罩規則檢查器以含有某些幾何約束條件及/或連接性約束條件的一組光罩創建規則(mask creation rule)來檢查已歷經OPC中的各過程的IC設計佈局，以確保具有足夠的餘裕(margin)以將半導體製造製程中的變異性(variability)列入考慮以及達成類似效果。在一些實施例中，MRC修改IC設計佈局以補償光罩製作2034期間的限制，此可解除由OPC實行的修改的一部分以滿足光罩創建規則。
在一些實施例中，光罩資料準備2032包括微影製程檢查(lithography process checking，LPC)，所述微影製程檢查對將由IC製作廠2040實施的處理進行模擬以製作IC裝置2060。LPC基於IC設計佈局2022來模擬此處理以創建模擬製造的裝置(例如，IC裝置2060)。LPC模擬中的處理參數可包括與IC製造循環的各種製程相關聯的參數、與用於製造IC的工具相關聯的參數、及/或製造製程的其他實施例。LPC慮及各種因數，例如空中影像對比(aerial image contrast)、焦距深度(depth of focus，DOF)、 光罩誤差增強因數(mask error enhancement factor，MEEF)、其他適合的因數、及類似因數、或其組合。在一些實施例中，在已藉由LPC而創建出模擬製造的裝置之後，若所述模擬裝置的形狀不夠接近於滿足設計規則，則重複進行OPC及/或MRC以進一步完善IC設計佈局2022。
應理解，為清晰起見，已對光罩資料準備2032的以上說明進行了簡化。在一些實施例中，資料準備2032包括例如邏輯運算(logic operation，LOP)等附加特徵以根據製造規則來修改IC設計佈局。另外，在資料準備2032期間施加至IC設計佈局2022的製程可以各種不同的次序執行。
在光罩資料準備2032之後及在光罩製作2034期間，基於經修改IC設計佈局2022來製作罩幕2045或由罩幕2045形成的群組。在一些實施例中，光罩製作2034包括基於IC設計2022來實行一或多次微影曝光(lithographic exposure)。在一些實施例中，使用電子束(electron-beam，e-beam)或多重電子束機制、基於經修改IC設計佈局2022來在罩幕(光罩或罩版)2045上形成圖案。罩幕2045可以各種技術形成。在一些實施例中，罩幕2045是使用二元技術(binary technology)來形成。在一些實施例中，罩幕(光罩)圖案包括不透明區及透明區。用於將已塗佈於晶圓上的影像敏感性材料層(例如，光阻)曝光的輻射束(例如，紫外光(ultraviolet，UV)束)被不透明區阻擋且透射過透明區。在一個實例中，罩幕2045的二元版本(binary version)包括透明基底(例 如，熔融石英(fused quartz))及塗佈於二元罩幕(binary mask)的不透明區中的不透明材料(例如，鉻)。在另一實例中，罩幕2045是使用相移技術來形成。在罩幕2045的相移罩幕(phase shift mask，PSM)版本中，形成於所述罩幕上的圖案中的各種特徵被配置成具有恰當的相差(phase difference)以增強解析度及成像品質。在各種實例中，相移罩幕可為衰減式相移罩幕(attenuated PSM)或交替式相移罩幕(alternating PSM)。藉由光罩製作2034而產生的一或多個罩幕被用於各種製程中。舉例而言，此種罩幕被用於在半導體晶圓中形成各種經摻雜區的離子植入製程中、在半導體晶圓中形成各種蝕刻區的蝕刻製程中、及/或其他適合的製程中。
IC製作廠2040為包括用於製作各種不同IC產品的一或多個製造設施的IC製作實體。在一些實施例中，IC製作廠2040為半導體代工廠。舉例而言，可存在一種用於多個IC產品的前端製作(製程前端(front-end-of-line，FEOL)製作)的製造設施，同時第二種製造設施可提供用於IC產品的內連及封裝的後端製作(製程後端(back-end-of-line，BEOL)製作)，且第三種製造設施可為代工廠實體提供其他服務。
IC製作廠2040包括晶圓製造工具2052(在下文中稱為「製造工具2052」)，晶圓製造工具2052被配置成在半導體晶圓2042上執行各種製造操作，進而使得根據罩幕(例如，罩幕2045)來製作IC裝置2060。在各種實施例中，製造工具2052包括以下中的一或多者：晶圓步進機、離子植入機、光阻塗佈機、製程腔室 (例如，CVD腔室或低壓化學氣相沈積(low pressure CVD，LPCVD)爐)、化學機械研磨(chemical mechanical polishing，CMP)系統、電漿蝕刻系統、晶圓清潔系統或能夠實行本文中所論述的一或多個適合的製造製程的其他製造裝備。
IC製作廠2040使用由光罩廠2030製作的罩幕2045來製作IC裝置2060。因此，IC製作廠2040至少間接地使用IC設計佈局2022來製作IC裝置2060。在一些實施例中，半導體晶圓2042由IC製作廠2040使用罩幕2045而製作，以形成IC裝置2060。在一些實施例中，IC製作包括至少間接地基於IC設計2022來實行一或多次微影曝光。半導體晶圓2042包括矽基底或上面形成有材料層的其他恰當的基底。半導體晶圓2042更包括(在後續製造步驟處形成的)各種經摻雜區、介電特徵、多層級內連線(multilevel interconnect)及類似元件中的一或多者。
系統2000被示出為具有電路設計公司2020、光罩廠2030或IC製作廠2040作為單獨的組件或實體。然而，應理解，電路設計公司2020、光罩廠2030或IC製作廠2040中的一或多者是同一組件或實體的一部分。
本說明的一個實施例是有關於一種形成積體電路(IC)的方法，所述方法包括由處理器產生第一電路的網路連線表，其中第一電路被配置為非功能性電路，且第一電路包括彼此電性斷開連接的第一接腳與第二接腳。在一些實施例中，產生第一電路的網路連線表包括將第一接腳與第二接腳指定為欲連接在一起的第一 接腳群組。在一些實施例中，所述方法更包括由處理器產生第一電路的第一單元佈局，其中第一單元佈局包括第一導電特徵圖案及第二導電特徵圖案，所述第一導電特徵圖案及所述第二導電特徵圖案在第一方向上延伸、位於第一佈局層級上且在與第一方向不同的第二方向上彼此分離，其中第一導電特徵圖案與第二導電特徵圖案不耦合於一起，第一導電特徵圖案對應於第一接腳，且第二導電特徵圖案對應於第二接腳。在一些實施例中，所述方法更包括藉由自動放置及佈線(APR)工具在佈局設計的第一區中放置第一單元佈局。在一些實施例中，藉由APR工具放置第一單元佈局包括將第一接腳群組中的第一接腳與第二接腳連接在一起，藉此將第一電路改變為第二電路，第二電路被配置為第一電路的功能性版本。
在一些實施例中，將所述第一接腳與所述第二接腳指定為欲連接在一起的所述第一接腳群組包括：利用共用標籤將所述第一接腳及所述第二接腳標記為第一組欲連接接腳；以及將所述第一組欲連接接腳指定為欲連接在一起的所述第一接腳群組。在一些實施例中，將所述第一接腳與所述第二接腳指定為欲連接在一起的所述第一接腳群組包括：利用第一標籤將所述第一接腳標記為第一欲連接接腳，且利用第二標籤將所述第二接腳標記為第二欲連接接腳；將所述第一欲連接接腳及所述第二欲連接接腳指定為第一組欲連接接腳；以及將所述第一組欲連接接腳指定為欲連接在一起的所述第一接腳群組。在一些實施例中，將所述第一接 腳群組中的所述第一接腳與所述第二接腳連接在一起包括：藉由至少第三導電特徵圖案來對所述第一導電特徵圖案與所述第二導電特徵圖案進行連接，所述第三導電特徵圖案在所述第二方向上延伸、與所述第一導電特徵圖案及所述第二導電特徵圖案交疊且位於所述第一佈局層級上方的第二佈局層級上。在一些實施例中，在所述佈局設計的所述第一區中放置所述第一單元佈局包括：自第一組候選佈線軌道選擇第一佈線軌道，其中所述第一組候選佈線軌道未被所述第二佈局層級中的對應導電特徵圖案佔用，所述第一組候選佈線軌道在所述第二方向上延伸，且所述第一組候選佈線軌道中的每一佈線軌道在所述第一方向上彼此分離；以及在所述第一佈線軌道中放置所述第三導電特徵圖案。在一些實施例中，藉由至少所述第三導電特徵圖案來對所述第一導電特徵圖案與所述第二導電特徵圖案進行連接包括：將所述第三導電特徵圖案放置成與所述第一導電特徵圖案及所述第二導電特徵圖案交疊且位於第一組佈線軌道中的第一佈線軌道中，所述第一組佈線軌道在所述第二方向上延伸，且所述第一組佈線軌道中的每一佈線軌道在所述第一方向上彼此分離；在所述第一導電特徵圖案之上放置第一通孔圖案，所述第一通孔圖案位於所述第一導電特徵圖案與所述第三導電特徵圖案之間且將所述第一導電特徵圖案與所述第三導電特徵圖案耦合於一起；以及在所述第二導電特徵圖案之上放置第二通孔圖案，所述第二通孔圖案位於所述第二導電特徵圖案與所述第三導電特徵圖案之間且將所述第二導電特徵圖案 與所述第三導電特徵圖案耦合於一起。在一些實施例中，所述第一電路更包括彼此電性斷開連接的第三接腳與第四接腳；產生所述第一電路的所述網路連線表更包括：將所述第三接腳與所述第四接腳指定為欲連接在一起的第二接腳群組；所述第一單元佈局更包括第四導電特徵圖案及第五導電特徵圖案，所述第四導電特徵圖案與所述第五導電特徵圖案在所述第一方向上延伸、位於所述第一佈局層級上且在所述第二方向上彼此分離，其中所述第四導電特徵圖案與所述第五導電特徵圖案不耦合於一起，所述第四導電特徵圖案對應於所述第三接腳，且所述第五導電特徵圖案對應於所述第四接腳。在一些實施例中，由所述自動放置及佈線工具放置所述第一單元佈局更包括：將所述第二接腳群組中的所述第三接腳與所述第四接腳連接在一起，藉此進一步將所述第一電路改變為所述第二電路。在一些實施例中，所述第二接腳群組中的所述第三接腳與所述第四接腳連接在一起包括：藉由至少第六導電特徵圖案來對所述第四導電特徵圖案與所述第五導電特徵圖案進行連接，所述第六導電特徵圖案在所述第二方向上延伸、與所述第四導電特徵圖案及所述第五導電特徵圖案交疊且位於所述第二佈局層級上。在一些實施例中，藉由至少所述第六導電特徵圖案來對所述第四導電特徵圖案與所述第五導電特徵圖案進行連接包括：將所述第六導電特徵圖案放置成與所述第四導電特徵圖案及所述第五導電特徵圖案交疊且位於第二組佈線軌道中的第二佈線軌道中，所述第二組佈線軌道在所述第二方向上延伸，且所述第二組佈線 軌道中的每一佈線軌道在所述第一方向上彼此分離；在所述第四導電特徵圖案之上放置第三通孔圖案，所述第三通孔圖案位於所述第四導電特徵圖案與所述第六導電特徵圖案之間且將所述第四導電特徵圖案與所述第六導電特徵圖案耦合於一起；以及在所述第五導電特徵圖案之上放置第四通孔圖案，所述第四通孔圖案位於所述第五導電特徵圖案與所述第六導電特徵圖案之間且將所述第五導電特徵圖案與所述第六導電特徵圖案耦合於一起。
本說明的另一實施例是有關於一種用於製造積體電路的系統，所述系統包括被配置成儲存可執行指令的非暫時性電腦可讀取媒體以及耦合至非暫時性電腦可讀取媒體的處理器，其中處理器被配置成執行用於產生第一電路的網路連線表的指令，其中第一電路被配置為非功能性電路，且第一電路包括彼此電性斷開連接的第一接腳、第二接腳及第三接腳。在一些實施例中，產生第一電路的網路連線表更包括將第一接腳、第二接腳及第三接腳一起編組成第一組欲連接接腳。在一些實施例中，處理器被配置成執行用於產生第一電路的第一單元佈局的指令，其中第一單元佈局包括與第一接腳對應的第一導電特徵圖案、與第二接腳對應的第二導電特徵圖案及與第三接腳對應的第三導電特徵圖案。在一些實施例中，處理器被配置成執行用於藉由自動放置及佈線(APR)工具在佈局設計的第一區中放置第一單元佈局的指令，其中藉由APR工具放置第一單元佈局包括將第一組欲連接接腳連接在一起，藉此將第一電路改變為第二電路，第二電路被配置為第一電路的 功能性版本。
在一些實施例中，述處理器被配置成執行其中將所述第一組欲連接接腳連接在一起、藉此將所述第一電路改變為所述第二電路的所述指令包括：將所述第一接腳、所述第二接腳及所述第三接腳連接在一起。在一些實施例中，所述處理器被配置成執行其中將所述第一接腳、所述第二接腳及所述第三接腳連接在一起的所述指令包括：藉由至少第四導電特徵圖案來對所述第一導電特徵圖案、所述第二導電特徵圖案及所述第三導電特徵圖案進行連接，其中所述第一導電特徵圖案、所述第二導電特徵圖案及所述第三導電特徵圖案在第一方向上延伸、位於第一佈局層級上且在與所述第一方向不同的第二方向上彼此分離，所述第四導電特徵圖案在所述第二方向上延伸、與所述第一導電特徵圖案、所述第二導電特徵圖案及所述第三導電特徵圖案交疊且位於所述第一佈局層級上方的第二佈局層級上。在一些實施例中，所述處理器被配置成執行其中藉由至少所述第四導電特徵圖案來對所述第一導電特徵圖案、所述第二導電特徵圖案及所述第三導電特徵圖案進行連接的所述指令包括：將所述第四導電特徵圖案放置成與所述第一導電特徵圖案、所述第二導電特徵圖案及所述第三導電特徵圖案交疊且位於第一組佈線軌道中的第一佈線軌道中，所述第一組佈線軌道在所述第二方向上延伸，且所述第一組佈線軌道中的每一佈線軌道在所述第一方向上彼此分離；在所述第一導電特徵圖案之上放置第一通孔圖案，所述第一通孔圖案位於所述第一導電特徵 圖案與所述第四導電特徵圖案之間且將所述第一導電特徵圖案與所述第四導電特徵圖案耦合於一起；在所述第二導電特徵圖案之上放置第二通孔圖案，所述第二通孔圖案位於所述第二導電特徵圖案與所述第四導電特徵圖案之間且將所述第二導電特徵圖案與所述第四導電特徵圖案耦合於一起；以及在所述第三導電特徵圖案之上放置第三通孔圖案，所述第三通孔圖案位於所述第三導電特徵圖案與所述第四導電特徵圖案之間且將所述第三導電特徵圖案與所述第四導電特徵圖案耦合於一起。在一些實施例中，所述第一電路包括：第一電晶體；第二電晶體；第三電晶體；第四電晶體；以及第五電晶體，其中所述第一導電特徵圖案耦合至所述第一電晶體的閘極及所述第二電晶體的閘極；所述第二導電特徵圖案耦合至所述第三電晶體的汲極及所述第四電晶體的汲極；並且所述第三導電特徵圖案耦合至所述第五電晶體的汲極。
本說明的又一實施例是有關於一種被配置成儲存可執行指令的非暫時性電腦可讀取媒體。在一些實施例中，可執行指令被配置成由耦合至非暫時性電腦可讀取媒體的處理器執行而使得處理器實行包括產生第一電路的網路連線表的方法，其中第一電路被配置為非功能性電路，且第一電路包括彼此電性斷開連接的第一接腳與第二接腳。在一些實施例中，產生第一電路的網路連線表包括：將第一接腳與第二接腳標記為第一組欲連接接腳；以及將第一組欲連接接腳指定為欲連接在一起的共用接腳群組。在一些實施例中，所述方法更包括產生第一電路的第一單元佈局，其中第 一單元佈局包括與第一接腳對應的第一導電特徵圖案及與第二接腳對應的第二導電特徵圖案，且第一導電特徵圖案及第二導電特徵圖案位於第一佈局層級中。在一些實施例中，所述方法更包括藉由自動放置及佈線(APR)工具在佈局設計的第一區中放置第一單元佈局。在一些實施例中，藉由APR工具放置第一單元佈局包括將共用接腳群組中的第一組欲連接接腳連接在一起，藉此將第一電路改變為第二電路，第二電路被配置為第一電路的功能性版本。
在一些實施例中，將所述共用接腳群組中的所述第一組欲連接接腳連接在一起、藉此將所述第一電路改變為所述第二電路包括：將所述第一接腳與所述第二接腳連接在一起。在一些實施例中，將所述第一接腳與所述第二接腳連接在一起包括：在第一組候選佈線軌道中的第一佈線軌道中放置第三導電特徵圖案，所述第三導電特徵圖案在第一方向上延伸、與所述第一導電特徵圖案及所述第二導電特徵圖案交疊且位於所述第一佈局層級上方的第二佈局層級上，且所述第一組候選佈線軌道未被所述第二佈局層級中的對應導電特徵圖案佔用，所述第一組候選佈線軌道在所述第一方向上延伸，且所述第一組候選佈線軌道中的每一佈線軌道在與所述第一方向不同的第二方向上彼此分離；以及藉由至少所述第三導電特徵圖案來對所述第一導電特徵圖案與所述第二導電特徵圖案進行連接。在一些實施例中，所述第一電路包括：第一電晶體；第二電晶體；第三電晶體；第四電晶體；以及第五電晶體，其中所述第一導電特徵圖案耦合至所述第一電晶體的閘極、所述 第二電晶體的閘極、所述第三電晶體的汲極及所述第四電晶體的汲極；並且所述第二導電特徵圖案耦合至所述第五電晶體的汲極。在一些實施例中，所述第一電路包括：第一電晶體；第二電晶體；第三電晶體；第四電晶體；以及第五電晶體，其中所述第一導電特徵圖案耦合至所述第一電晶體的閘極、所述第三電晶體的汲極及所述第四電晶體的汲極；並且所述第二導電特徵圖案耦合至所述第五電晶體的汲極及所述第一電晶體的閘極。
以上概述了若干實施例的特徵，以使熟習此項技術者可更佳地理解本揭露的各實施例。熟習此項技術者應知，其可容易地使用本揭露作為設計或修改其他製程及結構的基礎來施行與本文中所介紹的實施例相同的目的及/或達成與本文中所介紹的實施例相同的優點。熟習此項技術者亦應認識到，此種等效構造並不背離本揭露的精神及範圍，而且他們可在不背離本揭露的精神及範圍的條件下對其作出各種改變、代替及更改。
100:方法 102、104、106、108、110、112、114、116:操作

Claims (10)

  1. 一種形成積體電路的方法，所述方法包括：由處理器產生第一電路的網路連線表，其中所述第一電路被配置為非功能性電路，且所述第一電路包括彼此電性斷開連接的第一接腳與第二接腳，其中產生所述第一電路的所述網路連線表包括：將所述第一接腳與所述第二接腳指定為欲連接在一起的第一接腳群組；由所述處理器產生所述第一電路的第一單元佈局，其中所述第一單元佈局包括第一導電特徵圖案及第二導電特徵圖案，所述第一導電特徵圖案與所述第二導電特徵圖案在第一方向上延伸、位於第一佈局層級上且在與所述第一方向不同的第二方向上彼此分離，其中所述第一導電特徵圖案與所述第二導電特徵圖案不耦合於一起，所述第一導電特徵圖案對應於所述第一接腳，且所述第二導電特徵圖案對應於所述第二接腳；由自動放置及佈線工具將所述第一單元佈局結合至佈局設計的多個佈局單元中的一者，包括：將所述第一接腳群組中的所述第一接腳與所述第二接腳連接在一起，藉此將所述第一電路改變為第二電路，所述第二電路被配置為所述第一電路的功能性版本。
  2. 如請求項1所述的方法，其中將所述第一接腳與所述第二接腳指定為欲連接在一起的所述第一接腳群組包括： 利用共用標籤將所述第一接腳及所述第二接腳標記為第一組欲連接接腳；以及將所述第一組欲連接接腳指定為欲連接在一起的所述第一接腳群組。
  3. 如請求項1所述的方法，其中將所述第一接腳與所述第二接腳指定為欲連接在一起的所述第一接腳群組包括：利用第一標籤將所述第一接腳標記為第一欲連接接腳，且利用第二標籤將所述第二接腳標記為第二欲連接接腳；將所述第一欲連接接腳及所述第二欲連接接腳指定為第一組欲連接接腳；以及將所述第一組欲連接接腳指定為欲連接在一起的所述第一接腳群組。
  4. 如請求項1所述的方法，其中將所述第一接腳群組中的所述第一接腳與所述第二接腳連接在一起包括：藉由至少第三導電特徵圖案來對所述第一導電特徵圖案與所述第二導電特徵圖案進行連接，所述第三導電特徵圖案在所述第二方向上延伸、與所述第一導電特徵圖案及所述第二導電特徵圖案交疊且位於所述第一佈局層級上方的第二佈局層級上。
  5. 如請求項4所述的方法，其中藉由至少所述第三導電特徵圖案來對所述第一導電特徵圖案與所述第二導電特徵圖案進行連接包括：將所述第三導電特徵圖案放置成與所述第一導電特徵圖案及 所述第二導電特徵圖案交疊且位於第一組佈線軌道中的第一佈線軌道中，所述第一組佈線軌道在所述第二方向上延伸，且所述第一組佈線軌道中的每一佈線軌道在所述第一方向上彼此分離；在所述第一導電特徵圖案之上放置第一通孔圖案，所述第一通孔圖案位於所述第一導電特徵圖案與所述第三導電特徵圖案之間且將所述第一導電特徵圖案與所述第三導電特徵圖案耦合於一起；以及在所述第二導電特徵圖案之上放置第二通孔圖案，所述第二通孔圖案位於所述第二導電特徵圖案與所述第三導電特徵圖案之間且將所述第二導電特徵圖案與所述第三導電特徵圖案耦合於一起。
  6. 一種用於製造積體電路的系統，所述系統包括：非暫時性電腦可讀取媒體，被配置成儲存可執行指令；以及處理器，耦合至所述非暫時性電腦可讀取媒體，其中所述處理器被配置成執行所述可執行指令以用於：產生第一電路的網路連線表，其中所述第一電路被配置為非功能性電路，且所述第一電路包括彼此電性斷開連接的第一接腳、第二接腳及第三接腳，其中產生所述第一電路的所述網路連線表包括：將所述第一接腳、所述第二接腳及所述第三接腳一起編組成第一組欲連接接腳；產生所述第一電路的第一單元佈局，其中所述第一單元佈 局包括與所述第一接腳對應的第一導電特徵圖案、與所述第二接腳對應的第二導電特徵圖案及與所述第三接腳對應的第三導電特徵圖案；由自動放置及佈線工具將所述第一單元佈局結合至佈局設計的多個佈局單元中的一者，包括：將所述第一組欲連接接腳連接在一起，藉此將所述第一電路改變為第二電路，所述第二電路被配置為所述第一電路的功能性版本。
  7. 如請求項6所述的系統，其中所述處理器被配置成執行其中將所述第一組欲連接接腳連接在一起、藉此將所述第一電路改變為所述第二電路的所述指令包括：將所述第一接腳、所述第二接腳及所述第三接腳連接在一起。
  8. 如請求項7所述的系統，其中所述處理器被配置成執行其中將所述第一接腳、所述第二接腳及所述第三接腳連接在一起的所述指令包括：藉由至少第四導電特徵圖案來對所述第一導電特徵圖案、所述第二導電特徵圖案及所述第三導電特徵圖案進行連接，其中所述第一導電特徵圖案、所述第二導電特徵圖案及所述第三導電特徵圖案在第一方向上延伸、位於第一佈局層級上且在與所述第一方向不同的第二方向上彼此分離，所述第四導電特徵圖案在所述第二方向上延伸、與所述第一導電特徵圖案、所述第二導電特徵圖案及所述第三導電特徵圖案 交疊且位於所述第一佈局層級上方的第二佈局層級上。
  9. 一種被配置成儲存可執行指令的非暫時性電腦可讀取媒體，其中所述可執行指令被配置成由耦合至所述非暫時性電腦可讀取媒體的處理器執行而使得所述處理器實行包括以下方式的方法：產生第一電路的網路連線表，其中所述第一電路被配置為非功能性電路，且所述第一電路包括彼此電性斷開連接的第一接腳與第二接腳，其中產生所述第一電路的所述網路連線表包括：將所述第一接腳及所述第二接腳標記為第一組欲連接接腳；以及將所述第一組欲連接接腳指定為欲連接在一起的共用接腳群組；產生所述第一電路的第一單元佈局，其中所述第一單元佈局包括與所述第一接腳對應的第一導電特徵圖案及與所述第二接腳對應的第二導電特徵圖案，且所述第一導電特徵圖案及所述第二導電特徵圖案位於第一佈局層級中；由自動放置及佈線工具將所述第一單元佈局結合至佈局設計的多個佈局單元中的一者，包括：將所述共用接腳群組中的所述第一組欲連接接腳連接在一起，藉此將所述第一電路改變為第二電路，所述第二電路被配置為所述第一電路的功能性版本。
  10. 如請求項9所述的非暫時性電腦可讀取媒體，其中 將所述第一接腳與所述第二接腳連接在一起包括：在第一組候選佈線軌道中的第一佈線軌道中放置第三導電特徵圖案，所述第三導電特徵圖案在第一方向上延伸、與所述第一導電特徵圖案及所述第二導電特徵圖案交疊且位於所述第一佈局層級上方的第二佈局層級上，且所述第一組候選佈線軌道未被所述第二佈局層級中的對應導電特徵圖案佔用，所述第一組候選佈線軌道在所述第一方向上延伸，且所述第一組候選佈線軌道中的每一佈線軌道在與所述第一方向不同的第二方向上彼此分離；以及藉由至少所述第三導電特徵圖案來對所述第一導電特徵圖案與所述第二導電特徵圖案進行連接。
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