KR20160100176A - 멀티-비트 플립플롭 및 스캔 체인 회로 - Google Patents

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Abstract

멀티-비트 플립플롭은 클럭 신호를 공유하는 멀티-비트 플립플롭 블록들을 포함한다. 이 때, 멀티-비트 플립플롭 블록들 각각은 단일 인버터 및 플립플롭들을 포함한다. 단일 인버터는 클럭 신호를 반전하여 반전 클럭 신호를 생성한다. 플립플롭들은 마스터 래치부 및 슬레이브 래치부를 포함하고, 클럭 신호 및 반전 클럭 신호를 기초로 마스터 래치부 및 슬레이브 래치부를 동작시키며, 클럭 신호의 상승 에지에서 트리거된다. 따라서, 마스터-슬레이브 플립플롭으로 동작하는 멀티-비트 플립플롭은 단일 인버터를 사용함으로써 클럭 신호가 전달되는 클럭 경로에서 발생하는 소모 전력을 최소화시킬 수 있다.

Description

멀티-비트 플립플롭 및 스캔 체인 회로{MULTI-BIT FLIP-FLOPS AND SCAN CHAIN CIRCUITS}
본 발명은 논리 회로에 관한 것이다. 보다 상세하게는, 본 발명은 마스터-슬레이브 플립플롭으로 동작하는 멀티-비트 플립플롭 및 이를 기반으로 한 구성을 갖는 스캔 체인 회로에 관한 것이다.
최근, 모바일 컨버전스(mobile convergence)가 진행됨에 따라 모바일 기기(예를 들어, 스마트폰 등)의 저전력화 기술에 대한 관심이 높아지고 있다. 일반적으로, 모바일 기기는 배터리라는 제한된 전원(power)을 사용하기 때문에, 모바일 기기의 저전력화를 위해서는 효율적인 전원 관리뿐 만 아니라, 모바일 기기를 저전력 플립플롭으로 구성된 저전력 칩(chip)으로 설계할 필요가 있다. 한편, 마스터-슬레이브 플립플롭은 작은 면적으로 제조되고 높은 신뢰성을 가져 오랫동안 사용되어 왔다. 그러나, 종래의 마스터-슬레이브 플립플롭은 클럭 신호가 토글(toggle)될 때마다 클럭 경로에서 많은 전력을 소모하기 때문에, 종래의 마스터-슬레이브 플립플롭으로는 동작 주파수가 계속 증가하고 있는 최근의 모바일 기기에서 요구되는 저전력 수준을 만족시키기 어렵다.
본 발명의 일 목적은 마스터-슬레이브 플립플롭으로 동작함에 있어 클럭 신호가 전달되는 클럭 경로에서 발생하는 소모 전력을 최소화(또는, 감소)시켜 저전력으로 동작하는 멀티-비트 플립플롭을 제공하는 것이다.
본 발명의 다른 목적은 상기 멀티-비트 플립플롭을 기반으로 한 구성을 가짐으로써 집적 회로에 대한 스캔 테스트가 효율적으로 수행되도록 할 수 있는 스캔 체인 회로를 제공하는 것이다.
다만, 본 발명의 목적은 상술한 목적들로 한정되는 것이 아니며, 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다.
본 발명의 일 목적을 달성하기 위하여, 본 발명의 실시예들에 따른 멀티-비트 플립플롭은 클럭 신호를 공유하는 멀티-비트 플립플롭 블록들을 포함할 수 있다. 이 때, 상기 멀티-비트 플립플롭 블록들 각각은 상기 클럭 신호를 반전하여 반전 클럭 신호를 생성하는 단일 인버터, 및 마스터 래치부 및 슬레이브 래치부를 포함하고, 상기 클럭 신호 및 상기 반전 클럭 신호를 기초로 상기 마스터 래치부 및 상기 슬레이브 래치부를 동작시키며, 상기 클럭 신호의 상승 에지에서 트리거(trigger)되는 복수의 플립플롭들을 포함할 수 있다.
일 실시예에 의하면, 상기 플립플롭들은 제 1 플립플롭 및 제 2 플립플롭을 포함하고, 상기 제 1 플립플롭은 상기 클럭 신호의 상기 상승 에지에서 래치되는 제 1 입력 신호를 제 1 출력 신호로서 출력하고, 상기 제 2 플립플롭은 상기 클럭 신호의 상기 상승 에지에서 래치되는 제 2 입력 신호를 제 2 출력 신호로서 출력할 수 있다.
일 실시예에 의하면, 상기 제 1 플립플롭은 상기 제 1 입력 신호가 인가되는 제 1 신호 입력 단자에 연결되고, 상기 클럭 신호가 논리 로우(low) 레벨을 갖고 상기 반전 클럭 신호가 논리 하이(high) 레벨을 가질 때, 상기 제 1 입력 신호를 반전하여 제 1 반전 입력 신호를 출력하는 제 1 입력 3상태 인버터, 상기 제 1 입력 3상태 인버터의 출력 단자에 연결되고, 상기 제 1 입력 3상태 인버터로부터 수신된 상기 제 1 반전 입력 신호를 반전하여 상기 제 1 입력 신호를 출력하는 제 1 마스터 인버터, 상기 제 1 마스터 인버터의 출력 단자와 상기 제 1 입력 3상태 인버터의 상기 출력 단자 사이에 연결되고, 상기 클럭 신호가 논리 하이 레벨을 갖고 상기 반전 클럭 신호가 논리 로우 레벨을 가질 때, 상기 제 1 마스터 인버터로부터 수신된 상기 제 1 입력 신호를 반전하여 상기 제 1 반전 입력 신호를 출력하는 제 1 마스터 래치 3상태 인버터, 상기 제 1 마스터 인버터의 상기 출력 단자에 연결되고, 상기 클럭 신호가 논리 하이 레벨을 갖고 상기 반전 클럭 신호가 논리 로우 레벨을 가질 때, 상기 제 1 마스터 인버터로부터 수신된 상기 제 1 입력 신호를 전송하는 제 1 전송 게이트, 상기 제 1 전송 게이트의 출력 단자에 연결되고, 상기 제 1 전송 게이트로부터 수신된 상기 제 1 입력 신호를 반전하여 상기 제 1 반전 입력 신호를 출력하는 제 1 슬레이브 인버터, 상기 제 1 슬레이브 인버터의 출력 단자와 상기 제 1 전송 게이트의 상기 출력 단자 사이에 연결되고, 상기 클럭 신호가 논리 로우 레벨을 갖고 상기 반전 클럭 신호가 논리 하이 레벨을 가질 때, 상기 제 1 슬레이브 인버터로부터 수신된 상기 제 1 반전 입력 신호를 반전하여 상기 제 1 입력 신호를 출력하는 제 1 슬레이브 래치 3상태 인버터, 및 상기 제 1 슬레이브 인버터의 상기 출력 단자에 연결되고, 상기 제 1 슬레이브 인버터로부터 수신된 상기 제 1 반전 입력 신호를 반전하여 상기 제 1 입력 신호를 제 1 신호 출력 단자를 통해 상기 제 1 출력 신호로서 출력하는 제 1 출력 인버터를 포함할 수 있다.
일 실시예에 의하면, 상기 제 2 플립플롭은 상기 제 2 입력 신호가 인가되는 제 2 신호 입력 단자에 연결되고, 상기 클럭 신호가 논리 로우 레벨을 갖고 상기 반전 클럭 신호가 논리 하이 레벨을 가질 때, 상기 제 2 입력 신호를 반전하여 제 2 반전 입력 신호를 출력하는 제 2 입력 3상태 인버터, 상기 제 2 입력 3상태 인버터의 출력 단자에 연결되고, 상기 제 2 입력 3상태 인버터로부터 수신된 상기 제 2 반전 입력 신호를 반전하여 상기 제 2 입력 신호를 출력하는 제 2 마스터 인버터, 상기 제 2 마스터 인버터의 출력 단자와 상기 제 2 입력 3상태 인버터의 상기 출력 단자 사이에 연결되고, 상기 클럭 신호가 논리 하이 레벨을 갖고 상기 반전 클럭 신호가 논리 로우 레벨을 가질 때, 상기 제 2 마스터 인버터로부터 수신된 상기 제 2 입력 신호를 반전하여 상기 제 2 반전 입력 신호를 출력하는 제 2 마스터 래치 3상태 인버터, 상기 제 2 마스터 인버터의 상기 출력 단자에 연결되고, 상기 클럭 신호가 논리 하이 레벨을 갖고 상기 반전 클럭 신호가 논리 로우 레벨을 가질 때, 상기 제 2 마스터 인버터로부터 수신된 상기 제 2 입력 신호를 전송하는 제 2 전송 게이트, 상기 제 2 전송 게이트의 출력 단자에 연결되고, 상기 제 2 전송 게이트로부터 수신된 상기 제 2 입력 신호를 반전하여 상기 제 2 반전 입력 신호를 출력하는 제 2 슬레이브 인버터, 상기 제 2 슬레이브 인버터의 출력 단자와 상기 제 2 전송 게이트의 상기 출력 단자 사이에 연결되고, 상기 클럭 신호가 논리 로우 레벨을 갖고 상기 반전 클럭 신호가 논리 하이 레벨을 가질 때, 상기 제 2 슬레이브 인버터로부터 수신된 상기 제 2 반전 입력 신호를 반전하여 상기 제 2 입력 신호를 출력하는 제 2 슬레이브 래치 3상태 인버터, 및 상기 제 2 슬레이브 인버터의 상기 출력 단자에 연결되고, 상기 제 2 슬레이브 인버터로부터 수신된 상기 제 2 반전 입력 신호를 반전하여 상기 제 2 입력 신호를 제 2 신호 출력 단자를 통해 상기 제 2 출력 신호로서 출력하는 제 2 출력 인버터를 포함할 수 있다.
일 실시예에 의하면, 상기 제 1 및 제 2 플립플롭들은 리셋(reset) 단자를 통해 인가되는 리셋 신호에 응답하여 상기 제 1 및 제 2 출력 신호들을 각각 논리 로우 레벨로 리셋시키는 리셋 기능을 포함할 수 있다.
일 실시예에 의하면, 상기 제 1 플립플롭은 상기 제 1 입력 신호가 인가되는 제 1 신호 입력 단자에 연결되고, 상기 클럭 신호가 논리 로우 레벨을 갖고 상기 반전 클럭 신호가 논리 하이 레벨을 가질 때, 상기 제 1 입력 신호를 반전하여 제 1 반전 입력 신호를 출력하는 제 1 입력 3상태 인버터, 상기 리셋 단자 및 상기 제 1 입력 3상태 인버터의 출력 단자에 연결되고, 상기 제 1 입력 3상태 인버터로부터 수신된 상기 제 1 반전 입력 신호와 상기 리셋 단자로부터 전달된 상기 리셋 신호에 대해 배타적 논리합(XOR) 연산을 수행하여 제 1 연산 신호를 출력하는 제 1 논리 XOR 소자, 상기 제 1 논리 XOR 소자의 출력 단자와 상기 제 1 입력 3상태 인버터의 상기 출력 단자 사이에 연결되고, 상기 클럭 신호가 논리 하이 레벨을 갖고 상기 반전 클럭 신호가 논리 로우 레벨을 가질 때, 상기 제 1 논리 XOR 소자로부터 수신된 상기 제 1 연산 신호를 반전하여 상기 제 1 반전 입력 신호에 상응하는 제 1 반전 연산 신호를 출력하는 제 1 마스터 래치 3상태 인버터, 상기 제 1 논리 XOR 소자의 상기 출력 단자에 연결되고, 상기 클럭 신호가 논리 하이 레벨을 갖고 상기 반전 클럭 신호가 논리 로우 레벨을 가질 때, 상기 제 1 논리 XOR 소자로부터 수신된 상기 제 1 연산 신호를 전송하는 제 1 전송 게이트, 상기 제 1 전송 게이트의 출력 단자에 연결되고, 상기 제 1 전송 게이트로부터 수신된 상기 제 1 연산 신호를 반전하여 상기 제 1 반전 연산 신호를 출력하는 제 1 슬레이브 인버터, 상기 제 1 슬레이브 인버터의 출력 단자와 상기 제 1 전송 게이트의 상기 출력 단자 사이에 연결되고, 상기 리셋 신호가 논리 로우 레벨을 갖고 상기 클럭 신호가 논리 로우 레벨을 가지며 상기 반전 클럭 신호가 논리 하이 레벨을 가질 때, 상기 제 1 슬레이브 인버터로부터 수신된 상기 제 1 반전 연산 신호를 반전하여 상기 제 1 연산 신호를 출력하며, 상기 리셋 신호가 논리 하이 레벨을 가질 때 상기 제 1 연산 신호를 논리 로우 레벨로 리셋시키는 제 1 슬레이브 래치-리셋 3상태 인버터, 및 상기 제 1 슬레이브 인버터의 상기 출력 단자에 연결되고, 상기 제 1 슬레이브 인버터로부터 수신된 상기 제 1 반전 연산 신호를 반전하여 상기 제 1 연산 신호를 제 1 신호 출력 단자를 통해 상기 제 1 출력 신호로서 출력하는 제 1 출력 인버터를 포함할 수 있다.
일 실시예에 의하면, 상기 제 2 플립플롭은 상기 제 2 입력 신호가 인가되는 제 2 신호 입력 단자에 연결되고, 상기 클럭 신호가 논리 로우 레벨을 갖고 상기 반전 클럭 신호가 논리 하이 레벨을 가질 때, 상기 제 2 입력 신호를 반전하여 제 2 반전 입력 신호를 출력하는 제 2 입력 3상태 인버터, 상기 리셋 단자 및 상기 제 2 입력 3상태 인버터의 출력 단자에 연결되고, 상기 제 2 입력 3상태 인버터로부터 수신된 상기 제 2 반전 입력 신호와 상기 리셋 단자로부터 전달된 상기 리셋 신호에 대해 XOR 연산을 수행하여 제 2 연산 신호를 출력하는 제 2 논리 XOR 소자, 상기 제 2 논리 XOR 소자의 출력 단자와 상기 제 2 입력 3상태 인버터의 상기 출력 단자 사이에 연결되고, 상기 클럭 신호가 논리 하이 레벨을 갖고 상기 반전 클럭 신호가 논리 로우 레벨을 가질 때, 상기 제 2 논리 XOR 소자로부터 수신된 상기 제 2 연산 신호를 반전하여 상기 제 2 반전 입력 신호에 상응하는 제 2 반전 연산 신호를 출력하는 제 2 마스터 래치 3상태 인버터, 상기 제 2 논리 XOR 소자의 상기 출력 단자에 연결되고, 상기 클럭 신호가 논리 하이 레벨을 갖고 상기 반전 클럭 신호가 논리 로우 레벨을 가질 때, 상기 제 2 논리 XOR 소자로부터 수신된 상기 제 2 연산 신호를 전송하는 제 2 전송 게이트, 상기 제 2 전송 게이트의 출력 단자에 연결되고, 상기 제 2 전송 게이트로부터 수신된 상기 제 2 연산 신호를 반전하여 상기 제 2 반전 연산 신호를 출력하는 제 2 슬레이브 인버터, 상기 제 2 슬레이브 인버터의 출력 단자와 상기 제 2 전송 게이트의 상기 출력 단자 사이에 연결되고, 상기 리셋 신호가 논리 로우 레벨을 갖고 상기 클럭 신호가 논리 로우 레벨을 가지며 상기 반전 클럭 신호가 논리 하이 레벨을 가질 때, 상기 제 2 슬레이브 인버터로부터 수신된 상기 제 2 반전 연산 신호를 반전하여 상기 제 2 연산 신호를 출력하며, 상기 리셋 신호가 논리 하이 레벨을 가질 때 상기 제 2 연산 신호를 논리 로우 레벨로 리셋시키는 제 2 슬레이브 래치-리셋 3상태 인버터, 및 상기 제 2 슬레이브 인버터의 상기 출력 단자에 연결되고, 상기 제 2 슬레이브 인버터로부터 수신된 상기 제 2 반전 연산 신호를 반전하여 상기 제 2 연산 신호를 제 2 신호 출력 단자를 통해 상기 제 2 출력 신호로서 출력하는 제 2 출력 인버터를 포함할 수 있다.
일 실시예에 의하면, 상기 제 1 및 제 2 플립플롭들은 셋(set) 단자를 통해 인가되는 반전 셋 신호에 응답하여 상기 제 1 및 제 2 출력 신호들을 각각 논리 하이 레벨로 셋시키는 셋 기능을 포함할 수 있다.
일 실시예에 의하면, 상기 제 1 플립플롭은 상기 제 1 입력 신호가 인가되는 제 1 신호 입력 단자에 연결되고, 상기 클럭 신호가 논리 로우 레벨을 갖고 상기 반전 클럭 신호가 논리 하이 레벨을 가질 때, 상기 제 1 입력 신호를 반전하여 제 1 반전 입력 신호를 출력하는 제 1 입력 3상태 인버터, 상기 셋 단자 및 상기 제 1 입력 3상태 인버터의 출력 단자에 연결되고, 상기 제 1 입력 3상태 인버터로부터 수신된 상기 제 1 반전 입력 신호와 상기 셋 단자로부터 전달된 상기 반전 셋 신호에 대해 낸드(NAND) 연산을 수행하여 제 1 연산 신호를 출력하는 제 1 논리 NAND 소자, 상기 제 1 논리 NAND 소자의 출력 단자와 상기 제 1 입력 3상태 인버터의 상기 출력 단자 사이에 연결되고, 상기 클럭 신호가 논리 하이 레벨을 갖고 상기 반전 클럭 신호가 논리 로우 레벨을 가질 때, 상기 제 1 논리 NAND 소자로부터 수신된 상기 제 1 연산 신호를 반전하여 상기 제 1 반전 입력 신호에 상응하는 제 1 반전 연산 신호를 출력하는 제 1 마스터 래치 3상태 인버터, 상기 제 1 논리 NAND 소자의 상기 출력 단자에 연결되고, 상기 클럭 신호가 논리 하이 레벨을 갖고 상기 반전 클럭 신호가 논리 로우 레벨을 가질 때, 상기 제 1 논리 NAND 소자로부터 수신된 상기 제 1 연산 신호를 전송하는 제 1 전송 게이트, 상기 제 1 전송 게이트의 출력 단자에 연결되고, 상기 제 1 전송 게이트로부터 수신된 상기 제 1 연산 신호를 반전하여 상기 제 1 반전 연산 신호를 출력하는 제 1 슬레이브 인버터, 상기 제 1 슬레이브 인버터의 출력 단자와 상기 제 1 전송 게이트의 상기 출력 단자 사이에 연결되고, 상기 반전 셋 신호가 논리 하이 레벨을 갖고 상기 클럭 신호가 논리 로우 레벨을 가지며 상기 반전 클럭 신호가 논리 하이 레벨을 가질 때, 상기 제 1 슬레이브 인버터로부터 수신된 상기 제 1 반전 연산 신호를 반전하여 상기 제 1 연산 신호를 출력하며, 상기 반전 셋 신호가 논리 로우 레벨을 가질 때, 상기 제 1 연산 신호를 논리 하이 레벨로 셋시키는 제 1 슬레이브 래치-셋 3상태 인버터, 및 상기 제 1 슬레이브 인버터의 상기 출력 단자에 연결되고, 상기 제 1 슬레이브 인버터로부터 수신된 상기 제 1 반전 연산 신호를 반전하여 상기 제 1 연산 신호를 제 1 신호 출력 단자를 통해 상기 제 1 출력 신호로서 출력하는 제 1 출력 인버터를 포함할 수 있다.
일 실시예에 의하면, 상기 제 2 플립플롭은 상기 제 2 입력 신호가 인가되는 제 2 신호 입력 단자에 연결되고, 상기 클럭 신호가 논리 로우 레벨을 갖고 상기 반전 클럭 신호가 논리 하이 레벨을 가질 때, 상기 제 2 입력 신호를 반전하여 제 2 반전 입력 신호를 출력하는 제 2 입력 3상태 인버터, 상기 셋 단자 및 상기 제 2 입력 3상태 인버터의 출력 단자에 연결되고, 상기 제 2 입력 3상태 인버터로부터 수신된 상기 제 2 반전 입력 신호와 상기 셋 단자로부터 전달된 상기 반전 셋 신호에 대해 NAND 연산을 수행하여 제 2 연산 신호를 출력하는 제 2 논리 NAND 소자, 상기 제 2 논리 NAND 소자의 출력 단자와 상기 제 2 입력 3상태 인버터의 상기 출력 단자 사이에 연결되고, 상기 클럭 신호가 논리 하이 레벨을 갖고 상기 반전 클럭 신호가 논리 로우 레벨을 가질 때, 상기 제 2 논리 NAND 소자로부터 수신된 상기 제 2 연산 신호를 반전하여 상기 제 2 반전 입력 신호에 상응하는 제 2 반전 연산 신호를 출력하는 제 2 마스터 래치 3상태 인버터, 상기 제 2 논리 NAND 소자의 상기 출력 단자에 연결되고, 상기 클럭 신호가 논리 하이 레벨을 갖고 상기 반전 클럭 신호가 논리 로우 레벨을 가질 때, 상기 제 2 논리 NAND 소자로부터 수신된 상기 제 2 연산 신호를 전송하는 제 2 전송 게이트, 상기 제 2 전송 게이트의 출력 단자에 연결되고, 상기 제 2 전송 게이트로부터 수신된 상기 제 2 연산 신호를 반전하여 상기 제 2 반전 연산 신호를 출력하는 제 2 슬레이브 인버터, 상기 제 2 슬레이브 인버터의 출력 단자와 상기 제 2 전송 게이트의 상기 출력 단자 사이에 연결되고, 상기 반전 셋 신호가 논리 하이 레벨을 갖고 상기 클럭 신호가 논리 로우 레벨을 가지며 상기 반전 클럭 신호가 논리 하이 레벨을 가질 때, 상기 제 2 슬레이브 인버터로부터 수신된 상기 제 2 반전 연산 신호를 반전하여 상기 제 2 연산 신호를 출력하며, 상기 반전 셋 신호가 논리 로우 레벨을 가질 때, 상기 제 2 연산 신호를 논리 하이 레벨로 셋시키는 제 2 슬레이브 래치-셋 3상태 인버터, 및 상기 제 2 슬레이브 인버터의 상기 출력 단자에 연결되고, 상기 제 2 슬레이브 인버터로부터 수신된 상기 제 2 반전 연산 신호를 반전하여 상기 제 2 연산 신호를 제 2 신호 출력 단자를 통해 상기 제 2 출력 신호로서 출력하는 제 2 출력 인버터를 포함할 수 있다.
본 발명의 다른 목적을 달성하기 위하여, 본 발명의 실시예들에 따른 스캔 체인 회로는 클럭 신호를 공유하는 멀티-비트 플립플롭 블록들을 포함할 수 있다. 이 때, 상기 멀티-비트 플립플롭 블록들 각각은 상기 클럭 신호를 반전하여 반전 클럭 신호를 생성하는 단일 인버터, 및 멀티플렉서부, 마스터 래치부 및 슬레이브 래치부를 포함하고, 상기 클럭 신호 및 상기 반전 클럭 신호를 기초로 상기 마스터 래치부 및 상기 슬레이브 래치부를 동작시키며, 상기 클럭 신호의 상승 에지에서 트리거(trigger)되는 복수의 플립플롭들을 포함할 수 있다.
일 실시예에 의하면, 상기 플립플롭들은 제 1 플립플롭 및 제 2 플립플롭을 포함하고, 상기 제 1 플립플롭은 상기 클럭 신호의 상기 상승 에지에서 래치되는 제 1 입력 신호 또는 제 1 스캔 테스트 신호를 제 1 출력 신호로서 출력하고, 상기 제 2 플립플롭은 상기 클럭 신호의 상기 상승 에지에서 래치되는 제 2 입력 신호 또는 제 2 스캔 테스트 신호를 제 2 출력 신호로서 출력할 수 있다.
일 실시예에 의하면, 상기 제 1 플립플롭은 스캔 인에이블(scan enable) 신호가 인가되는 스캔 인에이블 신호 입력 단자에 연결되고, 상기 스캔 인에이블 신호를 반전하여 반전 스캔 인에이블 신호를 출력하는 선택 인버터, 상기 제 1 입력 신호가 인가되는 제 1 신호 입력 단자에 연결되고, 상기 스캔 인에이블 신호가 논리 로우(low) 레벨을 갖고 상기 반전 스캔 인에이블 신호가 논리 하이(high) 레벨을 가질 때, 상기 제 1 입력 신호를 반전하여 제 1 반전 입력 신호를 출력하는 제 1 입력 3상태 인버터, 상기 제 1 스캔 테스트 신호가 인가되는 제 1 스캔 입력 단자에 연결되고, 상기 스캔 인에이블 신호가 논리 하이 레벨을 갖고 상기 반전 스캔 인에이블 신호가 논리 로우 레벨을 가질 때, 상기 제 1 스캔 테스트 신호를 반전하여 제 1 반전 스캔 테스트 신호를 출력하는 제 1 스캔 3상태 인버터, 상기 제 1 입력 3상태 인버터의 출력 단자 및 상기 제 1 스캔 3상태 인버터의 출력 단자에 연결되고, 상기 클럭 신호가 논리 로우 레벨을 갖고 상기 반전 클럭 신호가 논리 하이 레벨을 가질 때, 상기 제 1 반전 입력 신호 또는 상기 제 1 반전 스캔 테스트 신호를 제 1 멀티플렉싱 신호로서 전송하는 제 1 멀티플렉싱 전송 게이트, 상기 제 1 멀티플렉싱 전송 게이트의 출력 단자에 연결되고, 상기 제 1 멀티플렉싱 전송 게이트로부터 수신된 상기 제 1 멀티플렉싱 신호를 반전하여 제 1 반전 멀티플렉싱 신호를 출력하는 제 1 마스터 인버터, 상기 제 1 마스터 인버터의 출력 단자와 상기 제 1 멀티플렉싱 전송 게이트의 상기 출력 단자 사이에 연결되고, 상기 클럭 신호가 논리 하이 레벨을 갖고 상기 반전 클럭 신호가 논리 로우 레벨을 가질 때, 상기 제 1 마스터 인버터로부터 수신된 상기 제 1 반전 멀티플렉싱 신호를 반전하여 상기 제 1 멀티플렉싱 신호를 출력하는 제 1 마스터 래치 3상태 인버터, 상기 제 1 마스터 인버터의 상기 출력 단자에 연결되고, 상기 클럭 신호가 논리 하이 레벨을 갖고 상기 반전 클럭 신호가 논리 로우 레벨을 가질 때, 상기 제 1 마스터 인버터로부터 수신된 상기 제 1 반전 멀티플렉싱 신호를 전송하는 제 1 전송 게이트, 상기 제 1 전송 게이트의 출력 단자에 연결되고, 상기 제 1 전송 게이트로부터 수신된 상기 제 1 반전 멀티플렉싱 신호를 반전하여 상기 제 1 멀티플렉싱 신호를 출력하는 제 1 슬레이브 인버터, 상기 제 1 슬레이브 인버터의 출력 단자와 상기 제 1 전송 게이트의 상기 출력 단자 사이에 연결되고, 상기 클럭 신호가 논리 로우 레벨을 갖고 상기 반전 클럭 신호가 논리 하이 레벨을 가질 때, 상기 제 1 슬레이브 인버터로부터 수신된 상기 제 1 멀티플렉싱 신호를 반전하여 상기 제 1 반전 멀티플렉싱 신호를 출력하는 제 1 슬레이브 래치 3상태 인버터, 및 상기 제 1 슬레이브 인버터의 상기 출력 단자에 연결되고, 상기 제 1 슬레이브 인버터로부터 수신된 상기 제 1 멀티플렉싱 신호를 반전하여 상기 제 1 반전 멀티플렉싱 신호를 제 1 신호 출력 단자를 통해 상기 제 1 출력 신호로서 출력하는 제 1 출력 인버터를 포함할 수 있다.
일 실시예에 의하면, 상기 제 2 플립플롭은 상기 제 2 입력 신호가 인가되는 제 2 신호 입력 단자에 연결되고, 상기 스캔 인에이블 신호가 논리 로우 레벨을 갖고 상기 반전 스캔 인에이블 신호가 논리 하이 레벨을 가질 때, 상기 제 2 입력 신호를 반전하여 제 2 반전 입력 신호를 출력하는 제 2 입력 3상태 인버터, 상기 제 2 스캔 테스트 신호가 인가되는 제 2 스캔 입력 단자에 연결되고, 상기 스캔 인에이블 신호가 논리 하이 레벨을 갖고 상기 반전 스캔 인에이블 신호가 논리 로우 레벨을 가질 때, 상기 제 2 스캔 테스트 신호를 반전하여 제 2 반전 스캔 테스트 신호를 출력하는 제 2 스캔 3상태 인버터, 상기 제 2 입력 3상태 인버터의 출력 단자 및 상기 제 2 스캔 3상태 인버터의 출력 단자에 연결되고, 상기 클럭 신호가 논리 로우 레벨을 갖고 상기 반전 클럭 신호가 논리 하이 레벨을 가질 때, 상기 제 2 반전 입력 신호 또는 상기 제 2 반전 스캔 테스트 신호를 제 2 멀티플렉싱 신호로서 전송하는 제 2 멀티플렉싱 전송 게이트, 상기 제 2 멀티플렉싱 전송 게이트의 출력 단자에 연결되고, 상기 제 2 멀티플렉싱 전송 게이트로부터 수신된 상기 제 2 멀티플렉싱 신호를 반전하여 제 2 반전 멀티플렉싱 신호를 출력하는 제 2 마스터 인버터, 상기 제 2 마스터 인버터의 출력 단자와 상기 제 2 멀티플렉싱 전송 게이트의 상기 출력 단자 사이에 연결되고, 상기 클럭 신호가 논리 하이 레벨을 갖고 상기 반전 클럭 신호가 논리 로우 레벨을 가질 때, 상기 제 2 마스터 인버터로부터 수신된 상기 제 2 반전 멀티플렉싱 신호를 반전하여 상기 제 2 멀티플렉싱 신호를 출력하는 제 2 마스터 래치 3상태 인버터, 상기 제 2 마스터 인버터의 상기 출력 단자에 연결되고, 상기 클럭 신호가 논리 하이 레벨을 갖고 상기 반전 클럭 신호가 논리 로우 레벨을 가질 때, 상기 제 2 마스터 인버터로부터 수신된 상기 제 2 반전 멀티플렉싱 신호를 전송하는 제 2 전송 게이트, 상기 제 2 전송 게이트의 출력 단자에 연결되고, 상기 제 2 전송 게이트로부터 수신된 상기 제 2 반전 멀티플렉싱 신호를 반전하여 상기 제 2 멀티플렉싱 신호를 출력하는 제 2 슬레이브 인버터, 상기 제 2 슬레이브 인버터의 출력 단자와 상기 제 2 전송 게이트의 상기 출력 단자 사이에 연결되고, 상기 클럭 신호가 논리 로우 레벨을 갖고 상기 반전 클럭 신호가 논리 하이 레벨을 가질 때, 상기 제 2 슬레이브 인버터로부터 수신된 상기 제 2 멀티플렉싱 신호를 반전하여 상기 제 2 반전 멀티플렉싱 신호를 출력하는 제 2 슬레이브 래치 3상태 인버터, 및 상기 제 2 슬레이브 인버터의 상기 출력 단자에 연결되고, 상기 제 2 슬레이브 인버터로부터 수신된 상기 제 2 멀티플렉싱 신호를 반전하여 상기 제 2 반전 멀티플렉싱 신호를 제 2 신호 출력 단자를 통해 상기 제 2 출력 신호로서 출력하는 제 2 출력 인버터를 포함할 수 있다.
일 실시예에 의하면, 상기 제 2 플립플롭은 상기 제 2 입력 신호가 인가되는 제 2 신호 입력 단자에 연결되고, 상기 스캔 인에이블 신호가 논리 로우 레벨을 갖고 상기 반전 스캔 인에이블 신호가 논리 하이 레벨을 가질 때, 상기 제 2 입력 신호를 반전하여 제 2 반전 입력 신호를 출력하는 제 2 입력 3상태 인버터, 상기 스캔 인에이블 신호가 논리 하이 레벨을 갖고 상기 반전 스캔 인에이블 신호가 논리 로우 레벨을 가질 때, 상기 제 1 출력 신호 또는 상기 제 1 출력 신호가 반전된 제 1 반전 출력 신호에 상응하는 연결 신호를 출력하는 제 2 스캔 전송 게이트, 상기 제 2 입력 3상태 인버터의 출력 단자 및 상기 제 2 스캔 전송 게이트의 출력 단자에 연결되고, 상기 클럭 신호가 논리 로우 레벨을 갖고 상기 반전 클럭 신호가 논리 하이 레벨을 가질 때, 상기 제 2 반전 입력 신호 또는 상기 연결 신호를 제 2 멀티플렉싱 신호로서 전송하는 제 2 멀티플렉싱 전송 게이트, 상기 제 2 멀티플렉싱 전송 게이트의 출력 단자에 연결되고, 상기 제 2 멀티플렉싱 전송 게이트로부터 수신된 상기 제 2 멀티플렉싱 신호를 반전하여 제 2 반전 멀티플렉싱 신호를 출력하는 제 2 마스터 인버터, 상기 제 2 마스터 인버터의 출력 단자와 상기 제 2 멀티플렉싱 전송 게이트의 상기 출력 단자 사이에 연결되고, 상기 클럭 신호가 논리 하이 레벨을 갖고 상기 반전 클럭 신호가 논리 로우 레벨을 가질 때, 상기 제 2 마스터 인버터로부터 수신된 상기 제 2 반전 멀티플렉싱 신호를 반전하여 상기 제 2 멀티플렉싱 신호를 출력하는 제 2 마스터 래치 3상태 인버터, 상기 제 2 마스터 인버터의 상기 출력 단자에 연결되고, 상기 클럭 신호가 논리 하이 레벨을 갖고 상기 반전 클럭 신호가 논리 로우 레벨을 가질 때, 상기 제 2 마스터 인버터로부터 수신된 상기 제 2 반전 멀티플렉싱 신호를 전송하는 제 2 전송 게이트, 상기 제 2 전송 게이트의 출력 단자에 연결되고, 상기 제 2 전송 게이트로부터 수신된 상기 제 2 반전 멀티플렉싱 신호를 반전하여 상기 제 2 멀티플렉싱 신호를 출력하는 제 2 슬레이브 인버터, 상기 제 2 슬레이브 인버터의 출력 단자와 상기 제 2 전송 게이트의 상기 출력 단자 사이에 연결되고, 상기 클럭 신호가 논리 로우 레벨을 갖고 상기 반전 클럭 신호가 논리 하이 레벨을 가질 때, 상기 제 2 슬레이브 인버터로부터 수신된 상기 제 2 멀티플렉싱 신호를 반전하여 상기 제 2 반전 멀티플렉싱 신호를 출력하는 제 2 슬레이브 래치 3상태 인버터, 및 상기 제 2 슬레이브 인버터의 상기 출력 단자에 연결되고, 상기 제 2 슬레이브 인버터로부터 수신된 상기 제 2 멀티플렉싱 신호를 반전하여 상기 제 2 반전 멀티플렉싱 신호를 제 2 신호 출력 단자를 통해 상기 제 2 출력 신호로서 출력하는 제 2 출력 인버터를 포함할 수 있다.
본 발명의 다른 목적을 달성하기 위하여, 본 발명의 실시예들에 따른 스캔 체인 회로는 클럭 신호를 공유하는 멀티-비트 플립플롭 블록들을 포함할 수 있다. 이 때, 상기 멀티-비트 플립플롭 블록들 각각은 상기 클럭 신호를 반전하여 반전 클럭 신호를 생성하는 단일 인버터, 제 1 멀티플렉서부, 제 1 마스터 래치부 및 제 1 슬레이브 래치부를 포함하고, 상기 클럭 신호 및 상기 반전 클럭 신호를 기초로 상기 제 1 마스터 래치부 및 상기 제 1 슬레이브 래치부를 동작시키며, 상기 클럭 신호의 상승 에지에서 트리거(trigger)되는 제 1 플립플롭, 및 제 2 마스터 래치부 및 제 2 슬레이브 래치부를 포함하고, 상기 클럭 신호 및 상기 반전 클럭 신호를 기초로 상기 제 2 마스터 래치부 및 상기 제 2 슬레이브 래치부를 동작시키며, 상기 클럭 신호의 상기 상승 에지에서 트리거되는 제 2 플립플롭을 포함할 수 있다.
일 실시예에 의하면, 상기 제 1 플립플롭은 상기 클럭 신호의 상기 상승 에지에서 래치되는 제 1 입력 신호 또는 제 1 스캔 테스트 신호를 제 1 출력 신호로서 출력하고, 상기 제 2 플립플롭은 상기 클럭 신호의 상기 상승 에지에서 래치되는 상기 제 1 출력 신호 또는 상기 제 1 출력 신호가 반전된 제 1 반전 출력 신호를 제 2 출력 신호로서 출력할 수 있다.
일 실시예에 의하면, 상기 제 1 플립플롭과 상기 제 2 플립플롭은 직접 연결되거나 또는 적어도 하나 이상의 버퍼 또는 적어도 하나 이상의 인버터를 거쳐 연결될 수 있다.
일 실시예에 의하면, 상기 제 1 플립플롭은 스캔 인에이블 신호가 인가되는 스캔 인에이블 신호 입력 단자에 연결되고, 상기 스캔 인에이블 신호를 반전하여 반전 스캔 인에이블 신호를 출력하는 선택 인버터, 상기 제 1 입력 신호가 인가되는 제 1 신호 입력 단자에 연결되고, 상기 스캔 인에이블 신호가 논리 로우(low) 레벨을 갖고 상기 반전 스캔 인에이블 신호가 논리 하이(high) 레벨을 가질 때, 상기 제 1 입력 신호를 반전하여 제 1 반전 입력 신호를 출력하는 제 1 입력 3상태 인버터, 상기 제 1 스캔 테스트 신호가 인가되는 제 1 스캔 입력 단자에 연결되고, 상기 스캔 인에이블 신호가 논리 하이 레벨을 갖고 상기 반전 스캔 인에이블 신호가 논리 로우 레벨을 가질 때, 상기 제 1 스캔 테스트 신호를 반전하여 제 1 반전 스캔 테스트 신호를 출력하는 제 1 스캔 3상태 인버터, 상기 제 1 입력 3상태 인버터의 출력 단자 및 상기 제 1 스캔 3상태 인버터의 출력 단자에 연결되고, 상기 클럭 신호가 논리 로우 레벨을 갖고 상기 반전 클럭 신호가 논리 하이 레벨을 가질 때, 상기 제 1 반전 입력 신호 또는 상기 제 1 반전 스캔 테스트 신호를 제 1 멀티플렉싱 신호로서 전송하는 제 1 멀티플렉싱 전송 게이트, 상기 제 1 멀티플렉싱 전송 게이트의 출력 단자에 연결되고, 상기 제 1 멀티플렉싱 전송 게이트로부터 수신된 상기 제 1 멀티플렉싱 신호를 반전하여 제 1 반전 멀티플렉싱 신호를 출력하는 제 1 마스터 인버터, 상기 제 1 마스터 인버터의 출력 단자와 상기 제 1 멀티플렉싱 전송 게이트의 상기 출력 단자 사이에 연결되고, 상기 클럭 신호가 논리 하이 레벨을 갖고 상기 반전 클럭 신호가 논리 로우 레벨을 가질 때, 상기 제 1 마스터 인버터로부터 수신된 상기 제 1 반전 멀티플렉싱 신호를 반전하여 상기 제 1 멀티플렉싱 신호를 출력하는 제 1 마스터 래치 3상태 인버터, 상기 제 1 마스터 인버터의 상기 출력 단자에 연결되고, 상기 클럭 신호가 논리 하이 레벨을 갖고 상기 반전 클럭 신호가 논리 로우 레벨을 가질 때, 상기 제 1 마스터 인버터로부터 수신된 상기 제 1 반전 멀티플렉싱 신호를 전송하는 제 1 전송 게이트, 상기 제 1 전송 게이트의 출력 단자에 연결되고, 상기 제 1 전송 게이트로부터 수신된 상기 제 1 반전 멀티플렉싱 신호를 반전하여 상기 제 1 멀티플렉싱 신호를 출력하는 제 1 슬레이브 인버터, 상기 제 1 슬레이브 인버터의 출력 단자와 상기 제 1 전송 게이트의 상기 출력 단자 사이에 연결되고, 상기 클럭 신호가 논리 로우 레벨을 갖고 상기 반전 클럭 신호가 논리 하이 레벨을 가질 때, 상기 제 1 슬레이브 인버터로부터 수신된 상기 제 1 멀티플렉싱 신호를 반전하여 상기 제 1 반전 멀티플렉싱 신호를 출력하는 제 1 슬레이브 래치 3상태 인버터, 및 상기 제 1 슬레이브 인버터의 상기 출력 단자에 연결되고, 상기 제 1 슬레이브 인버터로부터 수신된 상기 제 1 멀티플렉싱 신호를 반전하여 상기 제 1 반전 멀티플렉싱 신호를 제 1 신호 출력 단자를 통해 상기 제 1 출력 신호로서 출력하는 제 1 출력 인버터를 포함할 수 있다.
일 실시예에 의하면, 상기 제 2 플립플롭은 상기 클럭 신호가 논리 로우 레벨을 갖고 상기 반전 클럭 신호가 논리 하이 레벨을 가질 때, 상기 제 1 출력 신호 또는 상기 제 1 반전 출력 신호에 상응하는 연결 신호를 반전하여 반전 연결 신호를 출력하는 제 2 연결 3상태 인버터, 상기 제 2 연결 3상태 인버터의 출력 단자에 연결되고, 상기 제 2 연결 3상태 인버터로부터 수신된 상기 반전 연결 신호를 반전하여 상기 연결 신호를 출력하는 제 2 마스터 인버터, 상기 제 2 마스터 인버터의 출력 단자와 상기 제 2 연결 3상태 인버터의 상기 출력 단자 사이에 연결되고, 상기 클럭 신호가 논리 하이 레벨을 갖고 상기 반전 클럭 신호가 논리 로우 레벨을 가질 때, 상기 제 2 마스터 인버터로부터 수신된 상기 연결 신호를 반전하여 상기 반전 연결 신호를 출력하는 제 2 마스터 래치 3상태 인버터, 상기 제 2 마스터 인버터의 상기 출력 단자에 연결되고, 상기 클럭 신호가 논리 하이 레벨을 갖고 상기 반전 클럭 신호가 논리 로우 레벨을 가질 때, 상기 제 2 마스터 인버터로부터 수신된 상기 연결 신호를 전송하는 제 2 전송 게이트, 상기 제 2 전송 게이트의 출력 단자에 연결되고, 상기 제 2 전송 게이트로부터 수신된 상기 연결 신호를 반전하여 상기 반전 연결 신호를 출력하는 제 2 슬레이브 인버터, 상기 제 2 슬레이브 인버터의 출력 단자와 상기 제 2 전송 게이트의 상기 출력 단자 사이에 연결되고, 상기 클럭 신호가 논리 로우 레벨을 갖고 상기 반전 클럭 신호가 논리 하이 레벨을 가질 때, 상기 제 2 슬레이브 인버터로부터 수신된 상기 반전 연결 신호를 반전하여 상기 연결 신호를 출력하는 제 2 슬레이브 래치 3상태 인버터, 및 상기 제 2 슬레이브 인버터의 상기 출력 단자에 연결되고, 상기 제 2 슬레이브 인버터로부터 수신된 상기 반전 연결 신호를 반전하여 상기 연결 신호를 제 2 신호 출력 단자를 통해 상기 제 2 출력 신호로서 출력하는 제 2 출력 인버터를 포함할 수 있다.
본 발명의 실시예들에 따른 멀티-비트 플립플롭은 클럭 신호를 반전하여 반전 클럭 신호를 생성하는 단일 인버터 및 마스터 래치부와 슬레이브 래치부로 구성되어 클럭 신호의 상승 에지에서 트리거되는 복수의 플립플롭들을 포함하는 멀티-비트 플립플롭 블록들을 포함하고, 상기 멀티-비트 플립플롭 블록들 간에 클럭 신호를 공유하게 함으로써, 마스터-슬레이브 플립플롭으로 동작함에 있어 클럭 신호가 전달되는 클럭 경로에서 발생하는 소모 전력을 최소화시켜 저전력으로 동작할 수 있다.
본 발명의 실시예들에 따른 스캔 체인 회로는 상기 멀티-비트 플립플롭을 기반으로 한 구성을 가짐으로써 상기 스캔 체인 회로를 포함하는 집적 회로에 대한 스캔 테스트가 효율적으로 수행되도록 할 수 있다.
다만, 본 발명의 효과는 상술한 효과들로 한정되는 것이 아니며, 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다.
도 1은 본 발명의 실시예들에 따른 멀티-비트 플립플롭을 나타내는 블록도이다.
도 2는 도 1의 멀티-비트 플립플롭에 포함된 멀티-비트 플립플롭 블록을 설명하기 위한 블록도이다.
도 3은 도 2의 멀티-비트 플립플롭 블록의 일 예를 나타내는 도면이다.
도 4는 도 3의 멀티-비트 플립플롭 블록이 동작하는 일 예를 나타내는 타이밍도이다.
도 5a는 도 3의 멀티-비트 플립플롭 블록에 포함된 3상태 인버터를 나타내는 도면이다.
도 5b는 도 3의 멀티-비트 플립플롭 블록에 포함된 3상태 인버터의 일 예를 나타내는 회로도이다.
도 6a는 도 3의 멀티-비트 플립플롭 블록에 포함된 전송 게이트를 나타내는 도면이다.
도 6b는 도 3의 멀티-비트 플립플롭 블록에 포함된 전송 게이트의 일 예를 나타내는 회로도이다.
도 7은 도 2의 멀티-비트 플립플롭 블록의 다른 예를 나타내는 도면이다.
도 8a는 도 7의 멀티-비트 플립플롭 블록에 포함된 슬레이브 래치-리셋 3상태 인버터를 나타내는 도면이다.
도 8b는 도 7의 멀티-비트 플립플롭 블록에 포함된 슬레이브 래치-리셋 3상태 인버터의 일 예를 나타내는 회로도이다.
도 9는 도 2의 멀티-비트 플립플롭 블록의 또 다른 예를 나타내는 도면이다.
도 10a는 도 9의 멀티-비트 플립플롭 블록에 포함된 슬레이브 래치-셋 3상태 인버터를 나타내는 도면이다.
도 10b는 도 9의 멀티-비트 플립플롭 블록에 포함된 슬레이브 래치-셋 3상태 인버터의 일 예를 나타내는 회로도이다.
도 11은 본 발명의 실시예들에 따른 스캔 체인 회로를 구비한 집적 회로를 나타내는 블록도이다.
도 12는 도 11의 집적 회로의 스캔 체인 회로에 포함된 플립플롭의 동작을 설명하기 위한 블록도이다.
도 13은 도 11의 집적 회로의 스캔 체인 회로에 포함된 플립플롭의 동작을 설명하기 위한 타이밍도이다.
도 14는 도 11의 집적 회로의 스캔 체인 회로에 포함된 멀티-비트 플립플롭 블록의 일 예를 나타내는 블록도이다.
도 15는 도 11의 집적 회로의 스캔 체인 회로에 포함된 멀티-비트 플립플롭 블록의 일 예를 나타내는 회로도이다.
도 16은 도 11의 집적 회로의 스캔 체인 회로에 포함된 멀티-비트 플립플롭 블록의 다른 예를 나타내는 블록도이다.
도 17은 도 11의 집적 회로의 스캔 체인 회로에 포함된 멀티-비트 플립플롭 블록의 다른 예를 나타내는 회로도이다.
도 18은 도 11의 집적 회로의 스캔 체인 회로에 포함된 멀티-비트 플립플롭 블록의 또 다른 예를 나타내는 블록도이다.
도 19는 도 11의 집적 회로의 스캔 체인 회로에 포함된 멀티-비트 플립플롭 블록의 또 다른 예를 나타내는 회로도이다.
도 20은 본 발명의 실시예들에 따른 집적 회로 테스트 시스템을 나타내는 블록도이다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 아니 된다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제 1, 제 2 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 상기 구성 요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로 사용될 수 있다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제 1 구성 요소는 제 2 구성 요소로 명명될 수 있고, 유사하게 제 2 구성 요소도 제 1 구성 요소로 명명될 수 있다.
어떤 구성 요소가 다른 구성 요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성 요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성 요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성 요소가 다른 구성 요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성 요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성 요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성 요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성 요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미이다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미인 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 첨부한 도면들을 참조하여, 본 발명의 실시예들을 보다 상세하게 설명하고자 한다. 도면 상의 동일한 구성 요소에 대해서는 동일한 참조 부호를 사용하고, 동일한 구성 요소에 대해서는 중복된 설명을 생략하기로 한다.
도 1은 본 발명의 실시예들에 따른 멀티-비트 플립플롭을 나타내는 블록도이고, 도 2는 도 1의 멀티-비트 플립플롭에 포함된 멀티-비트 플립플롭 블록을 설명하기 위한 블록도이다.
도 1 및 도 2를 참조하면, 멀티-비트 플립플롭(10)은 클럭 신호(CK)를 공유하는 멀티-비트 플립플롭 블록(100)들을 포함할 수 있다. 이 때, 멀티-비트 플립플롭 블록(100)들 각각은 단일 인버터(160) 및 제 1 내지 제 n 플립플롭들(100-1, ..., 100-n)(단, n은 2이상의 정수)을 포함할 수 있다. 도 1에 도시된 바와 같이, 제 1 내지 제 n 플립플롭들(100-1, ..., 100-n) 각각은 단일 인버터(160)에 연결되어 클럭 신호(CK)와 클럭 신호(CK)가 반전된 반전 클럭 신호(ICK)를 수신할 수 있다. 이 때, 제 1 내지 제 n 플립플롭들(100-1, ..., 100-n)은 클럭 신호(CK)의 상승 에지(rising edge) 즉, 반전 클럭 신호(ICK)의 하강 에지(falling edge)에서 래치된 제 1 내지 제 n 입력 신호들(D1, ..., Dn)을 제 1 내지 제 n 출력 신호들(Q1, ..., Qn)로서 각각 출력할 수 있다. 즉, 제 1 내지 제 n 플립플롭들(100-1, ..., 100-n)은 클럭 신호(CK)의 상승 에지에서 트리거(trigger)될 수 있다. 이하, 설명의 편의를 위하여, 도 1에 도시된 바와 같이, 멀티-비트 플립플롭 블록(100)이 단일 인버터(160), 제 1 플립플롭(100-1) 및 제 2 플립플롭(100-2)을 포함하는 것(즉, 2비트 플립플롭 블록)으로 가정하여 설명하기로 한다.
제 1 플립플롭(100-1)은 제 1 마스터 래치부(120-1) 및 제 1 슬레이브 래치부(140-1)를 포함하고, 클럭 신호(CK) 및 반전 클럭 신호(ICK)를 기초로 제 1 마스터 래치부(120-1) 및 제 1 슬레이브 래치부(140-1)를 동작시킬 수 있다. 도 2에 도시된 바와 같이, 제 1 마스터 래치부(120-1) 및 제 1 슬레이브 래치부(140-1)는 클럭 신호(CK)와 반전 클럭 신호(ICK)를 수신하고, 클럭 신호(CK)와 반전 클럭 신호(ICK)에 의해 제어될 수 있다. 이 때, 제 1 마스터 래치부(120-1)는 적어도 하나 이상의 인버터, 적어도 하나 이상의 3상태 인버터(tri-state inverter) 및/또는 적어도 하나 이상의 전송 게이트(transmission gate)를 포함할 수 있고, 제 1 슬레이브 래치부(140-1)도 적어도 하나 이상의 인버터, 적어도 하나 이상의 3상태 인버터 및/또는 적어도 하나 이상의 전송 게이트를 포함할 수 있다. 따라서, 제 1 마스터 래치부(120-1)와 제 1 슬레이브 래치부(140-1)는 클럭 신호(CK)와 반전 클럭 신호(ICK)에 의해 3상태 인버터 및/또는 전송 게이트가 제어됨으로써 동작할 수 있다. 구체적으로, 제 1 마스터 래치부(120-1)는 클럭 신호(CK)의 상승 에지 즉, 반전 클럭 신호(ICK)의 하강 에지에서 제 1 입력 신호(D1)를 래치하여 제 1 슬레이브 래치부(140-1)에 전달하고, 제 1 슬레이브 래치부(140-1)는 제 1 마스터 래치부(120-1)에서 전달된 전달 신호를 래치하여 제 1 출력 신호(Q1)로서 출력할 수 있다. 다시 말하면, 제 1 플립플롭(100-1)은 클럭 신호(CK)의 상승 에지에서 트리거될 수 있다. 일 실시예에서, 제 1 플립플롭(100-1)은 제 1 출력 신호(Q1)를 제 1 논리 레벨(예를 들어, 논리 로우(low) 레벨)로 리셋(reset)시키는 리셋 기능을 포함할 수 있다. 다른 실시예에서, 제 1 플립플롭(100-1)은 제 1 출력 신호(Q1)를 제 2 논리 레벨(예를 들어, 논리 하이(high) 레벨)로 셋(set)시키는 셋 기능을 가질 수 있다. 또 다른 실시예에서, 제 1 플립플롭(100-1)은 제 1 출력 신호(Q1)를 제 1 논리 레벨로 리셋시키는 리셋 기능 및 제 1 출력 신호(Q1)를 제 2 논리 레벨로 셋시키는 셋 기능을 포함할 수 있다. 다만, 이것은 예시적인 것으로서, 제 1 플립플롭(100-1)에 포함되는 기능이 이에 한정되는 것은 아니다. 예를 들어, 제 1 플립플롭(100-1)은 데이터 유지를 위한 리텐션(retention) 기능을 포함할 수도 있다.
제 2 플립플롭(100-2)은 제 2 마스터 래치부(120-2) 및 제 2 슬레이브 래치부(140-2)를 포함하고, 클럭 신호(CK) 및 반전 클럭 신호(ICK)를 기초로 제 2 마스터 래치부(120-2) 및 제 2 슬레이브 래치부(140-2)를 동작시킬 수 있다. 도 2에 도시된 바와 같이, 제 2 마스터 래치부(120-2) 및 제 2 슬레이브 래치부(140-2)는 클럭 신호(CK)와 반전 클럭 신호(ICK)를 수신하고, 클럭 신호(CK)와 반전 클럭 신호(ICK)에 의해 제어될 수 있다. 이 때, 제 2 마스터 래치부(120-2)는 적어도 하나 이상의 인버터, 적어도 하나 이상의 3상태 인버터 및/또는 적어도 하나 이상의 전송 게이트를 포함할 수 있고, 제 2 슬레이브 래치부(140-2)도 적어도 하나 이상의 인버터, 적어도 하나 이상의 3상태 인버터 및/또는 적어도 하나 이상의 전송 게이트를 포함할 수 있다. 따라서, 제 2 마스터 래치부(120-2)와 제 2 슬레이브 래치부(140-2)는 클럭 신호(CK)와 반전 클럭 신호(ICK)에 의해 3상태 인버터 및/또는 전송 게이트가 제어됨으로써 동작할 수 있다. 구체적으로, 제 2 마스터 래치부(120-2)는 클럭 신호(CK)의 상승 에지 즉, 반전 클럭 신호(ICK)의 하강 에지에서 제 2 입력 신호(D2)를 래치하여 제 2 슬레이브 래치부(140-2)에 전달하고, 제 2 슬레이브 래치부(140-2)는 제 2 마스터 래치부(120-2)에서 전달된 전달 신호를 래치하여 제 2 출력 신호(Q2)로서 출력할 수 있다. 다시 말하면, 제 2 플립플롭(100-2)은 클럭 신호(CK)의 상승 에지에서 트리거될 수 있다. 일 실시예에서, 제 2 플립플롭(100-2)은 제 2 출력 신호(Q2)를 제 1 논리 레벨(예를 들어, 논리 로우 레벨)로 리셋시키는 리셋 기능을 포함할 수 있다. 다른 실시예에서, 제 2 플립플롭(100-2)은 제 2 출력 신호(Q2)를 제 2 논리 레벨(예를 들어, 논리 하이 레벨)로 셋시키는 셋 기능을 가질 수 있다. 또 다른 실시예에서, 제 2 플립플롭(100-2)은 제 2 출력 신호(Q2)를 제 1 논리 레벨로 리셋시키는 리셋 기능 및 제 2 출력 신호(Q2)를 제 2 논리 레벨로 셋시키는 셋 기능을 포함할 수 있다. 다만, 이것은 예시적인 것으로서, 제 2 플립플롭(100-2)에 포함되는 기능이 이에 한정되는 것은 아니다. 예를 들어, 제 2 플립플롭(100-2)은 데이터 유지를 위한 리텐션 기능을 포함할 수도 있다.
단일 인버터(160)는 클럭 신호(CK)를 반전하여 반전 클럭 신호(ICK)를 생성하고, 클럭 신호(CK)와 반전 클럭 신호(ICK)를 제 1 플립플롭(100-1)과 제 2 플립플롭(100-2)에 제공할 수 있다. 이 때, 단일 인버터(160)는 소정의 인버터를 포함하는 구성 또는 소정의 인버터에 연결되는 구성을 가지지 않기 때문에, 클럭 신호(CK)가 변할(transition) 때마다 소정의 인버터가 구동되어 발생하던 종래의 멀티-비트 플립플롭의 전력 소모가 방지될 수 있다. 따라서, 멀티-비트 플립플롭(10)은 종래의 멀티-비트 플립플롭에 비해 동작 주파수(예를 들어, 클럭 신호(CK)의 주파수)가 증가하더라도 전력 소모가 크게 증가하지 않으므로, 동작 주파수가 계속 증가하고 있는 최근의 모바일 기기에서 요구되는 저전력 수준을 만족시킬 수 있다. 상술한 바와 같이, 멀티-비트 플립플롭 블록(100)에 포함된 복수의 플립플롭들(100-1, ..., 100-n)(예를 들어, 제 1 플립플롭(100-1) 및 제 2 플립플롭(100-2))은 서로 동일한 구성을 가질 수 있다. 이에, 단일 인버터(160)로부터 제공되는 클럭 신호(CK)와 반전 클럭 신호(ICK)에 의해 멀티-비트 플립플롭 블록(100)에 포함된 복수의 플립플롭들(100-1, ..., 100-n)이 제어될 수 있다. 따라서, 멀티-비트 플립플롭 블록(100)에 포함된 복수의 플립플롭들(100-1, ..., 100-n)은 클럭 신호(CK)의 상승 에지 즉, 반전 클럭 신호(ICK)의 하강 에지에서 트리거될 수 있다. 그 결과, 제 1 플립플롭(100-1)에 포함된 제 1 마스터 래치부(120-1) 및 제 2 플립플롭(100-2)에 포함된 제 2 마스터 래치부(120-2)는, 클럭 신호(CK)가 논리 하이 레벨일 때 락 상태(lock state)로 될 수 있고, 클럭 신호(CK)가 논리 로우 레벨일 때 패스 상태(pass state)로 될 수 있다. 또한, 제 1 플립플롭(100-1)에 포함된 제 1 슬레이브 래치부(140-1) 및 제 2 플립플롭(100-2)에 포함된 제 2 슬레이브 래치부(140-2)는, 클럭 신호(CK)가 논리 하이 레벨일 때 패스 상태로 될 수 있고, 클럭 신호(CK)가 논리 로우 레벨일 때 락 상태로 될 수 있다.
이와 같이, 멀티-비트 플립플롭(10)은, 클럭 신호(CK)를 반전하여 반전 클럭 신호(ICK)를 생성하는 단일 인버터(160) 및 마스터 래치부(120-1, ..., 120-n)와 슬레이브 래치부(140-1, ..., 140-n)로 구성되어 클럭 신호(CK)의 상승 에지에서 트리거되는 복수의 플립플롭들(100-1, ..., 100-n)을 포함하는 멀티-비트 플립플롭 블록(100)들을 포함하고, 상기 멀티-비트 플립플롭 블록(100)들 간에 클럭 신호(CK)를 공유하게 함으로써, 마스터-슬레이브 플립플롭으로 동작함에 있어 클럭 신호(CK)가 전달되는 클럭 경로에서 발생하는 소모 전력을 최소화시킬 수 있다. 그 결과, 멀티-비트 플립플롭(10)은 저전력으로 동작 가능하므로, 저전력 고성능 모바일 기기를 구성하기 위한 저전력 고성능 칩(chip)에 적용될 수 있다.
도 3은 도 2의 멀티-비트 플립플롭 블록의 일 예를 나타내는 도면이고, 도 4는 도 3의 멀티-비트 플립플롭 블록이 동작하는 일 예를 나타내는 타이밍도이다.
도 3 및 도 4를 참조하면, 멀티-비트 플립플롭 블록(100)은 단일 인버터(160), 제 1 플립플롭(100-1) 및 제 2 플립플롭(100-2)을 포함할 수 있다. 이 때, 제 1 플립플롭(100-1)은 클럭 신호(CK)의 상승 에지 즉, 반전 클럭 신호(ICK)의 하강 에지에서 래치되는 제 1 입력 신호(D1)를 제 1 출력 신호(Q1)로서 출력할 수 있고, 제 2 플립플롭(100-2)은 클럭 신호(CK)의 상승 에지 즉, 반전 클럭 신호(ICK)의 하강 에지에서 래치되는 제 2 입력 신호(D2)를 제 2 출력 신호(Q2)로서 출력할 수 있다. 한편, 도 3에 도시된 멀티-비트 플립플롭 블록(100)의 구체적인 구성은 예시적인 것으로서, 멀티-비트 플립플롭 블록(100)의 구성이 그에 한정되지는 않는다.
제 1 플립플롭(100-1)은 제 1 입력 3상태 인버터(101-1), 제 1 마스터 인버터(102-1), 제 1 마스터 래치 3상태 인버터(103-1), 제 1 전송 게이트(104-1), 제 1 슬레이브 인버터(105-1), 제 1 출력 인버터(106-1) 및 제 1 슬레이브 래치 3상태 인버터(107-1)를 포함할 수 있다. 제 1 입력 3상태 인버터(101-1)는 제 1 입력 신호(D1)가 인가되는 제 1 신호 입력 단자에 연결될 수 있다. 즉, 제 1 입력 3상태 인버터(101-1)는 제 1 신호 입력 단자와 제 1 마스터 인버터(102-1) 사이에 연결될 수 있다. 이 때, 제 1 입력 3상태 인버터(101-1)는 클럭 신호(CK)가 논리 로우 레벨을 갖고, 반전 클럭 신호(ICK)가 논리 하이 레벨을 가질 때, 제 1 입력 신호(D1)를 반전하여 제 1 반전 입력 신호(ID1)를 출력할 수 있다. 반면에, 제 1 입력 3상태 인버터(101-1)는 클럭 신호(CK)가 논리 하이 레벨을 갖고, 반전 클럭 신호(ICK)가 논리 로우 레벨을 가질 때, 제 1 마스터 인버터(102-1)를 제 1 신호 입력 단자로부터 차단시킬 수 있다. 제 1 마스터 인버터(102-1)는 제 1 입력 3상태 인버터(101-1)의 출력 단자에 연결될 수 있다. 즉, 제 1 마스터 인버터(102-1)는 제 1 입력 3상태 인버터(101-1)와 제 1 전송 게이트(104-1) 사이에 연결될 수 있다. 이 때, 제 1 마스터 인버터(102-1)는 제 1 입력 3상태 인버터(101-1)로부터 수신된 제 1 반전 입력 신호(ID1)를 반전하여 제 1 입력 신호(D1)를 출력할 수 있다. 제 1 마스터 래치 3상태 인버터(103-1)는 제 1 마스터 인버터(102-1)의 출력 단자와 제 1 입력 3상태 인버터(101-1)의 출력 단자 사이에 연결될 수 있다. 이 때, 제 1 마스터 래치 3상태 인버터(103-1)는 클럭 신호(CK)가 논리 하이 레벨을 갖고, 반전 클럭 신호(ICK)가 논리 로우 레벨을 가질 때, 제 1 마스터 인버터(102-1)로부터 수신된 제 1 입력 신호(D1)를 반전하여 제 1 반전 입력 신호(ID1)를 출력할 수 있다. 반면에, 제 1 마스터 래치 3상태 인버터(103-1)는 클럭 신호(CK)가 논리 로우 레벨을 갖고, 반전 클럭 신호(ICK)가 논리 하이 레벨을 가질 때, 제 1 입력 3상태 인버터(101-1)의 출력 단자를 제 1 마스터 인버터(102-1)의 출력 단자로부터 차단시킬 수 있다.
제 1 전송 게이트(104-1)는 제 1 마스터 인버터(102-1)의 출력 단자에 연결될 수 있다. 즉, 제 1 전송 게이트(104-1)는 제 1 마스터 인버터(102-1)와 제 1 슬레이브 인버터(105-1) 사이에 연결될 수 있다. 제 1 전송 게이트(104-1)는 클럭 신호(CK)가 논리 하이 레벨을 갖고, 반전 클럭 신호(ICK)가 논리 로우 레벨을 가질 때, 제 1 마스터 인버터(102-1)로부터 수신된 제 1 입력 신호(D1)를 전송할 수 있다. 반면에, 제 1 전송 게이트(104-1)는 클럭 신호(CK)가 논리 로우 레벨을 갖고, 반전 클럭 신호(ICK)가 논리 하이 레벨을 가질 때, 제 1 슬레이브 인버터(105-1)를 제 1 마스터 인버터(102-1)로부터 차단시킬 수 있다. 제 1 슬레이브 인버터(105-1)는 제 1 전송 게이트(104-1)의 출력 단자에 연결될 수 있다. 즉, 제 1 슬레이브 인버터(105-1)는 제 1 전송 게이트(104-1)와 제 1 출력 인버터(106-1) 사이에 연결될 수 있다. 제 1 슬레이브 인버터(105-1)는 제 1 전송 게이트(104-1)로부터 수신된 제 1 입력 신호(D1)를 반전하여 제 1 반전 입력 신호(ID1)를 출력할 수 있다. 제 1 출력 인버터(106-1)는 제 1 슬레이브 인버터(105-1)의 출력 단자에 연결될 수 있다. 즉, 제 1 출력 인버터(106-1)는 제 1 슬레이브 인버터(105-1)와 제 1 출력 신호(Q1)가 출력되는 제 1 신호 출력 단자 사이에 연결될 수 있다. 제 1 출력 인버터(106-1)는 제 1 슬레이브 인버터(105-1)로부터 수신된 제 1 반전 입력 신호(ID1)를 반전하여 제 1 입력 신호(D1)를 제 1 신호 출력 단자를 통해 제 1 출력 신호(Q1)로서 출력할 수 있다. 제 1 슬레이브 래치 3상태 인버터(107-1)는 제 1 슬레이브 인버터(105-1)의 출력 단자와 제 1 전송 게이트(104-1)의 출력 단자 사이에 연결될 수 있다. 이 때, 제 1 슬레이브 래치 3상태 인버터(107-1)는 클럭 신호(CK)가 논리 로우 레벨을 갖고, 반전 클럭 신호(ICK)가 논리 하이 레벨을 가질 때, 제 1 슬레이브 인버터(105-1)로부터 수신된 제 1 반전 입력 신호(ID1)를 반전하여 제 1 입력 신호(D1)를 출력할 수 있다. 반면에, 제 1 슬레이브 래치 3상태 인버터(107-1)는 클럭 신호(CK)가 논리 하이 레벨을 갖고, 반전 클럭 신호(ICK)가 논리 로우 레벨을 가질 때, 제 1 전송 게이트(104-1)의 출력 단자를 제 1 슬레이브 인버터(105-1)의 출력 단자로부터 차단시킬 수 있다.
제 2 플립플롭(100-2)은 제 2 입력 3상태 인버터(101-2), 제 2 마스터 인버터(102-2), 제 2 마스터 래치 3상태 인버터(103-2), 제 2 전송 게이트(104-2), 제 2 슬레이브 인버터(105-2), 제 2 출력 인버터(106-2) 및 제 2 슬레이브 래치 3상태 인버터(107-2)를 포함할 수 있다. 제 2 입력 3상태 인버터(101-2)는 제 2 입력 신호(D2)가 인가되는 제 2 신호 입력 단자에 연결될 수 있다. 즉, 제 2 입력 3상태 인버터(101-2)는 제 2 신호 입력 단자와 제 2 마스터 인버터(102-2) 사이에 연결될 수 있다. 이 때, 제 2 입력 3상태 인버터(101-2)는 클럭 신호(CK)가 논리 로우 레벨을 갖고, 반전 클럭 신호(ICK)가 논리 하이 레벨을 가질 때, 제 2 입력 신호(D2)를 반전하여 제 2 반전 입력 신호(ID2)를 출력할 수 있다. 반면에, 제 2 입력 3상태 인버터(101-2)는 클럭 신호(CK)가 논리 하이 레벨을 갖고, 반전 클럭 신호(ICK)가 논리 로우 레벨을 가질 때, 제 2 마스터 인버터(102-2)를 제 2 신호 입력 단자로부터 차단시킬 수 있다. 제 2 마스터 인버터(102-2)는 제 2 입력 3상태 인버터(101-2)의 출력 단자에 연결될 수 있다. 즉, 제 2 마스터 인버터(102-2)는 제 2 입력 3상태 인버터(101-2)와 제 2 전송 게이트(104-2) 사이에 연결될 수 있다. 이 때, 제 2 마스터 인버터(102-2)는 제 2 입력 3상태 인버터(101-2)로부터 수신된 제 2 반전 입력 신호(ID2)를 반전하여 제 2 입력 신호(D2)를 출력할 수 있다. 제 2 마스터 래치 3상태 인버터(103-2)는 제 2 마스터 인버터(102-2)의 출력 단자와 제 2 입력 3상태 인버터(101-2)의 출력 단자 사이에 연결될 수 있다. 이 때, 제 2 마스터 래치 3상태 인버터(103-2)는 클럭 신호(CK)가 논리 하이 레벨을 갖고, 반전 클럭 신호(ICK)가 논리 로우 레벨을 가질 때, 제 2 마스터 인버터(102-2)로부터 수신된 제 2 입력 신호(D2)를 반전하여 제 2 반전 입력 신호(ID2)를 출력할 수 있다. 반면에, 제 2 마스터 래치 3상태 인버터(103-2)는 클럭 신호(CK)가 논리 로우 레벨을 갖고, 반전 클럭 신호(ICK)가 논리 하이 레벨을 가질 때, 제 2 입력 3상태 인버터(101-2)의 출력 단자를 제 2 마스터 인버터(102-2)의 출력 단자로부터 차단시킬 수 있다.
제 2 전송 게이트(104-2)는 제 2 마스터 인버터(102-2)의 출력 단자에 연결될 수 있다. 즉, 제 2 전송 게이트(104-2)는 제 2 마스터 인버터(102-2)와 제 2 슬레이브 인버터(105-2) 사이에 연결될 수 있다. 제 2 전송 게이트(104-2)는 클럭 신호(CK)가 논리 하이 레벨을 갖고, 반전 클럭 신호(ICK)가 논리 로우 레벨을 가질 때, 제 2 마스터 인버터(102-2)로부터 수신된 제 2 입력 신호(D2)를 전송할 수 있다. 반면에, 제 2 전송 게이트(104-2)는 클럭 신호(CK)가 논리 로우 레벨을 갖고, 반전 클럭 신호(ICK)가 논리 하이 레벨을 가질 때, 제 2 슬레이브 인버터(105-2)를 제 2 마스터 인버터(102-2)로부터 차단시킬 수 있다. 제 2 슬레이브 인버터(105-2)는 제 2 전송 게이트(104-2)의 출력 단자에 연결될 수 있다. 즉, 제 2 슬레이브 인버터(105-2)는 제 2 전송 게이트(104-2)와 제 2 출력 인버터(106-2) 사이에 연결될 수 있다. 제 2 슬레이브 인버터(105-2)는 제 2 전송 게이트(104-2)로부터 수신된 제 2 입력 신호(D2)를 반전하여 제 2 반전 입력 신호(ID2)를 출력할 수 있다. 제 2 출력 인버터(106-2)는 제 2 슬레이브 인버터(105-2)의 출력 단자에 연결될 수 있다. 즉, 제 2 출력 인버터(106-2)는 제 2 슬레이브 인버터(105-2)와 제 2 출력 신호(Q2)가 출력되는 제 2 신호 출력 단자 사이에 연결될 수 있다. 제 2 출력 인버터(106-2)는 제 2 슬레이브 인버터(105-2)로부터 수신된 제 2 반전 입력 신호(ID2)를 반전하여 제 2 입력 신호(D2)를 제 2 신호 출력 단자를 통해 제 2 출력 신호(Q2)로서 출력할 수 있다. 제 2 슬레이브 래치 3상태 인버터(107-2)는 제 2 슬레이브 인버터(105-2)의 출력 단자와 제 2 전송 게이트(104-2)의 출력 단자 사이에 연결될 수 있다. 이 때, 제 2 슬레이브 래치 3상태 인버터(107-2)는 클럭 신호(CK)가 논리 로우 레벨을 갖고, 반전 클럭 신호(ICK)가 논리 하이 레벨을 가질 때, 제 2 슬레이브 인버터(105-2)로부터 수신된 제 2 반전 입력 신호(ID2)를 반전하여 제 2 입력 신호(D2)를 출력할 수 있다. 반면에, 제 2 슬레이브 래치 3상태 인버터(107-2)는 클럭 신호(CK)가 논리 하이 레벨을 갖고, 반전 클럭 신호(ICK)가 논리 로우 레벨을 가질 때, 제 2 전송 게이트(104-2)의 출력 단자를 제 2 슬레이브 인버터(105-2)의 출력 단자로부터 차단시킬 수 있다.
구체적으로, 클럭 신호(CK)가 논리 로우 레벨을 가질 때, 제 1 플립플롭(100-1)의 제 1 입력 3상태 인버터(101-1)와 제 2 플립플롭(100-2)의 제 2 입력 3상태 인버터(101-2)가 동작하는 반면, 제 1 플립플롭(100-1)의 제 1 전송 게이트(104-1)와 제 1 마스터 래치 3상태 인버터(103-1) 및 제 2 플립플롭(100-2)의 제 2 전송 게이트(104-2)와 제 2 마스터 래치 3상태 인버터(103-2)는 동작하지 않을 수 있다. 이러한 상황에서, 클럭 신호(CK)가 논리 로우 레벨에서 논리 하이 레벨로 변하면(즉, 클럭 신호(CK)의 상승 에지), 제 1 플립플롭(100-1)의 제 1 입력 3상태 인버터(101-1)와 제 2 플립플롭(100-2)의 제 2 입력 3상태 인버터(101-2)가 동작하지 않게 되고, 제 1 플립플롭(100-1)의 제 1 마스터 래치 3상태 인버터(103-1)와 제 2 플립플롭(100-2)의 제 2 마스터 래치 3상태 인버터(103-2)가 동작하게 되므로, 제 1 신호 입력 단자로 인가되던 제 1 입력 신호(D1)와 제 2 신호 입력 단자로 인가되던 제 2 입력 신호(D2)가 각각 래치될 수 있다. 동시에, 제 1 플립플롭(100-1)의 제 1 전송 게이트(104-1)와 제 2 플립플롭(100-2)의 제 2 전송 게이트(104-2)가 동작하게 되므로, 상기 래치된 제 1 입력 신호(D1)는 제 1 플립플롭(100-1)의 제 1 전송 게이트(104-1), 제 1 슬레이브 인버터(105-1) 및 제 1 출력 인버터(106-1)를 거쳐 제 1 출력 신호(Q1)로서 출력될 수 있고, 상기 래치된 제 2 입력 신호(D2)는 제 2 플립플롭(100-2)의 제 2 전송 게이트(104-2), 제 2 슬레이브 인버터(105-2) 및 제 2 출력 인버터(106-2)를 거쳐 제 2 출력 신호(Q2)로서 출력될 수 있다. 이후, 클럭 신호(CK)가 논리 하이 레벨에서 논리 로우 레벨로 변하면(즉, 클럭 신호(CK)의 하강 에지), 제 1 플립플롭(100-1)의 제 1 입력 3상태 인버터(101-1)와 제 2 플립플롭(100-2)의 제 2 입력 3상태 인버터(101-2)가 동작하게 되고, 제 1 플립플롭(100-1)의 제 1 전송 게이트(104-1)와 제 2 플립플롭(100-2)의 제 2 전송 게이트(104-2)가 동작하지 않게 되므로, 제 1 플립플롭(100-1) 내에서 제 1 슬레이브 인버터(105-1)는 제 1 마스터 인버터(102-1)로부터 차단될 수 있고, 제 2 플립플롭(100-2) 내에서 제 2 슬레이브 인버터(105-2)는 제 2 마스터 인버터(102-2)로부터 차단될 수 있다. 하지만, 제 1 플립플롭(100-1)의 제 1 슬레이브 래치 3상태 인버터(107-1)와 제 2 플립플롭(100-2)의 제 2 슬레이브 래치 3상태 인버터(107-2)가 동작하게 되므로, 클럭 신호(CK)가 논리 로우 레벨에서 논리 하이 레벨로 다시 변하기(즉, 클럭 신호(CK)의 상승 에지) 전까지, 제 1 플립플롭(100-1)은 상기 래치된 제 1 입력 신호(D1)를 제 1 신호 출력 단자를 통해 제 1 출력 신호(Q1)로서 계속 출력할 수 있고, 제 2 플립플롭(100-2)은 상기 래치된 제 2 입력 신호(D2)를 제 2 신호 출력 단자를 통해 제 2 출력 신호(Q2)로서 계속 출력할 수 있다.
도 4는 멀티-비트 플립플롭 블록(100)이 동작하는 일 예를 보여주고 있다. 다만, 설명의 편의를 위해, 멀티-비트 플립플롭 블록(100)에 포함된 복수의 플립플롭들(100-1, ..., 100-n) 중에서 제 j 플립플롭(100-j)(단, j는 1과 n 사이의 정수)을 기준으로 설명하기로 한다. 예를 들어, 도 3에 도시된 바와 같이, 제 j 플립플롭(100-j)은 클럭 신호(CK)의 상승 에지(즉, 반전 클럭 신호(ICK)의 하강 에지)에서 제 j 입력 신호(Dj)를 래치(즉, TIA로 표시)하여 제 j 출력 신호(Qj)를 출력할 수 있다. 이 때, 상기 래치된 제 j 입력 신호(Dj)가 논리 로우 레벨을 가지므로, 제 j 플립플롭(100-j)은 논리 로우 레벨을 갖는 제 j 출력 신호(Qj)를 출력할 수 있다. 한편, 제 j 플립플롭(100-j)은 클럭 신호(CK)의 상승 에지에서만 트리거되기 때문에, 제 j 플립플롭(100-j)에서 출력되는 제 j 출력 신호(Qj)는 클럭 신호(CK)의 다음 상승 에지까지 변하지 않는다. 이후, 클럭 신호(CK)의 다음 상승 에지에서 래치된(즉, TIB로 표시) 제 j 입력 신호(Dj)가 논리 하이 레벨을 가지므로, 제 j 플립플롭(100-j)에서 출력되는 제 j 출력 신호(Qj)는 논리 로우 레벨에서 논리 하이 레벨로 변할 수 있다. 다음, 클럭 신호(CK)의 다음 상승 에지에서 래치된(즉, TIC로 표시) 제 j 입력 신호(Dj)가 논리 하이 레벨을 가지므로, 제 j 플립플롭(100-j)은 논리 하이 레벨을 갖는 제 j 출력 신호(Qj)를 계속 출력할 수 있다. 이후, 클럭 신호(CK)의 다음 상승 에지에서 래치된(즉, TID로 표시) 제 j 입력 신호(Dj)가 논리 로우 레벨을 가지므로, 제 j 플립플롭(100-j)에서 출력되는 제 j 출력 신호(Qj)는 논리 하이 레벨에서 논리 로우 레벨로 변할 수 있다. 다음, 클럭 신호(CK)의 다음 상승 에지에서 래치된(즉, TIE로 표시) 제 j 입력 신호(Dj)가 논리 로우 레벨을 가지므로, 제 j 플립플롭(100-j)은 논리 로우 레벨을 갖는 제 j 출력 신호(Qj)를 계속 출력할 수 있다. 이후, 클럭 신호(CK)의 다음 상승 에지에서 래치된(즉, TIF로 표시) 제 j 입력 신호(Dj)가 논리 하이 레벨을 가지므로, 제 j 플립플롭(100-j)에서 출력되는 제 j 출력 신호(Qj)는 논리 로우 레벨에서 논리 하이 레벨로 변할 수 있다. 다음, 클럭 신호(CK)의 다음 상승 에지에서 래치된(즉, TIG로 표시) 제 j 입력 신호(Dj)가 논리 하이 레벨을 가지므로, 제 j 플립플롭(100-j)은 논리 하이 레벨을 갖는 제 j 출력 신호(Qj)를 계속 출력할 수 있다.
도 5a는 도 3의 멀티-비트 플립플롭 블록에 포함된 3상태 인버터를 나타내는 도면이고, 도 5b는 도 3의 멀티-비트 플립플롭 블록에 포함된 3상태 인버터의 일 예를 나타내는 회로도이다.
도 5a 및 도 5b를 참조하면, 멀티-비트 플립플롭 블록(100)에 포함된 3상태 인버터(111)는 제어 신호(C) 및 제어 신호(C)가 반전된 반전 제어 신호(IC)에 의해 제어될 수 있다. 이 때, 제어 신호(C)는 멀티-비트 플립플롭 블록(100)에 인가되는 클럭 신호(CK) 또는 클럭 신호(CK)가 반전되어 생성된 반전 클럭 신호(ICK)일 수 있고, 반전 제어 신호(IC)는 클럭 신호(CK)가 반전되어 생성된 반전 클럭 신호(ICK) 또는 클럭 신호(CK)일 수 있다.
도 5a에 도시된 바와 같이, 3상태 인버터(111)는, 제어 신호(C)가 논리 하이 레벨을 갖고, 반전 제어 신호(IC)가 논리 로우 레벨을 갖는 경우, 입력 신호(A)를 반전하여 출력 신호(Y)를 출력하는 동작을 수행한다. 반면에, 3상태 인버터(111)는, 제어 신호(C)가 논리 로우 레벨을 갖고, 반전 제어 신호(IC)가 논리 하이 레벨을 갖는 경우, 입력 신호(A)를 반전하여 출력 신호(Y)를 출력하는 동작을 수행하지 않는다. 이를 위해, 도 5b에 도시된 바와 같이, 3상태 인버터(111)는 제 1 피모스(p-channel metal-oxide semiconductor; PMOS) 트랜지스터(PTR1), 제 2 피모스 트랜지스터(PTR2), 제 1 엔모스(n-channel metal-oxide semiconductor; NMOS) 트랜지스터(NTR1) 및 제 2 엔모스 트랜지스터(NTR2)를 포함할 수 있다. 제 1 피모스 트랜지스터(PTR1)는 논리 하이 레벨에 상응하는 제 1 전원 전압(VDD)과 제 2 피모스 트랜지스터(PTR2) 사이에 연결될 수 있다. 이 때, 제 1 피모스 트랜지스터(PTR1)의 게이트 단자는 입력 신호(A)를 입력받을 수 있다. 제 2 피모스 트랜지스터(PTR2)는 제 1 피모스 트랜지스터(PTR1)와 제 2 엔모스 트랜지스터(NTR2) 사이에 연결될 수 있다. 이 때, 제 2 피모스 트랜지스터(PTR2)의 게이트 단자는 반전 제어 신호(IC)를 입력받을 수 있다. 제 1 엔모스 트랜지스터(NTR1)는 논리 로우 레벨에 상응하는 제 2 전원 전압(GND)과 제 2 엔모스 트랜지스터(NTR2) 사이에 연결될 수 있다. 이 때, 제 1 엔모스 트랜지스터(NTR1)의 게이트 단자는 입력 신호(A)를 입력받을 수 있다. 제 2 엔모스 트랜지스터(NTR2)는 제 1 엔모스 트랜지스터(NTR1)와 제 2 피모스 트랜지스터(PTR2) 사이에 연결될 수 있다. 이 때, 제 2 엔모스 트랜지스터(NTR2)의 게이트 단자는 제어 신호(C)를 입력받을 수 있다. 한편, 제 2 피모스 트랜지스터(PTR2)의 일 단자와 제 2 엔모스 트랜지스터(NTR2)의 일 단자가 연결된 연결 노드는 출력 노드에 해당하고, 상기 출력 노드를 통해 출력 신호(Y)가 출력될 수 있다. 그러므로, 제어 신호(C)가 논리 하이 레벨을 갖고, 반전 제어 신호(IC)가 논리 로우 레벨을 갖는 경우, 제 2 피모스 트랜지스터(PTR2)와 제 2 엔모스 트랜지스터(NTR2)가 턴온될 수 있다. 이 때, 입력 신호(A)가 논리 하이 레벨을 가지면, 제 1 엔모스 트랜지스터(NTR1)가 턴온되어 논리 로우 레벨을 갖는 출력 신호(Y)가 출력될 수 있고, 입력 신호(A)가 논리 로우 레벨을 가지면, 제 1 피모스 트랜지스터(PTR1)가 턴온되어 논리 하이 레벨을 갖는 출력 신호(Y)가 출력될 수 있다. 다만, 도 5a 및 도 5b에 도시된 3상태 인버터(111)는 예시적인 것으로서, 멀티-비트 플립플롭 블록(100)에 포함된 3상태 인버터(111)는 그에 한정되지 않는다.
도 6a는 도 3의 멀티-비트 플립플롭 블록에 포함된 전송 게이트를 나타내는 도면이고, 도 6b는 도 3의 멀티-비트 플립플롭 블록에 포함된 전송 게이트의 일 예를 나타내는 회로도이다.
도 6a 및 도 6b를 참조하면, 멀티-비트 플립플롭 블록(100)에 포함된 전송 게이트(112)는 제어 신호(C) 및 제어 신호(C)가 반전된 반전 제어 신호(IC)에 의해 제어될 수 있다. 이 때, 제어 신호(C)는 멀티-비트 플립플롭 블록(100)에 인가되는 클럭 신호(CK) 또는 클럭 신호(CK)가 반전되어 생성된 반전 클럭 신호(ICK)일 수 있고, 반전 제어 신호(IC)는 클럭 신호(CK)가 반전되어 생성된 반전 클럭 신호(ICK) 또는 클럭 신호(CK)일 수 있다.
도 6a에 도시된 바와 같이, 전송 게이트(112)는, 제어 신호(C)가 논리 하이 레벨을 갖고, 반전 제어 신호(IC)가 논리 로우 레벨을 갖는 경우, 입력 신호(A)를 출력 신호(Y)로서 출력하는 동작을 수행한다. 반면에, 전송 게이트(112)는, 제어 신호(C)가 논리 로우 레벨을 갖고, 반전 제어 신호(IC)가 논리 하이 레벨을 갖는 경우, 입력 신호(A)를 출력 신호(Y)로서 출력하는 동작을 수행하지 않는다. 이를 위해, 도 6b에 도시된 바와 같이, 전송 게이트(112)는 제 1 피모스 트랜지스터(PTR1), 제 2 피모스 트랜지스터(PTR2), 제 1 엔모스 트랜지스터(NTR1) 및 제 2 엔모스 트랜지스터(NTR2)를 포함할 수 있다. 제 1 엔모스 트랜지스터(NTR1)는 논리 하이 레벨에 상응하는 제 1 전원 전압(VDD)과 제 2 엔모스 트랜지스터(NTR2) 사이에 연결될 수 있다. 이 때, 제 1 엔모스 트랜지스터(NTR1)의 게이트 단자는 입력 신호(A)를 입력받을 수 있다. 제 2 엔모스 트랜지스터(NTR2)는 제 1 엔모스 트랜지스터(NTR1)와 제 2 피모스 트랜지스터(PTR2) 사이에 연결될 수 있다. 이 때, 제 2 엔모스 트랜지스터(NTR2)의 게이트 단자는 제어 신호(C)를 입력받을 수 있다. 제 1 피모스 트랜지스터(PTR1)는 논리 로우 레벨에 상응하는 제 2 전원 전압(GND)과 제 2 피모스 트랜지스터(PTR2) 사이에 연결될 수 있다. 이 때, 제 1 피모스 트랜지스터(PTR1)의 게이트 단자는 입력 신호(A)를 입력받을 수 있다. 제 2 피모스 트랜지스터(PTR2)는 제 1 피모스 트랜지스터(PTR1)와 제 2 엔모스 트랜지스터(NTR2) 사이에 연결될 수 있다. 이 때, 제 2 피모스 트랜지스터(PTR2)의 게이트 단자는 반전 제어 신호(IC)를 입력받을 수 있다. 한편, 제 2 피모스 트랜지스터(PTR2)의 일 단자와 제 2 엔모스 트랜지스터(NTR2)의 일 단자가 연결된 연결 노드는 출력 노드에 해당하고, 상기 출력 노드를 통해 출력 신호(Y)가 출력될 수 있다. 실시예에 따라, 제 2 피모스 트랜지스터(PTR2)의 타 단자와 제 2 엔모스 트랜지스터(NTR2)의 타 단자가 연결될 수 있다. 그러므로, 제어 신호(C)가 논리 하이 레벨을 갖고, 반전 제어 신호(IC)가 논리 로우 레벨을 갖는 경우, 제 2 엔모스 트랜지스터(NTR2)와 제 2 피모스 트랜지스터(PTR2)가 턴온될 수 있다. 이 때, 입력 신호(A)가 논리 하이 레벨을 가지면, 제 1 엔모스 트랜지스터(NTR1)가 턴온되어 논리 하이 레벨을 갖는 출력 신호(Y)가 출력될 수 있고, 입력 신호(A)가 논리 로우 레벨을 가지면, 제 1 피모스 트랜지스터(PTR1)가 턴온되어 논리 로우 레벨을 갖는 출력 신호(Y)가 출력될 수 있다. 다만, 도 6a 및 도 6b에 도시된 전송 게이트(112)는 예시적인 것으로서, 멀티-비트 플립플롭 블록(100)에 포함된 전송 게이트(112)는 그에 한정되지 않는다.
도 7은 도 2의 멀티-비트 플립플롭 블록의 다른 예를 나타내는 도면이다.
도 7을 참조하면, 멀티-비트 플립플롭 블록(200)은 단일 인버터(260), 제 1 플립플롭(200-1) 및 제 2 플립플롭(200-2)을 포함할 수 있다. 이 때, 제 1 플립플롭(200-1)은 클럭 신호(CK)의 상승 에지 즉, 반전 클럭 신호(ICK)의 하강 에지에서 래치되는 제 1 입력 신호(D1)를 제 1 출력 신호(Q1)로서 출력할 수 있고, 제 2 플립플롭(200-2)은 클럭 신호(CK)의 상승 에지 즉, 반전 클럭 신호(ICK)의 하강 에지에서 래치되는 제 2 입력 신호(D2)를 제 2 출력 신호(Q2)로서 출력할 수 있다. 한편, 도 7에 도시된 멀티-비트 플립플롭 블록(200)의 구체적인 구성은 예시적인 것으로서, 멀티-비트 플립플롭 블록(200)의 구성이 그에 한정되지는 않는다.
제 1 플립플롭(200-1)은 제 1 입력 3상태 인버터(201-1), 제 1 논리 XOR 소자(202-1), 제 1 마스터 래치 3상태 인버터(203-1), 제 1 전송 게이트(204-1), 제 1 슬레이브 인버터(205-1), 제 1 출력 인버터(206-1) 및 제 1 슬레이브 래치-리셋 3상태 인버터(207-1)를 포함할 수 있다. 제 1 입력 3상태 인버터(201-1)는 제 1 입력 신호(D1)가 인가되는 제 1 신호 입력 단자에 연결될 수 있다. 즉, 제 1 입력 3상태 인버터(201-1)는 제 1 신호 입력 단자와 제 1 논리 XOR 소자(202-1) 사이에 연결될 수 있다. 이 때, 제 1 입력 3상태 인버터(201-1)는 클럭 신호(CK)가 논리 로우 레벨을 갖고, 반전 클럭 신호(ICK)가 논리 하이 레벨을 가질 때, 제 1 입력 신호(D1)를 반전하여 제 1 반전 입력 신호(ID1)를 출력할 수 있다. 반면에, 제 1 입력 3상태 인버터(201-1)는 클럭 신호(CK)가 논리 하이 레벨을 갖고, 반전 클럭 신호(ICK)가 논리 로우 레벨을 가질 때, 제 1 논리 XOR 소자(202-1)를 제 1 신호 입력 단자로부터 차단시킬 수 있다. 제 1 논리 XOR 소자(202-1)는 리셋 신호(R)가 인가되는 리셋 단자 및 제 1 입력 3상태 인버터(201-1)의 출력 단자에 연결될 수 있다. 이 때, 제 1 논리 XOR 소자(202-1)는 제 1 입력 3상태 인버터(201-1)로부터 수신된 제 1 반전 입력 신호(ID1)와 리셋 단자로부터 전달된 리셋 신호(R)에 대해 배타적 논리합(XOR) 연산을 수행하여 제 1 연산 신호(XD1)를 출력할 수 있다. 따라서, 제 1 논리 XOR 소자(202-1)는, 리셋 신호(R)가 논리 하이 레벨을 갖는 경우, 제 1 반전 입력 신호(ID1)와 관계없이 논리 로우 레벨을 갖는 제 1 연산 신호(XD1)를 출력할 수 있다. 한편, 제 1 논리 XOR 소자(202-1)는, 리셋 신호(R)가 논리 로우 레벨을 갖는 경우, 제 1 반전 입력 신호(ID1)가 반전된 제 1 입력 신호(D1)를 제 1 연산 신호(XD1)로서 출력할 수 있다. 제 1 마스터 래치 3상태 인버터(203-1)는 제 1 논리 XOR 소자(202-1)의 출력 단자와 제 1 입력 3상태 인버터(201-1)의 출력 단자 사이에 연결될 수 있다. 이 때, 제 1 마스터 래치 3상태 인버터(203-1)는 클럭 신호(CK)가 논리 하이 레벨을 갖고, 반전 클럭 신호(ICK)가 논리 로우 레벨을 가질 때, 제 1 논리 XOR 소자(202-1)로부터 수신된 제 1 연산 신호(XD1)를 반전하여 제 1 반전 입력 신호(ID1)에 상응하는 제 1 반전 연산 신호(IXD1)를 출력할 수 있다. 반면에, 제 1 마스터 래치 3상태 인버터(203-1)는 클럭 신호(CK)가 논리 로우 레벨을 갖고, 반전 클럭 신호(ICK)가 논리 하이 레벨을 가질 때, 제 1 입력 3상태 인버터(201-1)의 출력 단자를 제 1 논리 XOR 소자(202-1)의 출력 단자로부터 차단시킬 수 있다.
제 1 전송 게이트(204-1)는 제 1 논리 XOR 소자(202-1)의 출력 단자에 연결될 수 있다. 즉, 제 1 전송 게이트(204-1)는 제 1 논리 XOR 소자(202-1)와 제 1 슬레이브 인버터(205-1) 사이에 연결될 수 있다. 제 1 전송 게이트(204-1)는 클럭 신호(CK)가 논리 하이 레벨을 갖고, 반전 클럭 신호(ICK)가 논리 로우 레벨을 가질 때, 제 1 논리 XOR 소자(202-1)로부터 수신된 제 1 연산 신호(XD1)를 전송할 수 있다. 반면에, 제 1 전송 게이트(204-1)는 클럭 신호(CK)가 논리 로우 레벨을 갖고, 반전 클럭 신호(ICK)가 논리 하이 레벨을 가질 때, 제 1 슬레이브 인버터(205-1)를 제 1 논리 XOR 소자(202-1)로부터 차단시킬 수 있다. 제 1 슬레이브 인버터(205-1)는 제 1 전송 게이트(204-1)의 출력 단자에 연결될 수 있다. 즉, 제 1 슬레이브 인버터(205-1)는 제 1 전송 게이트(204-1)와 제 1 출력 인버터(206-1) 사이에 연결될 수 있다. 제 1 슬레이브 인버터(205-1)는 제 1 전송 게이트(204-1)로부터 수신된 제 1 연산 신호(XD1)를 반전하여 제 1 반전 연산 신호(IXD1)를 출력할 수 있다. 제 1 출력 인버터(206-1)는 제 1 슬레이브 인버터(205-1)의 출력 단자에 연결될 수 있다. 즉, 제 1 출력 인버터(206-1)는 제 1 슬레이브 인버터(205-1)와 제 1 출력 신호(Q1)가 출력되는 제 1 신호 출력 단자 사이에 연결될 수 있다. 제 1 출력 인버터(206-1)는 제 1 슬레이브 인버터(205-1)로부터 수신된 제 1 반전 연산 신호(IXD1)를 반전하여 제 1 연산 신호(XD1)를 제 1 신호 출력 단자를 통해 제 1 출력 신호(Q1)로서 출력할 수 있다. 제 1 슬레이브 래치-리셋 3상태 인버터(207-1)는 제 1 슬레이브 인버터(205-1)의 출력 단자와 제 1 전송 게이트(204-1)의 출력 단자 사이에 연결될 수 있다. 이 때, 제 1 슬레이브 래치-리셋 3상태 인버터(207-1)는 리셋 신호(R)가 논리 로우 레벨을 갖고, 클럭 신호(CK)가 논리 로우 레벨을 가지며, 반전 클럭 신호(ICK)가 논리 하이 레벨을 가질 때, 제 1 슬레이브 인버터(205-1)로부터 수신된 제 1 반전 연산 신호(IXD1)를 반전하여 제 1 연산 신호(XD1)를 출력할 수 있다. 반면에, 제 1 슬레이브 래치-리셋 3상태 인버터(207-1)는 리셋 신호(R)가 논리 로우 레벨을 갖고, 클럭 신호(CK)가 논리 하이 레벨을 가지며, 반전 클럭 신호(ICK)가 논리 로우 레벨을 가질 때, 제 1 전송 게이트(204-1)의 출력 단자를 제 1 슬레이브 인버터(205-1)의 출력 단자로부터 차단시킬 수 있다. 또한, 제 1 슬레이브 래치-리셋 3상태 인버터(207-1)는 리셋 신호(R)가 논리 하이 레벨을 가질 때, 제 1 연산 신호(XD1)를 논리 로우 레벨로 리셋시킬 수 있다. 그 결과, 리셋 신호(R)가 논리 하이 레벨을 갖는 경우, 제 1 플립플롭(200-1)은 논리 로우 레벨을 갖는 제 1 출력 신호(Q1)를 출력할 수 있다.
제 2 플립플롭(200-2)은 제 2 입력 3상태 인버터(201-2), 제 2 논리 XOR 소자(202-2), 제 2 마스터 래치 3상태 인버터(203-2), 제 2 전송 게이트(204-2), 제 2 슬레이브 인버터(205-2), 제 2 출력 인버터(206-2) 및 제 2 슬레이브 래치-리셋 3상태 인버터(207-2)를 포함할 수 있다. 제 2 입력 3상태 인버터(201-2)는 제 2 입력 신호(D2)가 인가되는 제 2 신호 입력 단자에 연결될 수 있다. 즉, 제 2 입력 3상태 인버터(201-2)는 제 2 신호 입력 단자와 제 2 논리 XOR 소자(202-2) 사이에 연결될 수 있다. 이 때, 제 2 입력 3상태 인버터(201-2)는 클럭 신호(CK)가 논리 로우 레벨을 갖고, 반전 클럭 신호(ICK)가 논리 하이 레벨을 가질 때, 제 2 입력 신호(D2)를 반전하여 제 2 반전 입력 신호(ID2)를 출력할 수 있다. 반면에, 제 2 입력 3상태 인버터(201-2)는 클럭 신호(CK)가 논리 하이 레벨을 갖고, 반전 클럭 신호(ICK)가 논리 로우 레벨을 가질 때, 제 2 논리 XOR 소자(202-2)를 제 2 신호 입력 단자로부터 차단시킬 수 있다. 제 2 논리 XOR 소자(202-2)는 리셋 신호(R)가 인가되는 리셋 단자 및 제 2 입력 3상태 인버터(201-2)의 출력 단자에 연결될 수 있다. 이 때, 제 2 논리 XOR 소자(202-2)는 제 2 입력 3상태 인버터(201-2)로부터 수신된 제 2 반전 입력 신호(ID2)와 리셋 단자로부터 전달된 리셋 신호(R)에 대해 XOR 연산을 수행하여 제 2 연산 신호(XD2)를 출력할 수 있다. 따라서, 제 2 논리 XOR 소자(202-2)는, 리셋 신호(R)가 논리 하이 레벨을 갖는 경우, 제 2 반전 입력 신호(ID2)와 관계없이 논리 로우 레벨을 갖는 제 2 연산 신호(XD2)를 출력할 수 있다. 한편, 제 2 논리 XOR 소자(202-2)는, 리셋 신호(R)가 논리 로우 레벨을 갖는 경우, 제 2 반전 입력 신호(ID2)가 반전된 제 2 입력 신호(D2)를 제 2 연산 신호(XD2)로서 출력할 수 있다. 제 2 마스터 래치 3상태 인버터(203-2)는 제 2 논리 XOR 소자(202-2)의 출력 단자와 제 2 입력 3상태 인버터(201-2)의 출력 단자 사이에 연결될 수 있다. 이 때, 제 2 마스터 래치 3상태 인버터(203-2)는 클럭 신호(CK)가 논리 하이 레벨을 갖고, 반전 클럭 신호(ICK)가 논리 로우 레벨을 가질 때, 제 2 논리 XOR 소자(202-2)로부터 수신된 제 2 연산 신호(XD2)를 반전하여 제 2 반전 입력 신호(ID2)에 상응하는 제 2 반전 연산 신호(IXD2)를 출력할 수 있다. 반면에, 제 2 마스터 래치 3상태 인버터(203-2)는 클럭 신호(CK)가 논리 로우 레벨을 갖고, 반전 클럭 신호(ICK)가 논리 하이 레벨을 가질 때, 제 2 입력 3상태 인버터(201-2)의 출력 단자를 제 2 논리 XOR 소자(202-2)의 출력 단자로부터 차단시킬 수 있다.
제 2 전송 게이트(204-2)는 제 2 논리 XOR 소자(202-2)의 출력 단자에 연결될 수 있다. 즉, 제 2 전송 게이트(204-2)는 제 2 논리 XOR 소자(202-2)와 제 2 슬레이브 인버터(205-2) 사이에 연결될 수 있다. 제 2 전송 게이트(204-2)는 클럭 신호(CK)가 논리 하이 레벨을 갖고, 반전 클럭 신호(ICK)가 논리 로우 레벨을 가질 때, 제 2 논리 XOR 소자(202-2)로부터 수신된 제 2 연산 신호(XD2)를 전송할 수 있다. 반면에, 제 2 전송 게이트(204-2)는 클럭 신호(CK)가 논리 로우 레벨을 갖고, 반전 클럭 신호(ICK)가 논리 하이 레벨을 가질 때, 제 2 슬레이브 인버터(205-2)를 제 2 논리 XOR 소자(202-2)로부터 차단시킬 수 있다. 제 2 슬레이브 인버터(205-2)는 제 2 전송 게이트(204-2)의 출력 단자에 연결될 수 있다. 즉, 제 2 슬레이브 인버터(205-2)는 제 2 전송 게이트(204-2)와 제 2 출력 인버터(206-2) 사이에 연결될 수 있다. 제 2 슬레이브 인버터(205-2)는 제 2 전송 게이트(204-2)로부터 수신된 제 2 연산 신호(XD2)를 반전하여 제 2 반전 연산 신호(IXD2)를 출력할 수 있다. 제 2 출력 인버터(206-2)는 제 2 슬레이브 인버터(205-2)의 출력 단자에 연결될 수 있다. 즉, 제 2 출력 인버터(206-2)는 제 2 슬레이브 인버터(205-2)와 제 2 출력 신호(Q2)가 출력되는 제 2 신호 출력 단자 사이에 연결될 수 있다. 제 2 출력 인버터(206-2)는 제 2 슬레이브 인버터(205-2)로부터 수신된 제 2 반전 연산 신호(IXD2)를 반전하여 제 2 연산 신호(XD2)를 제 2 신호 출력 단자를 통해 제 2 출력 신호(Q2)로서 출력할 수 있다. 제 2 슬레이브 래치-리셋 3상태 인버터(207-2)는 제 2 슬레이브 인버터(205-2)의 출력 단자와 제 2 전송 게이트(204-2)의 출력 단자 사이에 연결될 수 있다. 이 때, 제 2 슬레이브 래치-리셋 3상태 인버터(207-2)는 리셋 신호(R)가 논리 로우 레벨을 갖고, 클럭 신호(CK)가 논리 로우 레벨을 가지며, 반전 클럭 신호(ICK)가 논리 하이 레벨을 가질 때, 제 2 슬레이브 인버터(205-2)로부터 수신된 제 2 반전 연산 신호(IXD2)를 반전하여 제 2 연산 신호(XD2)를 출력할 수 있다. 반면에, 제 2 슬레이브 래치-리셋 3상태 인버터(207-2)는 리셋 신호(R)가 논리 로우 레벨을 갖고, 클럭 신호(CK)가 논리 하이 레벨을 가지며, 반전 클럭 신호(ICK)가 논리 로우 레벨을 가질 때, 제 2 전송 게이트(204-2)의 출력 단자를 제 2 슬레이브 인버터(205-2)의 출력 단자로부터 차단시킬 수 있다. 또한, 제 2 슬레이브 래치-리셋 3상태 인버터(207-2)는 리셋 신호(R)가 논리 하이 레벨을 가질 때, 제 2 연산 신호(XD2)를 논리 로우 레벨로 리셋시킬 수 있다. 그 결과, 리셋 신호(R)가 논리 하이 레벨을 갖는 경우, 제 2 플립플롭(200-2)은 논리 로우 레벨을 갖는 제 2 출력 신호(Q2)를 출력할 수 있다.
구체적으로, 클럭 신호(CK)가 논리 로우 레벨을 가질 때, 제 1 플립플롭(200-1)의 제 1 입력 3상태 인버터(201-1)와 제 2 플립플롭(200-2)의 제 2 입력 3상태 인버터(201-2)가 동작하는 반면, 제 1 플립플롭(200-1)의 제 1 전송 게이트(204-1)와 제 1 마스터 래치 3상태 인버터(203-1) 및 제 2 플립플롭(200-2)의 제 2 전송 게이트(204-2)와 제 2 마스터 래치 3상태 인버터(203-2)는 동작하지 않을 수 있다. 이러한 상황에서, 클럭 신호(CK)가 논리 로우 레벨에서 논리 하이 레벨로 변하면(즉, 클럭 신호(CK)의 상승 에지), 제 1 플립플롭(200-1)의 제 1 입력 3상태 인버터(201-1)와 제 2 플립플롭(200-2)의 제 2 입력 3상태 인버터(201-2)가 동작하지 않게 되고, 제 1 플립플롭(200-1)의 제 1 마스터 래치 3상태 인버터(203-1)와 제 2 플립플롭(200-2)의 제 2 마스터 래치 3상태 인버터(203-2)가 동작하게 되므로, 제 1 신호 입력 단자로 인가되던 제 1 입력 신호(D1)와 제 2 신호 입력 단자로 인가되던 제 2 입력 신호(D2)가 각각 래치될 수 있다. 동시에, 제 1 플립플롭(200-1)의 제 1 전송 게이트(204-1)와 제 2 플립플롭(200-2)의 제 2 전송 게이트(204-2)가 동작하게 되므로, 상기 래치된 제 1 입력 신호(D1)는 제 1 플립플롭(200-1)의 제 1 전송 게이트(204-1), 제 1 슬레이브 인버터(205-1) 및 제 1 출력 인버터(206-1)를 거쳐 제 1 출력 신호(Q1)로서 출력될 수 있고, 상기 래치된 제 2 입력 신호(D2)는 제 2 플립플롭(200-2)의 제 2 전송 게이트(204-2), 제 2 슬레이브 인버터(205-2) 및 제 2 출력 인버터(206-2)를 거쳐 제 2 출력 신호(Q2)로서 출력될 수 있다. 이후, 클럭 신호(CK)가 논리 하이 레벨에서 논리 로우 레벨로 변하면(즉, 클럭 신호(CK)의 하강 에지), 제 1 플립플롭(200-1)의 제 1 입력 3상태 인버터(201-1)와 제 2 플립플롭(200-2)의 제 2 입력 3상태 인버터(201-2)가 동작하게 되고, 제 1 플립플롭(200-1)의 제 1 전송 게이트(204-1)와 제 2 플립플롭(200-2)의 제 2 전송 게이트(204-2)가 동작하지 않게 되므로, 제 1 플립플롭(200-1) 내에서 제 1 슬레이브 인버터(205-1)는 제 1 논리 XOR 소자(202-1)로부터 차단될 수 있고, 제 2 플립플롭(200-2) 내에서 제 2 슬레이브 인버터(205-2)는 제 2 논리 XOR 소자(202-2)로부터 차단될 수 있다. 하지만, 제 1 플립플롭(200-1)의 제 1 슬레이브 래치-리셋 3상태 인버터(207-1)와 제 2 플립플롭(200-2)의 제 2 슬레이브 래치-리셋 3상태 인버터(207-2)가 동작하게 되므로, 클럭 신호(CK)가 논리 로우 레벨에서 논리 하이 레벨로 다시 변하기(즉, 클럭 신호(CK)의 상승 에지) 전까지, 제 1 플립플롭(200-1)은 상기 래치된 제 1 입력 신호(D1)를 제 1 신호 출력 단자를 통해 제 1 출력 신호(Q1)로서 계속 출력할 수 있고, 제 2 플립플롭(200-2)은 상기 래치된 제 2 입력 신호(D2)를 제 2 신호 출력 단자를 통해 제 2 출력 신호(Q2)로서 계속 출력할 수 있다. 하지만, 소정의 시점에서 논리 하이 레벨을 가진 리셋 신호(R)가 제 1 및 제 2 플립플롭들(200-1, 200-2)에 인가되는 경우, 제 1 플립플롭(200-1)은 논리 로우 레벨을 가진 제 1 출력 신호(Q1)를 출력할 수 있고, 제 2 플립플롭(200-2)도 논리 로우 레벨을 가진 제 2 출력 신호(Q2)를 출력할 수 있다.
도 8a는 도 7의 멀티-비트 플립플롭 블록에 포함된 슬레이브 래치-리셋 3상태 인버터를 나타내는 도면이고, 도 8b는 도 7의 멀티-비트 플립플롭 블록에 포함된 슬레이브 래치-리셋 3상태 인버터의 일 예를 나타내는 회로도이다.
도 8a 및 도 8b를 참조하면, 멀티-비트 플립플롭 블록(200)에 포함된 슬레이브 래치-리셋 3상태 인버터(211)는 제어 신호(C), 제어 신호(C)가 반전된 반전 제어 신호(IC) 및 리셋 신호(R)에 의해 제어될 수 있다. 이 때, 제어 신호(C)는 멀티-비트 플립플롭 블록(200)에 인가되는 클럭 신호(CK)가 반전되어 생성된 반전 클럭 신호(ICK)일 수 있고, 반전 제어 신호(IC)는 멀티-비트 플립플롭 블록(200)에 인가되는 클럭 신호(CK)일 수 있다.
도 8a에 도시된 바와 같이, 슬레이브 래치-리셋 3상태 인버터(211)는, 리셋 신호(R)가 논리 로우 레벨을 갖고, 제어 신호(C)가 논리 하이 레벨을 가지며, 반전 제어 신호(IC)가 논리 로우 레벨을 갖는 경우, 입력 신호(A)를 반전하여 출력 신호(Y)를 출력하는 동작을 수행한다. 반면에, 슬레이브 래치-리셋 3상태 인버터(211)는, 리셋 신호(R)가 논리 로우 레벨을 갖고, 제어 신호(C)가 논리 로우 레벨을 가지며, 반전 제어 신호(IC)가 논리 하이 레벨을 갖는 경우, 입력 신호(A)를 반전하여 출력 신호(Y)를 출력하는 동작을 수행하지 않는다. 또한, 슬레이브 래치-리셋 3상태 인버터(211)는, 리셋 신호(R)가 논리 하이 레벨을 갖는 경우, 출력 신호(Y)를 논리 로우 레벨로 리셋시킬 수 있다. 이를 위해, 도 8b에 도시된 바와 같이, 슬레이브 래치-리셋 3상태 인버터(211)는 제 1 피모스 트랜지스터(PTR1), 제 2 피모스 트랜지스터(PTR2), 제 1 엔모스 트랜지스터(NTR1), 제 2 엔모스 트랜지스터(NTR2), 리셋 피모스 트랜지스터(RPTR) 및 리셋 엔모스 트랜지스터(RNTR)를 포함할 수 있다. 리셋 피모스 트랜지스터(RPTR)는 논리 하이 레벨에 상응하는 제 1 전원 전압(VDD)과 제 1 피모스 트랜지스터(PTR1) 사이에 연결될 수 있다. 이 때, 리셋 피모스 트랜지스터(RPTR)의 게이트 단자는 리셋 신호(R)를 입력받을 수 있다. 리셋 엔모스 트랜지스터(RNTR)는 논리 로우 레벨에 상응하는 제 2 전원 전압(GND)과 출력 노드 사이에 연결될 수 있다. 예를 들어, 출력 노드는 제 2 피모스 트랜지스터(PTR2)의 일 단자와 제 2 엔모스 트랜지스터(NTR2)의 일 단자가 연결된 연결 노드에 해당하고, 상기 출력 노드를 통해 출력 신호(Y)가 출력될 수 있다. 이 때, 리셋 엔모스 트랜지스터(RNTR)의 게이트 단자는 리셋 신호(R)를 입력받을 수 있다. 제 1 피모스 트랜지스터(PTR1)는 리셋 피모스 트랜지스터(RPTR)와 제 2 피모스 트랜지스터(PTR2) 사이에 연결될 수 있다. 이 때, 제 1 피모스 트랜지스터(PTR1)의 게이트 단자는 입력 신호(A)를 입력받을 수 있다. 제 2 피모스 트랜지스터(PTR2)는 제 1 피모스 트랜지스터(PTR1)와 제 2 엔모스 트랜지스터(NTR2) 사이에 연결될 수 있다. 이 때, 제 2 피모스 트랜지스터(PTR2)의 게이트 단자는 반전 제어 신호(IC)를 입력받을 수 있다. 제 1 엔모스 트랜지스터(NTR1)는 논리 로우 레벨에 상응하는 제 2 전원 전압(GND)과 제 2 엔모스 트랜지스터(NTR2) 사이에 연결될 수 있다. 이 때, 제 1 엔모스 트랜지스터(NTR1)의 게이트 단자는 입력 신호(A)를 입력받을 수 있다. 제 2 엔모스 트랜지스터(NTR2)는 제 1 엔모스 트랜지스터(NTR1)와 제 2 피모스 트랜지스터(PTR2) 사이에 연결될 수 있다. 이 때, 제 2 엔모스 트랜지스터(NTR2)의 게이트 단자는 제어 신호(C)를 입력받을 수 있다. 그러므로, 제어 신호(C)가 논리 하이 레벨을 갖고, 반전 제어 신호(IC)가 논리 로우 레벨을 갖는 경우, 제 2 피모스 트랜지스터(PTR2)와 제 2 엔모스 트랜지스터(NTR2)가 턴온될 수 있다. 이 때, 리셋 신호(R)가 논리 로우 레벨을 갖고, 입력 신호(A)가 논리 하이 레벨을 가지면, 리셋 피모스 트랜지스터(RPTR) 및 제 1 엔모스 트랜지스터(NTR1)가 턴온되어 논리 로우 레벨을 갖는 출력 신호(Y)가 출력될 수 있다. 반면에, 리셋 신호(R)가 논리 로우 레벨을 갖고, 입력 신호(A)가 논리 로우 레벨을 가지면, 리셋 피모스 트랜지스터(RPTR) 및 제 1 피모스 트랜지스터(PTR1)가 턴온되어 논리 하이 레벨을 갖는 출력 신호(Y)가 출력될 수 있다. 한편, 리셋 신호(R)가 논리 하이 레벨을 가지면, 리셋 엔모스 트랜지스터(RNTR)가 턴온되어 출력 신호(Y)가 논리 로우 레벨로 리셋될 수 있다. 다만, 도 8a 및 도 8b에 도시된 슬레이브 래치-리셋 3상태 인버터(211)는 예시적인 것으로서, 멀티-비트 플립플롭(200)에 포함된 슬레이브 래치-리셋 3상태 인버터(211)는 그에 한정되지 않는다.
도 9는 도 2의 멀티-비트 플립플롭 블록의 또 다른 예를 나타내는 도면이다.
도 9를 참조하면, 멀티-비트 플립플롭 블록(300)은 단일 인버터(360), 제 1 플립플롭(300-1) 및 제 2 플립플롭(300-2)을 포함할 수 있다. 이 때, 제 1 플립플롭(300-1)은 클럭 신호(CK)의 상승 에지 즉, 반전 클럭 신호(ICK)의 하강 에지에서 래치되는 제 1 입력 신호(D1)를 제 1 출력 신호(Q1)로서 출력할 수 있고, 제 2 플립플롭(300-2)은 클럭 신호(CK)의 상승 에지 즉, 반전 클럭 신호(ICK)의 하강 에지에서 래치되는 제 2 입력 신호(D2)를 제 2 출력 신호(Q2)로서 출력할 수 있다. 한편, 도 9에 도시된 멀티-비트 플립플롭 블록(300)의 구체적인 구성은 예시적인 것으로서, 멀티-비트 플립플롭 블록(300)의 구성이 그에 한정되지는 않는다.
제 1 플립플롭(300-1)은 제 1 입력 3상태 인버터(301-1), 제 1 논리 NAND 소자(302-1), 제 1 마스터 래치 3상태 인버터(303-1), 제 1 전송 게이트(304-1), 제 1 슬레이브 인버터(305-1), 제 1 출력 인버터(306-1) 및 제 1 슬레이브 래치-셋 3상태 인버터(307-1)를 포함할 수 있다. 제 1 입력 3상태 인버터(301-1)는 제 1 입력 신호(D1)가 인가되는 제 1 신호 입력 단자에 연결될 수 있다. 즉, 제 1 입력 3상태 인버터(301-1)는 제 1 신호 입력 단자와 제 1 논리 NAND 소자(302-1) 사이에 연결될 수 있다. 이 때, 제 1 입력 3상태 인버터(301-1)는 클럭 신호(CK)가 논리 로우 레벨을 갖고, 반전 클럭 신호(ICK)가 논리 하이 레벨을 가질 때, 제 1 입력 신호(D1)를 반전하여 제 1 반전 입력 신호(ID1)를 출력할 수 있다. 반면에, 제 1 입력 3상태 인버터(301-1)는 클럭 신호(CK)가 논리 하이 레벨을 갖고, 반전 클럭 신호(ICK)가 논리 로우 레벨을 가질 때, 제 1 논리 NAND 소자(302-1)를 제 1 신호 입력 단자로부터 차단시킬 수 있다. 제 1 논리 NAND 소자(302-1)는 반전 셋 신호(nS)가 인가되는 셋 단자 및 제 1 입력 3상태 인버터(301-1)의 출력 단자에 연결될 수 있다. 한편, 반전 셋 신호(nS)는 셋 신호가 반전되어 생성될 수 있다. 도 9에서는 셋 단자를 통해 반전 셋 신호(nS)가 인가되는 것으로 도시되어 있지만, 실시예에 따라, 셋 단자를 통해 셋 신호가 인가되고, 소정의 인버터에 의해 셋 신호가 반전됨으로써 반전 셋 신호(nS)가 생성될 수도 있다. 이 때, 제 1 논리 NAND 소자(302-1)는 제 1 입력 3상태 인버터(301-1)로부터 수신된 제 1 반전 입력 신호(ID1)와 셋 단자로부터 전달된 반전 셋 신호(nS)에 대해 낸드(NAND) 연산을 수행하여 제 1 연산 신호(ND1)를 출력할 수 있다. 따라서, 제 1 논리 NAND 소자(302-1)는, 반전 셋 신호(nS)가 논리 로우 레벨을 갖는 경우(즉, 셋 신호가 논리 하이 레벨을 갖는 경우), 제 1 반전 입력 신호(ID1)와 관계없이 논리 하이 레벨을 갖는 제 1 연산 신호(ND1)를 출력할 수 있다. 한편, 제 1 논리 NAND 소자(302-1)는, 반전 셋 신호(nS)가 논리 하이 레벨을 갖는 경우(즉, 셋 신호가 논리 로우 레벨을 갖는 경우), 제 1 반전 입력 신호(ID1)가 반전된 제 1 입력 신호(D1)를 제 1 연산 신호(ND1)로서 출력할 수 있다. 제 1 마스터 래치 3상태 인버터(303-1)는 제 1 논리 NAND 소자(302-1)의 출력 단자와 제 1 입력 3상태 인버터(301-1)의 출력 단자 사이에 연결될 수 있다. 이 때, 제 1 마스터 래치 3상태 인버터(303-1)는 클럭 신호(CK)가 논리 하이 레벨을 갖고, 반전 클럭 신호(ICK)가 논리 로우 레벨을 가질 때, 제 1 논리 NAND 소자(302-1)로부터 수신된 제 1 연산 신호(ND1)를 반전하여 제 1 반전 입력 신호(ID1)에 상응하는 제 1 반전 연산 신호(IND1)를 출력할 수 있다. 반면에, 제 1 마스터 래치 3상태 인버터(303-1)는 클럭 신호(CK)가 논리 로우 레벨을 갖고, 반전 클럭 신호(ICK)가 논리 하이 레벨을 가질 때, 제 1 입력 3상태 인버터(301-1)의 출력 단자를 제 1 논리 NAND 소자(302-1)의 출력 단자로부터 차단시킬 수 있다.
제 1 전송 게이트(304-1)는 제 1 논리 NAND 소자(302-1)의 출력 단자에 연결될 수 있다. 즉, 제 1 전송 게이트(304-1)는 제 1 논리 NAND 소자(302-1)와 제 1 슬레이브 인버터(305-1) 사이에 연결될 수 있다. 제 1 전송 게이트(304-1)는 클럭 신호(CK)가 논리 하이 레벨을 갖고, 반전 클럭 신호(ICK)가 논리 로우 레벨을 가질 때, 제 1 논리 NAND 소자(302-1)로부터 수신된 제 1 연산 신호(ND1)를 전송할 수 있다. 반면에, 제 1 전송 게이트(304-1)는 클럭 신호(CK)가 논리 로우 레벨을 갖고, 반전 클럭 신호(ICK)가 논리 하이 레벨을 가질 때, 제 1 슬레이브 인버터(305-1)를 제 1 논리 NAND 소자(302-1)로부터 차단시킬 수 있다. 제 1 슬레이브 인버터(305-1)는 제 1 전송 게이트(304-1)의 출력 단자에 연결될 수 있다. 즉, 제 1 슬레이브 인버터(305-1)는 제 1 전송 게이트(304-1)와 제 1 출력 인버터(306-1) 사이에 연결될 수 있다. 제 1 슬레이브 인버터(305-1)는 제 1 전송 게이트(304-1)로부터 수신된 제 1 연산 신호(ND1)를 반전하여 제 1 반전 연산 신호(IND1)를 출력할 수 있다. 제 1 출력 인버터(306-1)는 제 1 슬레이브 인버터(305-1)의 출력 단자에 연결될 수 있다. 즉, 제 1 출력 인버터(306-1)는 제 1 슬레이브 인버터(305-1)와 제 1 출력 신호(Q1)가 출력되는 제 1 신호 출력 단자 사이에 연결될 수 있다. 제 1 출력 인버터(306-1)는 제 1 슬레이브 인버터(305-1)로부터 수신된 제 1 반전 연산 신호(IND1)를 반전하여 제 1 연산 신호(ND1)를 제 1 신호 출력 단자를 통해 제 1 출력 신호(Q1)로서 출력할 수 있다. 제 1 슬레이브 래치-셋 3상태 인버터(307-1)는 제 1 슬레이브 인버터(305-1)의 출력 단자와 제 1 전송 게이트(304-1)의 출력 단자 사이에 연결될 수 있다. 이 때, 제 1 슬레이브 래치-셋 3상태 인버터(307-1)는 반전 셋 신호(nS)가 논리 하이 레벨을 갖고, 클럭 신호(CK)가 논리 로우 레벨을 가지며, 반전 클럭 신호(ICK)가 논리 하이 레벨을 가질 때, 제 1 슬레이브 인버터(305-1)로부터 수신된 제 1 반전 연산 신호(IND1)를 반전하여 제 1 연산 신호(ND1)를 출력할 수 있다. 반면에, 제 1 슬레이브 래치-셋 3상태 인버터(307-1)는 반전 셋 신호(nS)가 논리 하이 레벨을 갖고, 클럭 신호(CK)가 논리 하이 레벨을 가지며, 반전 클럭 신호(ICK)가 논리 로우 레벨을 가질 때, 제 1 전송 게이트(304-1)의 출력 단자를 제 1 슬레이브 인버터(305-1)의 출력 단자로부터 차단시킬 수 있다. 또한, 제 1 슬레이브 래치-셋 3상태 인버터(307-1)는 반전 셋 신호(nS)가 논리 로우 레벨을 가질 때, 제 1 연산 신호(ND1)를 논리 하이 레벨로 셋시킬 수 있다. 그 결과, 반전 셋 신호(nS)가 논리 로우 레벨을 갖는 경우(즉, 셋 신호가 논리 하이 레벨을 갖는 경우), 제 1 플립플롭(300-1)은 논리 하이 레벨을 갖는 제 1 출력 신호(Q1)를 출력할 수 있다.
제 2 플립플롭(300-2)은 제 2 입력 3상태 인버터(301-2), 제 2 논리 NAND 소자(302-2), 제 2 마스터 래치 3상태 인버터(303-2), 제 2 전송 게이트(304-2), 제 2 슬레이브 인버터(305-2), 제 2 출력 인버터(306-2) 및 제 2 슬레이브 래치-셋 3상태 인버터(307-2)를 포함할 수 있다. 제 2 입력 3상태 인버터(301-2)는 제 2 입력 신호(D2)가 인가되는 제 2 신호 입력 단자에 연결될 수 있다. 즉, 제 2 입력 3상태 인버터(301-2)는 제 2 신호 입력 단자와 제 2 논리 NAND 소자(302-2) 사이에 연결될 수 있다. 이 때, 제 2 입력 3상태 인버터(301-2)는 클럭 신호(CK)가 논리 로우 레벨을 갖고, 반전 클럭 신호(ICK)가 논리 하이 레벨을 가질 때, 제 2 입력 신호(D2)를 반전하여 제 2 반전 입력 신호(ID2)를 출력할 수 있다. 반면에, 제 2 입력 3상태 인버터(301-2)는 클럭 신호(CK)가 논리 하이 레벨을 갖고, 반전 클럭 신호(ICK)가 논리 로우 레벨을 가질 때, 제 2 논리 NAND 소자(302-2)를 제 2 신호 입력 단자로부터 차단시킬 수 있다. 제 2 논리 NAND 소자(302-2)는 반전 셋 신호(nS)가 인가되는 셋 단자 및 제 2 입력 3상태 인버터(301-2)의 출력 단자에 연결될 수 있다. 이 때, 제 2 논리 NAND 소자(302-2)는 제 2 입력 3상태 인버터(301-2)로부터 수신된 제 2 반전 입력 신호(ID2)와 셋 단자로부터 전달된 반전 셋 신호(nS)에 대해 NAND 연산을 수행하여 제 2 연산 신호(ND2)를 출력할 수 있다. 따라서, 제 2 논리 NAND 소자(302-2)는, 반전 셋 신호(nS)가 논리 로우 레벨을 갖는 경우(즉, 셋 신호가 논리 하이 레벨을 갖는 경우), 제 2 반전 입력 신호(ID2)와 관계없이 논리 하이 레벨을 갖는 제 2 연산 신호(ND2)를 출력할 수 있다. 한편, 제 2 논리 NAND 소자(302-2)는, 반전 셋 신호(nS)가 논리 하이 레벨을 갖는 경우(즉, 셋 신호가 논리 로우 레벨을 갖는 경우), 제 2 반전 입력 신호(ID2)가 반전된 제 2 입력 신호(D2)를 제 2 연산 신호(ND2)로서 출력할 수 있다. 제 2 마스터 래치 3상태 인버터(303-2)는 제 2 논리 NAND 소자(302-2)의 출력 단자와 제 2 입력 3상태 인버터(301-2)의 출력 단자 사이에 연결될 수 있다. 이 때, 제 2 마스터 래치 3상태 인버터(303-2)는 클럭 신호(CK)가 논리 하이 레벨을 갖고, 반전 클럭 신호(ICK)가 논리 로우 레벨을 가질 때, 제 2 논리 NAND 소자(302-2)로부터 수신된 제 2 연산 신호(ND2)를 반전하여 제 2 반전 입력 신호(ID2)에 상응하는 제 2 반전 연산 신호(IND2)를 출력할 수 있다. 반면에, 제 2 마스터 래치 3상태 인버터(303-2)는 클럭 신호(CK)가 논리 로우 레벨을 갖고, 반전 클럭 신호(ICK)가 논리 하이 레벨을 가질 때, 제 2 입력 3상태 인버터(301-2)의 출력 단자를 제 2 논리 NAND 소자(302-2)의 출력 단자로부터 차단시킬 수 있다.
제 2 전송 게이트(304-2)는 제 2 논리 NAND 소자(302-2)의 출력 단자에 연결될 수 있다. 즉, 제 2 전송 게이트(304-2)는 제 2 논리 NAND 소자(302-2)와 제 2 슬레이브 인버터(305-2) 사이에 연결될 수 있다. 제 2 전송 게이트(304-2)는 클럭 신호(CK)가 논리 하이 레벨을 갖고, 반전 클럭 신호(ICK)가 논리 로우 레벨을 가질 때, 제 2 논리 NAND 소자(302-2)로부터 수신된 제 2 연산 신호(ND2)를 전송할 수 있다. 반면에, 제 2 전송 게이트(304-2)는 클럭 신호(CK)가 논리 로우 레벨을 갖고, 반전 클럭 신호(ICK)가 논리 하이 레벨을 가질 때, 제 2 슬레이브 인버터(305-2)를 제 2 논리 NAND 소자(302-2)로부터 차단시킬 수 있다. 제 2 슬레이브 인버터(305-2)는 제 2 전송 게이트(304-2)의 출력 단자에 연결될 수 있다. 즉, 제 2 슬레이브 인버터(305-2)는 제 2 전송 게이트(304-2)와 제 2 출력 인버터(306-2) 사이에 연결될 수 있다. 제 2 슬레이브 인버터(305-2)는 제 2 전송 게이트(304-2)로부터 수신된 제 2 연산 신호(ND2)를 반전하여 제 2 반전 연산 신호(IND2)를 출력할 수 있다. 제 2 출력 인버터(306-2)는 제 2 슬레이브 인버터(305-2)의 출력 단자에 연결될 수 있다. 즉, 제 2 출력 인버터(306-2)는 제 2 슬레이브 인버터(305-2)와 제 2 출력 신호(Q2)가 출력되는 제 2 신호 출력 단자 사이에 연결될 수 있다. 제 2 출력 인버터(306-2)는 제 2 슬레이브 인버터(305-2)로부터 수신된 제 2 반전 연산 신호(IND2)를 반전하여 제 2 연산 신호(ND2)를 제 2 신호 출력 단자를 통해 제 2 출력 신호(Q2)로서 출력할 수 있다. 제 2 슬레이브 래치-셋 3상태 인버터(307-2)는 제 2 슬레이브 인버터(305-2)의 출력 단자와 제 2 전송 게이트(304-2)의 출력 단자 사이에 연결될 수 있다. 이 때, 제 2 슬레이브 래치-셋 3상태 인버터(307-2)는 반전 셋 신호(nS)가 논리 하이 레벨을 갖고, 클럭 신호(CK)가 논리 로우 레벨을 가지며, 반전 클럭 신호(ICK)가 논리 하이 레벨을 가질 때, 제 2 슬레이브 인버터(305-2)로부터 수신된 제 2 반전 연산 신호(IND2)를 반전하여 제 2 연산 신호(ND2)를 출력할 수 있다. 반면에, 제 2 슬레이브 래치-셋 3상태 인버터(307-2)는 반전 셋 신호(nS)가 논리 하이 레벨을 갖고, 클럭 신호(CK)가 논리 하이 레벨을 가지며, 반전 클럭 신호(ICK)가 논리 로우 레벨을 가질 때, 제 2 전송 게이트(304-2)의 출력 단자를 제 2 슬레이브 인버터(305-2)의 출력 단자로부터 차단시킬 수 있다. 또한, 제 2 슬레이브 래치-셋 3상태 인버터(307-2)는 반전 셋 신호(nS)가 논리 로우 레벨을 가질 때, 제 2 연산 신호(ND2)를 논리 하이 레벨로 셋시킬 수 있다. 그 결과, 반전 셋 신호(nS)가 논리 로우 레벨을 갖는 경우(즉, 셋 신호가 논리 하이 레벨을 갖는 경우), 제 2 플립플롭(300-2)은 논리 하이 레벨을 갖는 제 2 출력 신호(Q2)를 출력할 수 있다.
구체적으로, 클럭 신호(CK)가 논리 로우 레벨을 가질 때, 제 1 플립플롭(300-1)의 제 1 입력 3상태 인버터(301-1)와 제 2 플립플롭(300-2)의 제 2 입력 3상태 인버터(301-2)가 동작하는 반면, 제 1 플립플롭(300-1)의 제 1 전송 게이트(304-1)와 제 1 마스터 래치 3상태 인버터(303-1) 및 제 2 플립플롭(300-2)의 제 2 전송 게이트(304-2)와 제 2 마스터 래치 3상태 인버터(303-2)는 동작하지 않을 수 있다. 이러한 상황에서, 클럭 신호(CK)가 논리 로우 레벨에서 논리 하이 레벨로 변하면(즉, 클럭 신호(CK)의 상승 에지), 제 1 플립플롭(300-1)의 제 1 입력 3상태 인버터(301-1)와 제 2 플립플롭(300-2)의 제 2 입력 3상태 인버터(301-2)가 동작하지 않게 되고, 제 1 플립플롭(300-1)의 제 1 마스터 래치 3상태 인버터(303-1)와 제 2 플립플롭(300-2)의 제 2 마스터 래치 3상태 인버터(303-2)가 동작하게 되므로, 제 1 신호 입력 단자로 인가되던 제 1 입력 신호(D1)와 제 2 신호 입력 단자로 인가되던 제 2 입력 신호(D2)가 각각 래치될 수 있다. 동시에, 제 1 플립플롭(300-1)의 제 1 전송 게이트(304-1)와 제 2 플립플롭(300-2)의 제 2 전송 게이트(304-2)가 동작하게 되므로, 상기 래치된 제 1 입력 신호(D1)는 제 1 플립플롭(300-1)의 제 1 전송 게이트(304-1), 제 1 슬레이브 인버터(305-1) 및 제 1 출력 인버터(306-1)를 거쳐 제 1 출력 신호(Q1)로서 출력될 수 있고, 상기 래치된 제 2 입력 신호(D2)는 제 2 플립플롭(300-2)의 제 2 전송 게이트(304-2), 제 2 슬레이브 인버터(305-2) 및 제 2 출력 인버터(306-2)를 거쳐 제 2 출력 신호(Q2)로서 출력될 수 있다. 이후, 클럭 신호(CK)가 논리 하이 레벨에서 논리 로우 레벨로 변하면(즉, 클럭 신호(CK)의 하강 에지), 제 1 플립플롭(300-1)의 제 1 입력 3상태 인버터(301-1)와 제 2 플립플롭(300-2)의 제 2 입력 3상태 인버터(301-2)가 동작하게 되고, 제 1 플립플롭(300-1)의 제 1 전송 게이트(304-1)와 제 2 플립플롭(300-2)의 제 2 전송 게이트(304-2)가 동작하지 않게 되므로, 제 1 플립플롭(300-1) 내에서 제 1 슬레이브 인버터(305-1)는 제 1 논리 NAND 소자(302-1)로부터 차단될 수 있고, 제 2 플립플롭(300-2) 내에서 제 2 슬레이브 인버터(305-2)는 제 2 논리 NAND 소자(302-2)로부터 차단될 수 있다. 하지만, 제 1 플립플롭(300-1)의 제 1 슬레이브 래치-셋 3상태 인버터(307-1)와 제 2 플립플롭(300-2)의 제 2 슬레이브 래치-셋 3상태 인버터(307-2)가 동작하게 되므로, 클럭 신호(CK)가 논리 로우 레벨에서 논리 하이 레벨로 다시 변하기(즉, 클럭 신호(CK)의 상승 에지) 전까지, 제 1 플립플롭(300-1)은 상기 래치된 제 1 입력 신호(D1)를 제 1 신호 출력 단자를 통해 제 1 출력 신호(Q1)로서 계속 출력할 수 있고, 제 2 플립플롭(300-2)은 상기 래치된 제 2 입력 신호(D2)를 제 2 신호 출력 단자를 통해 제 2 출력 신호(Q2)로서 계속 출력할 수 있다. 하지만, 소정의 시점에서 논리 로우 레벨을 가진 반전 셋 신호(nS)가 제 1 및 제 2 플립플롭들(300-1, 300-2)에 인가되는 경우, 제 1 플립플롭(300-1)은 논리 하이 레벨을 가진 제 1 출력 신호(Q1)를 출력할 수 있고, 제 2 플립플롭(300-2)도 논리 하이 레벨을 가진 제 2 출력 신호(Q2)를 출력할 수 있다.
도 10a는 도 9의 멀티-비트 플립플롭 블록에 포함된 슬레이브 래치-셋 3상태 인버터를 나타내는 도면이고, 도 10b는 도 9의 멀티-비트 플립플롭 블록에 포함된 슬레이브 래치-셋 3상태 인버터의 일 예를 나타내는 회로도이다.
도 10a 및 도 10b를 참조하면, 멀티-비트 플립플롭 블록(300)에 포함된 슬레이브 래치-셋 3상태 인버터(311)는 제어 신호(C), 제어 신호(C)가 반전된 반전 제어 신호(IC) 및 반전 셋 신호(nS)에 의해 제어될 수 있다. 이 때, 제어 신호(C)는 멀티-비트 플립플롭 블록(300)에 인가되는 클럭 신호(CK)가 반전되어 생성된 반전 클럭 신호(ICK)일 수 있고, 반전 제어 신호(IC)는 멀티-비트 플립플롭 블록(300)에 인가되는 클럭 신호(CK)일 수 있다.
도 10a에 도시된 바와 같이, 슬레이브 래치-셋 3상태 인버터(311)는, 반전 셋 신호(nS)가 논리 하이 레벨을 갖고, 제어 신호(C)가 논리 하이 레벨을 가지며, 반전 제어 신호(IC)가 논리 로우 레벨을 갖는 경우, 입력 신호(A)를 반전하여 출력 신호(Y)를 출력하는 동작을 수행한다. 반면에, 슬레이브 래치-셋 3상태 인버터(311)는, 반전 셋 신호(nS)가 논리 하이 레벨을 갖고, 제어 신호(C)가 논리 로우 레벨을 가지며, 반전 제어 신호(IC)가 논리 하이 레벨을 갖는 경우, 입력 신호(A)를 반전하여 출력 신호(Y)를 출력하는 동작을 수행하지 않는다. 또한, 슬레이브 래치-셋 3상태 인버터(311)는, 반전 셋 신호(nS)가 논리 로우 레벨을 갖는 경우, 출력 신호(Y)를 논리 하이 레벨로 셋시킬 수 있다. 이를 위해, 도 10b에 도시된 바와 같이, 슬레이브 래치-셋 3상태 인버터(311)는 제 1 피모스 트랜지스터(PTR1), 제 2 피모스 트랜지스터(PTR2), 제 1 엔모스 트랜지스터(NTR1), 제 2 엔모스 트랜지스터(NTR2), 셋 피모스 트랜지스터(SPTR) 및 셋 엔모스 트랜지스터(SNTR)를 포함할 수 있다. 셋 피모스 트랜지스터(SPTR)는 논리 하이 레벨에 상응하는 제 1 전원 전압(VDD)과 출력 노드 사이에 연결될 수 있다. 예를 들어, 출력 노드는 제 2 피모스 트랜지스터(PTR2)의 일 단자와 제 2 엔모스 트랜지스터(NTR2)의 일 단자가 연결된 연결 노드에 해당하고, 상기 출력 노드를 통해 출력 신호(Y)가 출력될 수 있다. 이 때, 셋 피모스 트랜지스터(SPTR)의 게이트 단자는 반전 셋 신호(nS)를 입력받을 수 있다. 셋 엔모스 트랜지스터(SNTR)는 논리 로우 레벨에 상응하는 제 2 전원 전압(GND)과 제 1 엔모스 트랜지스터(NTR1) 사이에 연결될 수 있다. 이 때, 셋 엔모스 트랜지스터(SNTR)의 게이트 단자는 반전 셋 신호(nS)를 입력받을 수 있다. 제 1 피모스 트랜지스터(PTR1)는 논리 하이 레벨에 상응하는 제 1 전원 전압(VDD)과 제 2 피모스 트랜지스터(PTR2) 사이에 연결될 수 있다. 이 때, 제 1 피모스 트랜지스터(PTR1)의 게이트 단자는 입력 신호(A)를 입력받을 수 있다. 제 2 피모스 트랜지스터(PTR2)는 제 1 피모스 트랜지스터(PTR1)와 제 2 엔모스 트랜지스터(NTR2) 사이에 연결될 수 있다. 이 때, 제 2 피모스 트랜지스터(PTR2)의 게이트 단자는 반전 제어 신호(IC)를 입력받을 수 있다. 제 1 엔모스 트랜지스터(NTR1)는 셋 엔모스 트랜지스터(SNTR)와 제 2 엔모스 트랜지스터(NTR2) 사이에 연결될 수 있다. 이 때, 제 1 엔모스 트랜지스터(NTR1)의 게이트 단자는 입력 신호(A)를 입력받을 수 있다. 제 2 엔모스 트랜지스터(NTR2)는 제 1 엔모스 트랜지스터(NTR1)와 제 2 피모스 트랜지스터(PTR2) 사이에 연결될 수 있다. 이 때, 제 2 엔모스 트랜지스터(NTR2)의 게이트 단자는 제어 신호(C)를 입력받을 수 있다. 그러므로, 제어 신호(C)가 논리 하이 레벨을 갖고, 반전 제어 신호(IC)가 논리 로우 레벨을 갖는 경우, 제 2 피모스 트랜지스터(PTR2)와 제 2 엔모스 트랜지스터(NTR2)가 턴온될 수 있다. 이 때, 반전 셋 신호(nS)가 논리 하이 레벨을 갖고, 입력 신호(A)가 논리 하이 레벨을 가지면, 셋 엔모스 트랜지스터(SNTR) 및 제 1 엔모스 트랜지스터(NTR1)가 턴온되어 논리 로우 레벨을 갖는 출력 신호(Y)가 출력될 수 있다. 반면에, 반전 셋 신호(nS)가 논리 하이 레벨을 갖고, 입력 신호(A)가 논리 로우 레벨을 가지면, 셋 엔모스 트랜지스터(SNTR) 및 제 1 피모스 트랜지스터(PTR1)가 턴온되어 논리 하이 레벨을 갖는 출력 신호(Y)가 출력될 수 있다. 한편, 반전 셋 신호(nS)가 논리 로우 레벨을 가지면, 셋 피모스 트랜지스터(SPTR)가 턴온되어 출력 신호(Y)가 논리 하이 레벨로 셋될 수 있다. 다만, 도 10a 및 도 10b에 도시된 슬레이브 래치-셋 3상태 인버터(311)는 예시적인 것으로서, 멀티-비트 플립플롭 블록(300)에 포함된 슬레이브 래치-셋 3상태 인버터(311)는 그에 한정되지 않는다.
도 11은 본 발명의 실시예들에 따른 스캔 체인 회로를 구비한 집적 회로를 나타내는 블록도이고, 도 12는 도 11의 집적 회로의 스캔 체인 회로에 포함된 플립플롭의 동작을 설명하기 위한 블록도이며, 도 13은 도 11의 집적 회로의 스캔 체인 회로에 포함된 플립플롭의 동작을 설명하기 위한 타이밍도이다.
도 11 내지 도 13을 참조하면, 집적 회로(400)는 조합 로직 회로(410) 및 스캔 체인 회로(430)를 포함할 수 있다. 이 때, 조합 로직 회로(410)는 플립플롭(435)들을 포함할 수 있고, 플립플롭(435)들은 조합 로직 회로(410)에 연결되어 스캔 경로(scan path)를 형성할 수 있다. 한편, 도 11에서는 집적 회로(400) 내에서 조합 로직 회로(410)들이 모두 스캔 체인 회로(430)에 연결되는 것으로 도시되어 있지만, 집적 회로(400) 내에서 스캔 테스트가 요구되지 않는 몇몇 조합 로직 회로(410)들은 스캔 체인 회로(430)에 연결되지 않을 수 있다. 실시예에 따라, 집적 회로(400)는 시스템 온-칩(system on-chip; SOC)으로 구현될 수 있다.
조합 로직 회로(410)는 로직 콘(logic cone)들, 멀티플렉서들 등을 포함할 수 있다. 이 때, 스캔 테스트를 위해 조합 로직 회로(410)는 스캔 체인 회로(430)에 연결될 수 있다. 일반적으로, 집적 회로(400)에 대한 스캔 테스트는 스캔 체인 회로(430)에 테스트 패턴(SI)이 순차적으로 로드되는 쉬프트-인 동작이 수행(즉, SHIFT-IN으로 표시)되고, 로드된 테스트 패턴(SI)에 기초한 조합 로직 회로(410)의 결과 값(SO)(observation value)이 스캔 체인 회로(430)에 저장되는 캡쳐 동작이 수행(CAPTURE로 표시)되며, 스캔 체인 회로(430)에 저장된 결과 값(SO)이 순차적으로 출력되는 쉬프트-아웃 동작이 수행(즉, SHIFT-OUT으로 표시)되는 방식으로 이루어질 수 있다. 이를 위해, 스캔 체인 회로(430)는 클럭 신호를 공유하는 멀티-비트 플립플롭 블록들을 포함할 수 있고, 상기 멀티-비트 플립플롭 블록들 각각은 플립플롭(435)들 및 상기 플립플롭(435)들을 동작시키기 위한 클럭 신호(CK)와 클럭 신호(CK)가 반전된 반전 클럭 신호를 제공하는 단일 인버터(미도시)를 포함할 수 있다. 이 때, 스캔 체인 회로(430) 내에서 플립플롭(435)들은 클럭 신호(CK)의 상승 에지 즉, 반전 클럭 신호의 하강 에지에서 트리거될 수 있다. 일 실시예에서, 스캔 체인 회로(430)에 포함된 플립플롭(435)들은 멀티플렉서부(436), 마스터 래치부(437) 및 슬레이브 래치부(438)를 각각 포함할 수 있다. 이 경우, 스캔 체인 회로(430)에 포함된 플립플롭(435)들은 서로 동일한 구조를 가질 수 있다. 예를 들어, 도 12 및 도 13에 도시된 바와 같이, 플립플롭(435)은, 스캔 인에이블 신호(SE)가 논리 하이 레벨을 갖는 경우, 스캔 테스트 신호(SI)를 마스터 래치부(437) 및 슬레이브 래치부(438)를 거쳐 출력 신호(Q)로서 출력할 수 있고, 스캔 인에이블 신호(SE)가 논리 로우 레벨을 갖는 경우, 입력 신호(D)(즉, 입력 데이터)를 마스터 래치부(437) 및 슬레이브 래치부(438)를 거쳐 출력 신호(Q)로서 출력할 수 있다. 따라서, 플립플롭(435)들 각각은 인가된 스캔 인에이블 신호(SE)에 의해 정상 동작 (normal operation) 모드 또는 스캔 테스트(scan test) 모드로 선택적으로 동작할 수 있다. 다른 실시예에서, 스캔 체인 회로(430)에 포함된 플립플롭(435)들 중에서 제 1 플립플롭들은 멀티플렉서부(436), 마스터 래치부(437) 및 슬레이브 래치부(438)를 각각 포함하고, 스캔 체인 회로(430)에 포함된 플립플롭(435)들 중에서 제 2 플립플롭들도 멀티플렉서부(436), 마스터 래치부(437) 및 슬레이브 래치부(438)를 각각 포함하되, 제 1 플립플롭들과 제 2 플립플롭들은 서로 상이한 구조를 가질 수 있다. 또 다른 실시예에서, 스캔 체인 회로(430)에 포함된 플립플롭(435)들 중에서 제 1 플립플롭들은 멀티플렉서부(436), 마스터 래치부(437) 및 슬레이브 래치부(438)를 각각 포함하고, 스캔 체인 회로(430)에 포함된 플립플롭(435)들 중에서 제 2 플립플롭들은 마스터 래치부(437) 및 슬레이브 래치부(438)를 각각 포함할 수 있다. 이 경우에도, 제 1 플립플롭들과 제 2 플립플롭들은 서로 상이한 구조를 가질 수 있다. 다만, 이에 대해서는 도 14 내지 도 19를 참조하여 자세하게 후술하기로 한다.
구체적으로, 도 11 내지 도 13에 도시된 바와 같이, 집적 회로(400)에 인가되는 스캔 인에이블 신호(SE)가 논리 하이 레벨을 갖는 동안, 집적 회로(400)의 스캔 테스트 입력 단자(SIP)를 통해 소정의 테스트 패턴(SI)(즉, 스캔 테스트 신호들)이 스캔 체인 회로(430)에 순차적으로 인가되는 쉬프트-인 동작이 수행(즉, SHIFT-IN으로 표시)될 수 있다. 이후, 스캔 체인 회로(430)에 로드된 테스트 패턴(SI)에 기초한 조합 로직 회로(410)의 결과 값(SO)이 스캔 체인 회로(430)에 저장되는 캡쳐 동작이 수행(즉, CAPTURE로 표시)될 수 있다. 이 때, 집적 회로(400)에 인가되는 스캔 인에이블 신호(SE)는 논리 로우 레벨을 가질 수 있다. 다음, 집적 회로(400)에 인가되는 스캔 인에이블 신호(SE)가 다시 논리 하이 레벨을 갖는 동안, 집적 회로(400)의 스캔 테스트 출력 단자(SOP)를 통해 스캔 체인 회로(430)에 저장된 결과 값(SO)이 순차적으로 출력되는 쉬프트-아웃 동작이 수행(즉, SHIFT-OUT으로 표시)될 수 있다. 상술한 바와 같이, 스캔 체인 회로(430) 내의 플립플롭(435)들은 클럭 신호(CK)에 기초하여 동작(즉, 클럭 신호(CK)의 상승 에지에서 트리거)할 수 있다. 실시예에 따라, 테스트 패턴(SI)은 복수 개가 이용될 수 있고, 하나의 테스트 패턴(SI)에 대한 결과 값(SO)이 출력되는 쉬프트-아웃 동작과 다음 테스트 패턴(SI)이 입력되는 쉬프트-인 동작은 같이 수행될 수 있다. 한편, 도 11에서는 스캔 테스트 입력 단자(SIP)를 통해 소정의 테스트 패턴(SI)이 순차적으로 인가되고, 스캔 테스트 출력 단자(SOP)를 통해 스캔 체인 회로(430)에 저장된 결과 값(SO)이 순차적으로 출력되는 것으로 도시되어 있지만, 실시예에 따라, 조합 로직 회로(410)의 주 입력 단자들(PI) 중 하나를 통해 소정의 테스트 패턴(SI)이 순차적으로 인가되고, 조합 로직 회로(410)의 주 출력 단자들(PO) 중 하나를 통해 스캔 체인 회로(430)에 저장된 결과 값(SO)이 순차적으로 출력될 수 있다. 이 경우, 집적 회로(400)는 스캔 테스트가 수행되는 동안 주 입력 단자들(PI) 중 하나를 스캔 테스트 입력 단자(SIP)로서 사용하기 위한 멀티플렉서 또는 스캔 테스트가 수행되는 동안 주 출력 단자들(PO) 중 하나를 스캔 테스트 출력 단자(SOP)로서 사용하기 위한 멀티플렉서 등을 더 포함할 수 있다. 다만, 이것은 예시적인 것으로서, 집적 회로(400) 내에서 스캔 테스트 입력 단자(SIP) 및 스캔 테스트 출력 단자(SOP)는 다양하게 결정될 수 있다.
도 14는 도 11의 집적 회로의 스캔 체인 회로에 포함된 멀티-비트 플립플롭 블록의 일 예를 나타내는 블록도이다.
도 14를 참조하면, 스캔 체인 회로(430)는 멀티-비트 플립플롭 블록(500)들을 포함하고, 멀티-비트 플립플롭 블록(500)들 각각은 단일 인버터(560) 및 플립플롭들(500-1, ..., 500-n)을 포함할 수 있다. 다만, 도 14에서는 하나의 멀티-비트 플립플롭 블록(500)만이 도시되어 있다. 플립플롭들(500-1, ..., 500-n)은 클럭 신호(CK)의 상승 에지에서 트리거될 수 있다. 다만, 설명의 편의를 위하여, 도 14에서는 멀티-비트 플립플롭 블록(500)이 단일 인버터(560), 제 1 플립플롭(500-1) 및 제 2 플립플롭(500-2)을 포함하는 것으로 도시되어 있다. 도 14에 도시된 바와 같이, 제 1 및 제 2 플립플롭들(500-1, 500-2) 각각은 단일 인버터(560)에 연결되어 클럭 신호(CK)와 클럭 신호(CK)가 반전된 반전 클럭 신호(ICK)를 수신할 수 있다. 이 때, 스캔 인에이블 신호(SE)가 논리 로우 레벨을 갖는 경우, 제 1 및 제 2 플립플롭들(500-1, 500-2)은 클럭 신호(CK)의 상승 에지 즉, 반전 클럭 신호(ICK)의 하강 에지에서 래치된 제 1 및 제 2 입력 신호들(D1, D2)을 제 1 및 제 2 출력 신호들(Q1, Q2)로서 각각 출력할 수 있다. 반면에, 스캔 인에이블 신호(SE)가 논리 하이 레벨을 갖는 경우, 제 1 및 제 2 플립플롭들(500-1, 500-2)은 클럭 신호(CK)의 상승 에지 즉, 반전 클럭 신호(ICK)의 하강 에지에서 래치된 제 1 및 제 2 스캔 테스트 신호들(SI1, SI2)을 제 1 및 제 2 출력 신호들(Q1, Q2)로서 각각 출력할 수 있다.
제 1 플립플롭(500-1)은 제 1 마스터 래치부(520-1), 제 1 슬레이브 래치부(540-1) 및 제 1 멀티플렉서부(580-1)를 포함하고, 클럭 신호(CK) 및 반전 클럭 신호(ICK)를 기초로 제 1 마스터 래치부(520-1) 및 제 1 슬레이브 래치부(540-1)를 동작시킬 수 있다. 도 14에 도시된 바와 같이, 제 1 마스터 래치부(520-1) 및 제 1 슬레이브 래치부(540-1)는 클럭 신호(CK)와 반전 클럭 신호(ICK)를 수신하고, 클럭 신호(CK)와 반전 클럭 신호(ICK)에 의해 제어될 수 있다. 구체적으로, 스캔 인에이블 신호(SE)가 논리 로우 레벨을 가지면(즉, 정상 동작 모드), 제 1 마스터 래치부(520-1)는 클럭 신호(CK)의 상승 에지 즉, 반전 클럭 신호(ICK)의 하강 에지에서 제 1 입력 신호(D1)를 래치하여 제 1 슬레이브 래치부(540-1)에 전달하고, 제 1 슬레이브 래치부(540-1)는 제 1 마스터 래치부(520-1)에서 전달된 전달 신호를 래치하여 제 1 출력 신호(Q1)로서 출력할 수 있다. 또한, 스캔 인에이블 신호(SE)가 논리 하이 레벨을 가지면(즉, 스캔 테스트 모드), 제 1 마스터 래치부(520-1)는 클럭 신호(CK)의 상승 에지 즉, 반전 클럭 신호(ICK)의 하강 에지에서 제 1 스캔 테스트 신호(SI1)를 래치하여 제 1 슬레이브 래치부(540-1)에 전달하고, 제 1 슬레이브 래치부(540-1)는 제 1 마스터 래치부(520-1)에서 전달된 전달 신호를 래치하여 제 1 출력 신호(Q1)로서 출력할 수 있다. 다시 말하면, 제 1 플립플롭(500-1)은 클럭 신호(CK)의 상승 에지에서 트리거될 수 있다. 일 실시예에서, 제 1 플립플롭(500-1)은 제 1 출력 신호(Q1)를 제 1 논리 레벨(예를 들어, 논리 로우 레벨)로 리셋시키는 리셋 기능을 포함할 수 있다. 다른 실시예에서, 제 1 플립플롭(500-1)은 제 1 출력 신호(Q1)를 제 2 논리 레벨(예를 들어, 논리 하이 레벨)로 셋시키는 셋 기능을 가질 수 있다. 또 다른 실시예에서, 제 1 플립플롭(500-1)은 제 1 출력 신호(Q1)를 제 1 논리 레벨로 리셋시키는 리셋 기능 및 제 1 출력 신호(Q1)를 제 2 논리 레벨로 셋시키는 셋 기능을 포함할 수 있다. 다만, 이것은 예시적인 것으로서, 제 1 플립플롭(500-1)에 포함되는 기능이 이에 한정되는 것은 아니다. 예를 들어, 제 1 플립플롭(500-1)은 데이터 유지를 위한 리텐션 기능을 포함할 수도 있다.
제 2 플립플롭(500-2)은 제 2 마스터 래치부(520-2), 제 2 슬레이브 래치부(540-2) 및 제 2 멀티플렉서부(580-2)를 포함하고, 클럭 신호(CK) 및 반전 클럭 신호(ICK)를 기초로 제 2 마스터 래치부(520-2) 및 제 2 슬레이브 래치부(540-2)를 동작시킬 수 있다. 도 14에 도시된 바와 같이, 제 2 마스터 래치부(520-2) 및 제 2 슬레이브 래치부(540-2)는 클럭 신호(CK)와 반전 클럭 신호(ICK)를 수신하고, 클럭 신호(CK)와 반전 클럭 신호(ICK)에 의해 제어될 수 있다. 구체적으로, 스캔 인에이블 신호(SE)가 논리 로우 레벨을 가지면(즉, 정상 동작 모드), 제 2 마스터 래치부(520-2)는 클럭 신호(CK)의 상승 에지 즉, 반전 클럭 신호(ICK)의 하강 에지에서 제 2 입력 신호(D2)를 래치하여 제 2 슬레이브 래치부(540-2)에 전달하고, 제 2 슬레이브 래치부(540-2)는 제 2 마스터 래치부(520-2)에서 전달된 전달 신호를 래치하여 제 2 출력 신호(Q2)로서 출력할 수 있다. 또한, 스캔 인에이블 신호(SE)가 논리 하이 레벨을 가지면(즉, 스캔 테스트 모드), 제 2 마스터 래치부(520-2)는 클럭 신호(CK)의 상승 에지 즉, 반전 클럭 신호(ICK)의 하강 에지에서 제 2 스캔 테스트 신호(SI2)를 래치하여 제 2 슬레이브 래치부(540-2)에 전달하고, 제 2 슬레이브 래치부(540-2)는 제 2 마스터 래치부(520-2)에서 전달된 전달 신호를 래치하여 제 2 출력 신호(Q2)로서 출력할 수 있다. 다시 말하면, 제 2 플립플롭(500-2)은 클럭 신호(CK)의 상승 에지에서 트리거될 수 있다. 일 실시예에서, 제 2 플립플롭(500-2)은 제 2 출력 신호(Q2)를 제 1 논리 레벨(예를 들어, 논리 로우 레벨)로 리셋시키는 리셋 기능을 포함할 수 있다. 다른 실시예에서, 제 2 플립플롭(500-2)은 제 2 출력 신호(Q2)를 제 2 논리 레벨(예를 들어, 논리 하이 레벨)로 셋시키는 셋 기능을 가질 수 있다. 또 다른 실시예에서, 제 2 플립플롭(500-2)은 제 2 출력 신호(Q2)를 제 1 논리 레벨로 리셋시키는 리셋 기능 및 제 2 출력 신호(Q2)를 제 2 논리 레벨로 셋시키는 셋 기능을 포함할 수 있다. 다만, 이것은 예시적인 것으로서, 제 2 플립플롭(500-2)에 포함되는 기능이 이에 한정되는 것은 아니다. 예를 들어, 제 2 플립플롭(500-2)은 데이터 유지를 위한 리텐션 기능을 포함할 수도 있다.
단일 인버터(560)는 클럭 신호(CK)를 반전하여 반전 클럭 신호(ICK)를 생성하고, 클럭 신호(CK)와 반전 클럭 신호(ICK)를 제 1 플립플롭(500-1)과 제 2 플립플롭(500-2)에 제공할 수 있다. 이 때, 단일 인버터(560)는 소정의 인버터를 포함하는 구성 또는 소정의 인버터에 연결되는 구성을 가지지 않기 때문에, 클럭 신호(CK)가 변할 때마다 소정의 인버터가 구동되어 발생하던 종래의 스캔 체인 회로의 전력 소모가 방지될 수 있다. 이와 같이, 스캔 체인 회로(430)는 클럭 신호(CK)를 반전하여 반전 클럭 신호(ICK)를 생성하는 단일 인버터(560) 및 마스터 래치부(520-1, ..., 520-n), 슬레이브 래치부(540-1, ..., 540-n) 및 멀티플렉서부(580-1, ..., 580-n)로 구성되어 클럭 신호(CK)의 상승 에지에서 트리거되는 복수의 플립플롭들(500-1, ..., 500-n)을 포함하는 멀티-비트 플립플롭 블록(500)들을 포함하고, 상기 멀티-비트 플립플롭 블록(500)들 간에 클럭 신호(CK)를 공유하게 함으로써, 클럭 신호(CK)가 전달되는 클럭 경로에서 발생하는 소모 전력을 최소화시킬 수 있다. 그 결과, 스캔 체인 회로(430)은 저전력으로 동작 가능하므로, 저전력 고성능 모바일 기기를 구성하기 위한 저전력 고성능 칩에 적용될 수 있다. 나아가, 스캔 체인 회로(430)의 멀티-비트 플립플롭 블록(500)은 플립플롭들(500-1, ..., 500-n) 및 이를 제어하기 위한 클럭 신호(CK) 및 반전 클럭 신호(ICK)를 제공하는 단일 인버터(560)로 구성되어, 단일 인버터(560)에서 제공되는 클럭 신호(CK) 및 반전 클럭 신호(ICK)에 기초하여 플립플롭들(500-1, ..., 500-n)을 트리거할 수 있고, 그에 따라, 스캔 체인 회로(430)를 포함하는 집적 회로에 대한 스캔 테스트가 효율적으로 수행되도록 할 수 있다.
도 15는 도 11의 집적 회로의 스캔 체인 회로에 포함된 멀티-비트 플립플롭 블록의 일 예를 나타내는 회로도이다.
도 15를 참조하면, 스캔 체인 회로(430)은 멀티-비트 플립플롭 블록(500)들을 포함하고, 멀티-비트 플립플롭 블록(500)들 각각은 단일 인버터(560), 제 1 플립플롭(500-1) 및 제 2 플립플롭(500-2)을 포함할 수 있다. 다만, 설명의 편의를 위해, 도 15에서는 하나의 멀티-비트 플립플롭 블록(500)만이 도시되어 있다. 제 1 플립플롭(500-1)은 클럭 신호(CK)의 상승 에지 즉, 반전 클럭 신호(ICK)의 하강 에지에서 래치되는 제 1 입력 신호(D1) 또는 제 1 스캔 테스트 신호(SI1)를 제 1 출력 신호(Q1)로서 출력할 수 있고, 제 2 플립플롭(500-2)은 클럭 신호(CK)의 상승 에지 즉, 반전 클럭 신호(ICK)의 하강 에지에서 래치되는 제 2 입력 신호(D2) 또는 제 2 스캔 테스트 신호(SI2)를 제 2 출력 신호(Q2)로서 출력할 수 있다. 한편, 도 15에 도시된 멀티-비트 플립플롭 블록(500)의 구체적인 구성은 예시적인 것으로서, 멀티-비트 플립플롭 블록(500)의 구성이 그에 한정되지는 않는다. 한편, 플립플롭들(500-1, ..., 500-n) 내에서의 마스터 래치부와 슬레이브 래치부 사이의 동작에 대해서는 상술한 바 있으므로, 그에 대한 중복되는 설명은 생략하기로 한다.
제 1 플립플롭(500-1)은 선택 인버터(510), 제 1 입력 3상태 인버터(501-1), 제 1 스캔 3상태 인버터(509-1), 제 1 멀티플렉싱 전송 게이트(508-1), 제 1 마스터 인버터(502-1), 제 1 마스터 래치 3상태 인버터(503-1), 제 1 전송 게이트(504-1), 제 1 슬레이브 인버터(505-1), 제 1 출력 인버터(506-1) 및 제 1 슬레이브 래치 3상태 인버터(507-1)를 포함할 수 있다. 선택 인버터(510)는 스캔 인에이블 신호(SE)가 인가되는 스캔 인에이블 신호 입력 단자에 연결되고, 스캔 인에이블 신호(SE)를 반전하여 반전 스캔 인에이블 신호(ISE)를 출력할 수 있다. 제 1 입력 3상태 인버터(501-1)는 제 1 입력 신호(D1)가 인가되는 제 1 신호 입력 단자에 연결될 수 있다. 즉, 제 1 입력 3상태 인버터(501-1)는 제 1 신호 입력 단자와 제 1 멀티플렉싱 전송 게이트(508-1) 사이에 연결될 수 있다. 이 때, 제 1 입력 3상태 인버터(501-1)는 반전 스캔 인에이블 신호(ISE)가 논리 하이 레벨을 갖고, 스캔 인에이블 신호(SE)가 논리 로우 레벨을 가질 때, 제 1 입력 신호(D1)를 반전하여 제 1 반전 입력 신호(ID1)를 출력할 수 있다. 반면에, 제 1 입력 3상태 인버터(501-1)는 반전 스캔 인에이블 신호(ISE)가 논리 로우 레벨을 갖고, 스캔 인에이블 신호(SE)가 논리 하이 레벨을 가질 때, 제 1 멀티플렉싱 전송 게이트(508-1)를 제 1 신호 입력 단자로부터 차단시킬 수 있다. 제 1 스캔 3상태 인버터(509-1)는 제 1 스캔 테스트 신호(SI1)가 인가되는 제 1 스캔 입력 단자에 연결될 수 있다. 즉, 제 1 스캔 3상태 인버터(509-1)는 제 1 스캔 입력 단자와 제 1 멀티플렉싱 전송 게이트(508-1) 사이에 연결될 수 있다. 이 때, 제 1 스캔 3상태 인버터(509-1)는 스캔 인에이블 신호(SE)가 논리 하이 레벨을 갖고, 반전 스캔 인에이블 신호(ISE)가 논리 로우 레벨을 가질 때, 제 1 스캔 테스트 신호(SI1)를 반전하여 제 1 반전 스캔 테스트 신호(ISI1)를 출력할 수 있다. 반면에, 제 1 스캔 3상태 인버터(509-1)는 스캔 인에이블 신호(SE)가 논리 로우 레벨을 갖고, 반전 스캔 인에이블 신호(ISE)가 논리 하이 레벨을 가질 때, 제 1 멀티플렉싱 전송 게이트(508-1)를 제 1 스캔 입력 단자로부터 차단시킬 수 있다. 제 1 멀티플렉싱 전송 게이트(508-1)는 제 1 입력 3상태 인버터(501-1)의 출력 단자 및 제 1 스캔 3상태 인버터(509-1)의 출력 단자에 연결될 수 있다. 제 1 멀티플렉싱 전송 게이트(508-1)는 클럭 신호(CK)가 논리 로우 레벨을 갖고, 반전 클럭 신호(ICK)가 논리 하이 레벨을 가질 때, 제 1 반전 입력 신호(ID1) 또는 제 1 반전 스캔 테스트 신호(ISI1)를 제 1 멀티플렉싱 신호(MS1)로서 전송할 수 있다. 반면에, 제 1 멀티플렉싱 전송 게이트(508-1)는 클럭 신호(CK)가 논리 하이 레벨을 갖고, 반전 클럭 신호(ICK)가 논리 로우 레벨을 가질 때, 제 1 마스터 인버터(502-1)를 제 1 입력 3상태 인버터(501-1) 및 제 1 스캔 3상태 인버터(509-1)로부터 차단시킬 수 있다. 제 1 마스터 인버터(502-1)는 제 1 멀티플렉싱 전송 게이트(508-1)의 출력 단자에 연결될 수 있다. 즉, 제 1 마스터 인버터(502-1)는 제 1 멀티플렉싱 전송 게이트(508-1)와 제 1 전송 게이트(504-1) 사이에 연결될 수 있다. 이 때, 제 1 마스터 인버터(502-1)는 제 1 멀티플렉싱 전송 게이트(508-1)로부터 수신된 제 1 멀티플렉싱 신호(MS1)를 반전하여 제 1 반전 멀티플렉싱 신호(IMS1)를 출력할 수 있다. 제 1 마스터 래치 3상태 인버터(503-1)는 제 1 마스터 인버터(502-1)의 출력 단자와 제 1 멀티플렉싱 전송 게이트(508-1)의 출력 단자 사이에 연결될 수 있다. 이 때, 제 1 마스터 래치 3상태 인버터(503-1)는 클럭 신호(CK)가 논리 하이 레벨을 갖고, 반전 클럭 신호(ICK)가 논리 로우 레벨을 가질 때, 제 1 마스터 인버터(502-1)로부터 수신된 제 1 반전 멀티플렉싱 신호(IMS1)를 반전하여 제 1 멀티플렉싱 신호(MS1)를 출력할 수 있다. 반면에, 제 1 마스터 래치 3상태 인버터(503-1)는 클럭 신호(CK)가 논리 로우 레벨을 갖고, 반전 클럭 신호(ICK)가 논리 하이 레벨을 가질 때, 제 1 멀티플렉싱 전송 게이트(508-1)의 출력 단자를 제 1 마스터 인버터(502-1)의 출력 단자로부터 차단시킬 수 있다.
제 1 전송 게이트(504-1)는 제 1 마스터 인버터(502-1)의 출력 단자에 연결될 수 있다. 즉, 제 1 전송 게이트(504-1)는 제 1 마스터 인버터(502-1)와 제 1 슬레이브 인버터(505-1) 사이에 연결될 수 있다. 제 1 전송 게이트(504-1)는 클럭 신호(CK)가 논리 하이 레벨을 갖고, 반전 클럭 신호(ICK)가 논리 로우 레벨을 가질 때, 제 1 마스터 인버터(502-1)로부터 수신된 제 1 반전 멀티플렉싱 신호(IMS1)를 전송할 수 있다. 반면에, 제 1 전송 게이트(504-1)는 클럭 신호(CK)가 논리 로우 레벨을 갖고, 반전 클럭 신호(ICK)가 논리 하이 레벨을 가질 때, 제 1 슬레이브 인버터(505-1)를 제 1 마스터 인버터(502-1)로부터 차단시킬 수 있다. 제 1 슬레이브 인버터(505-1)는 제 1 전송 게이트(504-1)의 출력 단자에 연결될 수 있다. 즉, 제 1 슬레이브 인버터(505-1)는 제 1 전송 게이트(504-1)와 제 1 출력 인버터(506-1) 사이에 연결될 수 있다. 제 1 슬레이브 인버터(505-1)는 제 1 전송 게이트(504-1)로부터 수신된 제 1 반전 멀티플렉싱 신호(IMS1)를 반전하여 제 1 멀티플렉싱 신호(MS1)를 출력할 수 있다. 제 1 출력 인버터(506-1)는 제 1 슬레이브 인버터(505-1)의 출력 단자에 연결될 수 있다. 즉, 제 1 출력 인버터(506-1)는 제 1 슬레이브 인버터(505-1)와 제 1 출력 신호(Q1)가 출력되는 제 1 신호 출력 단자 사이에 연결될 수 있다. 제 1 출력 인버터(506-1)는 제 1 슬레이브 인버터(505-1)로부터 수신된 제 1 멀티플렉싱 신호(MS1)를 반전하여 제 1 반전 멀티플렉싱 신호(IMS1)를 제 1 신호 출력 단자를 통해 제 1 출력 신호(Q1)로서 출력할 수 있다. 제 1 슬레이브 래치 3상태 인버터(507-1)는 제 1 슬레이브 인버터(505-1)의 출력 단자와 제 1 전송 게이트(504-1)의 출력 단자 사이에 연결될 수 있다. 이 때, 제 1 슬레이브 래치 3상태 인버터(507-1)는 클럭 신호(CK)가 논리 로우 레벨을 갖고, 반전 클럭 신호(ICK)가 논리 하이 레벨을 가질 때, 제 1 슬레이브 인버터(505-1)로부터 수신된 제 1 멀티플렉싱 신호(MS1)를 반전하여 제 1 반전 멀티플렉싱 신호(IMS1)를 출력할 수 있다. 반면에, 제 1 슬레이브 래치 3상태 인버터(507-1)는 클럭 신호(CK)가 논리 하이 레벨을 갖고, 반전 클럭 신호(ICK)가 논리 로우 레벨을 가질 때, 제 1 전송 게이트(504-1)의 출력 단자를 제 1 슬레이브 인버터(505-1)의 출력 단자로부터 차단시킬 수 있다.
제 2 플립플롭(500-2)은 제 2 입력 3상태 인버터(501-2), 제 2 스캔 3상태 인버터(509-2), 제 2 멀티플렉싱 전송 게이트(508-2), 제 2 마스터 인버터(502-2), 제 2 마스터 래치 3상태 인버터(503-2), 제 2 전송 게이트(504-2), 제 2 슬레이브 인버터(505-2), 제 2 출력 인버터(506-2) 및 제 2 슬레이브 래치 3상태 인버터(507-2)를 포함할 수 있다. 제 2 입력 3상태 인버터(501-2)는 제 2 입력 신호(D2)가 인가되는 제 2 신호 입력 단자에 연결될 수 있다. 즉, 제 2 입력 3상태 인버터(501-2)는 제 2 신호 입력 단자와 제 2 멀티플렉싱 전송 게이트(508-2) 사이에 연결될 수 있다. 이 때, 제 2 입력 3상태 인버터(501-2)는 반전 스캔 인에이블 신호(ISE)가 논리 하이 레벨을 갖고, 스캔 인에이블 신호(SE)가 논리 로우 레벨을 가질 때, 제 2 입력 신호(D2)를 반전하여 제 2 반전 입력 신호(ID2)를 출력할 수 있다. 반면에, 제 2 입력 3상태 인버터(501-2)는 반전 스캔 인에이블 신호(ISE)가 논리 로우 레벨을 갖고, 스캔 인에이블 신호(SE)가 논리 하이 레벨을 가질 때, 제 2 멀티플렉싱 전송 게이트(508-2)를 제 2 신호 입력 단자로부터 차단시킬 수 있다. 제 2 스캔 3상태 인버터(509-2)는 제 2 스캔 테스트 신호(SI2)가 인가되는 제 2 스캔 입력 단자에 연결될 수 있다. 즉, 제 2 스캔 3상태 인버터(509-2)는 제 2 스캔 입력 단자와 제 2 멀티플렉싱 전송 게이트(508-2) 사이에 연결될 수 있다. 이 때, 제 2 스캔 3상태 인버터(509-2)는 스캔 인에이블 신호(SE)가 논리 하이 레벨을 갖고, 반전 스캔 인에이블 신호(ISE)가 논리 로우 레벨을 가질 때, 제 2 스캔 테스트 신호(SI2)를 반전하여 제 2 반전 스캔 테스트 신호(ISI2)를 출력할 수 있다. 반면에, 제 2 스캔 3상태 인버터(509-2)는 스캔 인에이블 신호(SE)가 논리 로우 레벨을 갖고, 반전 스캔 인에이블 신호(ISE)가 논리 하이 레벨을 가질 때, 제 2 멀티플렉싱 전송 게이트(508-2)를 제 2 스캔 입력 단자로부터 차단시킬 수 있다. 제 2 멀티플렉싱 전송 게이트(508-2)는 제 2 입력 3상태 인버터(501-2)의 출력 단자 및 제 2 스캔 3상태 인버터(509-2)의 출력 단자에 연결될 수 있다. 제 2 멀티플렉싱 전송 게이트(508-2)는 클럭 신호(CK)가 논리 로우 레벨을 갖고, 반전 클럭 신호(ICK)가 논리 하이 레벨을 가질 때, 제 2 반전 입력 신호(ID2) 또는 제 2 반전 스캔 테스트 신호(ISI2)를 제 2 멀티플렉싱 신호(MS2)로서 전송할 수 있다. 반면에, 제 2 멀티플렉싱 전송 게이트(508-2)는 클럭 신호(CK)가 논리 하이 레벨을 갖고, 반전 클럭 신호(ICK)가 논리 로우 레벨을 가질 때, 제 2 마스터 인버터(502-2)를 제 2 입력 3상태 인버터(501-2) 및 제 2 스캔 3상태 인버터(509-2)로부터 차단시킬 수 있다. 제 2 마스터 인버터(502-2)는 제 2 멀티플렉싱 전송 게이트(508-2)의 출력 단자에 연결될 수 있다. 즉, 제 2 마스터 인버터(502-2)는 제 2 멀티플렉싱 전송 게이트(508-2)와 제 2 전송 게이트(504-2) 사이에 연결될 수 있다. 이 때, 제 2 마스터 인버터(502-2)는 제 2 멀티플렉싱 전송 게이트(508-2)로부터 수신된 제 2 멀티플렉싱 신호(MS2)를 반전하여 제 2 반전 멀티플렉싱 신호(IMS2)를 출력할 수 있다. 제 2 마스터 래치 3상태 인버터(503-2)는 제 2 마스터 인버터(502-2)의 출력 단자와 제 2 멀티플렉싱 전송 게이트(508-2)의 출력 단자 사이에 연결될 수 있다. 이 때, 제 2 마스터 래치 3상태 인버터(503-2)는 클럭 신호(CK)가 논리 하이 레벨을 갖고, 반전 클럭 신호(ICK)가 논리 로우 레벨을 가질 때, 제 2 마스터 인버터(502-2)로부터 수신된 제 2 반전 멀티플렉싱 신호(IMS2)를 반전하여 제 2 멀티플렉싱 신호(MS2)를 출력할 수 있다. 반면에, 제 2 마스터 래치 3상태 인버터(503-2)는 클럭 신호(CK)가 논리 로우 레벨을 갖고, 반전 클럭 신호(ICK)가 논리 하이 레벨을 가질 때, 제 2 멀티플렉싱 전송 게이트(508-2)의 출력 단자를 제 2 마스터 인버터(502-2)의 출력 단자로부터 차단시킬 수 있다.
제 2 전송 게이트(504-2)는 제 2 마스터 인버터(502-2)의 출력 단자에 연결될 수 있다. 즉, 제 2 전송 게이트(504-2)는 제 2 마스터 인버터(502-2)와 제 2 슬레이브 인버터(505-2) 사이에 연결될 수 있다. 제 2 전송 게이트(504-2)는 클럭 신호(CK)가 논리 하이 레벨을 갖고, 반전 클럭 신호(ICK)가 논리 로우 레벨을 가질 때, 제 2 마스터 인버터(502-2)로부터 수신된 제 2 반전 멀티플렉싱 신호(IMS2)를 전송할 수 있다. 반면에, 제 2 전송 게이트(504-2)는 클럭 신호(CK)가 논리 로우 레벨을 갖고, 반전 클럭 신호(ICK)가 논리 하이 레벨을 가질 때, 제 2 슬레이브 인버터(505-2)를 제 2 마스터 인버터(502-2)로부터 차단시킬 수 있다. 제 2 슬레이브 인버터(505-2)는 제 2 전송 게이트(504-2)의 출력 단자에 연결될 수 있다. 즉, 제 2 슬레이브 인버터(505-2)는 제 2 전송 게이트(504-2)와 제 2 출력 인버터(506-2) 사이에 연결될 수 있다. 제 2 슬레이브 인버터(505-2)는 제 2 전송 게이트(504-2)로부터 수신된 제 2 반전 멀티플렉싱 신호(IMS2)를 반전하여 제 2 멀티플렉싱 신호(MS2)를 출력할 수 있다. 제 2 출력 인버터(506-2)는 제 2 슬레이브 인버터(505-2)의 출력 단자에 연결될 수 있다. 즉, 제 2 출력 인버터(506-2)는 제 2 슬레이브 인버터(505-2)와 제 2 출력 신호(Q2)가 출력되는 제 2 신호 출력 단자 사이에 연결될 수 있다. 제 2 출력 인버터(506-2)는 제 2 슬레이브 인버터(505-2)로부터 수신된 제 2 멀티플렉싱 신호(MS2)를 반전하여 제 2 반전 멀티플렉싱 신호(IMS2)를 제 2 신호 출력 단자를 통해 제 2 출력 신호(Q2)로서 출력할 수 있다. 제 2 슬레이브 래치 3상태 인버터(507-2)는 제 2 슬레이브 인버터(505-2)의 출력 단자와 제 2 전송 게이트(504-2)의 출력 단자 사이에 연결될 수 있다. 이 때, 제 2 슬레이브 래치 3상태 인버터(507-2)는 클럭 신호(CK)가 논리 로우 레벨을 갖고, 반전 클럭 신호(ICK)가 논리 하이 레벨을 가질 때, 제 2 슬레이브 인버터(505-2)로부터 수신된 제 2 멀티플렉싱 신호(MS2)를 반전하여 제 2 반전 멀티플렉싱 신호(IMS2)를 출력할 수 있다. 반면에, 제 2 슬레이브 래치 3상태 인버터(507-2)는 클럭 신호(CK)가 논리 하이 레벨을 갖고, 반전 클럭 신호(ICK)가 논리 로우 레벨을 가질 때, 제 2 전송 게이트(504-2)의 출력 단자를 제 2 슬레이브 인버터(505-2)의 출력 단자로부터 차단시킬 수 있다. 한편, 도 15에서는 선택 인버터(510)가 제 1 플립플롭(500-1)에 위치하는 것으로 도시되어 있으나, 실시예에 따라, 선택 인버터(510)는 제 2 플립플롭(500-2)에 위치할 수 있음은 당연하다.
도 16은 도 11의 집적 회로의 스캔 체인 회로에 포함된 멀티-비트 플립플롭 블록의 다른 예를 나타내는 블록도이다.
도 16을 참조하면, 스캔 체인 회로(430)는 멀티-비트 플립플롭 블록(600)들을 포함하고, 멀티-비트 플립플롭 블록(600)들 각각은 단일 인버터(660) 및 플립플롭들(600-1, ..., 600-n)을 포함할 수 있다. 다만, 도 16에서는 하나의 멀티-비트 플립플롭 블록(600)만이 도시되어 있다. 플립플롭들(600-1, ..., 600-n)은 클럭 신호(CK)의 상승 에지에서 트리거될 수 있다. 다만, 설명의 편의를 위하여, 도 16에서는 멀티-비트 플립플롭 블록(600)이 단일 인버터(660), 제 1 플립플롭(600-1) 및 제 2 플립플롭(600-2)을 포함하는 것으로 도시되어 있다. 도 16에 도시된 바와 같이, 제 1 및 제 2 플립플롭들(600-1, 600-2) 각각은 단일 인버터(660)에 연결되어 클럭 신호(CK)와 클럭 신호(CK)가 반전된 반전 클럭 신호(ICK)를 수신할 수 있다. 이 때, 스캔 인에이블 신호(SE)가 논리 로우 레벨을 갖는 경우, 제 1 플립플롭(600-1)은 클럭 신호(CK)의 상승 에지 즉, 반전 클럭 신호(ICK)의 하강 에지에서 래치된 제 1 입력 신호(D1)를 제 1 출력 신호(Q1)로서 출력할 수 있다. 반면에, 스캔 인에이블 신호(SE)가 논리 하이 레벨을 갖는 경우, 제 1 플립플롭(600-1)은 클럭 신호(CK)의 상승 에지 즉, 반전 클럭 신호(ICK)의 하강 에지에서 래치된 스캔 테스트 신호(SI)를 제 1 출력 신호(Q1)로서 출력할 수 있다. 또한, 스캔 인에이블 신호(SE)가 논리 로우 레벨을 갖는 경우, 제 2 플립플롭(600-2)은 클럭 신호(CK)의 상승 에지 즉, 반전 클럭 신호(ICK)의 하강 에지에서 래치된 제 2 입력 신호(D2)를 제 2 출력 신호(Q2)로서 출력할 수 있다. 반면에, 스캔 인에이블 신호(SE)가 논리 하이 레벨을 갖는 경우, 제 2 플립플롭(600-2)은 클럭 신호(CK)의 상승 에지 즉, 반전 클럭 신호(ICK)의 하강 에지에서 래치된 제 1 출력 신호(Q1) 또는 제 1 반전 출력 신호(IQ1)를 제 2 출력 신호(Q2)로서 출력할 수 있다. 즉, 멀티-비트 플립플롭 블록(600)은 정상 동작 모드에서 제 1 플립플롭(600-1)과 제 2 플립플롭(600-2)을 독립적으로 동작시키지만, 스캔 테스트 모드에서는 제 1 플립플롭(600-1)과 제 2 플립플롭(600-2)을 직접 연결시키거나 또는 소정의 버퍼, 소정의 인버터를 거쳐 연결시켜 종속적으로 동작시킬 수 있다. 한편, 도 16에 도시된 바와 같이, 제 1 플립플롭(600-1)은 제 1 마스터 래치부(620-1), 제 1 슬레이브 래치부(640-1) 및 제 1 멀티플렉서부(680-1)를 포함하고, 클럭 신호(CK) 및 반전 클럭 신호(ICK)를 기초로 제 1 마스터 래치부(620-1) 및 제 1 슬레이브 래치부(640-1)를 동작시킬 수 있다. 또한, 제 2 플립플롭(600-2)은 제 2 마스터 래치부(620-2), 제 2 슬레이브 래치부(640-2) 및 제 2 멀티플렉서부(680-2)를 포함하고, 클럭 신호(CK) 및 반전 클럭 신호(ICK)를 기초로 제 2 마스터 래치부(620-2) 및 제 2 슬레이브 래치부(640-2)를 동작시킬 수 있다. 다만, 플립플롭들(600-1, ..., 600-n) 내에서의 마스터 래치부와 슬레이브 래치부 사이의 동작에 대해서는 상술한 바 있으므로, 그에 대한 중복되는 설명은 생략하기로 한다. 한편, 제 1 플립플롭(600-1)과 제 2 플립플롭(600-2)은 리셋 기능 및/또는 셋 기능을 포함할 수 있고, 실시예에 따라, 제 1 플립플롭(600-1)과 제 2 플립플롭(600-2)은 리텐션 기능을 더 포함할 수 있다.
도 17은 도 11의 집적 회로의 스캔 체인 회로에 포함된 멀티-비트 플립플롭 블록의 다른 예를 나타내는 회로도이다.
도 17을 참조하면, 스캔 체인 회로(430)는 멀티-비트 플립플롭 블록(600)들을 포함하고, 멀티-비트 플립플롭 블록(600)들 각각은 단일 인버터(660), 제 1 플립플롭(600-1) 및 제 2 플립플롭(600-2)을 포함할 수 있다. 다만, 설명의 편의를 위해, 도 17에서는 하나의 멀티-비트 플립플롭 블록(600)만이 도시되어 있다. 제 1 플립플롭(600-1)은 클럭 신호(CK)의 상승 에지 즉, 반전 클럭 신호(ICK)의 하강 에지에서 래치되는 제 1 입력 신호(D1) 또는 스캔 테스트 신호(SI)를 제 1 출력 신호(Q1)로서 출력할 수 있고, 제 2 플립플롭(600-2)은 클럭 신호(CK)의 상승 에지 즉, 반전 클럭 신호(ICK)의 하강 에지에서 래치되는 제 1 출력 신호(Q1) 또는 제 1 반전 출력 신호(IQ1)를 제 2 출력 신호(Q2)로서 출력할 수 있다. 한편, 도 17에 도시된 멀티-비트 플립플롭 블록(600)의 구체적인 구성은 예시적인 것으로서, 멀티-비트 플립플롭 블록(600)의 구성이 그에 한정되지는 않는다. 한편, 제 1 플립플롭(600-1)에서의 제 1 마스터 래치부(620-1)와 제 1 슬레이브 래치부(640-1) 사이의 동작 및 제 2 플립플롭(600-2)에서의 제 2 마스터 래치부(620-2)와 제 2 슬레이브 래치부(640-2) 사이의 동작은 상술한 바 있으므로, 그에 대한 중복되는 설명은 생략하기로 한다.
제 1 플립플롭(600-1)은 선택 인버터(610), 제 1 입력 3상태 인버터(601-1), 제 1 스캔 3상태 인버터(609-1), 제 1 멀티플렉싱 전송 게이트(608-1), 제 1 마스터 인버터(602-1), 제 1 마스터 래치 3상태 인버터(603-1), 제 1 전송 게이트(604-1), 제 1 슬레이브 인버터(605-1), 제 1 출력 인버터(606-1) 및 제 1 슬레이브 래치 3상태 인버터(607-1)를 포함할 수 있다. 선택 인버터(610)는 스캔 인에이블 신호(SE)가 인가되는 스캔 인에이블 신호 입력 단자에 연결되고, 스캔 인에이블 신호(SE)를 반전하여 반전 스캔 인에이블 신호(ISE)를 출력할 수 있다. 제 1 입력 3상태 인버터(601-1)는 제 1 입력 신호(D1)가 인가되는 제 1 신호 입력 단자에 연결될 수 있다. 즉, 제 1 입력 3상태 인버터(601-1)는 제 1 신호 입력 단자와 제 1 멀티플렉싱 전송 게이트(608-1) 사이에 연결될 수 있다. 이 때, 제 1 입력 3상태 인버터(601-1)는 반전 스캔 인에이블 신호(ISE)가 논리 하이 레벨을 갖고, 스캔 인에이블 신호(SE)가 논리 로우 레벨을 가질 때, 제 1 입력 신호(D1)를 반전하여 제 1 반전 입력 신호(ID1)를 출력할 수 있다. 반면에, 제 1 입력 3상태 인버터(601-1)는 반전 스캔 인에이블 신호(ISE)가 논리 로우 레벨을 갖고, 스캔 인에이블 신호(SE)가 논리 하이 레벨을 가질 때, 제 1 멀티플렉싱 전송 게이트(608-1)를 제 1 신호 입력 단자로부터 차단시킬 수 있다. 제 1 스캔 3상태 인버터(609-1)는 스캔 테스트 신호(SI)가 인가되는 스캔 입력 단자에 연결될 수 있다. 즉, 제 1 스캔 3상태 인버터(609-1)는 스캔 입력 단자와 제 1 멀티플렉싱 전송 게이트(608-1) 사이에 연결될 수 있다. 이 때, 제 1 스캔 3상태 인버터(609-1)는 스캔 인에이블 신호(SE)가 논리 하이 레벨을 갖고, 반전 스캔 인에이블 신호(ISE)가 논리 로우 레벨을 가질 때, 스캔 테스트 신호(SI)를 반전하여 반전 스캔 테스트 신호(ISI)를 출력할 수 있다. 반면에, 제 1 스캔 3상태 인버터(609-1)는 스캔 인에이블 신호(SE)가 논리 로우 레벨을 갖고, 반전 스캔 인에이블 신호(ISE)가 논리 하이 레벨을 가질 때, 제 1 멀티플렉싱 전송 게이트(608-1)를 스캔 입력 단자로부터 차단시킬 수 있다. 제 1 멀티플렉싱 전송 게이트(608-1)는 제 1 입력 3상태 인버터(601-1)의 출력 단자 및 제 1 스캔 3상태 인버터(609-1)의 출력 단자에 연결될 수 있다. 제 1 멀티플렉싱 전송 게이트(608-1)는 클럭 신호(CK)가 논리 로우 레벨을 갖고, 반전 클럭 신호(ICK)가 논리 하이 레벨을 가질 때, 제 1 반전 입력 신호(ID1) 또는 반전 스캔 테스트 신호(ISI)를 제 1 멀티플렉싱 신호(MS1)로서 전송할 수 있다. 반면에, 제 1 멀티플렉싱 전송 게이트(608-1)는 클럭 신호(CK)가 논리 하이 레벨을 갖고, 반전 클럭 신호(ICK)가 논리 로우 레벨을 가질 때, 제 1 마스터 인버터(602-1)를 제 1 입력 3상태 인버터(601-1) 및 제 1 스캔 3상태 인버터(609-1)로부터 차단시킬 수 있다. 제 1 마스터 인버터(602-1)는 제 1 멀티플렉싱 전송 게이트(608-1)의 출력 단자에 연결될 수 있다. 즉, 제 1 마스터 인버터(602-1)는 제 1 멀티플렉싱 전송 게이트(608-1)와 제 1 전송 게이트(604-1) 사이에 연결될 수 있다. 이 때, 제 1 마스터 인버터(602-1)는 제 1 멀티플렉싱 전송 게이트(608-1)로부터 수신된 제 1 멀티플렉싱 신호(MS1)를 반전하여 제 1 반전 멀티플렉싱 신호(IMS1)를 출력할 수 있다. 제 1 마스터 래치 3상태 인버터(603-1)는 제 1 마스터 인버터(602-1)의 출력 단자와 제 1 멀티플렉싱 전송 게이트(608-1)의 출력 단자 사이에 연결될 수 있다. 이 때, 제 1 마스터 래치 3상태 인버터(603-1)는 클럭 신호(CK)가 논리 하이 레벨을 갖고, 반전 클럭 신호(ICK)가 논리 로우 레벨을 가질 때, 제 1 마스터 인버터(602-1)로부터 수신된 제 1 반전 멀티플렉싱 신호(IMS1)를 반전하여 제 1 멀티플렉싱 신호(MS1)를 출력할 수 있다. 반면에, 제 1 마스터 래치 3상태 인버터(603-1)는 클럭 신호(CK)가 논리 로우 레벨을 갖고, 반전 클럭 신호(ICK)가 논리 하이 레벨을 가질 때, 제 1 멀티플렉싱 전송 게이트(608-1)의 출력 단자를 제 1 마스터 인버터(602-1)의 출력 단자로부터 차단시킬 수 있다.
제 1 전송 게이트(604-1)는 제 1 마스터 인버터(602-1)의 출력 단자에 연결될 수 있다. 즉, 제 1 전송 게이트(604-1)는 제 1 마스터 인버터(602-1)와 제 1 슬레이브 인버터(605-1) 사이에 연결될 수 있다. 제 1 전송 게이트(604-1)는 클럭 신호(CK)가 논리 하이 레벨을 갖고, 반전 클럭 신호(ICK)가 논리 로우 레벨을 가질 때, 제 1 마스터 인버터(602-1)로부터 수신된 제 1 반전 멀티플렉싱 신호(IMS1)를 전송할 수 있다. 반면에, 제 1 전송 게이트(604-1)는 클럭 신호(CK)가 논리 로우 레벨을 갖고, 반전 클럭 신호(ICK)가 논리 하이 레벨을 가질 때, 제 1 슬레이브 인버터(605-1)를 제 1 마스터 인버터(602-1)로부터 차단시킬 수 있다. 제 1 슬레이브 인버터(605-1)는 제 1 전송 게이트(604-1)의 출력 단자에 연결될 수 있다. 즉, 제 1 슬레이브 인버터(605-1)는 제 1 전송 게이트(604-1)와 제 1 출력 인버터(606-1) 사이에 연결될 수 있다. 제 1 슬레이브 인버터(605-1)는 제 1 전송 게이트(604-1)로부터 수신된 제 1 반전 멀티플렉싱 신호(IMS1)를 반전하여 제 1 멀티플렉싱 신호(MS1)를 출력할 수 있다. 제 1 출력 인버터(606-1)는 제 1 슬레이브 인버터(605-1)의 출력 단자에 연결될 수 있다. 즉, 제 1 출력 인버터(606-1)는 제 1 슬레이브 인버터(605-1)와 제 1 출력 신호(Q1)가 출력되는 제 1 신호 출력 단자 사이에 연결될 수 있다. 제 1 출력 인버터(606-1)는 제 1 슬레이브 인버터(605-1)로부터 수신된 제 1 멀티플렉싱 신호(MS1)를 반전하여 제 1 반전 멀티플렉싱 신호(IMS1)를 제 1 신호 출력 단자를 통해 제 1 출력 신호(Q1)로서 출력할 수 있다. 제 1 슬레이브 래치 3상태 인버터(607-1)는 제 1 슬레이브 인버터(605-1)의 출력 단자와 제 1 전송 게이트(604-1)의 출력 단자 사이에 연결될 수 있다. 이 때, 제 1 슬레이브 래치 3상태 인버터(607-1)는 클럭 신호(CK)가 논리 로우 레벨을 갖고, 반전 클럭 신호(ICK)가 논리 하이 레벨을 가질 때, 제 1 슬레이브 인버터(605-1)로부터 수신된 제 1 멀티플렉싱 신호(MS1)를 반전하여 제 1 반전 멀티플렉싱 신호(IMS1)를 출력할 수 있다. 반면에, 제 1 슬레이브 래치 3상태 인버터(607-1)는 클럭 신호(CK)가 논리 하이 레벨을 갖고, 반전 클럭 신호(ICK)가 논리 로우 레벨을 가질 때, 제 1 전송 게이트(604-1)의 출력 단자를 제 1 슬레이브 인버터(605-1)의 출력 단자로부터 차단시킬 수 있다.
제 2 플립플롭(600-2)은 제 2 입력 3상태 인버터(601-2), 제 2 스캔 전송 게이트(609-2), 제 2 멀티플렉싱 전송 게이트(608-2), 제 2 마스터 인버터(602-2), 제 2 마스터 래치 3상태 인버터(603-2), 제 2 전송 게이트(604-2), 제 2 슬레이브 인버터(605-2), 제 2 출력 인버터(606-2) 및 제 2 슬레이브 래치 3상태 인버터(607-2)를 포함할 수 있다. 제 2 입력 3상태 인버터(601-2)는 제 2 입력 신호(D2)가 인가되는 제 2 신호 입력 단자에 연결될 수 있다. 즉, 제 2 입력 3상태 인버터(601-2)는 제 2 신호 입력 단자와 제 2 멀티플렉싱 전송 게이트(608-2) 사이에 연결될 수 있다. 이 때, 제 2 입력 3상태 인버터(601-2)는 반전 스캔 인에이블 신호(ISE)가 논리 하이 레벨을 갖고, 스캔 인에이블 신호(SE)가 논리 로우 레벨을 가질 때, 제 2 입력 신호(D2)를 반전하여 제 2 반전 입력 신호(ID2)를 출력할 수 있다. 반면에, 제 2 입력 3상태 인버터(601-2)는 반전 스캔 인에이블 신호(ISE)가 논리 로우 레벨을 갖고, 스캔 인에이블 신호(SE)가 논리 하이 레벨을 가질 때, 제 2 멀티플렉싱 전송 게이트(608-2)를 제 2 신호 입력 단자로부터 차단시킬 수 있다. 제 2 스캔 전송 게이트(609-2)는 제 1 출력 신호(Q1) 또는 제 1 반전 출력 신호(IQ1)를 입력받을 수 있다. 이 때, 제 2 스캔 전송 게이트(609-2)는 스캔 인에이블 신호(SE)가 논리 하이 레벨을 갖고, 반전 스캔 인에이블 신호(ISE)가 논리 로우 레벨을 가질 때, 제 1 출력 신호(Q1) 또는 제 1 반전 출력 신호(IQ1)에 상응하는 연결 신호(CNS)를 출력할 수 있다. 반면에, 제 2 스캔 전송 게이트(609-2)는 스캔 인에이블 신호(SE)가 논리 로우 레벨을 갖고, 반전 스캔 인에이블 신호(ISE)가 논리 하이 레벨을 가질 때, 제 1 출력 신호(Q1) 또는 제 1 반전 출력 신호(IQ1)에 상응하는 연결 신호(CNS)를 출력하지 않을 수 있다. 제 2 멀티플렉싱 전송 게이트(608-2)는 제 2 입력 3상태 인버터(601-2)의 출력 단자 및 제 2 스캔 전송 게이트(609-2)의 출력 단자에 연결될 수 있다. 제 2 멀티플렉싱 전송 게이트(608-2)는 클럭 신호(CK)가 논리 로우 레벨을 갖고, 반전 클럭 신호(ICK)가 논리 하이 레벨을 가질 때, 제 2 반전 입력 신호(ID2) 또는 연결 신호(CNS)를 제 2 멀티플렉싱 신호(MS2)로서 전송할 수 있다. 반면에, 제 2 멀티플렉싱 전송 게이트(608-2)는 클럭 신호(CK)가 논리 하이 레벨을 갖고, 반전 클럭 신호(ICK)가 논리 로우 레벨을 가질 때, 제 2 마스터 인버터(602-2)를 제 2 입력 3상태 인버터(601-2) 및 제 2 스캔 전송 게이트(609-2)로부터 차단시킬 수 있다. 제 2 마스터 인버터(602-2)는 제 2 멀티플렉싱 전송 게이트(608-2)의 출력 단자에 연결될 수 있다. 즉, 제 2 마스터 인버터(602-2)는 제 2 멀티플렉싱 전송 게이트(608-2)와 제 2 전송 게이트(604-2) 사이에 연결될 수 있다. 이 때, 제 2 마스터 인버터(602-2)는 제 2 멀티플렉싱 전송 게이트(608-2)로부터 수신된 제 2 멀티플렉싱 신호(MS2)를 반전하여 제 2 반전 멀티플렉싱 신호(IMS2)를 출력할 수 있다. 제 2 마스터 래치 3상태 인버터(603-2)는 제 2 마스터 인버터(602-2)의 출력 단자와 제 2 멀티플렉싱 전송 게이트(608-2)의 출력 단자 사이에 연결될 수 있다. 이 때, 제 2 마스터 래치 3상태 인버터(603-2)는 클럭 신호(CK)가 논리 하이 레벨을 갖고, 반전 클럭 신호(ICK)가 논리 로우 레벨을 가질 때, 제 2 마스터 인버터(602-2)로부터 수신된 제 2 반전 멀티플렉싱 신호(IMS2)를 반전하여 제 2 멀티플렉싱 신호(MS2)를 출력할 수 있다. 반면에, 제 2 마스터 래치 3상태 인버터(603-2)는 클럭 신호(CK)가 논리 로우 레벨을 갖고, 반전 클럭 신호(ICK)가 논리 하이 레벨을 가질 때, 제 2 멀티플렉싱 전송 게이트(608-2)의 출력 단자를 제 2 마스터 인버터(602-2)의 출력 단자로부터 차단시킬 수 있다.
제 2 전송 게이트(604-2)는 제 2 마스터 인버터(602-2)의 출력 단자에 연결될 수 있다. 즉, 제 2 전송 게이트(604-2)는 제 2 마스터 인버터(602-2)와 제 2 슬레이브 인버터(605-2) 사이에 연결될 수 있다. 제 2 전송 게이트(604-2)는 클럭 신호(CK)가 논리 하이 레벨을 갖고, 반전 클럭 신호(ICK)가 논리 로우 레벨을 가질 때, 제 2 마스터 인버터(602-2)로부터 수신된 제 2 반전 멀티플렉싱 신호(IMS2)를 전송할 수 있다. 반면에, 제 2 전송 게이트(604-2)는 클럭 신호(CK)가 논리 로우 레벨을 갖고, 반전 클럭 신호(ICK)가 논리 하이 레벨을 가질 때, 제 2 슬레이브 인버터(605-2)를 제 2 마스터 인버터(602-2)로부터 차단시킬 수 있다. 제 2 슬레이브 인버터(605-2)는 제 2 전송 게이트(604-2)의 출력 단자에 연결될 수 있다. 즉, 제 2 슬레이브 인버터(605-2)는 제 2 전송 게이트(604-2)와 제 2 출력 인버터(606-2) 사이에 연결될 수 있다. 제 2 슬레이브 인버터(605-2)는 제 2 전송 게이트(604-2)로부터 수신된 제 2 반전 멀티플렉싱 신호(IMS2)를 반전하여 제 2 멀티플렉싱 신호(MS2)를 출력할 수 있다. 제 2 출력 인버터(606-2)는 제 2 슬레이브 인버터(605-2)의 출력 단자에 연결될 수 있다. 즉, 제 2 출력 인버터(606-2)는 제 2 슬레이브 인버터(605-2)와 제 2 출력 신호(Q2)가 출력되는 제 2 신호 출력 단자 사이에 연결될 수 있다. 제 2 출력 인버터(606-2)는 제 2 슬레이브 인버터(605-2)로부터 수신된 제 2 멀티플렉싱 신호(MS2)를 반전하여 제 2 반전 멀티플렉싱 신호(IMS2)를 제 2 신호 출력 단자를 통해 제 2 출력 신호(Q2)로서 출력할 수 있다. 제 2 슬레이브 래치 3상태 인버터(607-2)는 제 2 슬레이브 인버터(605-2)의 출력 단자와 제 2 전송 게이트(604-2)의 출력 단자 사이에 연결될 수 있다. 이 때, 제 2 슬레이브 래치 3상태 인버터(607-2)는 클럭 신호(CK)가 논리 로우 레벨을 갖고, 반전 클럭 신호(ICK)가 논리 하이 레벨을 가질 때, 제 2 슬레이브 인버터(605-2)로부터 수신된 제 2 멀티플렉싱 신호(MS2)를 반전하여 제 2 반전 멀티플렉싱 신호(IMS2)를 출력할 수 있다. 반면에, 제 2 슬레이브 래치 3상태 인버터(607-2)는 클럭 신호(CK)가 논리 하이 레벨을 갖고, 반전 클럭 신호(ICK)가 논리 로우 레벨을 가질 때, 제 2 전송 게이트(604-2)의 출력 단자를 제 2 슬레이브 인버터(605-2)의 출력 단자로부터 차단시킬 수 있다. 한편, 도 17에서는 선택 인버터(610)가 제 1 플립플롭(600-1)에 위치하는 것으로 도시되어 있으나, 실시예에 따라, 선택 인버터(610)는 제 2 플립플롭(600-2)에 위치할 수 있음은 당연하다.
도 18은 도 11의 집적 회로의 스캔 체인 회로에 포함된 멀티-비트 플립플롭 블록의 또 다른 예를 나타내는 블록도이다.
도 18을 참조하면, 스캔 체인 회로(430)은 멀티-비트 플립플롭 블록(700)들을 포함하고, 멀티-비트 플립플롭 블록(700)들 각각은 단일 인버터(760) 및 플립플롭들(700-1, ..., 700-n)을 포함할 수 있다. 다만, 도 18에서는 하나의 멀티-비트 플립플롭 블록(700)만이 도시되어 있다. 플립플롭들(700-1, ..., 700-n)은 클럭 신호(CK)의 상승 에지에서 트리거될 수 있다. 다만, 설명의 편의를 위하여, 도 18에서는 멀티-비트 플립플롭 블록(700)이 단일 인버터(760), 제 1 플립플롭(700-1) 및 제 2 플립플롭(700-2)을 포함하는 것으로 도시되어 있다. 도 18에 도시된 바와 같이, 제 1 플립플롭(700-1)은 단일 인버터(760)에 연결되어 클럭 신호(CK)와 클럭 신호(CK)가 반전된 반전 클럭 신호(ICK)를 수신할 수 있다. 이 때, 스캔 인에이블 신호(SE)가 논리 로우 레벨을 갖는 경우, 제 1 플립플롭(700-1)은 클럭 신호(CK)의 상승 에지 즉, 반전 클럭 신호(ICK)의 하강 에지에서 래치된 제 1 입력 신호(D1)를 제 1 출력 신호(Q1)로서 출력할 수 있다. 반면에, 스캔 인에이블 신호(SE)가 논리 하이 레벨을 갖는 경우, 제 1 플립플롭(700-1)은 클럭 신호(CK)의 상승 에지 즉, 반전 클럭 신호(ICK)의 하강 에지에서 래치된 스캔 테스트 신호(SI)를 제 1 출력 신호(Q1)로서 출력할 수 있다. 한편, 제 2 플립플롭(700-2)은 클럭 신호(CK)의 상승 에지 즉, 반전 클럭 신호(ICK)의 하강 에지에서 래치된 제 1 출력 신호(Q1) 또는 제 1 반전 출력 신호(IQ1)를 제 2 출력 신호(Q2)로서 출력할 수 있다. 즉, 멀티-비트 플립플롭 블록(700)은 정상 동작 모드와 스캔 테스트 모드에서 제 1 플립플롭(700-1)과 제 2 플립플롭(700-2)을 직접 연결시키거나 또는 소정의 버퍼, 소정의 인버터를 거쳐 연결시켜 종속적으로 동작시킬 수 있다. 한편, 도 18에 도시된 바와 같이, 제 1 플립플롭(700-1)은 제 1 마스터 래치부(720-1), 제 1 슬레이브 래치부(740-1) 및 제 1 멀티플렉서부(780)를 포함하고, 클럭 신호(CK) 및 반전 클럭 신호(ICK)를 기초로 제 1 마스터 래치부(720-1) 및 제 1 슬레이브 래치부(740-1)를 동작시킬 수 있다. 또한, 제 2 플립플롭(700-2)은 제 2 마스터 래치부(720-2) 및 제 2 슬레이브 래치부(740-2)를 포함하고, 클럭 신호(CK) 및 반전 클럭 신호(ICK)를 기초로 제 2 마스터 래치부(720-2) 및 제 2 슬레이브 래치부(740-2)를 동작시킬 수 있다. 다만, 플립플롭들(700-1, ..., 700-n) 내에서의 마스터 래치부와 슬레이브 래치부 사이의 동작에 대해서는 상술한 바 있으므로, 그에 대한 중복되는 설명은 생략하기로 한다. 한편, 제 1 플립플롭(700-1)과 제 2 플립플롭(700-2)은 리셋 기능 및/또는 셋 기능을 포함할 수 있고, 실시예에 따라, 제 1 플립플롭(700-1)과 제 2 플립플롭(700-2)은 리텐션 기능을 더 포함할 수 있다.
도 19는 도 11의 집적 회로의 스캔 체인 회로에 포함된 멀티-비트 플립플롭 블록의 또 다른 예를 나타내는 회로도이다.
도 19를 참조하면, 스캔 체인 회로(430)는 멀티-비트 플립플롭 블록(700)들을 포함하고, 멀티-비트 플립플롭 블록(700)들 각각은 단일 인버터(760), 제 1 플립플롭(700-1) 및 제 2 플립플롭(700-2)을 포함할 수 있다. 다만, 설명의 편의를 위해, 도 19에서는 하나의 멀티-비트 플립플롭 블록(700)만이 도시되어 있다. 제 1 플립플롭(700-1)은 클럭 신호(CK)의 상승 에지 즉, 반전 클럭 신호(ICK)의 하강 에지에서 래치되는 제 1 입력 신호(D1) 또는 스캔 테스트 신호(SI)를 제 1 출력 신호(Q1)로서 출력할 수 있고, 제 2 플립플롭(700-2)은 클럭 신호(CK)의 상승 에지 즉, 반전 클럭 신호(ICK)의 하강 에지에서 래치되는 제 1 출력 신호(Q1) 또는 제 1 반전 출력 신호(IQ1)를 제 2 출력 신호(Q2)로서 출력할 수 있다. 한편, 도 19에 도시된 멀티-비트 플립플롭 블록(700)의 구체적인 구성은 예시적인 것으로서, 멀티-비트 플립플롭 블록(700)의 구성이 그에 한정되지는 않는다. 한편, 제 1 플립플롭(700-1)에서의 제 1 마스터 래치부(720-1)와 제 1 슬레이브 래치부(740-1) 사이의 동작 및 제 2 플립플롭(700-2)에서의 제 2 마스터 래치부(720-2)와 제 2 슬레이브 래치부(740-2) 사이의 동작은 상술한 바 있으므로, 그에 대한 중복되는 설명은 생략하기로 한다.
제 1 플립플롭(700-1)은 선택 인버터(710), 제 1 입력 3상태 인버터(701), 제 1 스캔 3상태 인버터(709), 제 1 멀티플렉싱 전송 게이트(708-1), 제 1 마스터 인버터(702-1), 제 1 마스터 래치 3상태 인버터(703-1), 제 1 전송 게이트(704-1), 제 1 슬레이브 인버터(705-1), 제 1 출력 인버터(706-1) 및 제 1 슬레이브 래치 3상태 인버터(707-1)를 포함할 수 있다. 선택 인버터(710)는 스캔 인에이블 신호(SE)가 인가되는 스캔 인에이블 신호 입력 단자에 연결되고, 스캔 인에이블 신호(SE)를 반전하여 반전 스캔 인에이블 신호(ISE)를 출력할 수 있다. 제 1 입력 3상태 인버터(701)는 제 1 입력 신호(D1)가 인가되는 제 1 신호 입력 단자에 연결될 수 있다. 즉, 제 1 입력 3상태 인버터(701)는 제 1 신호 입력 단자와 제 1 멀티플렉싱 전송 게이트(708-1) 사이에 연결될 수 있다. 이 때, 제 1 입력 3상태 인버터(701)는 반전 스캔 인에이블 신호(ISE)가 논리 하이 레벨을 갖고, 스캔 인에이블 신호(SE)가 논리 로우 레벨을 가질 때, 제 1 입력 신호(D1)를 반전하여 제 1 반전 입력 신호(ID1)를 출력할 수 있다. 반면에, 제 1 입력 3상태 인버터(701)는 반전 스캔 인에이블 신호(ISE)가 논리 로우 레벨을 갖고, 스캔 인에이블 신호(SE)가 논리 하이 레벨을 가질 때, 제 1 멀티플렉싱 전송 게이트(708-1)를 제 1 신호 입력 단자로부터 차단시킬 수 있다. 제 1 스캔 3상태 인버터(709)는 스캔 테스트 신호(SI)가 인가되는 스캔 입력 단자에 연결될 수 있다. 즉, 제 1 스캔 3상태 인버터(709)는 스캔 입력 단자와 제 1 멀티플렉싱 전송 게이트(708-1) 사이에 연결될 수 있다. 이 때, 제 1 스캔 3상태 인버터(709)는 스캔 인에이블 신호(SE)가 논리 하이 레벨을 갖고, 반전 스캔 인에이블 신호(ISE)가 논리 로우 레벨을 가질 때, 스캔 테스트 신호(SI)를 반전하여 반전 스캔 테스트 신호(ISI)를 출력할 수 있다. 반면에, 제 1 스캔 3상태 인버터(709)는 스캔 인에이블 신호(SE)가 논리 로우 레벨을 갖고, 반전 스캔 인에이블 신호(ISE)가 논리 하이 레벨을 가질 때, 제 1 멀티플렉싱 전송 게이트(708-1)를 스캔 입력 단자로부터 차단시킬 수 있다. 제 1 멀티플렉싱 전송 게이트(708-1)는 제 1 입력 3상태 인버터(701)의 출력 단자 및 제 1 스캔 3상태 인버터(709)의 출력 단자에 연결될 수 있다. 제 1 멀티플렉싱 전송 게이트(708-1)는 클럭 신호(CK)가 논리 로우 레벨을 갖고, 반전 클럭 신호(ICK)가 논리 하이 레벨을 가질 때, 제 1 반전 입력 신호(ID1) 또는 반전 스캔 테스트 신호(ISI)를 제 1 멀티플렉싱 신호(MS1)로서 전송할 수 있다. 반면에, 제 1 멀티플렉싱 전송 게이트(708-1)는 클럭 신호(CK)가 논리 하이 레벨을 갖고, 반전 클럭 신호(ICK)가 논리 로우 레벨을 가질 때, 제 1 마스터 인버터(702-1)를 제 1 입력 3상태 인버터(701) 및 제 1 스캔 3상태 인버터(709)로부터 차단시킬 수 있다. 제 1 마스터 인버터(702-1)는 제 1 멀티플렉싱 전송 게이트(708-1)의 출력 단자에 연결될 수 있다. 즉, 제 1 마스터 인버터(702-1)는 제 1 멀티플렉싱 전송 게이트(708-1)와 제 1 전송 게이트(704-1) 사이에 연결될 수 있다. 이 때, 제 1 마스터 인버터(702-1)는 제 1 멀티플렉싱 전송 게이트(708-1)로부터 수신된 제 1 멀티플렉싱 신호(MS1)를 반전하여 제 1 반전 멀티플렉싱 신호(IMS1)를 출력할 수 있다. 제 1 마스터 래치 3상태 인버터(703-1)는 제 1 마스터 인버터(702-1)의 출력 단자와 제 1 멀티플렉싱 전송 게이트(708-1)의 출력 단자 사이에 연결될 수 있다. 이 때, 제 1 마스터 래치 3상태 인버터(703-1)는 클럭 신호(CK)가 논리 하이 레벨을 갖고, 반전 클럭 신호(ICK)가 논리 로우 레벨을 가질 때, 제 1 마스터 인버터(702-1)로부터 수신된 제 1 반전 멀티플렉싱 신호(IMS1)를 반전하여 제 1 멀티플렉싱 신호(MS1)를 출력할 수 있다. 반면에, 제 1 마스터 래치 3상태 인버터(703-1)는 클럭 신호(CK)가 논리 로우 레벨을 갖고, 반전 클럭 신호(ICK)가 논리 하이 레벨을 가질 때, 제 1 멀티플렉싱 전송 게이트(708-1)의 출력 단자를 제 1 마스터 인버터(702-1)의 출력 단자로부터 차단시킬 수 있다.
제 1 전송 게이트(704-1)는 제 1 마스터 인버터(702-1)의 출력 단자에 연결될 수 있다. 즉, 제 1 전송 게이트(704-1)는 제 1 마스터 인버터(702-1)와 제 1 슬레이브 인버터(705-1) 사이에 연결될 수 있다. 제 1 전송 게이트(704-1)는 클럭 신호(CK)가 논리 하이 레벨을 갖고, 반전 클럭 신호(ICK)가 논리 로우 레벨을 가질 때, 제 1 마스터 인버터(702-1)로부터 수신된 제 1 반전 멀티플렉싱 신호(IMS1)를 전송할 수 있다. 반면에, 제 1 전송 게이트(704-1)는 클럭 신호(CK)가 논리 로우 레벨을 갖고, 반전 클럭 신호(ICK)가 논리 하이 레벨을 가질 때, 제 1 슬레이브 인버터(705-1)를 제 1 마스터 인버터(702-1)로부터 차단시킬 수 있다. 제 1 슬레이브 인버터(705-1)는 제 1 전송 게이트(704-1)의 출력 단자에 연결될 수 있다. 즉, 제 1 슬레이브 인버터(705-1)는 제 1 전송 게이트(704-1)와 제 1 출력 인버터(706-1) 사이에 연결될 수 있다. 제 1 슬레이브 인버터(705-1)는 제 1 전송 게이트(704-1)로부터 수신된 제 1 반전 멀티플렉싱 신호(IMS1)를 반전하여 제 1 멀티플렉싱 신호(MS1)를 출력할 수 있다. 제 1 출력 인버터(706-1)는 제 1 슬레이브 인버터(705-1)의 출력 단자에 연결될 수 있다. 즉, 제 1 출력 인버터(706-1)는 제 1 슬레이브 인버터(705-1)와 제 1 출력 신호(Q1)가 출력되는 제 1 신호 출력 단자 사이에 연결될 수 있다. 제 1 출력 인버터(706-1)는 제 1 슬레이브 인버터(705-1)로부터 수신된 제 1 멀티플렉싱 신호(MS1)를 반전하여 제 1 반전 멀티플렉싱 신호(IMS1)를 제 1 신호 출력 단자를 통해 제 1 출력 신호(Q1)로서 출력할 수 있다. 제 1 슬레이브 래치 3상태 인버터(707-1)는 제 1 슬레이브 인버터(705-1)의 출력 단자와 제 1 전송 게이트(704-1)의 출력 단자 사이에 연결될 수 있다. 이 때, 제 1 슬레이브 래치 3상태 인버터(707-1)는 클럭 신호(CK)가 논리 로우 레벨을 갖고, 반전 클럭 신호(ICK)가 논리 하이 레벨을 가질 때, 제 1 슬레이브 인버터(705-1)로부터 수신된 제 1 멀티플렉싱 신호(MS1)를 반전하여 제 1 반전 멀티플렉싱 신호(IMS1)를 출력할 수 있다. 반면에, 제 1 슬레이브 래치 3상태 인버터(707-1)는 클럭 신호(CK)가 논리 하이 레벨을 갖고, 반전 클럭 신호(ICK)가 논리 로우 레벨을 가질 때, 제 1 전송 게이트(704-1)의 출력 단자를 제 1 슬레이브 인버터(705-1)의 출력 단자로부터 차단시킬 수 있다.
제 2 플립플롭(700-2)은 제 2 연결 3상태 인버터(708-2), 제 2 마스터 인버터(702-2), 제 2 마스터 래치 3상태 인버터(703-2), 제 2 전송 게이트(704-2), 제 2 슬레이브 인버터(705-2), 제 2 출력 인버터(706-2) 및 제 2 슬레이브 래치 3상태 인버터(707-2)를 포함할 수 있다. 제 2 연결 3상태 인버터(708-2)는 제 1 출력 신호(Q1) 또는 제 1 반전 출력 신호(IQ1)를 입력받을 수 있다. 이 때, 제 2 연결 3상태 인버터(708-2)는 클럭 신호(CK)가 논리 로우 레벨을 갖고, 반전 클럭 신호(ICK)가 논리 하이 레벨을 가질 때, 제 1 출력 신호(Q1) 또는 제 1 반전 출력 신호(IQ1)에 상응하는 연결 신호(CNS)를 반전한 반전 연결 신호(ICNS)를 출력할 수 있다. 반면에, 제 2 연결 3상태 인버터(708-2)는 클럭 신호(CK)가 논리 하이 레벨을 갖고, 반전 클럭 신호(ICK)가 논리 로우 레벨을 가질 때, 제 1 출력 신호(Q1) 또는 제 1 반전 출력 신호(IQ1)에 상응하는 연결 신호(CNS)를 반전한 반전 연결 신호(ICNS)를 출력하지 않을 수 있다. 제 2 마스터 인버터(702-2)는 제 2 연결 3상태 인버터(708-2)의 출력 단자에 연결될 수 있다. 즉, 제 2 마스터 인버터(702-2)는 제 2 연결 3상태 인버터(708-2)와 제 2 전송 게이트(704-2) 사이에 연결될 수 있다. 이 때, 제 2 마스터 인버터(702-2)는 제 2 연결 3상태 인버터(708-2)로부터 수신된 반전 연결 신호(ICNS)를 반전하여 연결 신호(CNS)를 출력할 수 있다. 제 2 마스터 래치 3상태 인버터(703-2)는 제 2 마스터 인버터(702-2)의 출력 단자와 제 2 연결 3상태 인버터(708-2)의 출력 단자 사이에 연결될 수 있다. 이 때, 제 2 마스터 래치 3상태 인버터(703-2)는 클럭 신호(CK)가 논리 하이 레벨을 갖고, 반전 클럭 신호(ICK)가 논리 로우 레벨을 가질 때, 제 2 마스터 인버터(702-2)로부터 수신된 연결 신호(CNS)를 반전하여 반전 연결 신호(ICNS)를 출력할 수 있다. 반면에, 제 2 마스터 래치 3상태 인버터(703-2)는 클럭 신호(CK)가 논리 로우 레벨을 갖고, 반전 클럭 신호(ICK)가 논리 하이 레벨을 가질 때, 제 2 연결 3상태 인버터(708-2)의 출력 단자를 제 2 마스터 인버터(702-2)의 출력 단자로부터 차단시킬 수 있다.
제 2 전송 게이트(704-2)는 제 2 마스터 인버터(702-2)의 출력 단자에 연결될 수 있다. 즉, 제 2 전송 게이트(704-2)는 제 2 마스터 인버터(702-2)와 제 2 슬레이브 인버터(705-2) 사이에 연결될 수 있다. 제 2 전송 게이트(704-2)는 클럭 신호(CK)가 논리 하이 레벨을 갖고, 반전 클럭 신호(ICK)가 논리 로우 레벨을 가질 때, 제 2 마스터 인버터(702-2)로부터 수신된 연결 신호(CNS)를 전송할 수 있다. 반면에, 제 2 전송 게이트(704-2)는 클럭 신호(CK)가 논리 로우 레벨을 갖고, 반전 클럭 신호(ICK)가 논리 하이 레벨을 가질 때, 제 2 슬레이브 인버터(705-2)를 제 2 마스터 인버터(702-2)로부터 차단시킬 수 있다. 제 2 슬레이브 인버터(705-2)는 제 2 전송 게이트(704-2)의 출력 단자에 연결될 수 있다. 즉, 제 2 슬레이브 인버터(705-2)는 제 2 전송 게이트(704-2)와 제 2 출력 인버터(706-2) 사이에 연결될 수 있다. 제 2 슬레이브 인버터(705-2)는 제 2 전송 게이트(704-2)로부터 수신된 연결 신호(CNS)를 반전하여 반전 연결 신호(ICNS)를 출력할 수 있다. 제 2 출력 인버터(706-2)는 제 2 슬레이브 인버터(705-2)의 출력 단자에 연결될 수 있다. 즉, 제 2 출력 인버터(706-2)는 제 2 슬레이브 인버터(705-2)와 제 2 출력 신호(Q2)가 출력되는 제 2 신호 출력 단자 사이에 연결될 수 있다. 제 2 출력 인버터(706-2)는 제 2 슬레이브 인버터(705-2)로부터 수신된 반전 연결 신호(ICNS)를 반전하여 연결 신호(CNS)를 제 2 신호 출력 단자를 통해 제 2 출력 신호(Q2)로서 출력할 수 있다. 제 2 슬레이브 래치 3상태 인버터(707-2)는 제 2 슬레이브 인버터(705-2)의 출력 단자와 제 2 전송 게이트(704-2)의 출력 단자 사이에 연결될 수 있다. 이 때, 제 2 슬레이브 래치 3상태 인버터(707-2)는 클럭 신호(CK)가 논리 로우 레벨을 갖고, 반전 클럭 신호(ICK)가 논리 하이 레벨을 가질 때, 제 2 슬레이브 인버터(705-2)로부터 수신된 반전 연결 신호(ICNS)를 반전하여 연결 신호(CNS)를 출력할 수 있다. 반면에, 제 2 슬레이브 래치 3상태 인버터(707-2)는 클럭 신호(CK)가 논리 하이 레벨을 갖고, 반전 클럭 신호(ICK)가 논리 로우 레벨을 가질 때, 제 2 전송 게이트(704-2)의 출력 단자를 제 2 슬레이브 인버터(705-2)의 출력 단자로부터 차단시킬 수 있다. 이와 같이, 멀티-비트 플립플롭 블록(700)들 각각은 직접 연결되거나 적어도 하나 이상의 버퍼 또는 적어도 하나 이상의 인버터를 거쳐 연결되는 제 1 플립플롭(700-1)과 제 2 플립플롭(700-2)을 포함하기 때문에, 싱크로나이저(synchronizer)나 제 1 플립플롭(700-1)과 제 2 플립플롭(700-2) 사이에 버퍼 또는 인버터 제외한 다른 논리 소자가 없는 구조에 적용될 수 있다. 이에, 멀티-비트 플립플롭 블록(700)들을 포함하는 스캔 체인 회로(430)는 소비 전력뿐 만 아니라 이를 포함하는 집적 회로(예를 들어, 시스템 온-칩)의 칩 면적도 줄일 수 있다.
도 20은 본 발명의 실시예들에 따른 집적 회로 테스트 시스템을 나타내는 블록도이다.
도 20을 참조하면, 집적 회로 테스트 시스템(1000)은 테스트 컨트롤러(1020), 제 1 내지 제 k(단, k는 1이상의 정수) 집적 회로들(1040-1, ..., 1040-k), 메모리 장치(1060), 테스트 데이터 제너레이터(1070) 및 테스트 결과 제너레이터(1080)를 포함할 수 있다. 이 때, 제 1 내지 제 k 집적 회로들(1040-1, ..., 1040-k) 각각은 조합 로직 회로 및 스캔 체인 회로를 포함하는데, 스캔 체인 회로는 플립플롭들을 포함하고, 플립플롭들은 조합 로직 회로에 연결되어 스캔 경로를 형성할 수 있다. 실시예에 따라, 제 1 내지 제 k 집적 회로들(1040-1, ..., 1040-k) 각각은 시스템 온-칩으로 구현될 수 있다.
테스트 컨트롤러(1020)는 제 1 내지 제 k 집적 회로들(1040-1, ..., 1040-k), 메모리 장치(1060), 테스트 데이터 제너레이터(1070) 및 테스트 결과 제너레이터(1080)을 제어함으로써, 제 1 내지 제 k 집적 회로들(1040-1, ..., 1040-k) 각각에 대한 스캔 테스트를 제어할 수 있다. 이 때, 집적 회로 테스트 시스템(1000)은 제 1 내지 제 k 집적 회로들(1040-1, ..., 1040-k) 각각에 대하여, 스캔 체인 회로에 테스트 패턴을 순차적으로 로드하는 쉬프트-인 동작을 수행하고, 로드된 테스트 패턴에 기초한 조합 로직 회로의 결과 값을 스캔 체인 회로에 저장하는 캡쳐 동작을 수행하며, 스캔 체인 회로에 저장된 결과 값을 순차적으로 출력되는 쉬프트-아웃 동작을 수행함으로써 스캔 테스트를 수행할 수 있다. 제 1 내지 제 k 집적 회로들(1040-1, ..., 1040-k) 각각에 포함된 스캔 체인 회로는 클럭 신호를 공유하는 멀티-비트 플립플롭 블록들을 포함하고, 상기 멀티-비트 플립플롭 블록들 각각은 플립플롭들 및 상기 플립플롭들을 동작시키기 위한 클럭 신호와 클럭 신호가 반전된 반전 클럭 신호를 제공하는 단일 인버터를 포함할 수 있다. 이 때, 제 1 내지 제 k 집적 회로들(1040-1, ..., 1040-k) 각각에 포함된 스캔 체인 회로 내에서 플립플롭들은 클럭 신호의 상승 에지 즉, 반전 클럭 신호의 하강 에지에서 트리거될 수 있다. 다만, 이에 대해서는 상술한 바 있으므로, 그에 대한 중복되는 설명은 생략하기로 한다.
메모리 장치(1060)는 집적 회로 테스트 시스템(1000)이 스캔 테스트를 수행하는 데 필요한 데이터를 저장할 수 있다. 구체적으로, 메모리 장치(1060)는 테스트 데이터 제너레이터(1070)에 의해 생성되어 제 1 내지 제 k 집적 회로들(1040-1, ..., 1040-k) 각각에 포함된 스캔 체인 회로에 인가되는 테스트 패턴, 스캔 체인 회로를 거쳐 출력되는 상기 테스트 패턴에 기초한 조합 로직 회로의 결과 값, 상기 결과 값과 비교되는 기준 패턴, 상기 결과 값과 기준 패턴이 비교됨으로써 테스트 결과 제너레이터(1080)로부터 출력되는 테스트 결과 등을 저장할 수 있다. 예를 들어, 메모리 장치(1060)는 이피롬(Erasable Programmable Read-Only Memory; EPROM) 장치, 이이피롬(Electrically Erasable Programmable Read-Only Memory; EEPROM) 장치, 플래시 메모리 장치(flash memory device), 피램(Phase Change Random Access Memory; PRAM) 장치, 알램(Resistance Random Access Memory; RRAM) 장치, 엔에프지엠(Nano Floating Gate Memory; NFGM) 장치, 폴리머램(Polymer Random Access Memory; PoRAM) 장치, 엠램(Magnetic Random Access Memory; MRAM), 에프램(Ferroelectric Random Access Memory; FRAM) 장치 등과 같은 비휘발성 메모리 장치 및/또는 디램(Dynamic Random Access Memory; DRAM) 장치, 에스램(Static Random Access Memory; SRAM) 장치, 모바일 DRAM 장치 등과 같은 휘발성 메모리 장치를 포함할 수 있다. 실시예에 따라, 집적 회로 테스트 시스템(1000)은 솔리드 스테이트 드라이브(Solid State Drive; SSD), 하드 디스크 드라이브(Hard Disk Drive; HDD), 씨디롬(CD-ROM) 등과 같은 저장 장치를 더 포함할 수도 있다.
테스트 데이터 제너레이터(1070)는 제 1 내지 제 k 집적 회로들(1040-1, ..., 1040-k) 각각에 포함된 스캔 체인 회로에 인가되는 테스트 패턴을 생성할 수 있다. 테스트 결과 제너레이터(1080)는 제 1 내지 제 k 집적 회로들(1040-1, ..., 1040-k) 각각에서 스캔 체인 회로에 테스트 패턴이 순차적으로 로드되는 쉬프트-인 동작, 로드된 테스트 패턴에 기초한 조합 로직 회로의 결과 값이 스캔 체인 회로에 저장되는 캡쳐 동작 및 스캔 체인 회로에 저장된 결과 값이 순차적으로 출력되는 쉬프트-아웃 동작이 수행됨으로써 출력되는 상기 결과 값을 기준 패턴과 비교함으로써 테스트 결과를 생성할 수 있다. 예를 들어, 상기 결과 값이 기준 패턴과 일치하는 경우, 테스트 결과 제너레이터(1080)는 조합 로직 회로에 결함이 없음을 나타내는 테스트 결과를 출력할 수 있고, 상기 결과 값이 기준 패턴과 일치하지 않는 경우, 테스트 결과 제너레이터(1080)는 조합 로직 회로에 결함이 있음을 나타내는 테스트 결과를 출력할 수 있다. 한편, 집적 회로 테스트 시스템(1000)은 보다 정확한 테스트 결과를 도출하기 위해 제 1 내지 제 k 집적 회로들(1040-1, ..., 1040-k) 각각에 대한 스캔 테스트를 복수 회에 걸쳐 반복할 수 있다. 이상, 멀티-비트 플립플롭, 스캔 체인 회로 및 집적 회로 테스트 시스템에 대해 도면을 참조하여 설명하였으나, 멀티-비트 플립플롭, 스캔 체인 회로 및 집적 회로 테스트 시스템의 구조들(즉, 구성 요소들)은 본 발명의 사상 및 영역을 벗어나지 않는 범위 내에서 다양하게 수정 및 변경될 수 있다.
본 발명은 멀티-비트 플립플롭, 스캔 체인 회로 및 이들을 포함하는 집적 회로(예를 들어, 시스템 온-칩 등)에 적용될 수 있다. 예를 들어, 본 발명은 개인용 컴퓨터(PC), 워크스테이션, 노트북, 게임 콘솔, 휴대폰, 스마트폰, 스마트패드, 타블렛PC, 피디에이(personal digital assistants; PDA), 피엠피(portable multimedia player; PMP), MP3 플레이어 등에 구비되는 다양한 집적 회로에 적용될 수 있다.
이상에서는 본 발명의 실시예들을 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
10: 멀티-비트 플립플롭 100: 멀티-비트 플립플롭 블록
100-1: 제 1 플립플롭 100-2: 제 2 플립플롭
120-1: 제 1 마스터 래치부 120-2: 제 2 마스터 래치부
140-1: 제 1 슬레이브 래치부 140-2: 제 2 슬레이브 래치부
160: 단일 인버터 400: 집적 회로
410: 조합 로직 회로 430: 스캔 체인 회로
435: 플립플롭 500: 멀티-비트 플립플롭 블록
500-1: 제 1 플립플롭 500-2: 제 2 플립플롭
520-1: 제 1 마스터 래치부 520-2: 제 2 마스터 래치부
540-1: 제 1 슬레이브 래치부 540-2: 제 2 슬레이브 래치부
560: 단일 인버터 580-1: 제 1 멀티플렉서부
580-2: 제 2 멀티플렉서부

Claims (20)

  1. 클럭 신호를 공유하는 멀티-비트 플립플롭 블록들을 포함하고,
    상기 멀티-비트 플립플롭 블록들 각각은
    상기 클럭 신호를 반전하여 반전 클럭 신호를 생성하는 단일 인버터; 및
    마스터 래치부 및 슬레이브 래치부를 포함하고, 상기 클럭 신호 및 상기 반전 클럭 신호를 기초로 상기 마스터 래치부 및 상기 슬레이브 래치부를 동작시키며, 상기 클럭 신호의 상승 에지에서 트리거(trigger)되는 플립플롭들을 포함하는 멀티-비트 플립플롭.
  2. 제 1 항에 있어서, 상기 플립플롭들은 제 1 플립플롭 및 제 2 플립플롭을 포함하고, 상기 제 1 플립플롭은 상기 클럭 신호의 상기 상승 에지에서 래치되는 제 1 입력 신호를 제 1 출력 신호로서 출력하고, 상기 제 2 플립플롭은 상기 클럭 신호의 상기 상승 에지에서 래치되는 제 2 입력 신호를 제 2 출력 신호로서 출력하는 멀티-비트 플립플롭.
  3. 제 2 항에 있어서, 상기 제 1 플립플롭은
    상기 제 1 입력 신호가 인가되는 제 1 신호 입력 단자에 연결되고, 상기 클럭 신호가 논리 로우(low) 레벨을 갖고 상기 반전 클럭 신호가 논리 하이(high) 레벨을 가질 때, 상기 제 1 입력 신호를 반전하여 제 1 반전 입력 신호를 출력하는 제 1 입력 3상태 인버터;
    상기 제 1 입력 3상태 인버터의 출력 단자에 연결되고, 상기 제 1 입력 3상태 인버터로부터 수신된 상기 제 1 반전 입력 신호를 반전하여 상기 제 1 입력 신호를 출력하는 제 1 마스터 인버터;
    상기 제 1 마스터 인버터의 출력 단자와 상기 제 1 입력 3상태 인버터의 상기 출력 단자 사이에 연결되고, 상기 클럭 신호가 논리 하이 레벨을 갖고 상기 반전 클럭 신호가 논리 로우 레벨을 가질 때, 상기 제 1 마스터 인버터로부터 수신된 상기 제 1 입력 신호를 반전하여 상기 제 1 반전 입력 신호를 출력하는 제 1 마스터 래치 3상태 인버터;
    상기 제 1 마스터 인버터의 상기 출력 단자에 연결되고, 상기 클럭 신호가 논리 하이 레벨을 갖고 상기 반전 클럭 신호가 논리 로우 레벨을 가질 때, 상기 제 1 마스터 인버터로부터 수신된 상기 제 1 입력 신호를 전송하는 제 1 전송 게이트;
    상기 제 1 전송 게이트의 출력 단자에 연결되고, 상기 제 1 전송 게이트로부터 수신된 상기 제 1 입력 신호를 반전하여 상기 제 1 반전 입력 신호를 출력하는 제 1 슬레이브 인버터;
    상기 제 1 슬레이브 인버터의 출력 단자와 상기 제 1 전송 게이트의 상기 출력 단자 사이에 연결되고, 상기 클럭 신호가 논리 로우 레벨을 갖고 상기 반전 클럭 신호가 논리 하이 레벨을 가질 때, 상기 제 1 슬레이브 인버터로부터 수신된 상기 제 1 반전 입력 신호를 반전하여 상기 제 1 입력 신호를 출력하는 제 1 슬레이브 래치 3상태 인버터; 및
    상기 제 1 슬레이브 인버터의 상기 출력 단자에 연결되고, 상기 제 1 슬레이브 인버터로부터 수신된 상기 제 1 반전 입력 신호를 반전하여 상기 제 1 입력 신호를 제 1 신호 출력 단자를 통해 상기 제 1 출력 신호로서 출력하는 제 1 출력 인버터를 포함하는 멀티-비트 플립플롭.
  4. 제 3 항에 있어서, 상기 제 2 플립플롭은
    상기 제 2 입력 신호가 인가되는 제 2 신호 입력 단자에 연결되고, 상기 클럭 신호가 논리 로우 레벨을 갖고 상기 반전 클럭 신호가 논리 하이 레벨을 가질 때, 상기 제 2 입력 신호를 반전하여 제 2 반전 입력 신호를 출력하는 제 2 입력 3상태 인버터;
    상기 제 2 입력 3상태 인버터의 출력 단자에 연결되고, 상기 제 2 입력 3상태 인버터로부터 수신된 상기 제 2 반전 입력 신호를 반전하여 상기 제 2 입력 신호를 출력하는 제 2 마스터 인버터;
    상기 제 2 마스터 인버터의 출력 단자와 상기 제 2 입력 3상태 인버터의 상기 출력 단자 사이에 연결되고, 상기 클럭 신호가 논리 하이 레벨을 갖고 상기 반전 클럭 신호가 논리 로우 레벨을 가질 때, 상기 제 2 마스터 인버터로부터 수신된 상기 제 2 입력 신호를 반전하여 상기 제 2 반전 입력 신호를 출력하는 제 2 마스터 래치 3상태 인버터;
    상기 제 2 마스터 인버터의 상기 출력 단자에 연결되고, 상기 클럭 신호가 논리 하이 레벨을 갖고 상기 반전 클럭 신호가 논리 로우 레벨을 가질 때, 상기 제 2 마스터 인버터로부터 수신된 상기 제 2 입력 신호를 전송하는 제 2 전송 게이트;
    상기 제 2 전송 게이트의 출력 단자에 연결되고, 상기 제 2 전송 게이트로부터 수신된 상기 제 2 입력 신호를 반전하여 상기 제 2 반전 입력 신호를 출력하는 제 2 슬레이브 인버터;
    상기 제 2 슬레이브 인버터의 출력 단자와 상기 제 2 전송 게이트의 상기 출력 단자 사이에 연결되고, 상기 클럭 신호가 논리 로우 레벨을 갖고 상기 반전 클럭 신호가 논리 하이 레벨을 가질 때, 상기 제 2 슬레이브 인버터로부터 수신된 상기 제 2 반전 입력 신호를 반전하여 상기 제 2 입력 신호를 출력하는 제 2 슬레이브 래치 3상태 인버터; 및
    상기 제 2 슬레이브 인버터의 상기 출력 단자에 연결되고, 상기 제 2 슬레이브 인버터로부터 수신된 상기 제 2 반전 입력 신호를 반전하여 상기 제 2 입력 신호를 제 2 신호 출력 단자를 통해 상기 제 2 출력 신호로서 출력하는 제 2 출력 인버터를 포함하는 멀티-비트 플립플롭.
  5. 제 2 항에 있어서, 상기 제 1 및 제 2 플립플롭들은 리셋(reset) 단자를 통해 인가되는 리셋 신호에 응답하여 상기 제 1 및 제 2 출력 신호들을 각각 논리 로우 레벨로 리셋시키는 리셋 기능을 포함하는 멀티-비트 플립플롭.
  6. 제 5 항에 있어서, 상기 제 1 플립플롭은
    상기 제 1 입력 신호가 인가되는 제 1 신호 입력 단자에 연결되고, 상기 클럭 신호가 논리 로우 레벨을 갖고 상기 반전 클럭 신호가 논리 하이 레벨을 가질 때, 상기 제 1 입력 신호를 반전하여 제 1 반전 입력 신호를 출력하는 제 1 입력 3상태 인버터;
    상기 리셋 단자 및 상기 제 1 입력 3상태 인버터의 출력 단자에 연결되고, 상기 제 1 입력 3상태 인버터로부터 수신된 상기 제 1 반전 입력 신호와 상기 리셋 단자로부터 전달된 상기 리셋 신호에 대해 배타적 논리합(XOR) 연산을 수행하여 제 1 연산 신호를 출력하는 제 1 논리 XOR 소자;
    상기 제 1 논리 XOR 소자의 출력 단자와 상기 제 1 입력 3상태 인버터의 상기 출력 단자 사이에 연결되고, 상기 클럭 신호가 논리 하이 레벨을 갖고 상기 반전 클럭 신호가 논리 로우 레벨을 가질 때, 상기 제 1 논리 XOR 소자로부터 수신된 상기 제 1 연산 신호를 반전하여 상기 제 1 반전 입력 신호에 상응하는 제 1 반전 연산 신호를 출력하는 제 1 마스터 래치 3상태 인버터;
    상기 제 1 논리 XOR 소자의 상기 출력 단자에 연결되고, 상기 클럭 신호가 논리 하이 레벨을 갖고 상기 반전 클럭 신호가 논리 로우 레벨을 가질 때, 상기 제 1 논리 XOR 소자로부터 수신된 상기 제 1 연산 신호를 전송하는 제 1 전송 게이트;
    상기 제 1 전송 게이트의 출력 단자에 연결되고, 상기 제 1 전송 게이트로부터 수신된 상기 제 1 연산 신호를 반전하여 상기 제 1 반전 연산 신호를 출력하는 제 1 슬레이브 인버터;
    상기 제 1 슬레이브 인버터의 출력 단자와 상기 제 1 전송 게이트의 상기 출력 단자 사이에 연결되고, 상기 리셋 신호가 논리 로우 레벨을 갖고 상기 클럭 신호가 논리 로우 레벨을 가지며 상기 반전 클럭 신호가 논리 하이 레벨을 가질 때, 상기 제 1 슬레이브 인버터로부터 수신된 상기 제 1 반전 연산 신호를 반전하여 상기 제 1 연산 신호를 출력하며, 상기 리셋 신호가 논리 하이 레벨을 가질 때 상기 제 1 연산 신호를 논리 로우 레벨로 리셋시키는 제 1 슬레이브 래치-리셋 3상태 인버터; 및
    상기 제 1 슬레이브 인버터의 상기 출력 단자에 연결되고, 상기 제 1 슬레이브 인버터로부터 수신된 상기 제 1 반전 연산 신호를 반전하여 상기 제 1 연산 신호를 제 1 신호 출력 단자를 통해 상기 제 1 출력 신호로서 출력하는 제 1 출력 인버터를 포함하는 멀티-비트 플립플롭.
  7. 제 6 항에 있어서, 상기 제 2 플립플롭은
    상기 제 2 입력 신호가 인가되는 제 2 신호 입력 단자에 연결되고, 상기 클럭 신호가 논리 로우 레벨을 갖고 상기 반전 클럭 신호가 논리 하이 레벨을 가질 때, 상기 제 2 입력 신호를 반전하여 제 2 반전 입력 신호를 출력하는 제 2 입력 3상태 인버터;
    상기 리셋 단자 및 상기 제 2 입력 3상태 인버터의 출력 단자에 연결되고, 상기 제 2 입력 3상태 인버터로부터 수신된 상기 제 2 반전 입력 신호와 상기 리셋 단자로부터 전달된 상기 리셋 신호에 대해 XOR 연산을 수행하여 제 2 연산 신호를 출력하는 제 2 논리 XOR 소자;
    상기 제 2 논리 XOR 소자의 출력 단자와 상기 제 2 입력 3상태 인버터의 상기 출력 단자 사이에 연결되고, 상기 클럭 신호가 논리 하이 레벨을 갖고 상기 반전 클럭 신호가 논리 로우 레벨을 가질 때, 상기 제 2 논리 XOR 소자로부터 수신된 상기 제 2 연산 신호를 반전하여 상기 제 2 반전 입력 신호에 상응하는 제 2 반전 연산 신호를 출력하는 제 2 마스터 래치 3상태 인버터;
    상기 제 2 논리 XOR 소자의 상기 출력 단자에 연결되고, 상기 클럭 신호가 논리 하이 레벨을 갖고 상기 반전 클럭 신호가 논리 로우 레벨을 가질 때, 상기 제 2 논리 XOR 소자로부터 수신된 상기 제 2 연산 신호를 전송하는 제 2 전송 게이트;
    상기 제 2 전송 게이트의 출력 단자에 연결되고, 상기 제 2 전송 게이트로부터 수신된 상기 제 2 연산 신호를 반전하여 상기 제 2 반전 연산 신호를 출력하는 제 2 슬레이브 인버터;
    상기 제 2 슬레이브 인버터의 출력 단자와 상기 제 2 전송 게이트의 상기 출력 단자 사이에 연결되고, 상기 리셋 신호가 논리 로우 레벨을 갖고 상기 클럭 신호가 논리 로우 레벨을 가지며 상기 반전 클럭 신호가 논리 하이 레벨을 가질 때, 상기 제 2 슬레이브 인버터로부터 수신된 상기 제 2 반전 연산 신호를 반전하여 상기 제 2 연산 신호를 출력하며, 상기 리셋 신호가 논리 하이 레벨을 가질 때 상기 제 2 연산 신호를 논리 로우 레벨로 리셋시키는 제 2 슬레이브 래치-리셋 3상태 인버터; 및
    상기 제 2 슬레이브 인버터의 상기 출력 단자에 연결되고, 상기 제 2 슬레이브 인버터로부터 수신된 상기 제 2 반전 연산 신호를 반전하여 상기 제 2 연산 신호를 제 2 신호 출력 단자를 통해 상기 제 2 출력 신호로서 출력하는 제 2 출력 인버터를 포함하는 멀티-비트 플립플롭.
  8. 제 2 항에 있어서, 상기 제 1 및 제 2 플립플롭들은 셋(set) 단자를 통해 인가되는 반전 셋 신호에 응답하여 상기 제 1 및 제 2 출력 신호들을 각각 논리 하이 레벨로 셋시키는 셋 기능을 포함하는 멀티-비트 플립플롭.
  9. 제 8 항에 있어서, 상기 제 1 플립플롭은
    상기 제 1 입력 신호가 인가되는 제 1 신호 입력 단자에 연결되고, 상기 클럭 신호가 논리 로우 레벨을 갖고 상기 반전 클럭 신호가 논리 하이 레벨을 가질 때, 상기 제 1 입력 신호를 반전하여 제 1 반전 입력 신호를 출력하는 제 1 입력 3상태 인버터;
    상기 셋 단자 및 상기 제 1 입력 3상태 인버터의 출력 단자에 연결되고, 상기 제 1 입력 3상태 인버터로부터 수신된 상기 제 1 반전 입력 신호와 상기 셋 단자로부터 전달된 상기 반전 셋 신호에 대해 낸드(NAND) 연산을 수행하여 제 1 연산 신호를 출력하는 제 1 논리 NAND 소자;
    상기 제 1 논리 NAND 소자의 출력 단자와 상기 제 1 입력 3상태 인버터의 상기 출력 단자 사이에 연결되고, 상기 클럭 신호가 논리 하이 레벨을 갖고 상기 반전 클럭 신호가 논리 로우 레벨을 가질 때, 상기 제 1 논리 NAND 소자로부터 수신된 상기 제 1 연산 신호를 반전하여 상기 제 1 반전 입력 신호에 상응하는 제 1 반전 연산 신호를 출력하는 제 1 마스터 래치 3상태 인버터;
    상기 제 1 논리 NAND 소자의 상기 출력 단자에 연결되고, 상기 클럭 신호가 논리 하이 레벨을 갖고 상기 반전 클럭 신호가 논리 로우 레벨을 가질 때, 상기 제 1 논리 NAND 소자로부터 수신된 상기 제 1 연산 신호를 전송하는 제 1 전송 게이트;
    상기 제 1 전송 게이트의 출력 단자에 연결되고, 상기 제 1 전송 게이트로부터 수신된 상기 제 1 연산 신호를 반전하여 상기 제 1 반전 연산 신호를 출력하는 제 1 슬레이브 인버터;
    상기 제 1 슬레이브 인버터의 출력 단자와 상기 제 1 전송 게이트의 상기 출력 단자 사이에 연결되고, 상기 반전 셋 신호가 논리 하이 레벨을 갖고 상기 클럭 신호가 논리 로우 레벨을 가지며 상기 반전 클럭 신호가 논리 하이 레벨을 가질 때, 상기 제 1 슬레이브 인버터로부터 수신된 상기 제 1 반전 연산 신호를 반전하여 상기 제 1 연산 신호를 출력하며, 상기 반전 셋 신호가 논리 로우 레벨을 가질 때, 상기 제 1 연산 신호를 논리 하이 레벨로 셋시키는 제 1 슬레이브 래치-셋 3상태 인버터; 및
    상기 제 1 슬레이브 인버터의 상기 출력 단자에 연결되고, 상기 제 1 슬레이브 인버터로부터 수신된 상기 제 1 반전 연산 신호를 반전하여 상기 제 1 연산 신호를 제 1 신호 출력 단자를 통해 상기 제 1 출력 신호로서 출력하는 제 1 출력 인버터를 포함하는 멀티-비트 플립플롭.
  10. 제 9 항에 있어서, 상기 제 2 플립플롭은
    상기 제 2 입력 신호가 인가되는 제 2 신호 입력 단자에 연결되고, 상기 클럭 신호가 논리 로우 레벨을 갖고 상기 반전 클럭 신호가 논리 하이 레벨을 가질 때, 상기 제 2 입력 신호를 반전하여 제 2 반전 입력 신호를 출력하는 제 2 입력 3상태 인버터;
    상기 셋 단자 및 상기 제 2 입력 3상태 인버터의 출력 단자에 연결되고, 상기 제 2 입력 3상태 인버터로부터 수신된 상기 제 2 반전 입력 신호와 상기 셋 단자로부터 전달된 상기 반전 셋 신호에 대해 NAND 연산을 수행하여 제 2 연산 신호를 출력하는 제 2 논리 NAND 소자;
    상기 제 2 논리 NAND 소자의 출력 단자와 상기 제 2 입력 3상태 인버터의 상기 출력 단자 사이에 연결되고, 상기 클럭 신호가 논리 하이 레벨을 갖고 상기 반전 클럭 신호가 논리 로우 레벨을 가질 때, 상기 제 2 논리 NAND 소자로부터 수신된 상기 제 2 연산 신호를 반전하여 상기 제 2 반전 입력 신호에 상응하는 제 2 반전 연산 신호를 출력하는 제 2 마스터 래치 3상태 인버터;
    상기 제 2 논리 NAND 소자의 상기 출력 단자에 연결되고, 상기 클럭 신호가 논리 하이 레벨을 갖고 상기 반전 클럭 신호가 논리 로우 레벨을 가질 때, 상기 제 2 논리 NAND 소자로부터 수신된 상기 제 2 연산 신호를 전송하는 제 2 전송 게이트;
    상기 제 2 전송 게이트의 출력 단자에 연결되고, 상기 제 2 전송 게이트로부터 수신된 상기 제 2 연산 신호를 반전하여 상기 제 2 반전 연산 신호를 출력하는 제 2 슬레이브 인버터;
    상기 제 2 슬레이브 인버터의 출력 단자와 상기 제 2 전송 게이트의 상기 출력 단자 사이에 연결되고, 상기 반전 셋 신호가 논리 하이 레벨을 갖고 상기 클럭 신호가 논리 로우 레벨을 가지며 상기 반전 클럭 신호가 논리 하이 레벨을 가질 때, 상기 제 2 슬레이브 인버터로부터 수신된 상기 제 2 반전 연산 신호를 반전하여 상기 제 2 연산 신호를 출력하며, 상기 반전 셋 신호가 논리 로우 레벨을 가질 때, 상기 제 2 연산 신호를 논리 하이 레벨로 셋시키는 제 2 슬레이브 래치-셋 3상태 인버터; 및
    상기 제 2 슬레이브 인버터의 상기 출력 단자에 연결되고, 상기 제 2 슬레이브 인버터로부터 수신된 상기 제 2 반전 연산 신호를 반전하여 상기 제 2 연산 신호를 제 2 신호 출력 단자를 통해 상기 제 2 출력 신호로서 출력하는 제 2 출력 인버터를 포함하는 멀티-비트 플립플롭.
  11. 클럭 신호를 공유하는 멀티-비트 플립플롭 블록들을 포함하고,
    상기 멀티-비트 플립플롭 블록들 각각은
    상기 클럭 신호를 반전하여 반전 클럭 신호를 생성하는 단일 인버터; 및
    멀티플렉서부, 마스터 래치부 및 슬레이브 래치부를 포함하고, 상기 클럭 신호 및 상기 반전 클럭 신호를 기초로 상기 마스터 래치부 및 상기 슬레이브 래치부를 동작시키며, 상기 클럭 신호의 상승 에지에서 트리거(trigger)되는 플립플롭들을 포함하는 스캔 체인 회로.
  12. 제 11 항에 있어서, 상기 플립플롭들은 제 1 플립플롭 및 제 2 플립플롭을 포함하고, 상기 제 1 플립플롭은 상기 클럭 신호의 상기 상승 에지에서 래치되는 제 1 입력 신호 또는 제 1 스캔 테스트 신호를 제 1 출력 신호로서 출력하고, 상기 제 2 플립플롭은 상기 클럭 신호의 상기 상승 에지에서 래치되는 제 2 입력 신호 또는 제 2 스캔 테스트 신호를 제 2 출력 신호로서 출력하는 스캔 체인 회로.
  13. 제 12 항에 있어서, 상기 제 1 플립플롭은
    스캔 인에이블 신호가 인가되는 스캔 인에이블 신호 입력 단자에 연결되고, 상기 스캔 인에이블 신호를 반전하여 반전 스캔 인에이블 신호를 출력하는 선택 인버터;
    상기 제 1 입력 신호가 인가되는 제 1 신호 입력 단자에 연결되고, 상기 스캔 인에이블 신호가 논리 로우(low) 레벨을 갖고 상기 반전 스캔 인에이블 신호가 논리 하이(high) 레벨을 가질 때, 상기 제 1 입력 신호를 반전하여 제 1 반전 입력 신호를 출력하는 제 1 입력 3상태 인버터;
    상기 제 1 스캔 테스트 신호가 인가되는 제 1 스캔 입력 단자에 연결되고, 상기 스캔 인에이블 신호가 논리 하이 레벨을 갖고 상기 반전 스캔 인에이블 신호가 논리 로우 레벨을 가질 때, 상기 제 1 스캔 테스트 신호를 반전하여 제 1 반전 스캔 테스트 신호를 출력하는 제 1 스캔 3상태 인버터;
    상기 제 1 입력 3상태 인버터의 출력 단자 및 상기 제 1 스캔 3상태 인버터의 출력 단자에 연결되고, 상기 클럭 신호가 논리 로우 레벨을 갖고 상기 반전 클럭 신호가 논리 하이 레벨을 가질 때, 상기 제 1 반전 입력 신호 또는 상기 제 1 반전 스캔 테스트 신호를 제 1 멀티플렉싱 신호로서 전송하는 제 1 멀티플렉싱 전송 게이트;
    상기 제 1 멀티플렉싱 전송 게이트의 출력 단자에 연결되고, 상기 제 1 멀티플렉싱 전송 게이트로부터 수신된 상기 제 1 멀티플렉싱 신호를 반전하여 제 1 반전 멀티플렉싱 신호를 출력하는 제 1 마스터 인버터;
    상기 제 1 마스터 인버터의 출력 단자와 상기 제 1 멀티플렉싱 전송 게이트의 상기 출력 단자 사이에 연결되고, 상기 클럭 신호가 논리 하이 레벨을 갖고 상기 반전 클럭 신호가 논리 로우 레벨을 가질 때, 상기 제 1 마스터 인버터로부터 수신된 상기 제 1 반전 멀티플렉싱 신호를 반전하여 상기 제 1 멀티플렉싱 신호를 출력하는 제 1 마스터 래치 3상태 인버터;
    상기 제 1 마스터 인버터의 상기 출력 단자에 연결되고, 상기 클럭 신호가 논리 하이 레벨을 갖고 상기 반전 클럭 신호가 논리 로우 레벨을 가질 때, 상기 제 1 마스터 인버터로부터 수신된 상기 제 1 반전 멀티플렉싱 신호를 전송하는 제 1 전송 게이트;
    상기 제 1 전송 게이트의 출력 단자에 연결되고, 상기 제 1 전송 게이트로부터 수신된 상기 제 1 반전 멀티플렉싱 신호를 반전하여 상기 제 1 멀티플렉싱 신호를 출력하는 제 1 슬레이브 인버터;
    상기 제 1 슬레이브 인버터의 출력 단자와 상기 제 1 전송 게이트의 상기 출력 단자 사이에 연결되고, 상기 클럭 신호가 논리 로우 레벨을 갖고 상기 반전 클럭 신호가 논리 하이 레벨을 가질 때, 상기 제 1 슬레이브 인버터로부터 수신된 상기 제 1 멀티플렉싱 신호를 반전하여 상기 제 1 반전 멀티플렉싱 신호를 출력하는 제 1 슬레이브 래치 3상태 인버터; 및
    상기 제 1 슬레이브 인버터의 상기 출력 단자에 연결되고, 상기 제 1 슬레이브 인버터로부터 수신된 상기 제 1 멀티플렉싱 신호를 반전하여 상기 제 1 반전 멀티플렉싱 신호를 제 1 신호 출력 단자를 통해 상기 제 1 출력 신호로서 출력하는 제 1 출력 인버터를 포함하는 스캔 체인 회로.
  14. 제 13 항에 있어서, 상기 제 2 플립플롭은
    상기 제 2 입력 신호가 인가되는 제 2 신호 입력 단자에 연결되고, 상기 스캔 인에이블 신호가 논리 로우 레벨을 갖고 상기 반전 스캔 인에이블 신호가 논리 하이 레벨을 가질 때, 상기 제 2 입력 신호를 반전하여 제 2 반전 입력 신호를 출력하는 제 2 입력 3상태 인버터;
    상기 제 2 스캔 테스트 신호가 인가되는 제 2 스캔 입력 단자에 연결되고, 상기 스캔 인에이블 신호가 논리 하이 레벨을 갖고 상기 반전 스캔 인에이블 신호가 논리 로우 레벨을 가질 때, 상기 제 2 스캔 테스트 신호를 반전하여 제 2 반전 스캔 테스트 신호를 출력하는 제 2 스캔 3상태 인버터;
    상기 제 2 입력 3상태 인버터의 출력 단자 및 상기 제 2 스캔 3상태 인버터의 출력 단자에 연결되고, 상기 클럭 신호가 논리 로우 레벨을 갖고 상기 반전 클럭 신호가 논리 하이 레벨을 가질 때, 상기 제 2 반전 입력 신호 또는 상기 제 2 반전 스캔 테스트 신호를 제 2 멀티플렉싱 신호로서 전송하는 제 2 멀티플렉싱 전송 게이트;
    상기 제 2 멀티플렉싱 전송 게이트의 출력 단자에 연결되고, 상기 제 2 멀티플렉싱 전송 게이트로부터 수신된 상기 제 2 멀티플렉싱 신호를 반전하여 제 2 반전 멀티플렉싱 신호를 출력하는 제 2 마스터 인버터;
    상기 제 2 마스터 인버터의 출력 단자와 상기 제 2 멀티플렉싱 전송 게이트의 상기 출력 단자 사이에 연결되고, 상기 클럭 신호가 논리 하이 레벨을 갖고 상기 반전 클럭 신호가 논리 로우 레벨을 가질 때, 상기 제 2 마스터 인버터로부터 수신된 상기 제 2 반전 멀티플렉싱 신호를 반전하여 상기 제 2 멀티플렉싱 신호를 출력하는 제 2 마스터 래치 3상태 인버터;
    상기 제 2 마스터 인버터의 상기 출력 단자에 연결되고, 상기 클럭 신호가 논리 하이 레벨을 갖고 상기 반전 클럭 신호가 논리 로우 레벨을 가질 때, 상기 제 2 마스터 인버터로부터 수신된 상기 제 2 반전 멀티플렉싱 신호를 전송하는 제 2 전송 게이트;
    상기 제 2 전송 게이트의 출력 단자에 연결되고, 상기 제 2 전송 게이트로부터 수신된 상기 제 2 반전 멀티플렉싱 신호를 반전하여 상기 제 2 멀티플렉싱 신호를 출력하는 제 2 슬레이브 인버터;
    상기 제 2 슬레이브 인버터의 출력 단자와 상기 제 2 전송 게이트의 상기 출력 단자 사이에 연결되고, 상기 클럭 신호가 논리 로우 레벨을 갖고 상기 반전 클럭 신호가 논리 하이 레벨을 가질 때, 상기 제 2 슬레이브 인버터로부터 수신된 상기 제 2 멀티플렉싱 신호를 반전하여 상기 제 2 반전 멀티플렉싱 신호를 출력하는 제 2 슬레이브 래치 3상태 인버터; 및
    상기 제 2 슬레이브 인버터의 상기 출력 단자에 연결되고, 상기 제 2 슬레이브 인버터로부터 수신된 상기 제 2 멀티플렉싱 신호를 반전하여 상기 제 2 반전 멀티플렉싱 신호를 제 2 신호 출력 단자를 통해 상기 제 2 출력 신호로서 출력하는 제 2 출력 인버터를 포함하는 스캔 체인 회로.
  15. 제 13 항에 있어서, 상기 제 2 플립플롭은
    상기 제 2 입력 신호가 인가되는 제 2 신호 입력 단자에 연결되고, 상기 스캔 인에이블 신호가 논리 로우 레벨을 갖고 상기 반전 스캔 인에이블 신호가 논리 하이 레벨을 가질 때, 상기 제 2 입력 신호를 반전하여 제 2 반전 입력 신호를 출력하는 제 2 입력 3상태 인버터;
    상기 스캔 인에이블 신호가 논리 하이 레벨을 갖고 상기 반전 스캔 인에이블 신호가 논리 로우 레벨을 가질 때, 상기 제 1 출력 신호 또는 상기 제 1 출력 신호가 반전된 제 1 반전 출력 신호에 상응하는 연결 신호를 출력하는 제 2 스캔 전송 게이트;
    상기 제 2 입력 3상태 인버터의 출력 단자 및 상기 제 2 스캔 전송 게이트의 출력 단자에 연결되고, 상기 클럭 신호가 논리 로우 레벨을 갖고 상기 반전 클럭 신호가 논리 하이 레벨을 가질 때, 상기 제 2 반전 입력 신호 또는 상기 연결 신호를 제 2 멀티플렉싱 신호로서 전송하는 제 2 멀티플렉싱 전송 게이트;
    상기 제 2 멀티플렉싱 전송 게이트의 출력 단자에 연결되고, 상기 제 2 멀티플렉싱 전송 게이트로부터 수신된 상기 제 2 멀티플렉싱 신호를 반전하여 제 2 반전 멀티플렉싱 신호를 출력하는 제 2 마스터 인버터;
    상기 제 2 마스터 인버터의 출력 단자와 상기 제 2 멀티플렉싱 전송 게이트의 상기 출력 단자 사이에 연결되고, 상기 클럭 신호가 논리 하이 레벨을 갖고 상기 반전 클럭 신호가 논리 로우 레벨을 가질 때, 상기 제 2 마스터 인버터로부터 수신된 상기 제 2 반전 멀티플렉싱 신호를 반전하여 상기 제 2 멀티플렉싱 신호를 출력하는 제 2 마스터 래치 3상태 인버터;
    상기 제 2 마스터 인버터의 상기 출력 단자에 연결되고, 상기 클럭 신호가 논리 하이 레벨을 갖고 상기 반전 클럭 신호가 논리 로우 레벨을 가질 때, 상기 제 2 마스터 인버터로부터 수신된 상기 제 2 반전 멀티플렉싱 신호를 전송하는 제 2 전송 게이트;
    상기 제 2 전송 게이트의 출력 단자에 연결되고, 상기 제 2 전송 게이트로부터 수신된 상기 제 2 반전 멀티플렉싱 신호를 반전하여 상기 제 2 멀티플렉싱 신호를 출력하는 제 2 슬레이브 인버터;
    상기 제 2 슬레이브 인버터의 출력 단자와 상기 제 2 전송 게이트의 상기 출력 단자 사이에 연결되고, 상기 클럭 신호가 논리 로우 레벨을 갖고 상기 반전 클럭 신호가 논리 하이 레벨을 가질 때, 상기 제 2 슬레이브 인버터로부터 수신된 상기 제 2 멀티플렉싱 신호를 반전하여 상기 제 2 반전 멀티플렉싱 신호를 출력하는 제 2 슬레이브 래치 3상태 인버터; 및
    상기 제 2 슬레이브 인버터의 상기 출력 단자에 연결되고, 상기 제 2 슬레이브 인버터로부터 수신된 상기 제 2 멀티플렉싱 신호를 반전하여 상기 제 2 반전 멀티플렉싱 신호를 제 2 신호 출력 단자를 통해 상기 제 2 출력 신호로서 출력하는 제 2 출력 인버터를 포함하는 스캔 체인 회로.
  16. 클럭 신호를 공유하는 멀티-비트 플립플롭 블록들을 포함하고,
    상기 멀티-비트 플립플롭 블록들 각각은
    상기 클럭 신호를 반전하여 반전 클럭 신호를 생성하는 단일 인버터;
    제 1 멀티플렉서부, 제 1 마스터 래치부 및 제 1 슬레이브 래치부를 포함하고, 상기 클럭 신호 및 상기 반전 클럭 신호를 기초로 상기 제 1 마스터 래치부 및 상기 제 1 슬레이브 래치부를 동작시키며, 상기 클럭 신호의 상승 에지에서 트리거(trigger)되는 제 1 플립플롭; 및
    제 2 마스터 래치부 및 제 2 슬레이브 래치부를 포함하고, 상기 클럭 신호 및 상기 반전 클럭 신호를 기초로 상기 제 2 마스터 래치부 및 상기 제 2 슬레이브 래치부를 동작시키며, 상기 클럭 신호의 상기 상승 에지에서 트리거되는 제 2 플립플롭을 포함하는 스캔 체인 회로.
  17. 제 16 항에 있어서, 상기 제 1 플립플롭은 상기 클럭 신호의 상기 상승 에지에서 래치되는 제 1 입력 신호 또는 제 1 스캔 테스트 신호를 제 1 출력 신호로서 출력하고, 상기 제 2 플립플롭은 상기 클럭 신호의 상기 상승 에지에서 래치되는 상기 제 1 출력 신호 또는 상기 제 1 출력 신호가 반전된 제 1 반전 출력 신호를 제 2 출력 신호로서 출력하는 스캔 체인 회로.
  18. 제 17 항에 있어서, 상기 제 1 플립플롭과 상기 제 2 플립플롭은 직접 연결되거나 또는 적어도 하나 이상의 버퍼 또는 적어도 하나 이상의 인버터를 거쳐 연결되는 스캔 체인 회로.
  19. 제 17 항에 있어서, 상기 제 1 플립플롭은
    스캔 인에이블 신호가 인가되는 스캔 인에이블 신호 입력 단자에 연결되고, 상기 스캔 인에이블 신호를 반전하여 반전 스캔 인에이블 신호를 출력하는 선택 인버터;
    상기 제 1 입력 신호가 인가되는 제 1 신호 입력 단자에 연결되고, 상기 스캔 인에이블 신호가 논리 로우(low) 레벨을 갖고 상기 반전 스캔 인에이블 신호가 논리 하이(high) 레벨을 가질 때, 상기 제 1 입력 신호를 반전하여 제 1 반전 입력 신호를 출력하는 제 1 입력 3상태 인버터;
    상기 제 1 스캔 테스트 신호가 인가되는 제 1 스캔 입력 단자에 연결되고, 상기 스캔 인에이블 신호가 논리 하이 레벨을 갖고 상기 반전 스캔 인에이블 신호가 논리 로우 레벨을 가질 때, 상기 제 1 스캔 테스트 신호를 반전하여 제 1 반전 스캔 테스트 신호를 출력하는 제 1 스캔 3상태 인버터;
    상기 제 1 입력 3상태 인버터의 출력 단자 및 상기 제 1 스캔 3상태 인버터의 출력 단자에 연결되고, 상기 클럭 신호가 논리 로우 레벨을 갖고 상기 반전 클럭 신호가 논리 하이 레벨을 가질 때, 상기 제 1 반전 입력 신호 또는 상기 제 1 반전 스캔 테스트 신호를 제 1 멀티플렉싱 신호로서 전송하는 제 1 멀티플렉싱 전송 게이트;
    상기 제 1 멀티플렉싱 전송 게이트의 출력 단자에 연결되고, 상기 제 1 멀티플렉싱 전송 게이트로부터 수신된 상기 제 1 멀티플렉싱 신호를 반전하여 제 1 반전 멀티플렉싱 신호를 출력하는 제 1 마스터 인버터;
    상기 제 1 마스터 인버터의 출력 단자와 상기 제 1 멀티플렉싱 전송 게이트의 상기 출력 단자 사이에 연결되고, 상기 클럭 신호가 논리 하이 레벨을 갖고 상기 반전 클럭 신호가 논리 로우 레벨을 가질 때, 상기 제 1 마스터 인버터로부터 수신된 상기 제 1 반전 멀티플렉싱 신호를 반전하여 상기 제 1 멀티플렉싱 신호를 출력하는 제 1 마스터 래치 3상태 인버터;
    상기 제 1 마스터 인버터의 상기 출력 단자에 연결되고, 상기 클럭 신호가 논리 하이 레벨을 갖고 상기 반전 클럭 신호가 논리 로우 레벨을 가질 때, 상기 제 1 마스터 인버터로부터 수신된 상기 제 1 반전 멀티플렉싱 신호를 전송하는 제 1 전송 게이트;
    상기 제 1 전송 게이트의 출력 단자에 연결되고, 상기 제 1 전송 게이트로부터 수신된 상기 제 1 반전 멀티플렉싱 신호를 반전하여 상기 제 1 멀티플렉싱 신호를 출력하는 제 1 슬레이브 인버터;
    상기 제 1 슬레이브 인버터의 출력 단자와 상기 제 1 전송 게이트의 상기 출력 단자 사이에 연결되고, 상기 클럭 신호가 논리 로우 레벨을 갖고 상기 반전 클럭 신호가 논리 하이 레벨을 가질 때, 상기 제 1 슬레이브 인버터로부터 수신된 상기 제 1 멀티플렉싱 신호를 반전하여 상기 제 1 반전 멀티플렉싱 신호를 출력하는 제 1 슬레이브 래치 3상태 인버터; 및
    상기 제 1 슬레이브 인버터의 상기 출력 단자에 연결되고, 상기 제 1 슬레이브 인버터로부터 수신된 상기 제 1 멀티플렉싱 신호를 반전하여 상기 제 1 반전 멀티플렉싱 신호를 제 1 신호 출력 단자를 통해 상기 제 1 출력 신호로서 출력하는 제 1 출력 인버터를 포함하는 스캔 체인 회로.
  20. 제 19 항에 있어서, 상기 제 2 플립플롭은
    상기 클럭 신호가 논리 로우 레벨을 갖고 상기 반전 클럭 신호가 논리 하이 레벨을 가질 때, 상기 제 1 출력 신호 또는 상기 제 1 반전 출력 신호에 상응하는 연결 신호를 반전하여 반전 연결 신호를 출력하는 제 2 연결 3상태 인버터;
    상기 제 2 연결 3상태 인버터의 출력 단자에 연결되고, 상기 제 2 연결 3상태 인버터로부터 수신된 상기 반전 연결 신호를 반전하여 상기 연결 신호를 출력하는 제 2 마스터 인버터;
    상기 제 2 마스터 인버터의 출력 단자와 상기 제 2 연결 3상태 인버터의 상기 출력 단자 사이에 연결되고, 상기 클럭 신호가 논리 하이 레벨을 갖고 상기 반전 클럭 신호가 논리 로우 레벨을 가질 때, 상기 제 2 마스터 인버터로부터 수신된 상기 연결 신호를 반전하여 상기 반전 연결 신호를 출력하는 제 2 마스터 래치 3상태 인버터;
    상기 제 2 마스터 인버터의 상기 출력 단자에 연결되고, 상기 클럭 신호가 논리 하이 레벨을 갖고 상기 반전 클럭 신호가 논리 로우 레벨을 가질 때, 상기 제 2 마스터 인버터로부터 수신된 상기 연결 신호를 전송하는 제 2 전송 게이트;
    상기 제 2 전송 게이트의 출력 단자에 연결되고, 상기 제 2 전송 게이트로부터 수신된 상기 연결 신호를 반전하여 상기 반전 연결 신호를 출력하는 제 2 슬레이브 인버터;
    상기 제 2 슬레이브 인버터의 출력 단자와 상기 제 2 전송 게이트의 상기 출력 단자 사이에 연결되고, 상기 클럭 신호가 논리 로우 레벨을 갖고 상기 반전 클럭 신호가 논리 하이 레벨을 가질 때, 상기 제 2 슬레이브 인버터로부터 수신된 상기 반전 연결 신호를 반전하여 상기 연결 신호를 출력하는 제 2 슬레이브 래치 3상태 인버터; 및
    상기 제 2 슬레이브 인버터의 상기 출력 단자에 연결되고, 상기 제 2 슬레이브 인버터로부터 수신된 상기 반전 연결 신호를 반전하여 상기 연결 신호를 제 2 신호 출력 단자를 통해 상기 제 2 출력 신호로서 출력하는 제 2 출력 인버터를 포함하는 스캔 체인 회로.
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2020006213A1 (en) * 2018-06-29 2020-01-02 Intel Corporation Multi-bit pulsed latch including serial scan chain
KR20210134508A (ko) * 2020-04-30 2021-11-10 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 집적 회로, 시스템 및 그 형성 방법

Families Citing this family (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2015056314A1 (ja) * 2013-10-16 2015-04-23 株式会社日立製作所 半導体装置
US9813047B2 (en) * 2015-04-13 2017-11-07 Mediatek Singapore Pte. Ltd. Standby mode state retention logic circuits
US10110232B2 (en) * 2015-06-30 2018-10-23 Taiwan Semiconductor Manufacturing Company, Ltd. Multiplexer and latch system
US9685934B2 (en) * 2015-11-23 2017-06-20 Nxp Usa, Inc. Multi-bit flip-flop with soft error suppression
US11131706B2 (en) * 2015-12-08 2021-09-28 International Business Machines Corporation Degradation monitoring of semiconductor chips
US10049707B2 (en) 2016-06-03 2018-08-14 Micron Technology, Inc. Shifting data
US9985612B2 (en) 2016-08-24 2018-05-29 Intel Corporation Time borrowing flip-flop with clock gating scan multiplexer
CN107783030B (zh) * 2016-08-29 2021-04-23 恩智浦美国有限公司 具有低功率扫描系统的集成电路
US9985613B2 (en) * 2016-10-27 2018-05-29 Arm Limited Flip-flop
US10126363B2 (en) * 2017-02-08 2018-11-13 Mediatek Inc. Flip-flop circuit and scan chain using the same
US10187063B1 (en) 2017-11-29 2019-01-22 Arm Limited Sequential logic device with single-phase clock operation
US10473718B2 (en) 2017-12-18 2019-11-12 Intel Corporation Multibit vectored sequential with scan
CN108092660B (zh) * 2017-12-29 2021-07-23 中国科学院微电子研究所 一种亚阈值电路的优化方法及系统
KR102367860B1 (ko) 2018-01-03 2022-02-24 삼성전자주식회사 반도체 장치
WO2019142546A1 (ja) * 2018-01-16 2019-07-25 パナソニックＩｐマネジメント株式会社 半導体集積回路
DE102019106109A1 (de) * 2018-04-03 2019-10-10 Taiwan Semiconductor Manufacturing Company, Ltd. Datenspeicherschaltung und -verfahren
CN111183586B (zh) * 2018-07-04 2023-04-28 崛智科技股份有限公司 多位元触发器及电子设备
US10990745B2 (en) 2018-09-20 2021-04-27 Taiwan Semiconductor Manufacturing Company Ltd. Integrated circuit and method of forming same and a system
KR20200092020A (ko) 2019-01-24 2020-08-03 삼성전자주식회사 멀티-하이트 스탠다드 셀을 포함하는 집적 회로 및 그 설계 방법
TWI748493B (zh) * 2020-06-01 2021-12-01 瑞昱半導體股份有限公司 掃描測試裝置與掃描測試方法
US11764766B2 (en) * 2020-07-31 2023-09-19 Taiwan Semiconductor Manufacturing Company, Ltd. Flip flop circuit
EP4043894B1 (en) * 2021-02-16 2023-09-13 STMicroelectronics S.r.l. Scan chain circuit and corresponding method
KR20220139739A (ko) * 2021-04-08 2022-10-17 삼성전자주식회사 플립 플롭 및 이를 포함하는 집적 회로를 설계하는 방법
US20230268910A1 (en) * 2022-02-23 2023-08-24 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit device, method and system
US11936384B2 (en) 2022-03-29 2024-03-19 Samsung Electronics Co., Ltd. Multi-bit flip-flop circuit with reduced area and reduced wire complexity
US11863190B1 (en) 2022-12-30 2024-01-02 Steve Dao Multi-bit flip-flops utilizing shared clock elements

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006109475A (ja) * 2004-10-02 2006-04-20 Samsung Electronics Co Ltd スキャン機能を有するフリップフロップ回路
JP2008219785A (ja) * 2007-03-07 2008-09-18 Sanyo Electric Co Ltd 半導体集積回路
KR20090131010A (ko) * 2008-06-17 2009-12-28 주식회사 동부하이텍 듀얼 모드 에지 트리거 플립플롭

Family Cites Families (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CA2217375C (en) * 1997-09-30 2001-09-11 Valerie Lines Bi-directional data bus scheme with optimized read and write characteristics
US6289477B1 (en) * 1998-04-28 2001-09-11 Adaptec, Inc. Fast-scan-flop and integrated circuit device incorporating the same
JPH11330917A (ja) 1998-05-19 1999-11-30 Matsushita Electric Ind Co Ltd フリップ・フロップ
JPH11340794A (ja) 1998-05-21 1999-12-10 Nec Corp マスタースレーブ型フリップフロップ回路
GB2345207A (en) * 1998-12-22 2000-06-28 Sharp Kk Static clock pulse generator for LCD
US6231147B1 (en) 1999-04-19 2001-05-15 Texas Instruments Incorporated Data storage circuits using a low threshold voltage output enable circuit
JP2001127595A (ja) 1999-10-22 2001-05-11 Matsushita Electric Ind Co Ltd フリップフロップ回路
JP3651659B2 (ja) 2000-03-09 2005-05-25 東芝マイクロエレクトロニクス株式会社 イネーブル付きラッチ回路
US6492855B1 (en) 2001-09-10 2002-12-10 National Semiconductor Corporation Flip flop which has complementary, symmetric, minimal timing skew outputs
US6734707B2 (en) * 2002-01-11 2004-05-11 Samsung Electronics Co., Ltd. Data input circuit for reducing loading difference between fetch signal and multiple data in semiconductor device
JP2004072426A (ja) 2002-08-06 2004-03-04 Renesas Technology Corp マスタースレーブフリップフロップ回路
US7539915B1 (en) * 2003-01-07 2009-05-26 Marvell Israel (Misl) Ltd. Integrated circuit testing using segmented scan chains
US7196884B2 (en) * 2005-03-02 2007-03-27 Schweitzer Engineering Laboratories, Inc. Apparatus and method for detecting the loss of a current transformer connection coupling a current differential relay to an element of a power system
JP4820586B2 (ja) * 2005-06-29 2011-11-24 ルネサスエレクトロニクス株式会社 半導体集積回路装置
JP2007188072A (ja) * 2005-12-16 2007-07-26 Semiconductor Energy Lab Co Ltd デジタル駆動型表示装置
JP4884077B2 (ja) * 2006-05-25 2012-02-22 ルネサスエレクトロニクス株式会社 半導体装置
JP2008054275A (ja) 2007-01-30 2008-03-06 Sanyo Electric Co Ltd フリップフロップ回路
US20080297219A1 (en) * 2007-05-30 2008-12-04 Sujan Manohar Equal delay flip-flop based on localized feedback paths
US7391250B1 (en) * 2007-09-02 2008-06-24 United Microelectronics Corp. Data retention cell and data retention method based on clock-gating and feedback mechanism
US8076965B2 (en) * 2008-04-10 2011-12-13 Broadcom Corporation Low leakage data retention flip flop
US8471597B2 (en) 2008-05-27 2013-06-25 Qualcomm Incorporated Power saving circuit using a clock buffer and multiple flip-flops
US8558598B2 (en) * 2009-03-16 2013-10-15 Supertex, Inc. Phase shift generating circuit
CN102684646A (zh) * 2012-04-28 2012-09-19 北京大学 单边沿主从型d触发器
US9350325B2 (en) * 2012-05-30 2016-05-24 Qualcomm, Incorporated Reduced dynamic power D flip-flop
CN103576082B (zh) * 2012-08-06 2018-01-12 恩智浦美国有限公司 低功率扫描触发器单元
JP6273112B2 (ja) 2012-09-11 2018-01-31 株式会社半導体エネルギー研究所 フリップフロップ回路および半導体装置
CN103997319B (zh) * 2013-02-18 2018-07-03 德州仪器公司 具有双端口从锁存器的正边缘预设触发器
US8908449B1 (en) * 2013-09-10 2014-12-09 Freescale Semiconductor, Inc. Master-slave flip-flop with reduced setup time
US9753086B2 (en) * 2014-10-02 2017-09-05 Samsung Electronics Co., Ltd. Scan flip-flop and scan test circuit including the same

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006109475A (ja) * 2004-10-02 2006-04-20 Samsung Electronics Co Ltd スキャン機能を有するフリップフロップ回路
JP2008219785A (ja) * 2007-03-07 2008-09-18 Sanyo Electric Co Ltd 半導体集積回路
KR20090131010A (ko) * 2008-06-17 2009-12-28 주식회사 동부하이텍 듀얼 모드 에지 트리거 플립플롭

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2020006213A1 (en) * 2018-06-29 2020-01-02 Intel Corporation Multi-bit pulsed latch including serial scan chain
KR20210134508A (ko) * 2020-04-30 2021-11-10 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 집적 회로, 시스템 및 그 형성 방법
US11923369B2 (en) 2020-04-30 2024-03-05 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit, system and method of forming the same

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