TWI685201B - 多位元正反器以及掃描鏈電路 - Google Patents

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Abstract

一種多位元正反器包含共用時脈信號的多個多位元正反器區塊。所述多位元正反器區塊中的每一者包含單一反相器及多個正反器。所述單一反相器藉由將所述時脈信號反相來產生反相時脈信號。所述正反器中的每一者包含主控鎖存器部分及受控鎖存器部分且基於所述時脈信號及所述反相時脈信號來操作所述主控鎖存器部分及所述受控鎖存器部分。此處，所述正反器在所述時脈信號的上升邊緣觸發。因此，作為主從式正反器操作的所述多位元正反器可最小化（或減少）所述時脈信號傳輸所經由的時脈路徑中發生的電力消耗。

Description

多位元正反器以及掃描鏈電路
實例實施例大體上是有關於邏輯電路。更特定而言， 本發明概念的實施例是有關於作為主從式正反器操作的多位元正反器以及具有基於所述多位元正反器的結構的掃描鏈電路。
最近，根據行動彙聚傾向，存在對用於行動裝置（ 例如，智慧型手機、智慧型觸控板等） 的低功率技術的上升關注。大體而言， 由於行動裝置使用諸如電池的有限電源， 因此製造（ 或設計） 具有包含低功率正反器的低功率晶片的行動裝置亦為使行動裝置消耗低功率的高效電力管理必需的。主從式正反器已長期使用， 因為主從式正反器的大小相對較小且主從式正反器具有高可靠性。然而， 由於習知主從式正反器每當時脈信號被雙態觸發時在時脈路徑中消耗許多電力， 因此習知主從式正反器無法滿足需要相對較高操作頻率的新近行動裝置的低功率位準。
一些實例實施例提供一種能夠藉由最小化（ 或減少） 時脈信號傳輸（ 或傳送）所經由的時脈路徑中發生的電力消耗而以低功率操作的多位元正反器， 其中所述多位元正反器作為主從式正反器操作。
一些實例實施例提供一種掃描鏈電路，所述掃描鏈電路能夠促進將針對包含所述掃描鏈電路的積體電路有效地執行的掃描測試，其中所述掃描鏈電路具有基於所述多位元正反器的結構。
根據實例實施例的態樣，一種多位元正反器可包含經組態以共用時脈信號的多個多位元正反器區塊。此處，所述多位元正反器區塊中的每一者可包含經組態以藉由將時脈信號反相來產生反相時脈信號的單一反相器，且多個正反器各自包含主控鎖存器部分及受控鎖存器部分且經組態以基於所述時脈信號及所述反相時脈信號來操作所述主控鎖存器部分及所述受控鎖存器部分，所述正反器在所述時脈信號的上升邊緣觸發。
在實例實施例中，所述正反器可包含第一正反器及第二正反器，所述第一正反器可輸出在所述時脈信號的所述上升邊緣鎖存的第一輸入信號作為第一輸出信號，且所述第二正反器可輸出在所述時脈信號的所述上升邊緣鎖存的第二輸入信號作為第二輸出信號。
在實例實施例中，所述第一正反器可包含：第一輸入三態反相器，其耦接至所述第一輸入信號輸入所經由的第一信號輸入端子且經組態以在所述時脈信號具有邏輯「低」位準且所述反相時脈信號具有邏輯「高」位準時將所述第一輸入信號反相以輸出第一反相輸入信號；第一主控反相器，其耦接至所述第一輸入三態反相器的輸出端子且經組態以將接收自所述第一輸入三態反相器的所述第一反相輸入信號反相以輸出所述第一輸入信號；第一主控鎖存器三態反相器，其耦接在所述第一主控反相器的輸出端子與所述第一輸入三態反相器的所述輸出端子之間且經組態以在所述時脈信號具有所述邏輯「高」位準且所述反相時脈信號具有所述邏輯「低」位準時將接收自所述第一主控反相器的所述第一輸入信號反相以輸出所述第一反相輸入信號；第一傳輸閘，其耦接至所述第一主控反相器的所述輸出端子且經組態以在所述時脈信號具有所述邏輯「高」位準且所述反相時脈信號具有所述邏輯「低」位準時傳輸接收自所述第一主控反相器的所述第一輸入信號；第一受控反相器，其耦接至所述第一傳輸閘的輸出端子且經組態以將接收自所述第一傳輸閘的所述第一輸入信號反相以輸出所述第一反相輸入信號；第一受控鎖存器三態反相器，其耦接在所述第一受控反相器的輸出端子與所述第一傳輸閘的所述輸出端子之間且經組態以在所述時脈信號具有所述邏輯「低」位準且所述反相時脈信號具有所述邏輯「高」位準時將接收自所述第一受控反相器的所述第一反相輸入信號反相以輸出所述第一輸入信號；以及第一輸出反相器，其耦接至所述第一受控反相器的所述輸出端子且經組態以將接收自所述第一受控反相器的所述第一反相輸入信號反相以經由第一信號輸出端子輸出所述第一輸入信號作為所述第一輸出信號。
在實例實施例中，所述第二正反器可包含：第二輸入三態反相器，其耦接至所述第二輸入信號輸入所經由的第二信號輸入端子且經組態以在所述時脈信號具有所述邏輯「低」位準且所述反相時脈信號具有所述邏輯「高」位準時將所述第二輸入信號反相以輸出第二反相輸入信號；第二主控反相器，其耦接至所述第二輸入三態反相器的輸出端子且經組態以將接收自所述第二輸入三態反相器的所述第二反相輸入信號反相以輸出所述第二輸入信號；第二主控鎖存器三態反相器，其耦接在所述第二主控反相器的輸出端子與所述第二輸入三態反相器的所述輸出端子之間且經組態以在所述時脈信號具有所述邏輯「高」位準且所述反相時脈信號具有所述邏輯「低」位準時將接收自所述第二主控反相器的所述第二輸入信號反相以輸出所述第二反相輸入信號；第二傳輸閘，其耦接至所述第二主控反相器的所述輸出端子且經組態以在所述時脈信號具有所述邏輯「高」位準且所述反相時脈信號具有所述邏輯「低」位準時傳輸接收自所述第二主控反相器的所述第二輸入信號；第二受控反相器，其耦接至所述第二傳輸閘的輸出端子且經組態以將接收自所述第二傳輸閘的所述第二輸入信號反相以輸出所述第二反相輸入信號；第二受控鎖存器三態反相器，其耦接在所述第二受控反相器的輸出端子與所述第二傳輸閘的所述輸出端子之間且經組態以在所述時脈信號具有所述邏輯「低」位準且所述反相時脈信號具有所述邏輯「高」位準時將接收自所述第二受控反相器的所述第二反相輸入信號反相以輸出所述第二輸入信號；以及第二輸出反相器，其耦接至所述第二受控反相器的所述輸出端子且經組態以將接收自所述第二受控反相器的所述第二反相輸入信號反相以經由第二信號輸出端子輸出所述第二輸入信號作為所述第二輸出信號。
在實例實施例中，所述第一正反器可包含回應於經由重設端子輸入的重設信號而重設所述第一輸出信號以具有所述邏輯「低」位準的重設功能，且所述第二正反器可包含回應於經由所述重設端子輸入的所述重設信號而重設所述第二輸出信號以具有所述邏輯「低」位準的重設功能。
在實例實施例中，所述第一正反器可包含：第一輸入三態反相器，其耦接至所述第一輸入信號輸入所經由的第一信號輸入端子且經組態以在所述時脈信號具有所述邏輯「低」位準且所述反相時脈信號具有所述邏輯「高」位準時將所述第一輸入信號反相以輸出第一反相輸入信號；第一邏輯反或（NOR）元件，其耦接至所述重設端子及所述第一輸入三態反相器的輸出端子且經組態以藉由在接收自所述第一輸入三態反相器的所述第一反相輸入信號與經由所述重設端子輸入的所述重設信號之間執行邏輯反或運算來輸出第一操作信號；第一主控鎖存器三態反相器，其耦接在所述第一邏輯反或元件的輸出端子與所述第一輸入三態反相器的所述輸出端子之間且經組態以在所述時脈信號具有所述邏輯「高」位準且所述反相時脈信號具有所述邏輯「低」位準時將接收自所述第一邏輯反或元件的所述第一操作信號反相以輸出對應於所述第一反相輸入信號的第一反相操作信號；第一傳輸閘，其耦接至所述第一邏輯反或元件的所述輸出端子且經組態以在所述時脈信號具有所述邏輯「高」位準且所述反相時脈信號具有所述邏輯「低」位準時傳輸接收自所述第一邏輯反或元件的所述第一操作信號；第一受控反相器，其耦接至所述第一傳輸閘的輸出端子且經組態以將接收自所述第一傳輸閘的所述第一操作信號反相以輸出所述第一反相操作信號；第一受控鎖存器重設三態反相器，其耦接在所述第一受控反相器的輸出端子與所述第一傳輸閘的所述輸出端子之間、經組態以在所述重設信號具有所述邏輯「低」位準、所述時脈信號具有所述邏輯「低」位準且所述反相時脈信號具有所述邏輯「高」位準時將接收自所述第一受控反相器的所述第一反相操作信號反相以輸出所述第一操作信號且經組態以在所述重設信號具有所述邏輯「高」位準時重設所述第一操作信號以具有所述邏輯「低」位準；以及第一輸出反相器，其耦接至所述第一受控反相器的所述輸出端子且經組態以將接收自所述第一受控反相器的所述第一反相操作信號反相以經由第一信號輸出端子輸出所述第一操作信號作為所述第一輸出信號。
在實例實施例中，所述第二正反器可包含：第二輸入三態反相器，其耦接至所述第二輸入信號輸入所經由的第二信號輸入端子且經組態以在所述時脈信號具有所述邏輯「低」位準且所述反相時脈信號具有所述邏輯「高」位準時將所述第二輸入信號反相以輸出第二反相輸入信號；第二邏輯反或元件，其耦接至所述重設端子及所述第二輸入三態反相器的輸出端子且經組態以藉由在接收自所述第二輸入三態反相器的所述第二反相輸入信號與經由所述重設端子輸入的所述重設信號之間執行邏輯反或運算來輸出第二操作信號；第二主控鎖存器三態反相器，其耦接在所述第二邏輯反或元件的輸出端子與所述第二輸入三態反相器的所述輸出端子之間且經組態以在所述時脈信號具有所述邏輯「高」位準且所述反相時脈信號具有所述邏輯「低」位準時將接收自所述第二邏輯反或元件的所述第二操作信號反相以輸出對應於所述第二反相輸入信號的第二反相操作信號；第二傳輸閘，其耦接至所述第二邏輯反或元件的所述輸出端子且經組態以在所述時脈信號具有所述邏輯「高」位準且所述反相時脈信號具有所述邏輯「低」位準時傳輸接收自所述第二邏輯反或元件的所述第二操作信號；第二受控反相器，其耦接至所述第二傳輸閘的輸出端子且經組態以將接收自所述第二傳輸閘的所述第二操作信號反相以輸出所述第二反相操作信號；第二受控鎖存器重設三態反相器，其耦接在所述第二受控反相器的輸出端子與所述第二傳輸閘的所述輸出端子之間、經組態以在所述重設信號具有所述邏輯「低」位準、所述時脈信號具有所述邏輯「低」位準且所述反相時脈信號具有所述邏輯「高」位準時將接收自所述第二受控反相器的所述第二反相操作信號反相以輸出所述第二操作信號且經組態以在所述重設信號具有所述邏輯「高」位準時重設所述第二操作信號以具有所述邏輯「低」位準；以及第二輸出反相器，其耦接至所述第二受控反相器的所述輸出端子且經組態以將接收自所述第二受控反相器的所述第二反相操作信號反相以經由第二信號輸出端子輸出所述第二操作信號作為所述第二輸出信號。
在實例實施例中，所述第一正反器可包含回應於經由設定端子輸入的反相設定信號而設定所述第一輸出信號以具有所述邏輯「高」位準的設定功能，且所述第二正反器可包含回應於經由所述設定端子輸入的所述反相設定信號而設定所述第二輸出信號以具有所述邏輯「高」位準的設定功能。
在實例實施例中，所述第一正反器可包含：第一輸入三態反相器，其耦接至所述第一輸入信號輸入所經由的第一信號輸入端子且經組態以在所述時脈信號具有所述邏輯「低」位準且所述反相時脈信號具有所述邏輯「高」位準時將所述第一輸入信號反相以輸出第一反相輸入信號；第一邏輯反及（NAND）元件，其耦接至所述設定端子及所述第一輸入三態反相器的輸出端子且經組態以藉由在接收自所述第一輸入三態反相器的所述第一反相輸入信號與經由所述設定端子輸入的所述反相設定信號之間執行邏輯反及運算來輸出第一操作信號；第一主控鎖存器三態反相器，其耦接在所述第一邏輯反及元件的輸出端子與所述第一輸入三態反相器的所述輸出端子之間且經組態以在所述時脈信號具有所述邏輯「高」位準且所述反相時脈信號具有所述邏輯「低」位準時將接收自所述第一邏輯反及元件的所述第一操作信號反相以輸出對應於所述第一反相輸入信號的第一反相操作信號；第一傳輸閘，其耦接至所述第一邏輯反及元件的所述輸出端子且經組態以在所述時脈信號具有所述邏輯「高」位準且所述反相時脈信號具有所述邏輯「低」位準時傳輸接收自所述第一邏輯反及元件的所述第一操作信號；第一受控反相器，其耦接至所述第一傳輸閘的輸出端子且經組態以將接收自所述第一傳輸閘的所述第一操作信號反相以輸出所述第一反相操作信號；第一受控鎖存器設定三態反相器，其耦接在所述第一受控反相器的輸出端子與所述第一傳輸閘的所述輸出端子之間、經組態以在所述反相設定信號具有所述邏輯「高」位準、所述時脈信號具有所述邏輯「低」位準且所述反相時脈信號具有所述邏輯「高」位準時將接收自所述第一受控反相器的所述第一反相操作信號反相以輸出所述第一操作信號且經組態以在所述反相設定信號具有所述邏輯「低」位準時設定所述第一操作信號以具有所述邏輯「高」位準；以及第一輸出反相器，其耦接至所述第一受控反相器的所述輸出端子且經組態以將接收自所述第一受控反相器的所述第一反相操作信號反相以經由第一信號輸出端子輸出所述第一操作信號作為所述第一輸出信號。
在實例實施例中，所述第二正反器可包含：第二輸入三態反相器，其耦接至所述第二輸入信號輸入所經由的第二信號輸入端子且經組態以在所述時脈信號具有所述邏輯「低」位準且所述反相時脈信號具有所述邏輯「高」位準時將所述第二輸入信號反相以輸出第二反相輸入信號；第二邏輯反及元件，其耦接至所述設定端子及所述第二輸入三態反相器的輸出端子且經組態以藉由在接收自所述第二輸入三態反相器的所述第二反相輸入信號與經由所述設定端子輸入的所述反相設定信號之間執行邏輯反及運算來輸出第二操作信號；第二主控鎖存器三態反相器，其耦接在所述第二邏輯反及元件的輸出端子與所述第二輸入三態反相器的所述輸出端子之間且經組態以在所述時脈信號具有所述邏輯「高」位準且所述反相時脈信號具有所述邏輯「低」位準時將接收自所述第二邏輯反及元件的所述第二操作信號反相以輸出對應於所述第二反相輸入信號的第二反相操作信號；第二傳輸閘，其耦接至所述第二邏輯反及元件的所述輸出端子且經組態以在所述時脈信號具有所述邏輯「高」位準且所述反相時脈信號具有所述邏輯「低」位準時傳輸接收自所述第二邏輯反及元件的所述第二操作信號；第二受控反相器，其耦接至所述第二傳輸閘的輸出端子且經組態以將接收自所述第二傳輸閘的所述第二操作信號反相以輸出所述第二反相操作信號；第二受控鎖存器設定三態反相器，其耦接在所述第二受控反相器的輸出端子與所述第二傳輸閘的所述輸出端子之間、經組態以在所述反相設定信號具有所述邏輯「高」位準、所述時脈信號具有所述邏輯「低」位準且所述反相時脈信號具有所述邏輯「高」位準時將接收自所述第二受控反相器的所述第二反相操作信號反相以輸出所述第二操作信號且經組態以在所述反相設定信號具有所述邏輯「低」位準時設定所述第二操作信號以具有所述邏輯「高」位準；以及第二輸出反相器，其耦接至所述第二受控反相器的所述輸出端子且經組態以將接收自所述第二受控反相器的所述第二反相操作信號反相以經由第二信號輸出端子輸出所述第二操作信號作為所述第二輸出信號。
根據實例實施例的另一態樣，一種掃描鏈電路可包含經組態以共用時脈信號的多個多位元正反器區塊。此處，所述多位元正反器區塊中的每一者可包含：單一反相器，其經組態以藉由將所述時脈信號反相來產生反相時脈信號；以及多個正反器，每一者包含多工器部分、主控鎖存器部分及受控鎖存器部分且經組態以基於所述時脈信號及所述反相時脈信號來操作所述主控鎖存器部分及所述受控鎖存器部分，所述正反器在所述時脈信號的上升邊緣觸發。
在實例實施例中，所述正反器可包含第一正反器及第二正反器，所述第一正反器可輸出在所述時脈信號的所述上升邊緣鎖存的第一輸入信號或第一掃描測試信號作為第一輸出信號，且所述第二正反器可輸出在所述時脈信號的所述上升邊緣鎖存的第二輸入信號或第二掃描測試信號作為第二輸出信號。
在實例實施例中，所述第一正反器可包含：選擇反相器，其耦接至掃描啟用信號輸入所經由的掃描啟用信號輸入端子且經組態以將所述掃描啟用信號反相以輸出反相掃描啟用信號；第一輸入三態反相器，其耦接至所述第一輸入信號輸入所經由的第一信號輸入端子且經組態以在所述掃描啟用信號具有邏輯「低」位準且所述反相掃描啟用信號具有邏輯「高」位準時將所述第一輸入信號反相以輸出第一反相輸入信號；第一掃描三態反相器，其耦接至所述第一掃描測試信號輸入所經由的第一掃描輸入端子且經組態以在所述掃描啟用信號具有所述邏輯「高」位準且所述反相掃描啟用信號具有所述邏輯「低」位準時將所述第一掃描測試信號反相以輸出第一反相掃描測試信號；第一多工傳輸閘，其耦接至所述第一輸入三態反相器的輸出端子及所述第一掃描三態反相器的輸出端子且經組態以在所述時脈信號具有所述邏輯「低」位準且所述反相時脈信號具有所述邏輯「高」位準時傳輸所述第一反相輸入信號或所述第一反相掃描測試信號作為第一多工信號；第一主控反相器，其耦接至所述第一多工傳輸閘的輸出端子且經組態以將接收自所述第一多工傳輸閘的所述第一多工信號反相以輸出第一反相多工信號；第一主控鎖存器三態反相器，其耦接在所述第一主控反相器的輸出端子與所述第一多工傳輸閘的所述輸出端子之間且經組態以在所述時脈信號具有邏輯「高」位準且所述反相時脈信號具有所述邏輯「低」位準時將接收自所述第一主控反相器的所述第一反相多工信號反相以輸出所述第一多工信號；第一傳輸閘，其耦接至所述第一主控反相器的所述輸出端子且經組態以在所述時脈信號具有所述邏輯「高」位準且所述反相時脈信號具有所述邏輯「低」位準時傳輸接收自所述第一主控反相器的所述第一反相多工信號；第一受控反相器，其耦接至所述第一傳輸閘的輸出端子且經組態以將接收自所述第一傳輸閘的所述第一反相多工信號反相以輸出所述第一多工信號；第一受控鎖存器三態反相器，其耦接在所述第一受控反相器的輸出端子與所述第一傳輸閘的所述輸出端子之間且經組態以在所述時脈信號具有所述邏輯「低」位準且所述反相時脈信號具有所述邏輯「高」位準時將接收自所述第一受控反相器的所述第一多工信號反相以輸出所述第一反相多工信號；以及第一輸出反相器，其耦接至所述第一受控反相器的所述輸出端子且經組態以將接收自所述第一受控反相器的所述第一多工信號反相以經由第一信號輸出端子輸出所述第一反相多工信號作為所述第一輸出信號。
在實例實施例中，所述第二正反器可包含：第二輸入三態反相器，其耦接至所述第二輸入信號輸入所經由的第二信號輸入端子且經組態以在所述掃描啟用信號具有所述邏輯「低」位準且所述反相掃描啟用信號具有所述邏輯「高」位準時將所述第二輸入信號反相以輸出第二反相輸入信號；第二掃描三態反相器，其耦接至所述第二掃描測試信號輸入所經由的第二掃描輸入端子且經組態以在所述掃描啟用信號具有所述邏輯「高」位準且所述反相掃描啟用信號具有所述邏輯「低」位準時將所述第二掃描測試信號反相以輸出第二反相掃描測試信號；第二多工傳輸閘，其耦接至所述第二輸入三態反相器的輸出端子及所述第二掃描三態反相器的輸出端子且經組態以在所述時脈信號具有所述邏輯「低」位準且所述反相時脈信號具有所述邏輯「高」位準時傳輸所述第二反相輸入信號或所述第二反相掃描測試信號作為第二多工信號；第二主控反相器，其耦接至所述第二多工傳輸閘的輸出端子且經組態以將接收自所述第二多工傳輸閘的所述第二多工信號反相以輸出第二反相多工信號；第二主控鎖存器三態反相器，其耦接在所述第二主控反相器的輸出端子與所述第二多工傳輸閘的所述輸出端子之間且經組態以在所述時脈信號具有所述邏輯「高」位準且所述反相時脈信號具有所述邏輯「低」位準時將接收自所述第二主控反相器的所述第二反相多工信號反相以輸出所述第二多工信號；第二傳輸閘，其耦接至所述第二主控反相器的所述輸出端子且經組態以在所述時脈信號具有所述邏輯「高」位準且所述反相時脈信號具有所述邏輯「低」位準時傳輸接收自所述第二主控反相器的所述第二反相多工信號；第二受控反相器，其耦接至所述第二傳輸閘的輸出端子且經組態以將接收自所述第二傳輸閘的所述第二反相多工信號反相以輸出所述第二多工信號；第二受控鎖存器三態反相器，其耦接在所述第二受控反相器的輸出端子與所述第二傳輸閘的所述輸出端子之間且經組態以在所述時脈信號具有所述邏輯「低」位準且所述反相時脈信號具有所述邏輯「高」位準時將接收自所述第二受控反相器的所述第二多工信號反相以輸出所述第二反相多工信號；以及第二輸出反相器，其耦接至所述第二受控反相器的所述輸出端子且經組態以將接收自所述第二受控反相器的所述第二多工信號反相以經由第二信號輸出端子輸出所述第二反相多工信號作為所述第二輸出信號。
在實例實施例中，所述第二正反器可包含：第二輸入三態反相器，其耦接至所述第二輸入信號輸入所經由的第二信號輸入端子且經組態以在所述掃描啟用信號具有所述邏輯「低」位準且所述反相掃描啟用信號具有所述邏輯「高」位準時將所述第二輸入信號反相以輸出第二反相輸入信號；第二掃描傳輸閘，其經組態以在所述掃描啟用信號具有所述邏輯「高」位準且所述反相掃描啟用信號具有所述邏輯「低」位準時輸出對應於所述第一輸出信號或藉由將所述第一輸出信號反相產生的第一反相輸出信號的連接信號；第二多工傳輸閘，其耦接至所述第二輸入三態反相器的輸出端子及所述第二掃描傳輸閘的輸出端子經組態以在所述時脈信號具有所述邏輯「低」位準且所述反相時脈信號具有所述邏輯「高」位準時傳輸所述第二反相輸入信號或所述連接信號作為第二多工信號；第二主控反相器，其耦接至所述第二多工傳輸閘的輸出端子且經組態以將接收自所述第二多工傳輸閘的所述第二多工信號反相以輸出第二反相多工信號；第二主控鎖存器三態反相器，其耦接在所述第二主控反相器的輸出端子與所述第二多工傳輸閘的所述輸出端子之間且經組態以在所述時脈信號具有所述邏輯「高」位準且所述反相時脈信號具有所述邏輯「低」位準時將接收自所述第二主控反相器的所述第二反相多工信號反相以輸出所述第二多工信號；第二傳輸閘，其耦接至所述第二主控反相器的所述輸出端子且經組態以在所述時脈信號具有所述邏輯「高」位準且所述反相時脈信號具有所述邏輯「低」位準時傳輸接收自所述第二主控反相器的所述第二反相多工信號；第二受控反相器，其耦接至所述第二傳輸閘的輸出端子且經組態以將接收自所述第二傳輸閘的所述第二反相多工信號反相以輸出所述第二多工信號；第二受控鎖存器三態反相器，其耦接在所述第二受控反相器的輸出端子與所述第二傳輸閘的所述輸出端子之間且經組態以在所述時脈信號具有所述邏輯「低」位準且所述反相時脈信號具有所述邏輯「高」位準時將接收自所述第二受控反相器的所述第二多工信號反相以輸出所述第二反相多工信號；以及第二輸出反相器，其耦接至所述第二受控反相器的所述輸出端子且經組態以將接收自所述第二受控反相器的所述第二多工信號反相以經由第二信號輸出端子輸出所述第二反相多工信號作為所述第二輸出信號。
根據實例實施例的另一態樣，一種掃描鏈電路可包含經組態以共用時脈信號的多個多位元正反器區塊。此處，所述多位元正反器區塊中的每一者可包含：單一反相器，其經組態以藉由將所述時脈信號反相來產生反相時脈信號；第一正反器，其包含第一多工器部分、第一主控鎖存器部分及第一受控鎖存器部分且經組態以基於所述時脈信號及所述反相時脈信號來操作所述第一主控鎖存器部分及所述第一受控鎖存器部分，所述第一正反器在所述時脈信號的上升邊緣觸發；以及第二正反器，其包含第二主控鎖存器部分及第二受控鎖存器部分且經組態以基於所述時脈信號及所述反相時脈信號來操作所述第二主控鎖存器部分及所述第二受控鎖存器部分，所述第二正反器在所述時脈信號的所述上升邊緣觸發。
在實例實施例中，所述第一正反器可輸出在所述時脈信號的所述上升邊緣鎖存的第一輸入信號或第一掃描測試信號作為第一輸出信號，且所述第二正反器可輸出在所述時脈信號的所述上升邊緣鎖存的所述第一輸出信號或第一反相輸出信號作為第二輸出信號，所述第一反相輸出信號是藉由將所述第一輸出信號反相產生。
在實例實施例中，所述第一正反器可直接耦接至所述第二正反器或可經由位於所述第一正反器與所述第二正反器之間的至少一個緩衝器或至少一個反相器而耦接至所述第二正反器。
在實例實施例中，所述第一正反器可包含：選擇反相器，其耦接至掃描啟用信號輸入所經由的掃描啟用信號輸入端子且經組態以將所述掃描啟用信號反相以輸出反相掃描啟用信號；第一輸入三態反相器，其耦接至所述第一輸入信號輸入所經由的第一信號輸入端子且經組態以在所述掃描啟用信號具有邏輯「低」位準且所述反相掃描啟用信號具有邏輯「高」位準時將所述第一輸入信號反相以輸出第一反相輸入信號；第一掃描三態反相器，其耦接至所述第一掃描測試信號輸入所經由的第一掃描輸入端子且經組態以在所述掃描啟用信號具有所述邏輯「高」位準且所述反相掃描啟用信號具有所述邏輯「低」位準時將所述第一掃描測試信號反相以輸出第一反相掃描測試信號；第一多工傳輸閘，其耦接至所述第一輸入三態反相器的輸出端子及所述第一掃描三態反相器的輸出端子且經組態以在所述時脈信號具有所述邏輯「低」位準且所述反相時脈信號具有所述邏輯「高」位準時傳輸所述第一反相輸入信號或所述第一反相掃描測試信號作為第一多工信號；第一主控反相器，其耦接至所述第一多工傳輸閘的輸出端子且經組態以將接收自所述第一多工傳輸閘的所述第一多工信號反相以輸出第一反相多工信號；第一主控鎖存器三態反相器，其耦接在所述第一主控反相器的輸出端子與所述第一多工傳輸閘的所述輸出端子之間且經組態以在所述時脈信號具有邏輯「高」位準且所述反相時脈信號具有所述邏輯「低」位準時將接收自所述第一主控反相器的所述第一反相多工信號反相以輸出所述第一多工信號；第一傳輸閘，其耦接至所述第一主控反相器的所述輸出端子且經組態以在所述時脈信號具有所述邏輯「高」位準且所述反相時脈信號具有所述邏輯「低」位準時傳輸接收自所述第一主控反相器的所述第一反相多工信號；第一受控反相器，其耦接至所述第一傳輸閘的輸出端子且經組態以將接收自所述第一傳輸閘的所述第一反相多工信號反相以輸出所述第一多工信號；第一受控鎖存器三態反相器，其耦接在所述第一受控反相器的輸出端子與所述第一傳輸閘的所述輸出端子之間且經組態以在所述時脈信號具有所述邏輯「低」位準且所述反相時脈信號具有所述邏輯「高」位準時將接收自所述第一受控反相器的所述第一多工信號反相以輸出所述第一反相多工信號；以及第一輸出反相器，其耦接至所述第一受控反相器的所述輸出端子且經組態以將接收自所述第一受控反相器的所述第一多工信號反相以經由第一信號輸出端子輸出所述第一反相多工信號作為所述第一輸出信號。
在實例實施例中，所述第二正反器可包含：第二連接三態反相器，其經組態以在所述時脈信號具有所述邏輯「低」位準且所述反相時脈信號具有所述邏輯「高」位準時將對應於所述第一輸出信號或所述第一反相輸出信號的連接信號反相以輸出反相連接信號；第二主控反相器，其耦接至所述第二連接三態反相器的輸出端子且經組態以將接收自所述第二連接三態反相器的所述反相連接信號反相以輸出所述連接信號；第二主控鎖存器三態反相器，其耦接在所述第二主控反相器的輸出端子與所述第二連接三態反相器的所述輸出端子之間且經組態以在所述時脈信號具有所述邏輯「高」位準且所述反相時脈信號具有所述邏輯「低」位準時將接收自所述第二主控反相器的所述連接信號反相以輸出所述反相連接信號；第二傳輸閘，其耦接至所述第二主控反相器的所述輸出端子且經組態以在所述時脈信號具有所述邏輯「高」位準且所述反相時脈信號具有所述邏輯「低」位準時傳輸接收自所述第二主控反相器的所述連接信號；第二受控反相器，其耦接至所述第二傳輸閘的輸出端子且經組態以將接收自所述第二傳輸閘的所述連接信號反相以輸出所述反相連接信號；第二受控鎖存器三態反相器，其耦接在所述第二受控反相器的輸出端子與所述第二傳輸閘的所述輸出端子之間且經組態以在所述時脈信號具有所述邏輯「低」位準且所述反相時脈信號具有所述邏輯「高」位準時將接收自所述第二受控反相器的所述反相連接信號反相以輸出所述連接信號；以及第二輸出反相器，其耦接至所述第二受控反相器的所述輸出端子且經組態以將接收自所述第二受控反相器的所述反相連接信號反相以經由第二信號輸出端子輸出所述連接信號作為所述第二輸出信號。
因此，根據實例實施例的多位元正反器可藉由以下操作來最小化（或減少）時脈信號傳輸（或傳送）所經由的時脈路徑中發生的電力消耗：包含多位元正反器區塊，每一者包含將所述時脈信號反相以產生反相時脈信號的單一反相器及在所述時脈信號的上升邊緣觸發的多個正反器，其中所述正反器中的每一者包含主控鎖存器部分及受控鎖存器部分；及控制所述多位元正反器區塊以共用所述時脈信號。結果，所述多位元正反器可以低功率作為主從式正反器操作。
另外，根據實例實施例的掃描鏈電路可促進將針對包含所述掃描鏈電路的積體電路有效地執行的掃描測試，其中所述掃描鏈電路具有基於所述多位元正反器的結構。
將參看附圖更完整地描述各種實例實施例， 在所述附圖中， 展示一些實例實施例。然而，本發明概念可以許多不同形式體現且不應被理解為限於本文所闡述的實施例。實情為,提供此等實施例使得本發明將透徹且完整， 且將向熟習此項技術者充分傳達本發明概念的範疇。在本申請案中， 類似參考數字指代類似元件。
應理解，儘管在本文中可使用術語第一、第二等來描述各種元件，但此等元件不應受限於此等術語。此等術語用於將一個元件與另一元件區分開來。舉例而言，在不脫離本發明概念的範疇的情況下，可將第一元件稱為第二元件，且類似地，可將第二元件稱為第一元件。如本文中所使用，術語「及/或」包含相關聯所列項目中的一或多者中的任一者及所有組合。
應理解，當一元件被稱作「連接」或「耦接」至另一元件時，元件可直接地連接或耦接至另一元件，或可存在介入元件。相比而言，當一元件被稱作「直接連接」或「直接耦接」至另一元件時，不存在介入元件。應以類似方式解釋用於描述元件之間的關係的其他詞（例如，「在……之間」對「直接在……之間」、「鄰近」對「直接鄰近」等）。
本文中所使用的術語用於描述特定實施例的目的，且並不意欲限制發明概念。如本文中中所使用，單數形式「一」及「所述」意欲亦包含複數形式，除非上下文另有清晰指示。將進一步理解，術語「包括」及/或「包含」在用於本文中時指定所陳述的特徵、整體、步驟、操作、元件及/或組件的存在，但不排除一或多個其他特徵、整體、步驟、操作、元件、組件及/或其群組的存在或添加。
除非另有定義，否則本文所使用的所有術語（包括技術及科學術語）具有與由一般熟習本發明概念所屬領域的技術者通常所理解的涵義相同的涵義。應進一步理解，諸如常用辭典中所定義的術語的術語應被解釋為具有與其在相關技術的上下文中的涵義一致的涵義，且將不在理想化或過度正式意義上進行解釋，除非明確地如此定義。
圖1為說明根據實例實施例的多位元正反器的方塊圖。圖2為用於描述包含於圖1的多位元正反器中的多位元正反器區塊的方塊圖。
參看圖1及圖2，多位元正反器10可包含共用時脈信號CK的多個多位元正反器區塊（multi-bit flip-flop blocks）100。此處，多位元正反器區塊100中的每一者可包含單一反相器（single inverter）160及第一至第n正反器100-1至100-n，其中n為大於或等於2的整數。如圖1中所說明，第一至第n正反器100-1至100-n中的每一者可耦接至單一反相器160。另外，第一至第n正反器100-1至100-n中的每一者可接收時脈信號CK及藉由將時脈信號CK反相產生的反相時脈信號ICK。此處，分別地，第一至第n正反器100-1至100-n可輸出在時脈信號CK的上升邊緣（亦即，在反相時脈信號ICK的下降邊緣）鎖存的第一至第n輸入信號D1至Dn作為第一至第n輸出信號Q1至Qn。亦即，第一至第n正反器100-1至100-n可在時脈信號CK的上升邊緣觸發。在下文中，如圖2中所說明，為描述方便起見，假定多位元正反器區塊100包含單一反相器160、第一正反器100-1及第二正反器100-2（亦即，2位元正反器區塊）。
第一正反器100-1可包含第一主控鎖存器部分（master latch part）120-1及第一受控鎖存器部分（slave latch part ）140-1。第一正反器100-1可基於時脈信號CK及反相時脈信號ICK來操作第一主控部分120-1及第一受控鎖存器部分140-1。如圖2中所說明，第一主控鎖存器部分120-1及第一受控鎖存器部分140-1可接收時脈信號CK及反相時脈信號ICK。另外，第一主控鎖存器部分120-1及第一受控鎖存器部分140-1可由時脈信號CK及反相時脈信號ICK控制。此處，第一主控鎖存器部分120-1可包含至少一個反相器、至少一個三態反相器及/或至少一個傳輸閘，且第一受控鎖存器部分140-1可包含至少一個反相器、至少一個三態反相器及/或至少一個傳輸閘。因此，第一主控鎖存器部分120-1及第一受控鎖存器部分140-1可以三態反相器及/或傳輸閘是由時脈信號CK及反相時脈信號ICK控制的方式操作。具體言之，第一主控鎖存器部分120-1可在時脈信號CK的上升邊緣（亦即，在反相時脈信號ICK的下降邊緣）鎖存第一輸入信號D1以將對應於第一輸入信號D1的傳輸信號傳輸至第一受控鎖存器部分140-1，且第一受控鎖存器部分140-1可鎖存傳輸自第一主控鎖存器部分120-1的經鎖存傳輸信號以基於鎖存的傳輸信號輸出第一輸出信號Q1。換言之，第一正反器100-1可在時脈信號CK的上升邊緣觸發。在一實例實施例中，第一正反器100-1可包含重設第一輸出信號Q1以具有第一邏輯位準（例如，邏輯「低」位準）的重設功能。在另一實例實施例中，第一正反器100-1可包含設定第一輸出信號Q1以具有第二邏輯位準（例如，邏輯「高」位準）的設定功能。在再一實例實施例中，第一正反器100-1可包含重設第一輸出信號Q1以具有所述第一邏輯位準的重設功能及設定第一輸出信號Q1以具有所述第二邏輯位準的設定功能。在一些實例實施例中，第一正反器100-1可包含其他功能。舉例而言，第一正反器100-1可包含保留（或保持）資料的保留功能。
第二正反器100-2可包含第二主控鎖存器部分120-2及第二受控鎖存器部分140-2。第二正反器100-2可基於時脈信號CK及反相時脈信號ICK來操作第二主控鎖存器部分120-2及第二受控鎖存器部分140-2。如圖2中所說明，第二主控鎖存器部分120-2及第二受控鎖存器部分140-2可接收時脈信號CK及反相時脈信號ICK。另外，第二主控鎖存器部分120-2及第二受控鎖存器部分140-2可由時脈信號CK及反相時脈信號ICK控制。此處，第二主控鎖存器部分120-2可包含至少一個反相器、至少一個三態反相器及/或至少一個傳輸閘，且第二受控鎖存器部分140-2可包含至少一個反相器、至少一個三態反相器及/或至少一個傳輸閘。因此，第二主控鎖存器部分120-2及第二受控鎖存器部分140-2可以三態反相器及/或傳輸閘是由時脈信號CK及反相時脈信號ICK控制的方式操作。具體言之，第二主控鎖存器部分120-2可在時脈信號CK的上升邊緣（亦即，在反相時脈信號ICK的下降邊緣）鎖存第二輸入信號D2以將對應於第二輸入信號D2的傳輸信號傳輸至第二受控鎖存器部分140-2，且第二受控鎖存器部分140-2可鎖存傳輸自第二主控鎖存器部分120-2的所述傳輸信號以基於經鎖存傳輸信號輸出第二輸出信號Q2。換言之，第二正反器100-2可在時脈信號CK的上升邊緣觸發。在一實例實施例中，第二正反器100-2可包含重設第二輸出信號Q2以具有第一邏輯位準（例如，邏輯「低」位準）的重設功能。在另一實例實施例中，第二正反器100-2可包含設定第二輸出信號Q2以具有第二邏輯位準（例如，邏輯「高」位準）的設定功能。在再一實例實施例中，第二正反器100-2可包含重設第二輸出信號Q2以具有所述第一邏輯位準的重設功能及設定第二輸出信號Q2以具有所述第二邏輯位準的設定功能。在一些實例實施例中，第二正反器100-2可包含其他功能。舉例而言，第二正反器100-2可包含保留（或保持）資料的保留功能。
單一反相器160可將時脈信號CK反相以產生反相時脈信號ICK且可將時脈信號CK及反相時脈信號ICK提供至第一正反器100-1及第二正反器100-2。由於多位元正反器區塊100具有僅包含單一反相器160的結構，因此與具有包含多個反相器的結構的習知多位元正反器相比，多位元正反器10可減少電力消耗，其中電力消耗發生在包含所述反相器的時脈路徑中，此是因為反相器在經由所述時脈路徑傳輸的時脈信號CK自邏輯「低」位準變至邏輯「高」位準或自邏輯「高」位準變至邏輯「低」位準時操作（亦即，雙態觸發）。亦即，由於多位元正反器10的電力消耗在操作頻率（例如，時脈信號CK的頻率）增加時增加小於習知多位元正反器的電力消耗，因此多位元正反器10可滿足需要相對較高操作頻率的新近行動裝置的低功率位準。如上所述，包含於多位元正反器區塊100中的正反器100-1至100-n（例如，圖2中的第一正反器100-1及第二正反器100-2）可具有相同結構。因此，包含於多位元正反器區塊100中的正反器100-1至100-n可基於時脈信號CK及提供自單一反相器160的反相時脈信號ICK來控制。此處，包含於多位元正反器區塊100中的正反器100-1至100-n可在時脈信號CK的上升邊緣（亦即，在反相時脈信號ICK的下降邊緣）觸發。結果，包含於第一正反器100-1中的第一主控鎖存器部分120-1及包含於第二正反器100-2中的第二主控鎖存器部分120-2在時脈信號CK具有邏輯「高」位準時可處於鎖定狀態（lock-state）下且在時脈信號CK具有邏輯「低」位準時可處於通過狀態（pass-state）下。另外，包含於第一正反器100-1中的第一受控鎖存器部分140-1及包含於第二正反器100-2中的第二受控鎖存器部分140-2在時脈信號CK具有邏輯「高」位準時可處於通過狀態下且在時脈信號CK具有邏輯「低」位準時可處於鎖定狀態下。
簡言之，多位元正反器10可藉由以下操作來最小化（或減少）傳輸（或傳送）時脈信號CK所經由的時脈路徑中發生的電力消耗：包含多位元正反器區塊100，每一者包含將時脈信號CK反相以產生反相時脈信號ICK的單一反相器160及在時脈信號CK的上升邊緣觸發的正反器100-1至100-n，其中正反器100-1至100-n中的每一者包含主控鎖存器部分120-1至120-n及受控鎖存器部分140-1至140-n；以及控制多位元正反器區塊100以共用時脈信號CK。結果，多位元正反器10可以低功率作為主從式正反器操作。另外，由於多位元正反器10以低功率操作，因此多位元正反器10可應用於用於低功率且高效能的行動裝置的低功率且高效能的晶片。
圖3為說明圖2的多位元正反器區塊的實例的圖式。圖4為說明圖3的多位元正反器區塊操作的實例的時序圖。
參看圖3及圖4，多位元正反器區塊100可包含單一反相器160、第一正反器100-1及第二正反器100-2。此處，第一正反器100-1可在時脈信號CK的上升邊緣（亦即，在反相時脈信號ICK的下降邊緣）鎖存第一輸入信號D1以輸出第一輸入信號D1作為第一輸出信號Q1，且第二正反器100-2可在時脈信號CK的上升邊緣（亦即，在反相時脈信號ICK的下降邊緣）鎖存第二輸入信號D2以輸出第二輸入信號D2作為第二輸出信號Q2。然而，由於圖3中所說明的多位元正反器區塊100的結構是一實例，因此多位元正反器區塊100的結構不限於此。
第一正反器100-1可包含第一輸入三態反相器（input tri-state inverter）101-1、第一主控反相器（master inverter）102-1、第一主控鎖存器三態反相器（master latch tri-state inverter）103-1、第一傳輸閘（transmission gate）104-1、第一受控反相器105-1、第一輸出反相器（output inverter）106-1及第一受控鎖存器三態反相器（slave latch tri-state inverter）107-1。第一輸入三態反相器101-1可耦接至第一輸入信號D1輸入所經由的第一信號輸入端子。亦即，第一輸入三態反相器101-1可耦接在所述第一信號輸入端子與第一主控反相器102-1之間。此處，第一輸入三態反相器101-1在時脈信號CK具有邏輯「低」位準且反相時脈信號ICK具有邏輯「高」位準時可將第一輸入信號D1反相以輸出第一反相輸入信號ID1。另一方面，第一輸入三態反相器101-1在時脈信號CK具有邏輯「高」位準且反相時脈信號ICK具有邏輯「低」位準時可分離第一主控反相器102-1與所述第一信號輸入端子。第一主控反相器102-1可耦接至第一輸入三態反相器101-1的輸出端子。亦即，第一主控反相器102-1可耦接在第一輸入三態反相器101-1與第一傳輸閘104-1之間。此處，第一主控反相器102-1可將接收自第一輸入三態反相器101-1的第一反相輸入信號ID1反相以輸出第一輸入信號D1。第一主控鎖存器三態反相器103-1可耦接在第一主控反相器102-1的輸出端子與第一輸入三態反相器101-1的輸出端子之間。此處，第一主控鎖存器三態反相器103-1在時脈信號CK具有邏輯「高」位準且反相時脈信號ICK具有邏輯「低」位準時可將接收自第一主控反相器102-1的第一輸入信號D1反相以輸出第一反相輸入信號ID1。另一方面，第一主控鎖存器三態反相器103-1在時脈信號CK具有邏輯「低」位準且反相時脈信號ICK具有邏輯「高」位準時可分離第一輸入三態反相器101-1的輸出端子與第一主控反相器102-1的輸出端子。
第一傳輸閘104-1可耦接至第一主控反相器102-1的輸出端子。亦即，第一傳輸閘104-1可耦接在第一主控反相器102-1與第一受控反相器105-1之間。第一傳輸閘104-1在時脈信號CK具有邏輯「高」位準且反相時脈信號ICK具有邏輯「低」位準時可傳輸接收自第一主控反相器102-1的第一輸入信號D1。另一方面，第一傳輸閘104-1在時脈信號CK具有邏輯「低」位準且反相時脈信號ICK具有邏輯「高」位準時可分離第一受控反相器105-1與第一主控反相器102-1。第一受控反相器105-1可耦接至第一傳輸閘104-1的輸出端子。亦即，第一受控反相器105-1可耦接在第一傳輸閘104-1與第一輸出反相器106-1之間。第一受控反相器105-1可將接收自第一傳輸閘104-1的第一輸入信號D1反相以輸出第一反相輸入信號ID1。第一輸出反相器106-1可耦接至第一受控反相器105-1的輸出端子。亦即，第一輸出反相器106-1可耦接在第一受控反相器105-1與第一輸出信號Q1輸出所經由的第一信號輸出端子之間。第一輸出反相器106-1可將接收自第一受控反相器105-1的第一反相輸入信號ID1反相以經由所述第一信號輸出端子輸出第一輸入信號D1作為第一輸出信號Q1。第一受控鎖存器三態反相器107-1可耦接在第一受控反相器105-1的輸出端子與第一傳輸閘104-1的輸出端子之間。此處，第一受控鎖存器三態反相器107-1在時脈信號CK具有邏輯「低」位準且反相時脈信號ICK具有邏輯「高」位準時可將接收自第一受控反相器105-1的第一反相輸入信號ID1反相以輸出第一輸入信號D1。另一方面，第一受控鎖存器三態反相器107-1在時脈信號CK具有邏輯「高」位準且反相時脈信號ICK具有邏輯「低」位準時可分離第一傳輸閘104-1的輸出端子與第一受控反相器105-1的輸出端子。
第二正反器100-2可包含第二輸入三態反相器101-2、第二主控反相器102-2、第二主控鎖存器三態反相器103-2、第二傳輸閘104-2、第二受控反相器105-2、第二輸出反相器106-2及第二受控鎖存器三態反相器107-2。第二輸入三態反相器101-2可耦接至第二輸入信號D2輸入所經由的第二信號輸入端子。亦即，第二輸入三態反相器101-2可耦接在所述第二信號輸入端子與第二主控反相器102-2之間。此處，第二輸入三態反相器101-2在時脈信號CK具有邏輯「低」位準且反相時脈信號ICK具有邏輯「高」位準時可將第二輸入信號D2反相以輸出第二反相輸入信號ID2。另一方面，第二輸入三態反相器101-2在時脈信號CK具有邏輯「高」位準且反相時脈信號ICK具有邏輯「低」位準時可分離第二主控反相器102-2與所述第二信號輸入端子。第二主控反相器102-2可耦接至第二輸入三態反相器101-2的輸出端子。亦即，第二主控反相器102-2可耦接在第二輸入三態反相器101-2與第二傳輸閘104-2之間。此處，第二主控反相器102-2可將接收自第二輸入三態反相器101-2的第二反相輸入信號ID2反相以輸出第二輸入信號D2。第二主控鎖存器三態反相器103-2可耦接在第二主控反相器102-2的輸出端子與第二輸入三態反相器101-2的輸出端子之間。此處，第二主控鎖存器三態反相器103-2在時脈信號CK具有邏輯「高」位準且反相時脈信號ICK具有邏輯「低」位準時可將接收自第二主控反相器102-2的第二輸入信號D2反相以輸出第二反相輸入信號ID2。另一方面，第二主控鎖存器三態反相器103-2在時脈信號CK具有邏輯「低」位準且反相時脈信號ICK具有邏輯「高」位準時可分離第二輸入三態反相器101-2的輸出端子與第二主控反相器102-2的輸出端子。
第二傳輸閘104-2可耦接至第二主控反相器102-2的輸出端子。亦即，第二傳輸閘104-2可耦接在第二主控反相器102-2與第二受控反相器105-2之間。第二傳輸閘104-2在時脈信號CK具有邏輯「高」位準且反相時脈信號ICK具有邏輯「低」位準時可傳輸接收自第二主控反相器102-2的第二輸入信號D2。另一方面，第二傳輸閘104-2在時脈信號CK具有邏輯「低」位準且反相時脈信號ICK具有邏輯「高」位準時可分離第二受控反相器105-2與第二主控反相器102-2。第二受控反相器105-2可耦接至第二傳輸閘104-2的輸出端子。亦即，第二受控反相器105-2可耦接在第二傳輸閘104-2與第二輸出反相器106-2之間。第二受控反相器105-2可將接收自第二傳輸閘104-2的第二輸入信號D2反相以輸出第二反相輸入信號ID2。第二輸出反相器106-2可耦接至第二受控反相器105-2的輸出端子。亦即，第二輸出反相器106-2可耦接在第二受控反相器105-2與第二輸出信號Q2輸出所經由的第二信號輸出端子之間。第二輸出反相器106-2可將接收自第二受控反相器105-2的第二反相輸入信號ID2反相以經由所述第二信號輸出端子輸出第二輸入信號D2作為第二輸出信號Q2。第二受控鎖存器三態反相器107-2可耦接在第二受控反相器105-2的輸出端子與第二傳輸閘104-2的輸出端子之間。此處，第二受控鎖存器三態反相器107-2在時脈信號CK具有邏輯「低」位準且反相時脈信號ICK具有邏輯「高」位準時可將接收自第二受控反相器105-2的第二反相輸入信號ID2反相以輸出第二輸入信號D2。另一方面，第二受控鎖存器三態反相器107-2在時脈信號CK具有邏輯「高」位準且反相時脈信號ICK具有邏輯「低」位準時可分離第二傳輸閘104-2的輸出端子與第二受控反相器105-2的輸出端子。
具體言之，當時脈信號CK具有邏輯「低」位準時，第一正反器100-1的第一輸入三態反相器101-1及第二正反器100-2的第二輸入三態反相器101-2可操作，但第一正反器100-1的第一傳輸閘104-1及第一主控鎖存器三態反相器103-1及第二正反器100-2的第二傳輸閘104-2及第二主控鎖存器三態反相器103-2可不操作。在此情況下，當時脈信號CK的邏輯位準自邏輯「低」位準變至邏輯「高」位準（亦即，時脈信號CK的上升邊緣）時，第一正反器100-1的第一輸入三態反相器101-1及第二正反器100-2的第二輸入三態反相器101-2可不操作，但第一正反器100-1的第一主控鎖存器三態反相器103-1及第二正反器100-2的第二主控鎖存器三態反相器103-2可操作。因此，可鎖存施加至所述第一信號輸入端子的第一輸入信號D1及施加至所述第二信號輸入端子的第二輸入信號D2。同時，當時脈信號CK的邏輯位準自邏輯「低」位準變至邏輯「高」位準時，第一正反器100-1的第一傳輸閘104-1及第二正反器100-2的第二傳輸閘104-2可操作。因此，鎖存的第一輸入信號D1可經由第一正反器100-1的第一傳輸閘104-1、第一受控反相器105-1及第一輸出反相器106-1輸出作為第一輸出信號Q1，且鎖存的第二輸入信號D2可經由第二正反器100-2的第二傳輸閘104-2、第二受控反相器105-2及第二輸出反相器106-2輸出作為第二輸出信號Q2。隨後，當時脈信號CK的邏輯位準自邏輯「高」位準變至邏輯「低」位準（亦即，時脈信號CK的下降邊緣）時，第一正反器100-1的第一輸入三態反相器101-1及第二正反器100-2的第二輸入三態反相器101-2可操作，但第一正反器100-1的第一傳輸閘104-1及第二正反器100-2的第二傳輸閘104-2可不操作。因此，第一受控反相器105-1可與第一正反器100-1中的第一主控反相器102-1分離（或阻斷），且第二受控反相器105-2可與第二正反器100-2中的第二主控反相器102-2分離（或阻斷）。同時，當時脈信號CK的邏輯位準自邏輯「高」位準變至邏輯「低」位準時，第一正反器100-1的第一受控鎖存器三態反相器107-1及第二正反器100-2的第二受控鎖存器三態反相器107-2可操作。因此，第一正反器100-1可經由所述第一信號輸出端子來輸出鎖存的第一輸入信號D1作為第一輸出信號Q1，且第二正反器100-2可經由所述第二信號輸出端子來輸出鎖存的第二輸入信號D2作為第二輸出信號Q2，直至時脈信號CK的邏輯位準自邏輯「低」位準變至邏輯「高」位準（亦即，時脈信號CK的上升邊緣）。
圖4展示多位元正反器區塊100操作的實例。為描述方便起見，將藉由集中在包含於多位元正反器區塊100中的正反器100-1至100-n中的第j正反器100-j上（其中j為1與n之間的整數）來描述多位元正反器區塊100的操作。舉例而言，如圖3中所說明，第j正反器100-j可藉由在時脈信號CK的上升邊緣（亦即，在反相時脈信號ICK的下降邊緣）鎖存第j輸入信號Dj（亦即，指示為TIA）而輸出第j輸出信號Qj。此處，由於鎖存的第j輸入信號Dj具有邏輯「低」位準，因此第j正反器100-j可輸出具有邏輯「低」位準的第j輸出信號Qj。同時，由於第j正反器100-j僅在時脈信號CK的上升邊緣觸發，自第j正反器100-j輸出的第j輸出信號Qj可不變化，直至時脈信號CK的下一個上升邊緣。隨後，由於在時脈信號CK的下一個上升邊緣（亦即，指示為TIB）鎖存的第j輸入信號Dj具有邏輯「高」位準，因此自第j正反器100-j輸出的第j輸出信號Qj的邏輯位準可自邏輯「低」位準變至邏輯「高」位準。接下來，由於在時脈信號CK的下一個上升邊緣（亦即，指示為TIC）鎖存的第j輸入信號Dj具有邏輯「高」位準，因此第j正反器100-j可輸出具有邏輯「高」位準的第j輸出信號Qj。隨後，由於在時脈信號CK的下一個上升邊緣（亦即，指示為TID）鎖存的第j輸入信號Dj具有邏輯「低」位準，因此自第j正反器100-j輸出的第j輸出信號Qj的邏輯位準可自邏輯「高」位準變至邏輯「低」位準。接下來，由於在時脈信號CK的下一個上升邊緣（亦即，指示為TIE）鎖存的第j輸入信號Dj具有邏輯「低」位準，因此第j正反器100-j可輸出具有邏輯「低」位準的第j輸出信號Qj。隨後，由於在時脈信號CK的下一個上升邊緣（亦即，指示為TIF）鎖存的第j輸入信號Dj具有邏輯「高」位準，因此自第j正反器100-j輸出的第j輸出信號Qj的邏輯位準可自邏輯「低」位準變至邏輯「高」位準。接下來，由於在時脈信號CK的下一個上升邊緣（亦即，指示為TIG）鎖存的第j輸入信號Dj具有邏輯「高」位準，因此第j正反器100-j可輸出具有邏輯「高」位準的第j輸出信號Qj。
圖5A為說明包含於圖3的多位元正反器區塊中的三態反相器的圖式。圖5B為說明包含於圖3的多位元正反器區塊中的三態反相器的實例的電路圖。
參看圖5A及圖5B，包含於多位元正反器區塊100中的三態反相器（tri-state inverter）111可由控制信號C及藉由將控制信號C反相產生的反相控制信號IC控制。此處，控制信號C可為施加至多位元正反器區塊100的時脈信號CK或藉由將時脈信號CK反相產生的反相時脈信號ICK。因此，反相控制信號IC可為反相時脈信號ICK或時脈信號CK。
如圖5A中所說明，三態反相器111在控制信號C具有邏輯「高」位準且反相控制信號IC具有邏輯「低」位準時可執行將輸入信號A反相以輸出輸出信號Y的操作。另一方面，三態反相器111在控制信號C具有邏輯「低」位準且反相控制信號IC具有邏輯「高」位準時可不執行將輸入信號A反相以輸出輸出信號Y的操作。針對此操作，如圖5B中所說明，三態反相器111可包含第一p通道金屬氧化物半導體（p-channel metal-oxide semiconductor；PMOS）電晶體PTR1、第二PMOS電晶體PTR2、第一n通道金屬氧化物半導體（n-channel metal-oxide semiconductor；NMOS）電晶體NTR1以及第二NMOS電晶體NTR2。第一PMOS電晶體PTR1可耦接在第二PMOS電晶體PTR2與對應於邏輯「高」位準的第一電源電壓VDD之間。此處，第一PMOS電晶體PTR1的閘極電極可接收輸入信號A。第二PMOS電晶體PTR2可耦接在第一PMOS電晶體PTR1與第二NMOS電晶體NTR2之間。此處，第二PMOS電晶體PTR2的閘極電極可接收反相控制信號IC。第一NMOS電晶體NTR1可耦接在第二NMOS電晶體NTR2與對應於邏輯「低」位準的第二電源電壓GND之間。此處，第一NMOS電晶體NTR1的閘極電極可接收輸入信號A。第二NMOS電晶體NTR2可耦接在第一NMOS電晶體NTR1與第二PMOS電晶體PTR2之間。此處，第二NMOS電晶體NTR2的閘極電極可接收控制信號C。耦接至第二PMOS電晶體PTR2的一個電極及第二NMOS電晶體NTR2的一個電極的節點可為輸出節點，且因此輸出信號Y可經由所述輸出節點輸出。因此，當控制信號C具有邏輯「高」位準且反相控制信號IC具有邏輯「低」位準時，第二PMOS電晶體PTR2及第二NMOS電晶體NTR2可接通。此處，當輸入信號A具有邏輯「高」位準時，第一NMOS電晶體NTR1可接通，以使得可輸出具有邏輯「低」位準的輸出信號Y。另一方面，當輸入信號A具有邏輯「低」位準時，第一PMOS電晶體PTR1可接通，以使得可輸出具有邏輯「高」位準的輸出信號Y。由於圖5A及圖5B中所說明的三態反相器111為一實例，因此包含於多位元正反器區塊100中的三態反相器111不限於此。
圖6A為說明包含於圖3的多位元正反器區塊中的傳輸閘的圖式。圖6B為說明包含於圖3的多位元正反器區塊中的傳輸閘的實例的電路圖。
參看圖6A及圖6B，包含於多位元正反器區塊100中的傳輸閘112可由控制信號C及藉由將控制信號C反相產生的反相控制信號IC控制。此處，控制信號C可為施加至多位元正反器區塊100的時脈信號CK或藉由將時脈信號CK反相產生的反相時脈信號ICK。因此，反相控制信號IC可為反相時脈信號ICK或時脈信號CK。
如圖6A中所說明，傳輸閘112在控制信號C具有邏輯「高」位準且反相控制信號IC具有邏輯「低」位準時可執行輸出輸入信號A作為輸出信號Y的操作。另一方面，傳輸閘112在控制信號C具有邏輯「低」位準且反相控制信號IC具有邏輯「高」位準時可不執行輸出輸入信號A作為輸出信號Y的操作。針對此操作，如圖6B中所說明，傳輸閘112可包含第一PMOS電晶體PTR1、第二PMOS電晶體PTR2、第一NMOS電晶體NTR1及第二NMOS電晶體NTR2。第一NMOS電晶體NTR1可耦接在第二NMOS電晶體NTR2與對應於邏輯「高」位準的第一電源電壓VDD之間。此處，第一NMOS電晶體NTR1的閘極電極可接收輸入信號A。第二NMOS電晶體NTR2可耦接在第一NMOS電晶體NTR1與第二PMOS電晶體PTR2之間。此處，第二NMOS電晶體NTR2的閘極電極可接收控制信號C。第一PMOS電晶體PTR1可耦接在第二PMOS電晶體PTR2與對應於邏輯「低」位準的第二電源電壓GND之間。此處，第一PMOS電晶體PTR1的閘極電極可接收輸入信號A。第二PMOS電晶體PTR2可耦接在第一PMOS電晶體PTR1與第二NMOS電晶體NTR2之間。此處，第二PMOS電晶體PTR2的閘極電極可接收反相控制信號IC。耦接至第二PMOS電晶體PTR2的一個電極及第二NMOS電晶體NTR2的一個電極的節點可為輸出節點，且因此輸出信號Y可經由所述輸出節點輸出。在一些實例實施例中，第二PMOS電晶體PTR2的另一電極可耦接至第二NMOS電晶體NTR2的另一電極。因此，當控制信號C具有邏輯「高」位準且反相控制信號IC具有邏輯「低」位準時，第二NMOS電晶體NTR2及第二PMOS電晶體PTR2可接通。此處，當輸入信號A具有邏輯「高」位準時，第一NMOS電晶體NTR1可接通，以使得可輸出具有邏輯「高」位準的輸出信號Y。另一方面，當輸入信號A具有邏輯「低」位準時，第一PMOS電晶體PTR1可接通，以使得可輸出具有邏輯「低」位準的輸出信號Y。由於圖6A及圖6B中所說明的傳輸閘112為一實例，因此包含於多位元正反器區塊100中的傳輸閘112不限於此。
圖7為說明圖2的多位元正反器區塊的另一實例的圖式。
參看圖7，多位元正反器區塊200可包含單一反相器260、第一正反器200-1及第二正反器200-2。此處，第一正反器200-1可在時脈信號CK的上升邊緣（亦即，在反相時脈信號ICK的下降邊緣）鎖存第一輸入信號D1以輸出第一輸入信號D1作為第一輸出信號Q1，且第二正反器200-2可在時脈信號CK的上升邊緣（亦即，在反相時脈信號ICK的下降邊緣）鎖存第二輸入信號D2以輸出第二輸入信號D2作為第二輸出信號Q2。然而，由於圖7中所說明的多位元正反器200的結構為一實例，因此多位元正反器區塊200的結構不限於此。
第一正反器200-1可包含第一輸入三態反相器201-1、第一邏輯反或（NOR）元件202-1、第一主控鎖存器三態反相器203-1、第一傳輸閘204-1、第一受控反相器205-1、第一輸出反相器206-1及第一受控鎖存器重設三態反相器207-1。第一輸入三態反相器201-1可耦接至第一輸入信號D1輸入所經由的第一信號輸入端子。亦即，第一輸入三態反相器201-1可耦接在所述第一信號輸入端子與第一邏輯反或元件202-1之間。此處，第一輸入三態反相器201-1在時脈信號CK具有邏輯「低」位準且反相時脈信號ICK具有邏輯「高」位準時可將第一輸入信號D1反相以輸出第一反相輸入信號ID1。另一方面，第一輸入三態反相器201-1在時脈信號CK具有邏輯「高」位準且反相時脈信號ICK具有邏輯「低」位準時可分離第一邏輯反或元件202-1與所述第一信號輸入端子。第一邏輯反或元件202-1可耦接至重設信號R輸入所經由的重設端子及第一輸入三態反相器201-1的輸出端子。此處，第一邏輯反或元件202-1可藉由在接收自第一輸入三態反相器201-1的第一反相輸入信號ID1與經由所述重設端子輸入的重設信號R之間執行邏輯反或運算來輸出第一操作信號XD1。因此，當重設信號R具有邏輯「高」位準時，第一邏輯反或元件202-1可輸出具有邏輯「低」位準的第一操作信號XD1，不管第一反相輸入信號ID1如何。另一方面，當重設信號R具有邏輯「低」位準時，第一邏輯反或元件202-1可藉由將第一反相輸入信號ID1反相來輸出第一輸入信號D1作為第一操作信號XD1。第一主控鎖存器三態反相器203-1可耦接在第一邏輯反或元件202-1的輸出端子與第一輸入三態反相器201-1的輸出端子之間。此處，第一主控鎖存器三態反相器203-1在時脈信號CK具有邏輯「高」位準且反相時脈信號ICK具有邏輯「低」位準時可將接收自第一邏輯反或元件202-1的第一操作信號XD1反相以輸出對應於第一反相輸入信號ID1的第一反相操作信號IXD1。另一方面，第一主控鎖存器三態反相器203-1在時脈信號CK具有邏輯「低」位準且反相時脈信號ICK具有邏輯「高」位準時可分離第一輸入三態反相器201-1的輸出端子與第一邏輯反或元件202-1的輸出端子。
第一傳輸閘204-1可耦接至第一邏輯反或元件202-1的輸出端子。亦即，第一傳輸閘204-1可耦接在第一邏輯反或元件202-1與第一受控反相器205-1之間。第一傳輸閘204-1在時脈信號CK具有邏輯「高」位準且反相時脈信號ICK具有邏輯「低」位準時可傳輸接收自第一邏輯反或元件202-1的第一操作信號XD1。另一方面，第一傳輸閘204-1在時脈信號CK具有邏輯「低」位準且反相時脈信號ICK具有邏輯「高」位準時可分離第一受控反相器205-1與第一邏輯反或元件202-1。第一受控反相器205-1可耦接至第一傳輸閘204-1的輸出端子。亦即，第一受控反相器205-1可耦接在第一傳輸閘204-1與第一輸出反相器206-1之間。第一受控反相器205-1可將接收自第一傳輸閘204-1的第一操作信號XD1反相以輸出第一反相操作信號IXD1。第一輸出反相器206-1可耦接至第一受控反相器205-1的輸出端子。亦即，第一輸出反相器206-1可耦接在第一受控反相器205-1與第一輸出信號Q1輸出所經由的第一信號輸出端子之間。第一輸出反相器206-1可將接收自第一受控反相器205-1的第一反相操作信號IXD1反相以經由所述第一信號輸出端子輸出第一操作信號XD1作為第一輸出信號Q1。第一受控鎖存器重設三態反相器207-1可耦接在第一受控反相器205-1的輸出端子與第一傳輸閘204-1的輸出端子之間。此處，第一受控鎖存器重設三態反相器207-1在重設信號R具有邏輯「低」位準、時脈信號CK具有邏輯「低」位準且反相時脈信號ICK具有邏輯「高」位準時可將接收自第一受控反相器205-1的第一反相操作信號IXD1反相以輸出第一操作信號XD1。另一方面，第一受控鎖存器重設三態反相器207-1在重設信號R具有邏輯「低」位準、時脈信號CK具有邏輯「高」位準且反相時脈信號ICK具有邏輯「低」位準時可分離第一傳輸閘204-1的輸出端子與第一受控反相器205-1的輸出端子。另外，第一受控鎖存器重設三態反相器207-1在重設信號R具有邏輯「高」位準時可重設第一操作信號XD1以具有邏輯「低」位準。結果，當重設信號R具有邏輯「高」位準時，第一正反器200-1可輸出具有邏輯「低」位準的第一輸出信號Q1。
第二正反器200-2可包含第二輸入三態反相器201-2、第二邏輯反或元件202-2、第二主控鎖存器三態反相器203-2、第二傳輸閘204-2、第二受控反相器205-2、第二輸出反相器206-2及第二受控鎖存器重設三態反相器207-2。第二輸入三態反相器201-2可耦接至第二輸入信號D2輸入所經由的第二信號輸入端子。亦即，第二輸入三態反相器201-2可耦接在所述第二信號輸入端子與第二邏輯反或元件202-2之間。此處，第二輸入三態反相器201-2在時脈信號CK具有邏輯「低」位準且反相時脈信號ICK具有邏輯「高」位準時可將第二輸入信號D2反相以輸出第二反相輸入信號ID2。另一方面，第二輸入三態反相器201-2在時脈信號CK具有邏輯「高」位準且反相時脈信號ICK具有邏輯「低」位準時可分離第二邏輯反或元件202-2與所述第二信號輸入端子。第二邏輯反或元件202-2可耦接至重設信號R輸入所經由的重設端子及第二輸入三態反相器201-2的輸出端子。此處，第二邏輯反或元件202-2可藉由在接收自第二輸入三態反相器201-2的第二反相輸入信號ID2與經由重設端子輸入的重設信號R之間執行邏輯反或運算來輸出第二操作信號XD2。因此，當重設信號R具有邏輯「高」位準時，第二邏輯反或元件202-2可輸出具有邏輯「低」位準的第二操作信號XD2，不管第二反相輸入信號ID2如何。另一方面，當重設信號R具有邏輯「低」位準時，第二邏輯反或元件202-2可藉由將第二反相輸入信號ID2反相來輸出第二輸入信號D2作為第二操作信號XD2。第二主控鎖存器三態反相器203-2可耦接在第二邏輯反或元件202-2的輸出端子與第二輸入三態反相器201-2的輸出端子之間。此處，第二主控鎖存器三態反相器203-2在時脈信號CK具有邏輯「高」位準且反相時脈信號ICK具有邏輯「低」位準時可將接收自第一邏輯反或元件202-2的第二操作信號XD2反相以輸出對應於第二反相輸入信號ID2的第二反相操作信號IXD2。另一方面，第二主控鎖存器三態反相器203-2在時脈信號CK具有邏輯「低」位準且反相時脈信號ICK具有邏輯「高」位準時可分離第二輸入三態反相器201-2的輸出端子與第二邏輯反或元件202-2的輸出端子。
第二傳輸閘204-2可耦接至第二邏輯反或元件202-2的輸出端子。亦即，第二傳輸閘204-2可耦接在第二邏輯反或元件202-2與第二受控反相器205-2之間。第二傳輸閘204-2在時脈信號CK具有邏輯「高」位準且反相時脈信號ICK具有邏輯「低」位準時可傳輸接收自第二邏輯反或元件202-2的第二操作信號XD2。另一方面，第二傳輸閘204-2在時脈信號CK具有邏輯「低」位準且反相時脈信號ICK具有邏輯「高」位準時可分離第二受控反相器205-2與第二邏輯反或元件202-2。第二受控反相器205-2可耦接至第二傳輸閘204-2的輸出端子。亦即，第二受控反相器205-2可耦接在第二傳輸閘204-2與第二輸出反相器206-2之間。第二受控反相器205-2可將接收自第二傳輸閘204-2的第二操作信號XD2反相以輸出第二反相操作信號IXD2。第二輸出反相器206-2可耦接至第二受控反相器205-2的輸出端子。亦即，第二輸出反相器206-2可耦接在第二受控反相器205-2與第二輸出信號Q2輸出所經由的第二信號輸出端子之間。第二輸出反相器206-2可將接收自第二受控反相器205-2的第二反相操作信號IXD2反相以經由所述第二信號輸出端子輸出第二操作信號XD2作為第二輸出信號Q2。第二受控鎖存器重設三態反相器207-2可耦接在第二受控反相器205-2的輸出端子與第二傳輸閘204-2的輸出端子之間。此處，第二受控鎖存器重設三態反相器207-2在重設信號R具有邏輯「低」位準、時脈信號CK具有邏輯「低」位準且反相時脈信號ICK具有邏輯「高」位準時可將接收自第二受控反相器205-2的第二反相操作信號IXD2反相以輸出第二操作信號XD2。另一方面，第二受控鎖存器重設三態反相器207-2在重設信號R具有邏輯「低」位準、時脈信號CK具有邏輯「高」位準且反相時脈信號ICK具有邏輯「低」位準時可分離第二傳輸閘204-2的輸出端子與第二受控反相器205-2的輸出端子。另外，第二受控鎖存器重設三態反相器207-2在重設信號R具有邏輯「高」位準時可重設第二操作信號XD2以具有邏輯「低」位準。結果，當重設信號R具有邏輯「高」位準時，第二正反器200-2可輸出具有邏輯「低」位準的第二輸出信號Q2。
具體言之，當時脈信號CK具有邏輯「低」位準時，第一正反器200-1的第一輸入三態反相器201-1及第二正反器200-2的第二輸入三態反相器201-2可操作，但第一正反器200-1的第一傳輸閘204-1及第一主控鎖存器三態反相器203-1及第二正反器200-2的第二傳輸閘204-2及第二主控鎖存器三態反相器203-2可不操作。在此情況下，當時脈信號CK的邏輯位準自邏輯「低」位準變至邏輯「高」位準（亦即，時脈信號CK的上升邊緣）時，第一正反器200-1的第一輸入三態反相器201-1及第二正反器200-2的第二輸入三態反相器201-2可不操作，但第一正反器200-1的第一主控鎖存器三態反相器203-1及第二正反器200-2的第二主控鎖存器三態反相器203-2可操作。因此，可鎖存施加至所述第一信號輸入端子的第一輸入信號D1及施加至所述第二信號輸入端子的第二輸入信號D2。同時，當時脈信號CK的邏輯位準自邏輯「低」位準變至邏輯「高」位準時，第一正反器200-1的第一傳輸閘204-1及第二正反器200-2的第二傳輸閘204-2可操作。因此，鎖存的第一輸入信號D1可經由第一正反器200-1的第一傳輸閘204-1、第一受控反相器205-1及第一輸出反相器206-1輸出作為第一輸出信號Q1，且鎖存的第二輸入信號D2可經由第二正反器200-2的第二傳輸閘204-2、第二受控反相器205-2及第二輸出反相器206-2輸出作為第二輸出信號Q2。隨後，當時脈信號CK的邏輯位準自邏輯「高」位準變至邏輯「低」位準（亦即，時脈信號CK的下降邊緣）時，第一正反器200-1的第一輸入三態反相器201-1及第二正反器200-2的第二輸入三態反相器201-2可操作，但第一正反器200-1的第一傳輸閘204-1及第二正反器200-2的第二傳輸閘204-2可不操作。因此，第一受控反相器205-1可與第一正反器200-1中的第一邏輯反或元件202-1分離（或阻斷），且第二受控反相器205-2可與第二正反器200-2中的第二邏輯反或元件202-2分離（或阻斷）。同時，當時脈信號CK的邏輯位準自邏輯「高」位準變至邏輯「低」位準時，第一正反器200-1的第一受控鎖存器重設三態反相器207-1及第二正反器200-2的第二受控鎖存器重設三態反相器207-2可操作。因此，第一正反器200-1可經由所述第一信號輸出端子來輸出鎖存的第一輸入信號D1作為第一輸出信號Q1，且第二正反器200-2可經由所述第二信號輸出端子來輸出鎖存的第二輸入信號D2作為第二輸出信號Q2，直至時脈信號CK的邏輯位準自邏輯「低」位準變至邏輯「高」位準（亦即，時脈信號CK的上升邊緣）。然而，當具有邏輯「高」位準的重設信號R施加至第一正反器200-1及第二正反器200-2時，第一正反器200-1可輸出具有邏輯「低」位準的第一輸出信號Q1，且第二正反器200-2可輸出具有邏輯「高」位準的第二輸出信號Q2。
圖8A為說明包含於圖7的多位元正反器區塊中的受控鎖存器重設三態反相器的圖式。圖8B為說明包含於圖7的多位元正反器區塊中的受控鎖存器重設三態反相器的實例的電路圖。
參看圖8A及圖8B，包含於多位元正反器區塊200中的受控鎖存器重設三態反相器211可由控制信號C、藉由將控制信號C反相產生的反相控制信號IC及重設信號R控制。此處，控制信號C可為藉由將施加至多位元正反器區塊200的時脈信號CK反相產生的反相時脈信號ICK，且反相控制信號IC可為時脈信號CK。
如圖8A中所說明，受控鎖存器重設三態反相器211在重設信號R具有邏輯「低」位準、控制信號C具有邏輯「高」位準且反相控制信號IC具有邏輯「低」位準時可執行將輸入信號A反相以輸出反相輸入信號作為輸出信號Y的操作。另一方面，受控鎖存器重設三態反相器211在重設信號R具有邏輯「低」位準、控制信號C具有邏輯「低」位準且反相控制信號IC具有邏輯「高」位準時可不執行將輸入信號A反相以輸出反相輸入信號作為輸出信號Y的操作。另外，受控鎖存器重設三態反相器211在重設信號R具有邏輯「高」位準時可重設輸出信號Y以具有邏輯「低」位準。針對此操作，如圖8B中所說明，受控鎖存器重設三態反相器211可包含第一PMOS電晶體PTR1、第二PMOS電晶體PTR2、第一NMOS電晶體NTR1、第二NMOS電晶體NTR2、重設PMOS電晶體RPTR及重設NMOS電晶體RNTR。重設PMOS電晶體RPTR可耦接在第一PMOS電晶體PTR1與對應於邏輯「高」位準的第一電源電壓VDD之間。此處，重設PMOS電晶體RPTR的閘極電極可接收重設信號R。重設NMOS電晶體RNTR可耦接在輸出節點與對應於邏輯「低」位準的第二電源電壓GND之間。舉例而言，輸出節點可為耦接至第二PMOS電晶體PTR2的一個電極及第二NMOS電晶體NTR2的一個電極的節點，且因此輸出信號Y可經由所述輸出節點輸出。此處，重設NMOS電晶體RNTR的閘極電極可接收重設信號R。第一PMOS電晶體PTR1可耦接在第二PMOS電晶體PTR2與重設PMOS電晶體RPTR之間。此處，第一PMOS電晶體PTR1的閘極電極可接收輸入信號A。第二PMOS電晶體PTR2可耦接在第一PMOS電晶體PTR1與第二NMOS電晶體NTR2之間。此處，第二PMOS電晶體PTR2的閘極電極可接收反相控制信號IC。第一NMOS電晶體NTR1可耦接在第二NMOS電晶體NTR2與對應於邏輯「低」位準的第二電源電壓GND之間。此處，第一NMOS電晶體NTR1的閘極電極可接收輸入信號A。第二NMOS電晶體NTR2可耦接在第一NMOS電晶體NTR1與第二PMOS電晶體PTR2之間。此處，第二NMOS電晶體NTR2的閘極電極可接收控制信號C。因此，當控制信號C具有邏輯「高」位準且反相控制信號IC具有邏輯「低」位準時，第二NMOS電晶體NTR2及第二PMOS電晶體PTR2可接通。此處，當重設信號R具有邏輯「低」位準且輸入信號A具有邏輯「高」位準時，重設PMOS電晶體RPTR及第一NMOS電晶體NTR1可接通，以使得可輸出具有邏輯「低」位準的輸出信號Y。另一方面，當重設信號R具有邏輯「低」位準且輸入信號A具有邏輯「低」位準時，重設PMOS電晶體RPTR及第一PMOS電晶體PTR1可接通，以使得可輸出具有邏輯「高」位準的輸出信號Y。另外，當重設信號R具有邏輯「高」位準時，重設NMOS電晶體RNTR可接通，以使得輸出信號Y可重設以具有邏輯「低」位準。由於圖8A及圖8B中所說明的受控鎖存器重設三態反相器211為一實例，因此包含於多位元正反器區塊200中的受控鎖存器重設三態反相器211不限於此。
圖9為說明圖2的多位元正反器區塊的再一實例的圖式。
參看圖9，多位元正反器區塊300可包含單一反相器360、第一正反器300-1及第二正反器300-2。此處，第一正反器300-1可在時脈信號CK的上升邊緣（亦即，在反相時脈信號ICK的下降邊緣）鎖存第一輸入信號D1以輸出第一輸入信號D1作為第一輸出信號Q1，且第二正反器300-2可在時脈信號CK的上升邊緣（亦即，在反相時脈信號ICK的下降邊緣）鎖存第二輸入信號D2以輸出第二輸入信號D2作為第二輸出信號Q2。然而，由於圖9中所說明的多位元正反器300的結構為一實例，因此多位元正反器區塊300的結構不限於此。
第一正反器300-1可包含第一輸入三態反相器301-1、第一邏輯反及（NAND）元件302-1、第一主控鎖存器三態反相器303-1、第一傳輸閘304-1、第一受控反相器305-1、第一輸出反相器306-1及第一受控鎖存器設定三態反相器307-1。第一輸入三態反相器301-1可耦接至第一輸入信號D1輸入所經由的第一信號輸入端子。亦即，第一輸入三態反相器301-1可耦接在所述第一信號輸入端子與第一邏輯反及元件302-1之間。此處，第一輸入三態反相器301-1在時脈信號CK具有邏輯「低」位準且反相時脈信號ICK具有邏輯「高」位準時可將第一輸入信號D1反相以輸出第一反相輸入信號ID1。另一方面，第一輸入三態反相器301-1在時脈信號CK具有邏輯「高」位準且反相時脈信號ICK具有邏輯「低」位準時可分離第一邏輯反及元件302-1與所述第一信號輸入端子。第一邏輯反及元件302-1可耦接至反相設定信號nS輸入所經由的設定端子及第一輸入三態反相器301-1的輸出端子。此處，反相設定信號nS可藉由將設定信號反相來產生。雖然在圖9中說明反相設定信號nS是經由設定端子輸入，但在一些實例實施例中，設定信號可經由設定端子輸入。在此情況下，反相設定信號nS可藉由使用特定反相器將設定信號反相來產生。第一邏輯反及元件302-1可藉由在接收自第一輸入三態反相器301-1的第一反相輸入信號ID1與經由設定端子輸入的反相設定信號nS之間執行邏輯反及運算來輸出第一操作信號ND1。因此，當反相設定信號nS具有邏輯「低」位準時（亦即，當設定信號具有邏輯「高」位準時），第一邏輯反及元件302-1可輸出具有邏輯「高」位準的第一操作信號ND1，不管第一反相輸入信號ID1如何。另一方面，當反相設定信號nS具有邏輯「高」位準時（亦即，當設定信號具有邏輯「低」位準時），第一邏輯反及元件302-1可藉由將第一反相輸入信號ID1反相來輸出第一輸入信號D1作為第一操作信號ND1。第一主控鎖存器三態反相器303-1可耦接在第一邏輯反及元件302-1的輸出端子與第一輸入三態反相器301-1的輸出端子之間。此處，第一主控鎖存器三態反相器303-1在時脈信號CK具有邏輯「高」位準且反相時脈信號ICK具有邏輯「低」位準時可將接收自第一邏輯反及元件302-1的第一操作信號ND1反相以輸出對應於第一反相輸入信號ID1的第一反相操作信號IND1。另一方面，第一主控鎖存器三態反相器303-1在時脈信號CK具有邏輯「低」位準且反相時脈信號ICK具有邏輯「高」位準時可分離第一輸入三態反相器301-1的輸出端子與第一邏輯反及元件302-1的輸出端子。
第一傳輸閘304-1可耦接至第一邏輯反及元件302-1的輸出端子。亦即，第一傳輸閘304-1可耦接在第一邏輯反及元件302-1與第一受控反相器305-1之間。第一傳輸閘304-1在時脈信號CK具有邏輯「高」位準且反相時脈信號ICK具有邏輯「低」位準時可傳輸接收自第一邏輯反及元件302-1的第一操作信號ND1。另一方面，第一傳輸閘304-1在時脈信號CK具有邏輯「低」位準且反相時脈信號ICK具有邏輯「高」位準時可分離第一受控反相器305-1與第一邏輯反及元件302-1。第一受控反相器305-1可耦接至第一傳輸閘304-1的輸出端子。亦即，第一受控反相器305-1可耦接在第一傳輸閘304-1與第一輸出反相器306-1之間。第一受控反相器305-1可將接收自第一傳輸閘304-1的第一操作信號ND1反相以輸出第一反相操作信號IND1。第一輸出反相器306-1可耦接至第一受控反相器305-1的輸出端子。亦即，第一輸出反相器306-1可耦接在第一受控反相器305-1與第一輸出信號Q1輸出所經由的第一信號輸出端子之間。第一輸出反相器306-1可將接收自第一受控反相器305-1的第一反相操作信號IND1反相以經由所述第一信號輸出端子輸出第一操作信號ND1作為第一輸出信號Q1。第一受控鎖存器重設三態反相器307-1可耦接在第一受控反相器305-1的輸出端子與第一傳輸閘304-1的輸出端子之間。此處，第一受控鎖存器設定三態反相器307-1在反相設定信號nS具有邏輯「高」位準、時脈信號CK具有邏輯「低」位準且反相時脈信號ICK具有邏輯「高」位準時可將接收自第一受控反相器305-1的第一反相操作信號IND1反相以輸出第一操作信號ND1。另一方面，第一受控鎖存器設定三態反相器307-1在反相設定信號nS具有邏輯「高」位準、時脈信號CK具有邏輯「高」位準且反相時脈信號ICK具有邏輯「低」位準時可分離第一傳輸閘304-1的輸出端子與第一受控反相器305-1的輸出端子。另外，第一受控鎖存器設定三態反相器307-1在反相設定信號nS具有邏輯「低」位準時可設定第一操作信號ND1以具有邏輯「高」位準。結果，當反相設定信號nS具有邏輯「低」位準時（亦即，當設定信號具有邏輯「高」位準時），第一正反器300-1可輸出具有邏輯「高」位準的第一輸出信號Q1。
第二正反器300-2可包含第二輸入三態反相器301-2、第二邏輯反及元件302-2、第二主控鎖存器三態反相器303-2、第二傳輸閘304-2、第二受控反相器305-2、第二輸出反相器306-2及第二受控鎖存器設定三態反相器307-2。第二輸入三態反相器301-2可耦接至第二輸入信號D2輸入所經由的第二信號輸入端子。亦即，第二輸入三態反相器301-2可耦接在所述第二信號輸入端子與第二邏輯反及元件302-2之間。此處，第二輸入三態反相器301-2在時脈信號CK具有邏輯「低」位準且反相時脈信號ICK具有邏輯「高」位準時可將第二輸入信號D2反相以輸出第二反相輸入信號ID2。另一方面，第二輸入三態反相器301-2在時脈信號CK具有邏輯「高」位準且反相時脈信號ICK具有邏輯「低」位準時可分離第二反及元件302-2與所述第二信號輸入端子。第二邏輯反及元件302-2可耦接至反相設定信號nS輸入所經由的設定端子及第二輸入三態反相器301-2的輸出端子。第二邏輯反及元件302-2可藉由在接收自第二輸入三態反相器301-2的第二反相輸入信號ID2與經由設定端子輸入的反相設定信號nS之間執行邏輯反及運算來輸出第二操作信號ND2。因此，當反相設定信號nS具有邏輯「低」位準時（亦即，當設定信號具有邏輯「高」位準時），第二邏輯反及元件302-2可輸出具有邏輯「高」位準的第二操作信號ND2，不管第二反相輸入信號ID2如何。另一方面，當反相設定信號nS具有邏輯「高」位準時（亦即，當設定信號具有邏輯「低」位準時），第二邏輯反及元件302-2可藉由將第二反相輸入信號ID2反相來輸出第二輸入信號D2作為第一操作信號ND2。第二主控鎖存器三態反相器303-2可耦接在第二邏輯反及元件302-2的輸出端子與第二輸入三態反相器301-2的輸出端子之間。此處，第二主控鎖存器三態反相器303-2在時脈信號CK具有邏輯「高」位準且反相時脈信號ICK具有邏輯「低」位準時可將接收自第二邏輯反及元件302-2的第二操作信號ND2反相以輸出對應於第二反相輸入信號ID2的第二反相操作信號IND2。另一方面，第二主控鎖存器三態反相器303-2在時脈信號CK具有邏輯「低」位準且反相時脈信號ICK具有邏輯「高」位準時可分離第二輸入三態反相器301-2的輸出端子與第二邏輯反及元件302-2的輸出端子。
第二傳輸閘304-2可耦接至第二邏輯反及元件302-2的輸出端子。亦即，第二傳輸閘304-2可耦接在第二邏輯反及元件302-2與第二受控反相器305-2之間。第二傳輸閘304-2在時脈信號CK具有邏輯「高」位準且反相時脈信號ICK具有邏輯「低」位準時可傳輸接收自第二邏輯反及元件302-2的第二操作信號ND2。另一方面，第二傳輸閘304-2在時脈信號CK具有邏輯「低」位準且反相時脈信號ICK具有邏輯「高」位準時可分離第二受控反相器305-2與第二邏輯反及元件302-2。第二受控反相器305-2可耦接至第二傳輸閘304-2的輸出端子。亦即，第二受控反相器305-2可耦接在第二傳輸閘304-2與第二輸出反相器306-2之間。第二受控反相器305-2可將接收自第二傳輸閘304-2的第二操作信號ND2反相以輸出第二反相操作信號IND2。第二輸出反相器306-2可耦接至第二受控反相器305-2的輸出端子。亦即，第二輸出反相器306-2可耦接在第二受控反相器305-2與第二輸出信號Q2輸出所經由的第二信號輸出端子之間。第二輸出反相器306-2可將接收自第二受控反相器305-2的第二反相操作信號IND2反相以經由所述第二信號輸出端子輸出第二操作信號ND2作為第二輸出信號Q2。第二受控鎖存器設定三態反相器307-2可耦接在第二受控反相器305-2的輸出端子與第二傳輸閘304-2的輸出端子之間。此處，第二受控鎖存器設定三態反相器307-2在反相設定信號nS具有邏輯「高」位準、時脈信號CK具有邏輯「低」位準且反相時脈信號ICK具有邏輯「高」位準時可將接收自第二受控反相器305-2的第二反相操作信號IND2反相以輸出第二操作信號ND2。另一方面，第二受控鎖存器設定三態反相器307-2在反相設定信號nS具有邏輯「高」位準、時脈信號CK具有邏輯「高」位準且反相時脈信號ICK具有邏輯「低」位準時可分離第二傳輸閘304-2的輸出端子與第二受控反相器305-2的輸出端子。另外，第二受控鎖存器設定三態反相器307-2在反相設定信號nS具有邏輯「低」位準時可設定第二操作信號ND2以具有邏輯「高」位準。結果，當反相設定信號nS具有邏輯「低」位準時（亦即，當設定信號具有邏輯「高」位準時），第二正反器300-2可輸出具有邏輯「高」位準的第二輸出信號Q2。
具體言之，當時脈信號CK具有邏輯「低」位準時，第一正反器300-1的第一輸入三態反相器301-1及第二正反器300-2的第二輸入三態反相器301-2可操作，但第一正反器300-1的第一傳輸閘304-1及第一主控鎖存器三態反相器303-1及第二正反器300-2的第二傳輸閘304-2及第二主控鎖存器三態反相器303-2可不操作。在此情況下，當時脈信號CK的邏輯位準自邏輯「低」位準變至邏輯「高」位準（亦即，時脈信號CK的上升邊緣）時，第一正反器300-1的第一輸入三態反相器301-1及第二正反器300-2的第二輸入三態反相器301-2可不操作，但第一正反器300-1的第一主控鎖存器三態反相器303-1及第二正反器300-2的第二主控鎖存器三態反相器303-2可操作。因此，可鎖存施加至所述第一信號輸入端子的第一輸入信號D1及施加至所述第二信號輸入端子的第二輸入信號D2。同時，當時脈信號CK的邏輯位準自邏輯「低」位準變至邏輯「高」位準時，第一正反器300-1的第一傳輸閘304-1及第二正反器300-2的第二傳輸閘304-2可操作。因此，鎖存的第一輸入信號D1可經由第一正反器300-1的第一傳輸閘304-1、第一受控反相器305-1及第一輸出反相器306-1輸出作為第一輸出信號Q1，且鎖存的第二輸入信號D2可經由第二正反器300-2的第二傳輸閘304-2、第二受控反相器305-2及第二輸出反相器306-2輸出作為第二輸出信號Q2。隨後，當時脈信號CK的邏輯位準自邏輯「高」位準變至邏輯「低」位準（亦即，時脈信號CK的下降邊緣）時，第一正反器300-1的第一輸入三態反相器301-1及第二正反器300-2的第二輸入三態反相器301-2可操作，但第一正反器300-1的第一傳輸閘304-1及第二正反器300-2的第二傳輸閘304-2可不操作。因此，第一受控反相器305-1可與第一正反器300-1中的第一邏輯反及元件302-1分離（或阻斷），且第二受控反相器305-2可與第二正反器300-2中的第二邏輯反及元件302-2分離（或阻斷）。同時，當時脈信號CK的邏輯位準自邏輯「高」位準變至邏輯「低」位準時，第一正反器300-1的第一受控鎖存器設定三態反相器307-1及第二正反器300-2的第二受控鎖存器設定三態反相器307-2可操作。因此，第一正反器300-1可經由所述第一信號輸出端子來輸出鎖存的第一輸入信號D1作為第一輸出信號Q1，且第二正反器300-2可經由所述第二信號輸出端子來輸出鎖存的第二輸入信號D2作為第二輸出信號Q2，直至時脈信號CK的邏輯位準自邏輯「低」位準變至邏輯「高」位準（亦即，時脈信號CK的上升邊緣）。然而，當具有邏輯「低」位準的反相設定信號nS施加至第一正反器300-1及第二正反器300-2時，第一正反器300-1可輸出具有邏輯「高」位準的第一輸出信號Q1，且第二正反器300-2可輸出具有邏輯「高」位準的第二輸出信號Q2。
圖10A為說明包含於圖9的多位元正反器區塊中的受控鎖存器設定三態反相器的圖式。圖10B為說明包含於圖9的多位元正反器區塊中的受控鎖存器設定三態反相器的實例的電路圖。
參看圖10A及圖10B，包含於多位元正反器區塊300中的受控鎖存器設定三態反相器311可由控制信號C、藉由將控制信號C反相產生的反相控制信號IC及反相設定信號nS控制。此處，控制信號C可為藉由將施加至多位元正反器區塊300的時脈信號CK反相產生的反相時脈信號ICK，且反相控制信號IC可為時脈信號CK。
如圖10A中所說明，受控鎖存器設定三態反相器311在反相設定信號nS具有邏輯「高」位準、控制信號C具有邏輯「高」位準且反相控制信號IC具有邏輯「低」位準時可執行將輸入信號A反相以輸出反相輸入信號作為輸出信號Y的操作。另一方面，受控鎖存器設定三態反相器311在反相設定信號nS具有邏輯「高」位準、控制信號C具有邏輯「低」位準且反相控制信號IC具有邏輯「高」位準時可不執行將輸入信號A反相以輸出反相輸入信號作為輸出信號Y的操作。另外，受控鎖存器設定三態反相器311在反相設定信號nS具有邏輯「低」位準時可設定輸出信號Y以具有邏輯「高」位準。針對此操作，如圖10B中所說明，受控鎖存器設定三態反相器311可包含第一PMOS電晶體PTR1、第二PMOS電晶體PTR2、第一NMOS電晶體NTR1、第二NMOS電晶體NTR2、設定PMOS電晶體SPTR及設定NMOS電晶體SNTR。設定PMOS電晶體SPTR可耦接在輸出節點與對應於邏輯「高」位準的第一電源電壓VDD。舉例而言，輸出節點可為耦接至第二PMOS電晶體PTR2的一個電極及第二NMOS電晶體NTR2的一個電極的節點，且因此輸出信號Y可經由所述輸出節點輸出。此處，設定PMOS電晶體SPTR的閘極電極可接收反相設定信號nS。設定NMOS電晶體SNTR可耦接在第一NMOS電晶體NTR1與對應於邏輯「低」位準的第二電源電壓GND之間。此處，設定NMOS電晶體SNTR的閘極電極可接收反相設定信號nS。第一PMOS電晶體PTR1可耦接在第二PMOS電晶體PTR2與對應於邏輯「高」位準的第一電源電壓VDD之間。此處，第一PMOS電晶體PTR1的閘極電極可接收輸入信號A。第二PMOS電晶體PTR2可耦接在第一PMOS電晶體PTR1與第二NMOS電晶體NTR2之間。此處，第二PMOS電晶體PTR2的閘極電極可接收反相控制信號IC。第一NMOS電晶體NTR1可耦接在第二NMOS電晶體NTR2與設定NMOS電晶體SNTR之間。此處，第一NMOS電晶體NTR1的閘極電極可接收輸入信號A。第二NMOS電晶體NTR2可耦接在第一NMOS電晶體NTR1與第二PMOS電晶體PTR2之間。此處，第二NMOS電晶體NTR2的閘極電極可接收控制信號C。因此，當控制信號C具有邏輯「高」位準且反相控制信號IC具有邏輯「低」位準時，第二NMOS電晶體NTR2及第二PMOS電晶體PTR2可接通。此處，當反相設定信號nS具有邏輯「高」位準且輸入信號A具有邏輯「高」位準時，設定NMOS電晶體SNTR及第一NMOS電晶體NTR1可接通，以使得可輸出具有邏輯「低」位準的輸出信號Y。另一方面，當反相設定信號nS具有邏輯「高」位準且輸入信號A具有邏輯「低」位準時，設定NMOS電晶體SNTR及第一PMOS電晶體PTR1可接通，以使得可輸出具有邏輯「高」位準的輸出信號Y。另外，當反相設定信號nS具有邏輯「低」位準時，設定PMOS電晶體SPTR可接通，以使得輸出信號Y可設定以具有邏輯「高」位準。由於圖10A及圖10B中所說明的受控鎖存器設定三態反相器311為一實例，因此包含於多位元正反器區塊300中的受控鎖存器設定三態反相器311不限於此。
圖11為說明根據實例實施例的包含掃描鏈電路的積體電路的方塊圖。圖12為用於描述包含於圖11的積體電路的掃描鏈電路中的正反器的操作的方塊圖。圖13為用於描述包含於圖11的積體電路的掃描鏈電路中的正反器的操作的時序圖。
參看圖11至圖13，積體電路400可包含組合邏輯電路410及掃描鏈電路430。此處，組合邏輯電路410可包含多個正反器435，且正反器435可藉由耦接至組合邏輯電路410而形成掃描路徑。雖然在圖11中說明所有組合邏輯電路410耦接至積體電路400中的掃描鏈電路430，但一些組合邏輯電路410（針對所述組合邏輯電路未執行掃描測試）可不耦接至積體電路400中的掃描鏈電路430。在一些實例實施例中，積體電路400可實施為系統單晶片（system on-chip；SOC）。
組合邏輯電路410可包含邏輯錐、多工器等。此處，組合邏輯電路410可耦接至掃描鏈電路430，以便針對組合邏輯電路410執行掃描測試。大體而言，可藉由以下操作來針對積體電路400執行掃描測試：執行在掃描鏈電路430上所述載入測試型樣SI的移入（shift-in）操作（亦即，指示為移入（SHIFT-IN））；執行將組合邏輯電路410的觀測值SO儲存於掃描鏈電路430中的擷取（capture）操作（亦即，指示為擷取（CAPTURE）），其中觀測值SO是基於掃描鏈電路430上所載入的測試型樣SI產生；及執行依序輸出儲存於掃描鏈電路430中的觀測值SO的移出（shift-out）操作（亦即，指示為移出（SHIFT-OUT））。為此目的，掃描鏈電路430可包含共用時脈信號CK的多個多位元正反器區塊，且所述多位元正反器區塊中的每一者可包含多個正反器435及提供用於驅動（或操作）正反器435的時脈信號CK及反相時脈信號的單一反相器，其中反相時脈信號是藉由將時脈信號CK反相產生。此處，包含於掃描鏈電路430中的正反器435可在時脈信號CK的上升邊緣（亦即，反相時脈信號的下降邊緣）觸發。在一實例實施例中，包含於掃描鏈電路430中的正反器435中的每一者可包含多工器部分436、主控鎖存器部分437及受控鎖存器部分438。在此情況下,包含於掃描鏈電路430中的正反器435可具有相同結構。舉例而言，如圖12及圖13中所說明，當掃描啟用信號SE具有邏輯「高」位準時，正反器435可經由主控鎖存器部分437及受控鎖存器部分438輸出掃描測試信號SI作為輸出信號Q。另一方面，當掃描啟用信號SE具有邏輯「低」位準時，正反器435可經由主控鎖存器部分437及受控鎖存器部分438輸出輸入信號D（亦即，輸入資料）作為輸出信號Q。因此，正反器435中的每一者可基於施加至正反器435中的每一者的掃描啟用信號SE而選擇性地在正常操作模式下或在掃描測試模式下操作。在另一實例實施例中，包含於掃描鏈電路430中的正反器435的第一正反器中的每一者可包含多工器部分436、主控鎖存器部分437及受控鎖存器部分438，且包含於掃描鏈電路430中的正反器435的第二正反器中的每一者可包含多工器部分436、主控鎖存器部分437及受控鎖存器部分438。在此情況下，第一正反器中的每一者的結構可不同於第二正反器中的每一者的結構。在再一實例實施例中，包含於掃描鏈電路430中的正反器435的第一正反器中的每一者可包含多工器部分436、主控鎖存器部分437及受控鎖存器部分438，且包含於掃描鏈電路430中的正反器435的第二正反器中的每一者可包含主控鎖存器部分437及受控鎖存器部分438。在此情況下，第一正反器中的每一者的結構可不同於第二正反器中的每一者的結構。將參看圖14及圖19來詳細地描述以上實例實施例。
如圖11至圖13中所說明，儘管施加至積體電路400的掃描啟用信號SE具有邏輯「高」位準，但可執行經由積體電路400的掃描測試輸入端子SIP依序將特定測試型樣SI（亦即，掃描測試信號）施加至掃描鏈電路430的移入操作（亦即，指示為移入（SHIFT-IN））。接下來，可執行將組合邏輯電路410的觀測值SO儲存於掃描鏈電路430中的擷取操作（亦即，指示為擷取（CAPTURE）），其中觀測值SO是基於載入於掃描鏈電路430上的測試型樣SI產生。此處，施加至積體電路400的掃描啟用信號SE可具有邏輯「低」位準。隨後，儘管施加至積體電路400的掃描啟用信號SE再次具有邏輯「高」位準，但可執行經由積體電路400的掃描測試輸出端子SOP依序輸出儲存於掃描鏈電路430中的觀測值SO的移出操作（亦即，指示為移出（SHIFT-OUT））。如上所述，包含於掃描鏈電路430中的正反器435可基於時脈信號CK而操作（亦即，可在時脈信號CK的上升邊緣觸發）。在一些實例實施例中，多個測試型樣SI可用於掃描測試。在此情況下，輸出基於測試型樣SI所產生的觀測值SO的移出操作可與輸入下一個測試型樣SI的移入操作同時執行。雖然在圖11中說明經由掃描測試輸入端子SIP依序施加特定測試型樣SI且接著經由掃描測試輸出端子SOP依序輸出儲存於掃描鏈電路430中的觀測值SO，但執行針對積體電路400的掃描測試的方式不限於此。舉例而言，可經由組合邏輯電路410的主要輸入端子PI中的一個依序施加特定測試型樣SI，且接著可經由組合邏輯電路410的主要輸出端子PO中的一個依序輸出儲存於掃描鏈電路430中的觀測值SO。在此情況下，積體電路400可進一步包含藉以在執行掃描測試時將主要輸入端子PI中的一個用作掃描測試輸入端子SIP的多工器、藉以在執行掃描測試時將主要輸出端子PO中的一個用作掃描測試輸出端子SOP的多工器等。然而，積體電路400的掃描測試輸入端子SIP及掃描測試輸出端子SOP可以各種方式判定。
圖14為說明包含於圖11的積體電路的掃描鏈電路中的多位元正反器區塊的實例的方塊圖。
參看圖14，掃描鏈電路430可包含多個多位元正反器區塊500。此處，多位元正反器區塊500中的每一者可包含單一反相器560及多個正反器500-1至500-n。在圖14中，說明僅一個多位元正反器區塊500。正反器500-1至500-n可在時脈信號CK的上升邊緣觸發。為描述方便起見，在圖14中說明多位元正反器區塊500包含單一反相器560、第一正反器500-1及第二正反器500-2。如圖14中所說明，第一正反器500-1及第二正反器500-2中的每一者可耦接至單一反相器560，且因此第一正反器500-1及第二正反器500-2中的每一者可接收時脈信號CK及藉由將時脈信號CK反相產生的反相時脈信號ICK。此處，當掃描啟用信號SE具有邏輯「低」位準時，第一正反器500-1可在時脈信號CK的上升邊緣（亦即，在反相時脈信號ICK的下降邊緣）輸出第一輸入信號D1作為第一輸出信號Q1，且第二正反器500-2可在時脈信號CK的上升邊緣（亦即，在反相時脈信號ICK的下降邊緣）輸出第二輸入信號D2作為第二輸出信號Q2。另一方面，當掃描啟用信號SE具有邏輯「高」位準時，第一正反器500-1可輸出在時脈信號CK的上升邊緣（亦即，在反相時脈信號ICK的下降邊緣）鎖存的第一掃描測試信號SI1作為第一輸出信號Q1，且第二正反器500-2可輸出在時脈信號CK的上升邊緣（亦即，在反相時脈信號ICK的下降邊緣）鎖存的第二掃描測試信號SI2作為第二輸出信號Q2。
第一正反器500-1可包含第一主控鎖存器部分520-1、第一受控鎖存器部分540-1及第一多工器部分580-1。第一正反器500-1可基於時脈信號CK及反相時脈信號ICK來操作第一主控鎖存器部分520-1及第一受控鎖存器部分540-1。如圖14中所說明，第一主控鎖存器部分520-1及第一受控鎖存器部分540-1可接收時脈信號CK及反相時脈信號ICK。另外，第一主控鎖存器部分520-1及第一受控鎖存器部分540-1可由時脈信號CK及反相時脈信號ICK控制。具體言之，當掃描啟用信號SE具有邏輯「低」位準（亦即，正常操作模式）時，第一主控鎖存器部分520-1可在時脈信號CK的上升邊緣（亦即，在反相時脈信號ICK的下降邊緣）鎖存第一輸入信號D1以將對應於第一輸入信號D1的傳輸信號傳輸至第一受控鎖存器部分540-1，且第一受控鎖存器部分540-1可鎖存傳輸自第一主控鎖存器部分520-1的傳輸信號以基於鎖存的傳輸信號輸出第一輸出信號Q1。另外，當掃描啟用信號SE具有邏輯「高」位準（亦即，掃描測試模式）時，第一主控鎖存器部分520-1可在時脈信號CK的上升邊緣（亦即，在反相時脈信號ICK的下降邊緣）鎖存第一掃描測試信號SI1以將對應於第一掃描測試信號SI1的傳輸信號傳輸至第一受控鎖存器部分540-1，且第一受控鎖存器部分540-1可鎖存傳輸自第一主控鎖存器部分520-1的傳輸信號以基於鎖存的傳輸信號輸出第一輸出信號Q1。換言之，第一正反器500-1可在時脈信號CK的上升邊緣觸發。在一實例實施例中，第一正反器500-1可包含重設第一輸出信號Q1以具有第一邏輯位準（亦即，邏輯「低」位準）的重設功能。在另一實例實施例中，第一正反器500-1可包含設定第一輸出信號Q1以具有第二邏輯位準（亦即，邏輯「高」位準）的設定功能。在再一實例實施例中，第一正反器500-1可包含重設第一輸出信號Q1以具有所述第一邏輯位準的重設功能及設定第一輸出信號Q1以具有所述第二邏輯位準的設定功能。在一些實例實施例中，第一正反器500-1可包含其他功能。舉例而言，第一正反器500-1可包含保留（或保持）資料的保留功能。
第二正反器500-2可包含第二主控鎖存器部分520-2、第二受控鎖存器部分540-2及第二多工器部分580-2。第二正反器500-2可基於時脈信號CK及反相時脈信號ICK來操作第二主控鎖存器部分520-2及第二受控鎖存器部分540-2。如圖14中所說明，第二主控鎖存器部分520-2及第二受控鎖存器部分540-2可接收時脈信號CK及反相時脈信號ICK。另外，第二主控鎖存器部分520-2及第二受控鎖存器部分540-2可由時脈信號CK及反相時脈信號ICK控制。具體言之，當掃描啟用信號SE具有邏輯「低」位準（亦即，正常操作模式）時，第二主控鎖存器部分520-2可在時脈信號CK的上升邊緣（亦即，在反相時脈信號ICK的下降邊緣）鎖存第二輸入信號D2以將對應於第二輸入信號D2的傳輸信號傳輸至第二受控鎖存器部分540-2，且第二受控鎖存器部分540-2可鎖存傳輸自第二主控鎖存器部分520-2的傳輸信號以基於鎖存的傳輸信號輸出第二輸出信號Q2。另外，當掃描啟用信號SE具有邏輯「高」位準（亦即，掃描測試模式）時，第二主控鎖存器部分520-2可在時脈信號CK的上升邊緣（亦即，在反相時脈信號ICK的下降邊緣）鎖存第二掃描測試信號SI2以將對應於第二掃描測試信號SI2的傳輸信號傳輸至第二受控鎖存器部分540-2，且第二受控鎖存器部分540-2可鎖存傳輸自第二主控鎖存器部分520-2的傳輸信號以基於鎖存的傳輸信號輸出第二輸出信號Q2。換言之，第二正反器500-2可在時脈信號CK的上升邊緣觸發。在一實例實施例中，第二正反器500-2可包含重設第二輸出信號Q2以具有第一邏輯位準（亦即，邏輯「低」位準）的重設功能。在另一實例實施例中，第二正反器500-2可包含設定第二輸出信號Q2以具有第二邏輯位準（亦即，邏輯「高」位準）的設定功能。在再一實例實施例中，第二正反器500-2可包含重設第二輸出信號Q2以具有第二邏輯位準的重設功能及設定第二輸出信號Q2以具有所述第二邏輯位準的設定功能。在一些實例實施例中，第二正反器500-2可包含其他功能。舉例而言，第二正反器500-2可包含保留（或保持）資料的保留功能。
單一反相器560可將時脈信號CK反相以產生反相時脈信號ICK且可將時脈信號CK及反相時脈信號ICK提供至第一正反器500-1及第二正反器500-2。由於多位元正反器區塊500具有包含唯一單一反相器560的結構，因此與具有包含多個反相器的結構的掃描鏈電路相比，掃描鏈電路430可減少電力消耗，其中電力消耗在包含反相器的時脈路徑中產生，因為只要經由時脈路徑傳輸的時脈信號CK自邏輯「低」位準變至邏輯「高」位準或自邏輯「高」位準變至邏輯「低」位準（亦即，雙態觸發），反相器即操作。簡言之，掃描鏈電路430可藉由以下操作來最小化（或減少）傳輸（或傳送）時脈信號CK所經由的時脈路徑中發生的電力消耗：包含多位元正反器區塊500，每一者包含將時脈信號CK反相以產生反相時脈信號ICK的單一反相器560及在時脈信號CK的上升邊緣觸發的正反器500-1至500-n，其中正反器500-1至500-n中的每一者包含主控鎖存器部分520-1至520-n、受控鎖存器部分540-1至540-n及多工器部分580-1至580-n；以及控制多位元正反器區塊500以共用時脈信號CK。結果，掃描鏈電路430可以低功率操作，以使得掃描鏈電路430可應用於用於低功率且高效能的行動裝置的低功率且高效能的晶片。另外，由於掃描鏈電路430的多位元正反器區塊500包含正反器500-1至500-n及提供用於控制正反器500-1至500-n的時脈信號CK及反相時脈信號ICK的單一反相器560，因此掃描鏈電路430的多位元正反器區塊500可基於時脈信號CK及反相時脈信號ICK來觸發正反器500-1至500-n。因此，掃描鏈電路430可促進將針對包含掃描鏈電路430的積體電路有效地執行的掃描測試。
圖15為說明包含於圖11的積體電路的掃描鏈電路中的多位元正反器區塊的實例的電路圖。
參看圖15，掃描鏈電路430可包含多個多位元正反器區塊500。此處，多位元正反器區塊500中的每一者可包含單一反相器560、第一正反器500-1及第二正反器500-2。為描述方便起見，在圖15中說明僅一個多位元正反器區塊500。此處，第一正反器500-1可在時脈信號CK的上升邊緣（亦即，在反相時脈信號ICK的下降邊緣）鎖存第一輸入信號D1或第一掃描測試信號SI1以輸出第一輸入信號D1或第一掃描測試信號SI1作為第一輸出信號Q1，且第二正反器500-2可在時脈信號CK的上升邊緣（亦即，在反相時脈信號ICK的下降邊緣）鎖存第二輸入信號D2或第二掃描測試信號SI2以輸出第二輸入信號D2或第二掃描測試信號SI2作為第二輸出信號Q2。然而，由於圖15中所說明的多位元正反器500的結構為一實例，因此多位元正反器區塊500的結構不限於此。同時，由於正反器500-1至500-n中的主控鎖存器部分與受控鎖存器部分之間的操作（或相互作用）在上文加以描述，因此將不重述重複的描述。
第一正反器500-1可包含選擇反相器510、第一輸入三態反相器501-1、第一掃描三態反相器509-1、第一多工傳輸閘508-1、第一主控反相器502-1、第一主控鎖存器三態反相器503-1、第一傳輸閘504-1、第一受控反相器505-1、第一輸出反相器506-1及第一受控鎖存器三態反相器507-1。選擇反相器510可耦接至掃描啟用信號SE輸入所經由的掃描啟用信號輸入端子。選擇反相器510可將掃描啟用信號SE反相以輸出反相掃描啟用信號ISE。第一輸入三態反相器501-1可耦接至第一輸入信號D1輸入所經由的第一信號輸入端子。亦即，第一輸入三態反相器501-1可耦接在所述第一信號輸入端子與第一多工傳輸閘508-1之間。此處，第一輸入三態反相器501-1在反相掃描啟用信號ISE具有邏輯「高」位準且掃描啟用信號SE具有邏輯「低」位準時可將第一輸入信號D1反相以輸出第一反相輸入信號ID1。另一方面，第一輸入三態反相器501-1在反相掃描啟用信號ISE具有邏輯「低」位準且掃描啟用信號SE具有邏輯「高」位準時可分離第一多工傳輸閘508-1與所述第一信號輸入端子。第一掃描三態反相器509-1可耦接至第一掃描測試信號SI1輸入所經由的所述第一掃描輸入端子。亦即，第一掃描三態反相器509-1可耦接在所述第一掃描輸入端子與第一多工傳輸閘508-1之間。此處，第一掃描三態反相器509-1在掃描啟用信號SE具有邏輯「高」位準且反相掃描啟用信號ISE具有邏輯「低」位準時可將第一掃描測試信號SI1反相以輸出第一反相掃描測試信號ISI1。另一方面，第一掃描三態反相器509-1在掃描啟用信號SE具有邏輯「低」位準且反相掃描啟用信號ISE具有邏輯「高」位準時可分離第一多工傳輸閘508-1與所述第一掃描輸入端子。第一多工傳輸閘508-1可耦接至第一輸入三態反相器501-1的輸出端子及第一掃描三態反相器509-1的輸出端子。第一多工傳輸閘508-1在時脈信號CK具有邏輯「低」位準且反相時脈信號ICK具有邏輯「高」位準時可傳輸第一反相輸入信號ID1或第一反相掃描測試信號ISI1作為第一多工信號MS1。另一方面，第一多工傳輸閘508-1在時脈信號CK具有邏輯「高」位準且反相時脈信號ICK具有邏輯「低」位準時可分離第一主控反相器502-1與第一輸入三態反相器501-1及第一掃描三態反相器509-1。第一主控反相器502-1可耦接至第一多工傳輸閘508-1的輸出端子。亦即，第一主控反相器502-1可耦接在第一多工傳輸閘508-1與第一傳輸閘504-1之間。此處，第一主控反相器502-1可將接收自第一多工傳輸閘508-1的第一多工信號MS1反相以輸出第一反相多工信號IMS1。第一主控鎖存器三態反相器503-1可耦接在第一主控反相器502-1的輸出端子與第一多工傳輸閘508-1的輸出端子之間。此處，第一主控鎖存器三態反相器503-1在時脈信號CK具有邏輯「高」位準且反相時脈信號ICK具有邏輯「低」位準時可將接收自第一主控反相器502-1的第一反相多工信號IMS1反相以輸出第一多工信號MS1。另一方面，第一主控鎖存器三態反相器503-1在時脈信號CK具有邏輯「低」位準且反相時脈信號ICK具有邏輯「高」位準時可分離第一多工傳輸閘508-1的輸出端子與第一主控反相器502-1的輸出端子。
第一傳輸閘504-1可耦接至第一主控反相器502-1的輸出端子。亦即，第一傳輸閘504-1可耦接在第一主控反相器502-1與第一受控反相器505-1之間。第一傳輸閘504-1在時脈信號CK具有邏輯「高」位準且反相時脈信號ICK具有邏輯「低」位準時可傳輸接收自第一主控反相器502-1的第一反相多工信號IMS1。另一方面，第一傳輸閘504-1在時脈信號CK具有邏輯「低」位準且反相時脈信號ICK具有邏輯「高」位準時可分離第一受控反相器505-1與第一主控反相器502-1。第一受控反相器505-1可耦接至第一傳輸閘504-1的輸出端子。亦即，第一受控反相器505-1可耦接在第一傳輸閘504-1與第一輸出反相器506-1之間。第一受控反相器505-1可將接收自第一傳輸閘504-1的第一反相多工信號IMS1反相以輸出第一多工信號MS1。第一輸出反相器506-1可耦接至第一受控反相器505-1的輸出端子。亦即，第一輸出反相器506-1可耦接在第一受控反相器505-1與第一輸出信號Q1輸出所經由的第一信號輸出端子之間。第一輸出反相器506-1可將接收自第一受控反相器505-1的第一多工信號MS1反相以經由所述第一信號輸出端子輸出第一反相多工信號IMS1作為第一輸出信號Q1。第一受控鎖存器三態反相器507-1可耦接在第一受控反相器505-1的輸出端子與第一傳輸閘504-1的輸出端子之間。此處，第一受控鎖存器三態反相器507-1在時脈信號CK具有邏輯「低」位準且反相時脈信號ICK具有邏輯「高」位準時可將接收自第一受控反相器505-1的第一多工信號MS1反相以輸出第一反相多工信號IMS1。另一方面，第一受控鎖存器三態反相器507-1在時脈信號CK具有邏輯「高」位準且反相時脈信號ICK具有邏輯「低」位準時可分離第一傳輸閘504-1的輸出端子與第一受控反相器505-1的輸出端子。
第二正反器500-2可包含第二輸入三態反相器501-2、第二掃描三態反相器509-2、第二多工傳輸閘508-2、第二主控反相器502-2、第二主控鎖存器三態反相器503-2、第二傳輸閘504-2、第二受控反相器505-2、第二輸出反相器506-2及第二受控鎖存器三態反相器507-2。第二輸入三態反相器501-2可耦接至第二輸入信號D2輸入所經由的第二信號輸入端子。亦即，第二輸入三態反相器501-2可耦接在所述第二信號輸入端子與第二多工傳輸閘508-2之間。此處，第二輸入三態反相器501-2在反相掃描啟用信號ISE具有邏輯「高」位準且掃描啟用信號SE具有邏輯「低」位準時可將第二輸入信號D2反相以輸出第二反相輸入信號ID2。另一方面，第二輸入三態反相器501-2在反相掃描啟用信號ISE具有邏輯「低」位準且掃描啟用信號SE具有邏輯「高」位準時可分離第二多工傳輸閘508-2與所述第二信號輸入端子。第二掃描三態反相器509-2可耦接至第二掃描測試信號SI2輸入所經由的所述第二掃描輸入端子。亦即，第二掃描三態反相器509-2可耦接在所述第二掃描輸入端子與第二多工傳輸閘508-2之間。此處，第二掃描三態反相器509-2在掃描啟用信號SE具有邏輯「高」位準且反相掃描啟用信號ISE具有邏輯「低」位準時可將第二掃描測試信號SI2反相以輸出第二反相掃描測試信號ISI2。另一方面，第二掃描三態反相器509-2在掃描啟用信號ISE具有邏輯「低」位準且反相掃描啟用信號SE具有邏輯「高」位準時可分離第二多工傳輸閘508-2與所述第二掃描輸入端子。第二多工傳輸閘508-2可耦接至第二輸入三態反相器501-2的輸出端子及第二掃描三態反相器509-2的輸出端子。第二多工傳輸閘508-2在時脈信號CK具有邏輯「低」位準且反相時脈信號ICK具有邏輯「高」位準時可傳輸第二反相輸入信號ID2或第二反相掃描測試信號ISI2作為第二多工信號MS2。另一方面，第二多工傳輸閘508-2在時脈信號CK具有邏輯「高」位準且反相時脈信號ICK具有邏輯「低」位準時可分離第二主控反相器502-2與第二輸入三態反相器501-2及第二掃描三態反相器509-2。第二主控反相器502-2可耦接至第二多工傳輸閘508-2的輸出端子。亦即，第二主控反相器502-2可耦接在第二多工傳輸閘508-2與第二傳輸閘504-2之間。此處，第二主控反相器502-2可將接收自第二多工傳輸閘508-2的第二多工信號MS2反相以輸出第二反相多工信號IMS2。第二主控鎖存器三態反相器503-2可耦接在第二主控反相器502-2的輸出端子與第二多工傳輸閘508-2的輸出端子之間。此處，第二主控鎖存器三態反相器503-2在時脈信號CK具有邏輯「高」位準且反相時脈信號ICK具有邏輯「低」位準時可將接收自第二主控反相器502-2的第二反相多工信號IMS2反相以輸出第二多工信號MS2。另一方面，第二主控鎖存器三態反相器503-2在時脈信號CK具有邏輯「低」位準且反相時脈信號ICK具有邏輯「高」位準時可分離第二多工傳輸閘508-2的輸出端子與第二主控反相器502-2的輸出端子。
第二傳輸閘504-2可耦接至第二主控反相器502-2的輸出端子。亦即，第二傳輸閘504-2可耦接在第二主控反相器502-2與第二受控反相器505-2之間。第二傳輸閘504-2在時脈信號CK具有邏輯「高」位準且反相時脈信號ICK具有邏輯「低」位準時可傳輸接收自第二主控反相器502-2的第二反相多工信號IMS2。另一方面，第二傳輸閘504-2在時脈信號CK具有邏輯「低」位準且反相時脈信號ICK具有邏輯「高」位準時可分離第二受控反相器505-2與第二主控反相器502-2。第二受控反相器505-2可耦接至第二傳輸閘504-2的輸出端子。亦即，第二受控反相器505-2可耦接在第二傳輸閘504-2與第二輸出反相器506-2之間。第二受控反相器505-2可將接收自第二傳輸閘504-2的第二反相多工信號IMS2反相以輸出第二多工信號MS2。第二輸出反相器506-2可耦接至第二受控反相器505-2的輸出端子。亦即，第二輸出反相器506-2可耦接在第二受控反相器505-2與第二輸出信號Q2輸出所經由的第二信號輸出端子之間。第二輸出反相器506-2可將接收自第二受控反相器505-2的第二多工信號MS2反相以經由所述第二信號輸出端子輸出第二反相多工信號IMS2作為第二輸出信號Q2。第二受控鎖存器三態反相器507-2可耦接在第二受控反相器505-2的輸出端子與第二傳輸閘504-2的輸出端子之間。此處，第二受控鎖存器三態反相器507-2在時脈信號CK具有邏輯「低」位準且反相時脈信號ICK具有邏輯「高」位準時可將接收自第二受控反相器505-2的第二多工信號MS2反相以輸出第二反相多工信號IMS2。另一方面，第二受控鎖存器三態反相器507-2在時脈信號CK具有邏輯「高」位準且反相時脈信號ICK具有邏輯「低」位準時可分離第二傳輸閘504-2的輸出端子與第二受控反相器505-2的輸出端子。雖然在圖15中說明選擇反相器510位於第一正反器500-1中，但在一些實例實施例中，選擇反相器510可位於第二正反器500-2中。
圖16為說明包含於圖11的積體電路的掃描鏈電路中的多位元正反器區塊的另一實例的方塊圖。
參看圖16，掃描鏈電路430可包含多個多位元正反器區塊600。此處，多位元正反器區塊600中的每一者可包含單一反相器660及多個正反器600-1至600-n。在圖16中，說明僅一個多位元正反器區塊600。正反器600-1至600-n可在時脈信號CK的上升邊緣觸發。為描述方便起見，在圖16中說明多位元正反器區塊600包含單一反相器660、第一正反器600-1及第二正反器600-2。如圖16中所說明，第一正反器600-1及第二正反器600-2中的每一者可耦接至單一反相器660，且因此第一正反器600-1及第二正反器600-2中的每一者可接收時脈信號CK及藉由將時脈信號CK反相產生的反相時脈信號ICK。此處，當掃描啟用信號SE具有邏輯「低」位準時，第一正反器600-1可輸出在時脈信號CK的上升邊緣（亦即，在反相時脈信號ICK的下降邊緣）鎖存的第一輸入信號D1作為第一輸出信號Q1。另一方面，當掃描啟用信號SE具有邏輯「高」位準時，第一正反器600-1可輸出在時脈信號CK的上升邊緣（亦即，在反相時脈信號ICK的下降邊緣）鎖存的掃描測試信號SI作為第一輸出信號Q1。另外，當掃描啟用信號SE具有邏輯「低」位準時，第二正反器600-2可輸出在時脈信號CK的上升邊緣（亦即，在反相時脈信號ICK的下降邊緣）鎖存的第二輸入信號D2作為第二輸出信號Q2。另一方面，當掃描啟用信號SE具有邏輯「高」位準時，第二正反器600-2可輸出在時脈信號CK的上升邊緣（亦即，在反相時脈信號ICK的下降邊緣）鎖存的第一輸出信號Q1或第一反相輸出信號IQ1作為第二輸出信號Q2。亦即，多位元正反器區塊600可在正常操作模式下獨立地操作第一正反器600-1及第二正反器600-2，但可藉由將第一正反器600-1直接耦接至第二正反器600-2或藉由經由諸如緩衝器、反相器等的元件將第一正反器600-1耦接至第二正反器600-2而在掃描測試模式下依賴性地操作第一正反器600-1及第二正反器600-2。如圖16中所說明，第一正反器600-1可包含第一主控鎖存器部分620-1、第一受控鎖存器部分640-1及第一多工器部分680-1。第一正反器600-1可基於時脈信號CK及反相時脈信號ICK來操作第一主控鎖存器部分620-1及第一受控鎖存器部分640-1。另外，第二正反器600-2可包含第二主控鎖存器部分620-2、第二受控鎖存器部分640-2及第二多工器部分680-2。第二正反器600-2可基於時脈信號CK及反相時脈信號ICK來操作第二主控鎖存器部分620-2及第二受控鎖存器部分640-2。由於正反器600-1至600-n中的主控鎖存器部分與受控鎖存器部分之間的操作（或相互作用）在上文加以描述，因此將不重述重複的描述。在實例實施例中，第一正反器600-1及第二正反器600-2可包含重設功能及/或設定功能。在一些實例實施例中，第一正反器600-1及第二正反器600-2可進一步包含保留功能。
圖17為說明包含於圖11的積體電路的掃描鏈電路中的多位元正反器區塊的另一實例的電路圖。
參看圖17，掃描鏈電路430可包含多個多位元正反器區塊600。此處，多位元正反器區塊600中的每一者可包含單一反相器660、第一正反器600-1及第二正反器600-2。為描述方便起見，在圖17中說明僅一個多位元正反器區塊600。此處，第一正反器600-1可在時脈信號CK的上升邊緣（亦即，在反相時脈信號ICK的下降邊緣）鎖存第一輸入信號D1或掃描測試信號SI以輸出第一輸入信號D1或掃描測試信號SI作為第一輸出信號Q1，且第二正反器600-2可在時脈信號CK的上升邊緣（亦即，在反相時脈信號ICK的下降邊緣）鎖存第一輸出信號Q1或第一反相輸出信號IQ1以輸出第一輸出信號Q1或第一反相輸出信號IQ1作為第二輸出信號Q2。然而，由於圖17中所說明的多位元正反器600的結構為一實例，因此多位元正反器區塊600的結構不限於此。同時，由於第一正反器600-1中的第一主控鎖存器部分620-1與第一受控鎖存器部分640-1之間的操作（或相互作用）及第二正反器600-2中的第二主控鎖存器部分620-2與第二受控鎖存器部分640-2之間的操作在上文加以描述，因此將不重述重複的描述。
第一正反器600-1可包含選擇反相器610、第一輸入三態反相器601-1、第一掃描三態反相器609-1、第一多工傳輸閘608-1、第一主控反相器602-1、第一主控鎖存器三態反相器603-1、第一傳輸閘604-1、第一受控反相器605-1、第一輸出反相器606-1及第一受控鎖存器三態反相器607-1。選擇反相器610可耦接至掃描啟用信號SE輸入所經由的掃描啟用信號輸入端子。選擇反相器610可將掃描啟用信號SE反相以輸出反相掃描啟用信號ISE。第一輸入三態反相器601-1可耦接至第一輸入信號D1輸入所經由的第一信號輸入端子。亦即，第一輸入三態反相器601-1可耦接在所述第一信號輸入端子與第一多工傳輸閘608-1之間。此處，第一輸入三態反相器601-1在反相掃描啟用信號ISE具有邏輯「高」位準且掃描啟用信號SE具有邏輯「低」位準時可將第一輸入信號D1反相以輸出第一反相輸入信號ID1。另一方面，第一輸入三態反相器601-1在反相掃描啟用信號ISE具有邏輯「低」位準且掃描啟用信號SE具有邏輯「高」位準時可分離第一多工傳輸閘608-1與所述第一信號輸入端子。第一掃描三態反相器609-1可耦接至掃描測試信號SI輸入所經由的掃描輸入端子。亦即，第一掃描三態反相器609-1可耦接在所述掃描輸入端子與第一多工傳輸閘608-1之間。此處，第一掃描三態反相器609-1在掃描啟用信號SE具有邏輯「高」位準且反相掃描啟用信號ISE具有邏輯「低」位準時可將掃描測試信號SI反相以輸出反相掃描測試信號ISI。另一方面，第一掃描三態反相器609-1在掃描啟用信號SE具有邏輯「低」位準且反相掃描啟用信號ISE具有邏輯「高」位準時可分離第一多工傳輸閘608-1與所述掃描輸入端子。第一多工傳輸閘608-1可耦接至第一輸入三態反相器601-1的輸出端子及第一掃描三態反相器609-1的輸出端子。第一多工傳輸閘608-1在時脈信號CK具有邏輯「低」位準且反相時脈信號ICK具有邏輯「高」位準時可傳輸第一反相輸入信號ID1或反相掃描測試信號ISI作為第一多工信號MS1。另一方面，第一多工傳輸閘608-1在時脈信號CK具有邏輯「高」位準且反相時脈信號ICK具有邏輯「低」位準時可分離第一主控反相器602-1與第一輸入三態反相器601-1及第一掃描三態反相器609-1。第一主控反相器602-1可耦接至第一多工傳輸閘608-1的輸出端子。亦即，第一主控反相器602-1可耦接在第一多工傳輸閘608-1與第一傳輸閘604-1之間。此處，第一主控反相器602-1可將接收自第一多工傳輸閘608-1的第一多工信號MS1反相以輸出第一反相多工信號IMS1。第一主控鎖存器三態反相器603-1可耦接在第一主控反相器602-1的輸出端子與第一多工傳輸閘608-1的輸出端子之間。此處，第一主控鎖存器三態反相器603-1在時脈信號CK具有邏輯「高」位準且反相時脈信號ICK具有邏輯「低」位準時可將接收自第一主控反相器602-1的第一反相多工信號IMS1反相以輸出第一多工信號MS1。另一方面，第一主控鎖存器三態反相器603-1在時脈信號CK具有邏輯「低」位準且反相時脈信號ICK具有邏輯「高」位準時可分離第一多工傳輸閘608-1的輸出端子與第一主控反相器602-1的輸出端子。
第一傳輸閘604-1可耦接至第一主控反相器602-1的輸出端子。亦即，第一傳輸閘604-1可耦接在第一主控反相器602-1與第一受控反相器605-1之間。第一傳輸閘604-1在時脈信號CK具有邏輯「高」位準且反相時脈信號ICK具有邏輯「低」位準時可傳輸接收自第一主控反相器602-1的第一反相多工信號IMS1。另一方面，第一傳輸閘604-1在時脈信號CK具有邏輯「低」位準且反相時脈信號ICK具有邏輯「高」位準時可分離第一受控反相器605-1與第一主控反相器602-1。第一受控反相器605-1可耦接至第一傳輸閘604-1的輸出端子。亦即，第一受控反相器605-1可耦接在第一傳輸閘604-1與第一輸出反相器606-1之間。第一受控反相器605-1可將接收自第一傳輸閘604-1的第一反相多工信號IMS1反相以輸出第一多工信號MS1。第一輸出反相器606-1可耦接至第一受控反相器605-1的輸出端子。亦即，第一輸出反相器606-1可耦接在第一受控反相器605-1與第一輸出信號Q1輸出所經由的第一信號輸出端子之間。第一輸出反相器606-1可將接收自第一受控反相器605-1的第一多工信號MS1反相以經由所述第一信號輸出端子輸出第一反相多工信號IMS1作為第一輸出信號Q1。第一受控鎖存器三態反相器607-1可耦接在第一受控反相器605-1的輸出端子與第一傳輸閘604-1的輸出端子之間。此處，第一受控鎖存器三態反相器607-1在時脈信號CK具有邏輯「低」位準且反相時脈信號ICK具有邏輯「高」位準時可將接收自第一受控反相器605-1的第一多工信號MS1反相以輸出第一反相多工信號IMS1。另一方面，第一受控鎖存器三態反相器607-1在時脈信號CK具有邏輯「高」位準且反相時脈信號ICK具有邏輯「低」位準時可分離第一傳輸閘604-1的輸出端子與第一受控反相器605-1的輸出端子。
第二正反器600-2可包含第二輸入三態反相器601-2、第二掃描傳輸閘609-2、第二多工傳輸閘608-2、第二主控反相器602-2、第二主控鎖存器三態反相器603-2、第二傳輸閘604-2、第二受控反相器605-2、第二輸出反相器606-2及第二受控鎖存器三態反相器607-2。第二輸入三態反相器601-2可耦接至第二輸入信號D2輸入所經由的第二信號輸入端子。亦即，第二輸入三態反相器601-2可耦接在所述第二信號輸入端子與第二多工傳輸閘608-2之間。此處，第二輸入三態反相器601-2在反相掃描啟用信號ISE具有邏輯「高」位準且掃描啟用信號SE具有邏輯「低」位準時可將第二輸入信號D2反相以輸出第二反相輸入信號ID2。另一方面，第二輸入三態反相器601-2在反相掃描啟用信號ISE具有邏輯「低」位準且掃描啟用信號SE具有邏輯「高」位準時可分離第二多工傳輸閘608-2與所述第二信號輸入端子。第二掃描傳輸閘609-2可接收第一輸出信號Q1或第一反相輸出信號IQ1。此處，第二掃描傳輸閘609-2在掃描啟用信號SE具有邏輯「高」位準且反相掃描啟用信號ISE具有邏輯「低」位準時可輸出對應於第一輸出信號Q1或第一反相輸出信號IQ1的連接信號CNS。另一方面，第二掃描傳輸閘609-2在掃描啟用信號具有邏輯「低」位準且反相掃描啟用信號ISE具有邏輯「高」位準時可不輸出對應於第一輸出信號Q1或第一反相輸出信號IQ1的連接信號CNS。第二多工傳輸閘608-2可耦接至第二輸入三態反相器601-2的輸出端子及第二掃描傳輸閘609-2的輸出端子。第二多工傳輸閘608-2在時脈信號CK具有邏輯「低」位準且反相時脈信號ICK具有邏輯「高」位準時可傳輸第二反相輸入信號ID2或連接信號CNS作為第二多工信號MS2。另一方面，第二多工傳輸閘608-2在時脈信號CK具有邏輯「高」位準且反相時脈信號ICK具有邏輯「低」位準時可分離第二主控反相器602-2與第二輸入三態反相器601-2及第二掃描傳輸閘609-2。第二主控反相器602-2可耦接至第二多工傳輸閘608-2的輸出端子。亦即，第二主控反相器602-2可耦接在第二多工傳輸閘608-2與第二傳輸閘604-2之間。此處，第二主控反相器602-2可將接收自第二多工傳輸閘608-2的第二多工信號MS2反相以輸出第二反相多工信號IMS2。第二主控鎖存器三態反相器603-2可耦接在第二主控反相器602-2的輸出端子與第二多工傳輸閘608-2的輸出端子之間。此處，第二主控鎖存器三態反相器603-2在時脈信號CK具有邏輯「高」位準且反相時脈信號ICK具有邏輯「低」位準時可將接收自第二主控反相器602-2的第二反相多工信號IMS2反相以輸出第二多工信號MS2。另一方面，第二主控鎖存器三態反相器603-2在時脈信號CK具有邏輯「低」位準且反相時脈信號ICK具有邏輯「高」位準時可分離第二多工傳輸閘608-2的輸出端子與第二主控反相器602-2的輸出端子。
第二傳輸閘604-2可耦接至第二主控反相器602-2的輸出端子。亦即，第二傳輸閘604-2可耦接在第二主控反相器602-2與第二受控反相器605-2之間。第二傳輸閘604-2在時脈信號CK具有邏輯「高」位準且反相時脈信號ICK具有邏輯「低」位準時可傳輸接收自第二主控反相器602-2的第二反相多工信號IMS2。另一方面，第二傳輸閘604-2在時脈信號CK具有邏輯「低」位準且反相時脈信號ICK具有邏輯「高」位準時可分離第二受控反相器605-2與第二主控反相器602-2。第二受控反相器605-2可耦接至第二傳輸閘604-2的輸出端子。亦即，第二受控反相器605-2可耦接在第二傳輸閘604-2與第二輸出反相器606-2之間。第二受控反相器605-2可將接收自第二傳輸閘604-2的第二反相多工信號IMS2反相以輸出第二多工信號MS2。第二輸出反相器606-2可耦接至第二受控反相器605-2的輸出端子。亦即，第二輸出反相器606-2可耦接在第二受控反相器605-2與第二輸出信號Q2輸出所經由的第二信號輸出端子之間。第二輸出反相器606-2可將接收自第二受控反相器605-2的第二多工信號MS2反相以經由所述第二信號輸出端子輸出第二反相多工信號IMS2作為第二輸出信號Q2。第二受控鎖存器三態反相器607-2可耦接在第二受控反相器605-2的輸出端子與第二傳輸閘604-2的輸出端子之間。此處，第二受控鎖存器三態反相器607-2在時脈信號CK具有邏輯「低」位準且反相時脈信號ICK具有邏輯「高」位準時可將接收自第二受控反相器605-2的第二多工信號MS2反相以輸出第二反相多工信號IMS2。另一方面，第二受控鎖存器三態反相器607-2在時脈信號CK具有邏輯「高」位準且反相時脈信號ICK具有邏輯「低」位準時可分離第二傳輸閘604-2的輸出端子與第二受控反相器605-2的輸出端子。雖然在圖17中說明選擇反相器610位於第一正反器600-1中，但在一些實例實施例中，選擇反相器610可位於第二正反器600-2中。
圖18為說明包含於圖11的積體電路的掃描鏈電路中的多位元正反器區塊的再一實例的方塊圖。
參看圖18，掃描鏈電路430可包含多個多位元正反器區塊700。此處，多位元正反器區塊700中的每一者可包含單一反相器760及多個正反器700-1至700-n。在圖18中，說明僅一個多位元正反器區塊700。正反器700-1至700-n可在時脈信號CK的上升邊緣觸發。為描述方便起見，在圖18中說明多位元正反器區塊700包含單一反相器760、第一正反器700-1及第二正反器700-2。如圖18中所說明，第一正反器700-1可耦接至單一反相器760，且因此第一正反器700-1可接收時脈信號CK及藉由將時脈信號CK反相產生的反相時脈信號ICK。此處，當掃描啟用信號SE具有邏輯「低」位準時，第一正反器700-1可輸出在時脈信號CK的上升邊緣（亦即，在反相時脈信號ICK的下降邊緣）鎖存的第一輸入信號D1作為第一輸出信號Q1。另一方面，當掃描啟用信號SE具有邏輯「高」位準時，第一正反器700-1可輸出在時脈信號CK的上升邊緣（亦即，在反相時脈信號ICK的下降邊緣）鎖存的掃描測試信號SI作為第一輸出信號Q1。第二正反器700-2可輸出在時脈信號CK的上升邊緣（亦即，在反相時脈信號ICK的下降邊緣）鎖存的第一輸出信號Q1或第一反相輸出信號IQ1作為第二輸出信號Q2。亦即，多位元正反器區塊700可在正常操作模式下及藉由將第一正反器700-1直接耦接至第二正反器700-2或藉由經由諸如緩衝器、反相器等的元件將第一正反器700-1耦接至第二正反器700-2在掃描測試模式下依賴性地操作第一正反器700-1及第二正反器700-2。如圖18中所說明，第一正反器700-1可包含第一主控鎖存器部分720-1、第一受控鎖存器部分740-1及第一多工器部分780。第一正反器700-1可基於時脈信號CK及反相時脈信號ICK來操作第一主控鎖存器部分720-1及第一受控鎖存器部分740-1。另外，第二正反器700-2可包含第二主控鎖存器部分720-2及第二受控鎖存器部分740-2。第二正反器700-2可基於時脈信號CK及反相時脈信號ICK來操作第二主控鎖存器部分720-2及第二受控鎖存器部分740-2。由於正反器700-1至700-n中的主控鎖存器部分與受控鎖存器部分之間的操作（或相互作用）在上文加以描述，因此將不重述重複的描述。在實例實施例中，第一正反器700-1及第二正反器700-2可包含重設功能及/或設定功能。在一些實例實施例中，第一正反器700-1及第二正反器700-2可進一步包含保留功能。
圖19為說明包含於圖11的積體電路的掃描鏈電路中的多位元正反器區塊的再一實例的電路圖。
參看圖19，掃描鏈電路430可包含多個多位元正反器區塊700。此處，多位元正反器區塊700中的每一者可包含單一反相器760、第一正反器700-1及第二正反器700-2。為描述方便起見，在圖19中說明僅一個多位元正反器區塊700。此處，第一正反器700-1可在時脈信號CK的上升邊緣（亦即，在反相時脈信號ICK的下降邊緣）鎖存第一輸入信號D1或掃描測試信號SI以輸出第一輸入信號D1或掃描測試信號SI作為第一輸出信號Q1，且第二正反器700-2可在時脈信號CK的上升邊緣（亦即，在反相時脈信號ICK的下降邊緣）鎖存第一輸出信號Q1或第一反相輸出信號IQ1以輸出第一輸出信號Q1或第一反相輸出信號IQ1作為第二輸出信號Q2。然而，由於圖19中所說明的多位元正反器700的結構為一實例，因此多位元正反器區塊700的結構不限於此。同時，由於第一正反器700-1中的第一主控鎖存器部分720-1與第一受控鎖存器部分740-1之間的操作（或相互作用）及第二正反器700-2中的第二主控鎖存器部分720-2與第二受控鎖存器部分740-2之間的操作在上文加以描述，因此將不重述重複的描述。
第一正反器700-1可包含選擇反相器710、第一輸入三態反相器701、第一掃描三態反相器709、第一多工傳輸閘708-1、第一主控反相器702-1、第一主控鎖存器三態反相器703-1、第一傳輸閘704-1、第一受控反相器705-1、第一輸出反相器706-1及第一受控鎖存器三態反相器707-1。選擇反相器710可耦接至掃描啟用信號SE輸入所經由的掃描啟用信號輸入端子。選擇反相器710可將掃描啟用信號SE反相以輸出反相掃描啟用信號ISE。第一輸入三態反相器701可耦接至第一輸入信號D1輸入所經由的第一信號輸入端子。亦即，第一輸入三態反相器701可耦接在所述第一信號輸入端子與第一多工傳輸閘708-1之間。此處，第一輸入三態反相器701在反相掃描啟用信號ISE具有邏輯「高」位準且掃描啟用信號SE具有邏輯「低」位準時可將第一輸入信號D1反相以輸出第一反相輸入信號ID1。另一方面，第一輸入三態反相器701在反相掃描啟用信號ISE具有邏輯「低」位準且掃描啟用信號SE具有邏輯「高」位準時可分離第一多工傳輸閘708-1與所述第一信號輸入端子。第一掃描三態反相器709可耦接至掃描測試信號SI輸入所經由的掃描輸入端子。亦即，第一掃描三態反相器709可耦接在所述掃描輸入端子與第一多工傳輸閘708-1之間。此處，第一掃描三態反相器709在掃描啟用信號SE具有邏輯「高」位準且反相掃描啟用信號ISE具有邏輯「低」位準時可將掃描測試信號SI反相以輸出反相掃描測試信號ISI。另一方面，第一掃描三態反相器709在掃描啟用信號SE具有邏輯「低」位準且反相掃描啟用信號ISE具有邏輯「高」位準時可分離第一多工傳輸閘708-1與所述掃描輸入端子。第一多工傳輸閘708-1可耦接至第一輸入三態反相器701的輸出端子及第一掃描三態反相器709的輸出端子。第一多工傳輸閘708-1在時脈信號CK具有邏輯「低」位準且反相時脈信號ICK具有邏輯「高」位準時可傳輸第一反相輸入信號ID1或反相掃描測試信號ISI作為第一多工信號MS1。另一方面，第一多工傳輸閘708-1在時脈信號CK具有邏輯「高」位準且反相時脈信號ICK具有邏輯「低」位準時可分離第一主控反相器702-1與第一輸入三態反相器701及第一掃描三態反相器709。第一主控反相器702-1可耦接至第一多工傳輸閘708-1的輸出端子。亦即，第一主控反相器702-1可耦接在第一多工傳輸閘708-1與第一傳輸閘704-1之間。此處，第一主控反相器702-1可將接收自第一多工傳輸閘708-1的第一多工信號MS1反相以輸出第一反相多工信號IMS1。第一主控鎖存器三態反相器703-1可耦接在第一主控反相器702-1的輸出端子與第一多工傳輸閘708-1的輸出端子之間。此處，第一主控鎖存器三態反相器703-1在時脈信號CK具有邏輯「高」位準且反相時脈信號ICK具有邏輯「低」位準時可將接收自第一主控反相器702-1的第一反相多工信號IMS1反相以輸出第一多工信號MS1。另一方面，第一主控鎖存器三態反相器703-1在時脈信號CK具有邏輯「低」位準且反相時脈信號ICK具有邏輯「高」位準時可分離第一多工傳輸閘708-1的輸出端子與第一主控反相器702-1的輸出端子。
第一傳輸閘704-1可耦接至第一主控反相器702-1的輸出端子。亦即，第一傳輸閘704-1可耦接在第一主控反相器702-1與第一受控反相器705-1之間。第一傳輸閘704-1在時脈信號CK具有邏輯「高」位準且反相時脈信號ICK具有邏輯「低」位準時可傳輸接收自第一主控反相器702-1的第一反相多工信號IMS1。另一方面，第一傳輸閘704-1在時脈信號CK具有邏輯「低」位準且反相時脈信號ICK具有邏輯「高」位準時可分離第一受控反相器705-1與第一主控反相器702-1。第一受控反相器705-1可耦接至第一傳輸閘704-1的輸出端子。亦即，第一受控反相器705-1可耦接在第一傳輸閘704-1與第一輸出反相器706-1之間。第一受控反相器705-1可將接收自第一傳輸閘704-1的第一反相多工信號IMS1反相以輸出第一多工信號MS1。第一輸出反相器706-1可耦接至第一受控反相器705-1的輸出端子。亦即，第一輸出反相器706-1可耦接在第一受控反相器705-1與第一輸出信號Q1輸出所經由的第一信號輸出端子之間。第一輸出反相器706-1可將接收自第一受控反相器705-1的第一多工信號MS1反相以經由所述第一信號輸出端子輸出第一反相多工信號IMS1作為第一輸出信號Q1。第一受控鎖存器三態反相器707-1可耦接在第一受控反相器705-1的輸出端子與第一傳輸閘704-1的輸出端子之間。此處，第一受控鎖存器三態反相器707-1在時脈信號CK具有邏輯「低」位準且反相時脈信號ICK具有邏輯「高」位準時可將接收自第一受控反相器705-1的第一多工信號MS1反相以輸出第一反相多工信號IMS1。另一方面，第一受控鎖存器三態反相器707-1在時脈信號CK具有邏輯「高」位準且反相時脈信號ICK具有邏輯「低」位準時可分離第一傳輸閘704-1的輸出端子與第一受控反相器705-1的輸出端子。
第二正反器700-2可包含第二連接三態反相器708-2、第二主控反相器702-2、第二主控鎖存器三態反相器703-2、第二傳輸閘704-2、第二受控反相器705-2、第二輸出反相器706-2及第二受控鎖存器三態反相器707-2。第二連接三態反相器708-2可接收第一輸出信號Q1或第一反相輸出信號IQ1。此處，第二連接三態反相器708-2在時脈信號CK具有邏輯「低」位準且反相時脈信號ICK具有邏輯「高」位準時可將對應於第一輸出信號Q1或第一反相輸出信號IQ1的連接信號CNS反相以輸出反相連接信號ICNS。另一方面，第二連接三態反相器708-2在時脈信號CK具有邏輯「高」位準且反相時脈信號ICK具有邏輯「低」位準時可不輸出反相連接信號ICNS。第二主控反相器702-2可耦接至第二連接三態反相器708-2的輸出端子。亦即，第二主控反相器702-2可耦接在第二連接三態反相器708-2與第二傳輸閘704-2之間。此處，第二主控反相器702-2可將接收自第二連接三態反相器708-2的反相連接信號ICNS反相以輸出連接信號CNS。第二主控鎖存器三態反相器703-2可耦接在第二主控反相器702-2的輸出端子與第二連接三態反相器708-2的輸出端子之間。此處，第二主控鎖存器三態反相器703-2在時脈信號CK具有邏輯「高」位準且反相時脈信號ICK具有邏輯「低」位準時可將接收自第二主控反相器702-2的連接信號CNS反相以輸出反相連接信號ICNS。另一方面，第二主控鎖存器三態反相器703-2在時脈信號CK具有邏輯「低」位準且反相時脈信號ICK具有邏輯「高」位準時可分離第二連接三態反相器708-2的輸出端子與第二主控反相器702-2的輸出端子。
第二傳輸閘704-2可耦接至第二主控反相器702-2的輸出端子。亦即，第二傳輸閘704-2可耦接在第二主控反相器702-2與第二受控反相器705-2之間。第二傳輸閘704-2在時脈信號CK具有邏輯「高」位準且反相時脈信號ICK具有邏輯「低」位準時可傳輸接收自第二主控反相器702-2的連接信號CNS。另一方面，第二傳輸閘704-2在時脈信號CK具有邏輯「低」位準且反相時脈信號ICK具有邏輯「高」位準時可分離第二受控反相器705-2與第二主控反相器702-2。第二受控反相器705-2可耦接至第二傳輸閘704-2的輸出端子。亦即，第二受控反相器705-2可耦接在第二傳輸閘704-2與第二輸出反相器706-2之間。第二受控反相器705-2可將接收自第二傳輸閘704-2的連接信號CNS反相以輸出反相連接信號ICNS。第二輸出反相器706-2可耦接至第二受控反相器705-2的輸出端子。亦即，第二輸出反相器706-2可耦接在第二受控反相器705-2與第二輸出信號Q2輸出所經由的第二信號輸出端子之間。第二輸出反相器706-2可將接收自第二受控反相器705-2的反相連接信號ICNS反相以經由所述第二信號輸出端子輸出連接信號CNS作為第二輸出信號Q2。第二受控鎖存器三態反相器707-2可耦接在第二受控反相器705-2的輸出端子與第二傳輸閘704-2的輸出端子之間。此處，第二受控鎖存器三態反相器707-2在時脈信號CK具有邏輯「低」位準且反相時脈信號ICK具有邏輯「高」位準時可將接收自第二受控反相器705-2的反相連接信號ICNS反相以輸出連接信號CNS。另一方面，第二受控鎖存器三態反相器707-2在時脈信號CK具有邏輯「高」位準且反相時脈信號ICK具有邏輯「低」位準時可分離第二傳輸閘704-2的輸出端子與第二受控反相器705-2的輸出端子。如上所述，由於多位元正反器區塊700中的每一者包含直接耦接或經由至少一個緩衝器、至少一個反相器等耦接的第一正反器700-1及第二正反器700-2，因此多位元正反器區塊700中的每一者可應用於同步器或不包含除第一正反器700-1與第二正反器700-2之間的緩衝器或反相器外的邏輯元件的結構。因此，包含多位元正反器區塊700的掃描鏈電路430可減少電力消耗。另外，掃描鏈電路430可減少包含掃描鏈電路430的積體電路（例如，系統單晶片）的晶片大小（或晶片面積）。
圖20為說明根據實例實施例的積體電路測試系統的方塊圖。
參看圖20，積體電路測試系統1000可包含測試控制器1020、第一至第k積體電路1040-1至1040-k、記憶體裝置1060、測試資料產生器1070及測試結果產生器1080，其中k為大於或等於1的整數。第一至第k積體電路1040-1至1040-k中的每一者可包含組合邏輯電路及掃描鏈電路。此處，組合邏輯電路可包含多個正反器，且所述正反器可藉由耦接至組合邏輯電路而形成掃描路徑。在一些實例實施例中，第一至第k積體電路1040-1至1040-k中的每一者可實施為系統單晶片。
測試控制器1020可藉由控制第一至第k積體電路1040-1至1040-k、記憶體裝置1060、測試資料產生器1070及測試結果產生器1080來控制用於第一至第k積體電路1040-1至1040-k中的每一者的掃描測試。積體電路測試系統1000可藉由以下操作來執行針對第一至第k積體電路1040-1至1040-k中的每一者的掃描測試：執行將測試型樣依序載入於掃描鏈電路上的移入操作；執行將組合邏輯電路的觀測值儲存於掃描鏈電路的擷取操作，其中觀測值是基於載入於掃描鏈電路上的測試型樣產生；亦即執行依序輸出儲存於掃描鏈電路中的觀測值的移出操作。包含於第一至第k積體電路1040-1至1040-k中的每一者中的掃描鏈電路可包含共用時脈信號的多個多位元正反器區塊。多位元正反器區塊中的每一者可包含多個正反器及提供時脈信號驅動正反器的時脈信號及反相時脈信號的單一反相器，其中反相時脈信號是藉由將時脈信號反相而產生。此處，包含於第一至第k積體電路1040-1至1040-k中的每一者中的掃描鏈電路的正反器可在時脈信號的上升邊緣（亦即，在反相時脈信號的下降邊緣）觸發。由於此等操作及結構在上文加以描述，因此將不重述重複的描述。
在積體電路測試系統1000中，記憶體裝置1060可儲存用於掃描測試的資料。具體言之，記憶體裝置1060可儲存藉由測試資料產生器1070產生且應用於包含於第一至第k積體電路1040-1至1040-k中的每一者中的掃描鏈電路的測試型樣、組合邏輯電路的基於測試型樣產生的觀測值、與觀測值進行比較的參考型樣、自測試結果產生器1080輸出的測試結果（亦即，觀測值與參考型樣之間的比較結果）等。舉例而言，記憶體裝置1060可包含揮發性半導體記憶體裝置（諸如動態隨機存取記憶體（dynamic random access memory；DRAM）裝置、靜態隨機存取記憶體（static random access memory；SRAM）裝置、行動DRAM裝置等），及/或非揮發性半導體記憶體裝置（諸如可抹除可程式化唯讀記憶體（erasable programmable read - only memory；EPROM）裝置、電可抹除可程式化唯讀記憶體（electrically erasable programmable read - only記憶體；EEPROM）裝置、快閃記憶體裝置、相變隨機存取記憶體（phase change random access memory；PRAM）裝置、電阻性隨機存取記憶體（resistance random access memory；RRAM）裝置、磁性隨機存取記憶體（magnetic random access memory；MRAM）裝置、鐵電隨機存取記憶體（ferroelectric random access memory；FRAM）裝置等）。在一些實例實施例中，積體電路測試系統1000可進一步包含諸如固態磁碟機（solid state drive；SSD）裝置、硬碟機（hard disk drive；HDD）裝置、CD-ROM裝置等的儲存裝置。
測試資料產生器1070可產生應用於包含於第一至第k積體電路1040-1至1040-k中的每一者中的掃描鏈電路的測試型樣。測試結果產生器1080可藉由比較自第一至第k積體電路1040-1至1040-k中的每一者輸出的觀測值與參考型樣而產生測試結果。如上所述，觀測值可藉由執行將測試型樣依序載入於掃描鏈電路上的移入操作、藉由執行將組合邏輯電路的觀測值儲存於掃描鏈電路中的擷取操作以及藉由執行依序輸出儲存於掃描鏈電路中的觀測值的移出操作而產生。舉例而言，當觀測值與參考型樣一致時，測試結果產生器1080可輸出指示組合邏輯電路中不存在缺陷的測試結果。另一方面，當觀測值與參考型樣不一致時，測試結果產生器1080可輸出指示組合邏輯電路中存在缺陷的測試結果。在一些實例實施例中，為了獲得更準確的測試結果，積體電路測試系統1000可執行針對第一至第k積體電路1040-1至1040-k中的每一者的掃描測試若干次。雖然參看圖1至圖20來描述根據實例實施例的多位元正反器、掃描鏈電路及積體電路測試系統，但多位元正反器、掃描鏈電路及積體電路測試系統不限於此。亦即，在不實質上背離本發明概念的新穎教示內容及優點的情況下，多位元正反器、掃描鏈電路及積體電路測試系統的許多修改是可能的。
本發明概念可應用於多位元正反器、掃描鏈電路及包含所述多位元正反器及所述掃描鏈電路的積體電路（例如，系統單晶片等）。舉例而言，本發明概念可應用於包含於以下各者中的各種積體電路：電腦、工作站、膝上型電腦、遊戲控制台、蜂巢式電話、智慧型手機、智慧型觸控板、平板PC、個人數位助理（personal digital assistant；PDA）、攜帶型多媒體播放器（portable multimedia player；PMP）、MP3播放器等。
前述內容說明實例實施例且不應解釋為限制實例實施例。儘管已描述幾個實例實施例，但熟習此項技術者將易於瞭解，在不實質上背離本發明概念的新穎教示內容及優點的情況下，許多修改在實例實施例中式可能的。因此，所有此等修改意欲包含於如申請專利範圍中所界定的本發明概念的範疇內。因此，應理解，前述內容說明各種實例實施例且不應解釋為限於所揭示的特定實例實施例，且對所揭示實例實施例以及其他實例實施例的修改意欲包含於在所附申請專利範圍的範疇內。
10‧‧‧多位元正反器 100‧‧‧多位元正反器區塊 1000‧‧‧積體電路測試系統 100-1‧‧‧正反器/第一正反器 100-2‧‧‧正反器/第二正反器 100-n‧‧‧正反器/第n正反器 101-1‧‧‧第一輸入三態反相器 101-2‧‧‧第二輸入三態反相器 102-1‧‧‧第一主控反相器 102-2‧‧‧第二主控反相器 103-1‧‧‧第一主控鎖存器反相器 103-2‧‧‧第二主控鎖存器反相器 104-1‧‧‧第一傳輸閘 104-2‧‧‧第二傳輸閘 105-1‧‧‧第一受控反相器 105-2‧‧‧第二受控反相器 106-1‧‧‧第一輸出反相器 106-2‧‧‧第二輸出反相器 107-1‧‧‧第一受控鎖存器三態反相器 107-2‧‧‧第二受控鎖存器三態反相器 111‧‧‧三態反相器 112‧‧‧傳輸閘 120-1‧‧‧第一主控鎖存器部分（ML(1)） 120-2‧‧‧第二主控鎖存器部分（ML(2)） 140-1‧‧‧第一受控鎖存器部分（SL(1)） 140-2‧‧‧第二受控鎖存器部分（SL(2)） 160‧‧‧單一反相器 200‧‧‧多位元正反器區塊 200-1‧‧‧第一正反器 200-2‧‧‧第二正反器 201-1‧‧‧第一輸入三態反相器 201-2‧‧‧第二輸入三態反相器 202-1‧‧‧第一邏輯反或元件 202-2‧‧‧第二邏輯反或元件 203-1‧‧‧第一主控鎖存器三態反相器 203-2‧‧‧第二主控鎖存器三態反相器 204-1‧‧‧第一傳輸閘 204-2‧‧‧第二傳輸閘 205-1‧‧‧第一受控反相器 205-2‧‧‧第二受控反相器 206-1‧‧‧第一輸出反相器 206-2‧‧‧第二輸出反相器 207-1‧‧‧第一受控鎖存器重設三態反相器 207-2‧‧‧第二受控鎖存器重設三態反相器 211‧‧‧受控鎖存器重設三態反相器 260‧‧‧單一反相器 300‧‧‧多位元正反器區塊 300-1‧‧‧第一正反器 300-2‧‧‧第二正反器 301-1‧‧‧第一輸入三態反相器 301-2‧‧‧第二輸入三態反相器 302-1‧‧‧第一邏輯反及元件 302-2‧‧‧第二邏輯反及元件 303-1‧‧‧第一主控鎖存器三態反相器 303-2‧‧‧第二主控鎖存器三態反相器 304-1‧‧‧第一傳輸閘 304-2‧‧‧第二傳輸閘 305-1‧‧‧第一受控反相器 305-2‧‧‧第二受控反相器 306-1‧‧‧第一輸出反相器 306-2‧‧‧第二輸出反相器 307-1‧‧‧第一受控鎖存器設定三態反相器 307-2‧‧‧第二受控鎖存器設定三態反相器 311‧‧‧受控鎖存器設定三態反相器 360‧‧‧單一反相器 400‧‧‧積體電路 410‧‧‧組合邏輯電路 430‧‧‧掃描鏈電路 435‧‧‧正反器 436‧‧‧多工器部分 437‧‧‧主控鎖存器部分（ML） 438‧‧‧受控鎖存器部分（SL） 500‧‧‧多位元正反器區塊 500-1‧‧‧正反器/第一正反器 500-2‧‧‧正反器/第二正反器 501-1‧‧‧第一輸入三態反相器 501-2‧‧‧第二輸入三態反相器 502-1‧‧‧第一主控反相器 502-2‧‧‧第二主控反相器 503-1‧‧‧第一主控鎖存器三態反相器 503-2‧‧‧第二主控鎖存器三態反相器 504-1‧‧‧第一傳輸閘 504-2‧‧‧第二傳輸閘 505-1‧‧‧第一受控反相器 505-2‧‧‧第二受控反相器 506-1‧‧‧第一輸出反相器 506-2‧‧‧第二輸出反相器 507-1‧‧‧第一受控鎖存器三態反相器 507-2‧‧‧第二受控鎖存器三態反相器 508-1‧‧‧第一多工傳輸閘 508-2‧‧‧第二多工傳輸閘 509-1‧‧‧第一掃描三態反相器 509-2‧‧‧第二掃描三態反相器 510‧‧‧選擇反相器 520-1‧‧‧主控鎖存器部分/第一主控鎖存器部分（ML(1)） 520-2‧‧‧主控鎖存器部分/第二主控鎖存器部分（ML(2)） 540-1‧‧‧受控鎖存器部分/第一受控鎖存器部分（SL(1)） 540-2‧‧‧受控鎖存器部分/第二受控鎖存器部分（SL(2)） 560‧‧‧單一反相器 580-1‧‧‧多工器部分/第一多工器部分 580-2‧‧‧多工器部分/第二多工器部分 600‧‧‧多位元正反器區塊 600-1‧‧‧正反器/第一正反器 600-2‧‧‧正反器/第二正反器 601-1‧‧‧第一輸入三態反相器 601-2‧‧‧第二輸入三態反相器 602-1‧‧‧第一主控反相器 602-2‧‧‧第二主控反相器 603-1‧‧‧第一主控鎖存器三態反相器 603-2‧‧‧第二主控鎖存器三態反相器 604-1‧‧‧第一傳輸閘 604-2‧‧‧第二傳輸閘 605-1‧‧‧第一受控反相器 605-2‧‧‧第二受控反相器 606-1‧‧‧第一輸出反相器 606-2‧‧‧第二輸出反相器 607-1‧‧‧第一受控鎖存器三態反相器 607-2‧‧‧第二受控鎖存器三態反相器 608-1‧‧‧第一多工傳輸閘 608-2‧‧‧第二多工傳輸閘 609-1‧‧‧第一掃描三態反相器 609-2‧‧‧第二掃描三態反相器 610‧‧‧選擇反相器 620-1‧‧‧第一主控鎖存器部分（ML(1)） 620-2‧‧‧第二主控鎖存器部分（ML(2)） 640-1‧‧‧第一受控鎖存器部分（SL(1)） 640-2‧‧‧第二受控鎖存器部分（SL(2)） 660‧‧‧單一反相器 680-1‧‧‧第一多工器部分 680-2‧‧‧第二多工器部分 700‧‧‧多位元正反器區塊 700-1‧‧‧正反器/第一正反器 700-2‧‧‧正反器/第二正反器 701‧‧‧第一輸入三態反相器 702-1‧‧‧第一主控反相器 702-2‧‧‧第二主控反相器 703-1‧‧‧第一主控鎖存器三態反相器 703-2‧‧‧第二主控鎖存器三態反相器 704-1‧‧‧第一傳輸閘 704-2‧‧‧第二傳輸閘 705-1‧‧‧第一受控反相器 705-2‧‧‧第二受控反相器 706-1‧‧‧第一輸出反相器 706-2‧‧‧第二輸出反相器 707-1‧‧‧第一受控鎖存器三態反相器 707-2‧‧‧第二受控鎖存器三態反相器 708-1‧‧‧第一多工傳輸閘 708-2‧‧‧第二多工傳輸閘 709‧‧‧第一掃描三態反相器 710‧‧‧選擇反相器 720-1‧‧‧第一主控鎖存器部分（ML(1)） 720-2‧‧‧第二主控鎖存器部分（ML(2)） 740-1‧‧‧第一受控鎖存器部分（SL(1)） 740-2‧‧‧第二受控鎖存器部分（SL(2)） 760‧‧‧單一反相器 780‧‧‧第一多工器部分 1000‧‧‧積體電路測試系統 1020‧‧‧測試控制器 1040-1‧‧‧第一積體電路 1040-2‧‧‧第二積體電路 1040-k‧‧‧第k積體電路 1060‧‧‧記憶體裝置 1070‧‧‧測試資料產生器 1080‧‧‧測試結果產生器 A‧‧‧輸入信號 C‧‧‧控制信號 CK‧‧‧時脈信號 CNS‧‧‧連接信號 D‧‧‧輸入信號 D1‧‧‧第一輸入信號 D1‧‧‧輸入信號 D2‧‧‧第二輸入信號 D2‧‧‧輸入信號 Dj‧‧‧第j輸入信號 GND‧‧‧第二電源電壓 IC‧‧‧反相控制信號 ICK‧‧‧反相時脈信號 ICNS‧‧‧反相連接信號 ID1‧‧‧第一反相輸入信號 ID2‧‧‧第二反相輸入信號 IMS1‧‧‧第一反相多工信號 IMS2‧‧‧第二反相多工信號 IND1‧‧‧第一反相操作信號 IND2‧‧‧第二反相操作信號 IQ1‧‧‧第一反相輸出信號 ISE‧‧‧反相掃描啟用信號 ISI‧‧‧反相掃描測試信號 ISI1‧‧‧第一反相掃描測試信號 ISI2‧‧‧第二反相掃描測試信號 IXD1‧‧‧第一反相操作信號 IXD2‧‧‧第二反相操作信號 MS1‧‧‧第一多工信號 MS2‧‧‧第二多工信號 ND1‧‧‧第一操作信號 ND2‧‧‧第二操作信號 nS‧‧‧反相設定信號 NTR1‧‧‧第一NMOS電晶體 NTR2‧‧‧第二NMOS電晶體 PI‧‧‧主要輸入端子 PO‧‧‧主要輸出端子 PTR1‧‧‧第一PMOS電晶體 PTR2‧‧‧第二PMOS電晶體 Q‧‧‧輸出信號 Q1‧‧‧第一輸出信號 Q2‧‧‧第二輸出信號 Qj‧‧‧第j輸出信號 R‧‧‧重設信號 RNTR‧‧‧重設NMOS電晶體 RPTR‧‧‧重設PMOS電晶體 SE‧‧‧掃描啟用信號 SI‧‧‧測試型樣 SI1‧‧‧第一掃描測試信號 SI2‧‧‧第二掃描測試信號 SIP‧‧‧掃描測試輸入端子 SNTR‧‧‧設定NMOS電晶體 SO‧‧‧觀測值 SOP‧‧‧掃描測試輸出端子 SPTR‧‧‧設定PMOS電晶體 TIA‧‧‧指示 TIB‧‧‧指示 TIC‧‧‧指示 TID‧‧‧指示 TIE‧‧‧指示 TIF‧‧‧指示 TIG‧‧‧指示 VDD‧‧‧第一電源電壓 XD1‧‧‧第一操作信號 XD2‧‧‧第二操作信號 Y‧‧‧輸出信號
自結合附圖的以下詳細描述將更清楚地理解說明性、非 限制性實例實施例。圖1 為說明根據實例實施例的多位元正反器的方塊圖。圖2 為用於描述包含於圖1 的多位元正反器中的多位元正反器區塊的方塊圖。圖3 為說明圖2 的多位元正反器區塊的實例的圖式。圖4 為說明圖3 的多位元正反器區塊操作的實例的時序圖。圖5A 為說明包含於圖3 的多位元正反器區塊中的三態反相器的圖式。圖5B 為說明包含於圖3 的多位元正反器區塊中的三態反相器的實例的電路圖。圖6A 為說明包含於圖3 的多位元正反器區塊中的傳輸閘的圖式。圖6B 為說明包含於圖3 的多位元正反器區塊中的傳輸閘的實例的電路圖。圖7 為說明圖2 的多位元正反器區塊的另一實例的圖式。圖8A 為說明包含於圖7 的多位元正反器區塊中的受控鎖存器重設三態反相器的圖式。圖8B 為說明包含於圖7 的多位元正反器區塊中的受控鎖存器重設三態反相器的實例的電路圖。圖9 為說明圖2 的多位元正反器區塊的再一實例的圖式。圖10A 為說明包含於圖9 的多位元正反器區塊中的受控鎖存器設定三態反相器的圖式。圖10B 為說明包含於圖9 的多位元正反器區塊中的受控鎖存器設定三態反相器的實例的電路圖。圖11 為說明根據實例實施例的包含掃描鏈電路的積體電路的方塊圖。圖12 為用於描述包含於圖11 的積體電路的掃描鏈電路中的正反器的操作的方塊圖。圖13 為用於描述包含於圖11 的積體電路的掃描鏈電路中的正反器的操作的時序圖。圖14 為說明包含於圖11 的積體電路的掃描鏈電路中的多位元正反器區塊的實例的方塊圖。圖15 為說明包含於圖11 的積體電路的掃描鏈電路中的多位元正反器區塊的實例的電路圖。圖16 為說明包含於圖11 的積體電路的掃描鏈電路中的多位元正反器區塊的另一實例的方塊圖。圖17 為說明包含於圖11 的積體電路的掃描鏈電路中的多位元正反器區塊的另一實例的電路圖。圖18 為說明包含於圖11 的積體電路的掃描鏈電路中的多位元正反器區塊的再一實例的方塊圖。圖19 為說明包含於圖11 的積體電路的掃描鏈電路中的多位元正反器區塊的再一實例的電路圖。圖20 為說明根據實例實施例的積體電路測試系統的方塊圖。
10‧‧‧多位元正反器
100‧‧‧多位元正反器區塊
100-1‧‧‧正反器/第一正反器
100-2‧‧‧正反器/第二正反器
100-n‧‧‧正反器/第n正反器
160‧‧‧單一反相器
CK‧‧‧時脈信號
ICK‧‧‧反相時脈信號

Claims (20)

  1. 一種多位元正反器，其包括：多個多位元正反器區塊，經組態以共用時脈信號，其中所述多位元正反器區塊中的每一者包含：單一反相器，其經組態以藉由將所述時脈信號反相來產生反相時脈信號；以及多個正反器，每一者包含主控鎖存器部分及受控鎖存器部分且經組態以基於所述時脈信號及所述反相時脈信號來操作所述主控鎖存器部分及所述受控鎖存器部分，所述多個正反器在提供給所述單一反相器的所述時脈信號的上升邊緣觸發。
  2. 如申請專利範圍第1項所述的多位元正反器，其中所述正反器包含第一正反器及第二正反器，所述第一正反器輸出在所述時脈信號的所述上升邊緣鎖存的第一輸入信號作為第一輸出信號，且所述第二正反器輸出在所述時脈信號的所述上升邊緣鎖存的第二輸入信號作為第二輸出信號。
  3. 如申請專利範圍第2項所述的多位元正反器，其中所述第一正反器包含：第一輸入三態反相器，其耦接至所述第一輸入信號輸入所經由的第一信號輸入端子且經組態以在所述時脈信號具有邏輯「低」位準且所述反相時脈信號具有邏輯「高」位準時將所述第一輸入信號反相以輸出第一反相輸入信號；第一主控反相器，其耦接至所述第一輸入三態反相器的輸出端子且經組態以將接收自所述第一輸入三態反相器的所述第一反 相輸入信號反相以輸出所述第一輸入信號；第一主控鎖存器三態反相器，其耦接在所述第一主控反相器的輸出端子與所述第一輸入三態反相器的輸出端子之間且經組態以在所述時脈信號具有所述邏輯「高」位準且所述反相時脈信號具有所述邏輯「低」位準時將接收自所述第一主控反相器的所述第一輸入信號反相以輸出所述第一反相輸入信號；第一傳輸閘，其耦接至所述第一主控反相器的所述輸出端子且經組態以在所述時脈信號具有所述邏輯「高」位準且所述反相時脈信號具有所述邏輯「低」位準時傳輸接收自所述第一主控反相器的所述第一輸入信號；第一受控反相器，其耦接至所述第一傳輸閘的輸出端子且經組態以將接收自所述第一傳輸閘的所述第一輸入信號反相以輸出所述第一反相輸入信號；第一受控鎖存器三態反相器，其耦接在所述第一受控反相器的輸出端子與所述第一傳輸閘的所述輸出端子之間且經組態以在所述時脈信號具有所述邏輯「低」位準且所述反相時脈信號具有所述邏輯「高」位準時將接收自所述第一受控反相器的所述第一反相輸入信號反相以輸出所述第一輸入信號；以及第一輸出反相器，其耦接至所述第一受控反相器的所述輸出端子且經組態以將接收自所述第一受控反相器的所述第一反相輸入信號反相以經由第一信號輸出端子輸出所述第一輸入信號作為所述第一輸出信號。
  4. 如申請專利範圍第3項所述的多位元正反器，其中所述 第二正反器包含：第二輸入三態反相器，其耦接至所述第二輸入信號輸入所經由的第二信號輸入端子且經組態以在所述時脈信號具有所述邏輯「低」位準且所述反相時脈信號具有所述邏輯「高」位準時將所述第二輸入信號反相以輸出第二反相輸入信號；第二主控反相器，其耦接至所述第二輸入三態反相器的輸出端子且經組態以將接收自所述第二輸入三態反相器的所述第二反相輸入信號反相以輸出所述第二輸入信號；第二主控鎖存器三態反相器，其耦接在所述第二主控反相器的輸出端子與所述第二輸入三態反相器的所述輸出端子之間且經組態以在所述時脈信號具有所述邏輯「高」位準且所述反相時脈信號具有所述邏輯「低」位準時將接收自所述第二主控反相器的所述第二輸入信號反相以輸出所述第二反相輸入信號；第二傳輸閘，其耦接至所述第二主控反相器的所述輸出端子且經組態以在所述時脈信號具有所述邏輯「高」位準且所述反相時脈信號具有所述邏輯「低」位準時傳輸接收自所述第二主控反相器的所述第二輸入信號；第二受控反相器，其耦接至所述第二傳輸閘的輸出端子且經組態以將接收自所述第二傳輸閘的所述第二輸入信號反相以輸出所述第二反相輸入信號；第二受控鎖存器三態反相器，其耦接在所述第二受控反相器的輸出端子與所述第二傳輸閘的所述輸出端子之間且經組態以在所述時脈信號具有所述邏輯「低」位準且所述反相時脈信號具有 所述邏輯「高」位準時將接收自所述第二受控反相器的所述第二反相輸入信號反相以輸出所述第二輸入信號；以及第二輸出反相器，其耦接至所述第二受控反相器的所述輸出端子且經組態以將接收自所述第二受控反相器的所述第二反相輸入信號反相以經由第二信號輸出端子輸出所述第二輸入信號作為所述第二輸出信號。
  5. 如申請專利範圍第2項所述的多位元正反器，其中所述第一正反器包含回應於經由重設端子輸入的重設信號而重設所述第一輸出信號以具有邏輯「低」位準的重設功能，且所述第二正反器包含回應於經由所述重設端子輸入的所述重設信號而重設所述第二輸出信號以具有所述邏輯「低」位準的重設功能。
  6. 如申請專利範圍第5項所述的多位元正反器，其中所述第一正反器包含：第一輸入三態反相器，其耦接至所述第一輸入信號輸入所經由的第一信號輸入端子且經組態以在所述時脈信號具有所述邏輯「低」位準且所述反相時脈信號具有所述邏輯「高」位準時將所述第一輸入信號反相以輸出第一反相輸入信號；第一邏輯反或元件，其耦接至所述重設端子及所述第一輸入三態反相器的輸出端子且經組態以藉由在接收自所述第一輸入三態反相器的所述第一反相輸入信號與經由所述重設端子輸入的所述重設信號之間執行邏輯反或運算來輸出第一操作信號；第一主控鎖存器三態反相器，其耦接在所述第一邏輯反或元件的輸出端子與所述第一輸入三態反相器的所述輸出端子之間且 經組態以在所述時脈信號具有所述邏輯「高」位準且所述反相時脈信號具有所述邏輯「低」位準時將接收自所述第一邏輯反或元件的所述第一操作信號反相以輸出對應於所述第一反相輸入信號的第一反相操作信號；第一傳輸閘，其耦接至所述第一邏輯反或元件的所述輸出端子且經組態以在所述時脈信號具有所述邏輯「高」位準且所述反相時脈信號具有所述邏輯「低」位準時傳輸接收自所述第一邏輯反或元件的所述第一操作信號；第一受控反相器，其耦接至所述第一傳輸閘的輸出端子且經組態以將接收自所述第一傳輸閘的所述第一操作信號反相以輸出所述第一反相操作信號；第一受控鎖存器重設三態反相器，其耦接在所述第一受控反相器的輸出端子與所述第一傳輸閘的所述輸出端子之間、經組態以在所述重設信號具有所述邏輯「低」位準、所述時脈信號具有所述邏輯「低」位準且所述反相時脈信號具有所述邏輯「高」位準時將接收自所述第一受控反相器的所述第一反相操作信號反相以輸出所述第一操作信號，且經組態以在所述重設信號具有所述邏輯「高」位準時重設所述第一操作信號以具有所述邏輯「低」位準；以及第一輸出反相器，其耦接至所述第一受控反相器的所述輸出端子且經組態以將接收自所述第一受控反相器的所述第一反相操作信號反相以經由第一信號輸出端子輸出所述第一操作信號作為所述第一輸出信號。
  7. 如申請專利範圍第6項所述的多位元正反器，其中所述第二正反器包含：第二輸入三態反相器，其耦接至所述第二輸入信號輸入所經由的第二信號輸入端子且經組態以在所述時脈信號具有所述邏輯「低」位準且所述反相時脈信號具有所述邏輯「高」位準時將所述第二輸入信號反相以輸出第二反相輸入信號；第二邏輯反或元件，其耦接至所述重設端子及所述第二輸入三態反相器的輸出端子且經組態以藉由在接收自所述第二輸入三態反相器的所述第二反相輸入信號與經由所述重設端子輸入的所述重設信號之間執行邏輯反或運算來輸出第二操作信號；第二主控鎖存器三態反相器，其耦接在所述第二邏輯反或元件的輸出端子與所述第二輸入三態反相器的所述輸出端子之間且經組態以在所述時脈信號具有所述邏輯「高」位準且所述反相時脈信號具有所述邏輯「低」位準時將接收自所述第二邏輯反或元件的所述第二操作信號反相以輸出對應於所述第二反相輸入信號的第二反相操作信號；第二傳輸閘，其耦接至所述第二邏輯反或元件的所述輸出端子且經組態以在所述時脈信號具有所述邏輯「高」位準且所述反相時脈信號具有所述邏輯「低」位準時傳輸接收自所述第二邏輯反或元件的所述第二操作信號；第二受控反相器，其耦接至所述第二傳輸閘的輸出端子且經組態以將接收自所述第二傳輸閘的所述第二操作信號反相以輸出所述第二反相操作信號； 第二受控鎖存器重設三態反相器，其耦接在所述第二受控反相器的輸出端子與所述第二傳輸閘的所述輸出端子之間、經組態以在所述重設信號具有所述邏輯「低」位準、所述時脈信號具有所述邏輯「低」位準且所述反相時脈信號具有所述邏輯「高」位準時將接收自所述第二受控反相器的所述第二反相操作信號反相以輸出所述第二操作信號，且經組態以在所述重設信號具有所述邏輯「高」位準時重設所述第二操作信號以具有所述邏輯「低」位準；以及第二輸出反相器，其耦接至所述第二受控反相器的所述輸出端子且經組態以將接收自所述第二受控反相器的所述第二反相操作信號反相以經由第二信號輸出端子輸出所述第二操作信號作為所述第二輸出信號。
  8. 如申請專利範圍第2項所述的多位元正反器，其中所述第一正反器包含回應於經由設定端子輸入的反相設定信號而設定所述第一輸出信號以具有邏輯「高」位準的設定功能，且所述第二正反器包含回應於經由所述設定端子輸入的所述反相設定信號而設定所述第二輸出信號以具有所述邏輯「高」位準的設定功能。
  9. 如申請專利範圍第8項所述的多位元正反器，其中所述第一正反器包含：第一輸入三態反相器，其耦接至所述第一輸入信號輸入所經由的第一信號輸入端子且經組態以在所述時脈信號具有所述邏輯「低」位準且所述反相時脈信號具有所述邏輯「高」位準時將所述第一輸入信號反相以輸出第一反相輸入信號； 第一邏輯反及元件，其耦接至所述設定端子及所述第一輸入三態反相器的輸出端子且經組態以藉由在接收自所述第一輸入三態反相器的所述第一反相輸入信號與經由所述設定端子輸入的所述反相設定信號之間執行邏輯反及運算來輸出第一操作信號；第一主控鎖存器三態反相器，其耦接在所述第一邏輯反及元件的輸出端子與所述第一輸入三態反相器的所述輸出端子之間且經組態以在所述時脈信號具有所述邏輯「高」位準且所述反相時脈信號具有所述邏輯「低」位準時將接收自所述第一邏輯反及元件的所述第一操作信號反相以輸出對應於所述第一反相輸入信號的第一反相操作信號；第一傳輸閘，其耦接至所述第一邏輯反及元件的所述輸出端子且經組態以在所述時脈信號具有所述邏輯「高」位準且所述反相時脈信號具有所述邏輯「低」位準時傳輸接收自所述第一邏輯反及元件的所述第一操作信號；第一受控反相器，其耦接至所述第一傳輸閘的輸出端子且經組態以將接收自所述第一傳輸閘的所述第一操作信號反相以輸出所述第一反相操作信號；第一受控鎖存器設定三態反相器，其耦接在所述第一受控反相器的輸出端子與所述第一傳輸閘的所述輸出端子之間、經組態以在所述反相設定信號具有所述邏輯「高」位準、所述時脈信號具有所述邏輯「低」位準且所述反相時脈信號具有所述邏輯「高」位準時將接收自所述第一受控反相器的所述第一反相操作信號反相以輸出所述第一操作信號，且經組態以在所述反相設定信號具 有所述邏輯「低」位準時設定所述第一操作信號以具有所述邏輯「高」位準；以及第一輸出反相器，其耦接至所述第一受控反相器的所述輸出端子且經組態以將接收自所述第一受控反相器的所述第一反相操作信號反相以經由第一信號輸出端子輸出所述第一操作信號作為所述第一輸出信號。
  10. 如申請專利範圍第9項所述的多位元正反器，其中所述第二正反器包含：第二輸入三態反相器，其耦接至所述第二輸入信號輸入所經由的第二信號輸入端子且經組態以在所述時脈信號具有所述邏輯「低」位準且所述反相時脈信號具有所述邏輯「高」位準時將所述第二輸入信號反相以輸出第二反相輸入信號；第二邏輯反及元件，其耦接至所述設定端子及所述第二輸入三態反相器的輸出端子且經組態以藉由在接收自所述第二輸入三態反相器的所述第二反相輸入信號與經由所述設定端子輸入的所述反相設定信號之間執行邏輯反及運算來輸出第二操作信號；第二主控鎖存器三態反相器，其耦接在所述第二邏輯反及元件的輸出端子與所述第二輸入三態反相器的所述輸出端子之間且經組態以在所述時脈信號具有所述邏輯「高」位準且所述反相時脈信號具有所述邏輯「低」位準時將接收自所述第二邏輯反及元件的所述第二操作信號反相以輸出對應於所述第二反相輸入信號的第二反相操作信號；第二傳輸閘，其耦接至所述第二邏輯反及元件的所述輸出端 子且經組態以在所述時脈信號具有所述邏輯「高」位準且所述反相時脈信號具有所述邏輯「低」位準時傳輸接收自所述第二邏輯反及元件的所述第二操作信號；第二受控反相器，其耦接至所述第二傳輸閘的輸出端子且經組態以將接收自所述第二傳輸閘的所述第二操作信號反相以輸出所述第二反相操作信號；第二受控鎖存器設定三態反相器，其耦接在所述第二受控反相器的輸出端子與所述第二傳輸閘的所述輸出端子之間、經組態以在所述反相設定信號具有所述邏輯「高」位準、所述時脈信號具有所述邏輯「低」位準且所述反相時脈信號具有所述邏輯「高」位準時將接收自所述第二受控反相器的所述第二反相操作信號反相以輸出所述第二操作信號，且經組態以在所述反相設定信號具有所述邏輯「低」位準時設定所述第二操作信號以具有所述邏輯「高」位準；以及第二輸出反相器，其耦接至所述第二受控反相器的所述輸出端子且經組態以將接收自所述第二受控反相器的所述第二反相操作信號反相以經由第二信號輸出端子輸出所述第二操作信號作為所述第二輸出信號。
  11. 一種掃描鏈電路，其包括：多個多位元正反器區塊，經組態以共用時脈信號，其中所述多位元正反器區塊中的每一者包含：單一反相器，其經組態以藉由將所述時脈信號反相來產生反相時脈信號；以及 多個正反器，每一者包含多工器部分、主控鎖存器部分及受控鎖存器部分且經組態以基於所述時脈信號及所述反相時脈信號來操作所述主控鎖存器部分及所述受控鎖存器部分，所述多個正反器在提供給所述單一反相器的所述時脈信號的上升邊緣觸發。
  12. 如申請專利範圍第11項所述的掃描鏈電路，其中所述正反器包含第一正反器及第二正反器，所述第一正反器輸出在所述時脈信號的上升邊緣鎖存的第一輸入信號或第一掃描測試信號作為第一輸出信號，且所述第二正反器輸出在所述時脈信號的所述上升邊緣鎖存的第二輸入信號或第二掃描測試信號作為第二輸出信號。
  13. 如申請專利範圍第12項所述的掃描鏈電路，其中所述第一正反器包含：選擇反相器，其耦接至掃描啟用信號輸入所經由的掃描啟用信號輸入端子且經組態以將所述掃描啟用信號反相以輸出反相掃描啟用信號；第一輸入三態反相器，其耦接至所述第一輸入信號輸入所經由的第一信號輸入端子且經組態以在所述掃描啟用信號具有邏輯「低」位準且所述反相掃描啟用信號具有邏輯「高」位準時將所述第一輸入信號反相以輸出第一反相輸入信號；第一掃描三態反相器，其耦接至所述第一掃描測試信號輸入所經由的第一掃描輸入端子且經組態以在所述掃描啟用信號具有所述邏輯「高」位準且所述反相掃描啟用信號具有所述邏輯「低」 位準時將所述第一掃描測試信號反相以輸出第一反相掃描測試信號；第一多工傳輸閘，其耦接至所述第一輸入三態反相器的輸出端子及所述第一掃描三態反相器的輸出端子且經組態以在所述時脈信號具有所述邏輯「低」位準且所述反相時脈信號具有所述邏輯「高」位準時傳輸所述第一反相輸入信號或所述第一反相掃描測試信號作為第一多工信號；第一主控反相器，其耦接至所述第一多工傳輸閘的輸出端子且經組態以將接收自所述第一多工傳輸閘的所述第一多工信號反相以輸出第一反相多工信號；第一主控鎖存器三態反相器，其耦接在所述第一主控反相器的輸出端子與所述第一多工傳輸閘的所述輸出端子之間且經組態以在所述時脈信號具有所述邏輯「高」位準且所述反相時脈信號具有所述邏輯「低」位準時將接收自所述第一主控反相器的所述第一反相多工信號反相以輸出所述第一多工信號；第一傳輸閘，其耦接至所述第一主控反相器的所述輸出端子且經組態以在所述時脈信號具有所述邏輯「高」位準且所述反相時脈信號具有所述邏輯「低」位準時傳輸接收自所述第一主控反相器的所述第一反相多工信號；第一受控反相器，其耦接至所述第一傳輸閘的輸出端子且經組態以將接收自所述第一傳輸閘的所述第一反相多工信號反相以輸出所述第一多工信號；第一受控鎖存器三態反相器，其耦接在所述第一受控反相器 的輸出端子與所述第一傳輸閘的所述輸出端子之間且經組態以在所述時脈信號具有所述邏輯「低」位準且所述反相時脈信號具有所述邏輯「高」位準時將接收自所述第一受控反相器的所述第一多工信號反相以輸出所述第一反相多工信號；以及第一輸出反相器，其耦接至所述第一受控反相器的所述輸出端子且經組態以將接收自所述第一受控反相器的所述第一多工信號反相以經由第一信號輸出端子輸出所述第一反相多工信號作為所述第一輸出信號。
  14. 如申請專利範圍第13項所述的掃描鏈電路，其中所述第二正反器包含：第二輸入三態反相器，其耦接至所述第二輸入信號輸入所經由的第二信號輸入端子且經組態以在所述掃描啟用信號具有所述邏輯「低」位準且所述反相掃描啟用信號具有所述邏輯「高」位準時將所述第二輸入信號反相以輸出第二反相輸入信號；第二掃描三態反相器，其耦接至所述第二掃描測試信號輸入所經由的第二掃描輸入端子且經組態以在所述掃描啟用信號具有所述邏輯「高」位準且所述反相掃描啟用信號具有所述邏輯「低」位準時將所述第二掃描測試信號反相以輸出第二反相掃描測試信號；第二多工傳輸閘，其耦接至所述第二輸入三態反相器的輸出端子及所述第二掃描三態反相器的輸出端子且經組態以在所述時脈信號具有所述邏輯「低」位準且所述反相時脈信號具有所述邏輯「高」位準時傳輸所述第二反相輸入信號或所述第二反相掃描 測試信號作為第二多工信號；第二主控反相器，其耦接至所述第二多工傳輸閘的輸出端子且經組態以將接收自所述第二多工傳輸閘的所述第二多工信號反相以輸出第二反相多工信號；第二主控鎖存器三態反相器，其耦接在所述第二主控反相器的輸出端子與所述第二多工傳輸閘的所述輸出端子之間且經組態以在所述時脈信號具有所述邏輯「高」位準且所述反相時脈信號具有所述邏輯「低」位準時將接收自所述第二主控反相器的所述第二反相多工信號反相以輸出所述第二多工信號；第二傳輸閘，其耦接至所述第二主控反相器的所述輸出端子且經組態以在所述時脈信號具有所述邏輯「高」位準且所述反相時脈信號具有所述邏輯「低」位準時傳輸接收自所述第二主控反相器的所述第二反相多工信號；第二受控反相器，其耦接至所述第二傳輸閘的輸出端子且經組態以將接收自所述第二傳輸閘的所述第二反相多工信號反相以輸出所述第二多工信號；第二受控鎖存器三態反相器，其耦接在所述第二受控反相器的輸出端子與所述第二傳輸閘的所述輸出端子之間且經組態以在所述時脈信號具有所述邏輯「低」位準且所述反相時脈信號具有所述邏輯「高」位準時將接收自所述第二受控反相器的所述第二多工信號反相以輸出所述第二反相多工信號；以及第二輸出反相器，其耦接至所述第二受控反相器的所述輸出端子且經組態以將接收自所述第二受控反相器的所述第二多工信 號反相以經由第二信號輸出端子輸出所述第二反相多工信號作為所述第二輸出信號。
  15. 如申請專利範圍第13項所述的掃描鏈電路，其中所述第二正反器包含：第二輸入三態反相器，其耦接至所述第二輸入信號輸入所經由的第二信號輸入端子且經組態以在所述掃描啟用信號具有所述邏輯「低」位準且所述反相掃描啟用信號具有所述邏輯「高」位準時將所述第二輸入信號反相以輸出第二反相輸入信號；第二掃描傳輸閘，其經組態以在所述掃描啟用信號具有所述邏輯「高」位準且所述反相掃描啟用信號具有所述邏輯「低」位準時輸出對應於所述第一輸出信號或藉由將所述第一輸出信號反相產生的第一反相輸出信號的連接信號；第二多工傳輸閘，其耦接至所述第二輸入三態反相器的輸出端子及所述第二掃描傳輸閘的輸出端子經組態以在所述時脈信號具有所述邏輯「低」位準且所述反相時脈信號具有所述邏輯「高」位準時傳輸所述第二反相輸入信號或所述連接信號作為第二多工信號；第二主控反相器，其耦接至所述第二多工傳輸閘的輸出端子且經組態以將接收自所述第二多工傳輸閘的所述第二多工信號反相以輸出第二反相多工信號；第二主控鎖存器三態反相器，其耦接在所述第二主控反相器的輸出端子與所述第二多工傳輸閘的所述輸出端子之間且經組態以在所述時脈信號具有所述邏輯「高」位準且所述反相時脈信號 具有所述邏輯「低」位準時將接收自所述第二主控反相器的所述第二反相多工信號反相以輸出所述第二多工信號；第二傳輸閘，其耦接至所述第二主控反相器的所述輸出端子且經組態以在所述時脈信號具有所述邏輯「高」位準且所述反相時脈信號具有所述邏輯「低」位準時傳輸接收自所述第二主控反相器的所述第二反相多工信號；第二受控反相器，其耦接至所述第二傳輸閘的輸出端子且經組態以將接收自所述第二傳輸閘的所述第二反相多工信號反相以輸出所述第二多工信號；第二受控鎖存器三態反相器，其耦接在所述第二受控反相器的輸出端子與所述第二傳輸閘的所述輸出端子之間且經組態以在所述時脈信號具有所述邏輯「低」位準且所述反相時脈信號具有所述邏輯「高」位準時將接收自所述第二受控反相器的所述第二多工信號反相以輸出所述第二反相多工信號；以及第二輸出反相器，其耦接至所述第二受控反相器的所述輸出端子且經組態以將接收自所述第二受控反相器的所述第二多工信號反相以經由第二信號輸出端子輸出所述第二反相多工信號作為所述第二輸出信號。
  16. 一種掃描鏈電路，其包括：多個多位元正反器區塊，經組態以共用時脈信號，其中所述多位元正反器區塊中的每一者包含：單一反相器，其經組態以藉由將所述時脈信號反相來產生反相時脈信號； 第一正反器，其包含第一多工器部分、第一主控鎖存器部分及第一受控鎖存器部分且經組態以基於所述時脈信號及所述反相時脈信號來操作所述第一主控鎖存器部分及所述第一受控鎖存器部分，所述第一正反器在提供給所述單一反相器的所述時脈信號的上升邊緣觸發；以及第二正反器，其包含第二主控鎖存器部分及第二受控鎖存器部分且經組態以基於所述時脈信號及所述反相時脈信號來操作所述第二主控鎖存器部分及所述第二受控鎖存器部分，所述第二正反器在提供給所述單一反相器的所述時脈信號的所述上升邊緣觸發。
  17. 如申請專利範圍第16項所述的掃描鏈電路，其中所述第一正反器輸出在所述時脈信號的所述上升邊緣鎖存的第一輸入信號或第一掃描測試信號作為第一輸出信號，且所述第二正反器輸出在所述時脈信號的所述上升邊緣鎖存的所述第一輸出信號或第一反相輸出信號作為第二輸出信號，所述第一反相輸出信號是藉由將所述第一輸出信號反相產生。
  18. 如申請專利範圍第17項所述的掃描鏈電路，其中所述第一正反器直接耦接至所述第二正反器或經由位於所述第一正反器與所述第二正反器之間的至少一個緩衝器或至少一個反相器而耦接至所述第二正反器。
  19. 如申請專利範圍第17項所述的掃描鏈電路，其中所述第一正反器包含：選擇反相器，其耦接至掃描啟用信號輸入所經由的掃描啟用 信號輸入端子且經組態以將所述掃描啟用信號反相以輸出反相掃描啟用信號；第一輸入三態反相器，其耦接至所述第一輸入信號輸入所經由的第一信號輸入端子且經組態以在所述掃描啟用信號具有邏輯「低」位準且所述反相掃描啟用信號具有邏輯「高」位準時將所述第一輸入信號反相以輸出第一反相輸入信號；第一掃描三態反相器，其耦接至所述第一掃描測試信號輸入所經由的第一掃描輸入端子且經組態以在所述掃描啟用信號具有所述邏輯「高」位準且所述反相掃描啟用信號具有所述邏輯「低」位準時將所述第一掃描測試信號反相以輸出第一反相掃描測試信號；第一多工傳輸閘，其耦接至所述第一輸入三態反相器的輸出端子及所述第一掃描三態反相器的輸出端子且經組態以在所述時脈信號具有所述邏輯「低」位準且所述反相時脈信號具有所述邏輯「高」位準時傳輸所述第一反相輸入信號或所述第一反相掃描測試信號作為第一多工信號；第一主控反相器，其耦接至所述第一多工傳輸閘的輸出端子且經組態以將接收自所述第一多工傳輸閘的所述第一多工信號反相以輸出第一反相多工信號；第一主控鎖存器三態反相器，其耦接在所述第一主控反相器的輸出端子與所述第一多工傳輸閘的所述輸出端子之間且經組態以在所述時脈信號具有所述邏輯「高」位準且所述反相時脈信號具有所述邏輯「低」位準時將接收自所述第一主控反相器的所述 第一反相多工信號反相以輸出所述第一多工信號；第一傳輸閘，其耦接至所述第一主控反相器的所述輸出端子且經組態以在所述時脈信號具有所述邏輯「高」位準且所述反相時脈信號具有所述邏輯「低」位準時傳輸接收自所述第一主控反相器的所述第一反相多工信號；第一受控反相器，其耦接至所述第一傳輸閘的輸出端子且經組態以將接收自所述第一傳輸閘的所述第一反相多工信號反相以輸出所述第一多工信號；第一受控鎖存器三態反相器，其耦接在所述第一受控反相器的輸出端子與所述第一傳輸閘的所述輸出端子之間且經組態以在所述時脈信號具有所述邏輯「低」位準且所述反相時脈信號具有所述邏輯「高」位準時將接收自所述第一受控反相器的所述第一多工信號反相以輸出所述第一反相多工信號；以及第一輸出反相器，其耦接至所述第一受控反相器的所述輸出端子且經組態以將接收自所述第一受控反相器的所述第一多工信號反相以經由第一信號輸出端子輸出所述第一反相多工信號作為所述第一輸出信號。
  20. 如申請專利範圍第19項所述的掃描鏈電路，其中所述第二正反器包含：第二連接三態反相器，其經組態以在所述時脈信號具有所述邏輯「低」位準且所述反相時脈信號具有所述邏輯「高」位準時將對應於所述第一輸出信號或所述第一反相輸出信號的連接信號反相以輸出反相連接信號； 第二主控反相器，其耦接至所述第二連接三態反相器的輸出端子且經組態以將接收自所述第二連接三態反相器的所述反相連接信號反相以輸出所述連接信號；第二主控鎖存器三態反相器，其耦接在所述第二主控反相器的輸出端子與所述第二連接三態反相器的所述輸出端子之間且經組態以在所述時脈信號具有所述邏輯「高」位準且所述反相時脈信號具有所述邏輯「低」位準時將接收自所述第二主控反相器的所述連接信號反相以輸出所述反相連接信號；第二傳輸閘，其耦接至所述第二主控反相器的所述輸出端子且經組態以在所述時脈信號具有所述邏輯「高」位準且所述反相時脈信號具有所述邏輯「低」位準時傳輸接收自所述第二主控反相器的所述連接信號；第二受控反相器，其耦接至所述第二傳輸閘的輸出端子且經組態以將接收自所述第二傳輸閘的所述連接信號反相以輸出所述反相連接信號；第二受控鎖存器三態反相器，其耦接在所述第二受控反相器的輸出端子與所述第二傳輸閘的所述輸出端子之間且經組態以在所述時脈信號具有所述邏輯「低」位準且所述反相時脈信號具有所述邏輯「高」位準時將接收自所述第二受控反相器的所述反相連接信號反相以輸出所述連接信號；以及第二輸出反相器，其耦接至所述第二受控反相器的所述輸出端子且經組態以將接收自所述第二受控反相器的所述反相連接信號反相以經由第二信號輸出端子輸出所述連接信號作為所述第二 輸出信號。
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