KR101735347B1 - 키퍼 회로를 포함하는 플립-플롭 - Google Patents

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Abstract

키퍼 회로를 포함하는 플립-플롭이 개시된다. 상기 플립-플롭은 클락 신호에 응답하여 데이터를 전송 라인으로 전송하기 위한 전송 회로와, 상기 전송 라인의 데이터를 일정하게 유지하기 위하여 상기 전송 라인의 데이터를 상기 클락 신호와 상기 상보 클락 신호에 응답하여 래치하기 위한 키퍼 회로를 포함한다.

Description

키퍼 회로를 포함하는 플립-플롭{FLIP-FLOP INCLUDING A KEEP CIRCUIT}
본 발명의 개념에 따른 실시 예는 플립-플롭에 관한 것으로, 특히 키퍼 회로 (keeper circuit)를 포함하는 플립-플롭에 관한 것이다.
고속 동작 칩(chip) 설계를 위해 플립-플롭(flip-flop)의 설계는 필수적이다. 그러나 상기 플립-플롭과 같은 데이터 저장 장치는 클락 신호의 사이클 타임에 따라 특정 로직 값을 저장해야 한다.
그러나, 인터커넥션 와이어(interconnection wire)가 길어지면, 외부의 커플링 노이즈(coupling noise)가 상기 인터커넥션 와이어에 영향을 미쳐 플립-플롭에 저장된 데이터가 왜곡될 가능성이 커지게 된다.
본 발명이 이루고자 하는 기술적인 과제는 커플링 노이즈에 의해 데이터가 왜곡되는 것을 방지할 수 있는 키퍼 회로를 포함하는 플립-플롭을 제공하는 것이다.
본 발명의 실시 예에 따른 플립-플롭은 클락 신호에 응답하여 데이터를 전송 라인으로 전송하기 위한 전송 회로와, 상기 전송 라인의 데이터를 일정하게 유지하기 위하여 상기 전송 라인의 데이터를 상기 클락 신호에 응답하여 래치하는 키퍼 회로를 포함한다.
상기 키퍼 회로는 상기 클락 신호에 응답하여 상기 전송 라인의 데이터를 반전시켜 출력하는 제1트라이-스테이트 인버터와, 상기 제1트라이-스테이트 인버터로부터 출력된 데이터를 래치하는 래치 회로와, 상기 래치 회로로부터 출력된 데이터를 상기 전송 라인으로 전송하는 인버터를 포함한다.
실시 예에 따라 상기 래치 회로는 직렬로 접속된 다수의 인버터들을 포함한다. 상기 다수의 인버터들 중에서 어느 하나는 상기 클락 신호에 응답하여 동작하는 제2트라이-스테이트 인버터이다.
상기 인버터는 상기 클락 신호에 응답하여 동작하는 제2트라이-스테이트 인버터이다.
상기 플립-플롭은 상기 전송 라인에 접속된 인버터를 더 포함한다.
상기 전송 회로는 상기 클락 신호에 응답하여 상기 데이터를 상기 전송 라인으로 전송하기 위한 트라이-스테이트 인버터를 포함한다.
본 발명의 다른 실시 예에 따른 플립-플롭은 클락 신호에 응답하여 데이터를 제1전송 라인으로 전송하기 위한 제1전송 회로와, 상기 제1전송 라인의 데이터를 래치하는 제1래치 회로와, 상기 클락 신호와 상기 제1전송 라인의 데이터에 응답하여 상기 제1전송 라인의 데이터를 제2전송 라인으로 전송하기 위한 제2전송 회로와, 상기 제2전송 라인의 데이터를 일정하게 유지하기 위하여 상기 제2전송 라인의 데이터를 상기 클락 신호에 응답하여 래치하는 키퍼 회로를 포한다.
상기 키퍼 회로는 상기 클락 신호에 응답하여 상기 제2전송 라인의 데이터를 반전시켜 출력하는 트라이-스테이트 인버터와, 상기 트라이-스테이트 인버터로부터 출력된 데이터를 래치하기 위한 제2래치 회로와, 상기 제2래치 회로로부터 출력된 데이터를 상기 제2전송라인으로 전송하기 위한 인버터를 포함한다.
상기 제2래치 회로는 직렬로 접속된 다수의 인버터들을 포함한다.
상기 다수의 인버터들 중에서 어느 하나는 상기 클락 신호에 응답하여 동작하는 트라이-스테이트 인버터이다.
상기 제1전송 회로는 상기 클락 신호에 응답하여 상기 데이터를 상기 제1전송 라인으로 전송하기 위한 트라이-스테이트 인버터를 포함한다.
본 발명의 또 다른 실시 예에 따른 플립-플롭은 클락 신호에 응답하여 데이터를 제1전송 라인으로 전송하기 위한 제1전송 회로와, 상기 제1전송 라인의 데이터를 래치하기 위한 제1래치 회로와, 상기 제1전송 라인의 데이터와 제3전송 라인의 데이터에 응답하여 상기 제1전송 라인의 데이터를 제2전송 라인으로 전송하기 위한 제2전송 회로와, 상기 제2전송 라인의 데이터를 유지하기 위해서 상기 클락 신호에 응답하여 상기 제2전송 라인의 데이터를 래치하고, 상기 래치된 데이터를 상기 제3전송 라인으로 전송하기 위한 키퍼 회로를 포함한다.
상기 키퍼 회로는 상기 클락 신호에 응답하여 상기 제2전송 라인의 데이터를 반전시켜 출력하는 트라이-스테이트 인버터와, 상기 트라이-스테이트 인버터로부터 출력된 데이터를 래치하기 위한 제2래치 회로와, 상기 클락 신호에 응답하여 상기 제2래치 회로로부터 출력된 데이터를 상기 제3전송 회로로 전송하는 스위칭 회로와, 상기 제3전송 라인의 데이터에 응답하여 상기 제2전송 라인을 프리차지하기 위한 제1프리차지 회로와, 상기 클락 신호에 응답하여 상기 제3전송 라인을 프리차지하기 위한 제2프리차지 회로를 포함한다.
상기 제2래치 회로는 직렬로 접속된 다수의 인버터들을 포함하고, 상기 다수의 인버터들 중에서 어느 하나는 상기 클락 신호에 응답하여 동작하는 트라이-스테이트 인버터이다.
상기 제1프리차지 회로와 상기 제2프리차지 회로 각각은 PMOS 트랜지스터이다.
상기 제1전송 회로는 상기 클락 신호에 응답하여 상기 제1전송 라인을 전원의 전압 레벨로 풀-업하기 위한 풀-업 회로와, 상기 제1전송 라인과 접지 사이에 접속되고 상기 데이터와 상기 클락 신호에 응답하여 상기 제1전송 라인을 상기 접지로 풀-다운하기 위한 풀-다운 회로를 포함한다.
본 발명의 실시 예에 따른 키퍼 회로를 포함하는 플립-플롭은 상기 키퍼 회로를 이용하여 데이터를 일정하게 유지할 수 있으므로 커플링 노이즈에 의해 상기 플립-플롭에 저장된 데이터가 왜곡되는 것을 방지함과 동시에 동작 속도를 향상시킬 수 있다.
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 상세한 설명이 제공된다.
도 1은 본 발명의 개념에 따른 플립-플롭의 블록도이다.
도 2는 본 발명의 일 실시 예에 따른 플립-플롭의 회로도를 나타낸다.
도 3은 본 발명의 일 실시 예에 따른 트라이-스테이트 인버터의 다양한 구현 예들을 나타내는 회로도들이다.
도 4는 도 1에 도시된 플립-플롭에 포함된 키퍼 회로의 회로도를 나타낸다.
도 5는 도 1에 도시된 플립-플롭에 포함된 다른 키퍼 회로의 회로도를 나타낸다.
도 6은 본 발명의 다른 실시 예에 따른 플립-플롭의 회로도를 나타낸다.
도 7은 본 발명의 또 다른 실시 예에 따른 플립-플롭의 회로도를 나타낸다.
도 8은 본 발명의 또 다른 실시 예에 따른 플립-플롭의 회로도를 나타낸다.
도 9는 본 발명의 또 다른 실시 예에 따른 플립-플롭의 회로도를 나타낸다.
도 10은 본 발명의 또 다른 실시 예에 따른 플립-플롭의 회로도를 나타낸다.
본 명세서에 개시되어 있는 본 발명의 개념에 따른 실시 예들에 대해서 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 개념에 따른 실시 예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 개념에 따른 실시 예들은 다양한 형태로 실시될 수 있으며 본 명세서에 설명된 실시 예들에 한정되는 것으로 해석되어서는 아니 된다.
본 발명의 개념에 따른 실시 예는 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있으므로 특정 실시 예들을 도면에 예시하고 본 명세서에 상세하게 설명하고자 한다. 그러나, 이는 본 발명의 개념에 따른 실시 예를 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제1 및/또는 제2 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 상기 구성 요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로만, 예컨대 본 발명의 개념에 따른 권리 범위로부터 이탈되지 않은 채, 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소는 제1 구성요소로도 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 명세서에서 사용한 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 명세서에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 명세서에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시 예를 설명함으로써, 본 발명을 상세히 설명한다.
도 1은 본 발명의 개념에 따른 플립-플롭의 블록도이다. 도 1을 참조하면, 플립-플롭(10)은 전송 회로(20)와 키퍼 회로(30)를 포함한다.
전송 회로(20)는 클락 신호(CK)와 상보 클락 신호(CKB)에 응답하여 데이터 (DATA)를 전송 라인(21)으로 전송한다.
키퍼 회로(30)는 전송 라인(21)의 데이터(D1)를 일정하게 유지하기 위하여 전송 라인(21)의 데이터(D1)를 클락 신호(CK)와 상보 클락 신호(CK)에 응답하여 래치하고 래치된 데이터(D1)를 출력한다.
도 2는 본 발명의 일 실시 예에 따른 플립-플롭의 회로도를 나타낸다.
도 1과 도 2를 참조하면, 플립-플롭(10)은 전송 회로(20)와 키퍼 회로(30)를 포함한다. 실시 예에 따라, 플립-플롭(10)은 전송 라인(21)의 데이터(D1)를 반전시키기 위한 인버터(24)를 더 포함할 수 있다.
전송 회로(20)는 클락 신호(CK)를 반전시키기 위한 인버터(22)와, 클락 신호 (CK)와 상보 클락 신호(CKB)에 응답하여 동작하는 트라이-스테이트 인버터(tri-state inverter; 23)를 포함한다.
트라이-스테이트 인버터(23)는 클락 신호(CK)와 상보 클락 신호(CKB)에 응답하여 데이터(DATA)를 전송 라인(21)으로 전송할 수 있다. 예컨대, 트라이-스테이트 인버터(23)는 하이 레벨을 갖는 클락 신호(CK)와 로우 레벨을 갖는 상보 클락 신호 (CKB)에 응답하여 데이터(DATA)를 전송 라인(21)으로 전송할 수 있다.
도 3은 본 발명의 일 실시 예에 따른 트라이-스테이트 인버터의 다양한 구현 예들을 나타내는 회로도들이다.
도 2에 도시된 트라이-스테이트 인버터(23)는 도 3(a)부터 도 3(f)에 도시된 바와 같이 다양한 회로들로 구현될 수 있다.
도 3(a)부터 도 3(e) 각각에 도시된 회로는 전원과 접지 사이에 접속된 2개의 PMOS트랜지스터들(P1와 P2)과, 2개의 NMOS트랜지스터들(N1와 N2)을 포함한다.
2개의 PMOS 트랜지스터들(P1와 P2) 각각은 입력 신호(IN)와 상보 클락 신호 (CKB) 각각에 응답하여 동작하고, 2개의 MOS 트래지스터들(N1와 N2) 각각은 입력 신호(IN)와 클락 신호(CK) 각각에 응답하여 동작한다.
PMOS 트랜지스터(P2)의 드레인과 NMOS 트랜지스터(N1)의 드레인은 출력 단자 (OUT)에 접속된다.
도 3(f)에 도시된 회로는 인버터와, 클락 신호(CK)와 상보 클락 신호(CKB)에 응답하여 상기 인버터의 출력 신호를 전송하기 위한 전송 게이트(transmission gate)를 포함한다.
여기서, 도 2에 도시된 데이터(DATA)는 입력 신호(IN)이고, 도 2에 도시된 전송 회로(20)로부터 출력된 데이터(D1)는 출력 단자(OUT)를 통해 출력된 데이터이다.
도 4는 도 1에 도시된 플립-플롭에 포함된 키퍼 회로의 회로도를 나타낸다.
도 4를 참조하면, 키퍼 회로(30a)는 제2트라이-스테이트 인버터(G1), 직렬로 접속된 인버터들(G2와 G3)을 포함하는 래치 회로(32), 및 인버터(G4)를 포함한다. 키퍼 회로(30a)는 전송 라인(21)의 데이터(D1)를 래치한다.
제2트라이-스테이트 인버터(G1)는 클락 신호(CK)와 상보 클락 신호(CKB)에 응답하여 전송 라인(21)의 데이터(D1)를 반전시킨다.
래치 회로(32)는 제2트라이-스테이트 인버터(G1)로부터 출력된 데이터를 래치한다. 인버터(G4)는 래치-회로(32)로부터 출력된 데이터를 반전시켜 반전된 데이터를 전송 라인(21)으로 전송한다.
도 5는 도 1에 도시된 플립-플롭에 포함된 다른 키퍼 회로의 회로도를 나타낸다. 도 5를 참조하면, 키퍼 회로(30b)는 다수의 트라이-스테이트 인버터들(G1, G5, 및 G6)과 인버터(G2)를 포함한다.
제2트라이-스테이트 인버터(G1)는 클락 신호(CK)와 상보 클락 신호(CKB)에 응답하여 전송 라인(21)의 데이터(D1)를 반전시킨다.
인버터(G2)는 제2트라이-스테이트 인버터(G1)로부터 출력된 데이터를 반전시킨다. 제3트라이-스테이트 인버터(G5)는 클락 신호(CK)와 상보 클락 신호(CKB)에 응답하여 인버터(G2)로부터 출력된 데이터를 반전시킨다.
제4트라이-스테이트 인버터(G6)는 클락 신호(CK)와 상보 클락 신호(CKB)에 응답하여 제3트라이-스테이트 인버터(G5)로부터 출력된 데이터를 반전시켜 반전된 데이터를 전송 라인(21)으로 전송한다. 제3트라이-스테이트 인버터(G5)의 출력 단자와 인버터(G2)의 입력 단자는 서로 접속된다.
도 2와 도 4를 참조하여 플립-플롭(10)의 동작을 설명하면, 클락 신호(CK)가 하이 레벨이고 상보 클락 신호(CKB)가 로우 레벨일 때, 턴-온된 제1트라이-스테이트 인버터(23)는 데이터(DATA)를 전송 라인(21)으로 전송하고 턴-온된 제2트라이-스테이트 인버터(G1)는 전송 라인(21)의 데이터(D1)를 제1래치 회로(32)로 전송한다.
클락 신호(CK)가 하이 레벨에서 로우 레벨로 천이하면, 제1트라이-스테이트 인버터(23)와 제2트라이-스테이트 인버터(G1)는 턴-오프되고, 클락 신호(CK)가 하이 레벨일 때 키퍼 회로(30 또는 30a)에 저장된 데이터(D1)는 전송 라인(21)으로 전송된다.
따라서, 전송 라인(21)에 커플링 노이즈가 발생하더라도, 전송 라인(21)의 데이터(D1)는 키퍼 회로(30 또는 30a)에 저장된 데이터(D1)와 동일하다. 따라서 전송 라인(21)의 데이터(D1)는 커플링 노이즈에 의해 영향을 받지 않는다.
도 5에 도시된 키퍼 회로(30b)를 포함하는 플립-플롭(10)의 동작은 도 4의 각 인버터(G3와 G4)가 각 트라이-스테이트 인버터(G5와 G6)로 대체된 것을 제외하고 도 4의 키퍼 회로(30a)를 포함하는 플립-플롭(10)의 동작과 실질적으로 동일 또는 유사하므로 키퍼 회로(30b)를 포함하는 플립-플롭(10)의 동작은 생략한다.
도 6은 본 발명의 다른 실시 예에 따른 플립-플롭의 회로도를 나타낸다.
도 6을 참조하면, 플립-플롭(40)은 펄스 발생기(42), 제1전송 회로(44), 래치 회로(46), 제2전송 회로(48), 및 키퍼 회로(30)를 포함한다.
펄스 발생기(42)는 인버터(42-1), 지연 회로(42-2), NOR 게이트(42-3)를 포함한다. 지연 회로(42-2)는 직렬로 접속된 다수의 인버터들을 포함한다. 펄스 발생기(42)는 클락 신호(CK)를 이용하여 펄스 신호(P)를 발생하고 발생된 펄스 신호(P)를 제1전송 회로(44)로 출력한다.
제1전송 회로(44)는 전원(VDD)과 접지(VSS) 사이에 직렬로 연결된 제1PMOS 트랜지스터(P11), 제1NMOS 트랜지스터(N11), 및 제2NMOS 트랜지스터(N12)를 포함한다. 제1PMOS 트랜지스터(P11)의 드레인과 제1NMOS 트랜지스터(N11)의 드레인은 제1전송 라인(41)에 연결된다. 제1전송 회로(44)는 클락 신호(CK)와 펄스 신호(P)에 응답하여 데이터(DATA)의 전송 여부를 결정한다.
제1PMOS 트랜지스터(P11)는 클락 신호(CK)에 응답하여 스위칭되고, 로우 레벨을 갖는 클락 신호(CK)에 응답하여 제1전송 라인(41)을 전원(VDD)의 전압 레벨로 풀-업한다.
제1NMOS 트랜지스터(N11)과 제2NMOS 트랜지스터(N12) 각각은 데이터(DATA)와 펄스 신호(P)에 따라 제1전송 라인(41)을 접지로 풀-다운한다.
예컨대, 제1NMOS 트랜지스터(N11)는 데이터(DATA)에 응답하여 턴-온 또는 턴-오프되고, 제2NMOS 트랜지스터(N12)는 펄스 발생기(42)에 의하여 발생한 펄스 신호(P)에 응답하여 턴-온 또는 턴-오프된다.
래치 회로(46)는 직렬로 접속된 인버터들(G11과 G12)을 포함한다.
도 6에서는 2개의 인버터들(G11과 G12)을 포함하는 래치 회로(46)가 도시되어 있으나, 실시 예에 따라 2개의 인버터들(G11과 G12) 중에서 적어도 하나는 클락 신호(CK)와 상보 클락 신호(CKB)에 응답하여 동작하는 트라이-스테이트 인버터로 대체될 수 있다.
래치 회로(46)는 제1전송 라인(41)의 데이터(D11)를 래치하여 제1전송 라인 (41)의 데이터(D11)가 누설 경로(leakage path)에 의해 왜곡되는 것을 방지한다.
제2전송 회로(48)는 전원(VDD)과 접지(VSS) 사이에 직렬로 연결된 제2PMOS 트랜지스터(P12), 제3NMOS 트랜지스터(N13), 및 제4NMOS 트랜지스터(N14)를 포함한다.
제2PMOS 트랜지스터(P12)의 드레인과 제3NMOS 트랜지스터(N13)의 드레인은 제2전송 라인(43)에 연결된다. 제2전송 회로(48)는 클락 신호(CK)와 제1전송 라인 (41)의 데이터(D11)에 따라 데이터(D12)를 제2전송 라인(43)으로 전송한다.
제2PMOS 트랜지스터(P12)와 제4NMOS 트랜지스터(N14)는 제1전송 라인(41)의 데이터(D11)에 따라 상보적으로 동작한다. 제3NMOS 트랜지스터(N13)는 클락 신호 (CK)에 응답하여 턴-온 또는 턴-오프된다.
키퍼 회로(30)는 제2전송 라인(43)의 데이터(D12)를 래치한다. 도 6에 도시된 키퍼 회로(30)는 도 4 또는 도 5에 도시된 키퍼 회로(30a 또는 30b)로 구현될 수 있다.
도 4 및 도 6을 참조하여 플립-플롭(40)의 동작을 설명하면 다음과 같다.
제1전송 회로(44)는 클락 신호(CK), 데이터(DATA), 및 펄스 신호(P)에 응답하여 제1전송 라인(41)으로 하이 레벨(예컨대, 데이터 1) 또는 로우 레벨(또는 데이터 0)을 갖는 데이터(D11)를 전송한다.
래치 회로(46)는 제1전송 라인(41) 상의 데이터(D11)를 래치하여 제1전송 라인(43)에 누설 경로가 발생하더라도 데이터(D11)를 그대로 유지하게 하는 기능을 수행한다.
제2전송 회로(48)는 클락 신호(CK)의 레벨에 따라 제1전송 라인(41)의 데이터(D11)를 반전시키고 반전 결과에 따라 하이 레벨 또는 로우 레벨을 갖는 데이터 (D12)를 제2전송 라인(43)으로 전송한다.
예컨대, 클락 신호(CK)가 하이 레벨이고 제1전송 라인(41)의 데이터(D11)가 하이 레벨일 때, 로우 레벨을 갖는 데이터(D12)가 제2전송 라인(43)으로 전송된다.
클락 신호(CK)가 하이 레벨이고 제1전송 라인(41)의 데이터(D11)가 로우 레벨일 때, 제2PMOS 트랜지스터(P12)가 턴-온되므로 하이 레벨을 갖는 데이터(D12)가 제2전송 라인(43)으로 전송된다.
클락 신호(CK)가 로우 레벨이고 제1전송 라인의 데이터(D11)가 로우 레벨일 때, 제2PM0S 트랜지스터(P12)는 턴-온되므로 제2전송 회로(48)는 제2PM0S 트랜지스터(P12)에 의해 전원(VDD)의 전압 레벨을 제2전송 라인(43)으로 공급한다. 따라서, 제2전송 라인(43)의 데이터(D12)는 하이 레벨을 갖는다.
키퍼 회로(30)는 제2전송 라인(43) 상의 데이터를 래치한다.
도 7은 본 발명의 또 다른 실시 예에 따른 플립-플롭의 회로도를 나타낸다.
도 6과 도 7을 참조하면, 플립-플롭(60)은 펄스 발생기(42), 제1전송 회로 (44), 래치 회로(46), 제2전송 회로(58), 및 키퍼 회로(50)를 포함한다.
도 7에 도시된 펄스 발생기(42), 제1전송 회로(44), 및 래치 회로(46) 각각의 구성은 도 6에 도시된 펄스 발생기(42), 제1전송 회로(44), 및 래치 회로(46) 각각의 구성과 실질적으로 동일하므로, 각 구성 요소(42, 44, 및 46)에 대한 상세한 설명은 생략한다.
제2전송 회로(58)의 구성은 제3NMOS 트랜지스터(N13)의 게이트가 제3전송 라인(53)에 접속되는 것을 제외하고 도 6에 도시된 제2전송 회로(48)의 구성과 실질적으로 동일하므로 이에 대한 상세한 설명은 생략한다. 키퍼 회로(50)는 트라이-스테이트 인버터(G51), 래치 회로(57), 스위칭 회로(TG), 제1프리차지 회로(P3)와 제2프리차지 회로(P4)를 포함한다.
트라이-스테이트 인버터(G51)는 클락 신호(CK)와 상보 클락 신호(CKB)에 응답하여 제2전송 라인(43)의 데이터(D12)를 반전시키고 반전된 데이터를 제1노드 (Z1)로 출력한다. 실시 예에 따라 트라이-스테이트 인버터(G51)는 인버터로 구현될 수 있다.
래치 회로(57)는 직렬로 접속된 인버터들(G52와 G53)을 포함하고, 클락 신호(CK)와 상보 클락 신호(CKB)에 따라 제1노드(Z1)의 데이터를 래치한다. 인버터 (G53)는 클락 신호(CK)와 상보 클락 신호(CKB)에 응답하여 동작하는 트라이-스테이트 인버터(G53)로 구현될 수 있다.
스위칭 회로(TG)는 클락 신호(CK)와 상보 클락 신호(CKB)에 응답하여 제1노드(Z1)의 데이터를 제2노드(Z2)로 전송한다. 실시 예에 따라 스위칭 회로(TG)는 전송 게이트(transmission gate)로 구현될 수 있다.
제1프리차지 회로(P3)는 제2노드(Z2)의 데이터에 따라 제2전송 라인(43)을 하이 레벨로 프리차지할 수 있다. 실시 예에 따라 제1프리차지 회로(P3)는 PMOS 트랜지스터로 구현될 수 있다.
제2프리차지 회로(P4)는 상보 클락 신호(CKB)에 응답하여 제3전송 라인(55)을 하이 레벨, 예컨대 전원(VDD)의 전압 레벨로 프리차지할 수 있다. 실시 예에 따라 제2프리차지 회로(P4)는 PMOS 트랜지스터일 수 있다.
도 6과 도 7을 참조하여 플립-플롭(60)의 동작을 설명하면 다음과 같다.
제1전송 회로(44)로부터 출력된 데이터(D11)가 제1전송 라인(41)으로 전송되는 과정은 도 6에 도시된 제1전송 회로(44)로부터 출력된 데이터(D11)가 제1전송 라인(41)으로 전송되는 과정과 실질적으로 동일하므로 이에 대한 설명은 생략한다.
제1전송 라인(41)의 데이터(D11)가 하이 레벨일 때와 로우 레벨일 때를 설명하면 다음과 같다.
제1전송 라인(41)의 데이터(D11) 하이 레벨이고, 클락 신호(CK)가 하이 레벨일 때, 제2프리차지 회로(P4)는 로우 레벨을 갖는 상보 클락 신호(CKB)에 따라 전원(VDD)의 전압 레벨을 제3NMOS 트랜지스터(N13)의 게이트로 공급한다. 따라서, 제2전송 라인(53)의 데이터(D12)는 로우 레벨이 된다.
이때 트라이-스테이트 인버터(G51)는 클락 신호(CK)와 상보 클락 신호(CKB)에 응답하여 로우 레벨을 갖는 제2전송 라인(43)의 데이터(D12)를 반전시키고 반전된 데이터를 제1노드(Z1)로 전송한다. 따라서, 제1노드(Z1)의 데이터는 하이 레벨로 된다.
제1전송 라인(41)의 데이터(D11)가 하이 레벨이고 클락 신호(CK)가 하이 레벨로부터 로우 레벨로 천이하면, 하이 레벨을 갖는 제1노드(Z1)의 데이터는 래치 회로(57)에 의하여 래치되고, 하이 레벨을 갖는 제1노드(Z1)의 데이터는 스위칭 회로(TG)와 제3전송 라인(55)을 통하여 제3NMOS 트랜지스터(N13)로 공급된다.
따라서, 제1프리차지 회로(P3)는 턴-오프되고, 제2전송 라인(43)의 데이터 (D12)는 로우 레벨을 유지된다.
제1전송 라인(41)의 데이터(D11)가 로우 레벨이고 클락 신호(CK)가 하이 레벨일 때, 제2PMOS 트랜지스터(P12)는 턴-온되고 제4NMOS 트랜지스터(N14)는 턴-오프되므로, 제2전송 라인(53)의 데이터 (D12)는 하이 레벨로 된다.
트라이-스테이트 인버터(G51)는 클락 신호(CK)와 상보 클락 신호(CKB)에 응답하여 로우 레벨을 갖는 데이터를 제1노드(Z1)로 출력하고, 인버터(G52)는 제1노드(Z1)의 데이터를 반전시킨다.
제1전송 라인(41)의 데이터(D11)가 로우 레벨이고 클락 신호(CK)가 하이 레벨로부터 로우 레벨로 천이하면, 제2프리차지 회로(P4)는 하이 레벨을 갖는 상보 클락 신호(CKB)에 응답하여 턴-오프된다. 이때 래치 회로(57)의 트라이-스테이트 인버터(G53)에 의하여 제1노드(Z1)의 데이터는 로우 레벨로 래치되고, 로우 레벨을 갖는 제1노드(Z1)의 데이터는 스위칭 회로(TG)를 통하여 제2노드(Z2)로 전송된다.
제1프리차지 회로(P3)는 로우 레벨을 갖는 제2노드(Z2)의 데이터에 따라 턴-온되므로, 제2전송 라인(53)의 데이터(D12)는 하이 레벨을 유지한다. 따라서, 플립-플롭(60)은 제2전송 라인(53)에서 발생한 커플링 노이즈에 의해 둔감해진다.
도 8은 본 발명의 또 다른 실시 예에 따른 플립-플롭의 회로도를 나타낸다.
도 8에 도시된 플립-플롭(100)의 구조는 펄스 발생기(80)가 지연 회로(82), NAND 게이트(84), 및 인버터(86)를 포함하는 것을 제외하고 도 7에 도시된 플립-플롭(60)의 구조와 실질적으로 동일하다.
직렬로 접속된 다수의 인버터들을 포함하는 지연 회로(82)는 클락 신호(CK)를 지연시키고, NAND 게이트(84)는 클락 신호(CK)와 지연 회로(82)의 출력 신호를 NAND 연산하고, 인버터(86)는 NAND 게이트(84)의 출력 신호를 반전시킨다. 제2NMOS 트랜지스터(N12)는 인버터(86)의 출력 신호에 따라 턴-온 또는 턴-오프된다.
도 9는 본 발명의 또 다른 실시 예에 따른 플립-플롭의 회로도를 나타낸다.
도 9에 도시된 플립-플롭(120)의 구조는 펄스 발생기(90)와 제1전송 회로 (94)를 제외하고 도 7에 도시된 플립-플롭(60)의 구조와 실질적으로 동일하다.
펄스 발생기(90)는 지연 회로(92)와 NAND 게이트(93)를 포함한다. 직렬로 접속된 다수의 인버터들을 포함하는 지연 회로(92)는 클락 신호(CK)를 지연시키고, NAND 게이트(93)는 지연 회로(92)의 출력 신호와 제1전송 라인(41)의 신호를 NAND 연산한다. NAND 게이트(93)의 출력 신호는 제1NMOS 트랜지스터(N11)의 게이트로 공급된다.
제1전송 회로(94)는 전원(VDD)과 접지(VSS) 사이에 직렬로 연결된 제1PMOS 트랜지스터(P11), 제1NMOS 트랜지스터(N11), 제2NMOS 트랜지스터(N12), 및 제3 NMOS 트랜지스터(N33)를 포함한다. 데이터(DATA)는 제2NMOS 트랜지스터(N12)의 게이트로 공급되고, 클락 신호(CK)는 제3NMOS 트랜지스터(N33)의 게이트로 공급된다.
도 10은 본 발명의 또 다른 실시 예에 따른 플립-플롭의 회로도를 나타낸다.
도 10에 도시된 플립-플롭(140)의 구조는 지연 회로(102)와 제1전송 회로 (104)를 제외하고 도 7에 도시된 플립-플롭(60)의 구조와 실질적으로 동일하다.
지연 회로(102)는 직렬로 접속된 다수의 인버터들을 포함한다. 제1전송 회로 (104)는 전원(VDD)과 접지(VSS) 사이에 직렬로 접속된 제1PMOS 트랜지스터(P11), 제1NMOS 트랜지스터(N11), 제2NMOS 트랜지스터(N12), 및 제3NMOS 트랜지스터(N33)를 포함한다.
클락 신호(CK)는 제1PMOS 트랜지스터(P11)의 게이트, 제2NMOS 트랜지스터 (N12)의 게이트, 및 지연 회로(102)의 입력 단자로 공급된다. 데이터(DATA)는 제1NMOS 트랜지스터(N11)의 게이트로 공급된다. 지연 회로(102)의 출력 신호는 제3NMOS 트랜지스터(N33)로 공급된다.
본 발명은 도면에 도시된 일 실시 예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
20: 전송 회로
30, 30a, 30b, 및 50: 키퍼 회로
32: 래치 회로
42: 펄스 발생기
44: 제1전송 회로
48: 제2전송 회로
46: 래치 회로
41: 제1전송 라인
43: 제2전송 라인
57: 래치 회로
D11: 제1전송 라인의 데이터
D12: 제2전송 라인의 데이터
D23: 제3전송 라인의 데이터

Claims (12)

  1. 삭제
  2. 삭제
  3. 삭제
  4. 삭제
  5. 삭제
  6. 플립-플롭에 있어서,
    클락 신호에 응답하여 데이터를 제1전송 라인으로 전송하는 제1전송 회로;
    상기 제1전송 라인의 데이터를 래치하는 제1래치 회로;
    상기 클락 신호에 응답하여 상기 제1전송 라인의 상기 데이터를 제2전송 라인으로 전송하는 제2전송 회로; 및
    상기 제2전송 라인의 데이터를 일정하게 유지하기 위하여, 상기 클락 신호에 응답하여, 상기 제2전송 라인의 데이터를 래치하는 키퍼 회로를 포함하고,
    상기 키퍼 회로는,
    상기 클락 신호에 응답하여 상기 제2전송 라인의 데이터를 반전하는 트라이-스테이트 인버터;
    상기 트라이-스테이트 인버터로부터 출력된 데이터를 래치하는 제2래치 회로; 및
    상기 트라이-스테이트 인버터가 턴-오프(turned-off)된 동안, 상기 플립-플롭의 출력으로서, 상기 제2래치 회로로부터 출력된 데이터를 상기 제2전송 라인으로 전송하는 인버터를 포함하는 플립-플롭.
  7. 제6항에 있어서,
    상기 제2래치 회로는 직렬로 접속된 복수의 인버터들을 포함하는 플립-플롭.
  8. 제7항에 있어서,
    상기 복수의 인버터들 중에서 어느 하나는 상기 클락 신호에 응답하여 동작하는 트라이-스테이트 인버터인 플립-플롭.
  9. 제6항에 있어서,
    상기 제1전송 회로는 상기 클락 신호에 응답하여 상기 데이터를 상기 제1전송 라인으로 전송하는 트라이-스테이트 인버터를 포함하는 플립-플롭.
  10. 클락 신호에 응답하여 데이터를 제1전송 라인으로 전송하는 제1전송 회로;
    상기 제1전송 라인의 데이터를 래치하는 제1래치 회로;
    상기 제1전송 라인의 데이터와 제3전송 라인의 데이터에 응답하여 상기 제1전송 라인의 데이터를 제2전송 라인으로 전송하는 제2전송 회로; 및
    상기 제2전송 라인의 데이터를 유지하기 위해서 상기 클락 신호에 응답하여 상기 제2전송 라인의 데이터를 래치하고, 래치된 데이터를 상기 제3전송 라인으로 전송하는 키퍼 회로를 포함하고,
    상기 키퍼 회로는,
    상기 클락 신호에 응답하여 상기 제2전송 라인의 데이터를 반전시켜 출력하는 트라이-스테이트 인버터;
    상기 트라이-스테이트 인버터로부터 출력된 데이터를 래치하는 제2래치 회로;
    상기 클락 신호에 응답하여 상기 제2래치 회로로부터 출력된 데이터를 상기 제3전송 라인으로 전송하는 제3전송 회로;
    상기 제3전송 라인의 데이터에 응답하여 상기 제2전송 라인을 프리차지하는 제1프리차지 회로; 및
    상기 클락 신호에 응답하여 상기 제3전송 라인을 프리차지하는 제2프리차지 회로를 포함하는 플립-플롭.
  11. 제10항에 있어서,
    상기 제2래치 회로는 직렬로 접속된 복수의 인버터들을 포함하는 플립-플롭.
  12. 제11항에 있어서,
    상기 복수의 인버터들 중에서 어느 하나는 상기 클락 신호에 응답하여 동작하는 트라이-스테이트 인버터인 플립-플롭.
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