CN103997319B - 具有双端口从锁存器的正边缘预设触发器 - Google Patents

Abstract

本申请案涉及具有双端口从锁存器的正边缘预设触发器。在本发明的实施例中，一种触发器电路含有2输入多路复用器、主锁存器、传送门及从锁存器。所述多路复用器的扫描启用控制信号SE及SEN确定将数据还是扫描数据输入到所述主锁存器。时钟信号CKT及CLKZ以及保持控制信号RET及RETN确定何时锁存所述主锁存器。所述从锁存器经配置以接收所述主锁存器的输出、第二数据位D2、所述时钟信号CKT及CLKZ、所述保持控制信号RET及RETN、从控制信号SS及SSN。所述信号CKT、CLKZ、RET、RETN、SS、SSN及PREN确定在所述从锁存器中锁存所述主锁存器的所述输出还是所述第二数据位D2。控制信号RET及RETN确定在保持模式期间何时将数据存储于所述从锁存器中。

Description

具有双端口从锁存器的正边缘预设触发器

相关申请案交叉参考

本申请案主张对2013年2月18日申请的第61／765,988号临时申请案的优先权。

技术领域

本申请案涉及触发器电路。

背景技术

目前在半导体及电子器件工业中存在数个趋势。不断地使装置更小、更快且需要更少电力。这些趋势的一个原因是，正在制作更个人的装置，其为相对小且便携的，借此依赖于电池作为其主要供应。举例来说，蜂窝式电话、个人计算装置及个人音响系统为消费者市场上需求量很大的装置。甚至在不向电子装置供应电力时也保持这些装置上的数据也为重要的。通常使用非易失性存储器电路及非易失性逻辑电路来满足这些要求。

非易失性逻辑实施方案通常需要从在循序元件(例如触发器)外部的源(例如非易失性存储器)更新所述循序元件。当实施非易失性逻辑电路以允许更新循序元件时，期望非易失性逻辑电路的实施方案不显著减慢循序元件的操作。

发明内容

一实施例揭示一种触发器电路，其包括：

多路复用器，其经配置以接收第一数据位(D1)、扫描数据位(SD)、扫描启用控制信号(SE)及所述扫描启用控制信号(SE)的二进制逻辑补数信号(SEN)，其中所述扫描启用控制信号(SE)及(SEN)确定所述多路复用器的数据输出(MXO)是数据位(D1)的二进制补数还是扫描数据位(SD)的二进制补数；

主锁存器，其经配置以接收所述多路复用器的所述数据输出(MXO)、时钟信号(CKT)、所述时钟信号(CKT)的二进制逻辑补数信号(CLKZ)、保持控制信号(RET)、所述保持控制信号(RET)的二进制逻辑补数信号(RETN)及预设信号(PREN)，其中信号(CKT)、(CLKZ)、(RET)、(RETN)及(PREN)确定何时在所述主锁存器的输出(MLO)上呈现所述数据输出(MXO)的二进制逻辑值及何时在所述主锁存器中锁存所述主锁存器的所述输出(MLO)；

传送门，其中所述传送门在所述时钟信号(CKT)从低逻辑值转变到逻辑高值时将数据从所述主锁存器的所述输出(MLO)传送到所述传送门的输出；其中所述传送门在信号PREN从逻辑“1”转变到逻辑“0”时将数据从所述主锁存器的所述输出(MLO)传送到所述传送门的所述输出；

从锁存器，其经配置以接收所述传送门的所述输出、第二数据位(D2)、所述时钟信号(CKT)、所述时钟信号(CKT)的所述二进制逻辑补数信号(CLKZ)、所述保持控制信号(RET)、所述保持控制信号(RET)的所述二进制逻辑补数信号(RETN)、从控制信号(SS)及所述从控制信号(SS)的二进制逻辑补数信号(SSN)，其中信号(CKT)、(CLKZ)、(RET)、(RETN)、(SS)及(SSN)确定在所述从锁存器中锁存所述传送门的所述输出还是所述第二数据位(D2)；其中所述传送门的所述输出为(QN)。

另一实施例揭示一种触发器电路，其包括：

第一反相器，其经配置以接收数据位(D1)且输出所述数据位(D1)的二进制逻辑补数(D1N)；

主锁存器，其经配置以接收所述二进制逻辑补数(D1N)、时钟信号CKT、所述时钟信号(CKT)的二进制逻辑补数信号(CLKZ)、保持控制信号(RET)、所述保持控制信号(RET)的二进制逻辑补数信号(RETN)及预设信号(PREN)，其中信号CKT、CLKZ、RET、RETN及PREN确定何时在所述主锁存器的输出(MLO)上呈现所述数据位(D1)的二进制逻辑值及何时在所述主锁存器中锁存所述主锁存器的所述输出(MLO)；

传送门，其中所述传送门在所述时钟信号CKT从低逻辑值转变到逻辑高值时将数据从所述主锁存器的所述输出(MLO)传送到所述传送门的输出；其中所述传送门在信号PREN从逻辑“1”转变到逻辑“0”时将数据从所述主锁存器的所述输出(MLO)传送到所述传送门的所述输出；

从锁存器，其经配置以接收所述传送门的所述输出、第二数据位(D2)、所述时钟信号(CKT)、所述时钟信号(CKT)的所述二进制逻辑补数信号(CLKZ)、所述保持控制信号(RET)、所述保持控制信号(RET)的所述二进制逻辑补数信号(RETN)、从控制信号(SS)及所述从控制信号(SS)的二进制逻辑补数信号(SSN)，其中信号(CKT)、(CLKZ)、(RET)、(RETN)、(SS)及(SSN)确定在所述从锁存器中锁存所述传送门的所述输出还是所述第二数据位(D2)；其中所述传送门的所述输出为(QN)。

又一实施例揭示一种触发器电路，其包括：

第一反相器，其经配置以接收数据位(D1)且输出所述数据位(D1)的二进制逻辑补数(D1N)；其中所述第一反相器包括PMOS晶体管及NMOS晶体管，其中所述PMOS晶体管的源极电连接到第一电力供应VDD1，所述PMOS及NMOS晶体管的栅极电连接到数据位(D1)，所述PMOS及NMOS晶体管的漏极电连接到所述二进制逻辑补数数据位D1N且所述NMOS晶体管的源极电连接到接地；

主锁存器，其经配置以接收所述二进制逻辑补数(D1N)、时钟信号CKT、所述时钟信号(CKT)的二进制逻辑补数信号(CLKZ)、保持控制信号(RET)、所述保持控制信号(RET)的二进制逻辑补数信号(RETN)及预设控制信号(PREN)，其中信号CKT、CLKZ、RET、RETN及PREN确定何时在所述主锁存器的输出(MLO)上呈现数据输出(MXO)的二进制逻辑值及何时在所述主锁存器中锁存所述主锁存器的所述输出(MLO)；其中所述主锁存器包括：

第一时控反相器，所述第一时控反相器具有数据输入、三个控制输入及数据输出，其中所述数据输入电连接到所述数据输出(MXO)，第一控制输入电连接到CKT且第二控制输入连接到CLKZ且第三控制输入电连接到PREN；

第一三态反相器，所述第一三态反相器具有数据输入、两个控制输入及数据输出，其中所述数据输入电连接到所述第一时控反相器的所述数据输出，第一控制输入电连接到RET且第二控制输入连接到RETN；

第二时控反相器，所述第二时控反相器具有数据输入、三个控制输入及数据输出，其中所述数据输入电连接到所述第一三态反相器的所述数据输出，第一控制输入电连接到CKT，第二控制输入连接到CLKZ，第三控制输入连接到PREN，且所述第二时控反相器的所述输出电连接到所述第一时控反相器的所述输出且电连接到所述第一三态反相器的所述输入；

从锁存器，其经配置以接收所述主锁存器的所述输出(MXO)、第二数据位(D2)、所述时钟信号(CKT)、所述时钟信号(CKT)的所述二进制逻辑补数信号(CLKZ)、所述保持控制信号(RET)、所述保持控制信号(RET)的所述二进制逻辑补数信号(RETN)、从控制信号(SS)及所述从控制信号(SS)的二进制逻辑补数信号(SSN)，其中信号CKT、CLKZ、RET、RETN、SS及SSN确定在所述从锁存器中锁存所述主锁存器的所述输出(MLO)的二进制逻辑值还是所述第二数据位(D2)；其中所述从锁存器包括：

第二三态反相器，所述第二三态反相器具有数据输入、两个控制输入及数据输出，其中所述数据输入电连接到所述主锁存器的所述输出(MXO)，第一控制输入电连接到所述控制信号SS，且第二控制输入连接到控制信号SSN；

第三三态反相器，所述第三三态反相器具有数据输入、两个控制输入及数据输出，其中所述数据输入电连接到所述第二数据位(D2)，第一控制输入电连接到控制信号SS，且第二控制输入连接到控制信号SSN，且所述第二及第三三态反相器的所述输出彼此电连接；

第三时控反相器，所述第三时控反相器具有数据输入、四个控制输入及数据输出，其中所述数据输入电连接到所述第二及第三三态反相器的所述数据输出，第一控制输入电连接到CKT，第二控制输入连接到CLKZ，第三控制输入电连接到RET，第四控制输入电连接到RETN，且所述第三时控反相器的所述输出电连接到所述第二三态反相器的所述输入；

传送门，其中所述传送门在所述时钟信号CKT从低逻辑值转变到逻辑高值时将数据从所述主锁存器的所述输出(MLO)传送到所述从锁存器；其中所述传送门在信号PREN从逻辑“1”转变到逻辑“0”时将数据从所述主锁存器的所述输出(MLO)传送到所述传送门的所述输出；其中所述传送门包括：

NMOS晶体管，其具有栅极、漏极及源极，其中所述NMOS晶体管的所述栅极电连接到CKT；

PMOS晶体管，其具有栅极、漏极及源极，其中所述PMOS晶体管的所述栅极电连接到CLKZ，所述NMOS及PMOS晶体管的所述漏极电连接，且所述NMOS及PMOS晶体管的所述源极电连接。

再一实施例揭示一种在保持模式中将数据写入到触发器的从锁存器中的方法，其包括：

将第一电力供应(VDD1)与多路复用器切断连接，其中所述多路复用器经配置以接收第一数据位(D1)、扫描数据位(SD)、扫描启用控制信号(SE)及所述扫描启用控制信号(SE)的二进制逻辑补数信号(SEN)，其中所述扫描启用控制信号(SE)及(SEN)确定所述多路复用器的数据输出(MXO)是数据位(D1)的二进制补数还是扫描数据位(SD)的二进制补数；

将所述第一电力供应(VDD1)与主锁存器切断连接，其中所述主锁存器经配置以接收所述多路复用器的所述数据输出(MXO)、时钟信号(CKT)、所述时钟信号(CKT)的二进制逻辑补数信号(CLKZ)、保持控制信号(RET)、所述保持控制信号(RET)的二进制逻辑补数信号(RETN)及预设信号(PREN)，其中信号(CKT)、(CLKZ)、(RET)、(RETN)及(PREN)确定何时在所述主锁存器的输出(MLO)上呈现所述数据输出(MXO)的二进制逻辑值及何时在所述主锁存器中锁存所述主锁存器的所述输出(MLO)；

将第二电力供应(VDD2)连接到所述从锁存器，其中所述从锁存器经配置以接收传送门的输出、第二数据位(D2)、所述时钟信号(CKT)、所述时钟信号(CKT)的所述二进制逻辑补数信号(CLKZ)、所述保持控制信号(RET)、所述保持控制信号(RET)的所述二进制逻辑补数信号(RETN)、从控制信号(SS)及所述从控制信号(SS)的二进制逻辑补数信号(SSN)，其中信号(CKT)、(CLKZ)、(RET)、(RETN)、(SS)及(SSN)确定在所述从锁存器中锁存所述传送门的所述输出还是所述第二数据位(D2)；其中所述传送门的所述输出为(QN)；

通过将所述保持控制信号(RET)驱动到逻辑高值且将所述保持控制信号(RETN)驱动到逻辑低值而进入保持模式；

将所述第二数据位(D2)驱动到二进制逻辑电平；

通过将所述从控制信号(SS)驱动到逻辑高值且将所述从控制信号(SSN)驱动到逻辑低值而将所述第二数据位(D2)写入到所述触发器的所述从锁存器中；

通过将所述从控制信号(SS)驱动到逻辑低值且将所述从控制信号(SSN)驱动到逻辑高值而将所述第二数据位(D2)锁存到所述触发器的所述从锁存器中；

将所述第一电力供应(VDD1)连接到所述多路复用器及所述主锁存器；

通过将控制信号(RET)驱动到逻辑低值且将保持控制信号(RETN)驱动到逻辑高值而退出所述保持模式并进入功能模式。

又一实施例揭示一种当在功能模式中时将数据写入到触发器的从锁存器的方法，其包括：

通过将保持控制信号(RET)驱动到逻辑低值且将保持控制信号(RETN)驱动到逻辑高值而进入所述功能模式；

通过将时钟信号(CKT)驱动到逻辑低电平且通过将时钟信号(CKZ)驱动到逻辑高电平而停用数据从主锁存器到所述从锁存器的传送，其中时钟信号(CKT)及(CKZ)停用数据从主锁存器的输出(MLO)到传送门的输出的传送；

将所述从锁存器的第二数据位(D2)驱动到二进制逻辑电平，其中所述从锁存器经配置以接收所述传送门的所述输出、第二数据位(D2)、所述时钟信号(CKT)、所述时钟信号(CKT)的二进制逻辑补数信号(CLKZ)、所述保持控制信号(RET)、所述保持控制信号(RET)的二进制逻辑补数信号(RETN)、从控制信号(SS)及所述从控制信号(SS)的二进制逻辑补数信号(SSN)，其中信号(CKT)、(CLKZ)、(RET)、(RETN)、(SS)及(SSN)确定在所述从锁存器中锁存所述传送门的所述输出还是所述第二数据位(D2)；其中所述传送门的所述输出为(QN)；

通过将所述从控制信号(SS)驱动到逻辑高值且将所述从控制信号(SSN)驱动到逻辑低值而将所述第二数据位(D2)写入到所述触发器的所述从锁存器中；

通过将所述从控制信号(SS)驱动到逻辑低值且将所述从控制信号(SSN)驱动到逻辑高值而将所述第二数据位(D2)锁存到所述触发器的所述从锁存器中；

允许CKT及CKZ双态切换。

附图说明

图1是根据本发明的实施例具有双端口从锁存器的可扫描正边缘复位设触发器的框图。

图2是根据本发明的实施例的2对1多路复用器的示意图。(现有技术)

图3是根据本发明的实施例的主锁存器的示意图。(现有技术)

图4是传送门的示意。(现有技术)

图5是根据本发明的实施例的多端口从锁存器的示意图。

图6是根据本发明的实施例的时控反相器的示意图。(现有技术)

图7是根据本发明的实施例的时控反相器的示意图。(现有技术)

图8是根据本发明的实施例的三态反相器的示意图。(现有技术)

图9是根据本发明的实施例的三态反相器的示意图。(现有技术)

图10是根据本发明的实施例的时控反相器的示意图。(现有技术)

图11是根据本发明的实施例的三态反相器的示意图。(现有技术)

图12是根据本发明的实施例具有双端口从锁存器的正边缘复位触发器的框图。

图13是展示根据本发明的实施例的数据位D1、MXO、时钟信号CKT、MLO、QN及触发器的输出Q的时序图。

图14是展示根据本发明的实施例的扫描数据位SD、MXO、时钟信号CKT、MLO、QN及触发器的输出Q的时序图。

图15是展示根据本发明的实施例的信号D2、SS、SX、QN及Q的时序图。

图16是展示根据本发明的实施例的信号RET、D2、SS、SX、QN及Q的时序图。

图17是根据本发明的实施例的内部时钟产生电路的示意图。

具体实施方式

在本发明的实施例中，触发器电路含有2输入多路复用器、主锁存器、传送门及从锁存器。所述多路复用器经配置以接收第一数据位D1、扫描数据位SD、扫描启用控制信号SE及所述扫描启用控制信号SE的二进制逻辑补数信号SEN。所述扫描启用控制信号SE及SEN确定所述多路复用器的数据输出MXO是数据位D1还是扫描数据位SD的补数。所述主锁存器经配置以接收来自所述多路复用器的所述数据输出MXO、时钟信号CKT、所述时钟信号CKT的二进制逻辑补数信号CLKZ、保持控制信号RET、所述保持控制信号RET的二进制逻辑补数信号RETN及预设信号PREN。所述信号CKT、CLKZ、RET、RETN及PREN确定何时在所述锁存器的输出MLO上呈现来自所述多路复用器的数据输出MXO的二进制逻辑值及何时在所述主锁存器中锁存所述主锁存器的MLO或MLO何时为三态的或被驱动为低。

传送门在所述时钟信号CKT从低逻辑值转变到逻辑高值时及在PREN从非作用状态(逻辑“1”)转变到作用状态(逻辑“0”)时将数据从所述主锁存器的所述输出MLO传送到所述从锁存器。所述从锁存器经配置以接收所述传送门的所述输出、第二数据位D2、所述时钟信号CKT、所述时钟信号CKT的所述二进制逻辑补数信号CLKZ、所述保持控制信号RET、所述保持控制信号RET的所述二进制逻辑补数信号RETN、从控制信号SS及所述从控制信号SS的二进制逻辑补数信号SSN。所述信号CKT、CLKZ、RET、RETN、SS及SSN确定在所述从锁存器中锁存传送门的所述输出的二进制逻辑值还是所述第二数据位(D2)。

非易失性逻辑实施方案通常需要从外部源(例如，非易失性存储器)更新循序元件(例如，触发器)。在本发明的实施例中，所述从锁存器包含第二数据输入(端口)。所述第二数据输入用于插入来自外部源的数据。将三态反相器添加到所述从锁存器以适应所述第二数据输入。在说明书中稍后将更详细地对此进行解释。当需要将外部数据插入到从锁存器中时，启用三态反相器。在此时间期间，通过借助与前一三态反相器相反的控制信号致使前向反相器成为三态而停用锁存器反馈。

用于将第二输入添加到从锁存器的电路并非触发器的关键时序路径的部分。因此，对触发器的常规性能的改变为可忽略的。

图1是根据本发明的实施例具有双端口从锁存器108的可扫描正边缘预设触发器100的框图。在功能(即，正常)操作模式中，将扫描启用信号SE驱动到逻辑低电平且使SE的二进制补数信号SEN保持在逻辑高电平下。由于触发器100正在功能模式中操作，因此保持模式信号RET保持于逻辑低电平下，信号RET的二进制补数信号RETN保持于逻辑高电平下，从控制信号SS保持于逻辑低电平下，从控制信号SS的二进制补数信号SSN保持于逻辑高电平下，且PREN保持于逻辑高电平下。功能模式操作需要电力，因此向触发器100施加电力供应VDD1及电力供应VDD2。

图13是展示在功能操作模式期间的数据位D1、时钟信号CKT及触发器的输出Q的时序图。由于扫描信号SE为低，因此将D1的二进制逻辑补数传递到多路复用器的输出MXO。图2图解说明2对1多路复用器102的实施例。接着将信号输出MXO呈现给主锁存器104的输入IN。图3是根据本发明的实施例的主锁存器104的示意图。主锁存器104包含第一时控反相器302(对于第一时控反相器302的实施例参见图6)、第二时控反相器304(对于第二时控反相器304的实施例参见图7)及具有三态控制RET及RETN的三态反相器306(对于三态反相器306的实施例参见图8)。从外部时钟CLK及PREN产生时钟信号CKT及CLKZ(参见图17)。

当时钟信号CKT从高逻辑电平转变到低逻辑电平时，在主锁存器104的节点308上呈现主锁存器104的输入IN上的数据的的逻辑补数。由于触发器100正在功能模式中操作，因此三态反相器306为作用的且将主锁存器104的输出MLO驱动到与主锁存器104的输入MXO相同的逻辑值。当时钟信号CKT从低逻辑电平转变到高逻辑电平(即，CKT的正边缘)时，锁存节点308上的逻辑电平且主锁存器104的输出MLO上的逻辑电平由传送门106传送到QN。反相器110将主锁存器的输出MLO的补数传递到输出Q。在本发明的此实施例中，从多路复用器102的输入D1到反相器110的Q输出的总体信号路径在从锁存器108中为非反相的。然而，在其它实施例中，所述总体信号路径可为反相的。

图4是传送门的实施例的示意图。

图5是根据本发明的实施例的双端口从锁存器108的示意图。从锁存器108包含具有三态控制SS及SSN的第一三态反相器502(对于第一三态反相器502的实施例参见图9)、具有控制RET及RETN的时控反相器504(对于时控反相器504的实施例参见图10)及具有三态控制SS及SSN的第二三态反相器506(对于第二三态反相器506的实施例参见图11)。

由于触发器100正在功能模式中操作，因此三态反相器502为作用的且将从锁存器108的节点SX驱动到与从锁存器108的QN互补的逻辑值。当时钟信号CKT从高逻辑电平转变到低逻辑电平时，QN上的逻辑电平由时控反相器504锁存。在本发明的此实施例中，反相器110用于缓冲从锁存器108的QN。然而，也可使用非反相缓冲器。三态反相器506在此模式中为三态的，因为SS为逻辑低电平且SSN为逻辑高电平。因此，D2不被传送到节点SX。

然而，在另一功能操作模式期间，可将数据D2直接写入到从锁存器108(参见图15)。在此功能模式期间，时钟信号CKT保持于低逻辑电平下且CLKZ保持于高逻辑电平下，其中控制信号SS保持于逻辑高电平下且控制信号SSN保持于逻辑低电平下。从装置108的所有其它输入均为无关的。

当控制信号SS保持于逻辑高电平下且控制信号SSN保持于逻辑低电平下时，三态反相器506能够将D2的互补值驱动到从锁存器108的节点SX上。由于CKT及RET保持于逻辑低电平下且CLKZ及RETN保持于逻辑高电平下，因此时控反相器504为作用的且将节点QN驱动到D2的逻辑值。反相器110接着将节点QN上的逻辑值反相为其补数。在此实例中，在节点Q上呈现D2的补数。必须保持数据信号D2达周期t3以确保锁存D2的正确值。此外，控制信号SS必须保持于逻辑高值下达时间t2以确保锁存正确值D2。

当将控制信号SS从逻辑高电平驱动到逻辑低电平且将SSN从逻辑低电平驱动到逻辑高电平时，三态反相器506为三态的且三态反相器502变为作用的，从而在从锁存器108的节点QN上锁存逻辑值。

在扫描(即，测试)操作模式中，将扫描启用信号SE驱动到高逻辑电平且SE的二进制补数信号SEN保持于逻辑低电平下。由于触发器100正在扫描模式中操作，因此保持模式信号RET保持于逻辑低电平下，信号RET的二进制补数信号RETN保持于逻辑高电平下，从控制信号SS保持于逻辑低电平下，从控制信号的二进制补数信号SSN保持于逻辑高电平下且PREN保持于逻辑高电平下。功能扫描操作需要电力，因此向触发器100施加电力供应VDD1及电力供应VDD2。

图14是展示扫描操作模式期间的扫描数据位SD、时钟信号CKT及触发器100的输出Q的时序图。在2对1多路复用器102的输入处接收扫描数据位SD。由于扫描信号SE为高，因此将SD的二进制逻辑补数传递到多路复用器的输出MXO。当在扫描模式中时，主锁存器104、传送门106及从锁存器108以与其在先前所描述的功能模式期间所做的方式相同的方式进行操作。

触发器100还可经操作以将数据保持(RET模式)在从锁存器108中(电力供应VDD2为作用的)，同时2对1多路复用器102、主锁存器104及反相器110被断电(即，电力供应VDD1被去激活)。在RET操作模式中，SE、SEN及PREN的值无关紧要。由于触发器100正在RET模式中操作，因此保持模式信号RET保持于逻辑高电平下且信号RET的二进制补数信号RETN保持于逻辑低电平下。在此实施例中，从控制信号SS保持于逻辑低电平下，且从控制信号的二进制补数信号SSN保持于逻辑高电平下。时钟信号CKT及CLKZ的值无关紧要。如较早所陈述，通过电力供应VDD2仅向从锁存器108供应电力。

由于不向2对1多路复用器102及主锁存器104供应电力，因此保证呈现给传送门106的输入IN的数据不具有经由在主锁存器104中的三态反相器306中体现的RET及RETN功能性到VDD或接地(VSS)的路径。以此方式，正保持于从锁存器108中的数据将不会被到三态反相器308的输入的不确定值(所述输入为不确定的是因为供应VDD1为不作用的或浮动的)无意地毁坏。

由于触发器100正在保持模式中操作，因此三态反相器502为作用的且将从锁存器108的节点SX驱动到存储于从锁存器108的QN上的值的互补逻辑值。由于RET为逻辑高值且RETN为逻辑低值，因此时控反相器504在QN上锁存逻辑值。三态反相器506在此模式中为三态的，因为SS为逻辑低电平且SSN为逻辑高电平。因此，D2上的逻辑值不被传送到节点SX。

然而，在另一保持操作模式期间，可将数据D2直接写入到从锁存器108。在此保持模式期间，在RET被驱动到逻辑高值之后，将从控制信号SS驱动到逻辑高电平(参见图16)。在此实施例中，时钟信号CKT及CLKZ以及扫描启用信号SE及SEN在此操作模式中为无关的。在时间t1之前，D2不必被驱动到逻辑电平(即，D2可为逻辑“1”、逻辑“0”、浮动或三态的)。在控制信号SS从逻辑“0”转变到逻辑“1”之前的某一时间t1，必须将D2驱动到逻辑“1”或逻辑“0”。D2必须在控制信号SS从逻辑“1”转变到逻辑“0”之前稳定达时间t4且然后保持稳定达时间t3以便确保D2将被正确地锁存。

由于在RET被驱动到逻辑高值之后将从控制信号SS驱动到逻辑高电平，因此三态反相器502为三态的且不驱动从锁存器108的节点SX。由于从控制信号SS被驱动到逻辑高且从控制信号SSN被驱动到逻辑低值，因此三态反相器506为作用的且将节点SX驱动到在D2上呈现的互补值。由于RET为逻辑高值且RETN为逻辑低值，因此时控反相器504为作用的且驱动节点QN。当从控制信号SS返回到逻辑低电平且SSN返回到逻辑高电平时，在三态反相器506为三态时，在三态反相器502与时控反相器504之间锁存存储于节点QN上的值。必须保持数据信号D2达周期t3以确保锁存D2的正确值。此外，控制信号SS必须保持于逻辑高值下达时间(t2+t4)以确保锁存正确值D2。在此条件下，在保持模式期间从D2写入的数据保持锁存于从锁存器108中。

图12是根据本发明的实施例具有双端口从锁存器108的正边缘预设触发器1200的框图。在此实施例中，正边缘触发器不可出于测试目的而扫描。触发器的其余部分如先前针对图1所描述而发挥作用。

当在功能模式期间异步地预设本发明的实施例(即，不管时钟信号的逻辑值如何可在任何时间发出预设信号，且将预设触发器的主级及从级)时，可通过将PREN驱动到逻辑“0”而将图1及12中所展示的主锁存器104在其输出MLO上初始化到逻辑“0”。因此，时控反相器302的输出为三态的。由于PREN被驱动到逻辑“0”且时控反相器302的输出为三态的，因此将主锁存器104的节点308驱动到逻辑“1”。因此，将反相器306的输出驱动到逻辑“0”。由于PREN被驱动到逻辑“0”，因此图17中所展示的时钟产生器电路将信号CKT驱动到逻辑“1”。由于CKT为逻辑“1”，因此传递门106中的NFET被激活，从而提供供逻辑“0”从反相器306的输出传播到从锁存器节点QN且经由从锁存器反相器110传播到输出Q的路径。

可在本发明的实施例中使用在触发器100及1200内部的反相器来对信号SE、RET、SS及PREN进行反相。

已出于图解说明及描述的目的而呈现了前文描述。此描述并非打算为穷尽性的或将本发明限制于所揭示的精确形式，且鉴于上文教示可做出其它修改及变化形式。选择并描述所述实施例以便最佳地解释适用原理及其实际应用以借此使得所属领域的其他技术人员能够最佳地利用适合于所预期的特定用途的各种实施例及各种修改形式。打算将所附权利要求书解释为包含其它替代实施例，受现有技术限制的除外。

Claims (22)

1.一种触发器电路，其包括：

多路复用器，其经配置以接收第一数据位(D1)、扫描数据位(SD)、扫描启用控制信号(SE)及所述扫描启用控制信号(SE)的二进制逻辑补数信号(SEN)，其中所述扫描启用控制信号(SE)及所述二进制逻辑补数信号(SEN)确定所述多路复用器的数据输出(MXO)是所述第一数据位(D1)的二进制补数还是扫描数据位(SD)的二进制补数；

主锁存器，其经配置以接收所述多路复用器的所述数据输出(MXO)、时钟信号(CKT)、所述时钟信号(CKT)的二进制逻辑补数信号(CLKZ)、保持控制信号(RET)、所述保持控制信号(RET)的二进制逻辑补数信号(RETN)及预设信号(PREN)，其中所述时钟信号(CKT)、所述二进制逻辑补数信号(CLKZ)、所述保持控制信号(RET)、所述二进制逻辑补数信号(RETN)及所述预设信号(PREN)确定何时在所述主锁存器的输出(MLO)上呈现所述数据输出(MXO)的二进制逻辑值及何时在所述主锁存器中锁存所述主锁存器的所述输出(MLO)；

传送门，其中所述传送门在所述时钟信号(CKT)从低逻辑值转变到逻辑高值时将数据从所述主锁存器的所述输出(MLO)传送到所述传送门的输出；其中所述传送门在信号PREN从逻辑“1”转变到逻辑“0”时将数据从所述主锁存器的所述输出(MLO)传送到所述传送门的所述输出；

从锁存器，其经配置以接收所述传送门的所述输出(QN)、第二数据位(D2)、所述时钟信号(CKT)、所述时钟信号(CKT)的所述二进制逻辑补数信号(CLKZ)、所述保持控制信号(RET)、所述保持控制信号(RET)的所述二进制逻辑补数信号(RETN)、从控制信号(SS)及所述从控制信号(SS)的二进制逻辑补数信号(SSN)，其中所述时钟信号(CKT)、所述二进制逻辑补数信号(CLKZ)、所述保持控制信号(RET)、所述二进制逻辑补数信号(RETN)、所述从控制信号(SS)及所述二进制逻辑补数信号(SSN)确定在所述从锁存器中锁存所述传送门的所述输出(QN)还是所述第二数据位(D2)。

2.根据权利要求1所述的触发器电路，其进一步包括第一反相器，其中所述第一反相器接收来自所述从锁存器的所述传送门的所述输出(QN)，且所述第一反相器输出来自所述从锁存器的所述输出的二进制逻辑补数(Q)。

3.根据权利要求1所述的触发器电路，其进一步包括缓冲器，其中所述缓冲器接收所述传送门的所述输出(QN)且所述缓冲器输出所述传送门的所述输出(QN)的相同逻辑值。

4.根据权利要求1所述的触发器电路，其中所述多路复用器及所述主锁存器从第一电力供应(VDD1)接收电力；其中所述从锁存器从第二电力供应(VDD2)接收电力。

5.根据权利要求4所述的触发器电路，其中在保持模式的操作期间，所述第一电力供应(VDD1)关断且所述第二电力供应(VDD2)接通；其中仅向所述从锁存器供应电力。

6.根据权利要求1所述的触发器电路，其中所述从控制信号(SS)、所述二进制逻辑补数信号(SSN)、所述保持控制信号(RET)、所述二进制逻辑补数信号(RETN)及所述预设信号(PREN)在所述触发器的外部被控制，以防止所述传送门的所述输出与所述第二数据位(D2)之间的数据争用。

7.根据权利要求1所述的触发器电路，其中所述主锁存器包括：

第一时控反相器，所述第一时控反相器具有数据输入、三个控制输入及数据输出，其中所述数据输入电连接到所述数据输出(MXO)，第一控制输入电连接到所述时钟信号(CKT)，第二控制输入连接到所述二进制逻辑补数信号(CLKZ)且第三控制输入连接到所述预设信号(PREN)；

三态反相器，所述三态反相器具有数据输入、两个控制输入及数据输出，其中所述数据输入电连接到所述第一时控反相器的所述数据输出，第一控制输入电连接到所述保持控制信号(RET)且第二控制输入连接到所述二进制逻辑补数信号(RETN)；

第二时控反相器，所述第二时控反相器具有数据输入、三个控制输入及数据输出，其中所述数据输入电连接到所述三态反相器的所述数据输出，第一控制输入电连接到所述时钟信号(CKT)，第二控制输入连接到所述二进制逻辑补数信号(CLKZ)，第三控制输入电连接到所述预设信号(PREN)，且所述第二时控反相器的所述输出电连接到所述第一时控反相器的所述输出且电连接到所述三态反相器的所述数据输入。

8.根据权利要求1所述的触发器电路，其中所述传送门包括：

NMOS晶体管，其具有栅极、漏极及源极，其中所述NMOS晶体管的所述栅极电连接到所述时钟信号(CKT)；

PMOS晶体管，其具有栅极、漏极及源极，其中所述PMOS晶体管的所述栅极电连接到所述二进制逻辑补数信号(CLKZ)，所述NMOS及PMOS晶体管的所述漏极电连接，且所述NMOS及PMOS晶体管的所述源极电连接。

9.根据权利要求1所述的触发器电路，其中所述从锁存器包括：

第一三态反相器，所述第一三态反相器具有数据输入、两个控制输入及数据输出，其中所述数据输入电连接到所述传送门的所述输出，第一控制输入电连接到所述从控制信号(SS)且第二控制输入连接到所述二进制逻辑补数信号(SSN)；

第二三态反相器，所述第二三态反相器具有数据输入、两个控制输入及数据输出，其中所述数据输入电连接到所述第二数据位(D2)，第一控制输入电连接到所述从控制信号(SS)且第二控制输入连接到所述二进制逻辑补数信号(SSN)，且所述第一及第二三态反相器的所述输出彼此电连接；

时控反相器，所述时控反相器具有数据输入、四个控制输入及数据输出，其中所述数据输入电连接到所述第一及第二三态反相器的所述数据输出，第一控制输入电连接到所述时钟信号(CKT)，第二控制输入连接到所述二进制逻辑补数信号(CLKZ)，第三控制输入电连接到所述保持控制信号(RET)，第四控制输入电连接到所述二进制逻辑补数信号(RETN)，且所述时控反相器的所述输出电连接到所述第一三态反相器的所述数据输入。

10.根据权利要求1所述的触发器电路，其进一步包括第二反相器，其中所述第二反相器接收所述时钟信号(CKT)，且所述第二反相器输出所述时钟信号(CKT)的所述二进制逻辑补数信号(CLKZ)。

11.根据权利要求1所述的触发器电路，其进一步包括第三反相器，其中所述第三反相器接收所述保持控制信号(RET)，且所述第三反相器输出所述保持控制信号(RET)的所述二进制逻辑补数信号(RETN)。

12.根据权利要求1所述的触发器电路，其进一步包括第四反相器，其中所述第四反相器接收所述从控制信号(SS)，且所述第四反相器输出所述从控制信号(SS)的所述二进制逻辑补数信号(SSN)。

13.根据权利要求1所述的触发器电路，其进一步包括第五反相器，其中所述第五反相器接收所述扫描启用控制信号(SE)，且所述第五反相器输出所述扫描启用控制信号(SS)的所述二进制逻辑补数信号(SEN)。

14.一种触发器电路，其包括：

第一反相器，其经配置以接收第一数据位(D1)且输出所述第一数据位(D1)的二进制逻辑补数(D1N)；

主锁存器，其经配置以接收所述二进制逻辑补数(D1N)、时钟信号(CKT)、所述时钟信号(CKT)的二进制逻辑补数信号(CLKZ)、保持控制信号(RET)、所述保持控制信号(RET)的二进制逻辑补数信号(RETN)及预设信号(PREN)，其中所述时钟信号(CKT)、所述二进制逻辑补数信号(CLKZ)、所述保持控制信号(RET)、所述二进制逻辑补数信号(RETN)及所述预设信号(PREN)确定何时在所述主锁存器的输出(MLO)上呈现所述第一数据位(D1)的二进制逻辑值及何时在所述主锁存器中锁存所述主锁存器的所述输出(MLO)；

传送门，其中所述传送门在所述时钟信号(CKT)从低逻辑值转变到逻辑高值时将数据从所述主锁存器的所述输出(MLO)传送到所述传送门的输出；其中所述传送门在所述预设信号(PREN)从逻辑“1”转变到逻辑“0”时将数据从所述主锁存器的所述输出(MLO)传送到所述传送门的所述输出；

从锁存器，其经配置以接收所述传送门的所述输出、第二数据位(D2)、所述时钟信号(CKT)、所述时钟信号(CKT)的所述二进制逻辑补数信号(CLKZ)、所述保持控制信号(RET)、所述保持控制信号(RET)的所述二进制逻辑补数信号(RETN)、从控制信号(SS)及所述从控制信号(SS)的二进制逻辑补数信号(SSN)，其中所述时钟信号(CKT)、所述二进制逻辑补数信号(CLKZ)、所述保持控制信号(RET)、所述二进制逻辑补数信号(RETN)、所述从控制信号(SS)及所述二进制逻辑补数信号(SSN)确定在所述从锁存器中锁存所述传送门的所述输出还是所述第二数据位(D2)；其中所述传送门的所述输出为(QN)。

15.根据权利要求14所述的触发器电路，其中所述第一反相器及所述主锁存器从第一电力供应(VDD1)接收电力；其中所述从锁存器从第二电力供应(VDD2)接收电力。

16.根据权利要求14所述的触发器电路，其中所述从控制信号(SS)、所述二进制逻辑补数信号(SSN)、所述保持控制信号(RET)、所述二进制逻辑补数信号(RETN)及所述预设信号(PREN)在所述触发器的外部被控制，以防止所述传送门的所述输出与所述第二数据位(D2)之间的数据争用。

17.根据权利要求14所述的触发器电路，其中所述主锁存器包括：

第一时控反相器，所述第一时控反相器具有数据输入、三个控制输入及数据输出，其中所述数据输入电连接到数据输出(MXO)，第一控制输入电连接到所述时钟信号(CKT)且第二控制输入连接到所述二进制逻辑补数信号(CLKZ)，且第三控制输入连接到所述预设信号(PREN)；

三态反相器，所述三态反相器具有数据输入、三个控制输入及数据输出，其中所述数据输入电连接到所述第一时控反相器的所述数据输出，第一控制输入电连接到所述保持控制信号(RET)且第二控制输入连接到所述二进制逻辑补数信号(RETN)；

第二时控反相器，所述第二时控反相器具有数据输入、三个控制输入及数据输出，其中所述数据输入电连接到所述三态反相器的所述数据输出，第一控制输入电连接到所述时钟信号(CKT)，第二控制输入连接到所述二进制逻辑补数信号(CLKZ)，第三输入连接到所述预设信号(PREN)，且所述第二时控反相器的所述输出电连接到所述第一时控反相器的所述输出且电连接到所述三态反相器的所述数据输入。

18.根据权利要求14所述的触发器电路，其中所述传送门包括：

NMOS晶体管，其具有栅极、漏极及源极，其中所述NMOS晶体管的所述栅极电连接到所述时钟信号(CKT)；

PMOS晶体管，其具有栅极、漏极及源极，其中所述PMOS晶体管的所述栅极电连接到所述二进制逻辑补数信号(CLKZ)，所述NMOS及PMOS晶体管的所述漏极电连接，且所述NMOS及PMOS晶体管的所述源极电连接。

19.根据权利要求14所述的触发器电路，其中所述从锁存器包括：

第一三态反相器，所述第一三态反相器具有数据输入、两个控制输入及数据输出，其中所述数据输入电连接到所述主锁存器的所述输出(MXO)，第一控制输入电连接到所述从控制信号(SS)且第二控制输入连接到所述二进制逻辑补数信号(SSN)；

第二三态反相器，所述第二三态反相器具有数据输入、两个控制输入及数据输出，其中所述数据输入电连接到所述第二数据位(D2)，第一控制输入电连接到所述从控制信号(SS)且第二控制输入连接到所述二进制逻辑补数信号(SSN)，且所述第一及第二三态反相器的所述输出彼此电连接；

时控反相器，所述时控反相器具有数据输入、四个控制输入及数据输出，其中所述数据输入电连接到所述第一及第二三态反相器的所述数据输出，第一控制输入电连接到所述时钟信号(CKT)，第二控制输入连接到所述二进制逻辑补数信号(CLKZ)，第三控制输入电连接到所述保持控制信号(RET)，第四控制输入电连接到所述二进制逻辑补数信号(RETN)，且所述时控反相器的所述输出电连接到所述第一三态反相器的所述数据输入。

20.一种触发器电路，其包括：

第一反相器，其经配置以接收第一数据位(D1)且输出所述第一数据位(D1)的二进制逻辑补数(D1N)；其中所述第一反相器包括PMOS晶体管及NMOS晶体管，其中所述PMOS晶体管的源极电连接到第一电力供应(VDD1)，所述PMOS及NMOS晶体管的栅极电连接到所述第一数据位(D1)，所述PMOS及NMOS晶体管的漏极电连接到所述二进制逻辑补数数据位(D1N)且所述NMOS晶体管的源极电连接到接地；

主锁存器，其经配置以接收所述二进制逻辑补数(D1N)、时钟信号(CKT)、所述时钟信号(CKT)的二进制逻辑补数信号(CLKZ)、保持控制信号(RET)、所述保持控制信号(RET)的二进制逻辑补数信号(RETN)及预设控制信号(PREN)，其中所述时钟信号(CKT)、所述二进制逻辑补数信号(CLKZ)、所述保持控制信号(RET)、所述二进制逻辑补数信号(RETN)及所述预设控制信号(PREN)确定何时在所述主锁存器的输出(MLO)上呈现数据输出(MXO)的二进制逻辑值及何时在所述主锁存器中锁存所述主锁存器的所述输出(MLO)；其中所述主锁存器包括：

第一时控反相器，所述第一时控反相器具有数据输入、三个控制输入及数据输出，其中所述数据输入电连接到所述数据输出(MXO)，第一控制输入电连接到所述时钟信号(CKT)且第二控制输入连接到所述二进制逻辑补数信号(CLKZ)且第三控制输入电连接到所述预设控制信号(PREN)；

第一三态反相器，所述第一三态反相器具有数据输入、两个控制输入及数据输出，其中所述数据输入电连接到所述第一时控反相器的所述数据输出，第一控制输入电连接到所述保持控制信号(RET)且第二控制输入连接到所述二进制逻辑补数信号(RETN)；以及

第二时控反相器，所述第二时控反相器具有数据输入、三个控制输入及数据输出，其中所述数据输入电连接到所述第一三态反相器的所述数据输出，第一控制输入电连接到所述时钟信号(CKT)，第二控制输入连接到所述二进制逻辑补数信号(CLKZ)，第三控制输入连接到所述预设控制信号(PREN)，且所述第二时控反相器的所述输出电连接到所述第一时控反相器的所述输出且电连接到所述第一三态反相器的所述数据输入；

从锁存器，其经配置以接收所述主锁存器的所述输出(MXO)、第二数据位(D2)、所述时钟信号(CKT)、所述时钟信号(CKT)的所述二进制逻辑补数信号(CLKZ)、所述保持控制信号(RET)、所述保持控制信号(RET)的所述二进制逻辑补数信号(RETN)、从控制信号(SS)及所述从控制信号(SS)的二进制逻辑补数信号(SSN)，其中所述时钟信号(CKT)、所述二进制逻辑补数信号(CLKZ)、所述保持控制信号(RET)、所述二进制逻辑补数信号(RETN)、所述从控制信号(SS)及所述二进制逻辑补数信号(SSN)确定在所述从锁存器中锁存所述主锁存器的所述输出(MLO)的二进制逻辑值还是所述第二数据位(D2)；其中所述从锁存器包括：

第二三态反相器，所述第二三态反相器具有数据输入、两个控制输入及数据输出，其中所述数据输入电连接到所述主锁存器的所述输出(MXO)，第一控制输入电连接到所述从控制信号(SS)，且第二控制输入连接到所述二进制逻辑补数信号(SSN)；

第三三态反相器，所述第三三态反相器具有数据输入、两个控制输入及数据输出，其中所述数据输入电连接到所述第二数据位(D2)，第一控制输入电连接到所述从控制信号(SS)，且第二控制输入连接到所述二进制逻辑补数信号(SSN)，且所述第二及第三三态反相器的所述输出彼此电连接；以及

第三时控反相器，所述第三时控反相器具有数据输入、四个控制输入及数据输出，其中所述数据输入电连接到所述第二及第三三态反相器的所述数据输出，第一控制输入电连接到所述时钟信号(CKT)，第二控制输入连接到所述二进制逻辑补数信号(CLKZ)，第三控制输入电连接到所述保持控制信号(RET)，第四控制输入电连接到所述二进制逻辑补数信号(RETN)，且所述第三时控反相器的所述输出电连接到所述第二三态反相器的所述数据输入；以及

传送门，其中所述传送门在所述时钟信号(CKT)从低逻辑值转变到逻辑高值时将数据从所述主锁存器的所述输出(MLO)传送到所述从锁存器；其中所述传送门在所述预设控制信号(PREN)从逻辑“1”转变到逻辑“0”时将数据从所述主锁存器的所述输出(MLO)传送到所述传送门的所述输出；其中所述传送门包括：

NMOS晶体管，其具有栅极、漏极及源极，其中所述NMOS晶体管的所述栅极电连接到所述时钟信号(CKT)；以及

PMOS晶体管，其具有栅极、漏极及源极，其中所述PMOS晶体管的所述栅极电连接到所述二进制逻辑补数信号(CLKZ)，所述NMOS及PMOS晶体管的所述漏极电连接，且所述NMOS及PMOS晶体管的所述源极电连接。

21.一种在保持模式中将数据写入到触发器的从锁存器中的方法，其包括：

将第一电力供应(VDD1)与多路复用器切断连接，其中所述多路复用器经配置以接收第一数据位(D1)、扫描数据位(SD)、扫描启用控制信号(SE)及所述扫描启用控制信号(SE)的二进制逻辑补数信号(SEN)，其中所述扫描启用控制信号(SE)及所述二进制逻辑补数信号(SEN)确定所述多路复用器的数据输出(MXO)是所述第一数据位(D1)的二进制补数还是扫描数据位(SD)的二进制补数；

将所述第一电力供应(VDD1)与主锁存器切断连接，其中所述主锁存器经配置以接收所述多路复用器的所述数据输出(MXO)、时钟信号(CKT)、所述时钟信号(CKT)的二进制逻辑补数信号(CLKZ)、保持控制信号(RET)、所述保持控制信号(RET)的二进制逻辑补数信号(RETN)及预设信号(PREN)，其中所述时钟信号(CKT)、所述二进制逻辑补数信号(CLKZ)、所述保持控制信号(RET)、所述二进制逻辑补数信号(RETN)及所述预设信号(PREN)确定何时在所述主锁存器的输出(MLO)上呈现所述数据输出(MXO)的二进制逻辑值及何时在所述主锁存器中锁存所述主锁存器的所述输出(MLO)；

将第二电力供应(VDD2)连接到所述从锁存器，其中所述从锁存器经配置以接收传送门的输出(QN)、第二数据位(D2)、所述时钟信号(CKT)、所述时钟信号(CKT)的所述二进制逻辑补数信号(CLKZ)、所述保持控制信号(RET)、所述保持控制信号(RET)的所述二进制逻辑补数信号(RETN)、从控制信号(SS)及所述从控制信号(SS)的二进制逻辑补数信号(SSN)，其中所述时钟信号(CKT)、所述二进制逻辑补数信号(CLKZ)、所述保持控制信号(RET)、所述二进制逻辑补数信号(RETN)、所述从控制信号(SS)及所述二进制逻辑补数信号(SSN)确定在所述从锁存器中锁存所述传送门的所述输出(QN)还是所述第二数据位(D2)；

通过将所述保持控制信号(RET)驱动到逻辑高值且将所述保持控制信号(RETN)驱动到逻辑低值而进入保持模式；

将所述第二数据位(D2)驱动到二进制逻辑电平；

通过将所述从控制信号(SS)驱动到逻辑高值且将所述从控制信号(SS)驱动到逻辑低值而将所述第二数据位(D2)写入到所述触发器的所述从锁存器中；

通过将所述从控制信号(SS)驱动到逻辑低值且将所述从控制信号(SS)驱动到逻辑高值而将所述第二数据位(D2)锁存到所述触发器的所述从锁存器中；

将所述第一电力供应(VDD1)连接到所述多路复用器及所述主锁存器；

通过将所述保持控制信号(RET)驱动到逻辑低值且将保持控制信号(RETN)驱动到逻辑高值而退出所述保持模式并进入功能模式。

22.一种当在功能模式中时将数据写入到触发器的从锁存器的方法，其包括：

通过将保持控制信号(RET)驱动到逻辑低值且将保持控制信号(RETN)驱动到逻辑高值而进入所述功能模式；

通过将时钟信号(CKT)驱动到逻辑低电平且通过将时钟信号(CKZ)驱动到逻辑高电平而停用数据从主锁存器到所述从锁存器的传送，其中时钟信号(CKT)及(CKZ)停用数据从主锁存器的输出(MLO)到传送门的输出(QN)的传送；

将所述从锁存器的第二数据位(D2)驱动到二进制逻辑电平，其中所述从锁存器经配置以接收所述传送门的所述输出(QN)、第二数据位(D2)、所述时钟信号(CKT)、所述时钟信号(CKT)的二进制逻辑补数信号(CLKZ)、所述保持控制信号(RET)、所述保持控制信号(RET)的二进制逻辑补数信号(RETN)、从控制信号(SS)及所述从控制信号(SS)的二进制逻辑补数信号(SSN)，其中所述时钟信号(CKT)、所述二进制逻辑补数信号(CLKZ)、所述保持控制信号(RET)、所述二进制逻辑补数信号(RETN)、所述从控制信号(SS)及所述二进制逻辑补数信号(SSN)确定在所述从锁存器中锁存所述传送门的所述输出(QN)还是所述第二数据位(D2)；

通过将所述从控制信号(SS)驱动到逻辑高值且将所述从控制信号(SS)驱动到逻辑低值而将所述第二数据位(D2)写入到所述触发器的所述从锁存器中；

通过将所述从控制信号(SS)驱动到逻辑低值且将所述从控制信号(SS)驱动到逻辑高值而将所述第二数据位(D2)锁存到所述触发器的所述从锁存器中；

允许所述时钟信号(CKT)及所述时钟信号(CKZ)双态切换。