JPH0263164A - Ｃｍｏｓゲートアレイの半導体集積回路 - Google Patents
Ｃｍｏｓゲートアレイの半導体集積回路Info
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- JPH0263164A JPH0263164A JP63214212A JP21421288A JPH0263164A JP H0263164 A JPH0263164 A JP H0263164A JP 63214212 A JP63214212 A JP 63214212A JP 21421288 A JP21421288 A JP 21421288A JP H0263164 A JPH0263164 A JP H0263164A
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- channel
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- 238000010276 construction Methods 0.000 abstract 1
- 238000009792 diffusion process Methods 0.000 description 8
- 238000010586 diagram Methods 0.000 description 6
- 238000003491 array Methods 0.000 description 3
- 230000015654 memory Effects 0.000 description 2
- 238000005094 computer simulation Methods 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/118—Masterslice integrated circuits
- H01L27/11803—Masterslice integrated circuits using field effect technology
- H01L27/11807—CMOS gate arrays
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- Design And Manufacture Of Integrated Circuits (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野コ
本発明は半導体集積回路に関し、特にＣＭＯＳゲートア
レイのランダムアクセスメモリに関する。
レイのランダムアクセスメモリに関する。
［従来の技術］
従来ＣＭ、ＯＳゲートアレイでは論理回路を構成するこ
とが多く、ＲＡＭ（ランダムアクセスメモリ）はあまり
使用されていなかった。−船釣にＣＭＯＳゲートアレイ
では第４図に示すような基本セルがアレイ状に並べられ
ており、この基本セルを使用してナンド（ＮＡＮＤ）ゲ
ートやフリップフロップなどが構成されていた。またＣ
ＭＯＳゲートアレイにＲＡＭ専用の基本セルを組み込ん
だ製品も各社より発売されてきたが、ＲＡＭの容量と使
用可能ゲート数が固定となってしまうので、ユーザーの
要求に対して一致しない場合が多く無駄が多かった。
とが多く、ＲＡＭ（ランダムアクセスメモリ）はあまり
使用されていなかった。−船釣にＣＭＯＳゲートアレイ
では第４図に示すような基本セルがアレイ状に並べられ
ており、この基本セルを使用してナンド（ＮＡＮＤ）ゲ
ートやフリップフロップなどが構成されていた。またＣ
ＭＯＳゲートアレイにＲＡＭ専用の基本セルを組み込ん
だ製品も各社より発売されてきたが、ＲＡＭの容量と使
用可能ゲート数が固定となってしまうので、ユーザーの
要求に対して一致しない場合が多く無駄が多かった。
［発明が解決しようとする問題点］
そこでＣＭＯＳゲートアレイの基本セルを使用してＲＡ
Ｍを構成すれば、搭載されているトランジスタをより有
効に利用でき、使用効率が大幅に向上する。第６図にＲ
ＡＭの基本回路の一例を示す。図中１０’〜１１′はＰ
チャンネル型ＭＯＳトランジスタ、２０′〜２３′はＮ
チャンネル型ＭＯＳ）ランジスタで、トランジスタ１０
′と２０′及び１１′と２１′でインバータ３０’、３
１′が構成されている。またトランジスタ２２′２３′
はＮチャンネル型のトランスファゲートであり、セレク
ト信号４２’、４３′の信号によってオン／オフし、そ
のメモリセルのデータの読み出し、書き込みをコントロ
ールしている。端子４０’、４１’はデイジット線への
接続端子である。
Ｍを構成すれば、搭載されているトランジスタをより有
効に利用でき、使用効率が大幅に向上する。第６図にＲ
ＡＭの基本回路の一例を示す。図中１０’〜１１′はＰ
チャンネル型ＭＯＳトランジスタ、２０′〜２３′はＮ
チャンネル型ＭＯＳ）ランジスタで、トランジスタ１０
′と２０′及び１１′と２１′でインバータ３０’、３
１′が構成されている。またトランジスタ２２′２３′
はＮチャンネル型のトランスファゲートであり、セレク
ト信号４２’、４３′の信号によってオン／オフし、そ
のメモリセルのデータの読み出し、書き込みをコントロ
ールしている。端子４０’、４１’はデイジット線への
接続端子である。
第６図の回路を第４図に示すような基本セルを使用して
構成しようとすると、第６図の回路で使用するトランジ
スタ数がＮチャンネル型ＭＯＳ）ランジスタが４個なの
に対し、Ｐチャンネル型ＭＯ５）ランジスタが２個であ
り、一方策４図の基本セルでは第５図にその等価回路を
示すようにＮチャンネル型、Ｐチャンネル型ＭＯＳ）ラ
ンジスタそれぞれ２個ずつであるので、最低２個の基本
セルが必要となってしまう。そのためトランジスタの使
用効率が低下し、大容量のＲＡＭをＣＭＯＳゲートアレ
イで構成しようとすると非常に不利になるという欠点が
あった。
構成しようとすると、第６図の回路で使用するトランジ
スタ数がＮチャンネル型ＭＯＳ）ランジスタが４個なの
に対し、Ｐチャンネル型ＭＯ５）ランジスタが２個であ
り、一方策４図の基本セルでは第５図にその等価回路を
示すようにＮチャンネル型、Ｐチャンネル型ＭＯＳ）ラ
ンジスタそれぞれ２個ずつであるので、最低２個の基本
セルが必要となってしまう。そのためトランジスタの使
用効率が低下し、大容量のＲＡＭをＣＭＯＳゲートアレ
イで構成しようとすると非常に不利になるという欠点が
あった。
［発明の従来技術に対する相違点］
上述したように従来のＲＡＭ回路構成ではゲートアレイ
の基本セル（トランジスタ）を有効に使用できないので
、大容量のＲＡＭを構成するのが難しいのに対し、本発
明は基本セルのトランジスタをより有効に利用できるよ
うにデイジット（データ）線につながるトランスファゲ
ートを一万をＮチャンネル型ＭＯＳ）ランジスタて構成
し、他方をＰチャンネル型ＭＯＳ）ランジスタで構成す
るという相違点を有する。
の基本セル（トランジスタ）を有効に使用できないので
、大容量のＲＡＭを構成するのが難しいのに対し、本発
明は基本セルのトランジスタをより有効に利用できるよ
うにデイジット（データ）線につながるトランスファゲ
ートを一万をＮチャンネル型ＭＯＳ）ランジスタて構成
し、他方をＰチャンネル型ＭＯＳ）ランジスタで構成す
るという相違点を有する。
［問題点を解決するための手段］
本発明の要旨はＰチャンネル型トランジスタとＮチャン
ネル型トランジスタとで構成されるＣＭＯＳゲートアレ
イ半導体集積回路において、Ｐチャンネル型トランジス
タとＮチャンネル型トランジスタとでそれぞれ構成され
る第１及び第２インバータの入力端子と出力端子と互い
に接続されてラッチ回路を構成し、前記第１及び第２の
インバータの出力端子にＰチャンネル型トランジスタと
Ｎチャンネル型トランジスタとで構成されるトランスフ
ァゲートがそれぞれ接続されてランダムアクセスメモリ
セルを構成したことである。
ネル型トランジスタとで構成されるＣＭＯＳゲートアレ
イ半導体集積回路において、Ｐチャンネル型トランジス
タとＮチャンネル型トランジスタとでそれぞれ構成され
る第１及び第２インバータの入力端子と出力端子と互い
に接続されてラッチ回路を構成し、前記第１及び第２の
インバータの出力端子にＰチャンネル型トランジスタと
Ｎチャンネル型トランジスタとで構成されるトランスフ
ァゲートがそれぞれ接続されてランダムアクセスメモリ
セルを構成したことである。
［実施例］
第１図は本発明の一実施例に係るＲＡＭ基本回路例であ
る。図中１０〜１２はＰチャンネル型ＭＯＳ）ランジス
タ、２０〜２２はＮチャンネル型ＭＯＳ）ランジスタで
、３０．３１はトランジスタ１０．２０及びトランジス
タ１１．２１より構成されるインバータであり互いに入
力端子、出力端子が接続されラッチ（保持）回路を構成
している。またトランジスタ１２．２２はそれぞれＰチ
ャンネル型ＭＯ５）ランジスタ、Ｎチャンネル型ＭＯＳ
トランジスタで、ラッチ回路とデイジット線を接続する
トランスファゲートとなっておりトランジスタ１２．２
２のゲート端子４３．４２はＲＡ Ｍセルのセレクト（
選択）信号端子である。
る。図中１０〜１２はＰチャンネル型ＭＯＳ）ランジス
タ、２０〜２２はＮチャンネル型ＭＯＳ）ランジスタで
、３０．３１はトランジスタ１０．２０及びトランジス
タ１１．２１より構成されるインバータであり互いに入
力端子、出力端子が接続されラッチ（保持）回路を構成
している。またトランジスタ１２．２２はそれぞれＰチ
ャンネル型ＭＯ５）ランジスタ、Ｎチャンネル型ＭＯＳ
トランジスタで、ラッチ回路とデイジット線を接続する
トランスファゲートとなっておりトランジスタ１２．２
２のゲート端子４３．４２はＲＡ Ｍセルのセレクト（
選択）信号端子である。
以上の回路構成にすることによって１ビツトのＲＡＭセ
ルを構成するトランジスタ数はＰチャンネル型／Ｎチャ
ンネル型ＭＯＳ）ランジスタそれぞれ３個ずつとなり第
４図のような基本セル１゜５個で１ビツトのＲＡＭセル
が構成可能となり、より大容量のＲＡＭを構成すること
ができる様になる。また、もしＣＭＯＳゲートアレイの
基本セルがＰチャンネル型／Ｎチャンネル型ＭＯ５）ラ
ンジスタそれぞれ３個ずつで構成されている場合にはち
ょうど１セルで１ビツトが構成できることになる。
ルを構成するトランジスタ数はＰチャンネル型／Ｎチャ
ンネル型ＭＯＳ）ランジスタそれぞれ３個ずつとなり第
４図のような基本セル１゜５個で１ビツトのＲＡＭセル
が構成可能となり、より大容量のＲＡＭを構成すること
ができる様になる。また、もしＣＭＯＳゲートアレイの
基本セルがＰチャンネル型／Ｎチャンネル型ＭＯ５）ラ
ンジスタそれぞれ３個ずつで構成されている場合にはち
ょうど１セルで１ビツトが構成できることになる。
また第２図は本発明のＲＡＭ回路を使用してＲＡＭを構
成した場合の回路図であるが、読み出し回路やアドレス
デコーダ回路などは省略してあり、データの書込みの回
路部分のみの回路図である。
成した場合の回路図であるが、読み出し回路やアドレス
デコーダ回路などは省略してあり、データの書込みの回
路部分のみの回路図である。
第２図においてデータ入力端子に与えられた信号はバッ
ファ３２及びインバータ３３を通リディジット線４０．
４１に伝達され、デイジット線４０゜４１は互いに逆層
の信号が与えられる。今データとして低レベルをデータ
入力端子に与え、ＲＡＭセルのセレクト信号φ、Ｔにそ
れぞれ高レベル及び低レベルを与えるとＲＡＭセルへの
データ書込みが可能となり、デイジット線の信号がトラ
ンスファゲート１２．２２を通りインバータ３０，３１
に入力されデータが書き込まれる。
ファ３２及びインバータ３３を通リディジット線４０．
４１に伝達され、デイジット線４０゜４１は互いに逆層
の信号が与えられる。今データとして低レベルをデータ
入力端子に与え、ＲＡＭセルのセレクト信号φ、Ｔにそ
れぞれ高レベル及び低レベルを与えるとＲＡＭセルへの
データ書込みが可能となり、デイジット線の信号がトラ
ンスファゲート１２．２２を通りインバータ３０，３１
に入力されデータが書き込まれる。
本実施例のＲＡＭにおいてはトランスファゲートはＰチ
ャンネル型およびＮチャンネル型ＭＯＳトランジスタに
よって構成されるため上で述べたようにデータ入力端子
に低レベルが与えられる場合には非常に速くデータの書
込みができ、ＶＤＤ＝５ＶではＩｎｓ程度でデータの書
込みが完了する。しかしデータ入力端子に高レベルを与
えた場合、Ｎチャンネル型トランスファゲート２２には
高レベルが、Ｐチャンネル型トランスファゲート１２に
は低レベルが与えられる。ＭＯＳ）ランジスタのバック
ゲート特性によってインバータ３００Å力端子の電圧レ
ベルは下がり難く、データの書き込みにかかる時間が大
きくなってしまいＶＤＤ＝５Ｖで約２ｎｓ程度かかつて
しまう。
ャンネル型およびＮチャンネル型ＭＯＳトランジスタに
よって構成されるため上で述べたようにデータ入力端子
に低レベルが与えられる場合には非常に速くデータの書
込みができ、ＶＤＤ＝５ＶではＩｎｓ程度でデータの書
込みが完了する。しかしデータ入力端子に高レベルを与
えた場合、Ｎチャンネル型トランスファゲート２２には
高レベルが、Ｐチャンネル型トランスファゲート１２に
は低レベルが与えられる。ＭＯＳ）ランジスタのバック
ゲート特性によってインバータ３００Å力端子の電圧レ
ベルは下がり難く、データの書き込みにかかる時間が大
きくなってしまいＶＤＤ＝５Ｖで約２ｎｓ程度かかつて
しまう。
ゲートアレイの場合には使用できるＭＯＳ）ランジスタ
は基本セルのみであるのでトランジスタのＷ（チャンネ
ル幅）は、すべて同してあり、最適なトランジスタのＷ
を得られないため、上記の様な高レベルを書き込む場合
と低レベルを書き込む場合でスピードが大きく異なって
しまう。
は基本セルのみであるのでトランジスタのＷ（チャンネ
ル幅）は、すべて同してあり、最適なトランジスタのＷ
を得られないため、上記の様な高レベルを書き込む場合
と低レベルを書き込む場合でスピードが大きく異なって
しまう。
またＶＤＤ （電源電圧）を下げた場合、本実施例のＲ
ＡＭセルではデータの書込みができなくなってきて第１
図の回路で、全てのＮチャンネル型ＭＯＳ）ランジスタ
、Ｐチャンネル型ＭＯＳ）ランジスタを同じＷ（チャン
ネル幅）で構成した場合、ＶＤＤ＝３．７Ｖまでは動作
が可能であった。
ＡＭセルではデータの書込みができなくなってきて第１
図の回路で、全てのＮチャンネル型ＭＯＳ）ランジスタ
、Ｐチャンネル型ＭＯＳ）ランジスタを同じＷ（チャン
ネル幅）で構成した場合、ＶＤＤ＝３．７Ｖまでは動作
が可能であった。
しかしより低い電源電圧で動作可能とするためには第１
図のインバータ３０のスレッシュホールド電圧を下げ、
インバータ３１のスレッシュホールド電圧を上げればよ
い。そのためには通常はトランジスタのＷ（チャンネル
幅）の比（Ｐチャンネル型／Ｎチャンネル型ＭＯ５）ラ
ンジスタの比）を変えればよい。
図のインバータ３０のスレッシュホールド電圧を下げ、
インバータ３１のスレッシュホールド電圧を上げればよ
い。そのためには通常はトランジスタのＷ（チャンネル
幅）の比（Ｐチャンネル型／Ｎチャンネル型ＭＯ５）ラ
ンジスタの比）を変えればよい。
コンピュータによるシュミレーションでは、第１図のイ
ンバータ３０．３１のＷ（チャンネル幅）の比を、それ
ぞれ１：１．２及び１． ２： １ （Ｐチャンネル
型ＭＯＳ）ランジスタのＷ：Ｎチャンネル型ＭＯＳ）ラ
ンジスタのＷ）にすると、ＶＤＤ（電源電圧）＝３．４
Ｖまで動作可能となり、動作マージンを拡大することが
できる。
ンバータ３０．３１のＷ（チャンネル幅）の比を、それ
ぞれ１：１．２及び１． ２： １ （Ｐチャンネル
型ＭＯＳ）ランジスタのＷ：Ｎチャンネル型ＭＯＳ）ラ
ンジスタのＷ）にすると、ＶＤＤ（電源電圧）＝３．４
Ｖまで動作可能となり、動作マージンを拡大することが
できる。
第３図にＭＯＳ）ランジスタのレイアウト例を示す。図
中４，４″は拡散層を、５，５′はポリシリゲートであ
り実線は配線、黒丸（・）は拡散層と配線を結ぶコンタ
クトホールを表している。
中４，４″は拡散層を、５，５′はポリシリゲートであ
り実線は配線、黒丸（・）は拡散層と配線を結ぶコンタ
クトホールを表している。
図中ａは拡散層に対して多数のコンタクトを取った場合
、ｂは１個ずつしかコンタクトを取らなかった場合であ
る。一般にＭＯＳ）ランジスタの拡散層のρＳ（層抵抗
）は５０Ω〜１００Ω／口程度と大きいので第３図ａ、
ｂの等価的なＷ（チャンネル幅）を比べるとＷ＝３
０μｍではｂの方が約２０％程度も下がってしまう。
、ｂは１個ずつしかコンタクトを取らなかった場合であ
る。一般にＭＯＳ）ランジスタの拡散層のρＳ（層抵抗
）は５０Ω〜１００Ω／口程度と大きいので第３図ａ、
ｂの等価的なＷ（チャンネル幅）を比べるとＷ＝３
０μｍではｂの方が約２０％程度も下がってしまう。
従ってＣＭＯＳゲートアレイで、トランジスタのＷが変
えられないとしても第３図に示すように拡散層とのコン
タクトの取り方によって、等価的な〜Ｖをある程度まで
下げることができるので、前に述べたように第１図のイ
ンバータ３０．３１のスレッシュホールド電圧を変え、
動作マージンをある程度まで拡大することができる。
えられないとしても第３図に示すように拡散層とのコン
タクトの取り方によって、等価的な〜Ｖをある程度まで
下げることができるので、前に述べたように第１図のイ
ンバータ３０．３１のスレッシュホールド電圧を変え、
動作マージンをある程度まで拡大することができる。
［発明の効果］
以上説明したように本発明はデイジット線につながるト
ランスファゲートをＰチャンネル型ＭＯＳトランジスタ
、Ｎチャンネル型ＭＯＳ）ランジスタ構成することによ
って、ＣＭＯＳゲートアレイの基本セルを有効に利用し
て大言用量のＲＡＭを構成することができる。
ランスファゲートをＰチャンネル型ＭＯＳトランジスタ
、Ｎチャンネル型ＭＯＳ）ランジスタ構成することによ
って、ＣＭＯＳゲートアレイの基本セルを有効に利用し
て大言用量のＲＡＭを構成することができる。
第１図は本発明の一実施例のＲＡＭ基本回路を示す回路
図、第２図はＲＡＭの回路例を示す回路図、第３図はト
ランジスタのコンタクトの取り方の例を示す平面図、第
４図はＣＭＯＳゲートアレイの基本セルのレイアウト例
を示す平面図、第５図は第４図の基本セルの等価回路図
、第６図は従来のＲＡＭの基本回路を示す回路図である
。 ４０′ ４２゜ ４１′ ４３ φ ・デイジット線への端子、 ・セレクト信号端子。 １ ・ φ ・ ・ ２・ψ書舎 ３〜３゛・ ４．４′ Φ ５、５′ ・ ・Ｐ１拡散層、 ・Ｎ＋拡散層、 ・ポリシリゲート、 ・拡散層、 ・ポリシリゲート、 １０〜１２゜ １０’、１１’ ・・・・・Ｐチャンネル型ＭＯＳト
ランジスタ、 ２０〜２２゜ ２０′〜２３′ ・・・・・Ｎチャンネル型ＭＯＳトラ
ンジスタ、 ３０．３１゜
図、第２図はＲＡＭの回路例を示す回路図、第３図はト
ランジスタのコンタクトの取り方の例を示す平面図、第
４図はＣＭＯＳゲートアレイの基本セルのレイアウト例
を示す平面図、第５図は第４図の基本セルの等価回路図
、第６図は従来のＲＡＭの基本回路を示す回路図である
。 ４０′ ４２゜ ４１′ ４３ φ ・デイジット線への端子、 ・セレクト信号端子。 １ ・ φ ・ ・ ２・ψ書舎 ３〜３゛・ ４．４′ Φ ５、５′ ・ ・Ｐ１拡散層、 ・Ｎ＋拡散層、 ・ポリシリゲート、 ・拡散層、 ・ポリシリゲート、 １０〜１２゜ １０’、１１’ ・・・・・Ｐチャンネル型ＭＯＳト
ランジスタ、 ２０〜２２゜ ２０′〜２３′ ・・・・・Ｎチャンネル型ＭＯＳトラ
ンジスタ、 ３０．３１゜
Claims (1)
- Ｐチャンネル型トランジスタとＮチャンネル型トラン
ジスタとで構成されるＣＭＯＳゲートアレイ半導体集積
回路において、Ｐチャンネル型トランジスタとＮチャン
ネル型トランジスタとでそれぞれ構成される第１及び第
２インバータの入力端子と出力端子と互いに接続されて
ラッチ回路を構成し、前記第１及び第２のインバータの
出力端子にＰチャンネル型トランジスタとＮチャンネル
型トランジスタとで構成されるトランスファゲートがそ
れぞれ接続されてランダムアクセスメモリセルを構成し
たことを特徴とするＣＭＯＳゲートアレイ半導体集積回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63214212A JPH0263164A (ja) | 1988-08-29 | 1988-08-29 | Ｃｍｏｓゲートアレイの半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63214212A JPH0263164A (ja) | 1988-08-29 | 1988-08-29 | Ｃｍｏｓゲートアレイの半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0263164A true JPH0263164A (ja) | 1990-03-02 |
Family
ID=16652081
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63214212A Pending JPH0263164A (ja) | 1988-08-29 | 1988-08-29 | Ｃｍｏｓゲートアレイの半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0263164A (ja) |
-
1988
- 1988-08-29 JP JP63214212A patent/JPH0263164A/ja active Pending
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