CN111247635B - 针对cad至硅背侧图像对准的可见对准标记/界标 - Google Patents

针对cad至硅背侧图像对准的可见对准标记/界标 Download PDF

Info

Publication number
CN111247635B
CN111247635B CN201880067255.6A CN201880067255A CN111247635B CN 111247635 B CN111247635 B CN 111247635B CN 201880067255 A CN201880067255 A CN 201880067255A CN 111247635 B CN111247635 B CN 111247635B
Authority
CN
China
Prior art keywords
active
reference standard
cell
integrated circuit
oxide semiconductor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201880067255.6A
Other languages
English (en)
Other versions
CN111247635A (zh
Inventor
M·D·阿尔斯顿
H·布那利姆
L·Z·V·恩德里纳尔
M·S·A·玛拉布里
L·兰加纳坦
R·F·A·G·萨勒姆
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Qualcomm Inc
Original Assignee
Qualcomm Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Qualcomm Inc filed Critical Qualcomm Inc
Publication of CN111247635A publication Critical patent/CN111247635A/zh
Application granted granted Critical
Publication of CN111247635B publication Critical patent/CN111247635B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/544—Marks applied to semiconductor devices or parts, e.g. registration marks, alignment structures, wafer maps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/22—Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities
    • H01L21/225—Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities using diffusion into or out of a solid from or into a solid phase, e.g. a doped oxide layer
    • H01L21/2251—Diffusion into or out of group IV semiconductors
    • H01L21/2252—Diffusion into or out of group IV semiconductors using predeposition of impurities into the semiconductor surface, e.g. from a gaseous phase
    • H01L21/2253—Diffusion into or out of group IV semiconductors using predeposition of impurities into the semiconductor surface, e.g. from a gaseous phase by ion implantation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28158—Making the insulator
    • H01L21/28167—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation
    • H01L21/28185—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation with a treatment, e.g. annealing, after the formation of the gate insulator and before the formation of the definitive gate conductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28158—Making the insulator
    • H01L21/28167—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation
    • H01L21/28194—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation by deposition, e.g. evaporation, ALD, CVD, sputtering, laser deposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823487—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of vertical transistor structures, i.e. with channel vertical to the substrate surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/10—Measuring as part of the manufacturing process
    • H01L22/12—Measuring as part of the manufacturing process for structural parameters, e.g. thickness, line width, refractive index, temperature, warp, bond strength, defects, optical inspection, electrical measurement of structural dimensions, metallurgic measurement of diffusions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/20—Sequence of activities consisting of a plurality of measurements, corrections, marking or sorting steps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/30—Structural arrangements specially adapted for testing or measuring during manufacture or treatment, or specially adapted for reliability measurements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42364—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity
    • H01L29/42368—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity the thickness being non-uniform
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4983—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET with a lateral structure, e.g. a Polysilicon gate with a lateral doping variation or with a lateral composition variation or characterised by the sidewalls being composed of conductive, resistive or dielectric material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H01L29/511—Insulating materials associated therewith with a compositional variation, e.g. multilayer structures
    • H01L29/512—Insulating materials associated therewith with a compositional variation, e.g. multilayer structures the variation being parallel to the channel plane
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66613—Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation
    • H01L29/66621—Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation using etching to form a recess at the gate location
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
    • H01L29/7834—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's with a non-planar structure, e.g. the gate or the source or the drain being non-planar
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H01L27/118—Masterslice integrated circuits
    • H01L27/11803—Masterslice integrated circuits using field effect technology
    • H01L27/11807—CMOS gate arrays
    • H01L2027/11868—Macro-architecture
    • H01L2027/11874—Layout specification, i.e. inner core region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/30—Structural arrangements specially adapted for testing or measuring during manufacture or treatment, or specially adapted for reliability measurements
    • H01L22/34—Circuits for electrically characterising or monitoring manufacturing processes, e. g. whole test die, wafers filled with test structures, on-board-devices incorporated on each die, process control monitors or pad structures thereof, devices in scribe line
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/544—Marks applied to semiconductor devices or parts
    • H01L2223/54426—Marks applied to semiconductor devices or parts for alignment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H01L27/118—Masterslice integrated circuits
    • H01L27/11803—Masterslice integrated circuits using field effect technology
    • H01L27/11807—CMOS gate arrays
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate

Abstract

金属氧化物半导体(MOS)集成电路(IC)具有多个不同单元尺寸的基准标准单元。不同单元尺寸不均等地被利用。多个基准标准单元被放置为具有从统一的整体放置图案的随机偏移。基准标准单元中的每一个基准标准单元具有至少四个功率轨和各种有源区域集。功率轨在第一方向上延伸。有源区域被提供以与功率轨相邻，但与触点和互连件断开连接，并且因此不会从功率轨汲取功率。相反，有源区域是不相交的且共线的，由此创建在非有源区域的间隔之中的有源区域岛。这些非有源区域更容易允许电磁辐射穿过，由此允许对于即使具有7纳米特征尺寸的CAD至硅背侧图像对准，MOS基准标准单元是可见的。

Description

针对CAD至硅背侧图像对准的可见对准标记/界标
相关申请的交叉引用
本申请要求于2017年10月17日提交的题为“VISIBLE ALIGNMENT MARKERS/LANDMARKS FOR CAD-TO-SILICON BACKSIDE IMAGE ALIGNMENT”的美国临时申请序列号62/573,556以及于2018年3月6日提交的题为“VISIBLE ALIGNMENT MARKERS/LANDMARKS FORCAD-TO-SILICON BACKSIDE IMAGE ALIGNMENT”的美国专利申请号15/913,784的优先权，其全部内容通过引用明确地并入本文。
技术领域
本公开总体上涉及半导体设计，并且更具体地涉及针对计算机辅助设计(CAD)至硅背侧图像对准的有源硅衬底上的可见对准标记。
背景技术
激光电压成像(LVI)和激光电压探测(LVP)是基于激光的电压和定时波形获取技术，其被用于执行对倒装式芯片集成电路(IC)的故障分析、或被用于对IC中的故障进行定位。LVP工具CAD对准工艺包括使用空气隙透镜在非常低的倍率处的粗略的三点对准，接着是使用固体浸没透镜(SIL)在非常高的倍率处的精细的CAD对准。SIL是弹簧加载透镜，其可以与IC的硅衬底背侧直接接触，以用于高分辨率成像(例如，LVI、激光扫描显微镜(LSM)图像)。但是，由于SIL的弹簧本质，当SIL首次与硅衬底接触时、或无论何时SIL移位至其他位置时，LSM图像可能相对于CAD稍微偏离。在10nm和更小的IC技术中，随着密度的增加和特征尺寸的减小，当前的电气故障隔离(EFI)工具(例如，LVP)正达到图像分辨率的极限，由于将一个特征与另一特征区分开变得很艰难，这因此转化成了CAD到图像对准的问题。因此，存在对在10nm和更小的IC技术中的可见对准标记的需要，以用于在针对EFI的IC的LVP测量期间进行精确的局部CAD至硅导引(navigation)或对准，来确保正确的标准单元或信号正被探测。
发明内容
以下呈现了一个或多个方面的简化发明内容，以提供对这些方面的基本理解。该发明内容不是所有预期方面的详尽概述，并且既不旨在标识所有方面的关键或重要要素，也不旨在描绘任何或所有方面的范围。其唯一目的是以简化形式呈现一个或多个方面的一些概念，作为稍后呈现的更详细描述的序言。
在10nm和更小的IC技术中，随着密度的增加和特征尺寸的减小，当前的EFI工具(例如，LVP)正达到图像分辨率的极限，由于将一个特征与另一特征区分开变得很艰难，这导致了CAD到图像对准的问题。因此，存在对在10nm和更小的IC技术中使用可见的对准标记的需要，以用于针对EFI的IC的LVP测量期间进行精确的局部CAD至硅对准，来确保正确的标准单元或信号正被探测。应当注意，尽管本文提供的一些特定示例针对7nm IC技术，但是本文所讨论的概念可以适用于所有先进的工艺技术，包括10nm、8nm、6nm、4nm及以下。
在本公开的一个方面，公开了具有多个基准标准单元的金属氧化物半导体(MOS)IC。多个基准标准单元包括多个不同的单元尺寸。不同的单元尺寸在多个基准标准单元之中不均等地利用。多个基准标准单元被放置为具有与统一的全局放置图案的随机偏移，以促进MOS IC中的基准标准单元的标识，并且允许在MOS IC的扫描图像和CAD图像之间对准。
MOS基准标准单元包括至少四个功率轨，其跨IC在第一方向上延伸。至少四个功率轨被耦合到第一电压源或不同于第一电压源的第二电压源。一个或多个有源区域集与功率轨中的每个功率轨相邻。有源区域中的每一个有源区域在第一方向上共线。有源区域中的至少一个有源区域包括至少两个不相交的有源区域。有源区域中的每一个有源区域与触点和互连件断开连接，因此不会从功率轨汲取功率或向功率轨排送功率。然而，不相交的有源区域创建在非有源区域的间隔之间的有源区域岛。这些非有源区域更容易允许电磁辐射通过，从而允许基准标准单元对即使具有小于10nm特征尺寸的CAD至硅背侧图像对准也是可见的。
在本公开的一个方面，公开了在MOS IC中放置多个基准标准单元的方法。该方法包括：确定用于放置多个基准标准单元的MOS IC的区域。该区域具有x方向和y方向。该方法还包括：从x方向上的非基准标准单元与多个基准标准单元中的一个基准标准单元之间的最大距离的二分之一，减去x方向上的抖动范围，来生成x方向半步进距离。该方法还包括：从y方向上的非基准标准单元与多个基准标准单元中的一个基准标准单元之间的的最大距离的二分之一，减去y方向上的抖动范围，来生成y方向半步进距离。该方法还包括：确定x方向上的随机抖动和y方向上的随机抖动。x方向上的随机抖动的范围是x方向上的抖动范围的负二分之一到正二分之一倍。类似地，y方向上的随机抖动范围是y方向上的抖动范围的负二分之一到正二分之一倍。该方法还包括：通过相继地向两倍的x方向半步进距离添加x方向上的随机抖动来步进通过区域的x方向，以确定在x方向上的多个放置位置。该方法进一步包括：通过相继地向两倍的y方向半步进距离添加y方向上的随机抖动来步进通过区域的y方向，以确定在y方向上的多个放置位置。该方法包括：将多个基准标准单元基于在x方向上的多个放置位置和在y方向上的多个放置位置而放置在一定位置处。
为了实现前述和相关目的，一个或多个方面包括下文中充分描述并且在权利要求中特别指出的特征。以下描述和附图详细阐述了一个或多个方面的某些例示性特征。然而，这些特征仅指示可以采用各个方面的原理的各种方式中的几种方式，并且该描述旨在包括所有这些方面及其等同物。
附图说明
图1A图示了用于执行CAD至硅背侧图像对准工艺的常规LVP/LVI系统设置。
图1B图示了图1A的LVP/LVI系统的一部分和LSM图像的获取。
图2图示了7nm工艺技术内有源层中的位置的示例性布局。
图3A和图3B是图示了标准单元内的各个层的侧视图的图。
图4A和图4B图示了示例性MOS基准标准单元IC。
图5A和图5B图示了另一示例性MOS基准标准单元IC。
图6A和图6B图示了又一示例性MOS基准标准单元IC。
图7A和图7B图示了再一示例性MOS基准标准单元IC。
图8图示了在IC布局内的通过装置实现CAD放置工具的MOS标准基准单元的典型放置。
图9图示了具有在x方向和y方向上的抖动的IC中的MOS标准基准单元的放置的一个示例。
图10A-图10D图示了IC内的MOS标准基准单元的不同示例性放置图案。
图11图示了在MOS IC中放置多个基准标准单元的示例性方法的流程图。
具体实施方式
以下结合附图阐述的具体实施方式旨在作为各种配置的描述，并且并非旨在表示可以实践本文描述的概念的唯一配置。具体实施方式包括特定细节，以提供对各种概念的透彻理解。然而，对于本领域技术人员将显而易见的是，可以在没有这些具体细节的情况下实践这些概念。在一些实例中，众所周知的结构和组件以框图形式示出，以避免使这些概念模糊。
现在将参考各种设备和方法来呈现半导体系统的若干方面。这些设备和方法将通过各种框、组件、电路、工艺、算法等(统称为“要素”)在下面的具体实施方式中进行描述，并在附图中进行图示。这些要素可以使用电子硬件、计算机软件或其任意组合来实现。将这些要素实现为硬件还是软件取决于特定的应用和施加在整个系统上的设计约束。
LVI和LVP是基于激光的电压和定时波形获取技术，其可以用于对倒装式芯片IC执行故障分析、或对IC中的故障进行定位。使用LVP技术，IC的内部信号的定时数据可以通过倒装式芯片器件上的硅背侧而从IC中的P-N结直接测量为波形。LVP技术可以使用CAD对准工具将IC衬底的激光扫描图像与芯片设计布局对准和同步，以导引到用于探测的兴趣点。
图1A图示了用于执行CAD至硅背侧图像对准工艺的常规LVP/LVI系统100设置。图1B图示了常规LVP/LVI系统100的一部分和LSM图像的获取。通常，为了执行LVI/LVP，待分析的器件104被解封装以便暴露硅衬底106的背侧108。硅衬底106可以使用背侧机械打薄工具来机械打薄。经打薄的器件104然后安装在可移动台上并且连接到被称为自动测试设备(ATE)刺激102的电刺激源。在已经执行硅衬底106打薄之后，信号测量可以通过器件104的背侧108来执行。利用提供给LVP作为参考的触发脉冲，正被探测的器件104可以使用重复的测试图案进行电刺激。
来自激光器114的激光束112可以经由高倍率SIL 110扫描硅衬底106的背侧108，并且可以被反射回116到光检测器118。激光束112可以聚焦到硅衬底106的有源层上，使得反射束116可以提供经扫描的硅衬底106的有源区域的物理细节作为LSM图像132。同时，在该扫描期间，反射光束116可以由硅衬底106的经扫描的区域中的每个晶体管上的信号进行调制。激光的反射束116的高频分量120可以被供应给频谱分析仪(SA)124的输入，频谱分析仪124可以被调谐到特定频率。SA 124可以提供LVI图像122，LVI图像122可以提供关于在频域中的激光器的反射束116的信息。如图1A所示，在一些情况下，激光的反射束116的高频分量120可以被供应给示波器126，以提供时域中的信息作为LVP波形128。如果晶体管以目标特定频率进行切换，则该晶体管在LVI图像122中突出显示，从而在覆盖到LSM图像132时创建目标切换频率的空间图130。执行LVP/LVI测量的用户可以一眼看到该视场(FOV)中的晶体管是否与预期的切换行为匹配。一旦标识出可疑晶体管，另外的信息可以使用LVP来收集。
如图1A、图1B中所示的LVP工具CAD对准工艺包括：使用低倍率、空气隙透镜的粗略的、三点对准，接着是在非常高倍率的SIL 110处的精细CAD对准(例如，将LVI图像122覆盖到LSM图像132上来创建目标切换频率的空间图130)。SIL 110是弹簧加载透镜，其与硅衬底106的背侧108直接接触以用于高分辨率成像(例如，LVI图像122、LSM图像132)。然而，由于SIL 110的弹簧本质，当SIL首先与硅衬底106接触时、或无论何时SIL移位到不同位置时，LSM图像132可能相对于CAD稍微偏离。在10nm及更小的技术中，如果缺少可以帮助LVI图像122或LSM图像132定向的独特特征/可见对准标记，则这种偏移可能会在执行CAD至硅对准中产生问题。硅衬底有源层中的可见对准标记可以被用于不同EFI工具(例如，LVP、动态激光刺激(DLS)和IR发射(IREM)工具)的CAD至硅对准。
特别地，在7nm和更小的工艺技术中，随着密度的增加和特征尺寸的减小，当前的EFI工具正达到图像分辨率的极限，由于将一个特征与另一特征区分开变得很艰难，这可能因此转化为CAD到图像对准的问题。例如，特征尺寸已从10nm显著减小到9nm、8nm、7nm、6nm和5nm。例如，在7nm工艺中，以下所述的技术可以被实现来确保特征的可见性。因此，存在对在7nm和更小的技术中的可见对准标记的需要，以用于在针对EFI的IC的LVP测量期间进行的CAD至硅的精确局部对准，来确保正确的单元或信号正被探测。
应当注意，尽管本文在图2、图4A、图4B、图5A、图5B、图6A、图6B、图7A和图7B中提供的特定示例是针对7nm工艺技术，但是本文讨论的概念可以适用于所有先进工艺技术，包括9nm、8nm、7nm、6nm和5nm。
图2图示了7nm工艺技术内有源层中的位置的示例性布局。在一个示例性布局中，可以使漫射在有源层中不连续，这允许下面描述的来自金属0(M0)结构的反射，由此允许CAD到图像对准。更具体地，由于在9nm、8nm、7nm、6nm和5nm中的布局设计规则受到更多限制，因此MOS标准基准单元IC的布局设计可能不具有在漫射多边形之间的大的空间(MOS标准基准单元IC可以还被称为MOS标准基准单元)。相反，MOS标准基准单元可以具有小的漫射岛，其具有大的非有源区域。如以下进一步详细解释的，漫射岛小且稀疏，使得MOS标准基准单元的非有源区域被视为非基准标准单元的漫射中的开口，并且由此允许来自M0金属层的激光束的反射。
更具体地，图2是图示了示例MOS标准基准单元IC 200的平面图的示例图，MOS标准基准单元IC 200包括在p型衬底206(例如，硅衬底)上形成的第一部分202、第二部分204、第三部分208和第四部分210。MOS标准基准单元IC 200具有跨IC在第一方向上延伸的至少四个功率轨。在该示例中，MOS标准基准单元IC 200包括五个功率轨20PR1、20PR2、20PR3、20PR4、20PR5，其均在第一方向上延伸。MOS标准基准单元IC 200也可以是7nm标准单元。附加地，存在八个有源区域集20AR1、20AR2、20AR3、20AR4、20AR5、20AR6、20AR7、20AR8。该示例是MOS标准基准单元最高和最宽的，因为MOS标准基准单元IC 200的宽度为17个放置网格，高度为4个标准单元行(网格可以是x方向上的标准单元布局的单位，且标准单元行可以是y方向上的标准单元布局的单位)。20PR1、20PR2、20PR3、20PR4、20PR5均在与第一方向正交的第二方向上分离约220nm。如下面进一步详细说明的，八个有源区域集20AR1、20AR2、20AR3、20AR4、20AR5、20AR6、20AR7、20AR8与触点和互连件断开连接，因此未连接至五个功率轨20PR1、20PR2、20PR3、20PR4、20PR5。相反，如下面进一步详细解释的，MOS标准基准单元IC200被设计成在IC的LVP测量期间增加特征的可见性。因此，MOS标准基准单元IC 200不被设计成提供有源半导体组件，而是用作参考位置，该参考位置可以在LVP工具CAD对准工艺期间容易被标识。
功率轨20PR1被配置为向MOS标准基准单元IC 200的第一部分202提供负供应电压或接地(例如，Vss、地)。此外，有源区域集20AR1与功率轨20PR1相邻。在该示例中，有源区域集20AR1形成为沿MOS标准基准单元IC 200的整个宽度在第一方向上延伸的一个连续有源区域。更具体地，功率轨20PR1与该一个连续有源区域20AR1相邻。
功率轨20PR2被配置为向MOS标准基准单元IC 200的第一部分202和第二部分204提供正供应电压(例如，Vdd)。此外，有源区域集20AR2与功率轨20PR2的一侧相邻，并且有源区域集20AR3与功率轨20PR2的第二侧相邻。在该示例中，有源区域集20AR2形成为在功率轨20PR2的第一侧上的三个不相交的有源区域212、213、214。有源区域212、214均在IC的远端侧，远端侧在图2中示出为IC的左侧和右侧。更具体地，有源区域212在IC的一侧上，而有源区域214在IC的相对侧上。有源区域213在左侧与右侧之间的中央部分中，并且因此在有源区域212、214之间。
有源区域集20AR3也形成为在功率轨20PR2的与第一侧相对的第二侧上的三个不相交的有源区域216、217、218。三个不相交的有源区域216、217、218分离开小于300nm(例如，大约277nm)。有源区域216、217、218在第一方向上共线。有源区域216、218均在在IC的远端侧，远端侧在图2中被示出为IC的左侧和右侧。更具体地，有源区域216在IC的一侧上，而有源区域218在IC的相对侧上。有源区域217在左侧与右侧之间的中央部分中，并且因此在有源区域216、218之间。
功率轨20PR3被配置为向MOS标准基准单元IC 200的第二部分204和第三部分208提供负供应电压或接地(例如，Vss、地)。此外，有源区域集20AR4与功率轨20PR3的一侧相邻，并且有源区域集20AR5与功率轨20PR3的第二侧相邻。在该示例中，有源区域集20AR4形成为在功率轨20PR3的第一侧上的三个不相交的有源区域220、221、222。三个不相交的有源区域220、221、222分离开小于300nm(例如，大约277nm)。有源区域220、221、222在第一方向上共线。有源区域220、222均在IC的远端侧上，远端侧在图2中示出为IC的左侧和右侧。更具体地，有源区域220在IC的一侧上，而有源区域222在IC的相对侧上。有源区域221在左侧与右侧之间的中央部分中，并且因此在有源区域220、222之间。
有源区域集20AR5也形成为在功率轨20PR3的与第一侧相对的第二侧上的三个不相交的有源区域224、225、226。三个不相交的有源区域224、225、226可以分离开300nm(例如，大约277nm)。有源区域224、225、226在第一方向上共线。有源区域224、226均在IC的远端侧上，远端侧在图2中示出为IC的左侧和右侧。更具体地，有源区域224在IC的一侧上，而有源区域226在IC的相对侧上。有源区域225在左侧与右侧之间的中央部分中，并且因此在有源区域224、226之间。
功率轨20PR4被配置为向MOS标准基准单元IC 200的第三部分208和第四部分210提供正供应电压(例如，Vdd)。此外，有源区域集20AR6与功率轨20PR4的一侧相邻，并且有源区域集20AR7与功率轨20PR4的第二侧相邻。在该示例中，有源区域集20AR6形成为在功率轨20PR4的第一侧上的三个不相交的有源区域228、229、230。三个不相交的有源区域228、229、230分离开小于300nm(例如，大约277nm)。有源区域228、230在第一方向上共线。有源区域228、230均在IC的远端侧上，远端侧在图2中被示出为IC的左侧和右侧。更具体地，有源区域228在IC的一侧上，而有源区域230在IC的相对侧上。有源区域229在左侧与右侧之间的中央部分中，并且因此在有源区域228、230之间。
有源区域集20AR7也形成为在功率轨20PR4的与第一侧相对的第二侧上的三个不相交的有源区域232、233、234。三个不相交的有源区域232、233、234可以分离开小于300nm(例如，大约277nm)。有源区域232、233、234在第一方向上共线。有源区域232、234均在IC的远端侧上，远端侧在图2中被示出为IC的左侧和右侧。更具体地，有源区域232在IC的一侧上，而有源区域234在IC的相对侧上。有源区域233在左侧与右侧之间的中央部分中，并且因此在有源区域232、234之间。
功率轨20PR5被配置为向MOS标准基准单元IC 200的第四部分210提供负供应电压(例如，Vss、接地)。此外，有源区域集20AR8与功率轨20PR5相邻。在该示例中，有源区域集20AR8形成为沿MOS标准基准单元IC 200的整个宽度在第一方向上延伸的一个连续有源区域。更具体地，功率轨20PR5与该一个连续有源区域相邻。
如图2所示，有源区域212、216、220、224、228、232中的每一项沿第二方向对准，有源区域213、217、221、225、229、233中的每一项沿第二方向对准，并且有源区域214、218、222、226、230、234中的每一项沿第二方向对准(即，占据在x方向上的相同的网格)。此外，p型衬底206的不具有功率轨或有源区域的区域是非有源区域。例如，p型衬底206的在有源区域212与213之间、有源区域213与214之间、有源区域216与217之间、有源区域217与218之间、有源区域220与221之间、有源区域221与222之间、有源区域224与225之间、有源区域225与226之间、有源区域228与229之间、有源区域229与230之间、有源区域232与233之间、有源区域233与234之间、有源区域20AR1与功率轨20PR2之间、功率轨20PR2与功率轨20PR3之间、功率轨PR3与功率轨PR4之间以及功率轨20PR4与有源区域20AR8之间的区域分别是第一部分202、第二部分204、第三部分208和第四部分210的非有源区域238、240、242、244。因此，非有源区域238、240、242、244可以用于将MOS标准基准单元IC 200内的相邻有源区域电隔离和/或将相邻标准单元器件彼此电隔离。如下面进一步详细解释的，金属0(M0)结构(未完全示出)在非有源区域238、240、242、244之上提供。金属0(M0)互连件比有源区域20AR1、212、213、214、216、217、218、220、221、222、224、225、226、228、229、230、232、233、234、20AR8反射更多或基本上更多的电磁辐射/激光束。即，有源区域20AR1、20AR2、20AR3、20AR4、20AR5、20AR6、20AR7、20AR8阻挡电磁辐射。非有源区域238、240、242、244允许电磁辐射穿过，并且被M0互连件反射。第一部分202、第二部分204、第三部分208和第四部分210均相关于第二方向而相邻，使得MOS标准基准单元IC 200具有大约960nm的高度。在实现7nm工艺技术时，非有源区域238、240、242、244的组合结合上不相交的有源区域集20AR2、20AR3、20AR4、20AR5、20AR6、20AR7之间的间隔允许在LVI/LVP CAD至硅对准期间足够的电磁辐射从M0互连件反射出，以用于检测MOS标准基准单元IC 200。
此外，如上所述，MOS标准基准单元IC 200是无源单元，这意味着即使将MOS标准基准单元IC 200连接到功率轨20PR1、20PR2、20PR3、20PR4、20PR5，MOS标准基准单元IC 200不会从功率轨20PR1、20PR2、20PR3、20PR4、20PR5汲取(draw)功率，也不会向其排送(drain)功率。
图3A是图示了标准单元和IC内的各个层的侧视图的第一图300A。如图3A所示，晶体管具有栅极302A、源极304A和漏极306A。源极304A和漏极306A可以由鳍片形成。触点B(CB)层互连件308A(也被称为金属POLY(MP)层互连件)可以接触栅极302A。触点A(CA)层互连件310A(也称为金属漫射(MD)层互连件)可以接触源极304A或漏极306A。通孔312A(可以称为通孔D(VD)或通孔G(VG))可以接触CA层互连件310A。通孔VD、VG 312A由在至少两次图案形成工艺中的分离的掩模形成。M0层互连件314A接触通孔VD/VG 312A。通孔V0 316A可以接触M0层互连件314A。
图3B是图示了标准单元和IC内的各个层的侧视图的第二图300B。如图3B所示，晶体管具有栅极302B、源极304B和漏极306B。源极304B和漏极306B可以由鳍片形成。CB层互连件308B可以接触栅极302B。CA层互连件310B可以接触源极304B或漏极306B。通孔312B VD/VG可以接触CB层互连件308B。M0层互连件314B接触通孔VD/VG 312B。通孔V0 316B可以接触M0层互连件314B。
然而，相对于以上图2和以下图4A、图4B、图5A、图5B、图6A、图6B、图7A、图7B，M0层互连件314A、314B从组件302A-310A和组件302B-310B断开连接，使得MOS标准基准单元不提供有源半导体器件(例如，有源晶体管)。因此，在以上图2和以下图4A、图4B、图5A、图5B、图6A、图6B、图7A、图7B中所示的MOS标准基准单元IC中不提供通孔312A或312B。
在图4A、图4B、图5A、图5B、图6A、图6B、图7A、图7B中，描述了四个类型的MOS标准基准单元400、500、600、700。图7A、图7B中的MOS标准基准单元700与图2所示的MOS标准基准单元相同。如以下解释的，这是所利用的MOS标准基准单元的最常见类型，因为该MOS标准基准单元700具有最高可见度(例如，其非有源区域作为非基准标准单元的漫射层中的开口是最可见的)。然而，由于可以创建唯一的图案，因此四个不同类型的MOS标准基准单元400、500、600、700可以贯穿IC中的标准单元来分布，由此可以使得标识MOS标准基准单元400、500、600、700，以及CAD至硅的对准更加容易。
对于每个类型的MOS标准基准单元IC 400、500、600、700，在漫射中感知到的开口略有不同。但是，通过创建不相交的有源区域，非有源区域被提供，其允许来自M0层互连件的充分反射，由此允许将MOS标准基准单元IC 400、500、600、700标识。
图4A和图4B是图示了示例MOS标准基准单元IC 400的平面图的示例图，示例MOS标准基准单元IC 400包括在p型衬底406(例如，硅衬底)上形成的第一部分402、第二部分404和第三部分408。图4A图示了MOS标准基准单元IC 400的有源区域和栅极互连件。图4B图示了在图4A的栅极互连件上方的MOS标准基准单元IC 400的M0金属结构。
MOS标准基准单元IC 400的高度可以是三个单元行且跨过10个栅极间隔，并且可以是7nm标准单元。MOS标准基准单元IC 400包括四个功率轨40PR1、40PR2、40PR3、40PR4，其均在第一方向上延伸。附加地，存在六个有源区域集40AR1、40AR2、40AR3、40AR4、40AR5、40AR6。该示例是MOS标准基准单元中最短和最窄的，因为MOS标准基准单元IC 400的宽度为10个放置栅格，高度为3个标准单元行。第二方向正交于第一方向，故40PR1、40PR2、40PR3、40PR4均在第二方向上分离开约250nm。
功率轨40PR1被配置为向MOS标准基准单元IC 400的第一部分402提供负供应电压或接地(例如，Vss、地)。此外，有源区域集40AR1与功率轨40PR1相邻。在该示例中，有源区域集40AR1形成为沿MOS标准基准单元IC 400的整个宽度在第一方向上延伸的一个连续有源区域。更具体地，功率轨40PR1与该一个连续有源区域40AR1相邻。
功率轨40PR2被配置为向MOS标准基准单元IC 400的第一部分402和第二部分404提供正供应电压(例如，Vdd)。此外，有源区域集40AR2与功率轨40PR2的一侧相邻，并且有源区域集40AR3与功率轨40PR2的第二侧相邻。在该示例中，有源区域集40AR2形成为在功率轨40PR2的第一侧上的两个不相交的有源区域412、414。两个不相交的有源区域412、414分离开小于300nm(例如，大约277nm)。有源区域412、414在第一方向上共线，并且均在IC的远端侧上，远端侧在图4A中示出为IC的左侧和右侧。更具体地，有源区域412在IC的一侧上，而有源区域414在IC的相对侧上。
有源区域集40AR3也形成为在功率轨40PR2的与第一侧相对的第二侧上的两个不相交的有源区域416、418。两个不相交的有源区域416、418分离开小于300nm(例如，大约277nm)。有源区域416、418在第一方向上共线。此外，两个不相交的有源区域416、418均在IC的远端侧上，远端侧在图4A中被示出为IC的左侧和右侧。更具体地，有源区域416在IC的一侧上，而有源区域418在IC的相对侧上。
功率轨40PR3被配置为向MOS标准基准单元IC 400的第二部分404和第三部分408提供负供应电压或接地(例如，Vss、地)。此外，有源区域集40AR4与功率轨40PR3的一侧相邻，并且有源区域集40AR5与功率轨40PR3的第二侧相邻。在该示例中，有源区域集40AR4形成为在功率轨40PR3的第一侧上的两个不相交的有源区域420、422。两个不相交的有源区域420、422分离开小于300nm(例如，大约277nm)。有源区域420、422在第一方向上共线。此外，两个不相交的有源区域420、422均在IC的远端侧上，远端侧在图4A中示出为IC的左侧和右侧。更具体地，有源区域420在IC的一侧上，而有源区域422在IC的相对侧上。
有源区域集40AR5还在功率轨40PR3的与第一侧相对的第二侧上形成为两个不相交的有源区域424、426。两个不相交的有源区域424、426间隔小于300nm(例如，大约277nm)。有源区域424、426在第一方向上共线。此外，两个不相交的有源区域424、426各自在IC的远端侧上，远端侧在图4A中示出为IC的左侧和右侧。更具体地，有源区域424在IC的一侧上，而有源区域426在IC的相对侧上。
功率轨40PR4被配置为向MOS标准基准单元IC 400的第三部分408提供正供应电压(例如，Vdd)。此外，有源区域集40AR6与功率轨40PR4相邻。在该示例中，有源区域集40AR6形成为沿MOS标准基准单元IC 400的整个宽度在第一方向上延伸的一个连续有源区域。更具体地，功率轨40PR4与该一个连续有源区域相邻。
如图4A所示，有源区域412、416、420、424中的每一项在第二方向上对准，并且有源区域414、418、422、426中的每一项在第二方向上对准。此外，p型衬底406的在有源区域412与414之间、有源区域416与418之间、有源区域420与422之间、有源区域424与426之间、有源区域40AR1与功率轨40PR2之间、在功率轨40PR2与功率轨40PR3之间、以及在功率轨40PR3与有源区域40AR6之间的区域分别是第一部分402、第二部分404和第三部分408的非有源区域428、430、432。因此，非有源区域428、430、432可以用于将MOS标准基准单元IC 400内的相邻有源区域电隔离和/或将相邻标准单元器件彼此电隔离。在非有源区域428、430、432中的每一个非有源区域的上方，在第一方向上延伸的M0互连件(参见图4B)比有源区域40AR1、412、414、416、418、420、422、424、426、40AR6反射更多或基本上更多的电磁辐射/激光束，并且非有源区域428、430、432允许电磁辐射穿过，并且被M0互连件反射。给定第一部分402、第二部分404和第三部分408均相关于第二方向而相邻，使得MOS标准基准单元IC 400具有约820nm的高度，则在实现7nm技术时，非有源区域428、430、432与不相交的有源区域集40AR2、40AR3、40AR4、40AR5之间的间隔的组合允许在LVI/LVP CAD至硅对准期间，足够的电磁辐射从在第一方向上延伸的M0互连件反射。
在该配置中，10个(MP)栅极互连件434跨MOS标准基准单元IC 400、并且因此跨第一部分402、第二部分404和第三部分408延伸。栅极互连件434中的每一个栅极互连件在第一方向上大约相距60.5nm。在一个配置中，与MOS标准基准单元IC 400的有源区域40AR1、412、414、416、418、420、422、424、426和40AR6相比，栅极互连件434上方的M0互连件反射更多或基本上更多的电磁辐射/激光，以用于在LVI/LVP CAD至硅对准期间的检测。注意，包括功率轨40PR1、40PR2、40PR3、40PR4的M0互连件未连接到有源区域40AR1、40AR2、40AR3、40AR4、40AR5、40AR6。因此，有源区域40AR1、40AR2、40AR3、40AR4、40AR5、40AR6与触点和互连件断开连接。
在一个配置中，MOS标准基准单元IC 400的第一部分402、第二部分404和第三部分408的有源区域412、414、416、418、420、422、424、426中的每一项可以包括至少一个MOS鳍式场效应晶体管(FinFET)以及与该至少一个MOS FinFET相关联的多个鳍片。而且，在一个配置中，MOS标准基准单元IC 400是无源单元，这意味着即使MOS标准基准单元IC 400连接到功率轨40PR1、40PR2、40PR3、40PR4，由于40PR1、40PR2、40PR3、40PR4未连接到有源区域40AR1、412、414、416、418、420、422、424、426和40AR6，MOS标准基准单元IC 400不从功率轨40PR1、40PR2、40PR3、40PR4汲取功率、或向其排送功率。
图5A和图5B是图示了示例MOS标准基准单元IC 500的平面图的示例图，示例MOS标准基准单元IC 500包括在p型衬底506(例如，硅衬底)上形成的第一部分502、第二部分504、第三部分508和第四部分510。图5A图示了MOS标准基准单元IC 500的有源区域和栅极互连件。图5B图示了在图5A的栅极互连件的上方的MOS标准基准单元IC 500的M0金属结构。
MOS标准基准单元IC 500的高度可以是四个标准单元行，而宽度可以是10个栅极互连件间隔。MOS标准基准单元IC 500可以是7nm标准单元。MOS标准基准单元IC 500包括五个功率轨50PR1、50PR2、50PR3、50PR4、50PR5，其均在第一方向上延伸。附加地，存在八个有源区域集50AR1、50AR2、50AR3、50AR4、50AR5、50AR6、50AR7、50AR8。该示例是MOS标准基准单元中最高和最窄的，因为MOS标准基准单元IC 500的宽度为10个放置网格，高度为4个标准单元行。第二方向正交于第一方向，故50PR1、50PR2、50PR3、50PR4、50PR5均在第二方向上分离开约250nm。
功率轨50PR1被配置为向MOS标准基准单元IC 500的第一部分502提供负供应电压或接地(例如，Vss、地)。此外，有源区域集50AR1与功率轨50PR1相邻。在该示例中，有源区域集50AR1形成为沿MOS标准基准单元IC 500的整个宽度在第一方向上延伸的一个连续有源区域。更具体地，功率轨50PR1与一个连续有源区域50AR1相邻。
功率轨50PR2被配置为向MOS标准基准单元IC 500的第一部分502和第二部分504提供正供应电压(例如，Vdd)。此外，有源区域集50AR2与功率轨50PR2的一侧相邻，并且有源区域集50AR3与功率轨50PR2的第二侧相邻。在该示例中，有源区域集50AR2形成为在功率轨50PR2的第一侧上的两个不相交的有源区域512、514。两个不相交的有源区域512、514分离开小于300nm(例如，大约277nm)。有源区域512、514在第一方向上共线，并且均在IC的远端侧上，远端侧在图5A中示出为IC的左侧和右侧。更具体地，有源区域512在IC的一侧上，而有源区域514在IC的相对侧上。
有源区域集50AR3也形成为在功率轨50PR2的与第一侧相对的第二侧上的两个不相交的有源区域516、518。两个不相交的有源区域516、518分离开小于300nm(例如，大约277nm)。有源区域516、518在第一方向上共线。此外，两个不相交的有源区域516、518均在IC的远端侧上，远端侧在图5A中示出为IC的左侧和右侧。更具体地，有源区域516在IC的一侧上，而有源区域518在IC的相对侧上。
功率轨50PR3被配置为向MOS标准基准单元IC 500的第二部分504和第三部分508提供负供应电压或接地(例如，Vss、地)。此外，有源区域集50AR4与功率轨50PR3的一侧相邻，并且有源区域集50AR5与功率轨50PR3的第二侧相邻。在该示例中，有源区域集50AR4形成为在功率轨50PR3的第一侧上的两个不相交的有源区域520、522。两个不相交的有源区域520、522分离开小于300nm(例如，大约277nm)。有源区域520、522在第一方向上共线。此外，两个不相交的有源区域520、522均在IC的远端侧上，远端侧在图5A中被示出为IC的左侧和右侧。更具体地，有源区域520在IC的一侧上，而有源区域522在IC的相对侧上。
有源区域集50AR5也形成为在功率轨50PR3的与第一侧相对的第二侧上的两个不相交的有源区域524、526。两个不相交的有源区域524、526分离开小于300nm(例如，大约277nm)。有源区域524、526在第一方向上共线。此外，两个不相交的有源区域524、526均在IC的远端侧上，远端侧在图5A中被示出为IC的左侧和右侧。更具体地，有源区域524在IC的一侧上，而有源区域526在IC的相对侧上。
功率轨50PR4被配置为向MOS标准基准单元IC 500的第三部分508和第四部分510提供正供应电压(例如，Vdd)。此外，有源区域集50AR6与功率轨50PR4的一侧相邻，并且有源区域集50AR7与功率轨50PR4的第二侧相邻。在该示例中，有源区域集50AR6形成为在功率轨50PR4的第一侧上的两个不相交的有源区域528、530。两个不相交的有源区域528、530分离开小于300nm(例如，大约277nm)。有源区域528、530在第一方向上共线，并且均在IC的远端侧上，远端侧在图5A中示出为IC的左侧和右侧。更具体地，有源区域528在IC的一侧上，而有源区域530在IC的相对侧上。
有源区域集50AR7也形成为在功率轨50PR4的与第一侧相对的第二侧上的两个不相交的有源区域532、534。两个不相交的有源区域532、534分隔开小于300nm(例如，大约277nm)。有源区域532、534在第一方向上共线。此外，两个不相交的有源区域532、534均在IC的远端侧上，远端侧在图5A中示出为IC的左侧和右侧。更具体地，有源区域532在IC的一侧上，而有源区域534在IC的相对侧上。
功率轨50PR5被配置为向MOS标准基准单元IC 500的第四部分510提供负供应电压或接地(例如，Vss、地)。此外，有源区域集50AR8与功率轨50PR5相邻。在该示例中，有源区域集50AR8形成为沿MOS标准基准单元IC 500的整个宽度在第一方向上延伸的一个连续有源区域。更具体地，功率轨50PR5与该一个连续有源区域相邻。
如图5A所示，有源区域512、516、520、524、528、532中的每一项在第二方向上对准，并且有源区域514、518、522、526、530、534中的每一项在第二方向上对准。此外，p型衬底506的在有源区域512与514之间、有源区域516与518之间、有源区域520与522之间、有源区域524与526之间、528与530之间、532与534之间、有源区域50AR1与功率轨50PR2之间、功率轨50PR2与功率轨50PR3之间、功率轨50PR3与功率轨50PR4之间、以及在功率轨50PR4与有源区域50AR8之间的区域分别是第一部分502、第二部分504、第三部分508和第四部分510的非有源区域538、540、542、544。因此，非有源区域538、540、542、544可以用于将MOS标准基准单元IC 500内的相邻有源区域电隔离和/或将相邻标准单元器件彼此电隔离。与有源区域50AR1、512、514、516、518、520、522、524、526、528、530、532、534、50AR8相比，在第一方向上延伸的M0互连件(参见图5B)反射更多或基本上更多的电磁辐射/激光，并且非有源区域538、540、542、544允许电磁辐射穿过，并且被M0互连件反射。给定第一部分502、第二部分504、第三部分508和第四部分510均相关于第二方向而相邻，使得MOS标准基准单元IC 500具有大约960nm的高度，在实现7nm技术时，非有源区域538、540、542、544与不相交的有源区域集50AR2、50AR3、50AR4、50AR5、50AR6、50AR7之间的间距的组合可以允许在LVI/LVP CAD至硅对准期间，从M0互连件中反射出足够的电磁辐射以用于检测。
在该配置中，10个(MP)栅极互连件546跨MOS标准基准单元IC 500、并且因此跨第一部分502、第二部分504、第三部分508和第四部分510延伸。栅极互连件546中的每一个栅极互连件在第一方向上相距约60.5nm。在一个配置中，与MOS标准基准单元IC 500的有源区域50AR1、512、514、516、518、520、522、524、526、528、530、532、534和50AR8相比，在10个MP栅极互连件546上方的M0互连件(参见图5B)反射更多或基本上更多的电磁辐射/激光束，以用于在LVI/LVP CAD至硅的对准期间的检测。注意，包括功率轨50PR1、50PR2、50PR3、50PR4、50PR5的M0互连件未连接到有源区域50AR1、50AR2、50AR3、50AR4、50AR5、50AR6、50AR7、50AR8。因此，有源区域50AR1、50AR2、50AR3、50AR4、50AR5、50AR6、50AR7、50AR8与触点和互连件断开连接。
在一个配置中，MOS标准基准单元IC 500的第一部分502、第二部分504、第三部分508和第四部分510的有源区域512、514、516、518、520、522、524、526、528、530、532、534中的每一项可以包括至少一个MOS鳍式场效应晶体管(FinFET)以及与该至少一个MOS FinFET相关联的多个鳍片。此外，在一个配置中，MOS标准基准单元IC 500是无源单元，这意味着由于50PR1、50PR2、50PR3、50PR4、50PR5未连接到有源区域50AR1、512、514、516、518、520、522、524、526、528、530、532、534、50AR8，MOS标准基准单元IC 500不从功率轨50PR1、50PR2、50PR3、50PR4、50PR5汲取功率、或向其排送功率。
图6A和图6B是图示了示例MOS标准基准单元IC 600的平面图的示例图，示例MOS标准基准单元IC 600包括在p型衬底606(例如，硅衬底)上形成的第一部分602、第二部分604和第三部分608。图6A图示了MOS标准基准单元IC 600的有源区域和栅极互连件。图6B图示了MOS标准基准单元IC 600中在图5A的栅极互连件上方的M0金属结构。
MOS标准基准单元IC 600的高度可以是三个单元行，并且可以跨17个栅极间隔。MOS标准基准单元IC 600可以是7nm标准单元。MOS标准基准单元IC 600包括四个功率轨60PR1、60PR2、60PR3、60PR4，其均在第一方向上延伸。附加地，存在六个有源区域集60AR1、60AR2、60AR3、60AR4、60AR5、60AR6。该示例是MOS标准基准单元中最短和最宽的，因为MOS标准基准单元IC 600的宽度为17个放置网格，高度为3个标准单元行。第二方向正交于第一方向，使故60PR1、60PR2、60PR3、60PR4均在第二方向上分离开约250nm。
功率轨60PR1被配置为向MOS标准基准单元IC 600的第一部分602提供负供应电压或接地(例如，Vss、地)。此外，有源区域集60AR1与功率轨60PR1相邻。在该示例中，有源区域集60AR1形成为沿MOS标准基准单元IC 600的整个宽度在第一方向上延伸的一个连续有源区域。更具体地，功率轨60PR1与该一个连续有源区域60AR1相邻。
功率轨60PR2被配置为向MOS标准基准单元IC 600的第一部分602和第二部分604提供正供应电压(例如，Vdd)。此外，有源区域集60AR2与功率轨60PR2的一侧相邻，并且有源区域集60AR3与功率轨60PR2的第二侧相邻。在该示例中，有源区域集60AR2形成为在功率轨60PR2的第一侧上的三个不相交的有源区域612、613、614。三个不相交的有源区域612、613、614分离开小于300nm(例如，大约277nm)。有源区域612、613、614在第一方向上共线。有源区域612、614均在IC的远端侧上，远端侧在图6A中示出为IC的左侧和右侧。更具体地，有源区域612在IC的一侧上，而有源区域614在IC的相对侧上。有源区域613在左侧与右侧之间的中央部分中，并且因此在有源区域612、614之间。
有源区域集60AR3也形成为在功率轨60PR2的与第一侧相对的第二侧上的三个不相交的有源区域616、617、618。三个不相交的有源区域616、617、618分离开小于300nm(例如，大约277nm)。有源区域616、617、618在第一方向上共线。有源区域616、618均位于IC的远端侧上，远端侧在图6A中示出为IC的左侧和右侧。更具体地，有源区域616在IC的一侧上，而有源区域618在IC的相对侧上。有源区域617在左侧与右侧之间的中央部分中，并且因此在有源区域616、618之间。
功率轨60PR3被配置为向MOS标准基准单元IC 600的第二部分604和第三部分608提供负供应电压或接地(例如，Vss、地)。此外，有源区域集60AR4与功率轨60PR3的一侧相邻，并且有源区域集60AR5与功率轨60PR3的第二侧相邻。在该示例中，有源区域集60AR4形成为在功率轨60PR3的第一侧上的三个不相交的有源区域620、621、622。三个不相交的有源区域620、621、622分离开小于300nm(例如，大约277nm)。有源区域620、621、622在第一方向上共线。有源区域620、622均在IC的远端侧上，远端侧在图6A中示出为IC的左侧和右侧。更具体地，有源区域620在IC的一侧上，而有源区域622在IC的相对侧上。有源区域621在左侧与右侧之间的中央部分中，并且因此在有源区域620、622之间。
有源区域集60AR5也形成为在功率轨60PR3的与第一侧相对的第二侧上的三个不相交的有源区域624、625、626。三个不相交的有源区域624、625、626分离开小于300nm(例如，大约277nm)。有源区域624、625、626在第一方向上共线。有源区域624、626均在IC的远端侧上，远端侧在图6A中示出为IC的左侧和右侧。更具体地，有源区域624在IC的一侧上，而有源区域626在IC的相对侧上。有源区域625在左侧与右侧之间的中央部分中，并且因此在有源区域624、626之间。
功率轨60PR4被配置为向MOS标准基准单元IC 600的第三部分608提供正供应电压(例如，Vdd)。此外，有源区域集60AR6与功率轨60PR4相邻。在该示例中，有源区域集60AR6形成为沿MOS标准基准单元IC 600的整个宽度在第一方向上延伸的一个连续有源区域。更具体地，功率轨60PR4与该一个连续有源区域相邻。
如图6A所示，有源区域612、616、620、624中的每一项在第二方向上对准，有源区域613、617、621、625中的每一项、以及有源区域614、618、622、626中的每一项在第二方向上对准。此外，p型衬底606的在有源区域612与613之间、有源区域613与614之间、有源区域616与617之间、有源区域617与618之间、有源区域620与621之间、有源区域621与622之间、有源区域624与625之间、有源区域625与626之间、有源区域60AR1与功率轨60PR2之间、功率轨60PR2与功率轨60PR3之间、以及功率轨60PR3与有源区域60AR6之间的区域分别是第一部分602、第二部分604和第三部分608的非有源区域628、630、632。因此，非有源区域628、630、632可以用于将MOS标准基准单元IC 600内的相邻有源区域电隔离和/或将相邻标准单元器件彼此电隔离。与有源区域60AR1、612、613、614、616、617、618、620、621、622，624、625、626、60AR6相比，在第一方向上延伸的M0互连件(参见图6B)反射更多或基本上更多的电磁辐射/激光束，并且非有源区域628、630、632允许电磁辐射穿过，并且被M0互连件(参见图6B)反射。给定第一部分602、第二部分604和第三部分608均相关于第二方向而相邻，使得MOS标准基准单元IC 600具有大约820nm的高度，在实现7nm技术时，非有源区域628、630、632与不相交的有源区域集60AR2、60AR3、60AR4、60AR5之间的间隔的组合允许在LVI/LVP CAD至硅的对准期间，足够的电磁辐射从M0互连件反射。
在该配置中，17个(MP)栅极互连件634跨MOS标准基准单元IC 600、并且因此跨第一部分602、第二部分604和第三部分608延伸。栅极互连件634中的每一个栅极互连件在第一方向上大约相距60.5nm。在一个配置中，与MOS标准基准单元IC 600的有源区域60AR1、612、613、614、616、617、618、620、621、622、624、625、626和60AR6相比，在17个栅极互连件634上方的M0互连件反射更多或基本上更多的电磁辐射/激光，以用于在LVI/LVP CAD至硅的对准期间的检测。注意，包括功率轨60PR1、60PR2、60PR3、60PR4的M0互连件未连接到有源区域60AR1、60AR2、60AR3、60AR4、60AR5、60AR6。因此，有源区域60AR1、60AR2、60AR3、60AR4、60AR5、60AR6与触点和互连件断开连接。
在一个配置中，MOS标准基准单元IC 600的第一部分602、第二部分604和第三部分608的有源区域612、613、614、616、617、618、620、621、622、624、625、626中的每一个可以包括至少一个MOS鳍式场效应晶体管(FinFET)以及与至少一个MOS FinFET相关联的多个鳍片。同样，在一个配置中，MOS标准基准单元IC 600是无源单元，这意味着因为功率轨60PR1、60PR2、60PR3、60PR4未连接到有源区域60AR1、612、613、614、616、617、618、620、621、622、624、625、626、60AR6，所以MOS标准基准单元IC 600不会从功率轨60PR1、60PR2、60PR3、60PR4汲取功率、或向其排送功率。
图7A和图7B是图示了示例MOS标准基准单元IC 700的平面图的示例图，示例MOS标准基准单元IC 700包括在p型衬底706(例如，硅衬底)上形成的第一部分702、第二部分704、第三部分708和第四部分710。图7A图示了MOS标准基准单元IC 700的有源区域和栅极互连件。图7B图示了在图7A的栅极互连件上方的MOS标准基准单元IC 700的M0金属结构。
MOS标准基准单元IC 700的高度可以是四个标准单元行，而宽度可以是17个栅极互连件间隔。MOS标准基准单元IC 700可以是7nm标准单元。MOS标准基准单元IC 700包括五个功率轨70PR1、70PR2、70PR3、70PR4、70PR5，其均在第一方向上延伸。附加地，存在八个有源区域集70AR1、70AR2、70AR3、70AR4、70AR5、70AR6、70AR7、70AR8。该示例是MOS标准基准单元中最高和最宽的，因为MOS标准基准单元IC 700的宽度为17个放置栅格，高度为4个标准单元行。第二方向正交于第一方向，故70PR1、70PR2、70PR3、70PR4、70PR5均在第二方向上分离开约270nm。
功率轨70PR1被配置为向MOS标准基准单元IC 700的第一部分702提供负供应电压或接地(例如，Vss、地)。此外，有源区域集70AR1与功率轨70PR1相邻。在该示例中，有源区域集70AR1形成为沿MOS标准基准单元IC 700的整个宽度在第一方向上延伸的一个连续有源区域。更具体地，功率轨70PR1与该一个连续有源区域70AR1相邻。
功率轨70PR2被配置为向MOS标准基准单元IC 700的第一部分702和第二部分704提供正供应电压(例如，Vdd)。此外，有源区域集70AR2与功率轨70PR2的一侧相邻，并且有源区域集70AR3与功率轨70PR2的第二侧相邻。在该示例中，有源区域集70AR2形成为在功率轨70PR2的第一侧上的三个不相交的有源区域712、713、714。三个不相交的有源区域712、713、714分离开小于300nm(例如，大约277nm)。有源区域712、713、714在第一方向上共线。有源区域712、714均在IC的远端侧上，远端侧在图7A中示出为IC的左侧和右侧。更具体地，有源区域712在IC的一侧上，而有源区域714在IC的相对侧上。有源区域713在左侧与右侧之间的中央部分中，并且因此在有源区域712、714之间。
有源区域集70AR3也形成为在功率轨70PR2的与第一侧相对的第二侧上的三个不相交的有源区域716-718。三个不相交的有源区域716、717、718分隔开小于300nm(例如，大约277nm)。有源区域716、717、718在第一方向上共线。有源区域716、718均在IC的远端侧上，远端侧在图7A中被示出为IC的左侧和右侧。更具体地，有源区域716在IC的一侧上，而有源区域718在IC的相对侧上。有源区域717在左侧与右侧之间的中央部分中，并且因此在有源区域716、718之间。
功率轨70PR3被配置为向MOS标准基准单元IC 700的第二部分704和第三部分708提供负供应电压或接地(例如，Vss、地)。此外，有源区域集70AR4与功率轨70PR3的一侧相邻，并且有源区域集70AR5与功率轨70PR3的第二侧相邻。在该示例中，有源区域集70AR4形成为在功率轨70PR3的第一侧上的三个不相交的有源区域720、721、722。三个不相交的有源区域720、721、722分离开小于300nm(例如，大约277nm)。有源区域720、721、722在第一方向上共线。有源区域720、722均在IC的远端侧上，远端侧在图7A中示出为IC的左侧和右侧。更具体地，有源区域720在IC的一侧上，而有源区域722在IC的相对侧上。有源区域721在左侧与右侧之间的中央部分中，并且因此在有源区域720、722之间。
有源区域集70AR5也形成为在功率轨70PR3的与第一侧相对的第二侧上的三个不相交的有源区域724、725、726。三个不相交的有源区域724、725、726分离开小于300nm(例如，大约277nm)。有源区域724、725、726在第一方向上共线。有源区域724、726均在IC的远端侧上，远端侧在图7A中示出为IC的左侧和右侧。更具体地，有源区域724在IC的一侧上，而有源区域726在IC的相对侧上。有源区域725在左侧与右侧之间的中央部分中，并且因此在有源区域724、726之间。
功率轨70PR4被配置为向MOS标准基准单元IC 700的第三部分708和第四部分710提供正供应电压(例如，Vdd)。此外，有源区域集70AR6与功率轨70PR4的一侧相邻，并且有源区域70AR7与功率轨70PR4的第二侧相邻。在该示例中，有源区域集70AR6形成为在功率轨70PR4的第一侧上的三个不相交的有源区域728、729、730。三个不相交的有源区域728、729、730分离开小于300nm(例如，大约277nm)。有源区域728、729、730在第一方向上共线。有源区域728、730均在IC的远端侧上，远端侧在图7A中示出为IC的左侧和右侧。更具体地，有源区域728在IC的一侧上，而有源区域730在IC的相对侧上。有源区域729在左侧与右侧之间的中央部分中，并且因此在有源区域728、730之间。
有源区域集70AR7也形成为在功率轨70PR4的与第一侧相对的第二侧上的三个不相交的有源区域732、733、734。三个不相交的有源区域732、733、734分离开小于300nm(例如，大约277nm)。有源区域732、733、734在第一方向上共线。有源区域732、734均位于IC的远端侧上，远端侧在图7A中示出为IC的左侧和右侧。更具体地，有源区域732在IC的一侧上，而有源区域734在IC的相对侧上。有源区域733在左侧与右侧之间的中央部分中，并且因此在有源区域732、734之间。
功率轨70PR5被配置为向MOS标准基准单元IC 700的第四部分710提供负供应电压或接地(例如，Vss、地)。此外，有源区域集70AR8与功率轨70PR5相邻。在该示例中，有源区域集70AR8形成为沿MOS标准基准单元IC 700的整个宽度在第一方向上延伸的一个连续有源区域。更具体地，功率轨70PR5与该一个连续有源区域相邻。
如图7A所示，有源区域712、716、720、724、728、732中的每一项在第二方向上对准，有源区域713、717、721、725、729、733中的每一项在第二方向上对准，并且有源区域714、718、722、726、730、734中的每一项在第二方向上对准。此外，p型衬底706的在有源区域712与713之间、有源区域713与714之间、有源区域716与717之间、有源区域717与718之间、有源区域720与721之间、有源区域721与722之间、有源区域724与725之间、有源区域725与726之间、有源区域728与729之间、有源区域729与730之间、有源区域732与733之间、有源区域733与734之间、有源区域70AR1与功率轨70PR2之间、功率轨70PR2与功率轨70PR3之间、功率轨PR3与功率轨PR4之间、以及在功率轨70PR4与有源区域70AR8之间的区域分别是第一部分702、第二部分704、第三部分708和第四部分710的非有源区域738、740、742、744。因此，非有源区域738、740、742、744可以用于将MOS标准基准单元IC 700内的相邻有源区域电隔离和/或将相邻标准单元器件彼此电隔离。与有源区域70AR1、712、713、714、716、717、718、720、721、722、724、725、726、728、729、730、732、733、734、70AR8相比，在第一方向上延伸的M0互连件(参见图7B)反射更多或基本上更多的电磁辐射/激光束，并且非有源区域738、740、742、744允许电磁辐射穿过、且被M0互连件(参见图7B)反射。给定第一部分702、第二部分704、第三部分708和第四部分710均相关于第二方向而相邻，使得MOS标准基准单元IC 700具有大约960nm的高度，则在实现7nm技术时，非有源区域738、740、742、744与不相交的有源区域集70AR2、70AR3、70AR4、70AR5、70AR6、70AR7之间的间隔的组合允许从M0互连件反射出足够的电磁辐射，以用于在LVI/LVP CAD至硅对准期间的检测。
在该配置中，17个(MP)栅极互连件746跨MOS标准基准单元IC 700、并且因此跨第一部分702、第二部分704、第三部分708和第四部分710延伸。栅极互连件746中的每一个栅极互连件在第一方向上相距约60.5nm。在一个配置中，与MOS标准基准单元IC 700的有源区域70AR1、712、713、714、716、717、718、720、721、722、724、725、726、728、729、730、732、733、734和70AR8相比，17个MP栅极互连件746上方的M0互连件(参见图7B)反射更多或基本上更多的电磁辐射/激光，以用于在LVI/LVP CAD至硅对准期间的检测。注意，包括功率轨70PR1、70PR2、70PR3、70PR4、70PR5的M0互连件未连接到有源区域70AR1、70AR2、70AR3、70AR4、70AR5、70AR6、70AR7、70AR8。因此，有源区域70AR1、70AR2、70AR3、70AR4、70AR5、70AR6、70AR7、70AR8与触点和互连件断开连接。
在一个配置中，MOS标准基准单元IC 700的第一部分702、第二部分704、第三部分708和第四部分710的有源区域712、713、714、716、717、718、720、721、722、724、725、726、728、729、730、732、733、734中的每一项可以包括至少一个MOS鳍式场效应晶体管(FinFET)以及与该至少一个MOS FinFET相关联的多个鳍片。而且，在一个配置中，MOS标准基准单元IC 700是无源单元，这意味着因为图7B中的M0结构与图7A中的有源区域70AR1、712、713、714、716、717、718、720、721、722、724、725、726、728、729、730、732、733、734、734、70AR8断开连接，所以MOS标准基准单元IC 700不会从功率轨70PR1、70PR2、70PR3、70PR4、70PR5汲取功率、或向其排送功率。
四个类型的MOS标准基准单元IC 400、500、600、700贯穿IC中的标准单元分布，从而促进IC中的MOS标准基准单元的标识，以及允许IC的LVM图像与IC的CAD层之间的对准。通过将IC的物理图像与CAD表示对准(例如，CAD至硅对准)，测试可以对IC设计进行。
对于每个类型的MOS标准基准单元400、500、600、700，在漫射中感知到的开口略有不同。由于MOS标准基准单元700最大，因此MOS标准基准单元IC 700最容易被操作员感知(例如，最可见)，这使得操作员能够更快地执行CAD至硅的对准。但是，尽管MOS标准基准单元400、500、600比MOS标准基准单元IC 700更难于感知(例如，较少可见的)，但它们在可见度方面的差异有助于在CAD至硅的对准期间标识基准单元的独特图案。通过实验，已确定的是，在整个IC中，最大的MOS标准基准单元IC 700应当接受最频繁的放置，而其他MOS标准基准单元IC 400、500、600也应当接受一些放置以便获得进一步有助于标识和对准的独特图案。下表图示了针对四个类型的MOS标准基准单元IC 400、500、600、700的示例性目标利用率，该目标利用率通过实验被确定，其对于7nm工艺技术中的CAD至硅更高效。
Figure BDA0002451949040000281
Figure BDA0002451949040000291
MOS标准基准单元可以被放置以将IC内MOS标准基准单元的总数最小化，来减少基准单元对IC面积的消耗。在一方面中，MOS标准基准单元对IC的芯片面积利用的影响期望是小于0.1％。在另一方面，MOS标准基准单元做得足够大以表现为漫射中的开口，来促进标识和对准。另外，足够数目的MOS标准基准单元被放置以确保对于大多数观察开孔位置，在CAD至硅的对准期间，MOS标准基准单元中的至少两个MOS标准基准单元是在由人类操作员可观察的每个窗口内同时可观察到的。在一个示例中，每个窗口是在CAD至硅的对准阶段期间人类操作员看到的50μm×50μm窗口。一方面，在50μm×50μm窗口内可观察的MOS标准基准单元的数目可以是4。四个类型的基准单元可以混合，并且以非均匀的图案放置，以在非基准标准单元的漫射中在开口中创建独特的图案，来促进CAD至硅的对准。
图8图示了通过装置实现CAD放置工具，在IC布局内的MOS标准基准单元804的典型放置802。如图8所示，MOS标准基准单元被布置在网格上，其中邻近的MOS标准基准单元在x方向(水平方向)上相距不超过45μm，并且在y方向(垂直方向)上相距不超过45μm。这可确保对于大多数开孔位置，针对每个50μm×50μm窗口，至少两个MOS标准基准单元是可观察到的。因此，由图8中所示的网格限定的窗口是45μm×45μm窗口，其具有在网格的每个45μm×45μm窗口的中心处放置的MOS标准基准单元。
然而，当前对准对于人类操作员在装置上的CAD至硅的导引不是最佳的。相反，创建独特放置图案的MOS标准基准单元的某种未对准可以使人类操作员更容易识别芯片布局的CAD表示，并且将其与硅芯片的激光扫描图像对准。这使得人类操作员能够更快地导引LSM图像以与CAD表示对准、以及更快地对准，从而减少了测试物理芯片所需的时间量。
因此，在一些实现中，该装置可以实现放置工具，该放置工具利用在距图8所示的放置可接受的距离极限内的一些随机变化，来调整MOS标准基准单元的放置，从而创建使得人类操作员更容易识别的独特放置图案。更具体地，当放置MOS标准基准单元时，在x位置和y位置中引入抖动。“抖动”(dither)是从图8的全局网格位置的有意应用的偏移的形式，用于LVP基准标准单元的X-Y位置到IC布局中的受约束的随机化。
图9图示了在IC中MOS标准基准单元的放置的一个示例。放置指示器900图示了IC布局中的通过放置装置的MOS标准基准单元中的每个MOS标准基准单元的放置位置。为了实现该放置，该装置可以限定将要利用MOS标准基准单元来填充的区域(以μm为单位)。在图9所示的实现中，放置指示器900的区域被限定为：
x_start＝100.0；
x_end＝500.0；
y_start＝200.0；
y_end＝700.0；
例如，x_start可以限定该区域在水平x方向上的开始位置，而x_end可以限定该区域在水平x方向上的结束位置。因此，在水平x方向上，该区域具有水平x方向上从100.0μm到500.0μm的范围，并且因此该区域在水平x方向上的长度是400.0μm。而且，y_start可以限定该区域在垂直的y方向上的开始位置，而y_end可以限定该区域在垂直的y方向上的结束位置。因此，在垂直的y方向上，该区域具有垂直y方向上从200.0μm到700.0μm的范围，因此该区域在垂直y方向上的高度为500.0μm。
为了确保在每50μm×50μm观察窗口或开孔中至少两个MOS标准基准单元是可见的，如下规则被实现来使得MOS标准基准单元与任何标准单元之间的最大距离(以μm为单位)在x方向和y方向上二者均不大于45μm/2。更具体地，
x_fid_des_rule＝22.5；
y_fid_des_rule＝22.5；
随机抖动的最大范围(以μm为单位)被应用于x方向和y方向，该最大范围限定了MOS标准基准单元在45μm×45μm网格中的放置可以在x方向和y方向上抖动的最大距离。在这种情况下，x方向和y方向上的最大抖动均等于2.0μm。更具体地，
x_dither_range＝2.0；
y_dither_range＝2.0；
因此，为了在允许上述限定的抖动范围的同时，遵守在x方向和y方向上的最大距离规则，在x方向和y方向中，针对MOS标准基准单元放置的步长大小的一半被限定为：
x_step＝x_fid_des_rule-x_dither_range；
y_step＝y_fid_des_rule-y_dither_range；
为了实现放置MOS标准基准单元的嵌套循环，给定一半步长的情况下，x方向上的最大步数和y方向上的步数被确定为：
x_max_steps＝int((x_end-x_start)/(2*x_step))；
y_max_steps＝int((y_end-y_start)/(2*y_step))；
然后，基于当前时间，在0.0000和1.0000之间生成两个随机的双精度浮点种子数：
x_rand_seed＝@based_on_current_time；sleep 1；
y_rand_seed＝@based_on_current time；
这些种子数基于当前时间将是唯一的，并且因此提供了种子，该种子用于生成针对MOS标准基准单元的放置的随机抖动。使用i作为x方向的索引，使用j作为y方向的索引，嵌套循环可以如下设置：
Figure BDA0002451949040000311
Figure BDA0002451949040000321
注意，x方向和y方向上的随机种子数用于生成针对x方向和y方向的、在0到1之间的随机数。该随机数通过减去0.5而被调整为在-0.5至0.5之间的范围中。然后，经重新调整的随机数通过乘以x方向和y方向上的最大抖动范围，而被转换为x方向和y方向上的随机抖动距离。随机抖动距离因此在x方向上在(-0.5*x_dither_range)和(0.5*x_dither_range)之间，在y方向上在(-0.5*y_dither_range)和(0.5*y_dither_range)之间。不具有抖动的开始位置在x方向上被初始化为(x_start+x_step)，在y方向上被初始化为(y_start+y_step)，由此将开始位置放置在开始45μm×45μm网格的中心附近。然后添加x抖动和y抖动，并放置MOS标准基准单元。对于下一45μm×45μm网格，由于x_step是x方向上步长大小的一半、并且由于y_step是y方向上步长大小的一半，所以迭代循环将开始的45μm×45μm网格的中心在x方向上步进2*i*x_step并且在y方向上步进2*j*y_step，其中y循环嵌套在x循环中。以这种方式，该装置生成用于图9所示的MOS标准基准单元放置的图案。
MOS标准基准单元的放置使用多个LVP基准设计(例如，在图4A至图7B中描述的LVP基准设计)。如上表所述，不同的LVP基准设计在IC布局中可以具有不均等的分布(例如，75％、5％、15％和5％)。期望的是，放置图案就每个观察窗口(例如，50μm×50μm观察窗口)内提供多个可观察到的基准单元而言，在X和Y维度上是均等有效的。
图10A图示了用于MOS标准基准单元的示例性放置图案1002。图10A所示的放置图案是用于产生图9所示的图案的开始放置图案。抖动应用于图10A所示的图案的x位置和y位置，使得一旦抖动已经应用于图案，MOS标准基准单元就被放置。如图10A所示，每个MOS标准基准单元具有处于方形图案的八个邻近单元。然而，可以使用其他图案。
图10B图示了用于MOS标准基准单元的另一示例性放置图案1004。图10B所示的放置图案是具有45度旋转的方形图案(例如，图10A的图案)。抖动被应用到图10B所示的图案的x位置和y位置，使得一旦抖动已经应用于图案，MOS标准基准单元就被放置。如图10B所示，每个MOS标准基准单元具有四个对称定位的邻近单元。
图10C图示了用于MOS标准基准单元的另一示例性放置图案1006。图10C所示的放置图案是不具有旋转的六边形图案。抖动被应用到图10C所示的图案的x位置和y位置，使得一旦抖动已经应用于图案，MOS标准基准单元就被放置。如图10C所示，每个MOS标准基准单元具有六个对称定位的邻近单元。
图10D图示了用于MOS标准基准单元的另一示例性放置图案1008。图10D所示的放置图案是具有90度旋转的六边形图案。抖动被应用到图10D所示的图案的x位置和y位置，使得一旦抖动已经应用于图案，MOS标准基准单元就被放置。如图10D所示，每个MOS标准基准单元具有六个对称定位的相邻单元。
关于图10A-图10D，CAD放置工具可以实现放置算法，该放置算法包括对以上任何放置图案或对任何其他2-D放置图案进行的抖动处理。特别地，除了上述方形和六边形之外，还可以使用任何合适的形状。例如，如果50μm×50μm的观察开孔是矩形(例如，60μm×40μm、40μm×60μm)而不是方形，则所有/任何这些图案可以在x方向和y方向上进行缩放。在给定几何约束的情况下，x位置和y位置的缩放可以被选择来将MOS标准基准单元所消耗的面积最小化(理想情况下小于约0.1％)，使得在任何/每个观察开孔窗口内多个MOS标准基准单元是可见的，并且就任何/每个观察开孔窗口内提供可见的多个MOS标准基准单元而言，在x维度和y维度上是均等有效的。
图11图示了在MOS IC的区域中放置多个基准标准单元的示例性方法的流程图。该方法将多个基准标准单元放置在与统一的全局放置图案相距随机偏移(随机抖动)的位置处，以促进标识MOS IC中的基准标准单元，并且允许扫描图像和MOS IC的CAD布局图像之间对准。该方法可以通过CAD布局工具的放置算法来实践。
在框1102处，该方法确定MOS IC的用于放置多个基准标准单元的区域。该区域具有x方向和y方向。该区域可以是MOC IC的管芯区域，非基准标准单元将放置在该管芯区域中，并且基准标准单元将被放置到该管芯区域中，以创建在非基准标准单元的漫射中的开口。
在框1104处，该方法从x方向上的非基准标准单元与多个基准标准单元中的一个基准标准单元之间的最大距离的二分之一，减去x方向上的抖动范围，来生成x方向半步进距离。x方向半步进距离用于步进通过x方向上的位置，以用于将多个基准标准单元放置在MOS IC的区域中。例如，从MOS IC的区域的左下参考点开始，该方法可以在第一基准标准单元的x方向上、在从左下参考点偏移x方向半步进距离的位置处限定初始未抖动位置。该方法可以将x方向上的随机抖动应用于x方向上的初始未抖动位置，以确定第一基准标准单元在x方向上的实际放置位置。该方法可以通过从第一基准标准单元在x方向上的实际放置位置在x方向上步进x方向半步进距离的两倍，来限定附加基准标准单元的附加未抖动位置。
在框1106处，该方法从y方向上非基准标准单元与多个基准标准单元中的一个基准标准单元之间的最大距离的二分之一，减去y方向上的抖动范围，来生成y方向半步进距离。y方向半步进距离用于步进通过y方向上的位置，来将多个基准标准单元放置在MOS IC的区域中。例如，从MOS IC的区域的左下参考点开始，该方法可以在第一基准标准单元的y方向上、在从左下参考点偏移y方向半步进距离的位置处限定初始未抖动位置。该方法可以将y方向上的随机抖动应用于y方向上的初始未抖动位置，以确定第一基准标准单元在y方向上的实际放置位置。该方法可以通过从第一基准标准单元在y方向上的实际放置位置在y方向上步进y方向半步进距离的两倍，来限定附加基准标准单元的附加未抖动位置。
在框1108处，该方法确定在x方向上的随机抖动和在y方向上的随机抖动。x方向上随机抖动的范围是x方向上抖动范围的负二分之一到正二分之一。类似地，y方向上的随机抖动范围是y方向上的抖动范围的负二分之一到正二分之一。该方法可以通过确定两个随机种子来确定随机抖动，其中一个随机种子针对x方向上的随机抖动，另一个随机种子针对y方向上的随机抖动。该方法可以使用随机种子中的一个随机种子来确定x方向上的随机抖动在(-0.5*x方向上的抖动范围)和(0.5*x方向上的抖动范围)之间。类似地，该方法可以使用另一随机种子来确定y方向上的随机抖动在(-0.5*y方向上的抖动范围)和(0.5*y方向上的抖动范围)之间。
在框1110处，该方法通过相继地向两倍的x方向半步进距离添加x方向上的随机抖动来步进通过区域的x方向，以确定x方向上的多个放置位置。例如，如以上框1104中所讨论的，从MOS IC的区域的左下参考点开始，该方法可以确定第一基准标准单元的实际x位置。该方法可以通过从第一基准标准单元的x位置在x方向上步进两倍的x方向半步进距离，来确定下一基准标准单元的未抖动x位置。该方法可以将x方向上的随机抖动添加到下一基准标准单元的未抖动x位置，来确定下一基准标准单元的实际x位置。该方法可以重复该步骤，直到到达该区域在x方向上的结束。
在框1112处，该方法通过相继地向两倍的y方向半步进距离添加y方向上的随机抖动来步进通过区域的y方向，以确定y方向上的多个放置位置。例如，如以上框1106中所讨论的，从MOS IC的区域的左下参考点开始，该方法可以确定第一基准标准单元的实际y位置。该方法可以通过从第一基准标准单元的y位置在y方向上步进两倍的y方向半步进距离，来确定下一基准标准单元的未抖动y位置。该方法可以将y方向上的随机抖动添加到下一基准标准单元的未抖动y位置，来确定下一基准标准单元的实际y位置。该方法可以重复该步骤，直到到达该区域在y方向上的结束。
在框1114处，该方法将多个基准标准单元放置在这样的位置处，这些位置基于x方向上的多个放置位置和y方向上的多个放置位置。例如，该方法可以根据期望的利用率来选择四个基准标准单元类型，并且将基准标准单元放置在框1108和1110中所确定的(x，y)位置处。
应理解，所公开的过程/流程图中的框的特定顺序或层级是示例性方案的图示。基于设计偏好，应当理解，过程/流程图中的框的特定顺序或层级可以重新布置。此外，一些框可以组合或省略。所附的方法权利要求以示例顺序呈现了各个框的要素，并且并不意味着限于所呈现的特定顺序或层级。
应当理解，权利要求书不限于以上示出的精确配置和组件。在不脱离权利要求书的范围的情况下，可以对上述方法和设备的布置、操作和细节进行各种修改、改变和变化。
尽管前述内容针对本公开的各方面，但是可以在不脱离本公开的基本范围的情况下设计本公开的其他和另外的方面，并且其范围由所附权利要求书确定。
提供先前的描述以使本领域的任何技术人员能够实践本文描述的各个方面。对这些方面的各种修改对于本领域技术人员将是显而易见的，并且本文定义的一般原理可以应用于其他方面。因此，权利要求书不旨在限于本文中所示出的方面，而是应被赋予与权利要求书字面一致的完整范围，其中除非明确指出，否则以单数形式提及要素并不旨在意指“一个且仅一个”，而是意指“一个或多个”。词语“示例性”在本文中用来意指“用作示例、实例或图示”。本文中被描述为“示例性”的任何方面不一定被解释为比其他方面优选或有利。除非另有明确说明，否则术语“一些”指代一个或多个。诸如“A、B或C中的至少一个”、“A、B或C中的一个或多个”、“A、B和C中的至少一个”、“A、B和C中的一个或多个”以及“A、B、C或其任意组合”包括A、B和/或C的任意组合，并且可以包括多个A、多个B或多个C。具体地，诸如“A、B或C中的至少一个”、“A、B或C中的一个或多个”、“A、B和C中的至少一个”、“A、B和C中的一个或多个”以及“A、B、C或其任意组合”的组合可以是仅A、仅B、仅C、A和B、A和C、B和C或A和B和C，其中任何此类术语“组合”可以包含A、B或C的一个或多个成员。本领域普通技术人员已知或以后将知道的，贯穿本公开内容描述的各个方面的要素的所有结构和功能等同物通过引用明确地并入本文，并且旨在被权利要求所涵盖。此外，无论在权利要求书中是否明确记载了这样的公开内容，本文所公开的任何内容都不旨在捐献给公众。词语“模块”、“机制”、“要素”、“器件”等可以不是词语“手段”的替代。这样，除非权利要求要素使用短语“用于…的手段”来明确叙述，否则任何权利要求要素都不应解释为手段加功能。

Claims (20)

1.一种金属氧化物半导体集成电路，包括：
多个基准标准单元，其中所述多个基准标准单元包括多个单元尺寸，所述多个单元尺寸在所述多个基准标准单元之中被不均等地利用，并且所述多个基准标准单元被放置以具有从统一的全局放置图案的随机偏移；
其中所述多个单元尺寸中的每个单元尺寸的所述多个基准标准单元的具有在有源区域的漫射层中的一个或多个开口，以允许激光束从金属层反射。
2.根据权利要求1所述的金属氧化物半导体集成电路，其中所述多个单元尺寸中的每个单元尺寸的所述多个基准标准单元在x方向和y方向中的至少一项上不同。
3.根据权利要求1所述的金属氧化物半导体集成电路，其中针对所述多个单元尺寸中的每个单元尺寸的所述多个基准标准单元，所述金属层未被连接至所述有源区域。
4.根据权利要求1所述的金属氧化物半导体集成电路，其中所述多个单元尺寸中的每个单元尺寸不同之处在于所述有源区域的所述漫射层中的所述开口。
5.根据权利要求1所述的金属氧化物半导体集成电路，其中所述多个基准标准单元还被放置以允许减少的数目个基准标准单元在观察窗口开孔内可观察到，所述观察窗口开孔被定位在所述金属氧化物半导体集成电路上的多个位置处。
6.根据权利要求1所述的金属氧化物半导体集成电路，其中所述多个单元尺寸中的每个单元尺寸在所述多个基准标准单元之中被不均等地利用，使得具有最大单元尺寸的基准标准单元具有最高利用率。
7.根据权利要求1所述的金属氧化物半导体集成电路，其中所述多个基准标准单元通过如下被放置以具有从统一的全局放置图案的随机偏移：通过将所述多个基准标准单元中的每个基准标准单元放置以具有从所述统一的全局放置图案沿x方向和y方向中的至少一个方向的距离上的随机抖动。
8.根据权利要求1所述的金属氧化物半导体集成电路，其中所述统一的全局放置图案包括以下项中的一项：未经旋转的方形图案、经旋转的方形图案、未经旋转的六角形图案和经旋转的六角形图案。
9.根据权利要求1所述的金属氧化物半导体集成电路，其中所述统一的全局布置图案被缩放，以允许减少的数目个基准标准单元在观察窗口开孔内可观察到。
10.根据权利要求1所述的金属氧化物半导体集成电路，其中所述多个单元尺寸的所述多个基准标准单元包括：
至少四个功率轨，跨所述基准标准单元在第一方向上延伸，其中所述至少四个功率轨中的每一个功率轨均被耦合至第一电压源、或与所述第一电压源不同的第二电压源；并且
其中所述有源区域包括与所述至少四个功率轨中的每一个功率轨相邻的一个或多个有源区域集，其中所述一个或多个有源区域集中的每一个有源区域集在所述第一方向上共线，其中至少一个有源区域集包括至少两个不相交的有源区域，并且其中所述一个或多个有源区域集中的每一个有源区域集均从到所述金属层的触点和互连件断开连接。
11.根据权利要求10所述的金属氧化物半导体集成电路，其中所述至少一个有源区域集的所述至少两个不相交的有源区域被分离开小于300nm。
12.根据权利要求10所述的金属氧化物半导体集成电路，其中所述一个或多个有源区域集中的每一个有源区域集在第二方向上对准，所述第二方向与所述第一方向正交。
13.根据权利要求10所述的金属氧化物半导体集成电路，其中所述至少一个有源区域的所述至少两个不相交的有源区域包括：在所述基准标准单元的第一侧上的有源区域、以及在所述基准标准单元的第二侧上的有源区域。
14.根据权利要求10所述的金属氧化物半导体集成电路，其中所述至少一个有源区域包括跨所述基准标准单元在所述第一方向上延伸的一个有源区域。
15.根据权利要求10所述的金属氧化物半导体集成电路，其中所述多个单元尺寸中的每个单元尺寸的所述多个基准标准单元还包括：跨所述基准标准单元在第二方向上延伸的多个浮栅互连件，所述第二方向正交于所述第一方向。
16.根据权利要求10所述的金属氧化物半导体集成电路，其中所述至少一个有源区域包括至少三个不相交的有源区域。
17.根据权利要求16所述的金属氧化物半导体集成电路，其中所述至少三个不相交的有源区域中相邻的一对有源区域之间分离开小于300nm。
18.根据权利要求16所述的金属氧化物半导体集成电路，其中所述至少一个有源区域的所述至少三个不相交的有源区域包括：在所述基准标准单元的第一侧上的有源区域、在所述基准标准单元的中央部分中的有源区域、以及在所述基准标准单元的第二侧上的有源区域。
19.一种在金属氧化物半导体集成电路中放置多个基准标准单元的方法，包括：
确定所述金属氧化物半导体集成电路用于放置所述多个基准标准单元的区域，其中所述区域具有x方向和y方向；
从所述x方向上的非基准标准单元与所述多个基准标准单元中的一个基准标准单元之间的最大距离的二分之一，减去所述x方向上的抖动范围，以生成x方向半步进距离；
从所述y方向上的非基准标准单元与所述多个基准标准单元的一个基准标准单元之间的最大距离的二分之一，减去所述y方向上的抖动范围，以生成y方向半步进距离；
确定所述x方向上的随机抖动，其中所述x方向上的所述随机抖动的范围是所述x方向上的所述抖动范围的从负二分一至正二分之一倍；
确定所述y方向上的随机抖动，其中所述y方向上的所述随机抖动的范围是所述y方向上的所述抖动范围的从负二分一至正二分之一倍；
通过相继地向两倍的所述x方向半步进距离添加所述x方向上的所述随机抖动来步进通过所述区域的所述x方向，以确定在所述x方向上的多个放置位置；
通过相继地向两倍的所述y方向半步进距离添加所述y方向上的所述随机抖动来步进通过所述区域的所述y方向，以确定在所述y方向上的多个放置位置；以及
将所述多个基准标准单元放置在基于所述x方向上的所述多个放置位置、以及所述y方向上的所述多个放置位置的位置处。
20.根据权利要求1所述的金属氧化物半导体集成电路，所述多个基准标准单元的总面积小于所述金属氧化物半导体集成电路的0.1％。
CN201880067255.6A 2017-10-17 2018-08-28 针对cad至硅背侧图像对准的可见对准标记/界标 Active CN111247635B (zh)

Applications Claiming Priority (5)

Application Number Priority Date Filing Date Title
US201762573556P 2017-10-17 2017-10-17
US62/573,556 2017-10-17
US15/913,784 US10262950B1 (en) 2017-10-17 2018-03-06 Visible alignment markers/landmarks for CAD-to-silicon backside image alignment
US15/913,784 2018-03-06
PCT/US2018/048371 WO2019078958A1 (en) 2017-10-17 2018-08-28 VISIBLE ALIGNMENT MARKERS / MARKS FOR CAD-SILICON REAR-SIDE IMAGE ALIGNMENT

Publications (2)

Publication Number Publication Date
CN111247635A CN111247635A (zh) 2020-06-05
CN111247635B true CN111247635B (zh) 2021-03-09

Family

ID=66096060

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201880067255.6A Active CN111247635B (zh) 2017-10-17 2018-08-28 针对cad至硅背侧图像对准的可见对准标记/界标

Country Status (6)

Country Link
US (1) US10262950B1 (zh)
EP (1) EP3698403A1 (zh)
CN (1) CN111247635B (zh)
SG (1) SG11202002025XA (zh)
TW (1) TWI762708B (zh)
WO (1) WO2019078958A1 (zh)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11121129B2 (en) * 2018-07-31 2021-09-14 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device
US11803683B2 (en) * 2021-01-28 2023-10-31 Taiwan Semiconductor Manufacturing Company, Ltd. Method of and system for manufacturing semiconductor device
TWI803321B (zh) * 2022-03-03 2023-05-21 南亞科技股份有限公司 具有去耦合單元的半導體元件及其製造方法

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102005451A (zh) * 2009-08-28 2011-04-06 索尼公司 半导体集成电路
CN103022032A (zh) * 2012-12-07 2013-04-03 中国科学院微电子研究所 标准单元库版图设计方法、布局方法及标准单元库
CN103594422A (zh) * 2012-08-17 2014-02-19 美国博通公司 深亚微米技术的布局电路优化
CN104835821A (zh) * 2014-02-07 2015-08-12 全视科技有限公司 具有全局布线通道的集成电路芯片及专用集成电路
CN104899364A (zh) * 2015-05-27 2015-09-09 上海华力微电子有限公司 一种用于器件建模的标准单元选择方法
CN105447221A (zh) * 2014-09-18 2016-03-30 三星电子株式会社 设计半导体装置的布局的方法
CN107026176A (zh) * 2015-09-21 2017-08-08 格罗方德半导体公司 接触soi衬底

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6212089B1 (en) * 1996-03-19 2001-04-03 Hitachi, Ltd. Semiconductor memory device and defect remedying method thereof
US7009247B2 (en) 2001-07-03 2006-03-07 Siliconix Incorporated Trench MIS device with thick oxide layer in bottom of gate contact trench
US7256055B2 (en) 2003-08-25 2007-08-14 Tau-Metrix, Inc. System and apparatus for using test structures inside of a chip during the fabrication of the chip
US8420410B2 (en) 2009-07-08 2013-04-16 Qualcomm Incorporated Techniques providing fiducial markers for failure analysis
JP5349410B2 (ja) * 2010-06-17 2013-11-20 浜松ホトニクス株式会社 半導体集積回路装置の検査方法及び半導体集積回路装置
US9714978B2 (en) 2012-04-12 2017-07-25 Larry Ross At-speed integrated circuit testing using through silicon in-circuit logic analysis
WO2014025936A2 (en) * 2012-08-08 2014-02-13 Dcg Systems, Inc. P and n region differentiation for image-to-cad alignment
US10283437B2 (en) 2012-11-27 2019-05-07 Advanced Micro Devices, Inc. Metal density distribution for double pattern lithography
KR102175464B1 (ko) * 2014-04-08 2020-11-06 삼성전자주식회사 반도체 집적 회로
US9799575B2 (en) * 2015-12-16 2017-10-24 Pdf Solutions, Inc. Integrated circuit containing DOEs of NCEM-enabled fill cells
US9892224B2 (en) 2015-02-12 2018-02-13 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming masks
US9502351B1 (en) 2015-09-15 2016-11-22 Qualcomm Incorporated Multiple split rail standard cell library architecture
US10605859B2 (en) 2016-09-14 2020-03-31 Qualcomm Incorporated Visible alignment markers/landmarks for CAD-to-silicon backside image alignment

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102005451A (zh) * 2009-08-28 2011-04-06 索尼公司 半导体集成电路
CN103594422A (zh) * 2012-08-17 2014-02-19 美国博通公司 深亚微米技术的布局电路优化
CN103022032A (zh) * 2012-12-07 2013-04-03 中国科学院微电子研究所 标准单元库版图设计方法、布局方法及标准单元库
CN104835821A (zh) * 2014-02-07 2015-08-12 全视科技有限公司 具有全局布线通道的集成电路芯片及专用集成电路
CN105447221A (zh) * 2014-09-18 2016-03-30 三星电子株式会社 设计半导体装置的布局的方法
CN104899364A (zh) * 2015-05-27 2015-09-09 上海华力微电子有限公司 一种用于器件建模的标准单元选择方法
CN107026176A (zh) * 2015-09-21 2017-08-08 格罗方德半导体公司 接触soi衬底

Also Published As

Publication number Publication date
US10262950B1 (en) 2019-04-16
SG11202002025XA (en) 2020-05-28
WO2019078958A1 (en) 2019-04-25
CN111247635A (zh) 2020-06-05
TW201929227A (zh) 2019-07-16
TWI762708B (zh) 2022-05-01
EP3698403A1 (en) 2020-08-26
US20190115301A1 (en) 2019-04-18

Similar Documents

Publication Publication Date Title
CN109690766B (zh) 用于cad与硅背侧图像对准的可见对准标记/界标
CN111247635B (zh) 针对cad至硅背侧图像对准的可见对准标记/界标
US9230867B2 (en) Structure and method for E-beam in-chip overlay mark
US6518571B2 (en) Through-the-substrate investigation of flip-chip IC's
JP2015019087A (ja) 集積回路プロービングアプリケーション用にプローブカードのプローブチップアレイを対応するコンタクトパッドにアライメントさせる方法
CN109946586B (zh) 芯片电连接缺陷的检测方法
TW201703096A (zh) 用於電子束曝光系統之精密校準系統
Huening et al. E-beam probing: A high-resolution technique to read volatile logic and memory arrays on advanced technology nodes
Johnson et al. Characterization of electronic devices by top-down Electron Beam Induced Current
JP2009251455A (ja) アライメントマーク及びアライメント方法
TW201923373A (zh) 用於晶片除錯及故障隔離之電子束探測
Nazakat et al. Novel techniques of FIB edit on VDD routing in internal circuit for IDDQ leakage failure analysis
US20230417830A1 (en) In-line electrical detection of defects at wafer level
US20230064001A1 (en) Alignment mark and method
Ouyang et al. High-throughput high-density mapping and spectrum analysis of transistor gate length variations in SRAM circuits
Shearer et al. Identification of an IDDQ failure mechanism using a variety of front and backside analytical techniques
Mulder A Simple FIB Method for Constructing Electrically Isolated Microprobe Pads for the Electrical Analysis of Failing 0.12 μm Technology SRAM Bit Cells
Colvin et al. Identification and Analysis of Parasitic Depletion Mode Leakage in a Memory Select Transistor
Contrast Voltage Contrast and EBIC Failure Isolation Techniques
JP2006108340A (ja) 半導体チップ

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
REG Reference to a national code

Ref country code: HK

Ref legal event code: DE

Ref document number: 40022812

Country of ref document: HK

GR01 Patent grant
GR01 Patent grant