CN103594422A - 深亚微米技术的布局电路优化 - Google Patents

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Abstract

本发明公开了深亚微米技术的布局电路优化，其中，一种集成电路在其扩散层内具有基本连续的活性扩散区。可使用这些基本连续的活性扩散区的部分制造半导体器件的活性区。应力可在其制造过程中被施加到这些半导体器件，这会在整个所述集成电路导致基本均匀的应力图。所述基本均匀的应力图可显著地提高所述集成电路的性能。

Description

深亚微米技术的布局电路优化
相关申请的交叉引用
本申请要求于2012年8月17日提交的美国临时专利申请第61/684,655号和于2012年9月27日提交的美国专利申请第13/628,839号的优先权，其全部内容结合于此作为参考。
技术领域
本发明一般涉及优化集成电路布局，并且更具体涉及优化集成电路布局以提供基本均匀的应力图以提高集成电路的性能。
背景技术
设计了一种集成电路以具有应力（也称为应变），其在其制造期间被施加到其半导体器件以提高性能。一种类型的应力将机械应力或应变施加到半导体器件的沟道区以增加载流子或空穴迁移率，以提高它们的速度。例如，拉伸机械应变和压缩机械应力可分别被施加于p-型金属氧化物半导体（PMOS）器件和n型金属氧化物半导体（NMOS）器件，以提高它们的速度。新的互补金属氧化物半导体（CMOS）节点（诸如20nm及以下）可在其制造期间将应力应用于扩散层/多晶硅层/金属层和/或提高性能的半导体器件之间的互连以提高性能。
典型地，集成电路通常使用从标准单元的预定库中选择的半导体器件的配置和布置而构成。标准单元代表一个或多个半导体器件以及它们的互连结构，其被配置和布置以提供布尔逻辑功能，诸如AND、OR、XOR、XNOR或NOT以提供一些实例，或存储功能，诸如触发器或锁存器以提供一些实例。最简单的标准单元是基本的NAND、NOR、XOR或NOT布尔逻辑功能的直接代表，虽然通常使用更加复杂的标准单元，诸如2位全加器以提供一个实例。在对应于扩散层、多晶硅层、金属层和/或层之间的互连的平面几何形状方面限定标准单元。
以往，形成一个标准单元的晶体管的扩散层内的活性扩散区（也被称为氧化扩散区（OD）或薄氧化区）与另一个标准单元的扩散区内的活性扩散区分离物理主动扩散区间隙。物理活性扩散区间隙导致扩散层中的不连续性，通常被称为边缘效应，这会在制造过程应力被施加到半导体器件时导致非均匀应力图。该非均匀应力图可显著降低集成电路的性能，且对于较新CMOS节点（例如20nm）特别严重。
发明内容
根据本发明的一实施方式，提供了一种在制造期间施加应力时整个都具有基本均匀的应力图的集成电路，该集成电路包括：第一标准单元，具有第一活性扩散区和第二活性扩散区，多个晶体管中的第一晶体管被配置为针对其活性区利用该第一活性扩散区，并且该多个晶体管中的第二晶体管被配置为针对其活性区利用该第二活性扩散区；耦合单元，具有耦合到该第一活性扩散区的第三活性扩散区和耦合到该第二活性扩散区的第四活性扩散区，该多个晶体管中的第三晶体管被配置为针对其活性区利用该第三活性扩散区，且该多个晶体管中的第四晶体管被配置为针对其活性区利用该第四活性扩散区，该第三晶体管和该第四晶体管进一步被配置为持续不起作用；以及第二标准单元，具有耦合到该第三活性扩散区的第五活性扩散区和耦合到该第四活性扩散区的第六活性扩散区，该多个晶体管中的第五晶体管被配置为针对其活性区利用该第五活性扩散区，且该多个晶体管中的第六晶体管被配置为针对其活性区利用该第六活性扩散区。
进一步地，该第一标准单元或该第二标准单元中的至少一个选自标准单元的预定库中。
进一步地，该第一活性扩散区、该第三活性扩散区和该第五活性扩散区被配置和布置为形成第一基本连续的活性扩散区，并且其中，该第二活性扩散区、该第四活性扩散区和该第六活性扩散区被配置和布置为形成第二基本连续的活性扩散区。
进一步地，该第一半导体晶体管、该第三半导体晶体管、该第五半导体晶体管为p型金属氧化物半导体（PMOS）晶体管，并且其中，该第二半导体晶体管、该第四半导体晶体管和该第六半导体晶体管为n型金属氧化物半导体（NMOS）器件。
进一步地，该第三晶体管被配置为持续接收大于其阈值电压的其栅极和其源极之间的偏置电压以使该第三晶体管持续不起作用。
进一步地，该第三晶体管的该栅极和该源极均被耦合为使该第三晶体管持续不起作用。
进一步地，该第四晶体管被配置为持续接收小于其阈值电压的其栅极和其源极之间的偏置电压以使该第四晶体管持续不起作用。
根据本发明的另一实施方式，提供了一种整个都具有基本连续的活性扩散区的集成电路，该集成电路包括第一多个半导体器件，被配置为针对其活性区利用该基本连续的活性扩散区，该第一多个晶体管具有选自标准单元的预定库的第一集成电路布局；第二多个半导体器件，被配置为持续不起作用并针对其活性区利用该基本连续的活性扩散区；以及第三多个半导体器件，被配置为针对其活性区利用该基本连续的活性扩散区，该第三多个晶体管具有选自该标准单元的预定库的第二集成电路布局。
进一步地，该第二多个半导体器件包括：p型金属氧化物半导体（PMOS）器件，被配置为持续接收大于其阈值电压的其栅极和其源极之间的第一偏置电压以使该p型金属氧化物半导体器件持续不起作用；以及n型金属氧化物半导体（NMOS）器件，被配置为持续接收小于其阈值电压的其栅极和其源极之间的第二偏置电压以使该n型金属氧化物半导体器件持续不起作用。
进一步地，该集成电路还包括：第一金属区，被配置为提供第一偏置电压；和第二金属区，被配置为提供第二偏置电压，其中，该p型金属氧化物半导体器件的该栅极和该源极与该n型金属氧化物半导体器件的该栅极和该源极分别耦合到该第一金属区和该第二金属区。
进一步地，该p型金属氧化物半导体器件和该n型金属氧化物半导体器件被配置和布置为形成持续不起作用的传输门。
进一步地，该第二多个半导体器件被配置为与该第一多个半导体器件或该第三多个半导体器件共享共同互连。
进一步地，该集成电路的特征在于当应力被施加至该第一多个半导体器件、该第二多个半导体器件和该第三多个半导体器件时整个电路都具有基本均匀的应力图。
根据本发明的又一实施方式，提供了一种用于将第一标准单元的第一活性扩散区耦合到第二标准单元的第二活性扩散区的耦合单元，包括第三活性扩散区，耦合到该第一活性扩散区和该第二活性扩散区以在整个该耦合单元中形成基本连续的活性扩散区；和半导体器件，被配置为针对其各个活性区利用该基本连续的活性扩散区，该半导体器件被配置为不起作用。
进一步地，该半导体器件包括：p型金属氧化物半导体（PMOS）器件，被配置为持续接收大于其阈值电压的其栅极和其源极之间的偏置电压以使该p型金属氧化物半导体器件持续不起作用，或被配置为在该栅极处接收大于该阈值电压的控制信号以使该p型金属氧化物半导体器件暂时不起作用。
进一步地，该p型金属氧化物半导体器件的该源极耦合到该栅极。
进一步地，该半导体器件包括：n型金属氧化物半导体（NMOS）器件，被配置为持续接收小于其阈值电压的其栅极和其源极之间的偏置电压以使该n型金属氧化物半导体器件持续不起作用，或被配置为在该栅极处接收小于该阈值电压的控制信号以使该n型金属氧化物半导体器件暂时不起作用。
进一步地，该n型金属氧化物半导体器件的该源极耦合到该栅极。
进一步地，该第一活性扩散区的宽度不同于该第二活性扩散区的宽度，以及其中，该第三活性扩散区被配置为提供从该第一活性扩散区到该第二活性扩散区的基本连续过渡。
进一步地，该基本连续过渡为基本非线性过渡。
附图说明
将参照附图来描述本发明的实施方式。在图中，相似参考号指示相同或功能上相似的元件。此外，参考标号最左边的阿拉伯数字表示该参考标号首次出现的附图。
图1示出常规集成电路的常规集成电路布局；
图2示出第二常规集成电路的常规集成电路布局。
图3示出根据本发明示例性实施方式的第一集成电路的第一集成电路布局；
图4示出根据本发明示例性实施方式的第二集成电路的第二集成电路布局；
图5示出根据本发明示例性实施方式的第三集成电路的第三集成电路布局。
现在将参照附图来描述本发明。在图中，相同的参考号一般指示相同、功能上相似和/或结构上相似的元件。元件首次出现的附图由参考标号中的最左边的阿拉伯数字指示。
具体实施方式
下面的详细描述参考附图来示出符合本发明的示例性实施方式。详细描述中对“一个示例性实施方式”、“示例性实施方式中”、“实例示例性实施方式”等的引用指示所描述的示例性实施方式可包括特定特征、结构或特性，但并非每个示例性实施方式可一定包括特定特征、结构或特性。此外，这些短语不一定指相同的示例性实施方式。此外，在结合示例性实施方式来描述特定的特征、结构或特性时，在相关技术的技术人员的知识范围内，结合是否明确描述的其它示例性实施方式来影响这样的特征、结构或特性。
本文所描述的示例性实施方式用于说明的目的，而不是限制性的。其它示例性实施方式也是可行的，且在本发明的精神和范围之内可对示例性实施方式进行修改。因此，具体实施方式不意味着限制本发明。相反，本发明的范围仅根据下面的权利要求书及其等同物而限定。
示例性实施方式的以下详细描述将完全揭示本发明的一般性质，其中在不脱离本发明的精神和范围的情况下，其他人可以通过应用本相关领域技术人员的知识很容易地修改和/或改编这样的示例性实施方式用于各种应用，而无需过多的实验。因此，这样的改编和修改旨在属于基于本文提出的教导和指导的示例性实施方式的含义和多个等同物。应理解，本文的措辞或术语是为了描述而不是限制的目的，使得鉴于本文的教导，本说明书的术语或措辞可由相关领域技术人员来解释。
常规的集成电路布图布局
图1示出常规集成电路的常规集成电路布局。常规集成电路100包括选自标准单元的预定库中的多个标准单元。这些标准单元包括被制造在半导体衬底的扩散层、多晶硅层和/或金属层并包括这些层之间的互连的一个或多个半导体器件。在一个或多个半导体器件的制造过程中，应力可被施加到扩散层以提高其性能。然而，常规集成电路100的一个标准单元的扩散层内的活性扩散区与常规集成电路100的另一标准单元的扩散层内的活性扩散区分离出物理活性扩散区域间隙。物理活性扩散区间隙引起这些活性扩散区之间的不持续性，通常被称为边缘效应，这会在应力被施加到常规集成电路100内的半导体器件时引起非均匀应力图。这些非均匀应力图显著降低常规集成电路100的性能。常规集成电路100包括第一标准单元102和第二标准单元104。
标准单元102和104可代表选自标准单元的预定库中的任何合适的标准单元。尽管这些标准单元被示为常规逆变器的常规集成电路布局，但这是仅用于说明目的。标准单元102和104可使用任何常规集成电路布局来实施，这些集成电路布局被配置和布置为提供布尔逻辑功能，（诸如AND、OR、XOR、XNOR或NOT以提供一些实例）或存储功能（诸如触发器或锁存器以提供一些实例）。
传统上，标准单元102和104包括以平面几何形状被限定的半导体器件，所述平面几何形状对应于一个或多个扩散层内的第一活性扩散区108.1和108.2和第二活性扩散区110.1和110.2、一个或多个多晶硅层内的多晶硅区112、一个或多个金属层内的金属区114和/或各区域之间的一个或多个互连116（诸如触点或通孔，以提供一些实例）。活性扩散区108和110（在图1中使用散列示出）代表在其上可形成半导体器件的活性区的活性扩散区。多晶硅区112（在图1中使用虚线阴影示出）重叠活性扩散区以形成半导体器件。典型地，第一活性扩散区108.1和108.2掺杂有受体类型的杂质原子（诸如提供一些实例的硼或铝），这些杂质原子能够接受电子以形成p型金属氧化物半导体（PMOS）器件的活性区。第二活性扩散区110.1和110.2掺杂有供体类型的杂质原子（诸如磷、砷，或锑，以提供一些实例），这些杂质原子能够提供电子以形成n型金属氧化物半导体（NMOS）器件的活性区。多晶硅区112可掺杂有受体类型或供体类型的杂质原子。虽然未示出，但是半导体器件以及下面将要描述的其它半导体器件可形成在特定注入区（被称为阱）内，使得可增加位于半导体衬底中的载流子空穴和/或载流子电子的数量。半导体衬底可被注入有受体类型的原子和供体类型的原子以分别形成特定注入的p型阱区和特定注入的n型阱区。
金属区114（在图1中使用固体灰色阴影示出）代表用于路由标准单元102和104内或标准单元102和104之间的信号的一个或多个金属层内的金属区。例如，一些金属区114将供给电压VSS和供给电压VDD路由至标准单元102和104的晶体管。作为另一个实例，一些金属区114将输入信号X1和X2路由到标准单元102和104或路由来自标准单元102和104的输出信号Y1和Y2。
一个或多个互连116（如图1中的正方“x”所示）耦合常规集成电路100内的区域。典型地，一个或多个互连116可包括触点，用以形成在活性扩散区108和/或110与金属区114和/或多晶硅区112与金属区114之间的互连。此外，一个或多个互连116可包括通孔，用以形成金属区114之间的互连。
如图1所示，第一活性扩散区108.1和第二活性扩散区110.1分别与第一活性扩散区108.2和第二活性扩散区110.2分离出物理活性扩散区间隙118。物理活性扩散区间隙118包括第一活性扩散区108.1和第一活性扩散区108.2之间的第一物理活性扩散区间隙118.1和第二活性扩散区110.1和第二活性扩散区110.2之间的第二物理活性扩散区间隙118.2。物理活性扩散区间隙118引起一个或多个扩散层中的不持续性，通常被称为“边缘效应”，这会导致常规集成电路100的非均匀应力图。这种非均匀应力图可显著降低常规集成电路100的性能，且对于较新的CMOS节点（例如20nm）而言特别严重。
常规集成电路布局
图2示出第二常规集成电路的常规集成电路布局。常规集成电路200基本相似于常规集成电路100；然而，常规集成电路200的一个或多个多晶硅层内的多晶硅区112另外还包括物理活性扩散区间隙118内的多晶硅区域202。多晶硅区域202通常被用来在一个或多个多晶硅层内保持对称，并可被实施为产生基本均匀的多晶硅用于先进技术节点（诸如28nm以下，以提供一些实例）。
概述
下面的详细说明描述了一种集成电路，其在整个集成电路具有在其扩散层内的基本连续的活性扩散区。可使用这些基本连续的活性扩散区的部分制造半导体器件的活性区。应力可在其制造过程中被施加到这些半导体器件，这会在整个集成电路导致基本均匀的应力图。与常规集成电路100和/或常规集成电路200相比，基本均匀的应力图可显著地提高集成电路的性能。
第一集成电路布局
图3示出了根据本发明示例性实施方式的第一集成电路的第一集成电路布局。集成电路300包括选自标准单元的预定库的多个标准单元。这些标准单元包括被制造在半导体衬底的扩散层、多晶硅层和/或金属层上并包括这些层之间的互连的一个或多个半导体器件。标准单元可共享扩散层内的基本连续的活性扩散区。应力半导体元件可使用用于其活性区的这些基本连续活性扩散区的一部分来制造。应力可在其制造过程中被施加到这些应力半导体，这会遍布集成电路300导致均匀应力图。基本均匀的应力图可显著提高集成电路300的性能。集成电路300包括第一标准单元302、第二标准单元304和耦合单元306。
第一标准单元302和第二标准单元304可代表以与标准单元102和104基本相似的方式选自标准单元的预定库中的任何标准单元。第一标准单元302和第二标准单元304可使用任何集成电路布局而被实施，所述集成电路被配置和布置为提供布尔逻辑功能，诸如AND、OR、XOR、XNOR或NOT以提供一些实例，或提供存储功能，诸如触发器或锁存器以提供一些实例。第一标准单元302和第二标准单元304的最简单实施是基本的NAND、NOR、XOR或NOT布尔逻辑功能的直接代表，尽管也可使用更加复杂的实施。
第一标准单元302和第二标准单元304包括以平面几何形状被限定的半导体器件，所述平面几何形状方面对应于一个或多个多晶硅层内的多晶硅区112、一个或多个金属层内的金属区114、一个或多个互连116以及一个或多个扩散层内的第一活性扩散区308和第二活性扩散区310。第一活性扩散区308和第二活性扩散区310（在图3中使用散列示出）代表其上可形成半导体器件的活性区的半导体衬底的活性扩散区。多晶硅区112重叠活性扩散区从而形成半导体器件。典型地，第一活性扩散区308掺杂有受体类型的杂质原子以形成PMOS器件的活性区，且第二活性扩散区310掺杂有供体类型的杂质原子以形成NMOS器件的活性区。第一活性扩散区308的特征在于其为第一标准单元302内的第一活性扩散区部分308.1、第一标准单元302和第二标准单元304之间的第二活性扩散区部分308.2以及第二标准单元304内的第三活性扩散区部分308.3的组合。第二活性扩散区310的特征在于其与第一活性扩散区308基本相似。
耦合单元306将第一活性扩散区部分308.1耦合到第三活性扩散区部分308.3并将第一活性扩散区部分310.1耦合到第三活性扩散区部分310.3以在集成电路300内提供基本连续的活性扩散区。具体而言，耦合单元306提供第一活性扩散区部分308.1至第三活性扩散区部分308.3的基本连续过渡并提供第一活性扩散区部分310.1至第三活性扩散区部分310.3的基本连续过渡。因此，在第一活性扩散区部分308.1和第三活性扩散区部分308.3之间以及第一活性扩散区部分310.1和第三活性扩散区部分310.3之间没有物理活性扩散区间隙。在集成电路300的制造过程中应力被施加到半导体器件时，第一活性扩散区308和第二活性扩散区310的这些基本连续过渡在整个集成电路300提供基本均匀的应力图。
例如，如图3所示，耦合单元306包括p型应力晶体管312和n型应力晶体管314。虽然p型应力晶体管312和n型应力晶体管314被分别示为PMOS晶体管和NMOS晶体管，但是相关领域技术人员将认识到在不脱离本发明的精神和范围的情况下可使用其它类型的晶体管。在制造中，p型应力晶体管312和n型应力晶体管314分别使用第二活性扩散区部分308.2和第二活性扩散区部分310.2制造。多晶硅区112重叠第二活性扩散区部分308.2和第二活性扩散区部分310.2以形成p型应力晶体管312和n型应力晶体管314。尽管多晶硅区域112被示为与第一标准单元302和第二标准单元304的距离相等，但这仅用于说明目的。相关领域技术人员将认识到在不脱离本发明的精神和范围的情况下p型应力晶体管312和n型应力晶体管314以及下面将要描述的其它应力晶体管可更接近第一标准单元302或第二标准单元304。在某些情况下，p型应力晶体管312的漏极区和n型应力晶体管314的漏极区可与第一标准单元302的晶体管共享共同互连116和/或与第二标准单元304的晶体管共享共同互连116。在其它情况下，p型应力晶体管312的源极区和n型应力晶体管314的源极区可与第一标准单元302的晶体管共享共同互连116和/或与第二标准单元304的晶体管共享共同互连116。然而，在不脱离本发明的精神和范围的情况下，对相关领域技术人员将显而易见的是，p型应力晶体管312和n型应力晶体管314的其它集成电路布局也是可行的。当在制造p型应力晶体管312和n型应力晶体管314的过程中应力被分别施加到第二活性扩散区部分308.2和第二活性扩散区部分310.2时，在整个集成电路300提供基本均匀的应力图。
虽然在连接标准单元方面描述了耦合单元306以及下面将要描述的其它耦合单元，但是相关领域的技术人员将认识到本发明可被自然和通常被应用以通过将耦合单元插在很多或所有标准单元之间来完成标准单元行和区域。典型地，将在是速度关键的所有相邻标准单元之间添加耦合单元。这可根据设计者的需求用于任何子集单元。
此外，为了确保p型应力晶体管312和n型应力晶体管314不会不利地影响第一标准单元302的操作，p型应力晶体管312和n型应力晶体管314可被偏置为持续不起作用或被截止“OFF”。这些持续不活性半导体晶体管以及下面将要描述的其它持续不起作用半导体晶体管可被称为“虚拟”晶体管。p型应力晶体管312通过持续地施加大于其栅极和源极之间的阈值电压而被偏置为持续不起作用。典型地，p型应力晶体管312的阈值电压为负电压；因此，在其栅极和源极之间施加该电压会使p型应力晶体管312不起作用。同样，n型应力晶体管314通过持续地施加小于其栅极和源极之间的阈值电压被偏置为持续不起作用。典型地，n型应力晶体管314的阈值电压为正电压；因此，在其栅极和源极之间施加该电压会使n型应力晶体管314不起作用。例如，p型应力晶体管312的源极和栅极和n型应力晶体管314的源极和栅极分别耦合到供给电压VDD和供给电压VSS，如在集成电路300的电路图320中所示。
在本实例中，将p型应力晶体管312的源极和栅极耦合到供给电压VDD确保了其栅极和源极之间的电压大于阈值电压，且将n型应力晶体管314的源极和栅极耦合到供给电压VSS确保了其栅极和源极之间的电压小于阈值电压。由于p型应力晶体管312的栅极和源极之间的电压大于阈值电压且n型应力晶体管314的栅极和源极之间的电压小于阈值电压，p型应力晶体管312和n型应力晶体管314为持续不起作用。典型地，供给电压VDD代表对应于逻辑电压的电压且供给电压VSS代表对应于逻辑零或接地的电压。
可选地，为了确保p型应力晶体管312和n型应力晶体管314不会不利地影响第一标准单元302的操作，p型应力晶体管312和n型应力晶体管314可被偏置为暂时不起作用或被截止“OFF”。例如，p型应力晶体管312的栅极以及n型应力晶体管314的栅极耦合到被配置为使p型应力晶体管312的栅极和n型应力晶体管314的栅极偏置以使这些晶体管暂时不起作用的各个控制信号。这些各个控制信号可通过另一栅极的输出、触发器、锁存器、寄存器、另一标准单元或其它半导体器件（以提供一些实例）提供。在示例性实施方式中，这些控制信号可通过一个或多个寄存器的一个或多个输出提供，所述寄存器被设置为正确值以偏置p型应力晶体管312的栅极和n型应力晶体管314的栅极以使这些晶体管在第一标准单元302和第二标准单元304启动时或其操作之前暂时不起作用。
第二集成电路布局
图4示出根据本发明示例性实施方式的第二集成电路的第二集成电路布局。集成电路400基本相似于集成电路300；然而，标准单元402的集成电路布局是第一标准单元302的集成电路布局的镜像图像。其结果是，p型应力晶体管406和n型应力晶体管408的配置和布置分别不同于n型应力晶体管312和p型应力晶体管314。
如图4所示，p型应力晶体管406的源极区和n型应力晶体管408的源极区可分别与第一标准单元302的NMOS晶体管共享共同互连116和/或与第一标准单元302的PMOS晶体管共享共同互连116。p型应力晶体管406的源极区和n型应力晶体管408的该配置和布置形成传输门。然而，将p型应力晶体管406的栅极耦合到供给电压VDD并将n型应力晶体管408的栅极耦合到供给电压VSS以确保传输门持续不起作用。
第三集成电路布局
如图3至图4所示，第一标准单元302内的半导体器件和第二标准单元304内的半导体器件有基本相似的宽度。例如，其活性区利用第一活性扩散区部分308.1或第一活性扩散区部分310.1的半导体器件分别具有与其活性区利用第三活性扩散区部分308.3或第三活性扩散区部分310.3的半导体器件基本相似的宽度。如图3至图4所示，半导体器件的宽度的特征在于为第一活性扩散区308和/或第二活性扩散区310的基本垂直距离或宽度。然而，在某些情况下，第一标准单元302内的半导体器件具有与第二标准单元304内的半导体器件不同的宽度。在这些情况下，第一活性扩散区部分308.1和第一活性扩散区部分310.1分别持续地过渡到第三活性扩散区部分308.3和第三活性扩散区部分310.3。
图5示出根据本发明示例性实施方式示的第四集成电路的第三集成电路布局。集成电路500包括选自标准单元的预定库中的多个标准单元。这些标准单元包括被制造在半导体衬底上的扩散层、多晶硅层和/或金属层并包括这些层之间的互连的一个或多个半导体器件。多个标准单元中的一个内的一个或多个半导体器件具有与多个标准单元中的另一个内的一个或多个半导体器件基本不同的宽度。集成电路500在多个标准单元的活性扩散区之间持续过渡以在整个集成电路500呈现基本连续的活性扩散区。应力可在其制造过程中被施加到这些半导体器件，这会在整个集成电路500导致均匀的应力图。基本均匀的应力图可显著提高集成电路500的性能。集成电路500包括第一标准单元502、第二标准单元504和耦合单元506。
第一标准单元502和第二标准单元504可分别代表以与第一标准单元302和第二标准单元304基本相似的方式选自标准单元的预定库中的任何标准单元。然而，第一活性扩散区508的特征在于其为在第一标准单元502内具有第一宽度w1的第一活性扩散区部分508.1、第一标准单元502和第二标准单元504之间的第二活性扩散区部分508.2以及在第二标准单元502内具有不同于第一宽度w1的第二宽度w2的第三活性扩散区部分508.3的组合。第二活性扩散区510的特征在于其与第一活性扩散区508基本相似。
耦合单元506将第一活性扩散区部分508.1耦合到第三活性扩散区部分508.3并将第一活性扩散区部分510.1耦合到第三活性扩散区部分510.3以在整个集成电路500提供基本连续的活性扩散区。具体而言，耦合单元506提供第一活性扩散区部分508.1至第三活性扩散区部分508.3的基本连续过渡并提供第一活性扩散区部分510.1至第三活性扩散区部分510.3的基本连续过渡。第一活性扩散区508和第二活性扩散区510的基本连续过渡在整个集成电路500中呈现基本连续的活性扩散区。
如图5所示，第二活性扩散区部分508.2在第一活性扩散区部分508.1和第三活性扩散区部分508.3之间提供非线性过渡，诸如步骤或离散过渡并且第二活性扩散区部分510.2在第一活性扩散区部分510.1和第三活性扩散区部分510.3之间提供非线性过渡。然而，第二活性扩散区部分508可在第一活性扩散区部分508.1至第三活性扩散区部分508.3之间以及第一活性扩散区部分510.1和第三活性扩散区部分510.3之间提供线性过渡或者线性和非线性过渡的任何组合。
这些线性过渡和/或非线性过渡可使用电子设计自动化（EDA）软件，（诸如SPICE模拟，提供一个实例）来确定在应力被施加到集成电路500的晶体管时哪个过渡在整个集成电路500导致基本均匀的应力图。EDA软件代表用于设计、模拟和/或生产集成电路布局的一类计算机辅助设计工具。EDA软件可在对于相关领域技术人员将显而易见的集成电路500的各个宽度W1至wk、线性过渡和/或非线性过渡和/或任何其它合适的集成电路布局参数来确定在应力被施加到集成电路500的晶体管时哪个集成电路布局在整个集成电路500导致基本均匀的应力图。
耦合单元506包括p型应力晶体管512和n型应力晶体管514。p型应力晶体管512和n型应力晶体管514分别与p型应力晶体管312和n型应力晶体管314基本相似。然而，第一标准单元502和第二标准单元504可为图5中所示的其各自集成电路布局的镜像图像（如图3所示）。在这些情况下，p型应力晶体管512和n型应力晶体管514可被配置和布置为以与p型应力晶体管406和n型应力晶体管408基本相似的方式形成传输门。
结论
应理解，具体实施方式部分，而不是摘要部分旨在用于解释权利要求。摘要部分可阐述本发明的一个或多个实施方式，但不是所有的示例性实施方式，因此，并不旨在以任何方式限制本发明和所附权利要求。
在上文已经借助于示出专门功能和其关系的实施的功能构建块描述了本发明。为便于说明，这些功能构建模块的界限在本文以被专门限定。可选的界限可被限定，只要其指定功能和关系被适当地进行即可。
相关领域技术人员显而易见的是，在不脱离本发明的精神和范围的情况下，可在本文中进行形式和细节上的各种改变。因此，本发明不应该被任何上述示例性实施方式限制，而应当仅根据所附权利要求及其等价物而限定。

Claims (10)

1.一种在制造期间施加应力时整个都具有基本均匀的应力图的集成电路，包括：
第一标准单元，具有第一活性扩散区和第二活性扩散区，多个晶体管中的第一晶体管被配置为针对其活性区利用所述第一活性扩散区，并且所述多个晶体管中的第二晶体管被配置为针对其活性区利用所述第二活性扩散区；
耦合单元，具有耦合到所述第一活性扩散区的第三活性扩散区和耦合到所述第二活性扩散区的第四活性扩散区，所述多个晶体管中的第三晶体管被配置为针对其活性区利用所述第三活性扩散区，且所述多个晶体管中的第四晶体管被配置为针对其活性区利用所述第四活性扩散区，所述第三晶体管和所述第四晶体管进一步被配置为持续不起作用；以及
第二标准单元，具有耦合到所述第三活性扩散区的第五活性扩散区和耦合到所述第四活性扩散区的第六活性扩散区，所述多个晶体管中的第五晶体管被配置为针对其活性区利用所述第五活性扩散区，且所述多个晶体管中的第六晶体管被配置为针对其活性区利用所述第六活性扩散区。
2.根据权利要求1所述的集成电路，其中，所述第一标准单元或所述第二标准单元中的至少一个选自标准单元的预定库中。
3.根据权利要求1所述的集成电路，其中，所述第一活性扩散区、所述第三活性扩散区和所述第五活性扩散区被配置和布置为形成第一基本连续的活性扩散区，并且其中，所述第二活性扩散区、所述第四活性扩散区和所述第六活性扩散区被配置和布置为形成第二基本连续的活性扩散区。
4.根据权利要求1所述的集成电路，其中，所述第一半导体晶体管、所述第三半导体晶体管、所述第五半导体晶体管为p型金属氧化物半导体（PMOS）晶体管，并且其中，所述第二半导体晶体管、所述第四半导体晶体管和所述第六半导体晶体管为n型金属氧化物半导体（NMOS）器件。
5.根据权利要求4所述的集成电路，其中，所述第三晶体管被配置为持续接收大于其阈值电压的其栅极和其源极之间的偏置电压以使所述第三晶体管持续不起作用，所述第三晶体管的所述栅极和所述源极均被耦合为使所述第三晶体管持续不起作用，并且其中，所述第四晶体管被配置为持续接收小于其阈值电压的其栅极和其源极之间的偏置电压以使所述第四晶体管持续不起作用。
6.一种整个都具有基本连续的活性扩散区的集成电路，包括
第一多个半导体器件，被配置为针对其活性区利用所述基本连续的活性扩散区，所述第一多个晶体管具有选自标准单元的预定库的第一集成电路布局；
第二多个半导体器件，被配置为持续不起作用并针对其活性区利用所述基本连续的活性扩散区；以及
第三多个半导体器件，被配置为针对其活性区利用所述基本连续的活性扩散区，所述第三多个晶体管具有选自所述标准单元的预定库的第二集成电路布局。
7.根据权利要求6所述的集成电路，其中，所述第二多个半导体器件包括：
p型金属氧化物半导体（PMOS）器件，被配置为持续接收大于其阈值电压的其栅极和其源极之间的第一偏置电压以使所述p型金属氧化物半导体器件持续不起作用；以及
n型金属氧化物半导体（NMOS）器件，被配置为持续接收小于其阈值电压的其栅极和其源极之间的第二偏置电压以使所述n型金属氧化物半导体器件持续不起作用。
8.根据权利要求7所述的集成电路，还包括：
第一金属区，被配置为提供第一偏置电压；和
第二金属区，被配置为提供第二偏置电压，
其中，所述p型金属氧化物半导体器件的所述栅极和所述源极与所述n型金属氧化物半导体器件的所述栅极和所述源极分别耦合到所述第一金属区和所述第二金属区。
9.一种用于将第一标准单元的第一活性扩散区耦合到第二标准单元的第二活性扩散区的耦合单元，包括：
第三活性扩散区，耦合到所述第一活性扩散区和所述第二活性扩散区以在整个所述耦合单元中形成基本连续的活性扩散区；和
半导体器件，被配置为针对其各个活性区利用所述基本连续的活性扩散区，所述半导体器件被配置为不起作用。
10.根据权利要求9所述的耦合单元，其中，所述半导体器件包括：
p型金属氧化物半导体（PMOS）器件，被配置为持续接收大于其阈值电压的其栅极和其源极之间的偏置电压以使所述p型金属氧化物半导体器件持续不起作用，或被配置为在所述栅极处接收大于所述阈值电压的控制信号以使所述p型金属氧化物半导体器件暂时不起作用，并且其中，所述半导体器件还包括：n型金属氧化物半导体（NMOS）器件，被配置为持续接收小于其阈值电压的其栅极和其源极之间的偏置电压以使所述n型金属氧化物半导体器件持续不起作用，或被配置为在所述栅极处接收小于所述阈值电压的控制信号以使所述n型金属氧化物半导体器件暂时不起作用。
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