KR20140107083A - 핀 그리드 상의 셀 및 매크로 배치 - Google Patents

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Abstract

다이는, 제1 경계 및 상기 제1 경계에 대향하는 제2 경계를 포함하는 적어도 하나의 표준 셀을 포함한다. 제1 경계 및 제2 경계가 제1 방향에 대해서 평행하다. 적어도 하나의 표준 셀은 제1 방향에 대해서 평행한 제1 반도체 핀들을 포함하는 제1의 복수의 FinFET들을 더 포함한다. 다이는 제3 경계 및 상기 제3 경계에 대향하는 제4 경계를 가지는 적어도 하나의 메모리 매크로를 더 포함한다. 제3 경계 및 제4 경계는 제1 방향에 대해서 평행하다. 적어도 하나의 메모리 매크로는 제1 방향에 평행한 제2 반도체 핀들을 포함하는 제2의 복수의 FinFET들을 포함한다. 적어도 하나의 표준 셀 및 적어도 하나의 메모리 매크로 내의 모든 반도체 핀들은 제1 반도체 핀들 및 제2 반도체 핀들의 최소 피치의 정수배의 피치들을 가진다.

Description

핀 그리드 상의 셀 및 매크로 배치{CELL AND MACRO PLACEMENT ON FIN GRID}
본원은 2013년 2월 27일자로 출원되고 명칭이 "Cell and Macro Placement on Fin Grid"인 미국 가명세서 특허출원 제61/770,224 호의 이익 향유를 주장하고, 상기 출원은 본원에서 참조로서 포함된다.
집적 회로들이 점점 축소되고 그리고 집적 회로들의 속도에 대한 요구가 점점 더 커짐에 따라서, 트랜지스터들이 점점 더 높은 구동 전류들 및 더 작은 치수들을 가질 것이 요구된다. 이러한 충돌되는 요건들을 충족시키기 위해서, 핀 전계 효과 트랜지스터(Fin Field-Effect Transistor; FinFET)들이 개발되었다. FinFET들은 평면형 트랜지스터들 보다 더 큰 채널 폭들을 가진다. 채널 폭들의 증가는 반도체 핀들의 측벽들 상의 부분들 및 반도체 핀들의 상단부 표면 상의 부분들을 포함하는 채널들을 형성함으로써 달성된다. 트랜지스터들의 구동 전류들이 채널 폭들에 비례하기 때문에, FinFET들의 구동 전류들이 평면형 트랜지스터들의 구동 전류 보다 증가된다.
또한, FinFET들은 점점 더 작게 제조되고, 그리고 FinFET들의 핀들은 점점 더 얇게 제조된다. 그러한 작은 핀들을 형성하기 위해서, 회절 및 간섭과 같은 특별한 광학적 기술이 이용되었다. 이는, 핀들의 형성 프로세스를 보다 복잡하게 만든다.
다이는, 제1 경계 및 상기 제1 경계에 대향하는 제2 경계를 포함하는 적어도 하나의 표준 셀을 포함한다. 제1 경계 및 제2 경계가 제1 방향에 대해서 평행하다. 적어도 하나의 표준 셀은 제1 방향에 대해서 평행한 제1 반도체 핀들을 포함하는 제1의 복수의 FinFET들을 더 포함한다. 다이는 제3 경계 및 상기 제3 경계에 대향하는 제4 경계를 가지는 적어도 하나의 메모리 매크로를 더 포함한다. 제3 경계 및 제4 경계는 제1 방향에 대해서 평행하다. 적어도 하나의 메모리 매크로는 제1 방향에 평행한 제2 반도체 핀들을 포함하는 제2의 복수의 FinFET들을 포함한다. 적어도 하나의 표준 셀 및 적어도 하나의 메모리 매크로 내의 모든 반도체 핀들은 제1 반도체 핀들 및 제2 반도체 핀들의 최소 피치의 정수배의 피치들을 가진다.
실시예들, 및 그 장점들의 보다 완전한 이해를 위해서, 이제 첨부 도면들과 함께 기술된 이하의 설명들을 참조한다.
도 1은 예시적인 실시예들에 따른 다이(die)의 표상과 함께 다이 표상 내의 회로들의 레이 아웃을 도시한 도면이다.
도 2는 예시적인 실시예들에 따른 반도체 다이 및 다이 내에 제조된 회로들을 도시한 도면이다.
도 3은 다이 표상을 레잉 아웃(laying out)하기 위한 컴퓨터 및 다이 표상의 레이아웃을 저장하기 위한 저장 매체를 개략적으로 도시한 도면이다.
개시된 실시예들의 제조 및 이용에 대해서 이하에서 구체적으로 설명한다. 그러나, 그러한 실시예들이 매우 다양한 특정 문맥들로 구현될 수 있는 많은 적용가능한 개념들을 제공한다는 것을 이해하여야 할 것이다. 개시된 특정 실시예들은 설명을 위한 것이고, 그리고 본원 개시 내용의 범위를 제한하지 않는다.
반도체 다이 및 그 내부에 형성된 집적 회로들 그리고 그 형성 방법이 여러 가지 예시적인 실시예들에 따라서 제공된다. 다이를 형성의 중간 스테이지들이 설명된다. 실시예들의 변형들이 설명된다. 여러 도면들 및 설명적인 실시예들을 통해서, 유사한 참조 번호들을 이용하여 유사한 구성요소들을 나타낸다.
도 1은 집적 회로의 디자인에서의 배치 단계를 도시한다. 일부 실시예들에 따라서, 배치 단계가 컴퓨터(10)(도 3)를 이용하여 실시되고, 그러한 컴퓨터(10)는 집적 회로들을 디자인하기 위한 소프트웨어를 작동시킨다. 소프트웨어는 회로 레이아웃 도구를 포함하고, 그러한 도구는 배치 및 루팅(routing)의 기능을 가진다. 레이아웃 도구는, 미리-디자인된 기능적 회로들인, 표준 셀들 및 매크로들을 배치하도록 구성된다. 설명 전체를 통해서, "표준 셀" 및 "매크로"라는 용어들은 레이아웃된 미리-디자인된 셀들을 지칭한다. 또한, "표준 셀" 및 "매크로"라는 용어들은 상호 교환가능하게 이용되는 한편, "표준 셀" 이라는 용어는 일반적으로 작은 셀들을 지칭하기 위해서 이용되고, "매크로"라는 용어는 일반적으로 보다 많은 기능들을 가지는 큰 셀들을 지칭하기 위해서 이용된다. 표준 셀들 및 매크로들이 회로 라이브러리들 내에 저장되고, 그러한 라이브러리들은 데이터베이스 형태가 될 수 있을 것이다. 또한, 표준 셀들 및 매크로들(그리고 각각의 데이터베이스)이 하드 드라이브(12)(도 3)와 같은 유형의(tangible) 저장 매체 내에 저장된다. 컴퓨터(10)는 하드 드라이브(12)에 전기적 및 신호적으로 커플링되고, 그리고 배치를 실시하기 위해서 하드 드라이브(12)로부터 표준 셀들 및 매크로들을 불러올(retrieve) 수 있을 것이다.
도 1은 다이 표상(20)을 도시하고, 그러한 다이 표상은 회로 디자인 도구에 의해서 디자인된다. 다이 표상(20)은 다이의 표상이고, 그리고 컴퓨터(10) 상에서 작동된다(run). 다이 표상(20)은 복수의 동일한 다이 표상(20)을 포함하는 웨이퍼(미도시) 표상의 일부가 될 수 있을 것이다. 웨이퍼/다이 표상(20) 내의 디자인된 회로가 도 2에 도시된 바와 같이 다이/웨이퍼(40) 내에서 제조된다. 도 1을 다시 참조하면, 다이 표상(20)은 X-방향으로 연장하는 복수의 라인들(24)을 포함한다. 라인들(24)은 다이 표상(20)을 통해서 분포되고, 그리고 동일한 간격(P1)을 가진다. 설명 전체를 통해서, 간격(P1)은 피치(P1)라고 지칭된다. 일부 실시예들에서, 다이 표상(20)은 또한 X-방향에 수직한 Y-방향으로 연장하는 복수의 라인들(26)을 포함한다. 라인들(26)이 또한 다이 표상(20)을 통해서 분포될 수 있을 것이고, 그리고 균일한 피치(P2)를 가진다. 피치(P1)는 피치(P2)와 같거나, 그보다 크거나, 그보다 작을 수 있을 것이다. 대안적인 실시예들에서, 다이 표상(20)은 라인들(26)을 포함하지 않는다. 라인들(24 및 26)은 이하에서 그리드 라인들로서 지칭된다. 라인들(24 및 26)은 컴퓨터(10)의 스크린(도 1) 상에서 가시적으로 확인될 수 있다.
표준 셀들(100), 메모리 매크로(200), 아날로그 매크로(300), 및/또는 입출력(IO) 매크로(400)와 같은 집적 회로들이 다이 표상(20) 내에 배치되고, 그리고 그리드 라인들(24)에 대해서 정렬된다. 예를 들어, 표준 셀들(100)이 인버터들, NOR 게이트들, NAND 게이트들, XOR 게이트들, 등을 포함할 수 있을 것이다. 메모리 매크로(200)는 스태틱 랜덤 액세스 메모리(Static Random Access Memory) (SRAM) 매크로, 또는 다이나믹 랜덤 액세스 메모리(Dynamic Random Access Memory) (DRAM) 매크로 등을 포함할 수 있을 것이다. SRAM 매크로 또는 DRAM 매크로는 어레이를 형성하는 SRAM 셀들 또는 DRAM 셀들을 포함하고, 그리고 메모리 어레이의 동작을 지원하기 위한 지원 회로들을 포함할 수 있을 것이다. 지원 회로들은, 예를 들어, 행 디코더들(row decoders), 감지 증폭기, 파워 게이팅(power gating) 회로망, 및 레벨 시프터(shifter) 회로망을 포함할 수 있을 것이다. 아날로그 매크로(300)는 페이즈 록 루프(phase lock loop), 동작 증폭기, 및/또는 파워 증폭기 등을 포함할 수 있을 것이다. IO 매크로(400)는 고속 직렬화 장치(Serializer)/병렬화 장치(Deserializer)(serdes), 범용 IO 블록, 및/또는 정전기 방전(ESD) 회로망, 등을 포함할 수 있을 것이다. 회로들(100, 200, 300, 및 400)이 미리-디자인될 수 있을 것이고, 그리고 다이 표상(20)의 희망 위치들로 복사될 수 있을 것이나, 미리-디자인되고 배치되는 것 대신에, 회로들(100, 200, 300, 및 400)의 일부가 또한 피스별로(piece by piece) 다이 표상(20) 내에 인-시츄(in-situ; 현장에서) 레이아웃될 수 있을 것이다. 도 1은 메모리 셀들(120) 중 하나의 예시적인 배치 단계를 도시한다. 일부 실시예들에서, 표준 셀들(100), 메모리 매크로(200), 및 아날로그 매크로(300)가 코어 회로 영역(500) 내에 포함되고, 그리고 IO 매크로(400)가 다이 표상(20)의 IO 영역들 내에 할당될 수 있을 것이다.
설명 전체를 통해서, 표준 셀 또는 매크로가 그리드 라인들(24)에 대해서 정렬되는 것으로 지칭될 때, 각각의 표준 셀 또는 매크로의 경계들이 그리드 라인들(24)에 대해서 정렬된다. 예를 들어, 표준 셀들(100), 메모리 매크로(200), 아날로그 매크로(300), 및 IO 매크로(400) 각각의 경계들(102, 202, 302, 및 402)이 그리드 라인들(24)에 대해서 정렬된다. 표준 셀들(100), 메모리 매크로(200), 아날로그 매크로(300), 및 IO 매크로(400)의 트랜지스터들이 핀 전계 효과 트랜지스터(FinFET)들이 될 수 있을 것이고, 그러한 FinFET들은 반도체 핀들 및 그러한 반도체 핀들 위의 게이트 전극들을 포함한다. 예를 들어, 표준 셀(100)은 핀들(112) 및 게이트 전극들(114)을 포함하는 트랜지스터들(110)을 포함하고, 메모리 매크로(200)는 핀들(212) 및 게이트 전극들(214)을 포함하는 트랜지스터들(210)을 포함하고, 아날로그 매크로(300)는 핀들(312) 및 게이트 전극들(314)을 포함하는 트랜지스터들(310)을 포함하고, 그리고 IO 매크로(400)는 핀들(412) 및 게이트 전극들(414)을 포함하는 트랜지스터들(410)을 포함한다. 일부 실시예들에 따라서, 표준 셀 또는 매크로가 그리드 라인들(24)과 정렬되는 것으로 지칭될 때, 표준 셀 또는 매크로 내의 FinFET들의 핀들이 또한 그리드 라인들(24)에 대해서 정렬될 수 있을 것이다. 예를 들어, 핀들(112, 212, 312, 및 412)의 중간 라인들이 각각의 그리드 라인들(24)에 대해서 정렬되나, 대안적인 실시예들에서 핀들(112, 212, 312, 및 412)의 경계들이 또한 그리드 라인들(24)에 대해서 정렬될 수 있을 것이다. 핀들(112, 212, 312, 및 412)이 X 방향에 대해서 평행한 길이 방향들을 가질 수 있을 것이다.
메모리 매크로(200)는 또한, 예를 들어, SRAM 셀들 또는 DRAM 셀들이 될 수 있는 복수의 메모리 셀들(120)을 포함한다. 도 1은, 하나의 메모리 셀(120)이 메모리 매크로(200) 내로 배치되는 것을 도시한다. 대안적인 실시예들에서, 전체 메모리 매크로(200)가 미리-구축되고, 그리고 메모리 매크로(200)의 전체가 한번에 다이 표상(20) 내에 배치된다. 메모리 셀들(120)의 경계들이 또한 그리드 라인들(24)에 대해서 정렬될 수 있을 것이다.
핀들(112, 212, 312, 및 412)이 동일한 피치(P1)를 가지는 그리드 라인들(24)에 대해서 정렬되기 때문에, 모든 핀들(112, 212, 312, 및 412)의 피치들이 N*P1과 같아지고, 여기에서 N은 0 과 같은 또는 그보다 큰 정수이다. 피치(P1)는 또한 모든 핀들(112, 212, 312, 및 412)의 최소 피치이다. 달리 설명하면, 모든 핀들(112, 212, 312, 및 412)의 피치들이 그리드 라인들(24)의 피치(P1)의 정수배와 같다. Y 방향으로 정렬되지 않는 핀들의 피치들을 결정하기 위해서, 연장 라인들을 획득하기 위해서 연장 라인들이 연장 핀들(핀(112)과 같음)에 의해서 그려질(drawn) 수 있을 것이고, 그리고 연장 라인들의 피치들이 결정될 수 있을 것인데, 이는 그러한 연장 라인들이 서로 평행하고 그리드 라인들(24)에 대해서 정렬되기 때문이다. 예를 들어, 도시된 핀들(112) 및 핀들(412)의 일부가 Y-방향으로 정렬되지 않는다. 그러나, 또한 그리드 라인들(24)인 그들의 연장 라인들은 N*P1과 동일한 피치들을 가진다.
일부 실시예들에서, 다이 표상(20) 전체를 통해서 모든 FinFET들의 모든 핀들이 X 방향에 평행한 길이 방향들을 가지고, 어떠한 핀도, 또는 실질적으로 어떠한 핀도 Y 방향으로 연장하는 길이 방향을 가지지 않는다. 또한, 다이 표상(20) 전체를 통해서 어떠한 핀도, 또는 실질적으로 어떠한 핀도 그리드 라인들(24)과 오정렬(misalign)되지 않는다. 대안적인 실시예들에서, 표준 셀들(100), 메모리 매크로(200), 아날로그 매크로(300), 및 IO 매크로(400) 중 하나 이상의 일부 핀들이 그리드 라인들(24)과 오정렬되는 한편, 표준 셀들(100), 메모리 매크로(200), 아날로그 매크로(300), 및 IO 매크로(400) 중의 나머지 것들은 그리드 라인들(24)에 대해서 정렬된 핀들을 가진다. 게이트 전극들(114, 214, 314, 및 414)이 핀들(112, 212, 312, 및 412)에 대해서 수직이고 그리고 Y-방향에 평행한 길이 방향들을 가진다.
각각의 표준 셀들(100), 메모리 매크로(200), 아날로그 매크로(300), 및 IO 매크로(400)의 경계들(102, 202, 302, 및 402)이 그리드 라인들(24)에 대해서 정렬되기 때문에, 각각의 표준 셀들(100), 메모리 매크로(200), 아날로그 매크로(300), 및 IO 매크로(400)의 폭(W1, W2, W3, 및 W4)(대향하는 경계들 사이의 거리이다)이 피치(P1)의 정수배가 되도록 디자인된다.
표준 셀들(100), 메모리 매크로(200), 아날로그 매크로(300), 및 IO 매크로(400)는 또한, 방향에 평행한 경계들(103, 203, 303, 및 403)을 각각 포함한다. 일부 실시예들에 따라서, 경계들(103, 203, 303, 및 403)이 그리드 라인들(26)에 대해서 정렬되도록 강제되지 않는다. 따라서, 경계들(103, 203, 303, 및 403)이 무작위 패턴으로 그리드 라인들(26)과 정렬되거나 오정렬될 수 있을 것이다. 대안적인 실시예들에서, 경계들(103, 203, 303, 및 403)이 그리드 라인(26)에 대해서 정렬되도록 강제된다. 표준 셀들(100), 메모리 매크로(200), 아날로그 매크로(300), 및 IO 매크로(400) 내의 게이트 전극들(114, 214, 314, 및 414)이 또한 그리드 라인들(26)과 정렬될 수 있을 것이나, 대안적인 실시예들에서, 그러한 게이트 전극들이 그리드 라인들(26)과 정렬되지 않을 수도 있을 것이다.
도 1의 회로 디자인이 도 3 내의 유형의 저장 매체(12) 내에 저장될 수 있을 것이다. 다이 표상(20)의 회로 디자인을 이용하여 집적 회로들을 제조할 수 있을 것이다. 도 2는, 다이 표상(20) 내의 회로 디자인을 이용하여 반도체 웨이퍼들 상에 제조되는 물리적인 반도체 다이(40)를 도시한다. 따라서, 도 2에 도시된 성분들의 각각은 도 1의 디자인을 반영한다. 다이(40) 내에서, 그리드 라인들(24 및 26)이 더 이상 육안으로 확인되지 않는다는 것을 이해할 수 있을 것이다. 그러나, 도 2에서, 참조 목적으로 그리드 라인들이 여전히 도시되어 있다. 그러나, 핀들(112, 212, 312, 및 412)이 식별될 수 있을 것이다. 표준 셀들(100), 메모리 매크로(200), 아날로그 매크로(300), 및 IO 매크로(400)의 적어도 일부의 경계들이, 예를 들어, 그들의 규정적인 특성화 특징들(defining characteristic features)을 통해서 발견될 수 있다. 예를 들어, 표준 셀들이 더미(dummy) 폴리실리콘(또는 폴리실리콘 이외의 다른 재료들로 형성된 더미 게이트 전극) 라인들을 포함할 수 있을 것이고, 그러한 라인들은 전기적으로 플로팅되거나(floating), VDD 또는 VSS에 구속될(tied) 수 있을 것이다. 더미 실리콘 라인들의 중간 라인들은 표준 셀들(100)의 경계들에 대해서 정렬될 수 있을 것이다. 또한, 표준 셀들(100), 메모리 매크로(200), 아날로그 매크로(300), 및 IO 매크로(400)가 다이(40) 내에서 반복될 수 있기 때문에, 표준 셀들(100), 메모리 매크로(200), 아날로그 매크로(300), 및 IO 매크로(400)의 경계들이 또한 반복적인 패턴들의 비교에 의해서 결정될 수 있을 것이다.
비록 그리드 라인들(24 및 26)(도 1)이 다이(40) 내에 표시되지는 않았지만, 핀들(112, 212, 312, 및 412)의 연장 라인들이 식별될 수 있을 것이고, 그리고 연장 라인들의 피치들이 결정될 수 있을 것이며, 그러한 피치들은 피치(P1)의 복수배가 될 것이다. 이러한 실시예들에서, 핀들(112, 212, 312, 및 412)의 가장 작은 피치들을 찾음으로써, 최소 피치(P1)가 결정될 수 있을 것이다. 일부 실시예들에 따라서, 핀들(112, 212, 312, 및 412) 중 하나의 연장 라인이 기준 라인으로서 선택될 수 있을 것이고, 그리고 다른 핀들 및 기준 라인의 연장 라인들 사이의 거리들 사이의 거리를 측정함으로써 모든 다른 핀들의 피치들이 결정될 수 있을 것이다.
본원 개시 내용의 실시예들에서, 표준 셀들, 메모리 매크로들, 아날로그 매크로들, 및 IO 매크로들을 다이 또는 웨이퍼의 그리드 라인들에 대해서 정렬시킴으로써, 매우 좁은 핀들의 형성이 가능해지는데, 이는 핀들의 형성이 일부 회절 기술들을 이용할 수 있기 때문이고, 그에 따라 동일한 그리드 라인들에 대해서 정렬된 모든 핀들이 동시에 형성될 수 있고 그리고 동일한 프로세스 단계들을 공유할 수 있기 때문이다. 그러나, 만약 일부 핀들이 일부 다른 핀들의 동일한 그리드 라인들에 대해서 정렬되지 않는다면, 및/또는 일부 핀들이 다른 핀들에 대해서 수직한 길이 방향들을 가진다면, 그러한 핀들은 독립적으로 형성되어야 할 것이고, 제조 비용이 증가된다.
일부 실시예들에 따라서, 다이는, 제1 경계 및 상기 제1 경계에 대향하는 제2 경계를 포함하는 적어도 하나의 표준 셀을 포함한다. 제1 경계 및 제2 경계가 제1 방향에 대해서 평행하다. 적어도 하나의 표준 셀은 제1 방향에 대해서 평행한 제1 반도체 핀들을 포함하는 제1의 복수의 FinFET들을 더 포함한다. 다이는 제3 경계 및 상기 제3 경계에 대향하는 제4 경계를 가지는 적어도 하나의 메모리 매크로를 더 포함한다. 제3 경계 및 제4 경계는 제1 방향에 대해서 평행하다. 적어도 하나의 메모리 매크로는 제1 방향에 평행한 제2 반도체 핀들을 포함하는 제2의 복수의 FinFET들을 포함한다. 적어도 하나의 표준 셀 및 적어도 하나의 메모리 매크로 내의 모든 반도체 핀들은 제1 반도체 핀들 및 제2 반도체 핀들의 최소 피치의 정수배의 피치들을 가진다.
다른 실시예들에 따라서, 다이는 본질적으로 표준 셀 그리고, 메모리 매크로, 아날로그 매크로, 입출력 매크로, 및 이들의 조합으로 이루어진 그룹으로부터 선택된 매크로를 포함한다. 다이는 표준 셀 및 매크로의 각각의 내부의 FinFET을 더 포함한다. 다이 내의 모든 FinFET들을 형성하기 위한 실질적인 모든 반도체 핀들이 제1 방향에 대해서 평행하다. 모든 반도체 핀들의 피치들이 피치들 사이의 최소 피치의 정수배이다. 최소 피치는 모든 반도체 핀들의 모든 피치들 중 가장 작은 피치가 된다.
또 다른 실시예들에 따라서, 방법은 표준 셀을 다이 표상 내로 배치하는 단계를 포함하고, 상기 표준 셀 배치 단계는 컴퓨터를 이용하여 실시된다. 표준 셀의 제1 경계 및 제2 경계가 제1 그리드 라인 및 제2 그리드 라인과 각각 정렬된다. 그리드는 다이 표상 전체를 통해서 분포된다. 방법은 매크로를 다이 표상 내로 배치하는 단계를 더 포함하고, 상기 매크로의 제3 경계 및 제4 경계가 제3 그리드 라인 및 제4 그리드 라인 각각에 대해서 정렬된다. 그리드의 그리드 라인들에 속하는 제1, 제2, 제3, 및 제4 그리드 라인들이 균일한 피치를 가진다. 매크로는, 메모리 매크로, 아날로그 매크로, 입출력 매크로, 및 이들의 조합으로부터 선택된다.
비록 실시예들 및 그들의 장점들이 구체적으로 설명되었지만, 첨부된 청구항들에 의해서 규정된 바와 같은 실시예들의 사상 및 범위로부터 벗어나지 않고도, 여러 가지 변화들, 치환들, 및 변경들이 본원에서 이루어질 수 있다는 것을 이해하여야 할 것이다. 또한, 본원의 범위는 명세서에 기술된 프로세스, 기계, 제조, 물질의 조성, 수단, 방법들 및 단계들의 특별한 실시예들로 제한되지 않을 것이다. 본원의 개시 내용으로부터, 본원에서 개시된 상응하는 실시예들과 실질적으로 동일한 결과를 달성하는 또는 실질적으로 동일한 기능을 실시하는, 기존의 또는 추후에 개발되는 프로세스, 기계들, 제조, 물질의 조성, 수단, 방법들, 또는 단계들이 본원 개시 내용에 따라서 이용될 수 있을 것임을 당업자는 용이하게 이해할 수 있을 것이다. 따라서, 첨부된 청구항들은 그러한 프로세스, 기계들, 제조, 물질의 조성, 수단, 방법들, 또는 단계들을 그 청구항들의 범위 내에 포함하도록 의도된 것이다. 또한, 각각의 청구항은 독립된 실시예를 구성하고, 그리고 여러 청구항들 및 실시예들의 조합이 본원 개시 내용의 범위 내에 포함된다.

Claims (10)

  1. 다이에 있어서,
    적어도 하나의 표준 셀; 및
    적어도 하나의 메모리 매크로를 포함하고,
    상기 적어도 하나의 표준 셀은,
    제1 경계 및 상기 제1 경계에 대향하는 제2 경계 - 상기 제1 경계 및 제2 경계는 제1 방향에 대해서 평행함 -; 및
    상기 제1 방향에 대해서 평행한 제1 반도체 핀들을 포함하는 제1의 복수의 핀 전계 효과 트랜지스터들(Fin Field-Effect Transistor; FinFET)을 포함하고,
    상기 적어도 하나의 메모리 매크로는,
    제3 경계 및 상기 제3 경계에 대향하는 제4 경계 - 상기 제3 경계 및 제4 경계는 상기 제1 방향에 대해서 평행함 -; 및
    상기 제1 방향에 평행한 제2 반도체 핀들을 포함하는 제2의 복수의 FinFET들을 포함하고,
    상기 적어도 하나의 표준 셀 내의 모든 반도체 핀들 및 상기 적어도 하나의 메모리 매크로 내의 모든 반도체 핀들은 상기 제1 반도체 핀들 및 상기 제2 반도체 핀들의 최소 피치의 정수배의 피치들을 가지는 것인, 다이.
  2. 제1항에 있어서,
    상기 제1 경계와 상기 제2 경계 사이의 제1 거리 및 상기 제3 경계와 상기 제4 경계 사이의 제2 거리는 상기 최소 피치의 정수배인 것인, 다이.
  3. 제1항에 있어서,
    상기 다이는 적어도 하나의 아날로그 매크로를 더 포함하고,
    상기 적어도 하나의 아날로그 매크로는,
    제5 경계 및 상기 제3 경계에 대향하는 제6 경계 - 상기 제5 경계 및 상기 제6 경계는 상기 제1 방향에 대해서 평행함 -; 및
    상기 제1 방향에 평행한 제3 반도체 핀들을 포함하는 제3의 복수의 FinFET들을 포함하며,
    상기 적어도 하나의 아날로그 매크로 내의 모든 반도체 핀들의 피치들은 상기 최소 피치의 정수배인 것인, 다이.
  4. 제1항에 있어서,
    상기 다이는 적어도 하나의 입출력(input/output; IO) 매크로를 더 포함하고,
    상기 적어도 하나의 입출력(IO) 매크로는,
    제5 경계 및 상기 제3 경계에 대향하는 제6 경계 - 상기 제5 경계 및 상기 제6 경계는 상기 제1 방향에 대해서 평행함 -; 및
    상기 제1 방향에 평행한 제3 반도체 핀들을 포함하는 제3의 복수의 FinFET들을 포함하며,
    적어도 하나의 IO 매크로 내의 모든 반도체 핀들의 피치들은 상기 최소 피치의 정수배인 것인, 다이.
  5. 제1항에 있어서,
    상기 다이 내의 모든 FinFET들의 모든 반도체 핀들은 상기 제1 방향에 평행한 길이 방향들을 가지고, 상기 다이 내의 모든 FinFET들의 모든 반도체 핀들의 모든 피치들은 상기 최소 피치의 정수배인 것인, 다이.
  6. 제1항에 있어서,
    상기 다이 내의 임의의 FinFET의 반도체 핀은 상기 제1 방향에 수직한 제2 방향에 평행한 길이 방향을 가지지 않는 것인, 다이.
  7. 다이에 있어서,
    표준 셀;
    메모리 매크로, 아날로그 매크로, 입출력 매크로, 및 이들의 조합으로 이루어진 그룹으로부터 선택된 매크로; 및
    상기 표준 셀 및 상기 매크로의 각각의 내부에 핀 전계 효과 트랜지스터(FinFET)를 포함하고,
    상기 다이 내에 모든 FinFET들을 형성하기 위한 모든 반도체 핀들은 제1 방향에 대해서 평행하고, 상기 모든 반도체 핀들의 피치들은 상기 피치들 중 최소 피치의 정수배이며, 상기 최소 피치는 상기 모든 반도체 핀들의 모든 피치들 중 가장 작은 피치인 것인, 다이.
  8. 방법에 있어서,
    컴퓨터를 이용하여 표준 셀을 다이 표상(representation) 내로 배치하는 단계 - 상기 표준 셀의 제1 경계 및 제2 경계는 제1 그리드 라인 및 제2 그리드 라인과 각각 정렬되며, 상기 그리드는 상기 다이 표상 전체를 통해서 분포됨 -; 및
    매크로를 상기 다이 표상 내로 배치하는 단계를
    포함하고,
    상기 매크로의 제3 경계 및 제4 경계가 제3 그리드 라인 및 제4 그리드 라인 각각에 대해서 정렬되고, 그리드의 그리드 라인들에 속하는 상기 제1, 제2, 제3, 및 제4 그리드 라인들이 균일한 피치를 가지며, 상기 매크로는 메모리 매크로, 아날로그 매크로, 입출력 매크로, 및 이들의 조합으로부터 선택되는 것인 방법.
  9. 제8항에 있어서, 상기 표준 셀을 다이 표상 내로 배치하는 단계와 상기 매크로를 상기 다이 표상 내로 배치하는 단계 후에, 상기 표준 셀 및 상기 매크로 내의 모든 핀 전계 효과 트랜지스터들(FinFET)의 모든 핀들은 상기 그리드 라인들에 대해서 정렬되는 것인, 방법.
  10. 제8항에 있어서,
    상기 다이 표상의 설계가 완료될 때, 상기 다이 표상 내의 모든 FinFET들의 모든 핀들은 상기 그리드 라인들에 대해서 정렬되는 것인, 방법.
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