CN100539143C - 集成电路装置与电容器对 - Google Patents

集成电路装置与电容器对 Download PDF

Info

Publication number
CN100539143C
CN100539143C CN200710153396.3A CN200710153396A CN100539143C CN 100539143 C CN100539143 C CN 100539143C CN 200710153396 A CN200710153396 A CN 200710153396A CN 100539143 C CN100539143 C CN 100539143C
Authority
CN
China
Prior art keywords
row
specific capacitance
capacitance device
mentioned
capacitors
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN200710153396.3A
Other languages
English (en)
Other versions
CN101174623A (zh
Inventor
陈家逸
张家龙
赵治平
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Taiwan Semiconductor Manufacturing Co TSMC Ltd filed Critical Taiwan Semiconductor Manufacturing Co TSMC Ltd
Publication of CN101174623A publication Critical patent/CN101174623A/zh
Application granted granted Critical
Publication of CN100539143C publication Critical patent/CN100539143C/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/0805—Capacitors only
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5222—Capacitive arrangements or effects of, or between wiring layers
    • H01L23/5223—Capacitor integral with wiring layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/38—Multiple capacitors, i.e. structural combinations of fixed capacitors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

本发明提供一种集成电路装置与电容器对，该集成电路装置包括电容器阵列，其具有排列成行与列的单位电容器，其中每个单位电容器由两电性绝缘的电容板组成，并且其中所述电容器阵列至少包括两行与两列。单位电容器具有至少一第一单位电容器，位于电容器阵列的每一列与每一行中，至少一第一单位电容器彼此互相电性连接，其中电容器阵列的每一行如同其它行与列，具有相同数量的至少一第一单位电容器，并且其中电容器阵列的每一列如同其它列与行，具有相同数量的至少一第一单位电容器。单位电容器还具有至少一第二单位电容器，位于上述电容器阵列的每一列与每一行中，其中至少一第二单位电容器彼此互相电性连接且平均分布于电容器阵列中。

Description

集成电路装置与电容器对
技术领域
本发明涉及一种集成电路装置，特别涉及一种具有特定电容比例的电容器对的布局。
背景技术
在现今集成电路，例如混合模式(mixed-mode)与射频(radio frequency)电路的应用，通常需要一组具有特定电容比例(通常指的是1:N的电容器，其中N为大于零的整数)的电容器。电容的比例通常需要具有高准确性以确保集成电路能准确地运作。例如，在模拟/数字(A/D)转换器，电容器对的准确性决定产生的数字信号的准确性，因此需要非常高准确度的电容器比例。
图1为显示一传统提供1:N电容比例的电容器对电路。此电路包含设计成具有完全相同电容的单位电容器10阵列。X-译码器与Y-译码器耦接到电容器阵列且被用于自电容器阵列中选择一些单元电容。并联所选择的单位电容器10，可形成具有更高电容的电容器。图1中所显示的阵列具有九个单位电容，因此可以被用于达到任何介于1:1至1:9的电容比例，其中数字1代表一单位电容器，数字9代表代表通过并联所有9个单位电容器10的电容器。
图1中所显示的电路具有可动态提供电容器对的优点特征。然而一些缺点局限了其使用。例如，电容器阵列的结构易受工艺影响。虽然所有单位电容被设计成完全相同，实际上，一些单位电容器可能靠近图案稀少的区域，一些单位电容器可能靠近图案稠密的区域。因此，单位电容器的电容具有变动性，此变动性会影响电容器对的准确性。通常具有较高数量单位电容器的电容器阵列会具有更多的电容变动。
另一个缺点为X-译码器与Y-译码器会占用芯片面积。特别是对于1:N电容器，其中当N为小数目时，译码器所占用的芯片面积相比较于单位电容器所占用的小面积为更显著的消耗。因此，需要一种改进准确性以及减少芯片面积消耗的电容器对。
发明内容
根据本发明的一实施例，一种集成电路装置包括，一电容器阵列，具有排列成行与列的单位电容器，其中每个单位电容器由两电性绝缘的电容板组成，并且其中所述电容器阵列至少包括两行与两列，一至少一第一单位电容器，位于电容器阵列的每一列与每一行中并且彼此互相电性连接，其中电容器阵列的每一行如同其它行与列，具有相同数量的至少一第一单位电容器，并且其中电容器阵列的每一列如同其它列与行，具有相同数量的至少一第一单位电容器，以及一至少一第二单位电容器，位于电容器阵列的每一列与每一行中并且彼此互相电性连接，其中电容器阵列的每一行如同其它行与列，具有相同数量的至少一第二单位电容器，并且其中电容器阵列的每一列如同其它列与行，具有相同数量的至少一第二单位电容器，以及至少一第三单位电容器，耦接至上述至少一第一单位电容器，以及至少一第四单位电容器耦接至上述至少一第二单位电容器，其中上述至少一第三单位电容器与上述至少一第四单位电容器形成一额外阵列，并且其中上述至少一第一单位电容器并联至上述至少一第三单位电容器，并且上述至少一第二单位电容器并联于上述至少一第四单位电容器。
本发明还包括一种集成电路装置，包括：一电容器阵列，具有排行成列与行的单位电容器，其中每个单位电容器由两电性绝缘的电容板组成，并且其中所述电容器阵列至少包括两行与两列；至少一第一单位电容器，位于上述电容器阵列的每一列与每一行中，上述至少一第一单位电容器彼此互相电性连接，其中上述电容器阵列的每一行如同其它行与列，具有相同数量的上述至少一第一单位电容器，并且其中上述电容器阵列的每一列如同其它列与行，具有相同数量的上述至少一第一单位电容器；至少一第二单位电容器，位于上述电容器阵列的每一列与每一行中，上述至少一第二单位电容器彼此互相电性连接，其中上述电容器阵列的每一行如同其它行与列，具有相同数量的上述至少一第二单位电容器，并且其中上述电容器阵列的每一列如同其它列与行，具有相同数量的上述至少一第二单位电容器；以及至少一第三单位电容器，位于上述电容器阵列的每一行与每一列，上述至少一第三单位电容器彼此互相电性连接，其中上述电容器阵列的每一行如同其它行与列，具有相同数量的上述至少一第三单位电容器，并且其中上述电容器阵列的每一列如同其它列与行，具有相同数量的上述至少一第三单位电容器。
根据本发明的另一实施例，一种集成电路装置包括一共同节点，具有一第一传导总线与多个第一指状结构，第一指状结构耦接至第一传导总线，多个第二指状结构，每个第二指状结构介于两个第一指状结构之间，并与两个第一指状结构电性绝缘，一第二传导总线，与第二指状结构互相电性连接，多个第三指状结构，每个第三指状结构介于两个第一指状结构之间，并与两个第一指状结构电性绝缘，一第三传导总线，与第三指状结构互相电性连接，其中第一指状结构、第二指状结构与第三指状结构为位于一金属层中的金属线，并且其中第二指状结构与第三指状结构形成具有多列与多行的一阵列，其中在每一列与每一行中，第二指状结构的数量等于在其它列与其它行中的第二指状结构的数量，并且其中在每一列与每一行中，第三指状结构的数量等于在其它列与其它行中的第三指状结构的数量。
根据本发明的另一实施例，一种电容器对包括一共同节点，具有一第一传导总线与多个第一指状结构，第一指状结构耦接至第一传导总线，多个数量为M*(M+N)的第二指状结构，每个第二指状结构介于两个第一指状结构之间，并与两个第一指状结构电性绝缘，其中M与N为非零的整数，一第二传导总线，与第二指状结构互相电性连接，多个数量为N*(M+N)的第三指状结构，每个第三指状结构介于两个第一指状结构之间，并与两个第一指状结构电性绝缘，一第三传导总线，与第三指状结构互相电性连接，其中第一指状结构，第二指状结构以及第三指状结构为位于一金属层中的金属线，以及其中第二指状结构与第三指状结构形成具有M+N列与M+N行的一阵列，其中在每一列与每一行中，有M个第二指状结构与N个第三指状结构。
附图说明
图1为显示传统提供电容器对的电路，其中单位电容器阵列用于形成具有更高电容的电容器。
图2为显示具有1:1电容器对的俯视图。
图3A为显示具有1:2电容器对的俯视图。
图3B为显示形成1:2电容器对的可能布局图。
图4A为显示具有1:3电容器对的俯视图。
图4B为显示形成1:3电容器对的可能布局图。
图5为显示可发展成1:N段容器组的布局图。
图6为显示形成2:3电容器对的布局图。
图7为显示可形成1:2:3电容器对的布局图。
图8为显示具有1:1电容器对的俯视图，其中电容器对中的两电容器具有共同节点(node)。
其中，附图标记说明如下：
10～单位电容器；
B、B1、B2～总线；
C1、C2～单位电容器；
D、F1、F2～指状结构；
N1、N2、N3、N4～电容板。
具体实施方式
为使本发明的制造、操作方法、目标和优点能更明显易懂，下文特举几个优选实施例，并配合所附附图，作详细说明如下：
实施例：
图2为显示本发明的第一实施例的俯视图，图中包括排列成2x2阵列的四个单位电容器，其中两个单位电容器标记为C1，另两个单位电容器标记为C2。单位电容器C1形成于金属线(也称为指状结构)F1与指状结构D的侧壁之间，其中指状结构D通过总线B互相电性连接以形成一共同节点。单位电容器C2形成于指状结构F2与指状结构D侧壁之间。单位电容器C1互相电性连接而形成一大电容器，且单位电容C2互相电性连接而形成另一大电容器。
在本发明的优选实施例中，单位电容器C1与C2由以下方式排列：在阵列的每一行中只有一个C1，并且在阵列的每一列中只有一个C1。相同地，在阵列的每一行中只有一个C2，并且在阵列的每一列中只有一个C2。因此在图2中显示的实施例为一1:1的电容器对。电容器C1与电容器C2的质量中心大体重叠。
图3A为显示一1:2电容器对的俯视图，包括9个单位电容器排列成一3 x 3的阵列，其中三个单位电容器标记为C1，剩余六个单位电容器标记为C2。单位电容器C1互相电性连接形成第一较大电容器，而单位电容器C2互相电性连接形成第二较大电容器，并且其具有比第一较大电容器大两倍的电容值。
在此优选实施例中，单位电容C1与C2由以下方式排列：在阵列的每一行与每一列中都只有一个单位电容器C1，并且在阵列的每一行与每一列中都只有两个单位电容器C2。电容器C1与电容器C2的质量中心大体重叠。图3A仅显示单位电容的一个布局图，其余更多可能的布局图显示于图3B。在每个布局图中，每个数字仅出现于每行一次，且仅出现于每列一次。这样的布局图通常称为拉丁方块(Latin Squares)。为了形成1:2的电容器对，所有标记为数字1的单位电容器可并联，并且所有标记为数字2与3单位电容器可并联。
图4A为显示一1:3电容器对的俯视图，包括16个单位电容排列成一4 x 4阵列，其中4个单位电容标记为C1且剩余12个单位电容标记为C2。单位电容器C1互相电性连接形成一较大电容器，而单位电容器C2互相电性连接形成另一较大电容器，其具有比由单位电容器C1形成的较大电容器大三倍的电容值。相似于1:1以及1:2电容器对，在此优选实施例中，单位电容器C1与C2排列成在阵列的每一行与每一列中都只有一个单位电容器C1，并且在阵列的每一行与每一列中都只有三个单位电容器C2。电容器C1与电容器C2的质量中心大体重叠。图4B为显示更多可能形成1:3电容器对的布局图。在每个可能的布局图，每个数字1、2、3与4仅出现于每一列与每一行一次。为了形成一1:3的电容器对，所有标记为数字1的单位电容器互相电性连接，且所有标记为数字2、3与4的电容器互相电性连接。
图5为显示一优选1:N电容器对的布局图，其中N为一大于三的整数。把相同的原则应用于此，单位电容器C1仅出现于阵列的每一行与每一列中一次。通过增加数字N，可因此延伸单位电容阵列，具有较大电容比例的电容器对可因此产生。值得注意的是图5仅显示一个可能的布局图。任何本领域的普通技术人员可根据图3B与图4B确定更多的布局图。在这些布局图中，单位电容器C1与单位电容器C2的质量中心大体重叠为优选。
具有比例M:N的电容器对也可通过使用以上段落中揭示的技术布局，其中M与N为非零的整数(大于零)。在优选的实施例中，如此的电容器对最好布局为具有M+N行与M+N列的阵列。在每一列与每一行中，仅有M个互相电性连接单位电容C1。在每一列与每一行中，仅有N个互相电性连接单位电容C2。在每一列与每一行中，每个单位电容器C1的配置尽可能远离其它同一列以及同一行的单位电容器C1，每个单位电容器C2的配置尽可能远离其它同一列以及同一行的单位电容器C2。换而言之，单位电容器C1与C2平均分布于每一列与每一行中为优选。此外，单位电容器C1与C2平均分布于阵列中为优选。例如，若数字M与数字N很接近，单位电容器C1与C2可大体轮流布局。一2:3电容器对的布局图显示于图6中。
根据本发明的另一实施例，以上段落中揭示的技术布局可还包括至少一第三单位电容器与至少一第四单位电容器，第三单位电容器可耦接至单位电容器C1，第四单位电容器可耦接至单位电容器C2，其中第三单位电容器与第四单位电容器形成一额外阵列，使由单位电容器C1与C2所形成的电容器阵列与由第三单位电容器与第四单位电容器形成的额外阵列可位于相同金属层中，或可位于不同金属层中，并且其中单位电容器C1并联于第三单位电容器，单位电容器C2并联于第四单位电容器。
多个电容器对可被整合于一阵列中。图7为显示两个6 x 6单位电容器阵列的布局图，其可用于形成一1:2电容器对，一1:3电容器对，以及一2:3电容器对。在此实施例中，所有编号为数字1的单位电容器互相电性连接形成第一电容器，所有编号为数字2与3的单位电容器互相电性连接形成第二电容器，所有编号为数字4、5与6的单位电容器互相电性连接形成第三电容器。因此第一、第二、第三电容器具有比例1:2:3。使用以上段落中揭示的技术布局，一M:N的电容器对，一M:P的电容器对，以及一N:P的电容器对可通过形成具有M+N+P列与M+N+P行的单位电容器阵列而形成。每个互相电性连接的单位电容器平均分布于每一列与每一行并且横跨阵列为优选。
在本发明的优选实施例中，电容器对中的两个电容器共享一共同节点(于图2、3A与4A中为指状结构D)，因此可需要较少的芯片面积。在另一实施例中，单位电容器C1与C2彼此电性分离且不具有共同节点。图8为显示一1:1电容器对的实施例，其中每个单位电容器C1包括一第一电容板N1与一第二电容板N2，每个电容器C2包括一第一电容板N3与一第二电容板N4。每个电容板N1、N2、N3与N4耦接于其它具有相同编号数字的电容板。值得注意的是，相比于图2中所示的布局图，图8的布局图需要更多的电容板，因此图8的布局图需要更多的芯片面积。
先前段落中讨论的电容器以实作成金属-氧化物-金属(MOM)电容器为优选。一形成MOM电容器的实施例可利用图2解释说明，图2可为用于形成半导体芯片互相电性连接结构的金属层的俯视图。每个导体指状结构F1、F2以及D与它们之间的一薄绝缘体紧密地配置，并且电容形成于邻近的指状结构之间。耦接总线B1与B2可形成于与指状结构F1、F2以及D相同的金属层。然而，耦接总线B1与B2也可形成于与指状结构F1、F2以及D不同的金属层，并通过通路(vias)分别耦接指状结构F1、F2以及D。
虽然在先前讨论过的实施例中，单位电容器形成于同一金属层中，但它们也可以分散于多个金属层中并通过通路互相电性连接。例如，一电容器对可包括多个电容器阵列，并且每个阵列可相似于图2、3A与4A中所显示的阵列。这些电容器阵列可位于同一金属层或分散于多个金属层中。通过串联或并联，这些位于不同金属层中的电容器阵列可彼此互相电性连接。
优选实施例的优点特征为工艺的变化，可减少或大体消除由图案密度差异形成的变化。例如，若一单位电容器C1由于更高或更低的图案密度而具有较其它单位电容器大的电容，邻近的单位电容C2也会具有较大的电容，并因此减低不利于电容器对的比例的影响。尤其是当数字N越大，电容比例的变化越小。这与传统具有译码器的电容器对相反，当N增加时传统具有译码器的电容器对会有更大的变动。
本发明的内容与优点虽详细揭示如上，然而必须说明的是在不脱离本发明的精神和范围内，当可做些许的变动与润饰，因此本发明的保护范围当视后附的权利要求书为准。此外，本发明的范围并不受限于说明书中所描述的有关于工艺、机构、制造、以及组成元件、工具、方法与步骤等特定实施例。任何本领域的普通技术人员都可根据本发明所揭示的内容，配合现存或未来发展出的工艺、机构、制造、以及组成元件、工具、方法与步骤等，执行与根据本发明所描述的可被利用的对应实施例大体相同的功能或达到大体相同的结果。因此后附的权利要求书将包括本发明的工艺、机构、制造、以及组成元件、工具、方法与步骤的范围。

Claims (7)

1.一种集成电路装置，包括：
一电容器阵列，具有排行成列与行的单位电容器，其中每个单位电容器由两电性绝缘的电容板组成，并且其中所述电容器阵列至少包括两行与两列；
至少一第一单位电容器，位于上述电容器阵列的每一列与每一行中，上述至少一第一单位电容器彼此互相电性连接，其中上述电容器阵列的每一行如同其它行与列，具有相同数量的上述至少一第一单位电容器，并且其中上述电容器阵列的每一列如同其它列与行，具有相同数量的上述至少一第一单位电容器；
至少一第二单位电容器，位于上述电容器阵列的每一列与每一行中，上述至少一第二单位电容器彼此互相电性连接，其中上述电容器阵列的每一行如同其它行与列，具有相同数量的上述至少一第二单位电容器，并且其中上述电容器阵列的每一列如同其它列与行，具有相同数量的上述至少一第二单位电容器；以及
至少一第三单位电容器，耦接至上述至少一第一单位电容器，以及至少一第四单位电容器耦接至上述至少一第二单位电容器，其中上述至少一第三单位电容器与上述至少一第四单位电容器形成一额外阵列，并且其中上述至少一第一单位电容器并联至上述至少一第三单位电容器，并且上述至少一第二单位电容器并联于上述至少一第四单位电容器。
2.如权利要求1所述的集成电路装置，其特征是于上述电容器阵列的每一列与每一行中只有一个上述至少一第一单位电容器，并且于上述电容器阵列的每一列与每一行中具有多个上述至少一第二单位电容器。
3.如权利要求1所述的集成电路装置，其特征是上述至少一第一单位电容器与上述至少一第二单位电容器共享一共同节点。
4.如权利要求1所述的集成电路装置，其特征是上述至少一第一单位电容器与上述至少一第二单位电容器不具有共同节点。
5.如权利要求1所述的集成电路装置，其特征是上述电容器阵列与上述额外阵列位于一相同金属层中。
6.如权利要求1所述的集成电路装置，其特征是上述电容器阵列与上述额外阵列位于不同的金属层中。
7.一种集成电路装置，包括：
一电容器阵列，具有排行成列与行的单位电容器，其中每个单位电容器由两电性绝缘的电容板组成，并且其中所述电容器阵列至少包括两行与两列；
至少一第一单位电容器，位于上述电容器阵列的每一列与每一行中，上述至少一第一单位电容器彼此互相电性连接，其中上述电容器阵列的每一行如同其它行与列，具有相同数量的上述至少一第一单位电容器，并且其中上述电容器阵列的每一列如同其它列与行，具有相同数量的上述至少一第一单位电容器；
至少一第二单位电容器，位于上述电容器阵列的每一列与每一行中，上述至少一第二单位电容器彼此互相电性连接，其中上述电容器阵列的每一行如同其它行与列，具有相同数量的上述至少一第二单位电容器，并且其中上述电容器阵列的每一列如同其它列与行，具有相同数量的上述至少一第二单位电容器；以及
至少一第三单位电容器，位于上述电容器阵列的每一行与每一列，上述至少一第三单位电容器彼此互相电性连接，其中上述电容器阵列的每一行如同其它行与列，具有相同数量的上述至少一第三单位电容器，并且其中上述电容器阵列的每一列如同其它列与行，具有相同数量的上述至少一第三单位电容器。
CN200710153396.3A 2006-11-01 2007-09-19 集成电路装置与电容器对 Active CN100539143C (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US11/591,643 2006-11-01
US11/591,643 US7612984B2 (en) 2006-11-01 2006-11-01 Layout for capacitor pair with high capacitance matching

Related Child Applications (1)

Application Number Title Priority Date Filing Date
CN200910001320.8A Division CN101488498B (zh) 2006-11-01 2007-09-19 集成电路装置与电容器对

Publications (2)

Publication Number Publication Date
CN101174623A CN101174623A (zh) 2008-05-07
CN100539143C true CN100539143C (zh) 2009-09-09

Family

ID=39329813

Family Applications (2)

Application Number Title Priority Date Filing Date
CN200910001320.8A Active CN101488498B (zh) 2006-11-01 2007-09-19 集成电路装置与电容器对
CN200710153396.3A Active CN100539143C (zh) 2006-11-01 2007-09-19 集成电路装置与电容器对

Family Applications Before (1)

Application Number Title Priority Date Filing Date
CN200910001320.8A Active CN101488498B (zh) 2006-11-01 2007-09-19 集成电路装置与电容器对

Country Status (3)

Country Link
US (1) US7612984B2 (zh)
CN (2) CN101488498B (zh)
TW (1) TWI345302B (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113013145A (zh) * 2018-02-06 2021-06-22 苹果公司 金属对金属电容器

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8154847B2 (en) * 2008-09-12 2012-04-10 Mediatek Inc. Capacitor structure
US9595526B2 (en) * 2013-08-09 2017-03-14 Apple Inc. Multi-die fine grain integrated voltage regulation
US10468381B2 (en) 2014-09-29 2019-11-05 Apple Inc. Wafer level integration of passive devices
US11152458B2 (en) * 2020-02-07 2021-10-19 Macronix International Co., Ltd. Metal capacitor
CN112768607B (zh) * 2020-12-31 2022-08-09 上海交通大学 一种高密度mom电容器结构及其设计方法

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4024572B2 (ja) * 2002-03-28 2007-12-19 ユーディナデバイス株式会社 インタディジタルキャパシタを有するデバイス
CA2395900A1 (en) * 2002-08-12 2004-02-12 Christopher Andrew Devries Matched vertical capacitors
DE102005030585B4 (de) * 2005-06-30 2011-07-28 Globalfoundries Inc. Halbleiterbauelement mit einem vertikalen Entkopplungskondensator und Verfahren zu seiner Herstellung
US8133792B2 (en) * 2006-07-04 2012-03-13 United Microelectronics Corp. Method for reducing capacitance variation between capacitors
US7545022B2 (en) * 2006-11-01 2009-06-09 Taiwan Semiconductor Manufacturing Company, Ltd. Capacitor pairs with improved mismatch performance

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113013145A (zh) * 2018-02-06 2021-06-22 苹果公司 金属对金属电容器

Also Published As

Publication number Publication date
US7612984B2 (en) 2009-11-03
TW200822341A (en) 2008-05-16
CN101488498A (zh) 2009-07-22
CN101488498B (zh) 2010-07-28
CN101174623A (zh) 2008-05-07
TWI345302B (en) 2011-07-11
US20080100989A1 (en) 2008-05-01

Similar Documents

Publication Publication Date Title
CN100539143C (zh) 集成电路装置与电容器对
US7265579B2 (en) Field programmable gate array incorporating dedicated memory stacks
US5949098A (en) Semiconductor integrated circuit having an improved arrangement of power supply lines to reduce noise occurring therein
KR100497712B1 (ko) 다층 배선장치, 배선방법, 및 배선특성 해석/예측 방법
US6864122B1 (en) Multi-chip module having content addressable memory
US6037677A (en) Dual-pitch perimeter flip-chip footprint for high integration asics
US7902879B2 (en) Field programmable gate array utilizing dedicated memory stacks in a vertical layer format
US6718432B1 (en) Method and apparatus for transparent cascading of multiple content addressable memory devices
CN100442525C (zh) 单元、标准单元、使用标准单元的布局方法和半导体集成电路
US10249705B2 (en) Capacitor array structure
US6916996B2 (en) Symmetric electrical connection system
CN100578785C (zh) 具有多接头式电容器的集成电路
KR20090051507A (ko) 센스 앰프들을 갖는 반도체소자 및 이를 채택하는 전자시스템
CN111009514B (zh) 用于半导体装置的电容元件单元及其半导体装置
KR100682437B1 (ko) 반도체 장치 및 분압 회로
KR101099229B1 (ko) 터치센서용 인쇄회로필름 및 이를 제조하는 제조방법
JP2010186941A (ja) 半導体装置
WO1999024896A1 (fr) Processeur d'informations
US7161382B2 (en) General-purpose logic cell, general-purpose logic cell array using the same, and ASIC using general-purpose logic cell array
KR100338335B1 (ko) 복수개의 기억 영역을 갖는 반도체 메모리 장치
JPH03225697A (ja) 半導体集積回路
JP2002100732A (ja) 容量素子形成方法
US20160284791A1 (en) Capacitor and semiconductor device including the same
JPH02144937A (ja) 半導体集積回路装置及びその配線手法
JP2004007007A (ja) 半導体装置

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant