JP2004007007A - 半導体装置 - Google Patents

Abstract

【課題】 信号のタイミング調整が必要になった場合に、修正期間を短縮することができるとともに、修正コストが上昇するのを有効に防止することが可能な半導体装置を提供する。
【解決手段】 静電破壊対策用回路および抵抗（受動素子）のみからなる半導体チップ４を設ける。そして、この半導体チップ４を介して、ＤＲＡＭチップ１とロジックチップ２とを接続する。
【選択図】 図１

Description

　この発明は、半導体装置に関し、特に、複数の半導体チップが支持基板上に設置される半導体装置に関する。

　近年、絶縁基板上に異なる機能を有する複数の半導体チップを高密度に実装してシステム化したマルチチップモジュール（ＭＣＭ:Multi Chip Module）が開発されている。これらは、たとえば、特許文献１などに開示されている。

　図８は、従来の半導体装置（マルチチップモジュール）を示した概略図である。図８を参照して、従来の半導体装置では、絶縁基板からなる支持基板１０３上に、ＤＲＡＭチップ１０１と、ロジックチップ１０２と、他の機能チップ１０５および１０６とが設置されている。支持基板１０３の表面の外周部分には、複数の入出力端子１０３ａが所定の間隔を隔てて設けられている。

　また、ＤＲＡＭチップ１０１、ロジックチップ１０２、チップ１０５および１０６の上面には、それぞれ、複数の入出力端子１０１ａ、１０２ａ、１０５ａおよび１０６ａが設けられている。ＤＲＡＭチップ１０１とロジックチップ１０２とは、入出力端子１０１ａおよび１０２ａを配線１０７により接続することによって直接接続されている。

　また、ＤＲＡＭチップ１０１は、配線１０８によって支持基板１０３と接続されており、ロジックチップ１０２は、配線１０９によって支持基板１０３と接続されている。また、チップ１０５は、配線１１０によってＤＲＡＭチップ１０１と接続されており、チップ１０６は、配線１１１および１１２によって、それぞれ、ロジックチップ１０２および支持基板１０３と接続されている。

　図９は、図８に示した従来の半導体装置（マルチチップモジュール）における半導体チップの入出力回路の構成を示した回路図である。図９を参照して、従来の半導体装置では、ＤＲＡＭチップ１０１およびロジックチップ１０２の全ての入出力端子１０１ａ（１０２ａ）に、静電破壊防止用トランジスタ２０１および２０２からなる静電破壊対策用回路が接続されている。また、入出力端子１０１ａ（１０２ａ）は、抵抗２０３を介してチップ内部の集積回路（図示せず）に接続されている。
特開平９−２３２５０５号公報

　しかしながら、上記した従来の半導体装置（マルチチップモジュール）では、各々のチップ１０１、１０２、１０５および１０６の動作が個別に検査されて良品として認められても、チップ間の信号伝達のタイミングが一致しないために、半導体装置として機能しない場合がある。このような場合には、いずれかのチップの設計を変更し、そのチップを再作成する必要がある。この場合、１μｍ以下の高価なマスクを作成し直し、数週間の製造期間がかかる。その結果、再作成時の製造期間が長期化するとともに、製造コストが上昇するという問題点があった。

　この発明は、上記のような課題を解決するためになされたものであり、
　この発明の一つの目的は、信号のタイミング調整が必要になった場合に、製造期間の短縮化および製造コストの低減が可能な半導体装置を提供することである。

　この発明のもう一つの目的は、上記の半導体装置において、信号の伝達速度を向上させることである。

課題を解決するための手段および発明の効果

　この発明の一の局面による半導体装置は、支持基板上に設置され、信号のタイミング調整用受動素子のみからなるとともに、複数の入出力端子を有する第１半導体チップと、支持基板上に設置された個別の機能を有する第２半導体チップおよび第３半導体チップとを備え、第２半導体チップおよび第３半導体チップは、それぞれ、第１半導体チップの複数の入出力端子のうちのいずれかを選択して接続することにより、前記第１半導体チップを介して接続されている。

　この一の局面による半導体装置では、上記のように、第２半導体チップおよび第３半導体チップを、それぞれ、第１半導体チップの複数の入出力端子のうちのいずれかを選択して接続することによって、信号の種類に応じて必要な受動素子を選択することができる。

　上記一の局面による半導体装置において、好ましくは、タイミング調整用受動素子は、第１受動素子および第２受動素子を含み、第１半導体チップの複数の入出力端子は、第１入出力端子、第２入出力端子および第３入出力端子を含み、第１入出力端子と第２入出力端子との間には、第１受動素子が接続され、第１入出力端子と第３入出力端子との間には、第２受動素子が接続されている。

　上記一の局面による半導体装置において、好ましくは、タイミング調整用受動素子は、同種の受動素子からなる第１受動素子および第２受動素子を含み、第１半導体チップの複数の入出力端子は、第１入出力端子、第２入出力端子および第３入出力端子を含み、第１入出力端子と第２入出力端子との間には、第１受動素子が接続され、第１入出力端子と第３入出力端子との間には、第２受動素子が接続されている。

　上記一の局面による半導体装置において、好ましくは、タイミング調整用受動素子は、抵抗、コンデンサおよびリアクタを含む。このように構成すれば、信号の種類に応じて、１つの第１半導体チップに設けられた抵抗、コンデンサおよびリアクタの中から任意に選択してタイミング調整を行うことができる。

　以下、本発明を具体化した実施形態を図面に基づいて説明する。
（第１実施形態）
　図１は、本発明の第１実施形態による半導体装置（マルチチップモジュール）を示した概略図であり、図２は、図１に示した第１実施形態による半導体装置の構成を説明するための回路図である。

　図１および図２を参照して、以下に第１実施形態による半導体装置について説明する。

　まず、図１を参照して、この第１実施形態による半導体装置（マルチチップモジュール）では、絶縁基板からなる支持基板３上に、ＤＲＡＭチップ１と、ロジックチップ２と、チップ４と、他の機能チップ５および６とが設置されている。なお、チップ４が本発明の「第１半導体チップ」に相当し、ＤＲＡＭチップ１およびロジックチップ２が、それぞれ、本発明の「第２半導体チップ」および「第３半導体チップ」に相当する。

　支持基板３の表面の外周には、複数の入出力端子３ａが所定の間隔を隔てて設けられている。また、ＤＲＡＭチップ１、ロジックチップ２、チップ５および６の上面には、それぞれ、複数の入出力端子１ａ、２ａ、５ａおよび６ａが設けられている。また、チップ４の上面には、複数の入出力端子４ａおよび４ｂが設けられている。

　また、ＤＲＡＭチップ１は、配線８によって支持基板３と接続されており、ロジックチップ２は、配線９によって支持基板３と接続されている。また、チップ５は、配線１０によってＤＲＡＭチップ１と接続されている。チップ６は、配線１１および１２によって、ロジックチップ２および支持基板３と接続されている。

　ここで、この第１実施形態では、ＤＲＡＭチップ１とロジックチップ２とが、チップ４を介して接続されている。すなわち、ＤＲＡＭチップ１の入出力端子１ａとチップ４の入出力端子４ａとが、配線７ａによって接続されている。また、ロジックチップ２の入出力端子２ａとチップ４の入出力端子４ｂとが、配線７ｂによって接続されている。このチップ４には、静電破壊対策用回路および抵抗のみが形成されている。具体的には、図２に示すように、チップ４の入出力端子４ａと４ｂとの間に、静電破壊防止用トランジスタ２１および２２からなる静電破壊対策用回路と、抵抗２３ａおよび２３ｂとが接続されている。なお、この抵抗２３ａおよび２３ｂは、本発明の「受動素子」に相当する。

　また、チップ４は、抵抗２３と静電破壊対策用回路のみを含むため、ＤＲＡＭチップ１およびロジックチップ２と比較して構造が簡単である。すなわち、ＤＲＡＭチップ１やロジックチップ２は、２０枚程度のマスクを用いて配線数が５〜８層程度で形成されるのに対して、チップ４は、１０枚程度のマスクを用いて３層程度で形成される。したがって、チップ４は、ＤＲＡＭチップ１およびロジックチップ２と比較して、再作成が容易である。

　第１実施形態では、上記のように、抵抗２３および静電破壊対策用回路のみ含む構造が簡単なチップ４を介して、ＤＲＡＭチップ１とロジックチップ２とを接続することによって、信号のタイミング調整が必要になった場合に、チップ４を修正するだけで、信号のタイミング調整が可能となる。この場合、チップ４は、簡単な構造を有するので、チップ４の修正は、ＤＲＡＭチップ１またはロジックチップ２を再作成する場合と異なり、短期間かつ低コストで行うことができる。その結果、信号のタイミング調整が必要になった場合の修正期間を短縮化することができるとともに、修正コストを低減することができる。

　また、第１実施形態では、チップ４が静電破壊対策用回路を含むので、ＤＲＡＭチップ１およびロジックチップ２内に静電破壊対策用回路を設ける必要がなくなり、チップ４内の静電破壊対策用回路をＤＲＡＭチップ１およびロジックチップ２の共通の静電破壊対策用回路として用いることができる。それにより、静電破壊対策用回路の数を減少させることができ、その結果、静電破壊対策用回路による寄生容量を減少させることができる。これにより、ＤＲＡＭチップ１とロジックチップ２との間の信号伝達速度を向上させることができる。

　また、第１実施形態では、上記のように、ＤＲＡＭチップ１およびロジックチップ２内に静電破壊対策用回路を設ける必要がなくなるので、ＤＲＡＭチップ１およびロジックチップ２の面積を約３％〜２０％程度削減することができる。これにより、ＤＲＡＭチップ１およびロジックチップ２の製造コストも同じ割合で低減することができる。
（第２実施形態）
　図３は、本発明の第２実施形態による半導体装置（マルチチップモジュール）を示した概略図であり、図４は、図３に示した第２実施形態による半導体装置の構成を説明するための回路図である。

　図３および図４を参照して、この第２実施形態では、上記した第１実施形態とは異なり、ＤＲＡＭチップ１とロジックチップ２とを、受動素子のみを含むチップ３４を介して接続する。なお、その他の構成は、第１実施形態と同様である。

　具体的には、この第２実施形態による半導体装置では、図４に示すように、チップ３４が、抵抗４１、４２および４３と、コンデンサ４４および４５と、コイル（リアクタ）４６および４７とのみを含むように形成する。なお、このチップ３４が、本発明の「第１半導体チップ」に相当する。また、抵抗４１、４２および４３と、コンデンサ４４および４５と、コイル（リアクタ）４６および４７とが、本発明の「受動素子」に相当する。

　この場合、抵抗４１、４２および４３は、それぞれ、入出力端子３４ａと３４ｂとの間、入出力端子３４ｂと３４ｅとの間、および、入出力端子３４ｃと３４ｄとの間に接続されている。また、コンデンサ４４および４５は、それぞれ、入出力端子３４ａと３４ｃとの間、および、入出力端子３４ｂと３４ｄとの間に接続されている。また、コイル（リアクタ）４６および４７は、それぞれ、入出力端子３４ａと３４ｄとの間、および、入出力端子３４ｄと３４ｅとの間に接続されている。また、入出力端子３４ｄは、接地されている。

　そして、上記のように形成されたチップ３４を介して、ＤＲＡＭチップ１とロジックチップ２とを接続する。その際、図３に示す配線３７ａおよび３７ｂを、入出力端子３４ａ〜３４ｅのいずれかを選択して接続することにより、信号の種類に応じて、必要な受動素子を選択することができる。

　なお、チップ３４は、３枚程度のマスクを用いて１層または２層程度で形成される。このため、第１実施形態の静電破壊対策用回路および受動素子を含むチップ４よりもさらに簡単な構造になる。

　第２実施形態では、上記のように、抵抗４１、４２および４３と、コンデンサ４４および４５と、コイル（リアクタ）４６および４７との受動素子のみを含むチップ３４の構造が、第１実施形態のチップ４の構造に比べて、より簡単になるので、信号のタイミング調整が必要になった場合に、第１実施形態に比べて、チップ３４の修正期間をより短縮化することができるとともに、修正コストをより低減することができる。
（第３実施形態）
　図５は、本発明の第３実施形態による半導体装置（マルチチップモジュール）を示した概略図であり、図６および図７は、図５に示した第３実施形態による半導体装置の構成を説明するための回路図である。

　この第３実施形態は、半導体チップ間を接続するための配線に受動素子機能を持たせることにより信号のタイミング調整を行う例である。以下、具体的に説明する。

　まず、この第３実施形態による半導体装置では、図５に示すように、ＤＲＡＭチップ５１の入出力端子５１ａとロジックチップ５２の入出力端子５２ａとが配線６１、６２および６３によって接続されている。なお、ＤＲＡＭチップ５１およびロジックチップ５２は、本発明の「半導体チップ」に相当する。配線６１は、入出力端子５１ａと５２ａとを直線的に最短距離で接続している。これに対して、配線６２は、配線６１の１０倍程度の長さを有して、入出力端子５１ａと５２ａとを接続している。配線６２は、このように長く形成されることによって、図６に示すような、抵抗７０を構成する。

　また、配線６３は、入出力端子５１ａと５２ａとを接続するとともに、先端が３つに分岐された分岐部を有する。そして、その配線６３の３つの分岐部と所定の間隔を隔てて対向するように配置された４つの分岐部を有するダミー配線６４が設けられている。このダミー配線６４は、支持基板３の入出力端子３ａに接続されることによって、所定の電位に固定されている。配線６３とダミー配線６４との組み合わせによって、図７に示すようなコンデンサ７１が構成されている。

　なお、配線６２および６３が、本発明の「受動素子機能を有する配線」に相当する。

　第３実施形態では、上記のように、配線６２に抵抗機能を持たせるとともに配線６３にコンデンサ機能を持たせることによって、ＤＲＡＭチップ５１およびロジックチップ５２の製造完了後の配線工程のみで、ＤＲＡＭチップ５１とロジックチップ５２との間の信号伝達速度を調整することができる。また、製造コストの高い微細なＤＲＡＭチップ５１またはロジックチップ５２を再製造することなく、安価な配線工程のみで、チップ間の信号伝達速度を調整することができる。

　また、第３実施形態では、配線６２に抵抗機能を付加するとともに、配線６３にコンデンサ機能を付加することによって、チップ間の信号伝達速度を容易に調整することができる。

　なお、今回開示された実施形態は、すべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した実施形態の説明ではなく特許請求の範囲によって示され、さらに特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれる。

　たとえば、上記第１〜第３実施形態では、異なる機能を有するチップを同一平面上に配置する場合への適用例を示しているが、本発明はこれに限らず、異なる機能を有するチップを上下方向に配置する場合にも適用可能である。

　また、上記第１〜第３実施形態では、チップ完成後の配線数が１層の場合を示したが、本発明はこれに限らず、２層以上の配線を用いる場合に適用しても同様の効果を得ることができる。

本発明の第１実施形態による半導体装置（マルチチップモジュール）を示した概略図である。 図１に示した第１実施形態による半導体装置の構成を説明するための回路図である。 本発明の第２実施形態による半導体装置（マルチチップモジュール）を示した概略図である。 図３に示した第２実施形態による半導体装置の構成を説明するための回路図である。 本発明の第３実施形態による半導体装置（マルチチップモジュール）を示した概略図である。 図５に示した第３実施形態による半導体装置の構成を説明するための回路図である。 図５に示した第３実施形態による半導体装置の構成を説明するための回路図である。 従来の半導体装置（マルチチップモジュール）を示した概略図である。 図８に示した従来の半導体装置（マルチチップモジュール）における半導体チップの入出力回路の構成を示した概略図である。

符号の説明

１　ＤＲＡＭチップ（第２半導体チップ）
２　ロジックチップ（第３半導体チップ）
１ａ、２ａ、３ａ、４ａ、４ｂ、５ａ、６ａ　入出力端子
４、３４　チップ（第１半導体チップ）
２１、２２　静電破壊防止用トランジスタ
２３ａ、２３ｂ　抵抗
３４ａ、３４ｂ、３４ｃ、３４ｄ、３４ｅ　入出力端子
３７ａ、３７ｂ　配線
４１、４２、４３　抵抗
４４、４５　コンデンサ
４６、４７　コイル（リアクタ）
５１　ＤＲＡＭチップ（半導体チップ）
５２　ロジックチップ（半導体チップ）
６２　配線（受動素子機能を有する配線）
６３　配線（受動素子機能を有する配線）
６４　ダミー配線
７０　抵抗
７１　コンデンサ　

Claims (4)

1. 支持基板上に設置され、信号のタイミング調整用受動素子のみからなるとともに、複数の入出力端子を有する第１半導体チップと、
   前記支持基板上に設置された個別の機能を有する第２半導体チップおよび第３半導体チップとを備え、
   前記第２半導体チップおよび前記第３半導体チップは、それぞれ、前記第１半導体チップの複数の入出力端子のうちのいずれかを選択して接続することにより、前記第１半導体チップを介して接続されている、半導体装置。
2. 　前記タイミング調整用受動素子は、第１受動素子および第２受動素子を含み、
   前記第１半導体チップの複数の入出力端子は、第１入出力端子、第２入出力端子および第３入出力端子を含み、
   前記第１入出力端子と前記第２入出力端子との間には、前記第１受動素子が接続され、
   前記第１入出力端子と前記第３入出力端子との間には、前記第２受動素子が接続されている、請求項１に記載の半導体装置。
3. 　前記タイミング調整用受動素子は、同種の受動素子からなる第１受動素子および第２受動素子を含み、
   前記第１半導体チップの複数の入出力端子は、第１入出力端子、第２入出力端子および第３入出力端子を含み、
   前記第１入出力端子と前記第２入出力端子との間には、前記第１受動素子が接続され、
   前記第１入出力端子と前記第３入出力端子との間には、前記第２受動素子が接続されている、請求項１に記載の半導体装置。
4. 　前記タイミング調整用受動素子は、抵抗、コンデンサおよびリアクタを含む、請求項１に記載の半導体装置。

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