CN113013145A - 金属对金属电容器 - Google Patents

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Abstract

本发明题为“金属对金属电容器”。本公开描述了具有间距匹配的电容器晶胞的电容器结构。在一个实施方案中，电容器晶胞是由相互叉握的指状电极形成的。指状电极在电容器晶胞内的多个金属层当中可以是间距匹配的，并且指状电极在电容器晶胞的阵列之中可以是间距匹配的。此外，边界晶胞可与电容器晶胞间距匹配。

Description

金属对金属电容器
本申请是申请日为2019年1月24日、申请号为201910067991.8、发明名称为“金属对金属电容器”的中国发明专利申请的分案申请。
背景技术
技术领域
本文所述的实施方案涉及用于半导体器件中的电容器。更具体地讲，本文所述的实施方案涉及模数转换器电路内的电容器。
电容器数模转换器(DAC)是混合信号电路中的有用部件，其与其他类型的DAC相比具有功率较低的优点。电容式DAC的优点在于紧凑的面积及其低功率。电容式DAC最为常见的用途之一在于逐次逼近寄存器(SAR)模数转换器(ADC)。在文献中，高分辨率SAR ADC具有大的总电容器，以提高微小的最低有效位(LSB)电容器的匹配精确度，这样将增大芯片面积，从而损减电容式DAC的好处。
发明内容
本公开描述了具有电容器晶胞的电容器结构。在一个实施方案中，电容器结构包括被多个边界晶胞包围的电容器晶胞的阵列。每个电容器晶胞可包括与第二多个指状电极叉指的第一多个指状电极，并且每一边界晶胞可包括与第二多个虚设指状电极叉指的第一多个虚设指状电极。在一个实施方案中，第一多个指状电极和第二多个指状电极跨越电容器晶胞的阵列间距匹配，并且第一多个虚设指状电极和第二多个虚设指状电极与第一多个指状电极和第二多个指状电极间距匹配。例如，第一多个虚设指状电极和第二多个虚设指状电极可通过与第一多个指状电极和第二多个指状电极相同的尺寸和间距来表征。电容器晶胞的阵列可由多个电容器主晶胞和多个电容器子晶胞形成，其中每个电容器主晶胞和每个电容器子晶胞还通过大致相等的通孔密度来表征。类似地，边界晶胞可具有相同的大致相等的通孔密度。
在一个实施方案中，电容器结构包括集成到电容器晶胞内的端子。在一个具体实施中，电容器结构包括下金属层和上金属层，下金属层包括处于对应的电容器晶胞的阵列内的与指状电极的第二阵列叉指的指状电极的第一阵列，上金属层包括处于电容器晶胞的阵列内与指状电极的第四阵列叉指的指状电极的第三阵列，其中指状电极的第一阵列和第二阵列与指状电极的第三阵列和第四阵列正交。在一个实施方案中，指状电极的第一阵列包括延伸穿过电容器晶胞的阵列内第一系列的电容器晶胞的公共下轨道，其中对应系列的指状电极的第一阵列和指状电极的第三阵列电连接至公共下轨道。此外，指状电极的第四阵列包括延伸穿过电容器晶胞的阵列内第二系列的电容器晶胞的公共上轨道，并且对应系列的指状电极的第四阵列和指状电极的第二阵列电连接至公共上轨道。公共下轨道和公共上轨道可以额外地穿过对应的边界单元延伸。
在一个实施方案中，电容器结构可以利用下层的晶体管多晶层来形成电力解耦电容器。例如，一种电容器结构可包括下金属层和上金属层，下金属层包括处于对应的电容器晶胞的阵列内的与指状电极的第二阵列叉指的指状电极的第一阵列，上金属层包括处于所述的电容器晶胞的阵列内与指状电极的第四阵列叉指的指状电极的第三阵列。多晶硅层可以位于下金属层之下，并且包括与指状电极的第六阵列叉指的指状电极的第五阵列。在一种配置中，指状电极的第一阵列、第二阵列、第五阵列和第六阵列与指状电极的第三阵列和第四阵列正交。在一个实施方案中，指状电极的第五阵列耦接至地，同时指状电极的第六阵列耦接至电源。
附图说明
图1是根据一个实施方案的模数转换器(ADC)的框图。
图2是根据一个实施方案的电容器主晶胞的透视图例示。
图3是根据一个实施方案的电容器子晶胞的透视图例示。
图4是根据一个实施方案的电容器结构的透视图。
图5是根据一个实施方案的电容器结构的示意性顶视图例示。
图6是根据一个实施方案的模数转换器的操作方法的流程图。
具体实施方式
实施方案描述了可以用于新兴的集成电路设计，并且适应复杂的设计制作规则以及多重图案化复杂情况的金属-氧化物-金属(MOM)电容器结构。根据实施方案的结构可以实现比常规结构更高的电容密度连同改善的匹配和更低的硅裸片面积要求。此外，实施方案还可以被实施成亚毫微微法拉的紧凑电容结构，以满足低功率要求。其他可能的应用包括可编程增益放大器、数模转换器、增益级。
电容器DAC是由小的单位电容器构成的阵列结构。总电容器值取决于性能要求。在大多数应用中，电容器阵列的总尺寸由能够生成以满足匹配要求的最小晶胞决定。在一个方面中，根据实施方案的电容器结构可以被制作到紧凑的面积当中，诸如每个电容器晶胞不到5μm×5μm，其落在面积准则的最小面积面元内，并且缓解了空间的浪费。根据实施方案的电容器结构可包括由一个或多个电容器主晶胞和电容器子晶胞构成的一个或多个电容器。电容器主晶胞和电容器子晶胞可以被统称为电容器晶胞。
在高级技术中，已观察到匹配电容器的主要问题之一在于多重图案化。多重图案化是使用不同掩模制作单个金属层以达到处理不同指状部的目的的过程。制作规则很复杂，其中金属布线层和通孔层的禁止图案使得紧凑电容结构的设计变得复杂。除了金属布线层之外，甚至通孔层也要进行多重图案化，这在匹配电容器设计当中引起了另一层问题。
根据实施方案的电容器晶胞可以实现免除由多重图案化引起的问题的电容。重复电容器晶胞，以形成单元矩阵。金属线和连接通孔被按照某种方式设计，从而使得它们跨越整个矩阵对称，并且多重图案化中的错位成为电容匹配问题得到缓解的源。在一个实施方案中，同一矩阵电容器结构内的电容器主晶胞和电容器子晶胞是“间距匹配”的。例如，尽管相邻电容器主晶胞和电容器子晶胞可具有不同的电连接，并且可被设计为用于不同的电容，但是它们可以共享具有等同的间距和尺寸的金属布线层(指状电极)。此外，用于连接多个金属层中的指状电极的通孔可具有不同的布局以实施不同的电连接，与此同时通孔密度保持基本相同。例如，电容器主晶胞和电容器子晶胞可具有不同的通孔布置，但通孔密度类似。
在另一方面中，根据实施方案的电容器结构包括被集成到电容器晶胞内的端子。这不同于传统的MOM电容结构，在传统的MOM电容结构当中，电容器的端子通常沿正交方向置于电容器晶胞结构之外，从而造成相当大的面积开销。根据实施方案，电容器晶胞可以相应地更具使用灵活性并且有利于按照矩阵样式的阵列排布。
在又一个方面中，根据实施方案的一些电容器结构使用来自晶体管层的匹配的多晶(例如，多晶硅)层，来创建电力解耦电容器。在一些实施方案中，“间距匹配”扩展至多晶层，使得重复的晶体管结构和栅极多晶层具有跨越矩阵电容器结构内的电容器主晶胞和电容器子晶胞内的均匀性。
在各种实施方案中，参照附图来进行描述。然而，某些实施方案可在不存在这些具体细节中的一个或多个具体细节或者不与其他已知的方法和构型相结合的情况下被实施。在以下的描述中，示出许多具体细节诸如特定构型、尺寸工艺等，以提供对实施方案的透彻理解。在其他情况下，未对熟知的半导体工艺和制造技术进行特别详细地描述，以免不必要地模糊实施方案。整个说明书中所提到的“一个实施方案”是指结合实施方案所描述的特定特征、结构、构型或特性被包括在至少一个实施方案中。因此，整个说明书中多处出现短语“在一个实施方案中”不一定是指相同的实施方案。此外，特定特征、结构、构型或特性可以任何适当的方式组合在一个或多个实施方案中。
本文所使用的术语“在......之上”、“在......上方”、“上”、“下”、“在......之间”和“在......上”可指一层相对于其他层的相对位置。一层在另一层“之上”、“上方”或“上”或者键合“至”另一层或者与另一层“接触”可为直接与其他层接触或可具有一个或多个居间层。一层在多层“之间”可为直接与该多层接触或可具有一个或多个居间层。
现在参考图1，其提供了根据实施方案的模数转换器(ADC)的框图。ADC 100是可包含到片上系统(SoC)器件内的SAR ADC的实施方案。ADC100包括SAR控制单元101、数模转换器(DAC)103和比较器电路105。ADC 100接收待测量的输入信号110、参考信号112，并且经由系统总线114与SoC的其他部分通信。
SAR控制单元101可以对应于被设计为对信号予以调整并将其路由至DAC 103和比较器105以确定对应于输入信号电压电平的数字值的状态机或其他适当处理单元。在操作中，SAR控制单元101可以经由系统总线114接收命令，以开始对输入信号110的电压电平的测量。响应于接收到命令，SAR控制单元调整DAC 103内的开关，从而将输入信号110耦接至DAC 103内的多个电容器107的每者的第一端子，并且对开关加以调整，从而将电容器107的每者的第二端子耦接至接地信号。电容器107的每者开始充电，并且SAR控制单元101允许各电容器充电至等于输入信号110的电压电平的电压电平，在该点上，SAR控制单元101使第一端子与输入信号110解耦。这一过程有时被称为“输入采样”。
DAC 103被实施为电容式DAC，即，使用电容器阵列，而不是电阻器阵列(诸如，电阻式DAC中使用的)。DAC 103可以接收来自SAR控制单元101的一系列数字信号，并且作为响应输出对应的电压电平。DAC103包括电容器107以及能够使电容器107的每者的第一端子独立地要么耦接至输入信号110要么耦接至参考信号112的多个开关。电容器107可被设计成使得第一电容器具有第一电容值，并且每个另外的电容器具有等于前面电容器的电容的一半的电容值。例如，如果第一电容器具有电容“C”，那么第二电容器将具有1/2C的电容，第三电容器将具有1/4C的电容，之后是1/8C，等等。
一旦完成了对输入信号110的采样，SAR控制单元101就将第一电容器的第一端子耦接至参考信号112，然后将多个电容器的每者的第二端子耦接至比较器电路105的第一输入。比较器的输出对应于与输入信号110的电压电平相对应的值的最高有效位(MSB)。SAR控制电路101使各电容器的第二端子与比较器电路105解耦，之后将第二电容器的第一端子耦接至参考信号112，之后再将每个电容器的第二端子耦接至比较器电路105的第一输入。比较器的经过更新的输出对应于与输入信号110的电压电平相对应的值的第二MSB。重复这一过程直到确定了与输入信号110的电压电平相对应的值的所有位为止。在各种实施方案中，结果可存储在SAR控制单元101内的寄存器中，或者可输出到系统总线114上。
DAC 103所需的电容器的总数取决于ADC 100的分辨率，即，表示输入信号110的电压的值(即，结果)的位数。每位需要至少一个电容器。在一些实施方案中，可能需要额外的电容器，以实现对输入信号110的采样，实现对参考信号112的稳定化和调整，实现一般的减噪等等。ADC100的精确度取决于用于结果的每一位的每个电容器的相对电容值。如上所述，如果对应于MSB的第一电容器的电容为“C”，那么对应于第二MSB的第二电容器的电容则必须为1/2C，以实现最佳的可能精确度。第二电容器的电容偏离1/2C越多，第二MSB的测量结果就越不精确。同样的道理适用于多个电容器中的其余电容器。因此，DAC 103的设计可包括能够根据精细电容分辨率受到调整的电容器设计。
总电容器值取决于性能要求。然而，电容器阵列的总尺寸由要想满足匹配要求而能够生成的最小晶胞决定。在一些实施方案中，在与其他DAC设计(例如，电阻式阶梯DAC)相比时，诸如DAC 103的电容式DAC可通过相对紧凑的面积和低功率来表征。
需注意，图1的ADC 100仅仅是演示所公开的原理的示例。省略了一些功能部件和一些操作细节，以专注于所公开的主题。在其他实施方案中，可包括额外的功能单元，并且操作可能与上文的描述有所偏差。
现在参考图2，其提供了根据实施方案的电容器主晶胞例示的透视图。电容器主晶胞200可以是被用到SoC中的电容式DAC(诸如，例如DAC 103)当中从而通过联接至其他单位电容器单元而创建具有各种电容的电容器的一个结构。主晶胞200是采用在SoC制造期间形成的多个金属层的三维结构。一般来讲，可以按照每一层在制作期间的沉积顺序来称谓半导体制作工艺当中的各金属层，即，从第一金属层(M1)往上依次类推。图2中提供的例示性示例提供了在M1内形成且穿过第四金属层(M4)的指状电极，但是应当将其理解为举例说明，实施方案不限于四个金属层。
根据实施方案，电容器主晶胞200的结构可以具有从晶体管器件到顶部金属层(例如，M4)的间距匹配性。另外，可提供顶部金属接地结构以保护电容器免受外部干扰，外部干扰可能是由于在单元附近添加虚设形状而产生的。叉指指将产生密切耦合，并且允许创建匀质阵列。
如图所示，电容器主晶胞200可包括第一金属层M1，第一金属层包括与指状电极220B的阵列叉指的指状电极220A的阵列。第二金属层M2形成于M1之上，其包括与指状电极230B的阵列叉指的指状电极230A的阵列。类似地，金属层M3、M4可以分别具有与指状电极240B的阵列和指状电极250B的阵列叉指的指状电极240A的阵列和指状电极250A。通孔225、235、245可用于对金属层M1-M4内的指状电极进行电连接。如图所示，一个金属层内的叉指指状电极可以是金属线并且相互平行。指状电极和通孔周围的空间以绝缘材料填充，出于可视化的原因其并未示出。示例性绝缘材料包括氧化物(诸如，氧化硅)以及其他传统的层间绝缘材料，包括低介电常数(低k)材料。由于跨越叉指并且堆叠的指状电极的电场的作用，在电容器主晶胞200内建立了电容。电容的量可以是由指状电极的尺寸以及绝缘材料的特性决定的。
在例示的实施方案中，不同金属层中的指状电极220A、230A、240A、250A通过通孔电连接，同时指状电极220B、230B、240B、250B也通过通孔电连接。这些相应的指状电极也可以是电分离的。例如，指状电极220A-250A可以连接到通往SAR控制101的数字逻辑位节点106，同时指状电极220B-250B连接到通往比较器105的输入的浮动节点108。根据实施方案，相邻金属层中的指状电极可彼此正交。例如，指状电极220A、220B、240A、240B与指状电极230A、230B、250A、250B正交。在一个实施方案中，内侧指状电极(例如，220B、230B、240B、250B)电耦接至敏感节点或关键端子，诸如通往比较器106的输入的浮动节点108。因而，可以存在奇数个内部指状电极，从而保持低的有关关键端子的杂散电容。在这种构型中，外侧指状电极(例如，220A、230A、240A、250A)可以电耦接至不太敏感的节点，诸如通往SAR控制101的数字逻辑位节点106。因此，可以存在偶数个外侧指状电极。
根据实施方案，电容器主晶胞200是内部“间距匹配”的。也就是说，指状电极的布置在不同的金属层中可以具有等同的尺寸和间距。例如，金属层M1和M3可以具有等同的指状电极布置。类似地，金属层M2和M4可具有等同的指状电极布置。此外，指状电极的尺寸和/或间距可以在所有的金属层M1-M4中都是相同的。此外，通孔密度和布局在某些层之间可以是相同的。此外，通孔密度在相邻的电介质层内(例如，M1-M2之间以及与之相较的M2-M3之间)可以是相同的，即使具有不同的布置。
在一个实施方案中，对来自晶体管器件层(例如，来自晶体管栅极多晶体)的多晶(例如，多晶硅)层210图案化，以形成与晶胞200内的覆金属层中的指状电极间距匹配的指状电极。可以对多晶层210图案化，以形成用以创建电力解耦电容器的指状电极210A、210B。例如，指状电极210A、210B可以分别连接至电源(例如，Vdd)和地，或反之，以建立电容器。另选地，指状电极210A、210B两者均可以连接至地。此外，间距匹配的指状电极210A、210B可以形成于处于金属电容器结构下面的均匀晶体管阵列之上，以提供额外的均匀性。
现在来看电容器主晶胞200的顶部一侧，可以在堆叠的指状电极之上形成接地条270、280的图案。接地条270、280可以形成在多个金属层内。在例示的实施方案中，顶部金属层(例如，M5)包括处于耦接条260的相反两侧上的接地条270。例如，耦接条260可用于耦接至M4中的一个或多个指状电极(例如，250A)。因此，M5可以既包括一个或多个耦接条260又包括接地条270。额外的金属层M6可形成于M5之上，并且可被图案化为包括接地条280的布置，接地条280由于处于接地条270上或者借助于通孔电耦接至接地条270。接地条280可以与接地条270和耦接条260正交。
根据实施方案，用于指状电极的端子可被集成到电容器主晶胞200中，并且延伸穿过一系列电容器晶胞。这样的构型可以减小面积开销，并且有利于按照矩阵样式进行阵列排布。例如，端子可以被集成到耦接条260内，或者作为指状电极的部分。在一个实施方案中，端子被作为公共轨道241集成到指状电极(220B、230B、240B、250B)的阵列内。在一个实施方案中，公共轨道241电耦接至节点106。公共轨道241可以集成到包括指状电极的金属层M1-M4中的任何金属层内。在例示的实施例中，一条或多条公共轨道241被作为指状电极240B的部分集成到M3内。类似地，端子可以被集成为指状电极(220A、230A、240A、250A)的部分，以作为包括指状电极的金属层M1-M4中的任何金属层中的公共轨道231。在一个实施方案中，公共轨道231电耦接至节点108。在例示的实施例中，一条或多条公共轨道231被集成到M2内，以作为指状电极230A的部分，尽管这一具体的金属层是示例性的，而且实施方案不受此限制。公共轨道231、241还可以充当指状电极并且与周围指状电极共享相同的尺寸(例如，宽度、厚度)。然而，公共轨道231、241可以比指状电极长，从而使得它们可以延伸至相邻晶胞或边界单元。在一个实施方案中，耦接条260被用作面向指状电极(220B、230B、240B、250B)的端子/公共轨道。
图2的电容器主晶胞200可以被阵列排布到SAR ADC的DAC 103区段内，其中晶胞电容是在紧记阵列对称性要求的情况下逐步形成的。在一个实施方案中，一个电容器主晶胞200表示第2最低有效位(LSB)。电容器107可包括电容器主晶胞200的阵列以及子晶胞的阵列和它们的组合，以实现电容器107的具体电容。例如，电容器子晶胞可以是采用指状电极的尺寸和间距保持相同(例如，间距匹配)的间距匹配结构以及不同的电连接和通孔连接创建的。这可以通过向指状电极的子集添加用于电连接的第三端子而实现。例如，从示例性实施方案的例示来看，第三端子可以来自多晶层或者M4/M5层。因此，每个晶胞可以具有三个电容器，即A-B、A-GND、B-GND，其中A和B是电容器的端子，GND表示第三端子或地。根据实施方案，可以按照间距匹配方式完成通孔的重新布置。
现在参考图3，其提供了根据实施方案的电容器子晶胞300的透视图例示。电容器子晶胞300可以是类似于用到SoC内的电容式DAC(诸如，例如DAC 103)当中的晶胞200的三维结构。在例示的具体实施方案中，电容器子晶胞300为半晶胞，但实施方案不限于此。例如，可以根据实施方案使用四分之一晶胞或者其他子单元。在一个实施方案中，图2的电容器子晶胞200表示第二LSB，而图3的电容器主晶胞300表示第一LSB。可以设想其他变动。在示例性半晶胞结构中，在单个电容器子晶胞结构中形成两个不同的电容器。这使得电容受到精确划分，并且通过适当地连接端子之一，由单元获得精确的半电容。
如图3所示，电容器子晶胞300与电容器主晶胞200间距匹配。在例示的实施方案中，布置以及与指状电极220B、230B、240B、250B的电连接保持不变，同时指状电极220A、230A、240A、250A的第一部分保持连接至公共轨道241，而指状电极220A、230A、240A的第二部分(现在的220C、230C、240C)现在则电连接至地。在一个实施方案中，这是通过将指状电极220A、230A、240A的第二部分(现在的220C、230C、240C)连接至接地条270、280和/或指状电极210B(地)而实现的。或者，这可使用第二公共轨道231G实现。
在例示的特定实施方案中，连接至敏感节点(例如，节点108)的指状电极220B、230B、240B、250B的数量保持相同。因而，只有通往指状电极220A、230A、240A的连接和通孔布置受到了改变。在例示的示例性实施方案中，指状电极250A保持完全连接到公共轨道231。在其他实施方案中，指状电极250A的第二部分还可以电连接至地。此外，在图3所示的实施方案中，指状电极210A、210B按照与图2中相同的方式实现间距匹配和电耦接，从而形成解耦电容器结构。类似地，可在金属电容器结构下面的均匀晶体管阵列之上形成间距匹配的指状电极210A、210B，以提供额外的均匀性。因此，晶体管阵列是均匀的，并且是跨越电容器主晶胞200和电容器子晶胞300间距匹配的。
现在参考图4-图5，其分别提供了根据实施方案的电容器结构的透视图和示意性顶视图例示。如图所示，电容器结构400包括电容器晶胞200和/或300的二维阵列或矩阵。电容器107可以是由来自一个或多个行或列的电容器晶胞200、300建立的。在例示的实施方案中，示出了三个电容器107a-n，但这只是示例性的。由电容器晶胞构成的矩阵可以额外地被间距匹配的边界晶胞510构成的图案(例如，边界)包围。由较暗的阴影给出了图示的边界晶胞可以是经特殊设计的，以保持对称性。它们可以刚好与电容器晶胞具有相同的尺寸，从而确保电容器晶胞在其两侧遇见相同的电容和结构。这确保了杂散电容是均匀的，从而得到更均匀的微分非线性(DNL)分布。此外，可以将等同的晶体管阵列定位到边界晶胞下面，与电容器晶胞的情况一样。
在一个实施方案中，不同系列(例如，列)中的公共轨道231不连接至相同的端子互连420，而公共轨道241则连接至公共端子互连410。因而，不同的端子互连420可以耦接至不同信号。边界晶胞510与电容器晶胞200、300可以基本等同并且间距匹配，但还是存有一定差异。首先，指220A-250A以及220B-250B对应于边界晶胞510内的“虚设”指，并且可以连接至地。此外，公共轨道231、241可以穿过边界晶胞延伸。在这样的结构中，公共轨道231、241延伸穿过边界晶胞510，并且可以不通过边界晶胞510内的通孔连接到相邻的金属层。然而，相同的公共轨道231、241借助于对应系列的电容器晶胞200、300内的通孔连接至相邻金属层。除了例示的布置之外，另选的布置也是可能的。例如，公共轨道231、241可以形成于多个金属层内，并且可以通过边界晶胞510或者电容器晶胞200、300内的通孔连接。
如前所述，边界晶胞510可以保持对称性和布线密度。通孔密度也可以是这种情况。相应地，虽然一些通孔布置是不同的，但是通孔密度在边界晶胞510、电容器主晶胞200以及电容器子晶胞300的一个或多个变型之间可以是相同的。因而，边界晶胞510以微小的重新配置保持间距匹配结构，从而例如相对于金属和通孔以及额外的多晶层和下层晶体管保持图案的均匀性。
在一个实施方案中，电容器结构400包括被多个边界晶胞510包围的电容器晶胞200、300的阵列。电容器晶胞的阵列可以是由电容器主晶胞200以及一种或多种类型的电容器子晶胞300(例如，被设计为实现不同电容)构成的布置。每个电容器晶胞200、300包括与第二多个指状电极(例如，230B)叉指的第一多个指状电极(例如，230A)。每个边界晶胞510也包括与第二多个“虚设”指状电极叉指的第一多个“虚设”指状电极。根据实施方案，第一多个指状电极和第二多个指状电极(例如，230A、230B)是跨越电容器晶胞200、300的阵列间距匹配的，并且“虚设”指状电极与第一多个指状电极和第二多个指状电极(例如，230A、230B)间距匹配。例如，第一多个虚设指状电极和第二多个虚设指状电极可通过与第一多个指状电极和第二多个指状电极相同的尺寸和间距来表征。尽管虚设指状电极是间距匹配的，但是它们可以受到不同连接。例如，第一多个虚设指状电极和第二多个虚设指状电极两者可以都连接至地。
如结合图2-图3所述，电容器晶胞200、300以及边界单元可以形成于多个金属层内。例如，每个电容器晶胞200、300进一步包括第四多个指状电极240B叉指的第三多个指状电极240A，第一多个指状电极230A和第二多个指状电极230B这两者的每者处于下金属层(例如，M2)内，第三多个指状电极240A和第四多个指状电极240B这两者的每者处于上金属层(例如，M3)内，其中第三多个指状电极和第四多个指状电极240A、240B与第一多个指状电极和第二多个指状电极230A、230B正交。应当理解，在此处将M2和M3分别选作下金属层和上金属层只是出于例示目的，实施方案不限于这些具体的金属层。
电容器晶胞200、300的阵列可以包括多个电容器主晶胞200以及多个电容器子晶胞300，这两者都可通过下金属层(例如，M2)和上金属层(例如，M3)之间的大致相等的通孔密度来表征。此外，每个边界晶胞510可包括处于M2和M3之间的通孔，也可通过大致相等的通孔密度来表征。
根据实施方案的电容器结构400可以额外包括被集成到电容器晶胞200、300内的端子。例如，指状电极230A的第一阵列可包括延伸穿过电容器晶胞的阵列内第一系列的电容器晶胞的公共下轨道(例如，位于M2内的公共轨道231，尽管公共轨道可以位于任何金属层内)。按照这种方式，指状电极230A的第一阵列和指状电极240A的第三阵列电连接至公共下轨道231和端子互连420。公共下轨道231可以按照形成二进制DAC的方式相互连接以及连接至同一端子互连420。或者，用于不同系列的电容器的公共下轨道231可以按照形成分段DAC的方式连接至对应的独立端子互连420。
类似地，指状电极240B的第四阵列可包括延伸穿过电容器晶胞的阵列内第二系列的电容器晶胞的公共上轨道(例如，位于M3内的241)。对应系列的指状电极240B的第四阵列和指状电极230B的第二阵列电连接至公共上轨道(例如，241)。在一个实施方案中，多条公共上轨道241连接至端子互连410。在一个实施方案中，公共下轨道231延伸穿过第一边界晶胞510，而公共上轨道241则延伸穿过第二边界晶胞510。
根据实施方案的电容器结构400可以额外使用来自晶体管层的匹配多晶(例如，多晶硅)层，以创建电力解耦电容器。例如，位于下金属层(例如，M2以及M1)之下的多晶层210可包括与第六多个指状电极210B叉指的第五多个指状电极210A，其中第一多个指状电极、第二多个指状电极、第五多个指状电极和第六多个指状电极(230A、230B、210A、210B)与第三多个指状电极和第四多个指状电极(240A、240B)正交。第五多个指状电极和第六多个指状电极(210A、210B)可以任选与第一多个指状电极和第二多个指状电极(230A、230B)间距匹配，尽管图案化的多晶层可以具有不同的间距和尺寸。
现在参考图6，其示出了用于操作模数转换器(ADC)的实施方案的方法的流程图。方法600可用于操作SAR ADC，诸如，例如图1中的ADC100。ADC 100可以进一步包括电容器阵列，诸如，例如图6中的电容器阵列400。将图1和图6放在一起参考，所述方法可以开始于框601。
ADC 100接收输入信号(框602)。输入信号对应于要测量其电压电平的信号。输入信号可以具有(相对于ADC 100的转换速度)缓慢变化的电压电平。例如，壳体中的温度传感器的输出可以每秒改变若干毫伏。在其他实施方案中，输入信号的电压电平可能更快地变化，诸如，例如麦克风的输出，其可能在不到一微秒的时间内升降一伏。在一些实施方案中，尤其是为了测量快速转换的输入信号，ADC 100可以在预先确定的时间段内对输入信号进行采样，以捕获特定时间点上的电压电平。
ADC 100将输入信号连接到电容器阵列400中的多个电容器107(107a-n)的第一端子(框602)。DAC可包括多个切换电路(例如，模拟多路复用器、传输栅等)，从而将输入信号或其他参考信号耦接至多个电容器中的每一个。在一些实施方案中，多个电容器107可包括电容器阵列400中的所有电容器，而在其他实施方案中，阵列400中的电容器的适当子集可以被包含在多个电容器中。SAR控制逻辑101调整切换电路，从而将输入信号耦接至多个电容器中的每一个的第一端子。第一端子可以对应于耦接至用于电容器107a-n的电容器晶胞200、300的公共轨道231的端子互连420。
SAR控制逻辑101调整切换电路，从而将端子互连410耦接至地基准电压，同时端子互连420被耦接至输入信号(框606)。这一调整允许电容器107a-n充电至输入信号的当前电压电平。将电容器充电至输入信号的电压电平可被称为对输入信号“采样”。需注意，如果跨越电容器107a-n的电压电平开始高于输入信号的电压电平，那么电容器107a-n将放电而不是充电以达到输入信号的电压电平。
该方法的进一步操作可取决于跨越所述多个电容器中的每个电容器的电压电平(框608)。在一些实施方案中，SAR控制逻辑可以在预先确定的足够长的时间量内保持端子互连420耦接至输入信号并且保持端子互连410耦接至地参考，以确保跨越电容器107a-n的电压电平等于输入信号的电压电平。在其他实施方案中，比较器105可以用于确定电容器107a-n已充电至输入信号的电压电平。在任一实施方案中，如果跨越电容器107a-n的电压电平不等于输入信号的电压电平，则该方法可以停留在框608内。否则，该方法进行至框610。
多个电容器中的一个电容器可被选择并充电至参考信号的电压电平(框610)。多个电容器中的每个电容器可对应于由ADC 100确定的数字结果的一个位。例如，如果ADC100包括十二位结果寄存器，那么多个电容器包括至少十二个电容器，即结果的每一位有一个电容器(还可以包含用于信号调节或其他目的的额外电容器)。对应于数字结果的最高有效位(MSB)的电容器具有十二个电容器的最大电容值。对应于下一最高有效位的每一后续电容器的电容值是之前电容器的电容的一半。DAC 103内的阵列400当中的电容器的每者的值对于ADC 100的精确度至关重要。阵列400中的电容器可能对寄生电容敏感，寄生电容源自于周围电路以及由于IC上的温度变化或物理压力而引起机械应力。电容的任何失配都可能导致ADC性能的非线性问题，从而导致不太准确的结果。电容器阵列400中的电容器子晶胞300的使用可以有助于在阵列400中的电容器之间实现高电容匹配度，因而即使存在机械和温度诱发的应力也能够得到ADC 100的精确性能。为了确定数字结果，选择每个电容器，从MSB电容器开始一次一个电容器，并且所选择的电容器的端子互连420耦接至第一基准电压信号。
该方法的进一步操作可再次取决于跨越多个电容器中的每个电容器的电压电平(框612)。在所选择的电容器耦接至基准电压之后，包括所选择的电容器在内的多个电容器的端子互连410被耦接至比较器105，并且将端子互连410处的电压电平与第二基准电压电平进行比较。通过比较器105的输出确定对应于所选择的电容器的位的值。
如果比较器105的输出为逻辑低，那么对应于所选择的电容器的位的值为“0”(框614)。来自比较器105的逻辑低可对应于端子互连410处的电压小于第二基准电压。
如果比较器105的输出为逻辑高，则对应于所选择的电容器的位的值为“1”(框616)。来自比较器105的逻辑高可对应于端子互连410处的电压大于第二基准电压。
该方法的进一步操作可取决于所选择的电容器的数量(框618)。如果尚未选择对应于数字结果的位的所有电容器并使其耦接至第二基准电压，那么方法可返回到框610以选择下一个电容器。否则，方法600可在框620中完成并结束。
需注意，就互补金属氧化物半导体场效应晶体管(或互补MOSFET，或简单的CMOS)电路设计而言，“逻辑1”、“高”、“高态”或“高电平”是指大到足以导通n沟道MOSFET以及截止p沟道MOSFET的电压，而“逻辑0”、“低”、“低态”或“低电平”是指小到足以执行相反操作的电压。在其他实施方案中，不同的技术可以产生“低”和“高”的不同电压电平。
需注意，方法600是用于操作SAR ADC的实施方案的示例方法。SAR ADC的很多实施方案是已知的，并且用于操作其他实施方案的方法可以不同于方法600中公开的操作。可以执行不同数量的操作，并且被例示为串行发生的一些操作可以并行执行。
在利用实施方案的各个方面时，对本领域的技术人员将变得显而易见的是，对于形成金属对金属电容器结构而言，以上实施方案的组合或变型是可能的。尽管以特定于结构特征和/或方法行为的语言对实施方案进行了描述，但应当理解，所附权利要求并不一定限于所描述的特定特征或行为。所公开的特定特征和行为相反应当被理解为用于进行例示的权利要求的实施方案。

Claims (18)

1.一种电容器结构，包括：
电容器晶胞的阵列，以多行电容器晶胞和多列电容器晶胞布置；
其中所述电容器晶胞的阵列中的每个电容器晶胞包括下金属层和上金属层，所述下金属层包括与第二多个指状电极叉指的第一多个指状电极，所述上金属层包括与第四多个指状电极叉指的第三多个指状电极；以及
其中所述电容器晶胞的阵列包括多个主电容器晶胞以及多个电容器子晶胞，每个电容器主晶胞和每个电容器子晶胞通过所述下金属层和所述上金属层之间近似相等的通孔密度来表征。
2.根据权利要求1所述的电容器结构，其中所述第一多个指状电极和所述第二多个指状电极正交于所述第三多个指状电极和所述第四多个指状电极。
3.根据权利要求2所述的电容器结构，其中所述第一多个指状电极和所述第二多个指状电极跨所述电容器晶胞的阵列间距匹配。
4.根据权利要求3所述的电容器结构，其中所述第三多个指状电极和所述第四多个指状电极跨所述电容器晶胞的阵列间距匹配。
5.根据权利要求4所述的电容器结构，进一步包括延伸穿过所述多行电容器晶胞的多行公共轨道。
6.根据权利要求5所述的电容器结构，进一步包括延伸穿过所述多列电容器晶胞的多列公共轨道。
7.根据权利要求6所述的电容器结构，进一步包括电耦合到所述多行公共轨道的公共端子互连。
8.根据权利要求7所述的电容器结构，其中所述公共端子互连被连接到比较器输入。
9.根据权利要求8所述的电容器结构，其中所述多列公共轨道被连接到对应的多个数字逻辑位节点。
10.一种模数(ADC)转换器，包括：
逐次逼近寄存器(SAR)；
数模转换器(DAC)；
将所述SAR连接到所述DAC的多个数字逻辑位节点；以及
比较器电路，连接到所述DAC的浮动节点；
其中所述DAC包括电容器晶胞的阵列，所述电容器晶胞的阵列以多行电容器晶胞和多列电容器晶胞布置，并且其中所述电容器晶胞的阵列中的每个电容器晶胞包括金属层，所述金属层包括与第二多个指状电极叉指的第一多个指状电极；
多行公共轨道，延伸穿过所述多行电容器晶胞并且与所述第一多个指状电极的一部分电耦合；
多列公共轨道，延伸穿过所述多列电容器晶胞并且与所述第二多个指状电极的一部分电耦合；
其中延伸穿过一列电容器晶胞的每个公共轨道被耦合到所述多个数字逻辑位节点中的对应的数字逻辑位节点，并且延伸穿过一行电容器晶胞的每个公共轨道被耦合到所述浮动节点。
11.根据权利要求10所述的ADC，其中每个晶胞包括所述第一多个指状电极和所述第二多个指状电极的奇数个总指状电极。
12.根据权利要求11所述的ADC，其中所述奇数个总指状电极包括两个外侧指状电极，其中所述外侧指状电极没有被耦合到所述浮动节点。
13.根据权利要求12所述的ADC，其中所述外侧指状电极被耦合到数字逻辑位节点或地。
14.一种电容器结构，包括：
电容器晶胞的阵列，以多行电容器晶胞和多列电容器晶胞布置；
其中所述电容器晶胞的阵列中的每个电容器晶胞包括下金属层，所述下金属层包括与第二多个指状电极叉指的第一多个指状电极；以及
多行公共轨道，延伸穿过所述多行电容器晶胞并且与所述第一多个指状电极的一部分电耦合；
多列公共轨道，延伸穿过所述多列电容器晶胞并且与所述第二多个指状电极的一部分电耦合；
其中延伸穿过一列电容器晶胞的每个公共轨道被耦合到对应的数字逻辑位节点，并且延伸穿过一行电容器晶胞的每个公共轨道被耦合到浮动节点。
15.根据权利要求14所述的电容器结构，其中每个晶胞包括所述第一多个指状电极和所述第二多个指状电极的奇数个合计指状电极。
16.根据权利要求15所述的电容器结构，其中所述奇数个合计指状电极包括两个外侧指状电极，其中所述外侧指状电极没有被耦合到所述浮动节点。
17.根据权利要求16所述的电容器结构，其中所述电容器晶胞的阵列中的每个电容器晶胞包括上金属层，所述上金属层包括与第四多个指状电极叉指的第三多个指状电极；
延伸穿过所述多行电容器晶胞的所述多行公共轨道与所述第三多个指状电极的一部分电耦合；以及
延伸穿过所述多列电容器晶胞的所述多列公共轨道与所述第四多个指状电极的一部分电耦合。
18.根据权利要求17所述的电容器结构，其中每个晶胞包括所述第三多个指状电极和所述第四多个指状电极的奇数个合计指状电极，其中所述奇数个合计指状电极包括两个外侧指状电极，其中所述外侧指状电极没有被耦合到所述浮动节点。
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Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2015191641A1 (en) 2014-06-10 2015-12-17 Smart Hybrid Systems Incorporated High energy density capacitor with micrometer structures and nanometer components
US10312026B2 (en) * 2015-06-09 2019-06-04 Smart Hybird Systems Incorporated High energy density capacitor with high aspect micrometer structures and a giant colossal dielectric material
US10453791B2 (en) * 2018-02-06 2019-10-22 Apple Inc. Metal-on-metal capacitors
US10629672B2 (en) 2018-07-31 2020-04-21 Taiwan Semiconductor Manufacturing Co., Ltd. Capacitor structure with low capacitance
US10867904B1 (en) * 2019-06-14 2020-12-15 Taiwan Semiconductor Manufacturing Company Ltd. Integrated circuit structure of capacitive device
WO2021061857A1 (en) * 2019-09-23 2021-04-01 Brigham Young University Time-interleaved successive approximation register analog to digital converter with grouped digital to analog capacitors
US11496147B2 (en) * 2020-09-24 2022-11-08 Apple Inc. Fractal digital to analog converter systems and methods
TWI761205B (zh) * 2021-05-11 2022-04-11 瑞昱半導體股份有限公司 帶有仿製電容結構的半導體電容陣列布局
TWI768889B (zh) * 2021-05-11 2022-06-21 瑞昱半導體股份有限公司 交錯式半導體電容陣列布局
TWI774364B (zh) * 2021-05-11 2022-08-11 瑞昱半導體股份有限公司 能夠朝向布局邊緣形成寄生電容的半導體電容陣列布局
CN115377089A (zh) * 2021-05-19 2022-11-22 瑞昱半导体股份有限公司 半导体电容阵列布局

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1779966A (zh) * 2004-10-26 2006-05-31 恩益禧电子股份有限公司 半导体器件
CN100539143C (zh) * 2006-11-01 2009-09-09 台湾积体电路制造股份有限公司 集成电路装置与电容器对
US9712181B1 (en) * 2016-09-23 2017-07-18 Analog Devices, Inc. Incremental preloading in an analog-to-digital converter

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5322438A (en) * 1993-06-18 1994-06-21 Silicon Systems, Inc. Layout scheme for precise capacitance ratios
US5635421A (en) * 1995-06-15 1997-06-03 Taiwan Semiconductor Manufacturing Company Method of making a precision capacitor array
TW548779B (en) * 2002-08-09 2003-08-21 Acer Labs Inc Integrated capacitor and method of making same
US6982454B2 (en) * 2002-10-29 2006-01-03 Oki Electric Industry Co., Ltd. Metal-metal capacitor array
US7161516B2 (en) 2003-07-22 2007-01-09 Maxim Integrated Products, Inc. Layout of dummy and active cells forming capacitor array in integrated circuit
CN102854229A (zh) * 2004-04-02 2013-01-02 硅实验室公司 集成电子传感器
JP4805600B2 (ja) 2005-04-21 2011-11-02 ルネサスエレクトロニクス株式会社 半導体装置
US7456462B1 (en) * 2006-03-07 2008-11-25 Alvand Technologies, Inc. Fabricated U-shaped capacitor for a digital-to-analog converter
US7473955B1 (en) * 2006-03-07 2009-01-06 Alvand Technologies, Inc. Fabricated cylinder capacitor for a digital-to-analog converter
US7446365B1 (en) * 2006-03-07 2008-11-04 Alvand Technologies, Inc. Fabricated layered capacitor for a digital-to-analog converter
US7554789B2 (en) * 2006-06-29 2009-06-30 Mediatek Inc. Capacitor array management
US7403147B2 (en) * 2006-11-29 2008-07-22 Sitime Corporation Precision capacitor array
US8971014B2 (en) 2010-10-18 2015-03-03 Taiwan Semiconductor Manufacturing Company, Ltd. Protection structure for metal-oxide-metal capacitor
US8378872B2 (en) 2011-03-31 2013-02-19 Rosemount Inc. Dynamically adjusted A/D resolution
US8610612B2 (en) * 2012-02-24 2013-12-17 Integrated Device Technology, Inc. Tree structured supply and bias distribution layout
US9123719B2 (en) * 2012-06-26 2015-09-01 Broadcom Corporation Metal-oxide-metal capacitor
US20140049872A1 (en) * 2012-08-16 2014-02-20 Himax Technologies Limited Metal-oxide-metal capacitor able to reduce area of capacitor arrays
US9418788B2 (en) * 2014-03-16 2016-08-16 Apple Inc. Precision half cell for sub-FEMTO unit cap and capacitive DAC architecture in SAR ADC
US10453791B2 (en) * 2018-02-06 2019-10-22 Apple Inc. Metal-on-metal capacitors

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1779966A (zh) * 2004-10-26 2006-05-31 恩益禧电子股份有限公司 半导体器件
CN100539143C (zh) * 2006-11-01 2009-09-09 台湾积体电路制造股份有限公司 集成电路装置与电容器对
US9712181B1 (en) * 2016-09-23 2017-07-18 Analog Devices, Inc. Incremental preloading in an analog-to-digital converter

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