KR20200087740A - 금속-온-금속 커패시터 - Google Patents

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Abstract

피치-매칭된(pitch-matched) 커패시터 단위 셀들을 갖는 커패시터 구조체들이 기술된다. 일 실시예에서, 커패시터 단위 셀들은 상호맞물린 핑거 전극들에 의해 형성된다. 핑거 전극들은 커패시터 단위 셀 내의 다수의 금속 층들에서 피치-매칭될 수 있고, 핑거 전극들은 커패시터 단위 셀들의 어레이 사이에서 피치-매칭될 수 있다. 추가적으로, 경계 단위 셀들은 커패시터 단위 셀들과 피치-매칭될 수 있다.

Description

금속-온-금속 커패시터{METAL-ON-METAL CAPACITORS}
본 명세서에 기술된 실시예들은 반도체 디바이스에 사용되는 커패시터에 관한 것이다. 보다 구체적으로, 본 명세서에 기술된 실시예들은 아날로그-디지털 변환기 회로 내의 커패시터에 관한 것이다.
커패시터 디지털-아날로그 변환기(DAC)는 혼합 신호 회로들에서 유용한 컴포넌트이고, 다른 유형의 DAC와 비교할 때 더 낮은 전력의 이점을 갖는다. 용량성 DAC의 이점은 콤팩트한 면적 및 그것의 낮은 전력에 있다. 용량성 DAC에 대한 가장 일반적인 용도들 중 하나는 연속 근사 레지스터(successive approximation register, SAR) 아날로그-디지털 변환기(ADC)에서이다. 문헌에서, 높은 분해능 SAR ADC들은 작은 최하위 비트(LSB) 커패시터들에 대한 매칭 정확도를 개선하기 위해 총수가 큰(large total) 커패시터들을 가지며, 이는 칩 면적을 증가시켜서 용량성 DAC의 이득을 감소시킨다.
커패시터 단위 셀들을 갖는 커패시터 구조체들이 기술된다. 일 실시예에서, 커패시터 구조체는 복수의 경계 단위 셀들에 의해 둘러싸인 커패시터 단위 셀들의 어레이를 포함한다. 각각의 커패시터 단위 셀은 제2 복수의 핑거 전극들과 상호맞물린 제1 복수의 핑거 전극들을 포함할 수 있고, 각각의 경계 단위 셀은 제2 복수의 더미 핑거 전극들과 상호맞물린 제1 복수의 더미 핑거 전극들을 포함할 수 있다. 일 실시예에서, 제1 및 제2 복수의 핑거 전극들은 커패시터 단위 셀들의 어레이에 걸쳐 피치-매칭되고(pitch-matched), 제1 및 제2 복수의 더미 핑거 전극들은 제1 및 제2 복수의 핑거 전극들과 피치-매칭된다. 예를 들어, 제1 및 제2 복수의 더미 핑거 전극들은 제1 및 제2 복수의 핑거 전극들로서 치수들 및 피치에 의해 특징지어질 수 있다. 커패시터 단위 셀들의 어레이는 복수의 커패시터 메인 단위 셀들, 및 복수의 커패시터 서브-단위 셀들로 형성될 수 있으며, 각각의 커패시터 메인 단위 셀 및 각각의 커패시터 서브-단위 셀은 또한 대략 동등한 비아 밀도에 의해 특징지어진다. 유사하게, 경계 단위 셀들은 동일한 대략 동등한 비아 밀도를 가질 수 있다.
일 실시예에서, 커패시터 구조체는 커패시터 단위 셀들에 통합된 단자들을 포함한다. 일 구현예에서, 커패시터 구조체는 커패시터 단위 셀들의 대응하는 어레이 내의 핑거 전극들의 제2 어레이와 상호맞물린 핑거 전극들의 제1 어레이를 포함하는 하부 금속 층, 및 커패시터 단위 셀들의 어레이 내의 핑거 전극들의 제4 어레이와 상호맞물린 핑거 전극들의 제3 어레이를 포함하는 상부 금속 층을 포함하고, 여기서 핑거 전극들의 제1 및 제2 어레이들은 핑거 전극들의 제3 및 제4 어레이들에 직교한다. 일 실시예에서, 핑거 전극들의 제1 어레이는 커패시터 단위 셀들의 어레이 내의 제1 일련의 커패시터 단위 셀들을 통해 연장되는 공통 하부 레일을 포함하고, 이때 대응하는 일련의 핑거 전극들의 제1 어레이 및 핑거 전극들의 제3 어레이는 공통 하부 레일에 전기적으로 연결된다. 또한, 핑거 전극들의 제4 어레이는 커패시터 단위 셀의 어레이 내의 제2 일련의 커패시터 단위 셀들을 통해 연장되는 공통 상부 레일을 포함할 수 있고, 대응하는 일련의 핑거 전극들의 제4 어레이 및 핑거 전극들의 제2 어레이는 공통 상부 레일에 전기적으로 연결된다. 공통 하부 및 상부 레일들은 추가적으로 대응하는 경계 셀들을 통해 연장될 수 있다.
일 실시예에서, 커패시터 구조체는 아래에 놓인 트랜지스터 폴리 층을 이용하여 전력 디커플링 커패시터(power de-coupling capacitor)들을 형성할 수 있다. 예를 들어, 커패시터 구조체는 커패시터 단위 셀들의 대응하는 어레이 내의 핑거 전극들의 제2 어레이와 상호맞물린 핑거 전극들의 제1 어레이를 포함하는 하부 금속 층, 및 커패시터 단위 셀들의 어레이 내의 핑거 전극들의 제4 어레이와 상호맞물린 핑거 전극들의 제3 어레이를 포함하는 상부 금속 층을 포함할 수 있다. 폴리실리콘 층이 하부 금속 층 아래에 위치될 수 있고, 핑거 전극들의 제6 어레이와 상호맞물린 핑거 전극들의 제5 어레이를 포함할 수 있다. 하나의 구성에서, 핑거 전극들의 제1, 제2, 제5, 및 제6 어레이들은 핑거 전극들의 제3 및 제4 어레이들에 직교한다. 일 실시예에서, 제5 어레이 핑거 전극들은 접지에 결합되는 반면, 핑거 전극들의 제6 어레이는 전력에 결합된다.
도 1은 일 실시예에 따른 아날로그-디지털 변환기(ADC)의 블록도이다.
도 2는 일 실시예에 따른 커패시터 메인 단위 셀에 대한 사시도이다.
도 3는 일 실시예에 따른 커패시터 서브-단위 셀에 대한 사시도이다.
도 4는 일 실시예에 따른 커패시터 구조체의 사시도이다.
도 5는 일 실시예에 따른 커패시터 구조체의 개략적인 평면도이다.
도 6은 일 실시예에 따른 아날로그-디지털 변환기를 동작시키기 위한 방법의 흐름도이다.
실시예들은 최근 생겨난 집적 회로 설계들에 사용될 수 있고 복잡한 설계 제조 규칙들 및 다중 패턴화 컴플리케이션들을 수용할 수 있는 금속-산화물-금속(metal-oxide-metal, MOM) 커패시터 구조체들을 기술한다. 실시예들에 따른 구조체들은 개선된 매칭 및 더 낮은 실리콘 다이 면적 요건으로 종래의 구조체들보다 더 높은 커패시턴스 밀도를 달성할 수 있다. 더욱이, 실시예들은 또한 저전력 요건들을 위한 서브-펨토 패럿(sub-femto farads)의 콤팩트한 커패시턴스 구조체들로서 구현될 수 있다. 다른 가능한 응용들은 프로그래머블 이득 증폭기, 디지털-아날로그 변환기, 이득 스테이지를 포함한다.
커패시터 DAC는 소형 단위 커패시터들의 어레이 구조체이다. 총 커패시터 값은 성능 요건에 의해 좌우된다. 대부분의 응용들에서, 커패시터 어레이의 총 크기는 매칭 요건을 충족시키기 위해 생성될 수 있는 최소 단위 셀에 의해 결정된다. 일 양태에서, 실시예들에 따른 커패시터 구조체들은 각각의 커패시터 단위 셀에 대해 5 μm × 5 μm 미만과 같은 콤팩트한 면적에서 제조되고, 면적 가이드라인에서 최소 면적 빈에 속하며, 낭비된 공간을 완화시킬 수 있다. 실시예들에 따른 커패시터 구조체들은 하나 이상의 커패시터 메인 단위 셀들 및 커패시터 서브-단위 셀들로 구성되는 하나 이상의 커패시터들을 포함할 수 있다. 집합적으로, 커패시터 메인 단위 셀들 및 커패시터 서브-단위 셀들은 커패시터 단위 셀들로 지칭될 수 있다.
진보된 기술들에서, 매칭된 커패시터들에 대한 주요 문제들 중 하나는 다중 패턴화임이 관찰되었다. 다중 패턴화는 상이한 핑거들을 처리하기 위한 상이한 마스크들을 사용하여 금속의 단일 층을 제조하는 프로세스이다. 제조 규칙들은 금속 배선 층들 및 비아 층들의 금지된 패턴들로 복잡해져서, 콤팩트한 커패시턴스 구조체의 설계를 복잡하게 한다. 금속 배선 층들에 더하여, 심지어 비아 층들도 다중 패턴화되고 이는 매칭된 커패시터 설계들에서 문제가 되는 다른 층을 야기한다.
실시예들에 따른 커패시터 단위 셀들은 다중 패턴화로부터 발생하는 문제들의 영향을 받지 않는 커패시턴스를 달성할 수 있다. 커패시터 단위 셀은 셀들의 매트릭스를 형성하기 위해 반복된다. 금속 배선들 및 연결 비아들은 이들이 전체 매트릭스에 걸쳐 대칭인 방식으로 설계되며 다중 패턴화에서의 오정렬은 커패시턴스 매칭 문제들에 대한 완화된 원인이다. 일 실시예에서, 동일한 매트릭스 커패시터 구조체 내의 커패시터 메인 단위 셀들 및 커패시터 서브-단위 셀들은 "피치-매칭"된다. 예를 들어, 인접한 커패시터 메인 단위 셀들 및 커패시터 서브-단위 셀들이 상이한 전기 연결부들을 가질 수 있고 상이한 커패시턴스들에 대해 설계될 수 있지만, 그들은 동일한 피치 및 치수들을 갖는 동일한 금속 배선 층들(핑거 전극들)을 공유할 수 있다. 또한, 다수의 금속 층들에서 핑거 전극들을 연결하는 데 사용되는 비아들은 상이한 전기 연결부들을 달성하기 위해 상이한 레이아웃을 가질 수 있는 반면, 비아 밀도는 실질적으로 동일하게 유지된다. 예를 들어, 커패시터 메인 단위 셀들 및 커패시터 서브-단위 셀들은 비아들의 상이한 배열을 가질 수 있지만, 유사한 비아 밀도를 가질 수 있다.
다른 양태에서, 실시예들에 따른 커패시터 구조체들은 커패시터 단위 셀에 통합된 단자들을 포함한다. 이는 커패시터의 단자가 통상적으로 직교 방향으로 커패시터 단위 셀 구조체의 외부에 배치되어 상당한 면적 오버헤드를 야기하는 전통적인 MOM 커패시턴스 구조와는 상이하다. 따라서, 실시예들에 따른 커패시터 단위 셀들은 사용하기에 더 유연할 수 있고, 매트릭스 방식으로 배열하는 것을 용이하게 할 수 있다.
또 다른 양태에서, 실시예들에 따른 일부 커패시터 구조체들은 트랜지스터 층으로부터의 매칭된 폴리(예컨대, 폴리실리콘) 층들을 사용하여 전력 디커플링 커패시터들을 생성한다. 일부 실시예들에서, "피치-매칭"은, 반복 트랜지스터 구조체들 및 게이트 폴리 층들이 매트릭스 커패시터 구조체 내의 커패시터 메인 단위 셀들 및 커패시터 서브-단위 셀들에 걸쳐 균일하도록, 폴리 층들로 연장된다.
다양한 실시예들에서, 도면들을 참조하여 설명이 이루어진다. 그렇지만, 소정 실시예들은 이러한 특정 세부 사항들 중 하나 이상 없이, 또는 다른 알려진 방법들 및 구성들과 조합되어 실시될 수 있다. 이하의 설명에서, 실시예들의 완전한 이해를 제공하기 위해 특정 구성들, 치수들 및 프로세스들 등과 같은 많은 특정 세부 사항들이 기재된다. 다른 경우에, 잘 알려진 반도체 프로세스들 및 제조 기법들은 실시예들을 불필요하게 불명료하게 하지 않기 위해 특별히 상세히 기술되지 않았다. 본 명세서 전반에 걸쳐 "일 실시예"에 대한 언급은 그 실시예와 관련되어 기술되는 특정한 특징, 구조, 구성 또는 특성이 적어도 하나의 실시예에 포함된다는 것을 의미한다. 따라서, 본 명세서 전반에 걸쳐 다양한 곳에서 나오는 문구 "일 실시예에서"는 반드시 동일한 실시예를 지칭하지는 않는다. 또한, 특정 특징들, 구조들, 구성들 또는 특성들은 하나 이상의 실시예들에서 임의의 적합한 방식으로 조합될 수 있다.
본 명세서에서 사용되는 바와 같은 용어들 "위에(above)", "위쪽에(over)", "상부에(upper)", "하부에(lower)", "사이에(between)" 및 "상에(on)"는 하나의 층의 다른 층들에 대한 상대 위치를 지칭할 수 있다. 다른 층 "위에", "위쪽에" 또는 "상에" 있는, 또는 다른 층"에" 접합되거나 그와 "접촉"되는 하나의 층은 다른 층과 직접 접촉할 수 있거나, 하나 이상의 개재하는 층들을 가질 수 있다. 층들 "사이의" 하나의 층은 그 층들과 직접 접촉할 수 있거나, 하나 이상의 개재하는 층들을 가질 수 있다.
이제 도 1을 참조하면, 실시예들에 따른 아날로그-디지털 변환기(ADC)의 블록도가 제공된다. ADC(100)는 시스템 온 칩(SoC) 디바이스에 포함될 수 있는 SAR ADC의 실시예이다. ADC(100)는 SAR 제어 유닛(101), 디지털-아날로그 변환기(DAC)(103), 및 비교기 회로(105)를 포함한다. ADC(100)는 측정될 입력 신호(110), 참조 신호(112)를 수신하고, 시스템 버스(114)를 통해 SoC의 다른 부분들과 통신한다.
SAR 제어 유닛(101)은 입력 신호의 전압 레벨에 대응하는 디지털 값을 결정하기 위하여 신호들을 조정하고 이들을 DAC(103) 및 비교기(105)로 라우팅하도록 설계된 상태 기계 또는 다른 적합한 프로세싱 유닛에 대응할 수 있다. 동작 시, SAR 제어 유닛(101)은 입력 신호(110)의 전압 레벨의 측정을 시작하기 위해 시스템 버스(114)를 통해 커맨드를 수신할 수 있다. 커맨드를 수신하는 것에 응답하여, SAR 제어 유닛은 DAC(103) 내의 스위치들을 조정하여 입력 신호(110)를 DAC(103) 내의 복수의 커패시터들(107) 각각의 제1 단자에 결합시키고, 스위치들을 조정하여 커패시터들(107) 각각의 제2 단자를 접지 신호에 결합시킨다. 커패시터들(107) 각각은 충전을 시작할 것이고 SAR 제어 유닛(101)은 다양한 커패시터들이 입력 신호(110)의 전압 레벨과 동일한 전압 레벨로 충전되도록 하고, 이 시점에서 SAR 제어 유닛(101)은 제1 단자를 입력 신호(110)로부터 분리시킨다. 이러한 프로세스는 때때로 "입력을 샘플링하는 것"으로 지칭된다.
DAC(103)는 용량성 DAC로서 구현되는데, 즉 저항성 DAC들에 사용되는 것과 같은 저항기들의 어레이보다는 커패시터들의 어레이가 사용된다. DAC(103)는 SAR 제어 유닛(101)으로부터 일련의 디지털 신호들을 수신할 수 있고, 이에 응답하여, 대응하는 전압 레벨을 출력할 수 있다. DAC(103)는 커패시터들(107), 및 커패시터들(107) 각각의 제1 단자가 입력 신호(110) 또는 기준 신호(112)에 독립적으로 결합될 수 있게 하는 복수의 스위치들을 포함한다. 커패시터들(107)은, 제1 커패시터가 제1 커패시턴스 값을 갖고 각각의 추가의 커패시터가 이전 커패시터의 커패시턴스의 절반과 동일한 커패시턴스 값을 갖도록 설계될 수 있다. 예를 들어, 제1 커패시터가 "C"의 커패시턴스를 갖는 경우, 제2 커패시터는 1/2 C의 커패시턴스를 가질 것이고, 제3 커패시터는 1/4 C를 가질 것이고, 그 다음에 1/8 C 등을 가질 것이다.
입력 신호(110)가 샘플링되면, SAR 제어 유닛(101)은 제1 커패시터의 제1 단자를 기준 신호(112)에 결합시키고, 이어서 복수의 커패시터들 각각의 제2 단자를 비교기 회로(105)의 제1 입력에 결합시킨다. 비교기의 출력은 입력 신호(110)의 전압 레벨에 대응하는 값의 최상위 비트(MSB)에 대응한다. SAR 제어 회로(101)는 커패시터들의 제2 단자를 비교기 회로(105)로부터 분리시키고, 이어서 제2 커패시터의 제1 단자를 기준 신호(112)에 결합시키고, 이어서 각각의 커패시터의 제2 단자를 비교기 회로(105)의 제1 입력에 다시 결합시킨다. 비교기의 업데이트된 출력은 입력 신호(110)의 전압 레벨에 대응하는 값의 제2 MSB에 대응한다. 이 프로세스는 입력 신호(110)의 전압 레벨에 대응하는 값의 모든 비트가 결정될 때까지 반복된다. 다양한 실시예들에서, 결과는 SAR 제어 유닛(101) 내의 레지스터 내에 저장될 수 있거나, 또는 시스템 버스(114) 상으로 출력될 수 있다.
DAC(103)에 요구되는 커패시터들의 총 수는 ADC(100)의 분해능, 즉 입력 신호(110)의 전압을 나타내는 값(즉, 결과)의 비트들의 수에 의존한다. 각각의 비트에 대해 적어도 하나의 커패시터가 필요하다. 일부 실시예들에서, 입력 신호(110)를 샘플링하기 위해, 기준 신호(112)를 안정화 또는 조정하기 위해, 일반적인 노이즈 감소 등을 위해, 추가의 커패시터들이 요구될 수 있다. ADC(100)에 대한 정확도는 결과의 각각의 비트에 대한 각각의 커패시터의 상대적 커패시턴스 값들에 의존한다. 언급된 바와 같이, MSB에 대응하는 제1 커패시터에 대한 커패시턴스가 'C'인 경우, 제2 MSB에 대응하는 제2 커패시터에 대한 커패시턴스는 최상의 가능한 정확도를 위해 1/2 C일 필요가 있다. 제2 커패시터의 커패시턴스가 1/2 C 로부터 더 많이 벗어날수록, 제2 MSB에 대한 측정치는 덜 정확할 것이다. 동일한 원리가 복수의 커패시터들의 나머지 커패시터들에 적용된다. 따라서, DAC(103)의 설계는 커패시턴스의 미세한 분해능으로 조정될 수 있는 커패시터 설계들을 포함할 수 있다.
총 커패시터 값은 성능 요건에 의해 좌우된다. 그러나, 커패시터 어레이의 총 크기는 매칭 요건을 충족시키기 위해 생성될 수 있는 최소 단위 셀에 의해 결정된다. 일부 실시예들에서, 예를 들어 저항성 래더 DAC(resistive ladder DAC)와 같은 다른 DAC 설계들과 비교할 때, DAC(103)와 같은 용량성 DAC는 비교적 콤팩트한 면적 및 낮은 전력에 의해 특징지어질 수 있다.
도 1의 ADC(100)는 단지 개시된 개념들을 설명하기 위한 예시임에 유의한다. 일부 기능적 컴포넌트들 및 일부 동작 상세 사항들은 개시된 주제에 초점을 맞추기 위해 생략되었다. 다른 실시예들에서, 추가적인 기능적 유닛들이 포함될 수 있고, 동작은 위의 설명으로부터 벗어날 수 있다.
이제 도 2를 참조하면, 실시예들에 따른 커패시터 메인 단위 셀에 대한 사시도가 제공된다. 커패시터 메인 단위 셀(200)은, 예컨대 DAC(103)와 같은 SoC 내의 용량성 DAC에 사용되는 하나의 구조체일 수 있어서, 다른 단위 커패시터 셀들에 링크시킴으로써 다양한 커패시턴스들의 커패시터들을 생성할 수 있다. 메인 단위 셀(200)은 SoC의 제조 동안 형성되는 복수의 금속 층들을 채용하는 3차원 구조체이다. 일반적으로 말하면, 반도체 제조 공정에서의 금속 층들은, 제조 동안 제1 금속 층(M1) 및 그 위로부터 각각의 층이 퇴적되는 순서로 언급될 수 있다. 도 2에 제공된 예시적인 예는 M1부터 제4 금속 층(M4)까지로 형성된 핑거 전극들을 제공하지만, 이는 예시적인 것으로 이해되고, 실시예들은 4개의 금속 층들로 제한되지 않는다.
실시예들에 따르면, 커패시터 메인 단위 셀(200)의 구조체는 트랜지스터 디바이스로부터 상부 금속 층, 예컨대 M4까지 피치-매칭될 수 있다. 상부 금속 접지 구조체는 추가적으로, 셀 근방의 더미 형상들의 추가로 인해 생성될 수 있는 외부 교란들로부터 커패시터를 보호하기 위해 제공될 수 있다. 상호맞물린 핑거들은 단단한 결합들을 생성하고 균질한 어레이의 생성을 허용한다.
도시된 바와 같이, 커패시터 메인 단위 셀(200)은 핑거 전극들(220B)의 어레이와 상호맞물린 핑거 전극들(220A)의 어레이를 포함하는 제1 금속 층(M1)을 포함할 수 있다. 핑거 전극들(230B)의 어레이와 상호맞물린 핑거 전극들(230A)의 어레이를 포함하는 제2 금속 층(M2)이 M1 위에 형성된다. 마찬가지로, 금속 층들(M3, M4)은 핑거 전극들(240B, 250B)의 어레이들과 각각 상호맞물린 핑거 전극들(240A, 250A)의 어레이들을 가질 수 있다. 비아들(225, 235, 245)은 금속 층들(M1 내지 M4) 내의 핑거 전극들을 전기적으로 연결하는 데 사용될 수 있다. 도시된 바와 같이, 금속 층 내의 상호맞물린 핑거 전극들은 금속 배선들일 수 있고, 서로 평행할 수 있다. 핑거 전극들 및 비아 주위의 공간은, 가시화를 위해 도시되지 않은 유전체 재료에 의해 충전된다. 예시적인 유전체 재료는 산화규소와 같은 산화물, 및 낮은 유전 상수(낮은-k) 재료를 포함하는 다른 전통적인 층간 유전체 재료를 포함한다. 상호맞물리고 적층된 핑거 전극들을 가로지르는 전기장의 효과로 인해 커패시터 메인 단위 셀(200)에 커패시턴스가 생성된다. 커패시턴스의 양은 핑거 전극들의 치수들 및 유전체 재료(들)의 속성들에 의해 결정될 수 있다.
예시된 실시예에서, 상이한 금속 층들 내의 핑거 전극들(220A, 230A, 240A, 250A)이 비아들에 의해 전기적으로 연결되는 동안, 핑거 전극들(220B, 230B, 240B, 250B)은 비아들에 의해 전기적으로 연결된다. 이들 각자의 핑거 전극들은 또한 전기적으로 분리될 수 있다. 예를 들어, 핑거 전극들(220A 내지 250A)은 SAR 제어(101)에 대한 디지털 로직 비트 노드(106)에 연결될 수 있는 반면, 핑거 전극들(220B 내지 250B)은 비교기(105) 입력에 대한 플로팅 노드(floating node)(108)에 연결된다. 실시예들에 따르면, 인접한 금속 층들 내의 핑거 전극들은 서로 직교할 수 있다. 예를 들어, 핑거 전극들(220A, 220B, 240A, 240B)은 핑거 전극들(230A, 230B, 250A, 250B)에 직교한다. 일 실시예에서, 내부 핑거 전극들(예컨대, 220B, 230B, 240B, 250B)은 민감한 노드(sensitive node), 또는 임계 단자(critical terminal), 예컨대 비교기(106) 입력에 대한 플로팅 노드(108)에 전기적으로 결합된다. 따라서, 임계 단자 상의 부유 커패시턴스를 낮게 유지하기 위해 홀수 개의 내부 핑거 전극들이 있을 수 있다. 그러한 구성에서, 외부 핑거 전극들(예컨대, 220A, 230A, 240A, 250A)은 SAR 제어(101)에 대한 디지털 로직 비트 노드(106)와 같은 덜 민감한 노드에 전기적으로 결합될 수 있다. 따라서, 짝수 개의 외부 핑거 전극들이 있을 수 있다.
실시예들에 따르면, 커패시터 메인 단위 셀들(200)은 내부적으로 "피치-매칭" 된다. 즉, 핑거 전극들의 배열은 상이한 금속 층들에서 동일한 치수들 및 피치를 가질 수 있다. 예를 들어, 금속 층들(M1, M3)은 핑거 전극들의 동일한 배열들을 가질 수 있다. 금속 층들(M2, M4)은 마찬가지로 핑거 전극들의 동일한 배열들을 가질 수 있다. 또한, 핑거 전극들의 치수들 및/또는 피치는 모든 금속 층들(M1 내지 M4)에서 동일할 수 있다. 또한, 비아 밀도 및 레이아웃은 소정 금속 층들 사이에서 동일할 수 있다. 또한, 비아 밀도는, 상이한 배열들을 가짐에도 불구하고, 인접한 유전체 층들에서(예컨대, M20M3에 비해 M1과 M2 사이) 동일할 수 있다.
일 실시예에서, (예컨대, 트랜지스터 게이트 폴리로부터의) 트랜지스터 디바이스 층으로부터의 폴리(예컨대, 폴리실리콘) 층(210)은, 단위 셀(200) 내의 상부 금속 층들 내의 핑거 전극들과 피치-매칭되는 핑거 전극들을 형성하도록 패턴화된다. 폴리 층(210)은, 전력 디커플링 커패시터들을 생성하기 위해 핑거 전극들(210A, 210B)을 형성하도록 패턴화될 수 있다. 예를 들어, 핑거 전극들(210A, 210B)은 커패시터를 생성하기 위해 전력(예를 들어, Vdd) 및 접지에 각각, 또는 그 반대로 연결될 수 있다. 대안적으로, 핑거 전극들(210A, 210B) 둘 모두는 접지에 연결될 수 있다. 또한, 피치-매칭된 핑거 전극들(210A, 210B)은 추가적인 균일성을 제공하기 위해 금속 커패시터 구조체 아래의 트랜지스터들의 균일한 어레이 위에 형성될 수 있다.
이제 커패시터 메인 단위 셀(200)의 상부 측을 보면, 접지 바(ground bar)들(270, 280)의 패턴이 적층된 핑거 전극들 위에 형성될 수 있다. 접지 바들(270, 280)은 다수의 금속 층들로 형성될 수 있다. 도시된 실시예에서, 상부 금속 층(예컨대, M5)은 결합 바(260)의 대향 측면들 상의 접지 바들(270)을 포함한다. 예를 들어, 결합 바(260)는 M4 내의 하나 이상의 핑거 전극들(예컨대, 250A)에 결합하는 데 사용될 수 있다. 따라서, M5는 하나 이상의 결합 바들(260), 및 접지 바들(270) 둘 모두를 포함할 수 있다. 추가의 금속 층(M6)이 M5 위에 형성될 수 있고, 온(on) 또는 비아들을 이용해 접지 바들(270)에 전기적으로 결합되는 접지 바들(280)의 배열을 포함하도록 패턴화될 수 있다. 접지 바들(280)은 접지 바들(270) 및 결합 바(260)에 직교할 수 있다.
실시예들에 따르면, 핑거 전극들에 대한 단자들은 커패시터 메인 단위 셀(200) 내에 통합될 수 있고, 일련의 커패시터 단위 셀들을 통해 연장될 수 있다. 그러한 구성은 면적 오버헤드를 감소시킬 수 있고, 매트릭스 방식으로 배열하는 것을 용이하게 할 수 있다. 예를 들어, 단자들은 결합 바(260) 내에, 또는 핑거 전극들의 일부로서 통합될 수 있다. 일 실시예에서, 단자들은 공통 레일(241)로서 핑거 전극들(220B, 230B, 240B, 250B)의 어레이 내에 통합된다. 일 실시예에서, 공통 레일(241)은 노드(106)에 전기적으로 결합된다. 공통 레일(241)은 핑거 전극들을 포함하는 금속 층들(M1 내지 M4) 중 임의의 것에 통합될 수 있다. 도시된 예에서, 하나 이상의 공통 레일들(241)이 핑거 전극들(240B)의 일부로서 M3 내에 통합된다. 유사하게, 단자들은, 핑거 전극들을 포함하는 금속 층들(M1 내지 M4) 중 임의의 것에서 공통 레일(231)로서 핑거 전극들(220A, 230A, 240A, 250A)의 일부로서 통합될 수 있다. 일 실시예에서, 공통 레일(231)은 노드(108)에 전기적으로 결합된다. 도시된 예에서, 하나 이상의 공통 레일들(231)이 핑거 전극들(230A)의 일부로서 M2 내에 통합되지만, 이러한 특정 금속 층은 예시적인 것이고 실시예들은 그렇게 제한되지 않는다. 공통 레일들(231, 241)은 또한 주변 핑거 전극들과 동일한 치수들(예컨대, 폭, 두께)을 공유할 수 있고, 그로서 기능할 수 있다. 그러나, 공통 레일들(231, 241)은 핑거 전극들보다 더 길 수 있어서 그것들은 인접 단위 셀 또는 경계 셀로 연장될 수 있다. 일 실시예에서, 결합 바(260)는 핑거 전극들(220B, 230B, 240B, 250B)을 위한 단자/공통 레일로서 이용된다.
도 2의 커패시터 메인 단위 셀들(200)은 SAR ADC의 DAC(103) 섹션에 배열될 수 있으며, 이때 단위 셀 커패시턴스는 어레이 대칭성 요건들을 염두에 두고 개발된다. 일 실시예에서, 하나의 커패시터 메인 단위 셀(200)은 제2 최하위 비트(LSB)를 나타낸다. 커패시터들(107)은 커패시터들(107)의 특정 커패시턴스들을 달성하기 위해 커패시터 메인 단위 셀(200)의 어레이들뿐만 아니라 서브-단위 셀들의 어레이들, 및 이들의 조합을 포함할 수 있다. 예를 들어, 커패시터 서브-단위 셀들은 피치-매칭된 구조로 생성될 수 있으며, 여기서 핑거 전극들의 치수들 및 피치는 상이한 전기 연결부들 및 비아 연결부들과 동일하게(예컨대, 피치-매칭되게) 유지된다. 이는 핑거 전극들의 서브세트에의 전기 연결을 위해 제3 단자를 추가함으로써 달성될 수 있다. 예를 들어, 제3 단자는 도시되는 예시적인 실시예로부터의 폴리 층 또는 M4/M5 층으로부터의 것일 수 있다. 결과적으로, 각각의 단위 셀은 3개의 커패시터들, A-B, A-GND, B-GND를 가질 수 있고, 여기서 A 및 B는 커패시터들의 단자들이고, GND는 제3 단자, 또는 접지를 나타낸다. 실시예들에 따르면, 비아들의 재배열은 피치-매칭된 방식으로 수행될 수 있다.
이제 도 3을 참조하면, 실시예들에 따른 커패시터 서브-단위 셀(300)에 대한 사시도가 제공된다. 커패시터 서브-단위 셀(300)은 예컨대 DAC(103)와 같은 SoC 내의 용량성 DAC에서 사용되는 단위 셀(200)과 유사한 3차원 구조체일 수 있다. 도시된 특정 실시예에서, 커패시터 서브-단위 셀(300)은 절반-단위(half-unit) 셀이지만, 실시예들은 그렇게 제한되지 않는다. 예를 들어, 실시예들에 따라 1/4-단위 셀들 또는 다른 서브-단위들이 사용될 수 있다. 일 실시예에서, 도 2의 커패시터 서브-단위 셀(200)은 제2 LSB를 나타내는 반면, 도 3의 커패시터 메인 단위 셀(300)은 제1 LSB를 나타낸다. 다른 변형들이 고려된다. 예시적인 절반-단위 셀 구조체에서, 2개의 상이한 커패시터들이 단일 커패시터 서브-단위 셀 구조체로 형성된다. 이로 인해 커패시턴스가 정확하게 분할되게 하며 단자 중 하나를 적절하게 연결함으로써, 정확한 절반 커패시턴스가 셀로부터 달성된다.
도 3에 도시된 바와 같이, 커패시터 서브-단위 셀(300)은 커패시터 메인 단위 셀(200)과 피치-매칭된다. 도시된 실시예에서, 핑거 전극들(220B, 230B, 240B, 250B)에 대한 배열 및 전기 연결부들은 동일하게 유지되는 반면, 핑거 전극들(220A, 230A, 240A, 250A)의 제1 부분은 공통 레일(241)에 연결된 채로 유지되고, 핑거 전극들(220A, 230A, 240A)의 제2 부분, (이제 220C, 230C, 240C)은 이제 접지에 전기적으로 연결된다. 일 실시예에서, 이는 핑거 전극들(220A, 230A, 240A)의 제2 부분, (이제 220C, 230C, 240C)을 접지 바들(270, 280) 및/또는 핑거 전극들(210B)(접지)에 연결함으로써 달성된다. 대안적으로, 이는 제2 공통 레일(231G)을 사용하여 달성될 수 있다.
도시된 특정 실시예에서, 민감한 노드(예컨대, 노드(108))에 연결된 핑거 전극들(220B, 230B, 240B, 250B)의 개수는 동일하게 유지된다. 따라서, 핑거 전극들(220A, 230A, 240A)에 대한 연결부들 및 비아 배열만이 변경된다. 도시된 예시적인 실시예에서, 핑거 전극들(250A)은 공통 레일(231)에 완전히 연결된 채로 유지된다. 다른 실시예들에서, 핑거 전극들(250A)의 제2 부분은 또한 접지에 전기적으로 연결될 수 있다. 또한, 도 3에 도시된 실시예에서, 핑거 전극들(210A, 210B)은 도 2에서와 동일한 방식으로 피치-매칭되고 전기적으로 결합되어, 디커플링 커패시터 구조체를 형성한다. 유사하게, 피치-매칭된 핑거 전극들(210A, 210B)은 추가적인 균일성을 제공하기 위해 금속 커패시터 구조체 아래의 트랜지스터들의 균일한 어레이 위에 형성될 수 있다. 따라서, 트랜지스터들의 어레이는 균일하고, 커패시터 메인 단위 셀들(200) 및 커패시터 서브-단위 셀들(300)에 걸쳐 피치-매칭된다.
이제 도 4 및 도 5를 참조하면, 실시예들에 따른 커패시터 구조체의 사시도 및 개략적인 평면도가 각각 제공된다. 도시된 바와 같이, 커패시터 구조체(400)는 커패시터 단위 셀들(200 및/또는 300)의 2차원 어레이 또는 매트릭스를 포함한다. 커패시터들(107)은 하나 이상의 행들 또는 열들로부터의 커패시터 단위 셀들(200, 300)로부터 생성될 수 있다. 도시된 실시예에서, 3개의 커패시터들(107a 내지 107n)이 도시되지만, 이는 예시적인 것이다. 커패시터 단위 셀들의 매트릭스는 추가적으로, 피치-매칭된 경계 단위 셀들(510)의 패턴(예컨대, 경계)에 의해 둘러싸일 수 있다. 더 어두운 음영에 의해 도시된 경계 단위 셀들은 대칭성을 유지하도록 특별히 설계될 수 있다. 그것들은 커패시터 단위 셀들이 그것의 양 측면들 둘 모두 상에서 동일한 커패시턴스 및 구조를 보도록 보장하기 위해 정확히 동일한 크기의 커패시터 단위 셀일 수 있다. 이는, 부유 커패시턴스가 균일하여서 더 균일한 차동 비선형성(differential non-linearity, DNL) 분포로 이어지는 것을 보장한다. 추가적으로, 트랜지스터들의 동일한 어레이들이 커패시터 단위 셀들과 같이 경계 단위 셀들 아래에 위치될 수 있다.
일 실시예에서, 상이한 연속물들(series)(예컨대, 열들) 내의 공통 레일들(231)은 동일한 단자 상호연결부들(420)에 연결되지 않는 반면, 공통 레일들(241)은 공통 단자 상호연결부(410)에 연결된다. 따라서, 상이한 단자 상호연결부들(420)은 상이한 신호들에 결합될 수 있다. 경계 단위 셀들(510)은 커패시터 단위 셀들(200, 300)과 약간의 차이를 가지면서 실질적으로 동일하고, 피치-매칭될 수 있다. 우선, 핑거들(220A 내지 250A, 220B 내지 250B)은 경계 단위 셀들(510) 내의 "더미" 핑거들에 대응하고, 접지에 연결될 수 있다. 또한, 공통 레일들(231, 241)은 경계 단위 셀들을 통해 연장될 수 있다. 그러한 구조에서, 공통 레일들(231, 241)은 경계 단위 셀들(510)을 통해 연장되고, 경계 단위 셀들(510) 내의 비아들에 의해 인접 금속 층들에 연결되지 않을 수 있다. 그러나, 동일한 공통 레일들(231, 241)은 대응하는 일련의 커패시터 단위 셀들(200, 300) 내의 비아들을 이용해 인접 금속 층들에 연결된다. 예시된 것들에 더하여 대안적인 배열들이 또한 가능하다. 예를 들어, 공통 레일들(231, 241)은 다수의 금속 층들에 형성될 수 있고, 경계 단위 셀들(510) 또는 커패시터 단위 셀들(200, 300) 내의 비아들에 의해 연결될 수 있다.
앞서 기술된 바와 같이, 경계 단위 셀들(510)은 대칭성 및 배선 밀도들을 유지할 수 있다. 이는 또한 비아 밀도들에서 그러할 수 있다. 따라서, 일부 비아 배열들이 상이하지만, 비아 밀도는 경계 단위 셀들(510), 커패시터 메인 단위 셀들(200), 및 커패시터 서브-단위 셀들(300)의 하나 이상의 변형들 사이에서 동일할 수 있다. 따라서, 경계 단위 셀들(510)은 피치-매칭된 구조를 유지하면서, 예를 들어 금속들 및 비아들과 관련하여 패턴들을 균일하게 유지하고 추가적인 폴리 층들 및 하부 트랜지스터들을 유지하도록 미묘한 재구성들을 갖는다.
일 실시예에서, 커패시터 구조체(400)는 복수의 경계 단위 셀들(510)에 의해 둘러싸인 커패시터 단위 셀들(200, 300)의 어레이를 포함한다. 커패시터 단위 셀들의 어레이는 커패시터 메인 단위 셀들(200)의 배열, 및 (예컨대, 상이한 커패시턴스들에 대해 설계된) 커패시터 서브-단위 셀들(300)의 하나 이상의 유형들일 수 있다. 각각의 커패시터 단위 셀(200, 300)은 제2 복수의 핑거 전극들(예컨대, 230B)과 상호맞물린 제1 복수의 핑거 전극들(예컨대, 230A)을 포함한다. 각각의 경계 단위 셀(510)은 또한 제2 복수의 "더미" 핑거 전극들과 상호맞물린 제1 복수의 "더미" 핑거 전극들을 포함한다. 실시예들에 따르면, 제1 및 제2 복수의 핑거 전극들(예컨대, 230A, 230B)은 커패시터 단위 셀들(200, 300)의 어레이에 걸쳐 피치-매칭되고, "더미" 핑거 전극들은 제1 및 제2 복수의 핑거 전극들(예컨대, 230A, 230B)과 피치-매칭된다. 예를 들어, 제1 및 제2 복수의 더미 핑거 전극들은 제1 및 제2 복수의 핑거 전극들과 동일한 치수들 및 피치에 의해 특징지어질 수 있다. 더미 핑거 전극들이 피치-매칭되지만, 이들은 상이하게 연결된다. 예를 들어, 제1 및 제2 복수의 더미 핑거 전극들 둘 모두는 접지에 연결될 수 있다.
도 2 내지 도 3에 관하여 기술된 바와 같이, 커패시터 단위 셀들(200, 300), 및 또한 경계 셀들은 다수의 금속 층들에 형성될 수 있다. 예를 들어, 각각의 커패시터 단위 셀(200, 300)은 제4 복수의 핑거 전극들(240B)과 상호맞물린 제3 복수의 핑거 전극들(240A)을 추가로 포함하고, 제1 및 제2 복수의 핑거 전극들(230A, 230B) 각각은 하부 금속 층(예컨대, M2) 내에 있고, 제3 및 제4 복수의 핑거 전극들(240A, 240B) 각각은 상부 금속 층(예컨대, M3) 내에 있고, 여기서 제3 및 제4 복수의 핑거 전극들(240A, 240B)은 제1 및 제2 복수의 핑거 전극들(230A, 230B)에 직교한다. 본 명세서에서 각각 하부 및 상부 금속 층들로서의 M2 및 M3의 선택은 단지 예시적인 목적으로 이루어지며, 실시예들은 이들 특정 금속 층들로 제한되지 않는다는 것이 이해되어야 한다.
커패시터 단위 셀들(200, 300)의 어레이는 복수의 커패시터 메인 단위 셀들(200), 및 복수의 커패시터 서브-단위 셀들(300)을 포함할 수 있고, 이들 둘 모두는 하부 금속 층(예컨대, M2)과 상부 금속 층(예컨대, M3) 사이의 대략 동등한 비아 밀도에 의해 특징지어질 수 있다. 또한, 각각의 경계 단위 셀(510)은 M2와 M3 사이의 비아들을 포함할 수 있으며, 이는 또한 대략 동등한 비아 밀도에 의해 특징지어진다.
실시예들에 따른 커패시터 구조체들(400)은 커패시터 단위 셀들(200, 300) 내에 통합된 단자들을 추가로 포함할 수 있다. 예를 들어, 핑거 전극들(230A)의 제1 어레이는 커패시터 단위 셀들의 어레이 내의 제1 일련의 커패시터 단위 셀들을 통해 연장되는 공통 하부 레일(예를 들어, M2 내에 위치된 공통 레일(231), 하지만 공통 레일은 임의의 금속 층에 위치될 수 있음)을 포함할 수 있다. 이러한 방식으로, 핑거 전극들(230A)의 제1 어레이 및 핑거 전극들(240A)의 제3 어레이는 공통 하부 레일(231) 및 단자 상호연결부(420)에 전기적으로 연결된다. 공통 하부 레일들(231)은, 이진 DAC를 형성하는 방식으로 서로, 그리고 동일한 단자 상호연결부(420)에 연결될 수 있다. 대안적으로, 커패시터들의 상이한 연속물들에 대한 공통 하부 레일들(231)은 세그먼트화된 DAC를 형성하는 방식으로 대응하는 별개의 단자 상호연결부들(420)에 연결될 수 있다.
마찬가지로, 핑거 전극들(240B)의 제4 어레이는 커패시터 단위 셀들의 어레이 내의 제2 일련의 커패시터 단위 셀들을 통해 연장되는 공통 상부 레일(예컨대, M3 내에 위치된 241)을 포함할 수 있다. 대응하는 일련의 핑거 전극들(240B)의 제4 어레이 및 핑거 전극들(230B)의 제2 어레이는 공통 상부 레일(예컨대, 241)에 전기적으로 연결된다. 일 실시예에서, 복수의 공통 상부 레일들(241)은 단자 상호연결부(410)에 연결된다. 일 실시예에서, 공통 하부 레일(231)은 제1 경계 단위 셀(510)을 통해 연장되는 반면, 공통 상부 레일(241)은 제2 경계 단위 셀(510)을 통해 연장된다.
실시예들에 따른 커패시터 구조체들(400)은 트랜지스터 층으로부터의 매칭된 폴리(예컨대, 폴리실리콘) 층들을 추가적으로 사용하여 전력 디커플링 커패시터들을 생성할 수 있다. 예를 들어, 하부 금속 층(예컨대, M1 뿐만 아니라 M2) 아래의 폴리 층(210)은 제6 복수의 핑거 전극들(210B)과 상호맞물린 제5 복수의 핑거 전극들(210A)을 포함할 수 있으며, 여기서 제1, 제2, 제5, 및 제6 복수의 핑거 전극들(230A, 230B, 210A, 210B)은 제3 및 제4 복수의 핑거 전극들(240A, 240B)에 직교한다. 제5 및 제6 복수의 핑거 전극들(210A, 210B)은 옵션적으로 제1 및 제2 복수의 핑거 전극들(230A, 230B)과 피치-매칭될 수 있지만, 패턴화된 폴리 층은 상이한 피치 및 치수들을 가질 수 있다.
이제 도 6을 참조하면, 아날로그-디지털 변환기(ADC)의 실시예를 동작시키기 위한 방법의 흐름도가 도시된다. 방법(600)은 예를 들어 도 1의 ADC(100)와 같은 SAR ADC를 동작시키는 데 사용될 수 있다. ADC(100)는 예를 들어 도 6에서 커패시터 어레이(400)와 같은 커패시터 어레이를 추가로 포함할 수 있다. 도 1 및 도 6을 종합적으로 참조하면, 방법은 블록(601)에서 시작할 수 있다.
ADC(100)는 입력 신호를 수신한다(블록(602)). 입력 신호는 전압 레벨이 측정되어야 하는 신호에 대응한다. 입력 신호는 (ADC(100)의 변환 속도에 비해) 느리게 변하는 전압 레벨을 가질 수 있다. 예를 들어, 인클로저 내의 온도 센서의 출력은 초당 수 밀리볼트를 변화시킬 수 있다. 다른 실시예들에서, 입력 신호의 전압 레벨은, 예를 들어, 마이크로폰의 출력과 같이 더 빠르게 변할 수 있으며, 이는 1 마이크로초 미만에서 1 볼트만큼 상승 및 하강할 수 있다. 일부 실시예들에서, 특히 빠르게 전이하는 입력 신호를 측정하기 위해, ADC(100)는 특정 시점에서 전압 레벨을 캡처하기 위해 미리결정된 기간 동안 입력 신호를 샘플링할 수 있다.
ADC(100)는 입력 신호를 커패시터 어레이(400) 내의 복수의 커패시터들(107)(107a 내지 107n)의 제1 단자에 연결한다(블록(602)). DAC는 복수의 스위칭 회로들(예컨대, 아날로그 멀티플렉서들, 송신 게이트들 등)을 포함하여, 입력 신호 또는 다른 기준 신호들을 복수의 커패시터들 각각에 결합시킬 수 있다. 일부 실시예들에서, 복수의 커패시터들(107)은 커패시터 어레이(400) 내의 모든 커패시터들을 포함할 수 있는 반면, 다른 실시예들에서는, 어레이(400) 내의 커패시터들의 적절한 서브세트가 복수의 커패시터들에 포함될 수 있다. SAR 제어 로직(101)은 스위칭 회로들을 조정하여, 입력 신호를 복수의 커패시터들 각각의 제1 단자에 결합시킨다. 제1 단자는 커패시터들(107a 내지 107n)을 위한 커패시터 단위 셀들(200, 300)의 공통 레일들(231)에 결합된 단자 상호연결부들(420)에 대응할 수 있다.
SAR 제어 로직(101)은 스위칭 회로들을 조정하여 단자 상호연결부들(410)을 접지 기준 전압에 결합시키는 한편, 단자 상호연결부들(420)은 입력 신호에 결합된다(블록(606)). 이러한 조정은 커패시터들(107a 내지 107n)이 입력 신호의 현재 전압 레벨로 충전되게 한다. 커패시터들을 입력 신호의 전압 레벨로 충전하는 것은 입력 신호를 "샘플링"하는 것으로 지칭될 수 있다. 커패시터들(107a 내지 107n)에 걸친 전압 레벨이 입력 신호의 전압 레벨보다 높게 시작하는 경우, 커패시터들(107a 내지 107n)은 입력 신호의 전압 레벨에 도달하기 위해 충전되기보다는 방전될 것임에 유의한다.
방법의 추가 동작들은 복수의 커패시터들의 각각의 커패시터에 걸친 전압 레벨에 의존할 수 있다(블록(608)). 일부 실시예들에서, SAR 제어 로직은 커패시터들(107a 내지 107n)에 걸친 전압 레벨이 입력 신호의 전압 레벨과 동일하도록 보장하기에 충분히 긴 미리결정된 시간 동안 단자 상호연결부들(420)을 입력 신호에 결합된 채로 그리고 단자 상호연결부들(410)을 접지 기준에 결합된 채로 유지할 수 있다. 다른 실시예들에서, 비교기(105)는 커패시터들(107a 내지 107n)이 입력 신호의 전압 레벨로 충전되었음을 결정하는 데 사용될 수 있다. 어느 실시예에나, 커패시터들(107a 내지 107n)에 걸친 전압 레벨이 입력 신호의 전압 레벨과 동일하지 않은 경우, 방법은 블록(608)에서 유지될 수 있다. 그렇지 않은 경우, 방법은 블록(610)으로 이동할 수 있다.
복수의 커패시터들 중 하나의 커패시터가 선택되고 기준 신호의 전압 레벨로 충전될 수 있다(블록(610)). 복수의 커패시터들의 각각의 커패시터는 ADC(100)에 의해 결정된 디지털 결과의 1 비트에 대응할 수 있다. 예를 들어, ADC(100)가 12 비트 결과 레지스터를 포함하는 경우, 복수의 커패시터들은 결과의 각각의 비트에 대해 하나씩 적어도 12개의 커패시터들을 포함한다(추가적인 커패시터들이 또한 신호 조정(signal conditioning) 또는 다른 목적들을 위해 포함될 수 있다). 디지털 결과의 최상위 비트(MSB)에 대응하는 커패시터는 12개의 커패시터들 중 가장 큰 커패시턴스 값을 갖는다. 다음 최상위 비트에 대응하는 각각의 후속 커패시터에 대한 커패시턴스 값은 이전 커패시터의 커패시턴스의 절반이다. DAC(103) 내의 어레이(400) 내의 커패시터들 각각의 값은 ADC(100)의 정확도에 중요하다. 어레이(400) 내의 커패시터들은 주변 회로들로부터의, 그리고 IC 상의 온도 변화 또는 물리적 압력으로 인한 기계적 스트레스로부터의 기생 커패시턴스들에 민감할 수 있다. 커패시턴스들에서의 임의의 미스매치는 ADC 성능에서 비선형성 문제를 야기하여, 덜 정확한 결과를 가져올 수 있다. 커패시터 어레이(400)에서의 커패시터 서브-단위 셀(300)의 사용은 어레이(400) 내의 커패시터들 사이의 높은 정도의 커패시턴스 매칭을 달성하는 것을 도울 수 있어, 기계적 및 온도 유도 스트레스의 존재 하에서도 ADC(100)의 정확한 성능을 가져올 수 있다. 디지털 결과를 결정하기 위해, 각각의 커패시터는 MSB 커패시터에서 시작하여 한 번에 하나씩 선택되고, 선택된 커패시터의 단자 상호연결부(420)는 제1 기준 전압 신호에 결합된다.
방법의 추가 동작들은 다시 복수의 커패시터들의 각각의 커패시터에 걸친 전압 레벨에 의존할 수 있다(블록(612)). 선택된 커패시터가 기준 전압에 결합된 후, 선택된 커패시터를 포함하는 복수의 커패시터들의 단자 상호연결부들(410)은 비교기(105)에 결합되고, 단자 상호연결부들(410)에서의 전압 레벨은 제2 기준 전압 레벨과 비교된다. 선택된 커패시터에 대응하는 비트의 값은 비교기(105)의 출력에 의해 결정된다.
비교기(105)의 출력이 로직 로우(logic low)인 경우, 선택된 커패시터에 대응하는 비트의 값은 '0'이다(블록(614)). 비교기(105)로부터의 로직 로우는 단자 상호연결부(410)에서의 전압이 제2 기준 전압보다 작은 것에 대응할 수 있다.
비교기(105)의 출력이 로직 하이(logic high)인 경우, 선택된 커패시터에 대응하는 비트의 값은 '1'이다(블록(616)). 비교기(105)로부터의 로직 하이는 단자 상호연결부(410)에서의 전압이 제2 기준 전압보다 큰 것에 대응할 수 있다.
방법의 추가 동작들은 선택된 커패시터들의 수에 의존할 수 있다(블록(618)). 디지털 결과의 비트에 대응하는 모든 커패시터가 선택되지 않았고 제2 기준 전압에 결합되지 않은 경우, 방법은 다음 커패시터를 선택하기 위해 블록(610)으로 복귀할 수 있다. 그렇지 않으면, 방법(600)은 완료되고 블록(620)에서 종료될 수 있다.
상보형 금속 산화물 반도체 전계 효과 트랜지스터(또는 상보형 MOSFET, 또는 단순히 CMOS) 회로 설계에 관해서, "로직 1", "하이", "하이 상태" 또는 "하이 레벨"은 n채널 MOSFET을 턴온시키고 p채널 MOSFET을 턴오프시키기에 충분히 큰 전압을 지칭하는 반면, "로직 0", "로우", "로우 상태" 또는 "로우 레벨"은 그 반대를 수행하기에 충분히 작은 전압을 지칭한다는 것에 유의한다. 다른 실시예들에서, 상이한 기술이 "로우" 및 "하이"에 대한 상이한 전압 레벨들을 생성할 수 있다.
방법(600)은 SAR ADC의 일 실시예를 동작시키기 위한 예시적인 방법임에 또한 유의한다. SAR ADC들의 많은 실시예들이 알려져 있고, 다른 실시예들을 동작시키기 위한 방법들은 방법(600)에 개시된 동작들과 상이할 수 있다. 상이한 수의 동작들이 수행될 수 있고, 연속적으로(in series) 발생하는 것으로 예시된 일부 동작들은 동시에 수행될 수 있다.
실시예들의 다양한 양태들을 이용함에 있어서, 상기의 실시예들의 조합들 또는 변형들이 금속-온-금속 커패시터 구조체를 형성하기 위해 가능하다는 것은 기술 분야의 통상의 기술자에게 명백하게 될 것이다. 실시예들이 구조적 특징들 및/또는 방법론적 동작들에 대해 특정한 표현으로 기술되었지만, 첨부된 청구항들이 반드시 기술된 특정 특징들 또는 동작들로 제한되지는 않는다는 것이 이해되어야 한다. 대신에, 개시된 특정 특징들 및 동작들은 예시하는 데 유용한 청구항들의 실시예들로서 이해되어야 한다.

Claims (18)

  1. 커패시터 구조체로서,
    커패시터 단위 셀들의 복수의 행 및 커패시터 단위 셀들의 복수의 열에 배열된 커패시터 단위 셀들의 어레이를 포함하고,
    상기 커패시터 단위 셀들의 어레이의 각각의 커패시터 단위 셀은 제2 복수의 핑거 전극과 상호맞물린 제1 복수의 핑거 전극을 포함하는 하부 금속 층, 및 제4 복수의 핑거 전극과 상호맞물린 제3 복수의 핑거 전극을 포함하는 상부 금속 층을 포함하고;
    상기 커패시터 단위 셀들의 어레이는 복수의 커패시터 메인 단위 셀, 및 복수의 커패시터 서브-단위 셀을 포함하고, 각각의 커패시터 메인 단위 셀 및 각각의 커패시터 서브-단위 셀은 상기 하부 금속 층과 상기 상부 금속 층 사이의 대략 동등한 비아 밀도에 의해 특징지어지는, 커패시터 구조체.
  2. 제1항에 있어서, 상기 제1 및 제2 복수의 핑거 전극은 상기 제3 및 제4 복수의 핑거 전극에 직교하는, 커패시터 구조체.
  3. 제2항에 있어서, 상기 제1 및 제2 복수의 핑거 전극은 상기 커패시터 단위 셀들의 어레이에 걸쳐 피치-매칭되는, 커패시터 구조체.
  4. 제3항에 있어서, 상기 제3 및 제4 복수의 핑거 전극은 상기 커패시터 단위 셀들의 어레이에 걸쳐 피치-매칭되는, 커패시터 구조체.
  5. 제4항에 있어서, 상기 커패시터 단위 셀들의 복수의 행을 통해 연장되는 공통 레일들의 복수의 행을 더 포함하는 커패시터 구조체.
  6. 제5항에 있어서, 상기 커패시터 단위 셀들의 복수의 열을 통해 연장되는 공통 레일들의 복수의 열을 더 포함하는 커패시터 구조체.
  7. 제6항에 있어서, 상기 공통 레일들의 상기 복수의 행에 전기적으로 결합된 공통 단자 상호연결부를 더 포함하는 커패시터 구조체.
  8. 제7항에 있어서, 상기 공통 단자 상호연결부는 비교기 입력에 연결되는, 커패시터 구조체.
  9. 제8항에 있어서, 상기 공통 레일들의 복수의 열은 대응하는 복수의 디지털 로직 비트 노드에 연결되는, 커패시터 구조체.
  10. 아날로그-디지털 변환기(ADC)로서,
    연속 근사 레지스터(SAR);
    디지털-아날로그 변환기(DAC);
    상기 SAR을 상기 DAC에 연결하는 복수의 디지털 로직 비트 노드; 및
    상기 DAC의 플로팅 노드에 연결된 비교기 회로
    를 포함하고,
    상기 DAC는 커패시터 단위 셀들의 복수의 행 및 커패시터 단위 셀들의 복수의 열에 배열된 커패시터 단위 셀들의 어레이를 포함하고, 상기 커패시터 단위 셀들의 어레이의 각각의 커패시터 단위 셀은 제2 복수의 핑거 전극과 상호맞물린 제1 복수의 핑거 전극을 포함하는 금속 층을 포함하고;
    공통 레일들의 복수의 행이 상기 커패시터 단위 셀들의 복수의 행을 통해 연장되고 상기 제1 복수의 핑거 전극의 일부와 전기적으로 결합되고;
    공통 레일들의 복수의 열이 상기 커패시터 단위 셀들의 복수의 열을 통해 연장되고 상기 제2 복수의 핑거 전극의 일부와 전기적으로 결합되고;
    커패시터 단위 셀들의 열을 통해 연장되는 각각의 공통 레일은 상기 복수의 디지털 로직 비트 노드 중 대응하는 디지털 로직 비트 노드에 결합되고, 커패시터 단위 셀들의 행을 통해 연장되는 각각의 공통 레일은 상기 플로팅 노드에 결합되는, ADC.
  11. 제10항에 있어서, 각각의 단위 셀은 상기 제1 및 제2 복수의 핑거 전극의 홀수 개의 총 핑거 전극들을 포함하는, ADC.
  12. 제11항에 있어서, 상기 홀수 개의 총 핑거 전극들은 2개의 외부 핑거 전극을 포함하고, 상기 외부 핑거 전극들은 상기 플로팅 노드에 결합되지 않는, ADC.
  13. 제12항에 있어서, 상기 외부 핑거 전극들은 디지털 로직 비트 노드 또는 접지에 결합되는, ADC.
  14. 커패시터 구조체로서,
    커패시터 단위 셀들의 복수의 행 및 커패시터 단위 셀들의 복수의 열에 배열된 커패시터 단위 셀들의 어레이를 포함하고,
    상기 커패시터 단위 셀들의 어레이의 각각의 커패시터 단위 셀은 제2 복수의 핑거 전극과 상호맞물린 제1 복수의 핑거 전극을 포함하는 하부 금속 층을 포함하고;
    공통 레일들의 복수의 행이 상기 커패시터 단위 셀들의 복수의 행을 통해 연장되고 상기 제1 복수의 핑거 전극의 일부와 전기적으로 결합되고;
    공통 레일들의 복수의 열이 상기 커패시터 단위 셀들의 복수의 열을 통해 연장되고 상기 제2 복수의 핑거 전극의 일부와 전기적으로 결합되고;
    커패시터 단위 셀들의 열을 통해 연장되는 각각의 공통 레일은 대응하는 디지털 로직 비트 노드에 결합되고, 커패시터 단위 셀들의 행을 통해 연장되는 각각의 공통 레일은 플로팅 노드에 결합되는, 커패시터 구조체.
  15. 제14항에 있어서, 각각의 단위 셀은 상기 제1 및 제2 복수의 핑거 전극의 홀수 개의 총 핑거 전극들을 포함하는, 커패시터 구조체.
  16. 제15항에 있어서, 상기 홀수 개의 총 핑거 전극들은 2개의 외부 핑거 전극을 포함하고, 상기 외부 핑거 전극들은 상기 플로팅 노드에 결합되지 않는, 커패시터 구조체.
  17. 제16항에 있어서,
    상기 커패시터 단위 셀들의 어레이의 각각의 커패시터 단위 셀은 제4 복수의 핑거 전극들과 상호맞물린 제3 복수의 핑거 전극들을 포함하는 상부 금속 층을 포함하고;
    상기 커패시터 단위 셀들의 복수의 행을 통해 연장되는 상기 공통 레일들의 복수의 행은 상기 제3 복수의 핑거 전극의 일부와 전기적으로 결합되고;
    상기 커패시터 단위 셀들의 복수의 열을 통해 연장되는 상기 공통 레일들의 복수의 열은 상기 제4 복수의 핑거 전극의 일부와 전기적으로 결합되는, 커패시터 구조체.
  18. 제17항에 있어서, 각각의 단위 셀은 상기 제3 및 제4 복수의 핑거 전극의 홀수 개의 총 핑거 전극들을 포함하고, 상기 홀수 개의 총 핑거 전극들은 2개의 외부 핑거 전극을 포함하고, 상기 외부 핑거 전극들은 상기 플로팅 노드에 결합되지 않는, 커패시터 구조체.
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