CN101123250B - 具有高性能及高密度设计的布局架构 - Google Patents

Abstract

本发明是有关于一种具有高性能及高密度设计的布局架构，用于一标准单元集成电路。此布局架构包括基板、第一导体、第二导体、第三导体、第四导体、第一元件区、第二元件区、第三元件区、第四元件区。第一元件区配置于基底并邻近第一导体。第二元件区配置于基底并邻近该第一元件区，且位于第二导体下方。第三元件区配置于基底并邻近第二元件区，且位于第三导体下方。第四元件区配置于基底并位于第三元件区与第四导体之间。

Description

具有高性能及高密度设计的布局架构 

技术领域

本发明是有关于一种布局架构，且特别是有关于一种具有高性能及高密度设计的布局架构。 

背景技术

图1为现有标准单元(standard cell)的布局架构图。现有标准单元C1～C4位于导体T1及导体T2之间，并可分别执行例如放大器、加法器、乘法器、反相器等不同的功能。于是，标准单元C1～C4随着功能的复杂度而配置不同的宽度W1～W4。在图1中，宽度W4大于宽度W2，所以，在相同高度H1下，标准单元C4的布局面积大于标准单元C2的布局面积。因此，标准单元C4适合作为设计较复杂的电路或驱动电流较大的电路的布局架构，而标准单元C2适合作为设计较简单的电路或驱动电流较小的电路的布局架构。 

图2A为例举现有逻辑元件单元的电路方块图。图2B为图2A的现有逻辑元件单元的布局图。首先，请参考图2A，图2A的逻辑元件单元包括预驱动器20及驱动器21，用于输出一逻辑运算信号。预驱动器20的及闸G 1、G2将输入信号进行逻辑运算后输入至反或闸G3，而反或闸G3进行运算后，再经由驱动器21的缓冲器B1输出。 

在图2B执行图2A的预驱动器20的布局中，导体201、204分别具有电源电压VCC及接地电压GND。导体201及导体204分别连接至P型金属氧化物半导体(metal oxide semi conductor，以下简称MOS)区202及N型MOS区203。在导体201及导体204之间形成一方形布局以达成预驱动器20的功能。驱动器21包括P型MOS区212、N型MOS区213及导体201、204。驱动器21与预驱动器20的不同点在于，由于驱动器21需提供较大的电流所以驱动器21的P型MOS区212及N型MOS区213需要较大的布局面积。但在导体201至导体204之间的同一高度下，驱动器21的布局宽度需大于预驱动器20的布局宽度，而造成整体布局宽度过宽。若藉由增加导体201及204之间的高度来增加布局面积，虽然驱动器21的布局宽度虽可大幅减少，但同样被配置于导体201及204之间的其他标准单元(例如预驱动器20)却会因此增加面积。但由于预驱动器20为小电流结构，所需元件面积较少，因此面积无法做最有效的利用造成预驱动器20的布局面积的浪费。 

图3为美国专利公告第US 6,838,713号揭示用于逻辑单元的布局架构的布局图。请参照图3，此现有技术可解决图1的现有驱动器21需要较大布局宽度的问题。驱动器32的P型MOS区322位于导体302的下方，于是驱动器32在导体301、303的高度皆可执行元件布局，而预驱动器31位于301、302间则拥有较低的高度。此设计可避免预驱动器31的布局面积浪费。但是此布局架构最大缺点有别于P型MOS区322的整块面积形式，N型MOS区321、323的面积采分离形式，此分离形式造成部分电路无法共用而需重复设计，使得复杂度增加并容易造成部分布局面积浪费。且连接线过长，造成绕线难度增加。

发明内容

本发明的目的就是在提供一种具有高性能及高密度设计的布局架构，元件区完整且具对称性，可大幅节省布局面积及达成高密度架构。再者，此布局架构可以有效率地使用布局面积并满足高性能设计的需求。 

本发明的再一目的是提供一种具有高性能及高密度设计的布局架构，可节省布局面积、增加设计弹性、达成高密度架构、执行高性能设计及增强驱动能力。 

本发明提出一种标准单元的布局架构，用于一集成电路。布局架构包括基底、第一导体、第二导体、第三导体、第四导体、第一元件区、第二元件区、第三元件区、第四元件区。第一导体、第二导体、第三导体、第四导体配置于基底上，用以传输第一电压、第二电压、第三电压、第四电压。第一元件区配置于基底并邻近第一导体，第二元件区配置于基底并邻近第一元件区，且位于第二导体下方。第三元件区配置于基底并邻近第二元件区，且位于第三导体下方。第四元件区，配置于基底并位于第三元件区与第四导体之间；其中所述第一、第二、第三与第四导体相互平行，该第一元件区配置于该第一导体与该第二元件区之间，该第二元件区配置于该第一元件区与该第三元件区之间，该第三元件区配置于该第二元件区与该第四元件区之间。 

本发明再提出一种具有高性能及高密度设计的布局架构，用于一标准单元集成电路，布局架构包括基底、第一布局区、第二布局区。第一布局区包括第一导体、第二导体、第三导体、第四导体、第一元件区、第二元件区、第三元件区、第四元件区。第一导体、第二导体、第三导体、第四导体配置于基底上，用以传输第一电压、第二电压、第三电压、第四电压。第一元件区配置于基底并邻近该第一导体。第二元件区配置于基底并邻近第一元件区，且位于第二导体下方。第三元件区配置于基底并邻近第二元件区，且位于第三导体下方。第四元件区，配置于该基底并位于第三元件区与第四导体之间。 

第二布局区与第一布局区相接，包括第五导体、第六导体、第五元件区、第六元件区。第五导体及第六导体配置于基底上，用以传输第五电压及第六电压；第五元件区配置于基底并邻近第五导体，第六元件区配置于基底并位于该第五元件区与第六导体之间；其中所述第一、第二、第三与第四导体相互平行，该第一元件区配置于该第一导体与该第二元件区之间， 该第二元件区配置于该第一元件区与该第三元件区之间，该第三元件区配置于该第二元件区与该第四元件区之间。 

本发明因采用将两导体分别置于两元件区之上的架构，不但利用两导体下的面积执行布局，同时在两导体下具有两完整的大面积来进行元件布局且具对称性，并可使用有效率的设计而达成高密度架构，且使用大范围布局以执行高性能设计及增强驱动能力。 

为让本发明的上述和其他目的、特征和优点能更明显易懂，下文特举较佳实施例，并配合所附图式，作详细说明如下。 

附图说明

图1为现有布局架构的分布图。 

图2A为现有一逻辑元件单元的电路方块图。 

图2B为图2A的现有逻辑元件单元的布局图。 

图3为现有的用于逻辑单元的布局架构的布局图。 

图4为本发明实施例的具有高性能及高密度布局架构400的布局图。 

图5为本发明另一实施例的具有高性能及高密度布局架构500的布局图。 

图6为本发明实施例第一布局区与第二布局区的位置分布图。 

图7为本发明实施例含布局架构500的驱动单元的布局图。 

20、31：预驱动器 

51、611、621、631、641、651、661：第一布局区 

21、32：驱动器 

52、612、622、632、642、652、662：第二布局区 

202、203、212、213、321、322、323、402、403、405、407、512、513、522、523、525、527：元件区 

400、500、61～66、500、701～708、C1～C4：布局架构 

B1：缓冲器 

G1、G2、G3：逻辑闸 

T1、T2、201、204、301、302、303、401、404、406、408、511、514、521、524、526、528：导体 

H1：高度 

W1～W4：宽度 

具体实施方式

图4为本发明实施例的具有高性能及高密度布局架构400的布局图。标准单元400包括一基底(未图示)，而在基底上设置导体401、404、406、408及元件区402、403、405、407。导体401、406具电压VCC，导体404、408具电压GND。 

元件区402配置多个P型金属氧化物半导体(metal oxidesemiconductor，以下简称MOS)晶体管，元件区402连接导体401来获得电压VCC，元件区402并连接元件区403。元件区403配置多个N型MOS晶体管，元件区403连接元件区402及元件区405，而元件区403位于导体404下方。元件区403可藉由连接导体404来得到电压GND。元件区405配置多个P型MOS晶体管，元件区405连接元件区403及元件区407，而元件区405位于导体406下方。元件区405可藉由连接导体406来得到电压VCC。元件区407配置多个N型MOS晶体管，元件区407连接至导体408来获得电压GND，元件区407并连接至元件区405。 

本实施例的标准单元400，由于元件区402及元件区405为P型MOS区，元件区403及元件区407为N型MOS区。N型MOS元件区403、P型MOS元件区405为导体404、406下的两大对称完整元件区，由于此完整性及对称性，可减少连接线长度达到布局高密度，同时元件区403、405位于导体404及导体406的下方，可使布局面积不因导体404、406的存在而必须相互间隔中断，并由于可利用的布局面积增加，使得各元件区的布局面积可增加，于是可达到高性能的设计。本实施例可用在一逻辑单元的布局设计。 

本发明实施例利用两完整大元件区置于两导体之下，可满足例如N型MOS、P型MOS布局的对称性，同时两导体下的面积可用以布局，于是可减少布局面积的浪费。 

图5为本发明另一实施例的具有高性能及高密度标准单元500的布局架构图。标准单元500包括一基底(未图示)，而在基底上设置第一布局区51及第二布局区52。第一布局区51包括导体511、元件区512、元件区513、导体514。导体511具电压VCC，导体514具电压GND。 

元件区512，配置多个P型MOS晶体管，元件区512连接至导体511来获得电压VCC。元件区513配置多个N型MOS晶体管，元件区513连接至导体514来获得电压GND，元件区513并连接至元件区512。第二布局区52包括导体521、524、526、528及主动元件区522、523、525、527，第二布局区52的布局与图4的布局架构400相同。 

本实施例的第一布局区51将输入信号进行前置逻辑运算后，经由第二布局区52输出，由于第一布局区51以较小面积处理小电流信号或简单逻辑运算，第二布局区52以较大面积处理大电流信号或复杂逻辑运算，L型布局架构可适应第一布局区51及第二布局区52的不同面积需求，且第二布局区52的元件区524、526位于两导体之下，可利用两导体下的面积布局且具完整性，因此可拥有较佳的布局面积及高密度，以达到高性能的效果。 

图6为本发明实施例第一布局区与第二布局区的位置分布图。第一布局区及第二布局区不限于图5实施例的L型构造，可为第一布局区的任一面与第二布局区的任一面连接的架构。在图6的布局架构61～66中，第一布局区611、621、631、641、651、661输入信号至第二布局区612、622、632、642、652、662，第一布局区与第二布局区的位置关系，可增加电路设计的弹性。 

本发明实施例采第一布局区及第二布局区组合的布局架构，第二布局区为第一布局区的三倍高度，第一布局区位置相接于第二布局区。第二布局区由于两元件区位于两导体之下，可利用导体下的面积形成两完整大元件区，因而节省布局面积。 

图7为本发明实施例含标准单元500的布局图。驱动单元包括标准单元701～708、500，标准单元500因其大面积布局架构可设计为执行高驱动功能例如大电流设计，而标准单元701～708则执行一般驱动功能例如小电流设计。 

综上所述，在本发明的具有高性能及高密度设计的布局架构，由于采将两导体分别置于两主动元件区并以对称性布局的架构，不但可拥有完整的两大主动元件区，利于达成高密度架构。再者，更可将阱接触点移至邻近布局区以节省接触点的面积，于是可大幅节省面积，因而可使用大范围布局以执行高性能设计及增强驱动能力。 

以上所述，仅是本发明的较佳实施例而已，并非对本发明作任何形式上的限制，虽然本发明已以较佳实施例揭露如上，然而并非用以限定本发明，任何熟悉本专业的技术人员，在不脱离本发明技术方案范围内，当可利用上述揭示的技术内容作出些许更动或修饰为等同变化的等效实施例，但凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化与修饰，均仍属于本发明技术方案的范围内。 

Claims (14)

1.一种标准单元的布局架构，用于一集成电路，其特征在于其包括：

一基底；

一第一导体，配置于该基底上，用以传输第一电压；

一第二导体，配置于该基底上，用以传输第二电压；

一第三导体，配置于该基底上，用以传输第三电压；

一第四导体，配置于该基底上，用以传输第四电压；

一第一元件区，配置于该基底并邻近该第一导体；

一第二元件区，配置于该基底并邻近该第一元件区，且位于该第二导体下方；

一第三元件区，配置于该基底并邻近该第二元件区，且位于该第三导体下方；以及

一第四元件区，配置于该基底并位于该第三元件区与该第四导体之间；

其中所述第一、第二、第三与第四导体相互平行，该第一元件区配置于该第一导体与该第二元件区之间，该第二元件区配置于该第一元件区与该第三元件区之间，该第三元件区配置于该第二元件区与该第四元件区之间。

2.根据权利要求1所述的标准单元的布局架构，其特征在于其中所述的第二元件区藉由电性连接该第二导体以获得该第二电压。

3.根据权利要求1所述的标准单元的布局架构，其特征在于其中所述的第三元件区藉由电性连接该些第三导体以获得该第三电压。

4.根据权利要求1所述的标准单元的布局架构，其特征在于其中所述的第一电压及该第三电压为电源电压。

5.根据权利要求1所述的标准单元的布局架构，其特征在于其中所述的第二电压及该第四电压为接地电压。

6.根据权利要求1所述的标准单元的布局架构，其特征在于其中所述的第一元件区及该第三元件区皆为P型MOS(metal oxide semiconductor，金属氧化物半导体)晶体管区。

7.根据权利要求1所述的标准单元的布局架构，其特征在于其中所述的第二元件区及该第四元件区皆为N型MOS晶体管区。

8.一种标准单元的布局架构，用于一集成电路，其特征在于其包括：

一基底；

一第一布局区，包括：

一第一导体，配置于该基底上，用以传输第一电压；

一第二导体，配置于该基底上，用以传输第二电压；

一第三导体，配置于该基底上，用以传输第三电压；

一第四导体，配置于该基底上，用以传输第四电压；

一第一元件区，配置于该基底并邻近该第一导体；

一第二元件区，配置于该基底并邻近该第一元件区，且位于该第二导体下方；

一第三元件区，配置于该基底并邻近该第二元件区，且位于该第三导体下方；及

一第四元件区，配置于该基底并位于该第三元件区与该第四导体之间；以及

一第二布局区，与第一布局区相接，包括：

一第五导体，配置于该基底上，用以传输第五电压；

一第六导体，配置于该基底上，用以传输第六电压；

一第五元件区，配置于该基底并邻近该第五导体；及

一第六元件区，配置于该基底并位于该第五元件区与该第六导体之间；

其中所述第一、第二、第三与第四导体相互平行，该第一元件区配置于该第一导体与该第二元件区之间，该第二元件区配置于该第一元件区与该第三元件区之间，该第三元件区配置于该第二元件区与该第四元件区之间。

9.根据权利要求8所述的标准单元的布局架构，其特征在于其中所述的第二元件区藉由电性连接该第二导体以获得该第二电压。

10.根据权利要求8所述的标准单元的布局架构，其特征在于其中所述的第三元件区藉由电性连接该些第三导体以获得该第三电压。

11.根据权利要求8所述的标准单元的布局架构，其特征在于其中所述的第一电压、该第三电压及第五电压为电源电压。

12.根据权利要求8所述的标准单元的布局架构，其特征在于其中所述的第二电压、该第四电压及第六电压为接地电压。

13.根据权利要求8所述的标准单元的布局架构，其特征在于其中所述的第一元件区、该第三元件区及该第五元件区皆为P型MOS(metal oxidesemiconductor，金属氧化物半导体)晶体管区。

14.根据权利要求8所述的标准单元的布局架构，其特征在于其中所述的第二元件区、该第四元件区及该第六元件区皆为N型MOS晶体管区。

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