CN100356561C - 低阻抗集成电路的电源/地结构 - Google Patents

低阻抗集成电路的电源/地结构 Download PDF

Info

Publication number
CN100356561C
CN100356561C CNB038225662A CN03822566A CN100356561C CN 100356561 C CN100356561 C CN 100356561C CN B038225662 A CNB038225662 A CN B038225662A CN 03822566 A CN03822566 A CN 03822566A CN 100356561 C CN100356561 C CN 100356561C
Authority
CN
China
Prior art keywords
extension
ground
power
ground end
integrated circuit
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
CNB038225662A
Other languages
English (en)
Other versions
CN1685506A (zh
Inventor
钟东
法赞·亚哈伊－莫耶德
戴维·费加罗
克里斯·鲍德温
何江基
李元良
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Intel Corp
Original Assignee
Intel Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Intel Corp filed Critical Intel Corp
Publication of CN1685506A publication Critical patent/CN1685506A/zh
Application granted granted Critical
Publication of CN100356561C publication Critical patent/CN100356561C/zh
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49838—Geometry or layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/50—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor for integrated circuit devices, e.g. power bus, number of leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/3011—Impedance

Landscapes

  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Geometry (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Lead Frames For Integrated Circuits (AREA)
  • Structure Of Printed Boards (AREA)

Abstract

一种集成电路，所述集成电路包括全都安装在衬底上的管芯、电源端和地端。所述电源端包括主体和从主体突出的第一延伸部分，所述地端包括主体和从主体突出的第二延伸部分。所述地端上的第二延伸部分与所述电源端上的第一延伸部分相邻，以抵消由于通过所述电源端向所述管芯提供电流而产生的电感。

Description

低阻抗集成电路的电源/地结构
技术领域
本发明涉及包括向管芯(die)供电的低阻抗电流路径在内的集成电路，更具体地说，涉及一种具有互锁(interlocking)电源/地结构(power/ground configuration)的集成电路。
背景技术
集成电路中的电流路径必须能够应付日益增大的电流水平，该电流被用来向处理器和专用集成电路(ASIC)一类的器件供电。处理器需要更多的功率，以便运行在多个吉赫兹(multiple-gigahertz)的频率上，并且同时执行很多种逻辑和存储器操作。沿电流路径的电阻在更高的电流水平上通常会产生足以损坏处理器的热量。
更高的电流也会在通往处理器的电流路径上产生更高的电感。更高的电感可增大电流路径中的阻抗，直到高阻抗使被发送到处理器的信号衰减。
电流一般都通过多根引脚被提供给处理器。处理由于提供高电流而引起的多种问题的一种方式就是增加更多的引脚，因为更多数量的引脚将具有更大的累积横截面积，这导致了更低的电阻。
增加引脚的缺点包括成本提高以及使用了集成电路上的宝贵空间。此外，当增加了引脚后，与处理器中更活跃的区域内的引脚的电阻相比，它们可能并不具有大大降低的电阻。因此，额外的引脚对于减小通过集成电路的某些区域的电流可能没有什么效果。
需要一种包括低阻抗电流路径的集成电路，所述电流路径与现有的引脚并行，使得某些电流通过低阻抗并行路径而非所述引脚来传递。减小通过所述引脚的电流量降低了在管芯运行期间由这些引脚产生的热量。
附图说明
图1是包括互锁电源/地结构的集成电路的仰视图。
图2是图1所示的集成电路的侧视图。
图3是图示了包含在集成电路中的另一种形式的电源端和地端的仰视图。
图4是图示了类似于图3的另一种形式的电源端和地端的仰视图。
图5是一个电子系统的框图，所述电子系统结合了至少一个包括互锁电源/地结构的集成电路。
具体实施方式
下面参考附图进行详细描述。在每幅附图中，相似的标号用于描述基本相似的组件。可以使用其他实施方案，以及做出结构、逻辑和电气上的改变。这里所描述的集成电路可以以多种姿态和方向被制造、使用或运输。
集成电路包括管芯(例如处理器)以及用于向处理器供电的低阻抗电流路径。集成电路包括相对较大横截面积的电源端和地端，用于为DC电流提供低电阻路径。电源端和地端的所述结构增大了电源电流和地电流之间的耦合，以减小与通过电源端向处理器提供AC电流相关联的电感。当电源端和地端与引脚结合起来使用时，它们形成了一条并行的低阻抗电源传递路径，该路径减少了通过更高电阻引脚的电流流动。
图1和图2图示了集成电路10，所述集成电路10包括安装在衬底(substrate)12上的管芯11。集成电路10还包括第一电源端14A和第一地端24A，它们被安置在衬底12上与管芯11相反的一侧。第一地端24A位于第一电源端14A和第二电源端14B之间。第二电源端14B位于第一地端24A和第二地端24B之间。第一和第二电源端14A、14B以及第一和第二地端24A、24B沿着衬底12的边缘18设置。
集成电路10还包括第三地端24C，它与第三电源端14C相互分隔。第三电源端14C位于第三地端24C和第四地端24D之间。第四地端24D位于第三电源端14C和第四电源端14D之间。第三和第四电源端14C、14D以及第三和第四地端24C、24D沿着衬底12的对立边缘19设置。每个电源端14A-D和每个地端24A-D都在衬底12的一侧13B上，而管芯11则位于衬底12的相反侧13A上。
在其他实施方案中，电源端和地端可以(i)仅沿着衬底12的一条边缘延伸；(ii)沿着衬底12的每一条边缘延伸；以及(iii)远离衬底12的任何一边设置。此外，电源端和地端的数量也可以不同，只要存在至少一个电源端和一个地端。
每个电源端14A-D都包括主体15和从主体15突出的延伸部分16。每个地端24A-D都包括主体25和从主体25突出的延伸部分26。每个电源端14A-D的延伸部分16都与地端24A-D至少之一上的至少一个延伸部分26相邻。此外，每个地端24A-D上的延伸部分26都与电源端14A-D至少之一上的至少一个延伸部分16相邻。在一个示例性的实施方案中，电源端14A-D上的每个延伸部分16都与地端24A-D之一上的至少一个主体25相邻，而地端24A-D上的每个延伸部分26都与电源端14A-D之一上的至少一个主体15相邻。
应当注意的是，在其他实施方案中，电源端和地端上的延伸部分的排列和数量可以不同。然而，在相邻电源端和地端之间发生更多混合(intermingling)的结构中，在相反方向上传送电流通过电源端和地端而产生的电感将会相互抵消。由于端设计将会抵消每个端中的电感，因此具有混合延伸部分的多个端形成了一条低阻抗的电流路径。
图3图示了包括不同数量延伸部分的相邻电源端和地端的示例性结构。电源端34与地端44相邻。电源端34包括主体35和从主体35突出的延伸部分36。地端44包括主体45和从主体45突出的延伸部分46。电源端34上的延伸部分36与地端44上的延伸部分46相邻。在一个示例性的实施方案中，电源端34上的延伸部分36与地端44上的主体45非常靠近，而地端44上的延伸部分46与电源端34上的主体35非常靠近。
图4图示了相邻电源端和地端的另一种示例性结构。所述电源端和地端包括具有不同几何形状的延伸部分。电源端54与地端64相邻。电源端54包括主体55和从主体55突出的两个延伸部分56。地端64包括主体65和从主体65突出的延伸部分66。地端64上的延伸部分66在电源端54上的延伸部分56之间突出。
图1-4图示了在一些实施方案中，电源端和地端互锁在一起。这里，互锁是指电源端包括主体和从主体突出的延伸部分，而地端包括主体和从主体突出的延伸部分，使得地端上的延伸部分与电源端上的延伸部分相邻。
参考图1和图2，集成电路10可以包括可向管芯11提供I/O信号的一根或多根引脚27。在可替换的实施方案中，电压源28(见图2)与引脚27中一些或全部引脚相连以向管芯11供电。引脚27最优地位于管芯11的正下方，以最小化引脚27和管芯11之间的距离。电压源28还可以与电源端14A-D和地端24A-D相连。根据引脚27的数量，电源端14A-D和地端24A-D具有比引脚27大得多的累积横截面积。与引脚27相比，电源端14A-D和地端24A-D的更大横截面积向管芯11提供了更低电阻的电流路径，特别是对于DC电流而言。在一种示例性的实施方案中，电源端和地端的横截面积远大于引脚27的横截面积。
电源端和地端的混合降低了这些端内的电感，导致包括了这些端的电流路径更易于接收AC电流。穿过电源端和地端的、具有相对较低电阻和电感的电流路径形成了一条用于向管芯11传递电源的低阻抗并行路径。在集成电路10的运行期间，大部分电流是通过由电源端和地端14A-D、24A-D提供的低阻抗路径而提供的。
管芯一般是由半导体材料制成的，它是从经过集成处理后的晶片(wafer)中分离出来的。晶片可以由半导体材料、非半导体材料、以及半导体和非半导体材料的组合制成。
集成电路10适于与任何传统的插接口一起使用，所述插接口用于将集成电路10连接到另一个衬底或某种其他电子器件，例如主板。在一些实施方案中，插接口包括在设计上与集成电路10上的电源端和地端类似的电源端和地端，以便获得类似的低阻抗利益。通过基于可用的空间和具体的电气状况来确定适当的组件，从而选择插接口。
图5是一个电子系统70的框图，所述电子系统结合了至少一个诸如图1和图2所示的集成电路10的电子部件。电子系统70可以是一个计算机系统，它包括用于电耦合电子系统70的各种组件的系统总线72。系统总线72可以是单个总线或者多个总线的任意组合。电子系统70可以包括用于向集成电路10供电的电压源73。在一些实施方案中，电压源73通过总线72向集成电路10提供电流。
集成电路10电耦合到系统总线72，并且可以包括任何电路或电路组合。在一种实施方案中，集成电路10包括任意类型的处理器76。这里，处理器是指任意类型的电路，例如但不限于微处理器、微控制器、图形处理器或数字信号处理器。
可包括在集成电路10中的其他类型的电路是定制电路或专用集成电路，例如使用在无线设备中的通信电路77，所述无线设备例如包括蜂窝电话、寻呼机、便携式计算机、双向无线电以及类似的电子系统。
电子系统70还可以包括外部存储器80，该外部存储器80又可以包括一个或多个适于特定应用的存储器元件，例如随机访问存储器(RAM)形式的主存储器82、一个或多个硬盘驱动器84、和/或一个或多个处理可移除介质86的驱动器，所述可移除介质86例如包括磁盘、压缩盘(CD)和数字视频盘(DVD)。
电子系统70还可以包括显示设备88、扬声器89和控制器90，所述控制器90例如包括键盘、鼠标、跟踪球、游戏控制器、麦克风、语音识别设备、或者向电子系统70输入信息的任何其他设备。
正如这里所示的那样，集成电路10可以在多种不同的实施方案中实现，包括电子封装件、电子系统、计算机系统、制造集成电路的一种或多种方法、以及制造包括集成电路在内的电子部件的一种或多种方法。可以对多种元件、材料、几何形状、尺寸和操作序列进行改变，以适于特定的封装要求。
图1-5仅仅是示意性的，并不是按比例绘制的。其中某些部分可能被夸大了，特别是电源端和地端部分，而其他部分则可能被最小化。
上述集成电路为由大电流供电的集成电路提供了解决方案。互锁电源/地结构为设计者提供了用于开发包括大功率处理器在内的集成电路的多种选择。根据以上描述，本领域的技术人员将会清楚很多其他实施方案。

Claims (17)

1.一种集成电路，包括：
衬底；
安装在所述衬底上的管芯；
安装在所述衬底上并且与所述管芯电连接的第一电源端，所述第一电源端包括第一电源端主体和从所述第一电源端主体突出的第一延伸部分；以及
安装在所述衬底上并且与所述管芯电连接的第一地端，所述第一地端包括第一地端主体和从所述第一地端主体突出的第二延伸部分，所述第一地端上的所述第二延伸部分与所述第一电源端上的所述第一延伸部分相邻，
所述第一电源端和所述第一地端位于所述衬底的一侧，并且所述管芯位于所述衬底的相反侧。
2.如权利要求1所述的集成电路，还包括电连接到所述管芯并安装到所述衬底上与所述第一电源端和所述第一地端相同一侧的至少一个输入/输出引脚。
3.如权利要求1所述的集成电路，其中，所述第一电源端包括第一横截面积，并且所述至少一个输入/输出引脚包括小于所述第一横截面积的第二横截面积。
4.如权利要求1所述的集成电路，还包括第二电源端，所述第二电源端包括第二电源端主体和从所述第二电源端主体突出的第三延伸部分，所述第二电源端上的所述第三延伸部分与从所述第一地端主体突出的第四延伸部分相邻。
5.如权利要求4所述的集成电路，还包括第二地端，所述第二地端包括第二地端主体和从所述第二地端主体突出的第五延伸部分，所述第二地端上的所述第五延伸部分与从所述第二电源端主体突出的第六延伸部分相邻，以抵消由于通过所述第二电源端向所述管芯提供电流而产生的电感。
6.如权利要求1所述的集成电路，其中，所述第一电源端上的所述第一延伸部分与所述第一地端主体相邻。
7.如权利要求6所述的集成电路，其中，所述第一地端上的所述第二延伸部分与所述第一电源端主体相邻。
8.如权利要求1所述的集成电路，其中，所述第一电源端包括从所述第一电源端主体突出的第三延伸部分，所述第一地端上的所述第二延伸部分在所述第一电源端上的所述第一和第三延伸部分之间突出。
9.如权利要求8所述的集成电路，其中，所述第一地端包括从所述第一地端主体突出的第四延伸部分，所述第一电源端上的所述第一和第三延伸部分之一在所述第一地端上的所述第二和第四延伸部分之间突出。
10.如权利要求1所述的集成电路，其中，所述第一地端包括从所述第一地端主体突出的第三延伸部分，所述第一电源端上的所述第一延伸部分在所述第一地端上的所述第二和第三延伸部分之间突出。
11.如权利要求1所述的集成电路，还包括第二电源端和第二地端，所述第二电源端位于所述第一地端和所述第二地端之间，并且所述第一地端位于所述第一电源端和所述第二电源端之间。
12.如权利要求11所述的集成电路，其中，所述第一和第二电源端以及所述第一和第二地端沿着所述衬底的一个边缘。
13.如权利要求12所述的集成电路，还包括沿所述衬底的对立边缘设置的第三和第四电源端以及第三和第四地端，所述第三电源端位于所述第三地端和所述第四地端之间，并且所述第四地端位于所述第三电源端和所述第四电源端之间。
14.一种计算机系统，包括：
总线；
耦合于所述总线的存储器；
包括衬底和管芯的集成电路，第一电源端和第一地端每一个都安装在所述衬底上，所述管芯电连接到所述总线，其中所述第一电源端和所述第一地端位于所述衬底的一侧，并且所述管芯位于所述衬底的相反侧，所述第一电源端包括第一电源端主体和从所述第一电源端主体突出的第一延伸部分，并且所述第一地端包括第一地端主体和从所述第一地端主体突出的第二延伸部分，所述第一地端上的所述第二延伸部分与所述第一电源端上的所述第一延伸部分相邻，以抵消由于通过所述第一电源端向所述管芯提供电流而产生的电感；以及
向所述集成电路供电的电压源。
15.如权利要求14所述的计算机系统，还包括电连接到所述管芯并且安装到所述衬底与所述第一电源端和所述第一地端相同一侧的至少一个输入/输出引脚。
16.一种集成电路，包括：
衬底；
安装在所述衬底上的管芯；
安装在所述衬底上并且与所述管芯电连接的第一电源端，所述第一电源端包括第一电源端主体和从所述第一电源端主体突出的第一和第二延伸部分；
安装在所述衬底上并且与所述管芯电连接的第一地端，所述第一地端与所述第一电源端互锁；和
电连接到所述管芯并且安装到所述衬底的至少一个输入/输出引脚，所述第一电源端包括第一横截面积，并且所述输入/输出引脚包括小于所述第一横截面积的第二横截面积，
其中，所述第一电源端和所述第一地端位于所述衬底的一侧，并且所述管芯位于所述衬底的相反侧。
17.如权利要求16所述的集成电路，还包括第二电源端和第二地端，所述第二电源端位于所述第一和第二地端之间，并且所述第一地端位于所述第一和第二电源端之间。
CNB038225662A 2002-07-31 2003-07-25 低阻抗集成电路的电源/地结构 Expired - Lifetime CN100356561C (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US10/209,847 US6784532B2 (en) 2002-07-31 2002-07-31 Power/ground configuration for low impedance integrated circuit
US10/209,847 2002-07-31

Publications (2)

Publication Number Publication Date
CN1685506A CN1685506A (zh) 2005-10-19
CN100356561C true CN100356561C (zh) 2007-12-19

Family

ID=31187158

Family Applications (1)

Application Number Title Priority Date Filing Date
CNB038225662A Expired - Lifetime CN100356561C (zh) 2002-07-31 2003-07-25 低阻抗集成电路的电源/地结构

Country Status (10)

Country Link
US (1) US6784532B2 (zh)
KR (1) KR100715737B1 (zh)
CN (1) CN100356561C (zh)
AU (1) AU2003263817A1 (zh)
DE (2) DE10397026B3 (zh)
GB (1) GB2407208B (zh)
HK (1) HK1073175A1 (zh)
MY (1) MY134750A (zh)
TW (1) TWI294170B (zh)
WO (1) WO2004012261A2 (zh)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6784532B2 (en) * 2002-07-31 2004-08-31 Intel Corporation Power/ground configuration for low impedance integrated circuit
US7110263B2 (en) * 2004-03-09 2006-09-19 Intel Corporation Reference slots for signal traces
TWM413300U (en) * 2011-01-10 2011-10-01 Chunghwa Picture Tubes Ltd Circuit board
US8718550B2 (en) * 2011-09-28 2014-05-06 Broadcom Corporation Interposer package structure for wireless communication element, thermal enhancement, and EMI shielding
US9105635B2 (en) * 2013-03-13 2015-08-11 Intel Corporation Stubby pads for channel cross-talk reduction
JP6509896B2 (ja) * 2014-11-04 2019-05-08 イーグル工業株式会社 メカニカルシール装置
US10784199B2 (en) * 2019-02-20 2020-09-22 Micron Technology, Inc. Component inter-digitated VIAS and leads

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6274925B1 (en) * 1999-07-21 2001-08-14 Conexant Systems, Inc. Low inductance top metal layer design
US6326678B1 (en) * 1993-09-03 2001-12-04 Asat, Limited Molded plastic package with heat sink and enhanced electrical performance
US6424032B1 (en) * 1999-12-07 2002-07-23 Fujitsu Limited Semiconductor device having a power supply ring and a ground ring

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE3937183A1 (de) * 1989-07-22 1991-01-24 Bosch Gmbh Robert Verfahren zu stoerstrahlungsdaempfung an leiterplatten
US5983089A (en) * 1994-09-26 1999-11-09 Endgate Corporation Slotline-mounted flip chip
JP2003008028A (ja) * 2001-06-27 2003-01-10 Seiko Epson Corp 半導体装置
US6784532B2 (en) * 2002-07-31 2004-08-31 Intel Corporation Power/ground configuration for low impedance integrated circuit

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6326678B1 (en) * 1993-09-03 2001-12-04 Asat, Limited Molded plastic package with heat sink and enhanced electrical performance
US6274925B1 (en) * 1999-07-21 2001-08-14 Conexant Systems, Inc. Low inductance top metal layer design
US6424032B1 (en) * 1999-12-07 2002-07-23 Fujitsu Limited Semiconductor device having a power supply ring and a ground ring

Also Published As

Publication number Publication date
DE10392992B4 (de) 2017-03-02
GB0501086D0 (en) 2005-02-23
US6784532B2 (en) 2004-08-31
WO2004012261A2 (en) 2004-02-05
AU2003263817A1 (en) 2004-02-16
AU2003263817A8 (en) 2004-02-16
WO2004012261A3 (en) 2004-10-14
DE10397026B3 (de) 2019-10-10
TWI294170B (en) 2008-03-01
HK1073175A1 (en) 2005-09-23
MY134750A (en) 2007-12-31
KR100715737B1 (ko) 2007-05-09
KR20050032580A (ko) 2005-04-07
CN1685506A (zh) 2005-10-19
GB2407208B (en) 2005-12-07
DE10392992T5 (de) 2005-07-21
GB2407208A (en) 2005-04-20
TW200405532A (en) 2004-04-01
US20040021215A1 (en) 2004-02-05

Similar Documents

Publication Publication Date Title
US11728294B2 (en) Capacitor die embedded in package substrate for providing capacitance to surface mounted die
US20050200338A1 (en) Fully integrated DC-to-DC regulator utilizing on-chip inductors with high frequency magnetic materials
US7986532B2 (en) Split thin film capacitor for multiple voltages
CN1963600A (zh) 液晶显示面板
CN100550369C (zh) 具有用以实现全栅格插座的空隙的阵列电容器
US20200321034A1 (en) Routing for power signals including a redistribution layer
US20230411385A1 (en) Package with embedded capacitors
CN100356561C (zh) 低阻抗集成电路的电源/地结构
CN100442497C (zh) 具有叠层芯片的半导体器件
JP4068616B2 (ja) 半導体装置
CN109698185B (zh) 集成电路的配电网络
WO2002005076A2 (en) Powering ic chips using ac signals
CN101826864A (zh) 位准移位装置
US11810856B2 (en) Power mesh structure for integrated circuit
EP2372767B1 (en) Method for forming i/o clusters in integrated circuits and corresponding i/o clusters
CN111934684A (zh) 一种缓冲器、时钟网格电路和信号驱动方法
CN108111016A (zh) 功率模块
CN107801291B (zh) 静电放电保护装置及静电放电的保护方法
US7456652B2 (en) Apparatus for expressing circuit version identification information
CN217543321U (zh) 芯片版本识别电路及芯片
US20080128877A1 (en) Semiconductor device

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
CX01 Expiry of patent term
CX01 Expiry of patent term

Granted publication date: 20071219