CN100550369C - 具有用以实现全栅格插座的空隙的阵列电容器 - Google Patents

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Abstract

描述了一种用于与安装在IC封装上的集成电路(IC)一起使用的阵列电容器。该阵列电容器包括与多个第二导电层(202、204...)交错的多个第一导电层(201、203...)和把相邻导电层分开的多个介电层(211-220)。该阵列电容器进一步包括用于电连接第一导电层的多个第一导电通路(331、333...)和用于电连接第二导电层的多个第二导电通路(334、336...)。该阵列电容器设有被配置用于使IC封装(120)的管脚(135)能够穿过的开口(155、371、372、373)。

Description

具有用以实现全栅格插座的空隙的阵列电容器
技术领域
本发明的实施例涉及电容器和集成电路(IC)封装组件，更具体地说，涉及适于与安装在IC封装上的集成电路一起使用的阵列电容器。
背景技术
一般，在例如用于安装IC管芯的集成电路(IC)封装以及其它集成电路中，电压调节电路用于向半导体管芯提供功率。向IC管芯或芯片提供电压调节的一种方式是将电压调节模块(VRM)安装在例如计算机系统的印刷电路板(PCB)上。然而，VRM本身不能满足高速微电子器件(例如高性能处理器)的所有功率需求。特别地，VRM不能立即响应由管芯汲取的电流的突变，其可能产生无法接受的大的电压降低，通常称为电压下降。管芯上的这种电压降增加了管芯上晶体管的开关时间，这使得在管芯上制作的系统的性能退化。为了改善过多的电压下降，可以使用去耦电容器来帮助防止IC管芯中的电压电平降低。
分立的去耦电容器一般安装在IC管芯附近，并与向管芯提供功率的导体相连。对于处理器管芯来说，管芯可以安装在基板(例如IC封装)上，并且多个分立电容器可以沿着管芯和/或管芯下面的周边安装在基板上。这些电容器通过形成在基板上的焊盘(land)耦合到管芯处的电源连接上。这些电容器可用于存储能量以供管芯在非稳定状态周期或瞬时电流需求期间使用，或者用于处理管芯中出现的噪声问题。
与功率去耦相关的一种关注是从芯片(IC管芯)到电容器的路径中的电感。随着芯片变得更快，关键是保持这种电感很小以便处理高频噪声。为了最小化从芯片到电容器的路径中的有效电感，一般将电容器放置在管芯遮影下面的封装的后侧上。为了适应这些电容器，微处理器中使用的插座现今在中心具有空腔。
尽管封装上的电容器处理了高频噪声，但是它们不具有足够的电容来解决低频噪声。对低频噪声的主要贡献来自从VRM到芯片的路径中的电阻。这包括主板(MB)电阻、插座电阻和封装电阻。
发明内容
在本发明的一个方面，提供了一种电容器结构，包括：
多个第一导电层；
与第一导电层交错的多个第二导电层；
把相邻导电层分开的多个介电层；
用于电连接第一导电层的多个第一导电通路；
用于电连接第二导电层的多个第二导电通路；以及
其中在该电容器结构中形成开口以使集成电路封装的管脚能够穿过。
优选地，每个开口具有大于集成电路封装的每个管脚的直径的直径，以便在每个相应开口的边缘和每个相应管脚之间保持规定的距离。
优选地，所述开口被设置成与直接位于半导体管芯下面的集成电路封装的至少四个管脚相吻合。
优选地，所述电容器结构进一步包括：
与所述多个第一导电通路耦合的多个第一导电端子；和
与所述多个第二导电通路耦合的多个第二导电端子。
优选地，第一导电端子被配置成用于耦合到设置在集成电路封装中的接地面；以及
第二导电端子被配置用于耦合到设置在集成电路封装中的电源面。
在本发明的第二方面，提供了一种系统，包括：
与集成电路封装的第一侧耦合的集成电路；和
结合到所述集成电路下面的集成电路封装的第二侧的电容器，该电容器具有用于使集成电路封装的管脚能够穿过的开口。
优选地，所述开口被设置成与直接位于集成电路下面的集成电路封装的至少四个管脚相吻合。
优选地，所述电容器包括：
与集成电路中的第一节点耦合的多个第一导电层；
与第一导电层交错的多个第二导电层，该第二导电层与集成电路中的第二节点耦合；以及
使相邻导电层分开的多个介电层。
优选地，所述电容器进一步包括：
用于电连接第一导电层的多个第一导电通路；
用于电连接第二导电层的多个第二导电通路；
与该多个第一导电通路耦合的多个第一导电端子；以及
与该多个第二导电通路耦合的多个第二导电端子。
优选地，形成在电容器中的每个开口具有大于集成电路封装的每个管脚的直径的直径，以便在每个相应开口的边缘和每个相应管脚之间保持规定的距离。
优选地，所述系统，进一步包括：
用于容纳集成电路封装的管脚的插座。
优选地，所述插座是能够容纳位于集成电路封装的第二侧上的电源和接地管脚的全栅格插座，其中所述第二侧位于管芯遮影下面。
优选地，所述插座的形状被构造成适应结合到集成电路封装的电容器。
优选地，所述集成电路采用半导体管芯的形式。
在本发明的又一个方面，提供了一种方法，包括：
提供具有多个开口的电容器；
提供集成电路，其中所述集成电路被包括在集成电路封装内；
使集成电路封装的管脚穿过形成在电容器中的开口；
将电容器放置在集成电路封装的一侧上，其中所述一侧直接在集成电路下面；
把电容器电连接到集成电路封装。
优选地，所述方法，进一步包括：
使集成电路封装电连接到插座。
优选地，所述电容器包括：
多个第一导电层；
与第一导电层交错的多个第二导电层；以及
使相邻导电层分开的多个介电层。
优选地，把电容器电连接到集成电路封装包括：
把第一导电层电耦合到集成电路中的第一节点；以及
把第二导电层电耦合到集成电路中的第二节点。
附图说明
在附图的图中借助实例而不是借助限制来说明本发明，附图中类似的参考标记表示类似的元件。应当注意，对本公开的“一”或“一个”实施例的引用不一定是针对相同实施例的，并且这样的引用意指至少一个。
图1示出根据一个实施例的用于封装组件的阵列电容器的截面侧视图。
图2示出图1所示的封装组件100的一部分的放大侧视图。
图3示出根据一个实施例的阵列电容器的一部分的截面侧视图。
图4示出根据一个实施例的阵列电容器的内部结构的顶视平面图。
图5示出说明根据一个实施例将阵列电容器并入集成电路封装中的过程的流程图。
具体实施方式
在下面的描述中，阐述了具体细节。然而，应当理解，本发明的实施例可以不用这些具体细节来实施。另一方面，没有详细说明公知电路、结构和技术以避免模糊对本说明书的理解。
图1示出根据一个实施例的用于封装组件的阵列电容器的截面侧视图。该封装组件包括IC封装120所装有的集成电路(IC)110。集成电路110可以包含通过连接器115电连接到封装120的一个或多个电路。在一个实施例中，连接器115是凸点(焊球)型电极。这些电路可以用作预计负载，通过封装借助VRM向该负载提供功率。尽管这里未示出，但是可以设置在已知类型的VRM中的电压调节电源可以安装在诸如主板之类的印刷电路板(PCB)130上。
集成电路110可以是高速处理器，其可用在计算机、服务器或网络系统或其它中，并且可以是其它类型的电路。在一个实施例中，集成电路110可以是半导体管芯或者可以是一个或多个IC芯片的代表或包括高性能管芯或芯片的不同类型的电路的组合，但是不限于此。在所示实施例中，示出了IC管芯110，其具有安装在IC封装120的上表面上的凸点115(例如焊球)。或者，集成电路110可以是表面安装芯片，其中它的输入/输出端子使用用于将芯片连接到IC封装120的上表面处的焊接区的接合线连接到IC封装120上。尽管这里未示出，但是在认为必要时，嵌入式电容器可以并入集成电路110和/或IC封装120内。
封装组件100内还包括阵列电容器140。在一个实施例中，阵列电容器140被置于集成电路110下面的IC封装120的后侧上。在图1中，IC封装120与插座125耦合，插座125在PCB 130上。如图1所示，封装的管脚，包括穿过阵列电容器的管脚，插入插座中。在一个实施例中，插座125被配置用于容纳从管芯遮影下面的封装后侧延伸的电源和接地管脚。插座125的形状被构造成用以适应阵列电容器140。在一个实施例中，位于集成电路110下面的插座125的一部分是凹进去的以便为阵列电容器140留出空间。
在一个实施例中，通过使用不具有空腔的全栅格插座125以及在管芯遮影下面的封装后侧上增加电源和接地管脚135来降低插座和封装电阻。更具体地说，由于直接位于集成电路(例如半导体管芯)110下面的电源和接地管脚135被允许穿过阵列电容器140，因此这种配置能够实现通过阵列电容器的低电阻路径。
图2示出图1所示的封装组件100的一部分的放大侧视图。阵列电容器140的一部分在图2中示出，其具有用以使IC封装120的管脚135能够穿过的空隙或开口155。在一个实施例中，形成在阵列电容器140中的每个空隙或开口155的直径略大于IC封装120的每个管脚135的直径，以便在开口边缘和管脚之间保持规定的距离160。
在所示实施例中，该阵列电容器包括与多个第二导电层202、204、206、208和210交错的多个第一导电层201、203、205、207和209。介电层211～220使相邻导电层分开。第一导电层202、204、206、208和210被配置用于与电路中的第一节点耦合。在一个实施例中，第一节点是设置在IC封装120中的接地面230。第二导电层201、203、205、207和209被配置用于与电路中的第二节点耦合。在一个实施例中，第二节点是设置在IC封装120中的电源面235。电源面235向第二导电层提供正电势。在一个实施例中，接地面230和电源面235与集成电路110(例如半导体管芯)耦合以向该管芯中所包含的电路提供功率和接地。
在一个实施例中，阵列电容器140经由设置在阵列电容器140和封装120之间的凸点150(例如焊球)电耦合到封装120中的接地面230和电源面235。虽然所示阵列电容器140被示为具有十层201～210，但是应当注意，在一个实施例中层的数目可以大于十。在另一个实施例中，层的数目小于十。电容可以由极板的表面积和极板之间的距离来确定，通常表面积越大，极板之间的距离越小和/或介电常数越大，电容越大。
图3示出根据一个实施例的阵列电容器的一部分的截面侧视图。阵列电容器140包括具有顶表面310和底表面315的主体305。在一个实施例中，顶表面310和底表面315具有基本上是正方形和矩形的形状。应当注意，其它形状(例如圆形或椭圆形)可以与这里所描述的电容器一起使用。
阵列电容器140包括用以电连接第一导电层201、203、205、207、209的多个第一导电通路331、333、335、337、339、343和用以电连接第二导电层202、204、206、208、210的多个第二导电通路334、336、338、340、342。在一个实施例中，第一导电通路331、333、335、337、339、343用于分别经由第一导电端子(例如焊球)351、353、355、357、359、353将第一导电层201、203、205、207、209电连接到IC封装中的接地面。在一个实施例中，第二导电通路334、336、338、340、342用于分别经由第二导电端子(例如焊球)354、356、358、360、362将第二导电层202、204、206、208、210电连接到IC封装中的电源面。阵列电容器140进一步包括在主体305的顶表面310和底表面315之间垂直延伸的多个开口371、372、373。开口371、372、373的尺寸和形状被确定成用以使IC封装的管脚能穿过。
图4示出根据一个实施例的阵列电容器的平面图。具体地说，图4示出其上设置第二导电层202的部分表面。第一导电通路331、333、335穿过第二导电层202，其在第一导电通路331、333、335穿过的部分周围形成间隙401、403、405。在一个实施例中，第一导电通路331、333、335与第二导电层202绝缘。第二导电层202通过第二导电通路334、336连接到其它第二导电层。
图4中还示出形成在阵列电容器140中的多个可插入管脚的开口371、372、411、412。在一个实施例中，选择可插入管脚的开口的数量和它们之间的间距来适应从阵列电容器的位置延伸的封装的管脚。所示阵列电容器被示为具有四个可插入管脚的开口。然而，应当注意，在一个实施例中可插入管脚的开口的数目可以大于四。在另一个实施例中，开口的数目小于四。
图5示出根据一个实施例将阵列电容器并入集成电路封装中的过程。在块510中，提供具有空隙的阵列电容器。这可通过下述操作来完成：制作完整的阵列电容器，然后在该阵列电容器的制作期间在阵列电容器中形成空隙或空洞。形成在阵列电容器中的空隙或空洞被设置成与从IC封装延伸的管脚相吻合。然后在块520中，提供IC封装所装有的集成电路。通过使IC封装管脚穿过形成在阵列电容器中的开口来相对于IC封装放置阵列电容器，以便阵列电容器直接位于安装在IC封装上的集成电路下面(块530)。接着，阵列电容器通过使用设置在阵列电容器上的导电端子电连接到IC封装上，以与设置在IC封装中的接地面和电源面耦合(块540)。然后，在块550中，将IC封装和阵列电容器连接到印刷电路板上的插座上。
应当注意，由于这里描述的电容器的实施例能够安装在IC封装下面并具有使从IC封装向下延伸的管脚能够穿过的开口，因此在不牺牲封装去耦性能的情况下可以降低封装电阻。在一个实施例中，这里描述的电容器用于满足高性能处理器的高频噪声和低频噪声要求。
尽管已经描述了若干实施例，但是本领域的技术人员将认识到，本发明并不限于所描述的实施例，而是可以利用所附权利要求的精神和范围内的修改和变型来实施。由此该说明书应被认为是说明性的而不是限制性的。

Claims (27)

1.一种电容器结构，包括：
多个第一导电层；
与第一导电层交错的多个第二导电层；
把相邻导电层分开的多个介电层；
用于电连接第一导电层的多个第一导电通路；
用于电连接第二导电层的多个第二导电通路；以及
其中在该电容器结构中形成开口以使集成电路封装的管脚能够穿过，所述管脚不与所述电容器的所述开口电气连接。
2.权利要求1的电容器结构，其中每个开口具有大于集成电路封装的每个管脚的直径的直径，以便在每个相应开口的边缘和每个相应管脚之间保持规定的距离。
3.权利要求1的电容器结构，其中所述开口被设置成与直接位于半导体管芯下面的集成电路封装的至少四个管脚相吻合。
4.权利要求1的电容器结构，进一步包括：
与所述多个第一导电通路耦合的多个第一导电端子；和
与所述多个第二导电通路耦合的多个第二导电端子。
5.权利要求4的电容器结构，其中：
第一导电端子被配置成用于耦合到设置在集成电路封装中的接地面；以及
第二导电端子被配置用于耦合到设置在集成电路封装中的电源面。
6.权利要求1的电容器结构，其中每个开口在所述开口的边缘和管脚之间保持距离。
7.权利要求1的电容器结构，其中所述开口被设置成与位于半导体管芯下面的集成电路封装的管脚相吻合。
8.权利要求1的电容器结构，其中所述电容器是阵列电容器。
9.一种系统，包括：
与集成电路封装的第一侧耦合的集成电路；和
结合到所述集成电路下面的集成电路封装的第二侧的电容器，该电容器具有用于使集成电路封装的管脚能够穿过的开口，所述管脚不与所述电容器的所述开口电气连接。
10.权利要求9的系统，其中所述开口被设置成与直接位于集成电路下面的集成电路封装的至少四个管脚相吻合。
11.权利要求9的系统，其中所述电容器包括：
与集成电路中的第一节点耦合的多个第一导电层；
与第一导电层交错的多个第二导电层，该第二导电层与集成电路中的第二节点耦合；以及
使相邻导电层分开的多个介电层。
12.权利要求11的系统，其中所述电容器进一步包括：
用于电连接第一导电层的多个第一导电通路；
用于电连接第二导电层的多个第二导电通路；
与该多个第一导电通路耦合的多个第一导电端子；以及
与该多个第二导电通路耦合的多个第二导电端子。
13.权利要求9的系统，其中形成在电容器中的每个开口具有大于集成电路封装的每个管脚的直径的直径，以便在每个相应开口的边缘和每个相应管脚之间保持规定的距离。
14.权利要求9的系统，进一步包括：
用于容纳集成电路封装的管脚的插座。
15.权利要求14的系统，其中所述插座是能够容纳位于集成电路封装的第二侧上的电源和接地管脚的全栅格插座，其中所述第二侧位于集成电路遮影下面。
16.权利要求14的系统，其中所述插座的形状被构造成适应结合到集成电路封装的电容器。
17.权利要求9的系统，其中所述集成电路采用半导体管芯的形式。
18.权利要求9的系统，其中每个开口在所述开口的边缘和管脚之间保持距离。
19.权利要求9的系统，其中所述开口被设置成与位于集成电路下面的集成电路封装的管脚相吻合。
20.权利要求9的系统，其中所述电容器是阵列电容器。
21.一种方法，包括：
提供具有多个开口的电容器；
提供集成电路封装所装有的集成电路；
使集成电路封装的管脚穿过形成在电容器中的开口，其中所述管脚不与所述电容器的所述开口电气连接；
将电容器放置在直接位于集成电路下面的集成电路封装的下侧上；
把电容器电连接到集成电路封装。
22.权利要求21的方法，进一步包括：
使集成电路封装电连接到插座。
23.权利要求21的方法，其中电容器包括：
多个第一导电层；
与第一导电层交错的多个第二导电层；以及
使相邻导电层分开的多个介电层。
24.权利要求23的方法，其中把电容器电连接到集成电路封装包括：
把第一导电层电耦合到集成电路中的第一节点；以及
把第二导电层电耦合到集成电路中的第二节点。
25.权利要求21的方法，其中每个开口在所述开口的边缘和管脚之间保持距离。
26.权利要求21的方法，还包括通过在电容器和集成电路封装之间加上导电端子，通过把导电端子加到电容器和集成电路封装上以将电容器安置在直接位于集成电路下面的集成电路封装的下侧上。
27.权利要求21的方法，其中所述电容器是阵列电容器。
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Families Citing this family (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7265995B2 (en) * 2003-12-29 2007-09-04 Intel Corporation Array capacitors with voids to enable a full-grid socket
US7209366B2 (en) * 2004-03-19 2007-04-24 Intel Corporation Delivery regions for power, ground and I/O signal paths in an IC package
US20060067852A1 (en) * 2004-09-29 2006-03-30 Daewoong Suh Low melting-point solders, articles made thereby, and processes of making same
US7742314B2 (en) * 2005-09-01 2010-06-22 Ngk Spark Plug Co., Ltd. Wiring board and capacitor
US7495336B2 (en) 2005-12-30 2009-02-24 Intel Corporation Array capacitors for broadband decoupling applications
US7886431B2 (en) * 2006-06-06 2011-02-15 Teraspeed Consulting Group Llc Power distribution system for integrated circuits
US20070279882A1 (en) * 2006-06-06 2007-12-06 Samtec, Inc. Power distribution system for integrated circuits
US7773390B2 (en) * 2006-06-06 2010-08-10 Teraspeed Consulting Group Llc Power distribution system for integrated circuits
US20080017407A1 (en) * 2006-07-24 2008-01-24 Ibiden Co., Ltd. Interposer and electronic device using the same
US7675160B2 (en) * 2006-12-29 2010-03-09 Intel Corporation Individual sub-assembly containing a ceramic interposer, silicon voltage regulator, and array capacitor
US20080157313A1 (en) * 2006-12-29 2008-07-03 Sriram Dattaguru Array capacitor for decoupling multiple voltages
US8395902B2 (en) * 2008-05-21 2013-03-12 International Business Machines Corporation Modular chip stack and packaging technology with voltage segmentation, regulation, integrated decoupling capacitance and cooling structure and process
US9607935B2 (en) * 2009-04-21 2017-03-28 Ati Technologies Ulc Semiconductor chip package with undermount passive devices
US8391018B2 (en) * 2009-09-28 2013-03-05 Qualcomm Incorporated Semiconductor die-based packaging interconnect
JP6610072B2 (ja) * 2015-08-07 2019-11-27 株式会社村田製作所 積層コンデンサ、及び、配線基板
US20170086298A1 (en) * 2015-09-23 2017-03-23 Tin Poay Chuah Substrate including structures to couple a capacitor to a packaged device and method of making same
KR101952869B1 (ko) * 2017-05-29 2019-02-27 삼성전기주식회사 커패시터
US11495588B2 (en) 2018-12-07 2022-11-08 Advanced Micro Devices, Inc. Circuit board with compact passive component arrangement
US20200373285A1 (en) * 2019-05-24 2020-11-26 Microsoft Technology Licensing, Llc Power pass-through decoupling capacitance arrangements for integrated circuit devices
US11710726B2 (en) 2019-06-25 2023-07-25 Microsoft Technology Licensing, Llc Through-board power control arrangements for integrated circuit devices
US20230124931A1 (en) * 2021-10-20 2023-04-20 Empower Semiconductor, Inc. Configurable capacitor

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4626958A (en) * 1985-01-22 1986-12-02 Rogers Corporation Decoupling capacitor for Pin Grid Array package

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3519959A (en) * 1966-03-24 1970-07-07 Burroughs Corp Integral electrical power distribution network and component mounting plane
US3880493A (en) * 1973-12-28 1975-04-29 Burroughs Corp Capacitor socket for a dual-in-line package
KR960015106B1 (ko) * 1986-11-25 1996-10-28 가부시기가이샤 히다찌세이사꾸쇼 면실장형 반도체패키지 포장체
USRE35064E (en) * 1988-08-01 1995-10-17 Circuit Components, Incorporated Multilayer printed wiring board
US4916576A (en) * 1989-02-27 1990-04-10 Fmtt, Inc. Matrix capacitor
GB2243722A (en) * 1990-05-03 1991-11-06 Oxley Dev Co Ltd Improvements in multilayer discoidal capacitors
US5556811A (en) * 1993-12-21 1996-09-17 Intel Corporation Method of optimizing operating parameters of an integrated circuit package having a voltage regulator mounted thereon
US5625228A (en) * 1995-02-27 1997-04-29 Rogren; Philip E. High performance semiconductor package with area array leads
US5946470A (en) * 1996-05-15 1999-08-31 Intel Corporation Method and apparatus for voltage level shifting and deskewing the inputs to a high performance microprocessor
US6191479B1 (en) * 1999-02-13 2001-02-20 Advanced Micro Devices, Inc. Decoupling capacitor configuration for integrated circuit chip
JP2001185442A (ja) * 1999-12-27 2001-07-06 Murata Mfg Co Ltd 積層コンデンサ、デカップリングコンデンサの接続構造および配線基板
JP2002025856A (ja) * 2000-07-06 2002-01-25 Nec Corp 積層コンデンサ及び半導体装置並びに電子回路基板
US6643916B2 (en) * 2001-05-18 2003-11-11 Hewlett-Packard Development Company, L.P. Method to assemble a capacitor plate for substrate components
US6768650B2 (en) * 2002-02-07 2004-07-27 International Business Machines Corporation Method and structure for reduction of impedance using decoupling capacitor
US7023685B2 (en) * 2002-10-30 2006-04-04 Matsushita Electric Industrial Co., Ltd. Sheet capacitor, IC socket using the same, and manufacturing method of sheet capacitor
US6831529B1 (en) * 2003-05-20 2004-12-14 Lambert Devoe Feed-through filter capacitor assembly
US7265995B2 (en) * 2003-12-29 2007-09-04 Intel Corporation Array capacitors with voids to enable a full-grid socket

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4626958A (en) * 1985-01-22 1986-12-02 Rogers Corporation Decoupling capacitor for Pin Grid Array package

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KR20060103540A (ko) 2006-10-02
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KR100847936B1 (ko) 2008-07-22
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TWI248623B (en) 2006-02-01

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