CN116629178A - 逻辑电路设计装置及逻辑电路设计方法 - Google Patents

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CN116629178A CN202310904290.1A CN202310904290A CN116629178A CN 116629178 A CN116629178 A CN 116629178A CN 202310904290 A CN202310904290 A CN 202310904290A CN 116629178 A CN116629178 A CN 116629178A
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Abstract

本发明公开了一种逻辑电路设计装置及逻辑电路设计方法，属于半导体集成电路技术领域。所述逻辑电路设计装置用于使用包括多个元件的标准单元来设计逻辑电路，所述逻辑电路设计装置包括：标准单元库，其登记有多个标准单元；以及输入接受单元，接受用户的输入信息；其中，所述多个标准单元包含多阈值电压标准单元，所述多阈值电压标准单元包括第一元件和第二元件，所述第一元件与所述第二元件极性相反，且所述第一元件与所述第二元件的阈值电压不同。通过本发明提供的逻辑电路设计装置及逻辑电路设计方法，能够减轻进行逻辑电路设计的设计者的负担。

Description

逻辑电路设计装置及逻辑电路设计方法
技术领域
本发明属于半导体集成电路技术领域，特别涉及一种逻辑电路设计装置及逻辑电路设计方法。
背景技术
在形成半导体集成电路时，会预先设计标准化的逻辑元件，再对逻辑单元进行组合得到的多个标准单元，并预先登记在标准单元库中。通过对被登记在标准单元库中的标准单元进行配置及配线，来设计大规模集成电路（Large Scale Integration，LSI）等半导体集成电路。
近年来，随着半导体电路小型化，相应地，对于组合多个标准单元而构成的逻辑电路也要求小型化。另一方面，由于需要维持逻辑电路的抗噪性，设计者需要更精密地研究逻辑电路的设计值。即，设计者必须要求精度更严格的工艺规则及布局规则，进而保证逻辑电路工作的设计。故在逻辑电路设计中，所要求的要件以及与要件对应的设计条件随着逻辑电路的小型化而变得严格，因此导致设计的自由度下降，增大了设计者的负担。
发明内容
本发明的目的在于提供一种逻辑电路设计装置及逻辑电路设计方法，通过本发明提供的逻辑电路设计装置及逻辑电路设计方法，能够减轻逻辑电路设计者的负担。
为解决上述技术问题，本发明是通过以下技术方案实现的：
本发明提供一种逻辑电路设计装置，用于使用包括多个元件的标准单元来设计逻辑电路，所述逻辑电路设计装置包括：
标准单元库，其登记有多个标准单元；以及
输入接受单元，接受用户的输入信息；
其中，所述多个标准单元包含多阈值电压标准单元，所述多阈值电压标准单元包括第一元件和第二元件，所述第一元件与所述第二元件极性相反，且所述第一元件与所述第二元件的阈值电压不同。
在本发明一实施例中，所述第一元件的阈值电压低于所述第二元件的阈值电压。
在本发明一实施例中，所述第一元件与所述第二元件的单元高度相同。
在本发明一实施例中，所述标准单元库中登记有多个所述多阈值电压标准单元，且在多个所述多阈值电压标准单元中，所述第一元件的阈值电压与所述第二元件的阈值电压具有多种不同的电压组合。
在本发明一实施例中，所述第一元件的阈值电压和所述第二元件的阈值电压为标准阈值电压、低阈值电压和高阈值电压中的一种，且所述低阈值电压低于所述标准阈值电压，所述高阈值电压高于所述标准阈值电压。
在本发明一实施例中，所述第一元件的阈值电压为低阈值电压，所述第二元件的阈值电压为标准阈值电压。
在本发明一实施例中，所述第一元件的阈值电压为低阈值电压，所述第二元件的阈值电压为高阈值电压。
在本发明一实施例中，所述第一元件的阈值电压为标准阈值电压，所述第二元件的阈值电压为高阈值电压。
在本发明一实施例中，所述第一元件和所述第二元件的边界位置为所述多阈值电压标准单元的高度方向的中央位置。
本发明还提供一种逻辑电路设计方法，用于使用包括多个元件的标准单元来设计逻辑电路，
且所述逻辑电路设计方法使用登记有多个标准单元的标准单元库、以及接受用户的输入信息的输入接受单元，其中，所述多个标准单元包含多阈值电压标准单元，所述多阈值电压标准单元包括第一元件和第二元件，所述第一元件与所述第二元件极性相反，且所述第一元件与所述第二元件的阈值电压不同。
综上所述，本发明提供的逻辑电路设计装置及逻辑电路设计方法，在标准单元库中登记有包括极性及阈值电压彼此不同的第一元件和第二元件的MV标准单元，意想不到的效果是：能够扩展使用了标准单元的逻辑电路设计的自由度，并且能够减轻严格的设计条件给设计者带来的设计负担。
附图说明
为了更清楚地说明本发明实施例的技术方案，下面将对实施例描述所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1是本发明涉及的包括PMOSFET和NMOSFET的标准单元的布局图。
图2是为使标准单元的逻辑阈值电压等于电源电压，PMOSFET的标准单元布局图。
图3是表示本发明涉及的逻辑电路设计装置的硬件结构的示例图。
图4是表示本发明涉及的逻辑电路设计装置的功能框图。
图5是表示在本发明涉及的逻辑电路装置的标准单元库中登记的标准单元的示例图。
图6是表示由PMOSFET的阈值电压变化引起的标准单元的逻辑阈值电压变化的曲线图。
图7是表示将本发明涉及的MV标准单元应用于时钟缓冲单元时的示例图。
附图标记说明
1、标准单元；2、第一元件；3、第二元件；4、有源区a；5、有源区b；6、指状物；10、逻辑电路设计装置；11、中央处理单元；12、主存储装置；13、辅助存储装置；14、通信接口；15、输入部；16、显示部；18、总线；21、标准单元库；22、输入接受部；101、多阈值电压标准单元（Multi-Vth标准单元，MV标准单元）；102、第一元件a；103、第二元件a；201、时钟缓冲单元；202、第一元件b；203、第二元件b；205、时钟缓冲单元；206、第一元件c；207、第二元件c。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其它实施例，都属于本发明保护的范围。
以下，为了便于说明，以纸面为基准使用“上”及“下”的表达方式说明的各结构要素的位置关系分别表示铅垂上方侧、铅垂下方侧。以纸面为基准使用“左”及“右”的表达方式说明的各结构要素的位置关系分别表示水平左侧、水平右侧。另外，在本实施例中，在上下方向和水平方向能获得同样的效果，纸面中的上下方向不是必须限定为铅垂上下方向，例如可以对应于与铅垂方向正交的水平方向。对水平方向而言也是同样的。
图1是本公开涉及的包括PMOSFET和NMOSFET的标准单元的布局图。标准单元1为通过预先制作的包括晶体管的基本运算电路而得到的单元，被登记在后述的标准单元库21中。在逻辑电路设计中，将这些被登记在标准单元库中的标准单元或其他已设计完的功能块配置在芯片上，并在它们之间配线。
如图1所示，在本实施例中，标准单元1是预先设计而被标准化的单元，包括第一元件2和第二元件3，其中第一元件2为PMOSFET，第二元件3为NMOSFET。第一元件2和第二元件3在图1的纸面上下方向（单元高度方向）上并联配置，第一元件2和第二元件3的边界位置是标准单元1的单元高度方向的中央位置C。此外，这种结构的标准单元1也可以作为逆变器来使用。
如图1所示，第一元件2包括供晶体管形成的有源区a4，同样第二元件3也包括供晶体管形成的有源区b5。有源区a4和有源区b5的周围被场氧化膜包围。有源区a4和有源区b5被设置在有源区a4和有源区b5上的指状物6分割。
如图1所示，在标准单元1中，通常将第一元件2与第二元件3的边界位置设置为单元高度的中心。即，第一元件2及第二元件3的高度比例为1：1，且第一元件2的指状物6数量与第二元件3的指状物6数量相同。
如图1所示，在这样的结构中，第一元件2的工作速度与第二元件3的工作速度不同，第二元件3的工作速度是第一元件2的工作速度的例如2～3倍。另外，当第一元件2和第二元件3中的每一个指状物6的栅极宽度Wg均相同时，标准单元1的逻辑阈值电压Vth低于电源电压Vdd的1/2。其中，电源电压Vdd电性连接于MOSFET的漏极侧。
如图1所示，在标准单元1的逻辑阈值电压Vth较低时，由于MOSFET的源极侧连接的电源电压Vss所产生的噪声，可能会导致误动作。因此，期望标准单元1的逻辑阈值电压Vth与电源电压Vdd的1/2的值相等。
如图1和图2所示，为了使标准单元1的逻辑阈值电压Vth等于电源电压Vdd的1/2，参照图2中的（a）部分所示，可以增加PMOSFET的指状物6数量，也可以参照图2中的（b）部分所示，增大PMOSFET的栅极宽度Wg。
结合图1，如图2中的（a）部分所示，提供了一种标准单元。为了使标准单元1的逻辑阈值电压Vth等于电源电压Vdd的1/2，将第二元件3（NMOSFET）的指状物6数量设置为例如1个，将第一元件2（PMOSFET）的指状物6数量设置为例如3个。
但是，当第一元件2的指状物6数量为3个时，第一元件2的栅极宽度Wg随着指状物6数量的增加而增加，且为第二元件3的栅极宽度Wg的2～3倍。因此，会导致第一元件2的单元面积扩大，布局面积及制造成本增加。另外，还导致标准单元1的单元尺寸大型化。
结合图1，如图2中的（b）部分所示，提供了一种标准单元。为了使标准单元1的逻辑阈值电压Vth等于电源电压Vdd的1/2，将第一元件2（PMOSFET）的栅极宽度Wg设置为比第二元件3（NMOSFET）的栅极宽度Wg大。
但是，与图2中的（a）部分的方法相同，增大第一元件2的栅极宽度Wg也会导致第一元件2的单元面积扩大，布局面积及制造成本增加。另外，还导致标准单元1的单元尺寸大型化。
而且，在第一元件2和第二元件3的指状物6数量或栅极宽度Wg不同的标准单元1中，可能会导致第一元件2与第二元件3的边界位置偏离标准单元1的单元高度的中央位置。另外，由于制造产生的偏差，导致第一元件2与第二元件3的边界位置偏离规定位置时，还可能会导致标准单元1的逻辑阈值电压Vth偏离电源电压Vdd的1/2，导致抗噪性下降。
在将半导体元件集成的集成电路技术领域中，致力于提高晶体管等半导体元件的集成度使其高性能化。因此，对于包括半导体元件的标准单元1也要求构造小型化，但在上述的方法中难以实现小型化。
因此，在本申请中，提供一种多阈值电压标准单元。以下对使用了多阈值电压标准单元（Multi-Vth标准单元，以下称为“MV标准单元”）的逻辑电路设计进行说明。
图3是表示本公开涉及的逻辑电路设计装置的硬件结构的示例图。如图3所示，逻辑电路设计装置10例如包括中央处理单元（Central Processing Unit，CPU）11、主存储装置（Main Memory）12、辅助存储装置（存储器，Secondary storage）13、通信接口14、包括键盘或鼠标等的输入部15、以及包括显示数据的液晶显示装置等的显示部16等。上述各部直接或经由总线18间接地彼此连接、相互协作来执行各种处理。
如图3所示，中央处理单元11利用在经由总线18连接的辅助存储装置13中存储的操作系统（Operating System，OS）对逻辑电路设计装置10进行控制，并且通过执行存储在辅助存储装置13中的各种程序来执行各种处理。中央处理单元11可以设置有1个或多个，相互协同动作来实现处理。
如图3所示，主存储装置12中包括高速缓冲存储器、RAM（Random Access Memory，随机存取存储器）等可写入的存储器，可读取中央处理单元11的执行程序，写入由执行程序产生的处理数据。
如图3所示，辅助存储装置13是非暂时性计算机可读存储介质（non-transitorycomputer readable storage medium）。辅助存储装置13可以是磁盘、磁光盘、CD-ROM、DVD-ROM、半导体存储器等。作为辅助存储装置13的一例，例如有只读存储器（Read OnlyMemory，ROM）、硬盘驱动器（Hard Disk Drive，HDD）、固态硬盘（Solid State Drive，SSD）、快闪存储器等。辅助存储装置13中可存储有用于进行Windows（注册商标）、iOS（注册商标）、Android（注册商标）等热源系统的整体控制的OS、基本输入输出系统（Basic Input/OutputSystem，BIOS），用于对周边设备类进行硬件操作的各种设备驱动程序、各种应用软件、以及各种数据或文件等。另外，在辅助存储装置13中存储有用于实现各种处理的程序，例如记载有为了实现逻辑电路设计所需要的运算处理的程序或为了实现各种处理所需要的各种数据。辅助存储装置13可以设置有多个，也可以将如上所述的程序或数据分割存储在各辅助存储装置13中。另外，也可以将辅助存储装置13设置在云上，或者也可以将存储在辅助存储装置13中的一部分程序或数据设置在云上。
如图3所示，在一些实施例中，后述的标准单元库21也可以存储在辅助存储装置13中。
如图3所示，通信接口14经由通信线路与其他装置进行通信，作为进行信息的发送、接收的接口。通信接口14可通过有线或无线与其他装置进行通信。作为无线通信，例如可通过Bluetooth（注册商标）、Wi-Fi、移动通信系统（3G、4G、5G、6G、LTE等）、无线LAN等进行的通信。作为有线通信，例如可通过有线局域网（Local Area Network，LAN）等线路进行通信。
图4是表示本公开涉及的逻辑电路设计装置的功能框图。如图4所示，逻辑电路设计装置10包括标准单元库21和输入接受部22。
如图4所示，在标准单元库21中，登记有多个标准单元。而且，在多个标准单元中还包含PMOSFET和NMOSFET阈值电压不同的MV标准单元。
如图4所示，如上所述，在标准单元库21中，多个MV标准单元中PMOSFET的阈值电压与NMOSFET的阈值电压不同。在一些实施例中，PMOSFET的阈值电压比NMOSFET的阈值电压低。在另一些实施例中，在标准单元库21中登记有多个种类的MV标准单元，且不同种类的MV标准单元中，PMOSFET的阈值电压与NMOSFET的阈值电压具有多种不同的电压组合。
如图4所示，PMOSFET的阈值电压及NMOSFET的阈值电压可以是等于标准的阈值电压的标准阈值电压、低于标准阈值电压的低阈值电压和高于标准阈值电压高的高阈值电压中的一种。故在标准单元中，PMOSFET的阈值电压和NMOSFET的阈值电压分别是标准阈值电压、低阈值电压和高阈值电压中的一种，故可实现多种不同的电压组合。
如图4所示，另外，也可以是，在标准单元库21中登记有PMOSFET的单元尺寸和NMOSFET的单元尺寸分别不同的标准单元。而且，也可以是，在标准单元库21中，根据逻辑电路设计所使用的标准单元的用途或要求规格，存在多个种类的标准单元库。
如图4所示，输入接受部22接受由使用标准单元库21来设计标准单元的设计者输入的输入操作。逻辑电路设计装置10基于接受到的输入操作来执行规定的处理，由此实现逻辑电路的设计。此外，对于基于输入操作来构建逻辑电路的过程，适当采用公知技术（例如专利文献1等）即可，省略此处的详细说明。
其中，在专利文献1：日本特开2019-145823号公报中，将PMOS晶体管和NMOS晶体管串联连接在VDD线与VSS线之间而共用栅极的标准单元中，使PMOS晶体管的规格单元长度（单元的高度）比NMOS晶体管的规格单元长度大。
图5是表示本公开涉及的逻辑电路装置的标准单元库中登记的标准单元的示例图。图5中的（a）部分是PMOSFET的阈值电压及NMOSFET的阈值电压为标准阈值电压的情况下标准单元的示例图。图5中的（b）部分是PMOSFET的阈值电压为低阈值电压且NMOSFET的阈值电压为标准阈值电压的情况下MV标准单元的示例图。
如图5所示，图5中的（a）部分内标准单元1中的第一元件2和图5中的（b）部分内MV标准单元101中的第一元件a102的阈值电压不同。其中，图5中的（a）部分与图1相同，故省略说明。在图5中的（b）部分的MV标准单元101中，第一元件a102（PMOSFET）的单元高度与第二元件a103（NMOSFET）的单元高度相同，且第一元件a102的阈值电压Vthp比第二元件a103的阈值电压Vthn低。
如图5所示，如上所述，MV标准单元101的逻辑阈值电压Vth等于电源电压Vdd的1/2，但也能够根据第一元件a102的阈值电压及第二元件a103的阈值电压而变化。因此，对于MV标准单元101的逻辑阈值电压Vth，不会根据第一元件a102和第二元件a103的指状物6数量或栅极宽度Wg变化，而是根据第一元件a102的阈值电压及第二元件a103的阈值电压而变化。
以下，示出MV标准单元101的逻辑阈值电压Vth的计算方法的实施例。
首先，在第一元件a102和第二元件a103分别在饱和区工作时，饱和区内的第一元件a102的电流Ip和第二元件a103的电流In通过以下的式（1）获取。其中，βp、βn是常数，VGS是栅极-源极间电压，Vthp、Vthn分别是第一元件a102和第二元件a103的阈值电压。
；
接着，在式（1）中，当栅极-源极间电压VGS为电源电压Vdd时，第二元件a103的电流In通过以下的式（2）获取。
；
另一方面，对于第一元件a102，由于Vthp＜0，所以第一元件a102的电流Ip通过以下的式（3）获取。
；
在上述的式（2）与式（3）相等时，MV标准单元101的逻辑阈值电压Vth通过以下的式（4）获取。
；
其中，常数βp、βn分别是根据对应的MOSFET的栅极长度与栅极宽度Wg的长宽比而变化的值。在图2所示的例子中，在PMOSFET的阈值电压与NMOSFET的阈值电压相同的情况下，通过改变PMOSFET的指状物6数量或栅极宽度Wg使常数βp变化，进而使标准单元的逻辑阈值电压Vth接近电源电压Vdd的1/2的值。
另一方面，根据式（4）所示，标准单元的逻辑阈值电压Vth根据第一元件a102的阈值电压Vthp而变化。即，如图5中的（b）部分所示的MV标准单元101，由于第一元件a102的阈值电压Vthp比第二元件a103的阈值电压Vthn低，所以能够使第一元件a102的单元高度与第二元件a103的单元高度相同，且MV标准单元101的逻辑阈值电压Vth等于电源电压Vdd的1/2。
另外，MV标准单元101中第一元件a102的单元高度与第二元件a103的单元高度相同，故第一元件a102的单元高度与第二元件a103的单元高度为1：1。即能够使第一元件a102与第二元件a103的边界位置为标准单元1的单元高度方向的中央位置。
图6是表示由PMOSFET的阈值电压Vin变化引起的标准单元的逻辑阈值电压Vout变化的关系图。在图6中，实线与图5中的（a）部分的标准单元1对应，虚线与图5中的（b）部分的MV标准单元101对应。
如图6所示，标准单元与MV标准单元的不同在于，PMOSFET的阈值电压与NMOSFET的阈值电压相同或者PMOSFET的阈值电压比NMOSFET的阈值电压低，其他结构相同。在图6中，实线与点划线的交点表示标准单元的阈值电压。同样，虚线与点划线的交点表示MV标准单元的阈值电压。
由于在MV标准单元中，PMOSFET的阈值电压比NMOSFET的阈值电压低，所以由虚线与点划线的交点表示的MV标准单元的逻辑阈值电压（图6中的“●”）比由实线与点划线的交点表示的MV标准单元的逻辑阈值电压（图6中的“■”）高。而且，由于逻辑阈值电压提高，所以对由于源极侧连接的电源电压Vss所产生的噪声的抗噪性得到改善。
如以上说明的那样，在MV标准单元101中，第一元件a102的阈值电压Vthp比第二元件a103的阈值电压Vthn低，因此第一元件a102的单元高度与第二元件a103的单元高度相同，并且能够使逻辑阈值电压Vth为电源电压Vdd的1/2程度。另外，由于逻辑阈值电压提高，所以对由于源极侧连接的电源电压Vss所产生的噪声的抗噪性得到改善。
而且，MV标准单元101被登记在逻辑电路设计装置的标准单元库中，因此使用了标准单元的逻辑电路的设计者能够使用登记在标准单元库中的MV标准单元101来进行逻辑电路的设计。由此，在被要求小型化的使用标准单元的逻辑电路的设计中，能够针对工艺规则及布局规则等限制而提高设计的自由度。另外，由于设计的限制得到缓和，所以能够减轻进行逻辑电路设计的设计者的负担。
另外，在MV标准单元101中存在第一元件a102的阈值电压与第二元件a103的阈值电压的组合分别不同的多个种类。而且，也可以将多个MV标准单元101登记在逻辑电路装置的标准单元库中。多个MV标准单元101，可以是第一元件a102为低阈值电压且第二元件a103为标准阈值电压、第一元件a102为低阈值电压且第二元件a103为高阈值电压、第一元件a102为标准阈值电压且第二元件a103为高阈值电压等情况。
这样，由于在标准单元库中登记有多个种类的MV标准单元，所以设计者能够根据各种逻辑电路的设计规格来选择MV标准单元。由此，逻辑电路设计中的与标准单元相关的限制得到缓和，能够进一步扩展设计的自由度。
在一些实施例中，MV标准单元101也可以用于时钟缓冲单元，该时钟缓冲单元被插入而将向多个逻辑电路发送时钟信号时的时钟信号之间的延迟差消除。
图7是表示将本公开涉及的MV标准单元用于时钟缓冲单元的情况下的示例图。图7中的（a）部分是表示使用了常用的标准单元的时钟缓冲单元的示例图。图7中的（b）部分是表示使用了MV标准单元的时钟缓冲单元的示例图。
图7中的（a）部分例示的时钟缓冲单元201与常用的标准单元相同，为了使第一元件b202的阈值电压与第二元件b203的阈值电压相同且逻辑阈值电压等于电源电压Vdd的1/2，对第一元件b202与第二元件b203的驱动能力的比进行了调整。具体而言，例如使第一元件b202的指状物6数量或栅极宽度Wg增加，进而调整了第一元件b202与第二元件b203的驱动能力的比值。在这种情况下，会导致时钟缓冲单元的面积大型化。
在图7中的（b）部分中例示的时钟缓冲单元205中使用了MV标准单元，为了使逻辑阈值电压等于电源电压Vdd的1/2，将第一元件c206的阈值电压调整为比第二元件c207的阈值电压低。由此，在使第一元件c206的指状物6数量或栅极宽度Wg相比第二元件c207的指状物6数量或栅极宽度Wg增加的情况下，能够减少第一元件c206的指状物6数量或栅极宽度Wg的增加量。与使用常用的标准单元的时钟缓冲单元相比，能够抑制时钟缓冲单元的面积大型化；因此，有助于包括时钟缓冲单元的逻辑电路的小型化。
如以上说明的那样，根据本实施方式涉及的逻辑电路设计装置，本申请意想不到的效果如下：
例如，根据本实施方式涉及的逻辑电路设计装置，在标准单元库21中登记有包括极性及阈值电压彼此不同的第一元件a102和第二元件a103的MV标准单元101；逻辑电路的设计者能够使用登记在标准单元库21中的MV标准单元101来进行逻辑电路的设计；由此，在被要求小型化的使用标准单元的逻辑电路设计中，能够针对工艺规则及布局规则等限制而提高设计的自由度；另外，由于设计的限制得到缓和，所以能够减轻进行逻辑电路设计的设计者的负担。
另外，也可以将多个种类的MV标准单元登记在标准单元库中，由此，设计者能够根据各种逻辑电路的设计规格来选择MV标准单元，由此，逻辑电路设计中的与标准单元相关的限制得到缓和，能够进一步扩展设计的自由度。
以上，使用实施方式对本公开进行了说明，但本公开的技术范围不限定于上述实施方式中记载的范围。在不脱离本公开要旨的范围内能够对上述实施方式施加多种变更或改良，施加了该变更或改良的方式也包含在本公开的技术范围内。另外，也可以适当组合上述实施方式。

Claims (10)

1.一种逻辑电路设计装置，其特征在于，用于使用包括多个元件的标准单元来设计逻辑电路，所述逻辑电路设计装置包括：
标准单元库，其登记有多个标准单元；以及
输入接受单元，接受用户的输入信息；
其中，所述多个标准单元包含多阈值电压标准单元，所述多阈值电压标准单元包括第一元件和第二元件，所述第一元件与所述第二元件极性相反，且所述第一元件与所述第二元件的阈值电压不同。
2.根据权利要求1所述的逻辑电路设计装置，其特征在于，所述第一元件的阈值电压低于所述第二元件的阈值电压。
3.根据权利要求1所述的逻辑电路设计装置，其特征在于，所述第一元件与所述第二元件的单元高度相同。
4.根据权利要求1所述的逻辑电路设计装置，其特征在于，所述标准单元库中登记有多个所述多阈值电压标准单元，且在多个所述多阈值电压标准单元中，所述第一元件的阈值电压与所述第二元件的阈值电压具有多种不同的电压组合。
5.根据权利要求1所述的逻辑电路设计装置，其特征在于，所述第一元件的阈值电压和所述第二元件的阈值电压为标准阈值电压、低阈值电压和高阈值电压中的一种，且所述低阈值电压低于所述标准阈值电压，所述高阈值电压高于所述标准阈值电压。
6.根据权利要求5所述的逻辑电路设计装置，其特征在于，所述第一元件的阈值电压为低阈值电压，所述第二元件的阈值电压为标准阈值电压。
7.根据权利要求5所述的逻辑电路设计装置，其特征在于，所述第一元件的阈值电压为低阈值电压，所述第二元件的阈值电压为高阈值电压。
8.根据权利要求5所述的逻辑电路设计装置，其特征在于，所述第一元件的阈值电压为标准阈值电压，所述第二元件的阈值电压为高阈值电压。
9.根据权利要求1所述的逻辑电路设计装置，其特征在于，所述第一元件和所述第二元件的边界位置为所述多阈值电压标准单元的高度方向的中央位置。
10.一种逻辑电路设计方法，其特征在于，用于使用包括多个元件的标准单元来设计逻辑电路，
且所述逻辑电路设计方法使用登记有多个标准单元的标准单元库、以及接受用户的输入信息的输入接受单元，其中，所述多个标准单元包含多阈值电压标准单元，所述多阈值电压标准单元包括第一元件和第二元件，所述第一元件与所述第二元件极性相反，且所述第一元件与所述第二元件的阈值电压不同。
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