CN107210735B - 公共n阱状态保持触发器 - Google Patents

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Abstract

实施例包括用于状态保持电子器件的装置、方法和系统。在实施例中，一种电子器件可以包括状态保持触发器，所述状态保持触发器具有与公共N阱耦合的多个P型金属氧化物半导体(PMOS)器件，其中所述多个PMOS器件中的一个或多个由常通电源来供电，并且所述多个PMOS器件中的一个或多个由功率门控电源来供电。可以描述并要求保护其他实施例。

Description

公共N阱状态保持触发器
相关申请
本申请要求于2015年3月2日提交的名称为“COMMON N-WELL STATE RETENTIONFLIP-FLOP(公共N阱状态保持触发器)”的美国申请号14/635,849的优先权。
技术领域
本发明的实施例总体上涉及电子电路的技术领域，并且更具体地涉及状态保持触发器。
背景技术
本文中所提供的背景描述是为了一般地呈现本公开的背景的目的。就在本背景技术部分中的描述而言，当前指定的诸位发明人的工作以及提交日时可以不另外取得现有技术资格的描述的多个方面，既不显式地也不隐含地承认视为与本公开抵触的现有技术。除非在本文中另外指出，否则在此部分中描述的方法对于本公开中的权利要求不是现有技术并且也不会因为被包含在此部分中而被承认是现有技术。
常规的保持触发器使用附加保持器晶体管以及功率门控部件和常通部件的隔离N阱。这与非保持触发器相比可导致大致3.5倍大的面积以及30％的延迟增大。
附图说明
结合附图，借助于以下具体实施方式将很容易理解实施例。为了便于本描述，相同的参考标号指代相同的结构元件。在附图的各图中通过举例而非通过限制的方式来展示实施例。
图1展示了根据各实施例的包括公共N阱的保持触发器电路。
图2展示了根据各实施例的包括与或非门的保持触发器电路。
图3展示了根据各实施例的示出公共N阱的集成电路的布局。
图4展示了根据各实施例的包括选择性公共N阱的集成电路的布局。
图5展示了根据各实施例的包括部分聚类的常通单元(cell)的集成电路的布局。
图6展示了根据各实施例的包括聚类的常通单元的集成电路的布局。
图7展示了根据各实施例被配置用于采用本文所述的设备、电路和布局的示例系统。
具体实施方式
在以下具体实施方式中，参考形成其一部分并且通过可实践的说明实施例示出的附图，其中，相同的标号指示相同的部件。应当理解的是，在不脱离本公开的范围的情况下，可以利用其他实施例并且可以做出结构或逻辑改变。因此，以下具体实施方式不应被认为具有限制意义，并且实施例的范围由所附权利要求书及其等效物来限定。
可以以对理解要求保护的主题最有帮助的方式将各种操作依次描述为多个分立动作或操作。然而，描述的顺序不应被解释为暗示这些操作一定是顺序相关的。具体地，可以不按所呈现的顺序来执行这些操作。可以按与所描述的实施例不同的顺序来执行所描述的操作。可以执行各种附加的操作和/或可以在附加实施例中省略所描述的操作。
出于本公开的目的，短语“A和/或B”以及“A或B”意指(A)、(B)或(A和B)。出于本公开的目的，短语“A、B和/或C”意指(A)、(B)、(C)、(A和B)、(A和C)、(B和C)、或(A、B和C)。
本描述可能使用短语“在实施例中(in an embodiment)”或“在实施例中(inembodiments)”，所述短语可以各自指代相同或不同实施例中的一个或多个实施例。此外，如关于本公开的实施例使用的术语“包括(comprising)”、“包括(including)”、“具有(having)”等是同义的。
如在本文中所使用的，术语“电路系统”可以指代以下各项、是以下各项的一部分或包括以下各项：专用集成电路(ASIC)、电子电路、处理器(共享、专用或组)、组合逻辑电路和/或提供所描述的功能的其他合适的硬件部件或者作为其中的一部分。如在本文中所使用的，“计算机实现的方法”可以指由一个或多个处理器执行的任何方法、具有一个或多个处理器的计算机系统、诸如智能电话(其可以包括一个或多个处理器)的移动设备、平板计算机、膝上型计算机、机顶盒、游戏控制台等。
说明书和附图可以将晶体管称为用于指示所述晶体管为p型晶体管的MPx晶体管或者用于指示所述晶体管为n型晶体管的MNx晶体管。所述类型的晶体管作为示例被呈现，并且其他实施例可以使用其他类型的晶体管来实施类似的功能。
图1示意性地展示了根据各实施例的保持触发器电路100(下文称为“电路100”)。在实施例中，电路100可以是用于可包括本地时钟缓冲器(LCB)102和状态保持触发器104的电子器件的电路。功率门控电源106和常通电源108可以为LCB 102和状态保持触发器104中的各部件供电。如所示出的，功率门控电源106可以接收输入端子处的电压VCC并且可以由睡眠信号来门控以便基于睡眠信号的值选择性地在输出端子处提供电压VVCC。常通电源108可以提供电压VAON。
在各实施例中，LCB 102的多个晶体管可以与公共N阱150耦合和/或状态保持触发器104的多个晶体管可以与公共N阱152耦合，如以下进一步讨论的。公共N阱150和152可以与常通电源108耦合以便接收VAON。在实施例中，与使用隔离的N阱的状态保持触发器相比，使用公共N阱可以提供更小的布局面积。
在各实施例中，LCB 102可以包括时钟强制部件，所述时钟强制部件在睡眠信号于逻辑电平1上被启用时将时钟信号CLK驱动至逻辑电平0，其中相应的睡眠条信号具有逻辑电平0。在实施例中，LCB 102可以包括一个或多个器件块。如所示出的，LCB 102可以包括与非(NAND)门110和反相器112。NAND门110可以包括用于接收时钟信号CLK的第一输入端子114以及用于接收反相睡眠信号、睡眠条(其在利用逻辑电平1启用睡眠信号时具有逻辑电平0)的第二输入端子116。在实施例中，NAND门110可以被称为接收睡眠状态信号输入，所述睡眠状态信号输入指示睡眠状态在第二输入端子116处被启用。
在实施例中，LCB 102可以被配置为如所示出的具有在第二输入端子116(其还可以被称为LCB 102的睡眠信号输入端子)处接收的睡眠状态信号输入睡眠条。在其他实施例中，LCB 102的时钟强制部件可以以不同的方式被配置，使得睡眠状态信号输入可以是睡眠信号而非在LCB 102的输入端子处接收的睡眠条信号。
NAND门110的输出端子向反相器112的输入端子提供NAND输出信号。反相器112可以包括输出端子122，并且可以反转NAND输出信号以便在输出端子122处提供本地时钟信号clk。可以向电路100的一个或多个器件提供本地时钟信号clk。在实施例中，本地时钟信号可以在睡眠状态信号指示睡眠状态被启用时被设置为第一逻辑状态(诸如零)，并且在睡眠状态信号指示睡眠状态未被启用时至少部分地基于CLK输入信号在第一逻辑状态与第二逻辑状态(诸如一)之间进行切换。
在实施例中，NAND门110和反相器112可以为使用n型金属氧化物半导体(NMOS)和p型金属氧化物半导体(PMOS)晶体管器件的互补金属氧化物半导体(CMOS)器件。在实施例中，NAND门110和反相器112的PMOS器件与同VAON电耦合的公共N阱耦合。在各实施例中，NAND门110可以由来自常通电源108的VAON来供电，并且反相器112可以由来自功率门控电源106的VVCC来供电。在各实施例中，状态保持触发器104可以接收来自LCB 102的本地时钟信号clk。在实施例中，多个状态保持触发器104可以接收来自同一LCB 102的本地时钟信号clk。
在实施例中，状态保持触发器104可以是包括主控级124和从动级126的D型触发器。如所示出的，状态保持触发器104可以包括第一时钟反相器128、第一钟控反相器130以及反相器132。反相器128、130、132可以如所示出地被配置并且由来自常通电源108的VAON来供电。在实施例中，第一钟控反相器130和反相器132被配置为交叉耦合的从动级反相器。在实施例中，与包括由常通电源供电的附加时钟反相器的设计相比，将状态保持触发器104中的VAON供电的器件限于第一时钟反相器128和交叉耦合的从动级反相器130、132可以降低睡眠状态期间的电流泄露并且降低在活动模式期间所需的来自常通电源(诸如常通电源108)的动态电流。
在各实施例中，状态保持触发器104还可以包括可以如所示出地被配置并且由来自功率门控电源106的VVCC供电的d输入反相器134、输出反相器136、第二时钟反相器138、第二钟控反相器140、反相器142、主传输门144以及从传输门146。在实施例中，d输入反相器134可以包括用于接收输入信号‘d’的输入端子以及用于输出反相d输入信号、d条(‘db’)的输出端子。在实施例中，输出反相器136可以包括用于提供输出信号‘q’的输出端子。在各实施例中，主控级和从动级标准和反相状态可以如所指示的而发生，其中‘m’指示主标准状态，‘m#’指示主反相状态，‘s’指示从标准状态，并且‘s#’指示从反相状态。在实施例中，可以使用NMOS和PMOS晶体管器件将反相器128、130、132、134、136、138、140、142和传输门144、146实现为CMOS器件，其中PMOS晶体管器件与可以与VAON电耦合的公共N阱耦合。在实施例中，单个公共N阱可以用于状态保持触发器104的PMOS晶体管器件，或者可以使用多个公共N阱。
在实施例中，第一时钟反相器128可以包括输入端子，第一钟控反相器130可以包括第一时钟输入端子，并且从传输门146可以包括第一门端子，其中的每一项都可以接收来自LCB 102的信号clk。第一时钟反相器128可以包括提供反相时钟信号clk#的输出端子。第一钟控反相器130可以包括第二时钟输入端子，从传输门146可以包括第二门端子，第二时钟反相器138可以包括输入端子，第二钟控反相器140可以包括第一时钟输入端子，并且主传输门144可以包括第一门端子，其中的每一项都从第一时钟反相器128接收clk#信号。第二时钟反相器138可以包括提供二次反相时钟信号clk##的输出端子。第二钟控反相器144可以包括第二时钟输入，并且主传输门144可以包括第二门输入，其中的每一项都从第二时钟反相器138接收信号clk##。
在实施例中，使用clk、clk#和clk##来连接主控级124和从动级126可以比仅使用clk#和clk##或其等效物的设计提供更快的时钟到输出延迟以及更好的内部最小延迟特性。在实施例中，使用clk可以从时钟到输出延迟(clock-to-output delay)中部分地移除第一时钟反相器128的延迟，从而引起更快的时钟到输出延迟。通常，当从动级126闭合并且主控级124打开时，内部最小延迟可以发生于时钟的下降沿。在实施例中，与仅使用clk#和clk##的设计相比，使用如在状态保持触发器104中配置的clk、clk#和clk##可以通过增大闭合从动级126与打开主控级124之间的延迟从而使得数据不会太快速地遍历状态保持触发器104来提供改善的内部最小延迟特性。
在实施例中，公共N阱150可以与LCB 102的PMOS器件耦合并且电耦合至常通电源(诸如来自常通电源108的VAON)。类似地，公共N阱152可以与状态保持触发器104的PMOS器件耦合并且电耦合至常通电源(诸如来自常通电源108的VAON)。通常，PMOS器件具有带有p型源极和漏极区的n型本体区。在使用NMOS器件的p型衬底的CMOS器件制备中，N阱通常扩散进入所述p型衬底中以便产生PMOS器件的n型本体区。N型掺杂物通常通过扩散或离子注入被添加到p型衬底以便将所述阱的区域中的衬底从p型改变为n型。在实施例中，公共N阱150可以与LCB的多个(例如，全部)PMOS器件耦合，并且公共N阱152可以与状态保持触发器104的多个(例如，全部)PMOS器件耦合。在实施例中，公共N阱150和公共N阱152可以彼此是连续的(例如，公共N阱150和公共N阱152可以被认为是同一公共N阱的一部分)。公共N阱150和/或公共N阱152可以与电路布局中的其他邻近单元共享，包括具有由功率门控电源供电的器件的那些邻近单元。在实施例中，与使用隔离的N阱的状态保持触发器相比，使用公共N阱可以提供更小的布局面积。例如，状态保持触发器104的布局面积可能比使用隔离N阱的状态保持触发器的布局面积大致小2.7倍。虽然将耦合VAON的公共N阱与功率门控器件短路连接可能导致通过功率门控晶体管的一些栅极/结泄露，但是此泄露与通过功率门控而节省的总泄露相比可能典型地最小。
虽然状态保持触发器104被示出为D型触发器，但是在各实施例中，状态保持触发器104可以是包括与状态保持触发器中的PMOS器件耦合并且与VAON电耦合的公共N阱的任何类型的状态保持触发器。状态保持触发器104可以是例如复位型或扫描型触发器。
图2展示了根据各实施例的可以包括与或非门的保持触发器电路200(在下文中称为“电路200”)。电路200可以包括LCB 202和状态保持触发器204。功率门控电源206和常通电源208可以为LCB 202和状态保持触发器204的各部件供电。LCB 202、功率门控电源206和常通电源208可以分别以与LCB 102、功率门控电源106和常通电源108类似的方式被配置，如关于图1所描述的。在各实施例中，状态保持触发器204可以接收可能来自LCB 202的时钟信号clk。
如所示出的，状态保持触发器204可以是具有主控级224和从动级226的D型保持触发器。在实施例中，主控级224可以由来自功率门控电源206的VVCC来供电，并且从动级可以由来自常通电源208的VAON来供电。如所示出的，在各实施例中，状态保持触发器204可以不包括时钟反相器。
在实施例中，主控级224可以包括第一与或非(AOI)门230和第二AOI门232。在实施例中，第一AOI门230和第二AOI门232可以交叉耦合。在各实施例中，从动级226可以包括第三AOI门234和第四AOI门236。在实施例中，第三AOI门234和第四AOI门236可以交叉耦合。AOI门230、232、234、236可以被配置为CMOS器件，其中第一AOI门230包括晶体管MP1、MP2、MP3、MN1、MN2和MN2；第二AOI门232包括晶体管MP4、MP5、MP6、MN4、MN5和MN6；第三AOI门234包括晶体管MP7、MP8、MP9、MN7、MN8和MN9；并且第四AOI门236包括晶体管MP10、MP11、MP12、MN10、MN11和MN12。在实施例中，与包括由常通电源供电的时钟反相器的设计相比，仅使从动级226的晶体管由VAON来供电可以降低睡眠状态期间的电流泄露并且降低在活动模式期间所需的来自常通电源(诸如常通电源208)的动态电流。
在实施例中，AOI门230、232、234、236的PMOS器件可以与同VAON电耦合的公共N阱耦合。状态保持触发器204可以包括第一反相器240，所述第一反相器接收信号‘d’以作为状态保持触发器204的输入并且将反相输入信号‘d#’呈现为输出。状态保持触发器204还可以包括第二反相器242，所述第二反相器将信号‘q’呈现为状态保持触发器204的输出。在各实施例中，主控级和从动级标准和反相状态可以如利用‘m’、‘m#’、‘s’、和‘s#’所指示的那样发生。
在实施例中，公共N阱250可以与LCB 202的PMOS器件耦合并且电耦合至常通电源(诸如来自常通电源208的VAON)。类似地，公共N阱252可以与状态保持触发器204的PMOS器件耦合并且电耦合至常通电源(诸如来自常通电源208的VAON)。在实施例中，公共N阱250和公共N阱252可以彼此是连续的。公共N阱250和/或公共N阱252可以与电路布局中的其他邻近单元共享，包括具有由功率门控电源供电的器件的那些邻近单元。
图3展示了根据各实施例的可以包括公共N阱的集成电路的布局300。如所示出的，布局300可以包括多个行302、304、306、308、310、312，其中的每一行都可以包括分别延伸跨过所述行的用于所述行中所包括的任何PMOS器件的公共N阱322、324、326、328、330、332。行302、304、306、308、310、312中的每个行都可以包括多个单元。每个单元可以包括由常通电源(诸如常通电源108或208)供电的一个或多个器件。具有由常通电源供电的器件的单元被标记为VAON并且包括单元340、342、344和346。VAON单元可以包括具有由常通电源供电的一些器件以及由功率门控电源供电的其他器件的电路。例如，VAON单元可以包括触发器(诸如状态保持触发器104或204)的一部分或全部、或者LCB(诸如LCB 102或202)的一部分或全部。在实施例中，公共N阱322、324、326、328、330或332中的一个或多个可以包括公共N阱150、152、250或252中的一个或多个。
未利用VAON标记的单元可以是不包括由常通电源供电的器件的标准单元。如所示出的，布局300中的一些标准单元包括单元350、352、354、356和358。例如，这些单元可以包括由功率门控电源(诸如功率门控电源106或206)供电的器件。在实施例中，标准单元可以包括例如常规的非保持触发器。如所示出的，公共N阱322、324、326、328、330、332中的每个公共N阱可以与常通电源(诸如常通电源108或208)耦合。甚至对于诸如不包括具有由常通电源供电的器件的单元的行308和行310等行，情况也可能如此。
图4展示了根据各实施例的可以包括选择性公共N阱的集成电路的布局400。如所示出的，布局400可以包括多个行402、404、406、408、410、412，其中的每一行都可以包括分别延伸跨过所述行的用于所述行中所包括的任何PMOS器件的公共N阱422、424、426、428、430、432。行402、404、406、408、410、412中的每个行都可以包括多个单元。每个单元可以包括由常通电源(诸如常通电源108或208)供电的一个或多个器件。具有由常通电源供电的器件的单元被标记为VAON并且包括单元440、442、444和446。VAON单元可以包括具有由常通电源供电的一些器件以及由功率门控电源供电的其他器件的电路。在实施例中，VAON单元中的所有器件都可以由常通电源来供电。例如，VAON单元可以包括触发器(诸如状态保持触发器104或204)的一部分或全部、或者LCB(诸如LCB 102或202)的一部分或全部。在实施例中，公共N阱422、426或432中的一个或多个可以包括公共N阱150、152、250或252中的一个或多个。
未利用VAON标记的单元可以是不包括由常通电源供电的器件的标准单元并且包括单元450、452、454、456和458。如所示出的，在各实施例中，只有在具有至少一个VAON单元的行中的那些N阱(例如，N阱422、426和432)可以与常通电源(诸如常通电源108或208)电耦合。例如，与不包括至少一个VAON单元的行(诸如行404、408和410)相关联的N阱可以不与常通电源耦合，但是可以与功率门控电源(诸如功率门控电源106或206)电耦合。从而，N阱424、428和430可以与功率门控电源耦合。在实施例中，将与VAON电耦合的公共N阱限于仅具有VAON单元的那些行可以降低来自使用与同功率门控PMOS器件耦合的VAON电耦合的公共N阱的结/栅极泄漏开销。
图5展示了根据各实施例的可以包括部分聚类的常通单元的集成电路的布局500。如所示出的，布局500可以包括多个行502、504、506、508、510、512，其中的每一行都可以包括分别延伸跨过所述行的用于所述行中所包括的任何PMOS器件的公共N阱522、524、526、528、530、532。行502、504、506、508、510、512中的每个行都可以包括多个单元。每个单元可以包括由常通电源(诸如常通电源108或208)供电的一个或多个器件。具有由常通电源供电的器件的单元被标记为VAON并且包括单元540、542、544和546。VAON单元可以包括具有由常通电源供电的一些器件以及由功率门控电源供电的其他器件的电路。例如，VAON单元可以包括触发器(诸如状态保持触发器104或204)的一部分或全部、或者LCB(诸如LCB 102或202)的一部分或全部。在实施例中，公共N阱526可以包括公共N阱150、152、250或252中的一个或多个。
未利用VAON标记的单元可以是不包括由常通电源供电的器件的标准单元，并且包括单元550、552、554和556。例如，标准单元550、552、554或556中的一个或多个可以包括具有仅由功率门控电源供电的器件的常规非保持触发器。在实施例中，所述常规非保持触发器可以具有如关于图1的状态保持触发器104所示出的电路配置，但是使所有器件都由功率门控电源供电，而非使一些器件由常通电源供电。如所示出的，VAON单元540、542、544和546被部分地聚类，因为它们全都处于行506中，而非如关于图3至图4中的VAON单元所示出的那样散布在若干行中。以与关于图4所描述的布局400相类似的方式，只有包含VAON单元的行(例如，行506)可以具有与常通电源耦合的公共N阱(N阱526)。在各实施例中，N阱526可以与VAON单元540、542、544和546以及标准单元550、552、554和556两者耦合。例如，与具有至少一个VAON单元的行不相关联的N阱可以不与常通电源耦合，但是可以与功率门控电源耦合。从而，N阱522、524、528、530和532可以与功率门控电源(诸如功率门控电源108或208)耦合。
在实施例中，可以通过将包含VAON单元的布局行的数量限制为预定义的最大行数或者通过指定在所述布局中VAON单元可位于的区段来对VAON单元进行部分聚类。例如，最大VAON行数可能已经被预定义为一，从而使得VAON单元540、542、544和546被布置在布局500的行506中。替代性地，布局500的可包含VAON单元的区段可能已经被预定义为行506以给出布局500。在实施例中，可以将预先定义所述最大VAON行数以及可包含VAON行的所述区段进行组合。例如，所述最大VAON行数可能已经被预定义为一，并且可以包含VAON单元的所述区段可能已经被预定义为行502、504和506以给出布局500。在实施例中，可以指定所需的VAON行数而非最大的VAON行数。例如，关于图4，所需的VAON行数可能已经被指定为三以给出布局400。在实施例中，布局的多于一行可以包括VAON单元，其中所述VAON单元整体上仍被部分地聚类。在实施例中，可以分配部分聚类的VAON单元，从而使得对于包含VAON单元的布局行，VAON单元与针对包含VAON单元的布局行加总的标准单元之比至少为1：2。在其他实施例中，所述比值可以更大，诸如例如至少为1：1。在各实施例中，可以通过将所有VAON单元加总来获得VAON单元总数并且对包含VAON单元的行中的所有标准单元加总来获得具有VAON单元的行中的标准单元总数从而计算所述比值，其中，所述比值为VAON单元总数：具有VAON单元的行中的标准单元总数。在所示实施例中，仅一个行包括VAON单元，其中VAON单元(540、542、544、546)与针对包含VAON单元的行而加总的标准电池(550、552、554、556)的数量之比为1：1。在实施例中，通过部分地聚类VAON单元来进一步限制与VAON电耦合的公共N阱可以进一步降低来自使用与同功率门控PMOS器件耦合的VAON电耦合的公共N阱的结/栅极泄漏开销。
图6展示了根据各实施例的用于可包括聚类的常通单元的集成电路的布局600。可以对常通单元进行聚类，其方式为使得它们在布局600中被定为成彼此邻近。如所示出的，布局600可以包括多个行602-612。行602-612中的每一个都可以包括多个单元。每个单元可以包括由常通电源(诸如常通电源108或208)供电的一个或多个器件。具有由常通电源供电的器件的单元被标记为VAON。VAON单元可以包括具有由常通电源供电的一些器件以及由功率门控电源供电的其他器件的电路。例如，VAON单元可以包括触发器(诸如状态保持触发器104或204)的一部分或全部、或者LCB(诸如LCB 102或202)的一部分或全部。
在各实施例中，不具有至少一个VAON单元的行可以包括与功率门控电源电耦合的公共N阱。从而，与行602、604、608、610和612相对应的N阱622、624、628、630和632分别可以耦合至功率门控电源，诸如功率门控电源106或206。未利用VAON标记的单元可以是不包括由常通电源供电的器件的标准单元。如所示出的，行606可以包括VAON单元640、642、644和646以及标准单元650、652、654和656。在实施例中，标准单元可以包括常规的非保持触发器或不使用常通电源的其他电路。
公共N阱660延伸跨过可以与常通电源(诸如常通电源108或208)电耦合的VAON单元640、642、644和646。在实施例中，两个或更多个相邻的VAON单元(诸如VAON单元640和620)各自可以包括状态保持触发器(诸如状态保持触发器104或204)，各自具有与公共N阱660耦合的多个PMOS器件。在实施例中，公共N阱660可以包括公共N阱150、152、250或252中的一个或多个。如所示出的，N阱662延伸跨过标准单元650并且部分地进入标准单元652中，从而使得在标准单元652中在N阱662与N阱660之间存在断路。N阱664延伸跨过标准单元656并且部分地进入标准电池654中，从而使得在标准单元654中在N阱664与N阱660之间存在断路。在各实施例中，N阱660和664可以与功率门控电源(诸如功率门控电源106或206)电耦合。在实施例中，通过对相邻单元中的VAON单元进行聚类并且使用N阱断路来进一步限制与VAON电耦合的公共N阱的范围可以进一步降低来自使用与同功率门控PMOS器件耦合的VAON电耦合的公共N阱的结/栅极泄漏开销。
在关于图1至图6所讨论的实施例中，当公共N阱被讨论为与功率门控电源电耦合时，所述公共N阱可以与VVCC电耦合，并且当公共N阱被讨论为与常通电源电耦合时，所述公共N阱可以与VAON电耦合。
图7展示了根据各实施例的示例计算设备700，所述计算设备可以采用在此描述的其器件、电路、布局和/或部分(例如，电路100或200；布局300、400、500或600；或者状态保持触发器104或204)。如所示出的，计算设备700可以包括多个部件，如一个或多个处理器704(示出了一个)以及至少一个通信芯片706。在各个实施例中，所述一个或多个处理器704各自可以包括一个或多个处理器核。在各个实施例中，所述至少一个通信芯片706可以物理地以及电学地耦合至所述一个或多个处理器704。在进一步的实现方式中，通信芯片706可以是所述一个或多个处理器704的一部分。在各个实施例中，计算设备700可以包括印刷电路板(PCB)702。对于这些实施例，所述一个或多个处理器704和通信芯片706可以布置在其上。在替代实施例中，可以在不使用PCB 702的情况下耦合所述各种组件。
根据其应用，计算设备700可以包括可以或可以不物理地以及电学地耦合至PCB702的其他部件。这些其他部件包括但不限于：存储器控制器705、易失性存储器(例如，动态随机存取存储器(DRAM)708)、非易失性存储器(如只读存储器(ROM)710)、闪速存储器712、存储设备711(例如，硬盘驱动器(HDD))、I/O控制器714、数字信号处理器(未示出)、加密处理器(未示出)、图形处理器716、一个或多个天线718、显示器(未示出)、触摸屏显示器720、触摸屏控制器722、电池724、音频编解码器(未示出)、视频编解码器(未示出)、全球定位系统(GPS)设备728、罗盘730、加速度计(未示出)、陀螺仪(未示出)、扬声器732、相机734以及大容量存储设备(如硬盘驱动器、固态驱动器、压缩盘(CD)、数字通用盘(DVD))(未示出)等。在各个实施例中，处理器704可以与其他部件集成在相同的裸片上以形成片上系统(SoC)。
在一些实施例中，所述一个或多个处理器704，闪速存储器712和/或存储设备711可以包括存储编程指令的相关联固件(未示出)，所述编程指令被配置用于使得计算设备700响应于由一个或多个处理器704执行所述编程指令而实践本文中所描述的方法的所有的或选定的方面。在各个实施例中，这些方面可以另外地或替代地使用与所述一个或多个处理器704、闪速存储器712或存储设备711分离的硬件来实现。
在各个实施例中，计算设备700的一个或多个部件可以包括：电路100和/或200；布局300、400、500和/或600；和/或本文中所描述的状态保持触发器104和/或204。例如，电路100和/或200、布局300、400、500和/或600、和/或状态保持触发器104和/或204可以包括在计算设备700的I/O控制器714、处理器704、存储器控制器705和/或另一部件中。在一些实施例中，电路100和/或200、布局300、400、500和/或600、和/或状态保持触发器104和/或204可以包括在处理器704中。在实施例中，处理器704可以包括：多个电路100和/或200；布局300、400、500和/或600；和/或状态保持触发器104和/或204。
通信芯片706可以使能用于向和从计算设备700传送数据的无线和/或有线通信。术语“无线”及其派生词可以用于描述可以通过使用通过非固体介质的经调制的电磁辐射来传达数据的电路、设备、系统、方法、技术、通信信道等。所述术语并不意味着相关联的设备不包含任何导线，尽管在一些实施例中它们可能不包括。通信芯片706可以实现多种无线标准或协议中的任何标准或协议，包括但不限于IEEE 702.20、长期演进(LTE)、LTE高级(LTE-A)、通用分组无线业务(GPRS)、演进数据优化(Ev-DO)、演进高速分组接入(HSPA+)、演进高速下行链路分组接入(HSDPA+)、演进高速上行链路分组接入(HSUPA+)、全球移动通信系统(GSM)、增强型数据速率GSM演进(EDGE)、码分多址(CDMA)、时分多址(TDMA)、数字增强无绳电信(DECT)、全球微波接入互操作性(WiMax)、蓝牙、其衍生物、以及被称为3G、4G、5G和更高的任何其他无线协议。计算设备700可以包括多个通信芯片706。例如，第一通信芯片706可以专用于诸如Wi-Fi和蓝牙等较短距离无线通信，并且第二通信芯片706可以专用于较长距离无线通信，如GPS、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO、以及其他。
在各种实现方式中，计算设备700可以是膝上型计算机、上网本、笔记本、超级本、智能电话、计算平板机、个人数字助理(PDA)、超移动PC、移动电话、台式计算机、服务器、打印机、扫描仪、监视器、机顶盒、娱乐控制单元(例如，游戏控制台或汽车娱乐单元)、数码相机、家电、便携式音乐播放器或数字视频记录器。在进一步实现方式中，计算设备700可以是对数据进行处理的任何其他电子器件。
以下呈现了一些非限制性示例。
示例1可以包括一种电子器件，所述电子器件包括：状态保持触发器，所述状态保持触发器包括与公共N阱耦合的P型金属氧化物半导体(PMOS)器件，其中，与所述公共N阱耦合的所述PMOS器件中的一个或多个由常通电源来供电，并且与所述公共N阱耦合的所述PMOS器件中的一个或多个由功率门控电源来供电。
示例2可以包括如示例1所述的主题，其中，所述状态保持触发器中的所有PMOS器件与所述公共N阱耦合，并且所述公共N阱与所述常通电源电耦合。
示例3可以包括如示例2所述的主题，其中，所述状态保持触发器包括具有第一与或非(AOI)门和第二AOI门的从动级，其中，所述第一AOI门和所述第二AOI门由所述常通电源来供电。
示例4可以包括如示例1至2中任一项所述的主题，其中，所述状态保持触发器为第一单元中的第一状态保持触发器，其中，所述电子器件进一步包括与所述第一单元相邻的第二单元中的第二状态保持触发器，并且其中，所述第二状态保持触发器包括与所述公共N阱耦合的PMOS器件。
示例5可以包括如示例4所述的主题，其中，所述第一状态保持触发器包括第一反相器和第二反相器，并且其中，所述第一反相器和所述第二反相器交叉耦合并且由所述常通电源来供电。
示例6可以包括如示例4至5中任一项所述的主题，进一步包括：本地时钟缓冲器，所述本地时钟缓冲器具有与所述公共N阱耦合的PMOS器件，所述本地时钟缓冲器与所述第一状态保持触发器和所述第二状态保持触发器耦合。
示例7可以包括如示例6所述的主题，其中，所述本地时钟缓冲器包括由所述常通电源供电的器件块、用于接收睡眠状态信号输入的输入端子、以及输出端子，并且其中，所述本地时钟缓冲器用于在所述睡眠状态信号输入指示睡眠状态被启用时输出逻辑零值。
示例8可以包括如示例1至2中任一项所述的主题，其中，所述状态保持触发器为主从状态保持触发器，其中，所述主从状态保持触发器的主控级包括由所述功率门控电源供电的器件，并且其中，所述主从状态保持触发器的从动级包括由所述常通电源供电的器件以及由所述功率门控电源供电的一个或多个器件。
示例9可以包括如示例8所述的主题，进一步包括本地时钟缓冲器，所述本地时钟缓冲器包括由所述常通电源供电的一个或多个器件以及由所述功率门控电源供电的一个或多个器件，其中，所述公共N阱为第一公共N阱，并且其中，所述本地时钟缓冲器的由所述常通电源供电的所述一个或多个器件包括与由所述常通电源供电的所述一个或多个器件的PMOS部件耦合的第二公共N阱。
示例10可以包括如示例9所述的主题，其中，所述第二公共N阱与所述第一公共N阱是连续的。
示例11可以包括如示例1至10中任一项所述的主题，进一步包括处理器、与所述处理器耦合的存储器、以及与所述处理器耦合的显示器，其中，所述处理器包括所述状态保持触发器。
示例12可以包括一种电子电路，所述电子电路包括：本地时钟缓冲器，具有时钟强制部件，所述时钟强制部件具有用于接收时钟输入信号的时钟输入端子、用于接收睡眠状态信号的睡眠信号输入端子、以及输出端子；以及状态保持触发器，具有与公共N阱耦合的P型金属氧化物半导体(PMOS)器件，其中，所述本地时钟缓冲器用于向所述状态保持触发器提供本地时钟信号，其中，所述本地时钟缓冲器包括与所述公共N阱耦合的PMOS器件，并且其中，所述本地时钟信号在所述睡眠状态信号指示睡眠状态被启用时被设置为第一逻辑状态，并且所述本地时钟信号在所述睡眠状态信号指示所述睡眠状态未被启用时至少部分地基于所述时钟输入信号在所述第一逻辑状态与第二逻辑状态之间切换。
示例13可以包括如示例12所述的主题，其中，所述状态保持触发器包括：第一时钟反相器，所述第一时钟反相器用于接收所述本地时钟信号并且用于输出反相本地时钟信号；以及第二时钟反相器，所述第二时钟反相器用于接收所述反相本地时钟信号并且用于输出二次反相本地时钟信号。
示例14可以包括如示例13所述的主题，其中，所述第一时钟反相器由常通电源来供电，并且所述第二时钟反相器由功率门控电源来供电。
示例15可以包括如示例12至14中任一项所述的主题，其中，所述状态保持触发器包括：主控级，所述主控级由功率门控电源来供电；以及从动级，所述从动级包括由常通电源供电的第一与或非(AOI)门。
示例16可以包括如示例15所述的主题，其中，所述主控级包括与所述公共N阱耦合的主控级PMOS器件，并且所述从动级包括与所述公共N阱耦合的从动级PMOS器件，并且其中，所述公共N阱与所述常通电源耦合。
示例17可以包括如示例15至16中任一项所述的主题，其中，所述从动级包括由所述常通电源供电的第二AOI门。
示例18可以包括一种集成电路，所述集成电路包括：布局行；以及常通电压(VAON)单元，所述常通电压单元被布置在所述布局行中的第一布局行中，其中，所述VAON单元中的各个VAON单元包括一个或多个常通器件，并且其中，所述第一布局行中的所述VAON单元与用于所述VAON单元的P型金属氧化物半导体(PMOS)器件的公共N阱耦合。
示例19可以包括如示例18所述的主题，其中，所述公共N阱为用于所述第一布局行的所有单元的连续公共N阱，并且其中，所述公共N阱与常通电源电耦合。
示例20可以包括如示例18至19中任一项所述的主题，其中，所述布局行进一步包括有不包括VAON单元的标准行，并且其中，所述标准行包括电耦合至功率门控电源的N阱。
示例21可以包括如示例20所述的主题，其中，所述集成电路的所有VAON单元——包括布置在所述第一布局行中的所述VAON单元——被布置在所述布局行中不超过预定数量的布局行中。
示例22可以包括如示例20所述的主题，其中，所有VAON单元——包括布置在所述第一布局行中的所述VAON单元——被布置在所述布局行的预定区段中。
示例23可以包括如示例18所述的主题，其中，所述第一布局行中的所述VAON单元被聚类在邻接VAON单元块中，其中，所述公共N阱延伸跨过所述邻接VAON单元块，并且其中，所述第一布局行进一步包括与电耦合至功率门控电源的N阱耦合的一个或多个标准行。
示例24可以包括如示例18至23中任一项所述的主题，其中，所述VAON单元包括一个或多个状态保持触发器，并且其中，所述VAON单元包括电耦合以用于向所述一个或多个状态保持触发器中的一个或多个提供本地时钟信号的本地时钟缓冲器。
示例25可以包括如示例24所述的主题，其中，所述本地时钟缓冲器在所述本地时钟缓冲器的睡眠状态信号输入指示睡眠状态被启用时提供第一逻辑状态的本地时钟信号。
虽然出于描述的目的已经在本文中展示和描述了某些实施例，但是本申请旨在覆盖本文中所讨论的实施例的任何修改或变化。因此，显然意图是，本文中所描述的实施例仅由权利要求书来限定。
当本公开陈述“一个(a)”或“第一(a first)”元件或其等效物时，这样的公开包括一个或多个这样的元件，既不要求也不排除两个或更多这样的元件。进一步地，用于所标识的元件的顺序指示符(例如，第一、第二或第三)用于在这些元件之间进行区分，并且不指示或暗示所要求或限定数量的这样的元件，也不指示这样的元件的特定位置或顺序，除非另外特别声明。

Claims (25)

1.一种具有数据保持能力的电子器件，所述电子器件包括：
状态保持触发器，所述状态保持触发器包括与公共N阱耦合的P型金属氧化物半导体PMOS器件，其中，与所述公共N阱耦合的所述PMOS器件中的一个或多个由常通电源来供电，并且与所述公共N阱耦合的所述PMOS器件中的一个或多个由功率门控电源来供电。
2.如权利要求1所述的电子器件，其中，所述状态保持触发器中的所有PMOS器件与所述公共N阱耦合，而所述公共N阱与所述常通电源电耦合。
3.如权利要求2所述的电子器件，其中，所述状态保持触发器包括具有第一与或非AOI门和第二AOI门的从动级，其中，所述第一AOI门和所述第二AOI门由所述常通电源来供电。
4.如权利要求2所述的电子器件，其中，所述状态保持触发器为第一单元中的第一状态保持触发器，其中，所述电子器件进一步包括与所述第一单元相邻的第二单元中的第二状态保持触发器，并且其中，所述第二状态保持触发器包括与所述公共N阱耦合的PMOS器件。
5.如权利要求4所述的电子器件，其中，所述第一状态保持触发器包括第一反相器和第二反相器，并且其中，所述第一反相器和所述第二反相器交叉耦合并且由所述常通电源来供电。
6.如权利要求4至5中任一项所述的电子器件，进一步包括：本地时钟缓冲器，所述本地时钟缓冲器具有与所述公共N阱耦合的PMOS器件，所述本地时钟缓冲器与所述第一状态保持触发器和所述第二状态保持触发器耦合。
7.如权利要求6所述的电子器件，其中，所述本地时钟缓冲器包括由所述常通电源供电的器件块、用于接收睡眠状态信号输入的输入端子、以及输出端子，并且其中，所述本地时钟缓冲器用于在所述睡眠状态信号输入指示睡眠状态被启用时输出逻辑零值。
8.如权利要求1至2中任一项所述的电子器件，其中，所述状态保持触发器为主从状态保持触发器，其中，所述主从状态保持触发器的主控级包括由所述功率门控电源供电的器件，并且其中，所述主从状态保持触发器的从动级包括由所述常通电源供电的器件以及由所述功率门控电源供电的一个或多个器件。
9.如权利要求8所述的电子器件，进一步包括本地时钟缓冲器，所述本地时钟缓冲器包括由所述常通电源供电的一个或多个器件以及由所述功率门控电源供电的一个或多个器件，其中，所述公共N阱为第一公共N阱，并且其中，所述本地时钟缓冲器中由所述常通电源供电的所述一个或多个器件包括与由所述常通电源供电的所述一个或多个器件的PMOS部件耦合的第二公共N阱。
10.如权利要求9所述的电子器件，其中，所述第二公共N阱与所述第一公共N阱是连续的。
11.如权利要求1至5中任一项所述的电子器件，进一步包括处理器、与所述处理器耦合的存储器、以及与所述处理器耦合的显示器，其中，所述处理器包括所述状态保持触发器。
12.一种电子电路，包括：
本地时钟缓冲器，具有时钟强制部件，所述时钟强制部件具有用于接收时钟输入信号的时钟输入端子、用于接收睡眠状态信号的睡眠信号输入端子、以及输出端子；以及
状态保持触发器，具有与公共N阱耦合的P型金属氧化物半导体PMOS器件，其中，所述本地时钟缓冲器用于向所述状态保持触发器提供本地时钟信号，其中，所述本地时钟缓冲器包括与所述公共N阱耦合的PMOS器件，其中，与所述公共N阱耦合的所述PMOS器件中的一个或多个由常通电源来供电，并且与所述公共N阱耦合的所述PMOS器件中的一个或多个由功率门控电源来供电，并且其中，所述本地时钟信号在所述睡眠状态信号指示睡眠状态被启用时被设置为第一逻辑状态，并且所述本地时钟信号在所述睡眠状态信号指示所述睡眠状态未被启用时至少部分地基于所述时钟输入信号在所述第一逻辑状态与第二逻辑状态之间切换。
13.如权利要求12所述的电子电路，其中，所述状态保持触发器包括：
第一时钟反相器，所述第一时钟反相器用于接收所述本地时钟信号并且用于输出反相本地时钟信号；以及
第二时钟反相器，所述第二时钟反相器用于接收所述反相本地时钟信号并且用于输出二次反相本地时钟信号。
14.如权利要求13所述的电子电路，其中，所述第一时钟反相器由常通电源来供电，并且所述第二时钟反相器由功率门控电源来供电。
15.如权利要求12至14中任一项所述的电子电路，其中，所述状态保持触发器包括：主控级，所述主控级由功率门控电源来供电；以及从动级，所述从动级包括由常通电源供电的第一与或非AOI门。
16.如权利要求15所述的电子电路，其中，所述主控级包括与所述公共N阱耦合的主控级PMOS器件，并且所述从动级包括与所述公共N阱耦合的从动级PMOS器件，并且其中，所述公共N阱与所述常通电源耦合。
17.如权利要求16所述的电子电路，其中，所述从动级包括由所述常通电源供电的第二AOI门。
18.一种具有数据保持能力的集成电路，所述集成电路包括：
布局行；以及
多个常通电压VAON单元，所述多个常通电压单元被布置在所述布局行中的第一布局行中，其中，所述多个VAON单元中的各个VAON单元包括一个或多个常通器件，并且其中，所述第一布局行中的所述多个VAON单元与用于所述多个VAON单元的P型金属氧化物半导体PMOS器件的公共N阱耦合。
19.如权利要求18所述的集成电路，其中，所述公共N阱为用于所述第一布局行的所有单元的连续公共N阱，并且其中，所述公共N阱与常通电源电耦合。
20.如权利要求19所述的集成电路，其中，所述布局行进一步包括有不包括VAON单元的标准行，并且其中，所述标准行包括电耦合至功率门控电源的N阱。
21.如权利要求20所述的集成电路，其中，所述集成电路的所有VAON单元——包括布置在所述第一布局行中的所述VAON单元——被布置在不超过预定数量的布局行中。
22.如权利要求20所述的集成电路，其中，所有VAON单元——包括布置在所述第一布局行中的所述VAON单元——被布置在所述布局行的预定区段中。
23.如权利要求18所述的集成电路，其中，所述第一布局行中的所述VAON单元被聚类在邻接VAON单元块中，其中，所述公共N阱跨所述邻接VAON单元块延伸，并且其中，所述第一布局行进一步包括与电耦合至功率门控电源的N阱耦合的一个或多个标准单元。
24.如权利要求18至23中任一项所述的集成电路，其中，所述VAON单元包括一个或多个状态保持触发器，并且其中，所述VAON单元包括被电耦合以用于向所述一个或多个状态保持触发器中的一个或多个提供本地时钟信号的本地时钟缓冲器。
25.如权利要求24所述的集成电路，其中，所述本地时钟缓冲器在所述本地时钟缓冲器的睡眠状态信号输入指示睡眠状态被启用时提供第一逻辑状态的本地时钟信号。
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