KR102452520B1

KR102452520B1 - 공통 n-웰 상태 보유 플립플롭

Info

Publication number: KR102452520B1
Application number: KR1020177021312A
Authority: KR
Inventors: 아미트 아가왈; 스티븐 케이. 슈; 람 케이. 크리쉬나무시
Original assignee: 인텔 코포레이션
Priority date: 2015-03-02
Filing date: 2016-01-28
Publication date: 2022-10-11
Also published as: TW201642588A; WO2016140745A1; CN107210735B; KR20170125810A; US9641160B2; TWI600278B; CN107210735A; US20160261252A1

Abstract

실시예들은 상태 보유 전자 디바이스들을 위한 장치들, 방법들 및 시스템들을 포함한다. 실시예들에서, 전자 디바이스는 공통 N-웰과 결합된 복수의 P-타입 금속 산화물 반도체(PMOS) 디바이스들을 갖는 상태 보유 플립플롭을 포함할 수 있고, 복수의 PMOS 디바이스들 중 하나 이상은 항시 온 서플라이에 의해 전력이 공급되고, 복수의 PMOS 디바이스들 중 하나 이상은 전력 게이트 서플라이에 의해 전력이 공급된다. 다른 실시예들이 설명되고 청구될 수 있다.

Description

공통 N-웰 상태 보유 플립플롭

본 출원은 2015년 3월 2일자로 출원된 "COMMON N-WELL STATE RETENTION FLIP-FLOP"이라는 발명의 명칭의 미국 특허 출원 제14/635,849호에 대한 우선권을 주장한다.

정부 지분

본 명세서에 설명된 주제는 미국 정부의 지원을 받아 이루어졌다. 미국 정부는 설명된 주제에 특정 권리들을 가진다.

본 발명의 실시예들은 일반적으로 전자 회로들의 기술 분야에 관한 것으로, 보다 상세하게는 상태 보유 플립플롭들(state retention flip-flops)에 관한 것이다.

본 명세서에 제공된 배경 설명은 본 개시내용의 정황을 전반적으로 제시하기 위한 것이다. 출원시에 다른 방식으로 종래 기술로서 자격이 주어질 수 없는 본 설명의 양태들뿐만 아니라, 이 배경기술 섹션에 설명되는 정도로의 본 발명자들의 연구는, 명시적으로도 암시적으로도 본 개시내용에 대한 종래 기술로서 인정되지는 않는다. 본 명세서에서 달리 언급하지 않는 한, 이 섹션에 기술되는 접근 방식들은 본 개시내용에서의 청구항들에 대한 종래 기술이 아니고, 이 섹션에 포함되어 있다는 것에 의해 종래 기술인 것으로 인정되지는 않는다.

종래의 보유 플립플롭들은 전력 게이트(power-gated) 및 항시 온 컴포넌트들(always-on components)을 위해 부가적인 키퍼 트랜지스터들(keeper transistors)과 절연된 N-웰들(wells)을 사용한다. 이로 인해 비보유 플립플롭과 비교하여 면적이 약 3.5배 커지고, 지연이 30% 증가할 수 있다.

실시예들은 첨부된 도면들과 함께 다음의 상세한 설명에 의해 용이하게 이해될 것이다. 이러한 설명을 용이하게 하기 위해서, 유사한 참조 번호들은 유사한 구조적 요소들을 지시한다. 실시예들은 첨부 도면들의 도면들에서 제한으로서가 아니라 예로서 도시된다.
도 1은 다양한 실시예들에 따른, 공통 N-웰을 포함하는 보유 플립플롭 회로를 도시한다.
도 2는 다양한 실시예들에 따른, AND-OR 반전 게이트들을 포함하는 보유 플립플롭 회로를 도시한다.
도 3은 다양한 실시예들에 따른, 공통 N-웰들을 도시하는 집적 회로에 대한 레이아웃을 도시한다.
도 4는 다양한 실시예들에 따른, 선택 공통 N-웰들을 포함하는 집적 회로에 대한 레이아웃을 도시한다.
도 5는 다양한 실시예들에 따른, 부분적으로 클러스터링된 항시 온 셀들을 포함하는 집적 회로에 대한 레이아웃을 도시한다.
도 6은 다양한 실시예들에 따른, 클러스터링된 항시 온 셀들을 포함하는 집적 회로에 대한 레이아웃을 도시한다.
도 7은 다양한 실시예들에 따른, 본 명세서에 설명된 디바이스들, 회로들 및 레이아웃들을 이용하도록 구성된 예시적인 시스템을 도시한다.

다음의 상세한 설명에서, 본 명세서의 일부를 형성하는 첨부 도면들에 대한 참조가 이루어지고, 도면들에 있어서 유사한 참조 번호들은 그 전체에 걸쳐 유사한 부분들을 나타내며, 실시될 수 있는 실시예들이 예시로서 도시된다. 다른 실시예들이 이용될 수 있고, 본 개시내용의 범위로부터 벗어남이 없이 구조적 또는 논리적 변경들이 이루어질 수 있다는 점이 이해되어야 한다. 그러므로, 다음의 상세한 설명은 제한하는 의미로 간주되어서는 안 되며, 실시예들의 범위는 첨부 청구항들 및 그것의 등가물들에 의해 규정된다.

다양한 동작들은 청구된 주제를 이해하는 데 가장 유용한 방식으로 다수의 개별적인 액션들 또는 동작들로서 차례로 설명될 수 있다. 그러나, 설명 순서는 이러한 동작들이 반드시 순서 종속적이라고 암시하는 것으로 해석되어서는 안된다. 특히, 이러한 동작들은 제시된 순서로 수행되지 않을 수 있다. 설명된 동작들은 설명된 실시예와 다른 순서로 수행될 수 있다. 다양한 추가적인 동작들이 수행될 수 있으며, 그리고/또는 설명된 동작들이 부가적인 실시예들에서 생략될 수 있다.

본 개시내용의 목적들을 위해, "A 및/또는 B"와 "A 또는 B"라는 문구들은 (A), (B), 또는 (A 및 B)를 의미한다. 본 개시내용의 목적을 위해, "A, B 및/또는 C"라는 문구는 (A), (B), (C), (A 및 B), (A 및 C), (B 및 C), 또는 (A, B, 및 C)를 의미한다.

본 설명은 "실시예에서" 또는 "실시예들에서"라는 문구들을 사용할 수 있으며, 이들 각각은 동일한 또는 상이한 실시예들 중 하나 이상을 지칭할 수 있다. 더욱이, 본 개시내용의 실시예들과 관련하여 사용되는 바와 같은 "포함하는", "구비하는", "갖는", 및 그와 유사한 용어들은 동의어들이다.

본 명세서에서 사용된 바와 같이, 용어 "회로(circuitry)"는 주문형 집적 회로(ASIC), 전자 회로, 프로세서(공유형, 전용, 또는 그룹), 조합 논리 회로, 및/또는 기술된 기능성을 제공하는 다른 적절한 하드웨어 컴포넌트들을 지칭하거나 그 일부이거나 그것을 포함할 수 있다. 본 명세서에서 사용되는 바와 같이, "컴퓨터에 의해 구현되는 방법"은 하나 이상의 프로세서들, 하나 이상의 프로세서들을 갖는 컴퓨터 시스템, 스마트폰(이는 하나 이상의 프로세서들을 포함할 수 있음)과 같은 모바일 디바이스, 태블릿, 랩톱 컴퓨터, 셋톱박스, 게이밍 콘솔 등에 의해 실행되는 임의의 방법을 지칭할 수 있다.

설명 및 도면들은 트랜지스터가 p-타입 트랜지스터임을 나타내기 위한 MPx 트랜지스터 또는 트랜지스터가 n-타입 트랜지스터임을 나타내기 위한 MNx 트랜지스터로서 트랜지스터들을 지칭할 수 있다. 트랜지스터의 타입은 예로서 제시되고, 다른 실시예들은 유사한 기능성을 실행하기 위해 다른 타입의 트랜지스터들을 사용할 수 있다.

도 1은 다양한 실시예들에 따른 보유 플립플롭 회로(100)(이하, "회로(100)")를 개략적으로 도시한다. 실시예들에서, 회로(100)는 로컬 클록 버퍼(local clock buffer)(LCB)(102) 및 상태 보유 플립플롭(104)을 포함할 수 있는 전자 디바이스용 회로일 수 있다. 전력 게이트 서플라이(power-gated supply)(106) 및 항시 온 서플라이(always-on supply)(108)는 LCB(102) 및 상태 보유 플립플롭(104) 내의 다양한 컴포넌트들에 전력을 공급할 수 있다. 도시된 바와 같이, 전력 게이트 서플라이(106)는 입력 단자에서 전압 VCC를 수신할 수 있고 슬립 신호에 의해 게이트되어, 슬립 신호의 값에 기초하여 출력 단자에서 전압 VVCC를 선택적으로 제공할 수 있다. 항시 온 서플라이(108)는 전압 VAON을 제공할 수 있다.

다양한 실시예들에서, 이하에서 추가로 논의되는 바와 같이, LCB(102)의 복수의 트랜지스터들은 공통 N-웰(150)과 결합될 수 있고, 그리고/또는 상태 보유 플립플롭(104)의 복수의 트랜지스터들은 공통 N-웰(152)과 결합될 수 있다. 공통 N-웰들(150 및 152)은 VAON을 수신하기 위해 항시 온 서플라이(108)와 결합될 수 있다. 실시예들에서, 공통 N-웰의 사용은 절연된 N-웰들을 사용하는 상태 보유 플립플롭들과 비교하여 더 낮은 레이아웃 면적을 제공할 수 있다.

다양한 실시예들에서, LCB(102)는 슬립 신호가 1의 논리 레벨에서 인에이블될 때 클록 신호 CLK를 0의 논리 레벨로 구동하는 클록 강제 컴포넌트(clock forcing component)를 포함할 수 있고, 대응하는 슬립 바 신호는 0의 논리 레벨을 갖는다. 실시예들에서, LCB(102)는 하나 이상의 디바이스 블록들을 포함할 수 있다. 도시된 바와 같이, LCB(102)는 네거티브 AND(NAND) 게이트(110) 및 인버터(112)를 포함할 수 있다. NAND 게이트(110)는 클록 신호 CLK를 수신하는 제1 입력 단자(114) 및 슬립 바(sleep bar)인 반전된 슬립 신호를 수신하는 제2 입력 단자(116)를 포함할 수 있으며, 반전된 슬립 신호는 슬립 신호가 1의 논리 레벨로 인에이블될 때 0의 논리 레벨을 갖는다. 실시예들에서, NAND 게이트(110)는 제2 입력 단자(116)에서 슬립 상태가 인에이블된 것을 나타내는 슬립 상태 신호 입력을 수신하는 것으로 언급될 수 있다.

실시예들에서, LCB(102)는 LCB(102)의 슬립 신호 입력 단자라고도 지칭될 수 있는 제2 입력 단자(116)에서 수신되는 슬립 바인 슬립 상태 신호 입력과 함께, 도시된 바와 같이 구성될 수 있다. 다른 실시예들에서, LCB(102)의 클록 강제 컴포넌트는 슬립 상태 신호 입력이 LCB(102)의 입력 단자에서 수신된 슬립 바 신호가 아닌 슬립 신호일 수 있는 상이한 방식으로 구성될 수 있다.

NAND 게이트(110)의 출력 단자는 NAND 출력 신호를 인버터(112)의 입력 단자에 제공한다. 인버터(112)는 출력 단자(122)를 포함할 수 있고, 출력 단자(122)에서 로컬 클록 신호, clk를 제공하기 위해 NAND 출력 신호를 반전시킬 수 있다. 로컬 클록 신호, clk는 회로(100)의 하나 이상의 디바이스들에 제공될 수 있다. 실시예들에서, 로컬 클록 신호는, 슬립 상태 신호가 슬립 상태가 인에이블된 것을 나타낼 때 0과 같은 제1 논리 상태로 설정될 수 있고, 슬립 상태 신호가 슬립 상태가 인에이블되지 않은 것을 나타낼 때 CLK 입력 신호에 적어도 부분적으로 기초하여 제1 논리 상태와 1과 같은 제2 논리 상태 사이에서 토글링할 수 있다.

실시예들에서, NAND 게이트(110) 및 인버터(112)는 n-타입 금속 산화물 반도체(NMOS) 및 p-타입 금속 산화물 반도체(PMOS) 트랜지스터 디바이스들을 사용하는 상보형 금속 산화물 반도체(CMOS) 디바이스들일 수 있다. 실시예들에서, NAND 게이트(110) 및 인버터(112)의 PMOS 디바이스들은 VAON과 전기적으로 결합된 공통 N-웰과 결합된다. 다양한 실시예들에서, NAND 게이트(110)는 항시 온 서플라이(108)로부터 VAON에 의해 전력이 공급될 수 있고, 인버터(112)는 전력 게이트 서플라이(106)로부터 VVCC에 의해 전력이 공급될 수 있다. 상태 보유 플립플롭(104)은 다양한 실시예들에서 LCB(102)로부터 로컬 클록 신호, clk를 수신할 수 있다. 다수의 상태 보유 플립플롭들(104)은 실시예들에서 동일한 LCB(102)로부터 로컬 클록 신호, clk를 수신할 수 있다.

실시예들에서, 상태 보유 플립플롭(104)은 마스터 스테이지(124) 및 슬레이브 스테이지(126)를 포함하는 D-타입 플립플롭일 수 있다. 도시된 바와 같이, 상태 보유 플립플롭(104)은 제1 클록 인버터(128), 제1 클록킹된 인버터(130), 및 인버터(132)를 포함할 수 있다. 인버터들(128, 130 및 132)은 도시된 바와 같이 구성될 수 있으며 항시 온 서플라이(108)로부터 VAON에 의해 전력이 공급될 수 있다. 실시예들에서, 제1 클록킹된 인버터(130) 및 인버터(132)는 교차 결합된 슬레이브 스테이지 인버터들로서 구성된다. 실시예들에서, 상태 보유 플립플롭(104) 내의 VAON 동력 디바이스들(powered devices)을 제1 클록 인버터(128) 및 교차 결합된 슬레이브 스테이지 인버터들(130, 132)로 제한하는 것은, 슬립 상태 동안의 전류 누출을 감소시키고 항시 온 서플라이에 의해 전력이 공급되는 부가적인 클록 인버터들을 포함하는 설계들과 비교하여 활성 모드 동안 항시 온 서플라이(108)와 같은 항시 온 서플라이로부터 요구되는 동적 전류(dynamic current)를 감소시킬 수 있다.

상태 보유 플립플롭(104)은 또한, d-입력 인버터(134), 출력 인버터(136), 제2 클록 인버터(138), 제2 클록킹된 인버터(140), 인버터(142), 마스터 전송 게이트(144) 및 슬레이브 전송 게이트(146)를 포함할 수 있으며, 이들은 다양한 실시예들에서 전력 게이트 서플라이(106)로부터 VVCC에 의해 전력이 공급되고 도시된 바와 같이 구성될 수 있다. 실시예들에서, d-입력 인버터(134)는 입력 신호 'd'를 수신하는 입력 단자 및 반전된 d 입력 신호, d 바('db')를 출력하는 출력 단자를 포함할 수 있다. 실시예들에서, 출력 인버터(136)는 출력 신호, 'q'를 제공하는 출력 단자를 포함할 수 있다. 마스터 및 슬레이브 스테이지 표준 및 반전 상태들은 다양한 실시예들에서, 마스터 표준 상태를 나타내는 'm', 마스터 반전된 상태를 나타내는 'm#', 슬레이브 표준 상태를 나타내는 's', 및 슬레이브 반전된 상태를 나타내는 's#'으로 표시된 바와 같이 발생할 수 있다. 실시예들에서, 인버터들(128, 130, 132, 134, 136, 138, 140, 142) 및 전송 게이트들(144, 146)은 NMOS 및 PMOS 트랜지스터 디바이스들을 사용하는 CMOS 디바이스들로서 구현될 수 있고, PMOS 트랜지스터 디바이스들은 VAON과 전기적으로 결합될 수 있는 공통 N-웰과 결합된다. 실시예들에서, 단일 공통 N-웰은 상태 보유 플립플롭(104)의 PMOS 트랜지스터 디바이스들에 사용될 수 있거나, 다수의 공통 N-웰들이 사용될 수 있다.

실시예들에서, 제1 클록 인버터(128)는 입력 단자를 포함할 수 있고, 제1 클록킹된 인버터(130)는 제1 클록 입력 단자를 포함할 수 있고, 슬레이브 전송 게이트(146)는 제1 게이트 단자를 포함할 수 있으며, 이들 각각은 LCB(102)로부터 clk 신호를 수신할 수 있다. 제1 클록 인버터(128)는 반전된 클록 신호, clk#를 제공하는 출력 단자를 포함할 수 있다. 제1 클록킹된 인버터(130)는 제2 클록 입력 단자를 포함할 수 있고, 슬레이브 전송 게이트(146)는 제2 게이트 단자를 포함할 수 있고, 제2 클록 인버터(138)는 입력 단자를 포함할 수 있고, 제2 클록킹된 인버터(140)는 제1 클록 입력 단자를 포함할 수 있고, 마스터 전송 게이트(144)는 제1 게이트 단자를 포함할 수 있으며, 이들 각각은 제1 클록 인버터(128)로부터 clk# 신호를 수신한다. 제2 클록 인버터(138)는 두 번 반전된 클록 신호, clk##를 제공하는 출력 단자를 포함할 수 있다. 제2 클록킹된 인버터(144)는 제2 클록 입력을 포함할 수 있고, 마스터 전송 게이트(144)는 제2 게이트 입력을 포함할 수 있으며, 이들 각각은 제2 클록 인버터(138)로부터 clk## 신호를 수신한다.

실시예들에서, 마스터 스테이지(124)와 슬레이브 스테이지(126)를 접속하기 위해 clk, clk# 및 clk##의 사용은 단지 clk# 및 clk## 또는 이들의 등가물만을 사용하는 설계들보다 더 빠른 클록 대 출력 지연 및 더 양호한 내부 최소 지연 특성들을 제공할 수 있다. 실시예들에서, clk의 사용은 클록 대 출력 지연으로부터 제1 클록 인버터(128)의 지연을 부분적으로 제거하여, 결과적으로 더 빠른 클록 대 출력 지연을 야기할 수 있다. 일반적으로, 내부 최소 지연은 슬레이브 스테이지(126)가 폐쇄되고 마스터 스테이지(124)가 개방될 때 클록의 하강 에지에서 발생할 수 있다. 실시예들에서, 상태 보유 플립플롭(104)에 구성되는 바와 같이 clk, clk# 및 clk##을 사용하는 것은, 데이터가 상태 보유 플립플롭(104)을 너무 빨리 횡단하지 않도록 슬레이브 스테이지(126)를 폐쇄하고 마스터 스테이지(124)를 개방하는 사이의 지연을 증가시킴으로써 clk# 및 clk##만을 사용하는 설계들과 비교하여 개선된 내부 최소 지연 특성들을 제공할 수 있다.

실시예들에서, 공통 N-웰(150)은 LCB(102)의 PMOS 디바이스들과 결합될 수 있고, 항시 온 서플라이(108)로부터 VAON과 같은 항시 온 서플라이에 전기적으로 결합될 수 있다. 유사하게, 공통 N-웰(152)은 상태 보유 플립플롭(104)의 PMOS 디바이스들과 결합될 수 있고, 항시 온 서플라이(108)로부터 VAON과 같은 항시 온 서플라이에 전기적으로 결합될 수 있다. 일반적으로, PMOS 디바이스들은 p-타입 소스를 갖는 n-타입 바디 영역 및 드레인 영역들을 갖는다. NMOS 디바이스들을 위해 p-타입 기판을 사용하는 CMOS 디바이스 제조시, N-웰은 전형적으로 PMOS 디바이스들을 위한 n-타입 바디 영역을 생성하기 위해 p-타입 기판 내로 확산된다. N-타입 도펀트들은 전형적으로 웰의 영역에서 기판을 p-타입에서 n-타입으로 변화시키기 위해 p-타입 기판에 확산 또는 이온 주입에 의해 부가된다. 실시예들에서, 공통 N-웰(150)은 LCB의 복수의(예를 들어, 모든) PMOS 디바이스들과 결합될 수 있고, 공통 N-웰(152)은 상태 보유 플립플롭(104)의 복수(예를 들어, 모든) PMOS 디바이스들과 결합될 수 있다. 실시예들에서, 공통 N-웰(150) 및 공통 N-웰(152)은 서로 연속적일 수 있다(예를 들어, 공통 N-웰(150) 및 공통 N-웰(152)은 동일한 공통 N-웰의 일부인 것으로 간주될 수 있다). 공통 N-웰(150) 및/또는 공통 N-웰(152)은 회로 레이아웃에서 다른 인접 셀들과 공유될 수 있으며, 다른 인접 셀들은 전력 게이트 서플라이에 의해 전력이 공급되는 디바이스들을 갖는 셀들을 포함한다. 실시예들에서, 공통 N-웰의 사용은 절연된 N-웰들을 사용하는 상태 보유 플립플롭들과 비교하여 더 낮은 레이아웃 면적을 제공할 수 있다. 예를 들어, 상태 보유 플립플롭(104)의 레이아웃 면적은 절연된 N-웰들을 사용하는 상태 보유 플립플롭들의 레이아웃 면적보다 약 2.7배 작을 수 있다. 전력 게이트 디바이스들과 함께 VAON 결합된 공통 N-웰들을 단락시키는 것이 전력 게이트 트랜지스터를 통해 일부 게이트/접합 누설을 초래할 수 있을지라도, 이 누설은 전형적으로 전력 게이팅에 의해 절감되는 전체 누설과 비교하여 최소화될 수 있다.

상태 보유 플립플롭(104)이 D-타입 플립플롭으로 도시되어 있지만, 상태 보유 플립플롭(104)은 다양한 실시예들에서, 상태 보유 플립플롭 내의 PMOS 디바이스들과 결합되고 VAON과 전기적으로 결합된 공통 N-웰을 포함하는 임의의 타입의 상태 보유 플립플롭일 수 있다. 상태 보유 플립플롭(104)은, 예를 들어 리셋 또는 스캔 타입 플립플롭일 수 있다.

도 2는 다양한 실시예들에 따른, AND-OR 반전 게이트들을 포함할 수 있는 보유 플립플롭 회로(200)(이하, "회로(200)")를 도시한다. 회로(200)는 LCB(202) 및 상태 보유 플립플롭(204)을 포함할 수 있다. 전력 게이트 서플라이(206) 및 항시 온 서플라이(208)는 LCB(202) 및 상태 보유 플립플롭(204)의 다양한 컴포넌트들에 전력을 공급할 수 있다. LCB(202), 전력 게이트 서플라이(206) 및 항시 온 서플라이(208)는 도 1과 관련하여 설명된 바와 같이, LCB(102), 전력 게이트 서플라이(106) 및 항시 온 서플라이(108)와 유사한 방식으로 구성될 수 있다. 상태 보유 플립플롭(204)은 다양한 실시예들에서 LCB(202)로부터 클록 신호, clk를 수신할 수 있다.

도시된 바와 같이, 상태 보유 플립플롭(204)은 마스터 스테이지(224) 및 슬레이브 스테이지(226)를 갖는 D-타입 보유 플립플롭일 수 있다. 실시예들에서, 마스터 스테이지(224)는 전력 게이트 서플라이(206)로부터 VVCC에 의해 전력이 공급될 수 있고, 슬레이브 스테이지는 항시 온 서플라이(208)로부터 VAON에 의해 전력이 공급될 수 있다. 도시된 바와 같이, 상태 보유 플립플롭(204)은 다양한 실시예들에서 클록 인버터를 포함하지 않을 수 있다.

실시예들에서, 마스터 스테이지(224)는 제1 AND-OR-반전(Invert)(AOI) 게이트(230) 및 제2 AOI 게이트(232)를 포함할 수 있다. 실시예들에서, 제1 AOI 게이트(230) 및 제2 AOI 게이트(232)는 교차 결합될 수 있다. 슬레이브 스테이지(226)는 다양한 실시예들에서 제3 AOI 게이트(234) 및 제4 AOI 게이트(236)를 포함할 수 있다. 실시예들에서, 제3 AOI 게이트(234) 및 제4 AOI 게이트(236)는 교차 결합될 수 있다. AOI 게이트들(230, 232, 234, 236)은 CMOS 디바이스들로서 구성될 수 있으며, 제1 AOI 게이트(230)는 트랜지스터들 MP1, MP2, MP3, MN1, MN2 및 MN2를 포함하고; 제2 AOI 게이트(232)는 트랜지스터들 MP4, MP5, MP6, MN4, MN5 및 MN6을 포함하고; 제3 AOI 게이트(234)는 트랜지스터들 MP7, MP8, MP9, MN7, MN8 및 MN9를 포함하고; 제4 AOI 게이트(236)는 트랜지스터들 MP10, MP11, MP12, MN10, MN11 및 MN12를 포함한다. 실시예들에서, VAON에 의해 전력이 공급되는 슬레이브 스테이지(226)의 트랜지스터들만을 갖는 것은 슬립 상태 동안 전류 누설을 감소시킬 수 있고, 항시 온 서플라이에 의해 전력이 공급되는 클록 인버터를 포함하는 설계들과 비교하여 활성 모드 동안 항시 온 서플라이(208)와 같은 항시 온 서플라이로부터 요구되는 동적 전류를 감소시킬 수 있다.

실시예들에서, AOI 게이트들(230, 232, 234, 236)의 PMOS 디바이스들은 VAON과 전기적으로 결합된 공통 N-웰과 결합될 수 있다. 상태 보유 플립플롭(204)은 상태 보유 플립플롭(204)에 대한 입력으로서 신호 'd'를 수신하고 출력으로서 반전된 d 입력 신호 'd#'를 제시하는 제1 인버터(240)를 포함할 수 있다. 상태 보유 플립플롭(204)은 또한 상태 보유 플립플롭(204)의 출력으로서 신호 'q'를 제시하는 제2 인버터(242)를 포함할 수 있다. 마스터 및 슬레이브 스테이지 표준 및 반전된 상태들은 다양한 실시예들에서 'm', 'm#', 's' 및 's#'으로 표시된 바와 같이 발생할 수 있다.

실시예들에서, 공통 N-웰(250)은 LCB(202)의 PMOS 디바이스들과 결합될 수 있고 항시 온 서플라이(208)로부터 VAON과 같은 항시 온 서플라이에 전기적으로 결합될 수 있다. 유사하게, 실시예들에서, 공통 N-웰(252)은 상태 보유 플립플롭(204)의 PMOS 디바이스들과 결합될 수 있고 항시 온 서플라이(208)로부터 VAON과 같은 항시 온 서플라이에 전기적으로 결합될 수 있다. 실시예들에서, 공통 N-웰(250) 및/또는 공통 N-웰(252)은 서로 연속적일 수 있다. 공통 N-웰(250) 및/또는 공통 N-웰(252)은 회로 레이아웃에서 다른 인접 셀들과 공유될 수 있으며, 다른 인접 셀들은 전력 게이트 서플라이에 의해 전력이 공급되는 디바이스들을 갖는 셀들을 포함한다.

도 3은 다양한 실시예들에 따른, 공통 N-웰을 포함할 수 있는 집적 회로에 대한 레이아웃(300)을 도시한다. 도시된 바와 같이, 레이아웃(300)은 복수의 로우들(302, 304, 306, 308, 310, 312)을 포함할 수 있으며, 이들 각각은 로우에 포함되는 임의의 PMOS 디바이스들에 대한 로우에 걸쳐 연장되는 공통 N-웰(322, 324, 326, 328, 330, 332)을 각각 포함할 수 있다. 로우들(302, 304, 306, 308, 310, 312) 각각은 복수의 셀들을 포함할 수 있다. 각각의 셀은 항시 온 서플라이(108 또는 208)와 같은 항시 온 서플라이에 의해 전력이 공급되는 하나 이상의 디바이스들을 포함할 수 있다. 항시 온 서플라이에 의해 전력이 공급되는 디바이스를 갖는 셀들은 VAON으로 라벨링되고, 셀들(340, 342, 344, 및 346)을 포함한다. VAON 셀들은 항시 온 서플라이에 의해 전력이 공급되는 일부 디바이스들 및 전력 게이트 서플라이에 의해 전력이 공급되는 다른 디바이스들을 갖는 회로들을 포함할 수 있다. VAON 셀들은, 예를 들어 상태 보유 플립플롭(104 또는 204)과 같은 플립플롭의 일부 또는 전부, 또는 LCB(102 또는 202)와 같은 LCB의 일부 또는 전부를 포함할 수 있다. 실시예들에서, 공통 N-웰들(322, 324, 326, 328, 330 또는 332) 중 하나 이상은 공통 N-웰들(150, 152, 250 또는 252) 중 하나 이상을 포함할 수 있다.

VAON으로 라벨링되지 않은 셀들은 항시 온 서플라이에 의해 전력이 공급되는 디바이스들을 포함하지 않는 표준 셀들일 수 있다. 도시된 바와 같이, 레이아웃(300) 내의 표준 셀들 중 일부는 셀들(350, 352, 354, 356 및 358)을 포함한다. 이러한 셀들은, 예를 들어 전력 게이트 서플라이(106 또는 206)와 같은 전력 게이트 서플라이에 의해 전력이 공급되는 디바이스들을 포함할 수 있다. 실시예들에서, 표준 셀은, 예를 들어 종래의 비보유 플립플롭을 포함할 수 있다. 도시된 바와 같이, 공통 N-웰들(322, 324, 326, 328, 330, 332) 각각은 항시 온 서플라이(108 또는 208)와 같은 항시 온 서플라이와 결합될 수 있다. 이것은, 항시 온 서플라이에 의해 전력이 공급되는 디바이스들을 갖는 셀들을 포함하지 않는 로우(308) 및 로우(310)와 같은 로우들에 대해서도 사실일 수 있다.

도 4는 다양한 실시예들에 따른, 선택적 공통 N-웰들을 포함할 수 있는 집적 회로에 대한 레이아웃(400)을 도시한다. 도시된 바와 같이, 레이아웃(400)은 복수의 로우들(402, 404, 406, 408, 410, 412)을 포함할 수 있고, 이들 각각은 로우에 포함되는 임의의 PMOS 디바이스들에 대한 로우에 걸쳐 연장되는 공통 N-웰(422, 424, 426, 428, 430, 432)을 각각 포함할 수 있다. 로우들(402, 404, 406, 408, 410, 412) 각각은 복수의 셀들을 포함할 수 있다. 각각의 셀은 항시 온 서플라이(108 또는 208)와 같은 항시 온 서플라이에 의해 전력이 공급되는 하나 이상의 디바이스들을 포함할 수 있다. 항시 온 서플라이에 의해 전력이 공급되는 디바이스를 갖는 셀들은 VAON으로서 라벨링되고 셀들(440, 442, 444, 및 446)을 포함한다. VAON 셀들은 항시 온 서플라이에 의해 전력이 공급되는 일부 디바이스들 및 전력 게이트 서플라이에 의해 전력이 공급되는 다른 디바이스들을 갖는 회로들을 포함할 수 있다. 실시예들에서, VAON 셀 내의 모든 디바이스들은 항시 온 서플라이에 의해 전력이 공급될 수 있다. VAON 셀들은, 예를 들어 상태 보유 플립플롭(104 또는 204)과 같은 플립플롭의 일부 또는 전부, 또는 LCB(102 또는 202)와 같은 LCB의 일부 또는 전부를 포함할 수 있다. 실시예들에서, 공통 N-웰들(422, 426 또는 432) 중 하나 이상은 공통 N-웰들(150, 152, 250 또는 252) 중 하나 이상을 포함할 수 있다.

VAON으로 라벨링되지 않은 셀들은 항시 온 서플라이에 의해 전력이 공급되는 디바이스들을 포함하지 않고 셀들(450, 452, 454, 456 및 458)을 포함하는 표준 셀들일 수 있다. 도시된 바와 같이, 적어도 하나의 VAON 셀(예를 들어, N-웰들(422, 426 및 432))을 갖는 로우 내의 이러한 N-웰들만이 다양한 실시예에서 항시 온 서플라이(108 또는 208)와 같은 항시 온 서플라이와 전기적으로 결합될 수 있다. 적어도 하나의 VAON 셀을 포함하지 않는 로우들(404, 408, 410)과 같은 로우들과 연관된 N-웰들은 항시 온 서플라이와 결합되지 않을 수 있지만, 예를 들어 전력 게이트 서플라이(106 또는 206)와 같은 전력 게이트 서플라이와 전기적으로 결합될 수 있다. 따라서, N-웰들(424, 428, 및 430)은 전력 게이트 서플라이와 결합될 수 있다. 실시예들에서, VAON과 전기적으로 결합된 공통 N-웰들을 VAON 셀들을 갖는 이러한 로우들만으로 제한하는 것은, 전력 게이트 PMOS 디바이스들과 결합되는 VAON과 전기적으로 결합된 공통 N-웰들의 사용으로부터 접합/게이트 누설 오버 헤드를 감소시킬 수 있다.

도 5는 다양한 실시예들에 따른, 부분적으로 클러스터링된 항시 온 셀들을 포함할 수 있는 집적 회로에 대한 레이아웃(500)을 도시한다. 도시된 바와 같이, 레이아웃(500)은 복수의 로우들(502, 504, 506, 508, 510, 512)을 포함할 수 있고, 이들 각각은 로우에 포함되는 임의의 PMOS 디바이스들에 대한 로우에 걸쳐 연장되는 공통 N-웰(522, 524, 526, 528, 530, 532)을 각각 포함할 수 있다. 로우들(502, 504, 506, 508, 510, 512) 각각은 복수의 셀들을 포함할 수 있다. 각각의 셀은 항시 온 서플라이(108 또는 208)와 같은 항시 온 서플라이에 의해 전력이 공급되는 하나 이상의 디바이스들을 포함할 수 있다. 항시 온 서플라이에 의해 전력이 공급되는 디바이스를 갖는 셀들은 VAON으로서 라벨링되고 셀들(540, 542, 544, 546)을 포함한다. VAON 셀들은 항시 온 서플라이에 의해 전력이 공급되는 일부 디바이스들 및 전력 게이트 서플라이에 의해 전력이 공급되는 다른 디바이스들을 갖는 회로들을 포함할 수 있다. VAON 셀들은, 예를 들어 상태 보유 플립플롭(104 또는 204)과 같은 플립플롭의 일부 또는 전부, 또는 LCB(102 또는 202)와 같은 LCB의 일부 또는 전부를 포함할 수 있다. 실시예들에서, 공통 N-웰들(526)은 공통 N-웰들(150, 152, 250 또는 252) 중 하나 이상을 포함할 수 있다.

VAON으로 라벨링되지 않은 셀들은 항시 온 서플라이에 의해 전력이 공급되는 디바이스들을 포함하지 않고 셀들(550, 552, 554 및 556)을 포함하는 표준 셀들일 수 있다. 표준 셀들(550, 552, 554 또는 556) 중 하나 이상은, 예를 들어 전력 게이트 서플라이에 의해서만 전력이 공급되는 디바이스들을 갖는 종래의 비보유 플립플롭을 포함할 수 있다. 실시예들에서, 종래의 비보유 플립플롭은 도 1의 상태 보유 플립플롭(104)과 관련하여 도시된 바와 같은 회로 구성을 가질 수 있지만, 일부 디바이스들이 항시 온 서플라이에 의해 전력이 공급되기보다는 모든 디바이스들이 전력 게이트 서플라이에 의해 전력이 공급된다. 도시된 바와 같이, VAON 셀들(540, 542, 544 및 546)은 도 3-4의 VAON 셀들과 관련하여 도시된 바와 같이 여러 로우들 사이에서 확산되기보다는 로우(506) 내에 모두가 있다는 점에서 부분적으로 클러스터링된 것이다. 도 4와 관련하여 설명된 레이아웃(400)과 유사한 방식으로, VAON 셀들을 포함하는 로우들(예를 들어, 로우(506))만이 항시 온 서플라이와 결합된 공통 N-웰(N-웰(526))을 가질 수 있다. N-웰(526)은 다양한 실시예에서 VAON 셀들(540, 542, 544 및 546)뿐만 아니라 표준 셀들(550, 552, 554 및 556) 둘 다와 결합될 수 있다. 적어도 하나의 VAON 셀을 갖는 로우와 연관되지 않은 N-웰들은 항시 온 서플라이와 결합되지 않을 수 있지만, 예를 들어 전력 게이트 서플라이와 결합될 수 있다. 따라서, N-웰들(522, 524, 528, 530 및 532)은 전력 게이트 서플라이(108 또는 208)와 같은 전력 게이트 서플라이와 결합될 수 있다.

실시예들에서, VAON 셀들은 VAON 셀들을 포함하는 레이아웃 로우들의 수를 로우들의 미리 정의된 최대 수로 제한하거나 VAON 셀들이 위치할 수 있는 레이아웃의 섹션을 지정함으로써 부분적으로 클러스터링될 수 있다. 예를 들어, VAON 셀들(540, 542, 544 및 546)이 레이아웃(500)의 로우(506)에 배치되도록 VAON 로우들의 최대 수는 1로서 미리 정의될 수 있다. 대안적으로, VAON 셀들을 포함할 수 있는 레이아웃(500)의 섹션은 레이아웃(500)을 제공하기 위해 로우(506)로서 미리 정의될 수 있다. 실시예들에서, VAON 로우들의 최대 수, 및 VAON 로우들을 포함할 수 있는 섹션을 미리 정의하는 것은 결합될 수 있다. 예를 들어, VAON 로우들의 최대 수는 1로서 미리 정의될 수 있고, VAON 셀들을 포함할 수 있는 섹션은 레이아웃(500)을 제공하기 위해 로우들(502, 504 및 506)로서 미리 정의될 수 있다. 실시예들에서, VAON 로우들의 최대 수보다는 VAON 로우들의 필요한 수가 지정될 수 있다. 예를 들어, 도 4와 관련하여, VAON 로우들의 필요한 수는 레이아웃(400)을 제공하기 위해 3으로 지정될 수 있다. 실시예들에서, 레이아웃의 2 이상의 로우는 VAON 셀들을 포함할 수 있으며, VAON 셀들은 여전히 전체가 부분적으로 클러스터링된다. 실시예들에서, 부분적으로 클러스터링된 VAON 셀들은, VAON 셀을 포함하는 레이아웃 로우들에 대해, VAON 셀들을 포함하는 레이아웃 로우들에 대해 합산된 VAON 셀들 대 표준 셀들의 비율이 적어도 1:2가 되도록 분포될 수 있다. 다른 실시예들에서, 그 비율은, 예를 들어 적어도 1:1과 같이 더 클 수 있다. 그 비율은 VAON 셀들 합계를 얻기 위해 모든 VAON 셀들을 합산하고 VAON 셀들을 갖는 로우들 내의 표준 셀 합계를 얻기 위해 VAON 셀들을 포함하는 로우들 내의 모든 표준 셀들을 합산함으로써 계산될 수 있으며, 그 비율은 다양한 실시예들에서 VAON 셀 합계와, VAON 셀들을 갖는 로우들 내의 표준 셀 합계의 비율이다. 도시된 실시예에서는, 단지 하나의 로우가 VAON 셀들을 포함하고, VAON 셀들(540, 542, 544, 546)과, VAON 셀들을 포함하는 로우들에 대해 합산된 표준 셀들(550, 552, 554, 556)의 수의 비율은 1:1이다. 실시예들에서, VAON 셀들을 부분적으로 클러스터링함으로써 VAON과 전기적으로 결합된 공통 N-웰들을 추가로 제한하는 것은, 전력 게이트 PMOS 디바이스들과 결합되는 VAON과 전기적으로 결합된 공통 N-웰들의 사용으로부터 접합/게이트 누설 오버 헤드를 추가로 감소시킬 수 있다.

도 6은 다양한 실시예들에 따른, 클러스터링된 항시 온 셀들을 포함할 수 있는 집적 회로에 대한 레이아웃(600)을 도시한다. 항시 온 셀들은, 이들이 레이아웃(600)에서 서로 인접하게 위치하는 방식으로 클러스터링될 수 있다. 도시된 바와 같이, 레이아웃(600)은 복수의 로우들(602-612)을 포함할 수 있다. 로우들(602-612) 각각은 복수의 셀들을 포함할 수 있다. 각각의 셀은 항시 온 서플라이(108 또는 208)와 같은 항시 온 서플라이에 의해 전력이 공급되는 하나 이상의 디바이스들을 포함할 수 있다. 항시 온 서플라이에 의해 전원이 공급되는 디바이스를 갖는 셀들은 VAON으로 라벨링된다. VAON 셀들은 항시 온 서플라이에 의해 전력이 공급되는 일부 디바이스들과, 전력 게이트 서플라이로 전력이 공급되는 다른 디바이스들을 갖는 회로들을 포함할 수 있다. VAON 셀들은, 예를 들어 상태 보유 플립플롭(104 또는 204)과 같은 플립플롭의 일부 또는 전부, 또는 LCB(102 또는 202)와 같은 LCB의 일부 또는 전부를 포함할 수 있다.

적어도 하나의 VAON 셀을 갖지 않는 로우들은 다양한 실시예들에서 전력 게이트 서플라이와 전기적으로 결합된 공통 N-웰을 포함할 수 있다. 따라서, 로우들(602, 604, 608, 610 및 612) 각각에 대응하는 N-웰들(622, 624, 628, 630 및 632)은 전력 게이트 서플라이(106 또는 206)와 같은 전력 게이트 서플라이에 결합될 수 있다. VAON으로 라벨링되지 않은 셀들은 항시 온 서플라이에 의해 전력이 공급되는 디바이스들을 포함하지 않는 표준 셀들일 수 있다. 도시된 바와 같이, 로우(606)는 VAON 셀들(640, 642, 644 및 646) 및 표준 셀들(650, 652, 654 및 656)을 포함할 수 있다. 실시예들에서, 표준 셀은 항시 온 서플라이를 사용하지 않는 종래의 비보유 플립플롭 또는 다른 회로를 포함할 수 있다.

공통 N-웰(660)은 항시 온 서플라이(108 또는 208)와 같은 항시 온 서플라이와 전기적으로 결합될 수 있는 VAON 셀들(640, 642, 644 및 646)에 걸쳐 연장된다. 실시예들에서, 2개 이상의 인접한 VAON 셀들, 예를 들어 VAON 셀(640 및 620)은 각각 상태 보유 플립플롭(104 또는 204)과 같은 상태 보유 플립플롭을 포함할 수 있고, 이들 각각은 공통 N-웰(660)과 결합된 복수의 PMOS 디바이스들을 갖는다. 실시예들에서, 공통 N-웰(660)은 공통 N-웰들(150, 152, 250 또는 252) 중 하나 이상을 포함할 수 있다. 도시된 바와 같이, N-웰(662)은 표준 셀(650)에 걸쳐 연장되고 표준 셀(652)에서 N-웰(662)과 N-웰(660) 사이에 브레이크(break)가 존재하도록 부분적으로 표준 셀(652)로 연장된다. N-웰(664)은 표준 셀(656)에 걸쳐 연장되고 표준 셀(654)에서 N-웰(664)과 N-웰(660) 사이에 브레이크가 존재하도록 부분적으로 표준 셀(654)로 연장된다. N-웰들(660 및 664)은 다양한 실시예들에서 전력 게이트 서플라이(106 또는 206)와 같은 전력 게이트 서플라이와 전기적으로 결합될 수 있다. 실시예들에서, 인접 셀들에서 VAON 셀들을 클러스터링하고 N-웰 브레이크를 사용함으로써 VAON과 전기적으로 결합된 공통 N-웰들의 정도를 추가로 제한하는 것은 전력 게이트 PMOS 디바이스들과 결합되는 VAON과 전기적으로 결합된 공통 N-웰들의 사용으로부터 접합/게이트 누설 오버 헤드를 추가로 감소시킬 수 있다.

도 1-6과 관련하여 논의된 실시예들에서, 공통 N-웰들이 전력 게이트 서플라이와 전기적으로 결합되는 것으로 논의될 때 공통 N-웰들은 VVCC와 전기적으로 결합될 수 있고, 공통 N-웰들이 항시 온 서플라이와 전기적으로 결합되는 것으로 논의될 때 공통 N-웰들은 VAON과 전기적으로 결합될 수 있다.

도 7은 다양한 실시예들에 따른, 본 명세서에 설명된 디바이스들, 회로들, 레이아웃들 및/또는 이들의 부분들(예를 들어, 회로들(100 또는 200), 레이아웃들(300, 400, 500 또는 600), 또는 상태 보유 플립플롭들(104 또는 204))을 이용할 수 있는 예시적인 컴퓨팅 디바이스(700)를 도시한다. 도시된 바와 같이, 컴퓨팅 디바이스(700)는, 예를 들어 하나 이상의 프로세서(들)(704)(하나만 도시됨) 및 적어도 하나의 통신 칩(706)과 같은 복수의 컴포넌트들을 포함할 수 있다. 다양한 실시예들에서, 하나 이상의 프로세서(들)(704)는 각각 하나 이상의 프로세서 코어들을 포함할 수 있다. 다양한 실시예들에서, 적어도 하나의 통신 칩(706)은 물리적으로 및 전기적으로 하나 이상의 프로세서(들)(704)에 결합될 수 있다. 추가 구현들에서, 통신 칩(706)은 하나 이상의 프로세서(들)(704)의 일부일 수 있다. 다양한 실시예들에서, 컴퓨팅 디바이스(700)는 인쇄 회로 보드(PCB)(702)를 포함할 수 있다. 이러한 실시예들에서, 하나 이상의 프로세서(들)(704) 및 통신 칩(706)이 그 위에 배치될 수 있다. 대안적인 실시예들에서는, 다양한 컴포넌트들이 PCB(702)의 채택 없이 결합될 수 있다.

그 응용들에 따라서, 컴퓨팅 디바이스(700)는, PCB(702)에 물리적으로 및 전기적으로 결합되거나 또는 결합되지 않을 수 있는 다른 컴포넌트들을 포함할 수 있다. 이러한 다른 컴포넌트들은, 메모리 제어기(705), 휘발성 메모리(예를 들어, 동적 랜덤 액세스 메모리(DRAM)(708)), 판독 전용 메모리(ROM)(710)와 같은 비휘발성 메모리, 플래시 메모리(712), 저장 디바이스(711)(예를 들어, 하드 디스크 드라이브(HDD)), I/O 제어기(714), 디지털 신호 프로세서(미도시됨), 암호 프로세서(미도시됨), 그래픽 프로세서(716), 하나 이상의 안테나(718), 디스플레이(미도시됨), 터치 스크린 디스플레이(720), 터치 스크린 제어기(722), 배터리(724), 오디오 코덱(미도시됨), 비디오 코덱(미도시됨), 글로벌 포지셔닝 시스템(GPS) 디바이스(728), 나침반(730), 가속도계(미도시됨), 자이로스코프(미도시됨), 스피커(732), 카메라(734), 및 대용량 저장 디바이스(예컨대, 하드 디스크 드라이브, 솔리드 스테이트 드라이브, 컴팩트 디스크(CD), 디지털 다목적 디스크(DVD))(미도시됨) 등을 포함하지만 이에 제한되지 않는다. 다양한 실시예들에서, 프로세서(704)는 동일한 다이 상에 다른 컴포넌트들과 통합되어 시스템 온 칩(SoC)을 형성할 수 있다.

일부 실시예들에서, 하나 이상의 프로세서(들)(704), 플래시 메모리(712), 및/또는 저장 디바이스(711)는, 본 명세서에서 설명되는 방법들의 모든 또는 선택된 양태들을 실시하기 위해, 하나 이상의 프로세서(들)(704)에 의한 프로그래밍 명령어들의 실행에 응답하여, 컴퓨팅 디바이스(700)를 가능하게 하도록 구성되는 프로그래밍 명령어들을 저장하는 연관된 펌웨어(미도시됨)를 포함할 수 있다. 다양한 실시예들에서, 이러한 양태들은 추가로 또는 대안으로서 하나 이상의 프로세서(들)(704), 플래시 메모리(712) 또는 저장 디바이스(711)와 별개인 하드웨어를 사용하여 구현될 수 있다.

다양한 실시예들에서, 컴퓨팅 디바이스(700)의 하나 이상의 컴포넌트들은 본 명세서에 설명된, 회로(100 및/또는 200); 레이아웃(300, 400, 500, 및/또는 600); 및/또는 상태 보유 플립플롭(104 및/또는 204)을 포함할 수 있다. 예를 들어, 회로(100 및/또는 200); 레이아웃(300, 400, 500, 및/또는 600); 및/또는 상태 보유 플립플롭(104 및/또는 204)은 I/O 제어기(714), 프로세서(704), 메모리 제어기(705) 및/또는 컴퓨팅 디바이스(700)의 다른 컴포넌트에 포함될 수 있다. 일부 실시예들에서, 회로(100 및/또는 200); 레이아웃(300, 400, 500, 및/또는 600); 및/또는 상태 보유 플립플롭(104 및/또는 204)은 프로세서(704)에 포함될 수 있다. 실시예들에서, 프로세서(704)는 복수의 회로들(100 및/또는 200); 레이아웃들(300, 400, 500, 및/또는 600); 및/또는 상태 보유 플립플롭들(104 및/또는 204)을 포함할 수 있다.

통신 칩들(706)은 컴퓨팅 디바이스(700)로/로부터 데이터 전송을 위한 유선 및/또는 무선 통신들을 가능하게 할 수 있다. "무선"이라는 용어 및 그 파생어들은, 비고체 매체를 통한 변조된 전자기 방사의 사용을 통하여 데이터를 통신할 수 있는 회로들, 디바이스들, 시스템들, 방법들, 기법들, 통신 채널들 등을 설명하는 데 사용될 수 있다. 이 용어는, 일부 실시예에서는 그렇지 않을 수도 있지만, 연관된 디바이스들이 임의의 와이어들을 포함하지 않는다는 것을 암시하지는 않는다. 통신 칩(706)은, IEEE 702.20, LTE(Long Term Evolution), LTE-A(LTE Advanced), GPRS(General Packet Radio Service), Ev-DO(Evolution Data Optimized), HSPA+(Evolved High Speed Packet Access), HSDPA+(Evolved High Speed Downlink Packet Access), HSUPA+(Evolved High Speed Uplink Packet Access), GSM(Global System for Mobile Communications), EDGE(Enhanced Data rates for GSM Evolution), CDMA(Code Division Multiple Access), TDMA(Time Division Multiple Access), DECT(Digital Enhanced Cordless Telecommunications), WiMAX(Worldwide Interoperability for Microwave Access), 블루투스, 그 파생물들 뿐만 아니라 3G, 4G, 5G, 및 그 이상으로서 지정되는 임의의 다른 무선 프로토콜들을 비제한적으로 포함하는 다수의 무선 표준들 또는 프로토콜들을 중 임의의 것을 구현할 수 있다. 컴퓨팅 디바이스(700)는 복수의 통신 칩들(706)을 포함할 수 있다. 예를 들어, 제1 통신 칩(706)은 Wi-Fi 및 Bluetooth와 같은 단거리 무선 통신에 전용될 수 있으며, 제2 통신 칩(706)은 GPS, EDGE, GPRS, CDMA, WiMAX, LTE, Ev-DO 등과 같은 장거리 무선 통신에 전용될 수 있다.

다양한 구현예들에서, 컴퓨팅 디바이스(700)는 랩톱, 넷북, 노트북, 울트라북, 스마트폰, 컴퓨팅 태블릿, 개인 디지털 보조 단말(PDA), 울트라-모바일 PC, 휴대폰, 데스크톱 컴퓨터, 서버, 프린터, 스캐너, 모니터, 셋톱 박스, 엔터테인먼트 제어 유닛(예를 들어, 게이밍 콘솔 또는 자동차 엔터테인먼트 유닛(automotive entertainment unit)), 디지털 카메라, 어플라이언스, 휴대용 음악 플레이어, 또는 디지털 비디오 레코더일 수 있다. 추가 구현들에서, 컴퓨팅 디바이스(700)는 데이터를 처리하는 임의의 다른 전자 디바이스일 수 있다.

일부 비-제한적인 예들이 하기에 제시된다.

예 1은 전자 디바이스를 포함할 수 있으며, 상기 전자 디바이스는, 공통 N-웰과 결합된 P-타입 금속 산화물 반도체(P-type metal oxide semiconductor)(PMOS) 디바이스들을 포함하는 상태 보유 플립플롭을 포함하며, 공통 N-웰과 결합된 PMOS 디바이스들 중 하나 이상은 항시 온 서플라이(always-on supply)에 의해 전력이 공급되고, 공통 N-웰과 결합된 PMOS 디바이스들 중 하나 이상은 전력 게이트 서플라이(power-gated supply)에 의해 전력이 공급된다.

예 2는 예 1의 주제를 포함할 수 있으며, 상태 보유 플립플롭 내의 모든 PMOS 디바이스들은 공통 N-웰과 결합되고, 공통 N-웰은 항시 온 서플라이와 전기적으로 결합된다.

예 3은 예 2의 주제를 포함할 수 있으며, 상태 보유 플립플롭은 제1 AND-OR-반전(AOI) 게이트 및 제2 AOI 게이트를 갖는 슬레이브 스테이지를 포함하고, 제1 AOI 게이트 및 제2 AOI 게이트는 항시 온 서플라이에 의해 전력이 공급된다.

예 4는 예들 1-2 중 어느 하나의 주제를 포함할 수 있으며, 상태 보유 플립플롭은 제1 셀 내의 제1 상태 보유 플립플롭이고, 전자 디바이스는 제1 셀에 인접한 제2 셀 내의 제2 상태 보유 플립플롭을 더 포함하고, 제2 상태 보유 플립플롭은 공통 N-웰과 결합된 PMOS 디바이스들을 포함한다.

예 5는 예 4의 주제를 포함할 수 있으며, 제1 상태 보유 플립플롭은 제1 인버터 및 제2 인버터를 포함하고, 제1 인버터 및 제2 인버터는 교차 결합되고 항시 온 서플라이에 의해 전력이 공급된다.

예 6은 예들 4-5 중 어느 하나의 주제를 포함할 수 있으며, 공통 N-웰과 결합된 PMOS 디바이스들을 갖는 로컬 클록 버퍼를 더 포함하고, 로컬 클록 버퍼는 제1 상태 보유 플립플롭 및 제2 상태 보유 플립플롭과 결합된다.

예 7은 예 6의 주제를 포함할 수 있으며, 로컬 클록 버퍼는 항시 온 서플라이에 의해 전력이 공급되는 디바이스 블록, 슬립 상태 신호 입력을 수신하는 입력 단자, 및 출력 단자를 포함하고, 로컬 클록 버퍼는 슬립 상태 신호 입력이 슬립 상태가 인에이블된 것을 나타낼 때 논리 0의 값을 출력한다.

예 8은 예들 1-2 중 어느 하나의 주제를 포함할 수 있으며, 상태 보유 플립플롭은 마스터-슬레이브 상태 보유 플립플롭이고, 마스터-슬레이브 상태 보유 플립플롭의 마스터 스테이지는 전력 게이트 서플라이에 의해 전력이 공급되는 디바이스들을 포함하고, 마스터-슬레이브 상태 보유 플립플롭의 슬레이브 스테이지는 항시 온 서플라이에 의해 전력이 공급되는 디바이스들 및 전력 게이트 서플라이에 의해 전력이 공급되는 하나 이상의 디바이스들을 포함한다.

예 9는 예 8의 주제를 포함할 수 있으며, 로컬 클록 버퍼를 더 포함하고, 로컬 클록 버퍼는 항시 온 서플라이에 의해 전력이 공급되는 하나 이상의 디바이스들 및 전력 게이트 서플라이에 의해 전력이 공급되는 하나 이상의 디바이스들을 포함하며, 공통 N-웰은 제1 공통 N-웰이고, 항시 온 서플라이에 의해 전력이 공급되는 로컬 클록 버퍼의 하나 이상의 디바이스들은 항시 온 서플라이에 의해 전력이 공급되는 하나 이상의 디바이스들의 PMOS 컴포넌트들과 결합된 제2 공통 N-웰을 포함한다.

예 10은 예 9의 주제를 포함할 수 있으며, 제2 공통 N-웰은 제1 공통 N-웰과 연속한다.

예 11은 예들 1-10 중 어느 하나의 주제를 포함할 수 있으며, 프로세서, 프로세서와 결합된 메모리, 및 프로세서와 결합된 디스플레이를 더 포함하고, 프로세서는 상태 보유 플립플롭을 포함한다.

예 12는 전자 회로를 포함할 수 있으며, 상기 전자 회로는, 클록 입력 신호를 수신하는 클록 입력 단자, 슬립 상태 신호를 수신하는 슬립 신호 입력 단자, 및 출력 단자를 갖는 클록 강제 컴포넌트(clock forcing component)를 갖는 로컬 클록 버퍼; 및 공통 N-웰과 결합된 P-타입 금속 산화물 반도체(PMOS) 디바이스들을 갖는 상태 보유 플립플롭을 포함하며, 로컬 클록 버퍼는 로컬 클록 신호를 상태 보유 플립플롭에 제공하고, 로컬 클록 버퍼는 공통 N-웰과 결합된 PMOS 디바이스들을 포함하고, 로컬 클록 신호는 슬립 상태 신호가 슬립 상태가 인에이블된 것을 나타낼 때 제1 논리 상태로 설정되고, 로컬 클록 신호는 슬립 상태 신호가 슬립 상태가 인에이블되지 않은 것을 나타낼 때 클럭 입력 신호에 적어도 부분적으로 기초하여 제1 논리 상태와 제2 논리 상태 사이에서 토글링한다.

예 13은 예 12의 주제를 포함할 수 있으며, 상태 보유 플립플롭은 로컬 클록 신호를 수신하고 반전된 로컬 클록 신호를 출력하는 제1 클록 인버터; 및 반전된 로컬 클록 신호를 수신하고 2번 반전된 로컬 클록 신호를 출력하는 제2 클록 인버터를 포함한다.

예 14는 예 13의 주제를 포함할 수 있으며, 제1 클록 인버터는 항시 온 서플라이에 의해 전력이 공급되고, 제2 클록 인버터는 전력 게이트 서플라이에 의해 전력이 공급된다.

예 15는 예들 12-14 중 어느 하나의 주제를 포함할 수 있으며, 상태 보유 플립플롭은 전력 게이트 서플라이에 의해 전력이 공급되는 마스터 스테이지, 및 항시 온 서플라이에 의해 전력이 공급되는 제1 AND-OR-반전(AOI) 게이트를 포함하는 슬레이브 스테이지를 포함한다.

예 16은 예 15의 주제를 포함할 수 있으며, 마스터 스테이지는 공통 N-웰과 결합된 마스터 스테이지 PMOS 디바이스들을 포함하고, 슬레이브 스테이지는 공통 N-웰과 결합된 슬레이브 스테이지 PMOS 디바이스들을 포함하며, 공통 N-웰은 항시 온 서플라이와 결합된다.

예 17은 예들 15-16 중 어느 하나의 주제를 포함할 수 있으며, 슬레이브 스테이지는 항시 온 서플라이에 의해 전력이 공급되는 제2 AOI 게이트를 포함한다.

예 18은 집적 회로를 포함할 수 있으며, 상기 집적 회로는 레이아웃 로우들; 및 레이아웃 로우들의 제1 레이아웃 로우에 배치된 항시 온 전압(always-on voltage)(VAON) 셀들을 포함하고, VAON 셀들의 개별 VAON 셀들은 하나 이상의 항시 온 디바이스들을 포함하고, 제1 레이아웃 로우의 VAON 셀들은 VAON 셀들의 P-타입 금속 산화물 반도체(PMOS) 디바이스들에 대한 공통 N-웰과 결합된다.

예 19는 예 18의 주제를 포함할 수 있으며, 공통 N-웰은 제1 레이아웃 로우의 모든 셀들에 대한 연속적인 공통 N-웰이고, 공통 N-웰은 항시 온 서플라이와 전기적으로 결합된다.

예 20은 예들 18-19 중 어느 하나의 주제를 포함할 수 있으며, 레이아웃 로우들은 VAON 셀을 포함하지 않는 표준 로우를 더 포함하고, 표준 로우는 전력 게이트 서플라이에 전기적으로 결합된 N-웰을 포함한다.

예 21은 예 20의 주제를 포함할 수 있으며, 제1 레이아웃 로우에 배치된 VAON 셀들을 포함하는 집적 회로의 모든 VAON 셀들은 레이아웃 로우들의 미리 정의된 수 이하로 배치된다.

예 22는 예 20의 주제를 포함할 수 있으며, 제1 레이아웃 로우에 배치된 VAON 셀들을 포함하는 모든 VAON 셀들은 레이아웃 로우들의 미리 정의된 섹션에 배치된다.

예 23은 예 18의 주제를 포함할 수 있으며, 제1 레이아웃 로우 내의 VAON 셀들은 인접한 VAON 셀들의 블록에서 클러스터링되고, 공통 N-웰은 인접한 VAON 셀들의 블록에 걸쳐 연장되고, 제1 레이아웃 로우는 전력 게이트 서플라이에 전기적으로 결합된 N-웰과 결합되는 하나 이상의 표준 셀들을 더 포함한다.

예 24는 예들 18-23 중 어느 하나의 주제를 포함할 수 있으며, VAON 셀들은 하나 이상의 상태 보유 플립플롭들을 포함하고, VAON 셀들은 로컬 클록 신호를 하나 이상의 상태 보유 플립플롭들 중 하나 이상에 제공하기 위해 전기적으로 결합된 로컬 클록 버퍼를 포함한다.

예 25는 예 24의 주제를 포함할 수 있으며, 로컬 클록 버퍼는 로컬 클록 버퍼에 입력되는 슬립 상태 신호가 슬립 상태가 인에이블된 것을 나타낼 때 제1 논리 상태의 로컬 클록 신호를 제공한다.

특정 실시예들이 설명을 위해 본 명세서에 예시되고 기술되어 있지만, 본 출원은 본 명세서에서 논의된 실시예들의 임의의 적응들 또는 변형들을 포함하도록 의도된다. 따라서, 본 명세서에 설명된 실시예들은 청구항들에 의해서만 제한되는 것으로 분명하게 의도된다.

본 개시내용이 "일(a)" 또는 "제1(a first)" 요소 또는 그것의 등가물을 언급하는 경우, 이러한 개시내용은 하나 이상의 이러한 요소들을 포함하며, 2개 이상의 이러한 요소들을 요구하지도 배제하지도 않는다. 게다가, 식별된 요소들에 대한 서수 표시자들(예를 들어, 제1, 제2, 또는 제3)은 요소들을 구별하기 위해 사용되고, 요구된 또는 제한된 수의 그러한 요소들을 표시하거나 암시하지 않으며, 달리 구체적으로 명시되지 않는 한 그러한 요소들의 특정 위치 또는 순서를 표시하지 않는다.

Claims

데이터 보유 능력(data retention capability)을 갖는 전자 디바이스로서,
공통 N-웰(well)과 결합된 P-타입 금속 산화물 반도체(P-type metal oxide semiconductor)(PMOS) 디바이스들을 포함하는 상태 보유 플립플롭을 포함하고, 상기 공통 N-웰과 결합된 상기 PMOS 디바이스들 중 하나 이상은 항시 온 서플라이(always-on supply)에 의해 전력이 공급되고, 상기 공통 N-웰과 결합된 상기 PMOS 디바이스들 중 하나 이상은 전력 게이트 서플라이(power-gated supply)에 의해 전력이 공급되는 전자 디바이스.
제1항에 있어서, 상기 상태 보유 플립플롭 내의 모든 PMOS 디바이스들은 상기 공통 N-웰과 결합되고, 상기 공통 N-웰은 상기 항시 온 서플라이와 전기적으로 결합되는 전자 디바이스.
제2항에 있어서, 상기 상태 보유 플립플롭은 제1 AND-OR-반전(Invert)(AOI) 게이트 및 제2 AOI 게이트를 갖는 슬레이브 스테이지를 포함하고, 상기 제1 AOI 게이트 및 상기 제2 AOI 게이트는 상기 항시 온 서플라이에 의해 전력이 공급되는 전자 디바이스.
제2항에 있어서, 상기 상태 보유 플립플롭은 제1 셀 내의 제1 상태 보유 플립플롭이고, 상기 전자 디바이스는 상기 제1 셀에 인접한 제2 셀 내의 제2 상태 보유 플립플롭을 더 포함하고, 상기 제2 상태 보유 플립플롭은 상기 공통 N-웰과 결합된 PMOS 디바이스들을 포함하는 전자 디바이스.
제4항에 있어서, 상기 제1 상태 보유 플립플롭은 제1 인버터 및 제2 인버터를 포함하고, 상기 제1 인버터 및 상기 제2 인버터는 교차 결합되고 상기 항시 온 서플라이에 의해 전력이 공급되는 전자 디바이스.
제4항 또는 제5항에 있어서, 상기 공통 N-웰과 결합된 PMOS 디바이스들을 갖는 로컬 클록 버퍼를 더 포함하고, 상기 로컬 클록 버퍼는 상기 제1 상태 보유 플립플롭 및 상기 제2 상태 보유 플립플롭과 결합되는 전자 디바이스.
제6항에 있어서, 상기 로컬 클록 버퍼는 상기 항시 온 서플라이에 의해 전력이 공급되는 디바이스 블록, 슬립 상태 신호 입력을 수신하는 입력 단자, 및 출력 단자를 포함하고, 상기 로컬 클록 버퍼는 상기 슬립 상태 신호 입력이 슬립 상태가 인에이블된 것을 나타낼 때 논리 0의 값을 출력하는 전자 디바이스.
제1항 또는 제2항에 있어서, 상기 상태 보유 플립플롭은 마스터-슬레이브 상태 보유 플립플롭이고, 상기 마스터-슬레이브 상태 보유 플립플롭의 마스터 스테이지는 상기 전력 게이트 서플라이에 의해 전력이 공급되는 디바이스들을 포함하고, 상기 마스터-슬레이브 상태 보유 플립플롭의 슬레이브 스테이지는 상기 항시 온 서플라이에 의해 전력이 공급되는 디바이스들 및 상기 전력 게이트 서플라이에 의해 전력이 공급되는 하나 이상의 디바이스들을 포함하는 전자 디바이스.
제8항에 있어서, 로컬 클록 버퍼를 더 포함하고, 상기 로컬 클록 버퍼는 상기 항시 온 서플라이에 의해 전력이 공급되는 하나 이상의 디바이스들 및 상기 전력 게이트 서플라이에 의해 전력이 공급되는 하나 이상의 디바이스들을 포함하고, 상기 공통 N-웰은 제1 공통 N-웰이고, 상기 항시 온 서플라이에 의해 전력이 공급되는 상기 로컬 클록 버퍼의 하나 이상의 디바이스들은 상기 항시 온 서플라이에 의해 전력이 공급되는 상기 하나 이상의 디바이스들의 PMOS 컴포넌트들과 결합된 제2 공통 N-웰을 포함하는 전자 디바이스.
제9항에 있어서, 상기 제2 공통 N-웰은 상기 제1 공통 N-웰과 연속하는 전자 디바이스.
제1항 내지 제5항 중 어느 한 항에 있어서, 프로세서, 상기 프로세서와 결합된 메모리, 및 상기 프로세서와 결합된 디스플레이를 더 포함하고, 상기 프로세서는 상기 상태 보유 플립플롭을 포함하는 전자 디바이스.
전자 데이터 보유 회로로서,
클록 입력 신호를 수신하는 클록 입력 단자, 슬립 상태 신호를 수신하는 슬립 신호 입력 단자, 및 출력 단자를 갖는 클록 강제 컴포넌트(clock forcing component)를 갖는 로컬 클록 버퍼; 및
공통 N-웰과 결합된 P-타입 금속 산화물 반도체(PMOS) 디바이스들을 갖는 상태 보유 플립플롭
을 포함하고, 상기 공통 N-웰과 결합된 상기 PMOS 디바이스들 중 하나 이상은 항시 온 서플라이(always-on supply)에 의해 전력이 공급되고, 상기 로컬 클록 버퍼는 로컬 클록 신호를 상기 상태 보유 플립플롭에 제공하고, 상기 로컬 클록 버퍼는 상기 공통 N-웰과 결합된 PMOS 디바이스들을 포함하고, 상기 로컬 클록 신호는 상기 슬립 상태 신호가 슬립 상태가 인에이블된 것을 나타낼 때 제1 논리 상태로 설정되고, 상기 로컬 클록 신호는 상기 슬립 상태 신호가 상기 슬립 상태가 인에이블되지 않은 것을 나타낼 때 상기 클록 입력 신호에 적어도 부분적으로 기초하여 상기 제1 논리 상태와 제2 논리 상태 사이에서 토글링하는 전자 데이터 보유 회로.
제12항에 있어서, 상기 상태 보유 플립플롭은
상기 로컬 클록 신호를 수신하고 반전된 로컬 클록 신호를 출력하는 제1 클록 인버터; 및
상기 반전된 로컬 클록 신호를 수신하고 2번 반전된 로컬 클록 신호를 출력하는 제2 클록 인버터를 포함하는 전자 데이터 보유 회로.
제13항에 있어서, 상기 제1 클록 인버터는 항시 온 서플라이에 의해 전력이 공급되고, 상기 제2 클록 인버터는 전력 게이트 서플라이에 의해 전력이 공급되는 전자 데이터 보유 회로.
제12항 내지 제14항 중 어느 한 항에 있어서, 상기 상태 보유 플립플롭은 전력 게이트 서플라이에 의해 전력이 공급되는 마스터 스테이지, 및 항시 온 서플라이에 의해 전력이 공급되는 제1 AND-OR-반전(AOI) 게이트를 포함하는 슬레이브 스테이지를 포함하는 전자 데이터 보유 회로.
제15항에 있어서, 상기 마스터 스테이지는 상기 공통 N-웰과 결합된 마스터 스테이지 PMOS 디바이스들을 포함하고, 상기 슬레이브 스테이지는 상기 공통 N-웰과 결합된 슬레이브 스테이지 PMOS 디바이스들을 포함하며, 상기 공통 N-웰은 상기 항시 온 서플라이와 결합되는 전자 데이터 보유 회로.
제16항에 있어서, 상기 슬레이브 스테이지는 상기 항시 온 서플라이에 의해 전력이 공급되는 제2 AOI 게이트를 포함하는 전자 데이터 보유 회로.
데이터 보유 능력을 갖는 집적 회로로서,
레이아웃 로우들(layout rows); 및
상기 레이아웃 로우들의 제1 레이아웃 로우에 배치된 항시 온 전압(always-on voltage)(VAON) 셀들
을 포함하고, 상기 VAON 셀들의 개별 VAON 셀들은 하나 이상의 항시 온 디바이스들을 포함하고, 상기 제1 레이아웃 로우의 VAON 셀들은 상기 VAON 셀들의 P-타입 금속 산화물 반도체(PMOS) 디바이스들에 대한 공통 N-웰과 결합되는 집적 회로.
제18항에 있어서, 상기 공통 N-웰은 상기 제1 레이아웃 로우의 모든 셀들에 대한 연속적인 공통 N-웰이고, 상기 공통 N-웰은 항시 온 서플라이와 전기적으로 결합되는 집적 회로.
제19항에 있어서, 상기 레이아웃 로우들은 VAON 셀을 포함하지 않는 표준 로우를 더 포함하고, 상기 표준 로우는 전력 게이트 서플라이에 전기적으로 결합된 N-웰을 포함하는 집적 회로.
제20항에 있어서, 상기 제1 레이아웃 로우에 배치된 상기 VAON 셀들을 포함하는 상기 집적 회로의 모든 VAON 셀들은 상기 레이아웃 로우들의 미리 정의된 수 이하로 배치되는 집적 회로.
제20항에 있어서, 상기 제1 레이아웃 로우에 배치된 상기 VAON 셀들을 포함하는 모든 VAON 셀들은 상기 레이아웃 로우들의 미리 정의된 섹션에 배치되는 집적 회로.
제18항에 있어서, 상기 제1 레이아웃 로우 내의 상기 VAON 셀들은 인접한 VAON 셀들을 포함하고, 상기 공통 N-웰은 상기 인접한 VAON 셀들에 걸쳐 연장되고, 상기 제1 레이아웃 로우는 전력 게이트 서플라이에 전기적으로 결합된 N-웰과 결합되는 하나 이상의 표준 셀들을 더 포함하는 집적 회로.
제18항 내지 제23항 중 어느 한 항에 있어서, 상기 VAON 셀들은 하나 이상의 상태 보유 플립플롭들을 포함하고, 상기 VAON 셀들은 로컬 클록 신호를 상기 하나 이상의 상태 보유 플립플롭들 중 하나 이상에 제공하기 위해 전기적으로 결합된 로컬 클록 버퍼를 포함하는 집적 회로.
제24항에 있어서, 상기 로컬 클록 버퍼는, 상기 로컬 클록 버퍼에 입력되는 슬립 상태 신호가 슬립 상태가 인에이블된 것을 나타낼 때 제1 논리 상태의 로컬 클록 신호를 제공하는 집적 회로.