TWI600278B - 共通ｎ井狀態保持正反器 - Google Patents

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TWI600278B
TWI600278B TW105102716A TW105102716A TWI600278B TW I600278 B TWI600278 B TW I600278B TW 105102716 A TW105102716 A TW 105102716A TW 105102716 A TW105102716 A TW 105102716A TW I600278 B TWI600278 B TW I600278B
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阿密特 亞嘉渥
凱 許
雷姆 克里希納摩希
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英特爾股份有限公司
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Description

共通N井狀態保持正反器
本發明的實施例一般關於電子電路的技術領域，且較具體而言關於狀態保持正反器。
政府權益
此處所述之標的藉由來自美國政府的資助加以產生。美國政府在所述之標的中具有某些權利。
此處所提供的先前技術說明大體上是為了呈現本揭示的情境之目的。現在稱為發明人的成果(達到此先前技術段落中所描述的範圍)、以及未能以其他方式在申請的時候有資格作為先前技術的說明態樣既不是明確地也不是隱含地被承認作為針對本揭示的先前技術。除非在此處另有所指，此段落中所述的方法對本揭示中的申請專利範圍不是先前技術且藉由包括在此段落中而未被承認是先前技術。
傳統的保持正反器使用額外的保持電晶體及 隔離N井於電源閘控及永遠開啟組件。這可導致相較於非保持正反器的大約3.5倍大的面積以及增加30%的延遲。
100‧‧‧保持正反器電路
102‧‧‧局部時脈緩衝器
104‧‧‧狀態保持正反器
106‧‧‧電源閘控電源
108‧‧‧永遠開啟電源
110‧‧‧NAND閘
112‧‧‧反相器
114‧‧‧第一輸入終端
116‧‧‧第二輸入終端
122‧‧‧輸出終端
124‧‧‧主控級
126‧‧‧從屬級
128‧‧‧第一時脈反相器
130‧‧‧第一時鐘控制反相器
132‧‧‧反相器
134‧‧‧d輸入反相器
136‧‧‧輸出反相器
138‧‧‧第二時脈反相器
140‧‧‧第二時鐘控制反相器
142‧‧‧反相器
144‧‧‧主控轉移閘
146‧‧‧從屬轉移閘
150‧‧‧共通N井
152‧‧‧共通N井
200‧‧‧保持正反器電路
202‧‧‧局部時脈緩衝器
204‧‧‧狀態保持正反器
206‧‧‧電源閘控電源
208‧‧‧永遠開啟電源
224‧‧‧主控級
226‧‧‧從屬級
230‧‧‧第一AOI閘
232‧‧‧第二AOI閘
234‧‧‧第三AOI閘
236‧‧‧第四AOI閘
240‧‧‧第一反相器
242‧‧‧第二反相器
250‧‧‧共通N井
252‧‧‧共通N井
300‧‧‧佈局
302-312‧‧‧列
322-332‧‧‧共通N井
340-346‧‧‧單元
350-358‧‧‧單元
400‧‧‧佈局
402-412‧‧‧列
422-432‧‧‧共通N井
440-446‧‧‧單元
450-458‧‧‧單元
500‧‧‧佈局
502-512‧‧‧列
522-532‧‧‧共通N井
540-546‧‧‧單元
550-556‧‧‧單元
600‧‧‧佈局
602-612‧‧‧列
622‧‧‧N井
624‧‧‧N井
628‧‧‧N井
630‧‧‧N井
632‧‧‧N井
640-646‧‧‧單元
650-656‧‧‧單元
660‧‧‧共通N井
662‧‧‧N井
664‧‧‧N井
700‧‧‧範例運算裝置
702‧‧‧印刷電路板
704‧‧‧處理器
705‧‧‧記憶體控制器
706‧‧‧通訊晶片
708‧‧‧動態隨機存取記憶體
710‧‧‧唯讀記憶體
711‧‧‧儲存裝置
712‧‧‧快閃記憶體
714‧‧‧I/O控制器
716‧‧‧圖形處理器
718‧‧‧天線
720‧‧‧觸控螢幕顯示器
722‧‧‧觸控螢幕控制器
724‧‧‧電池
728‧‧‧全球定位系統裝置
730‧‧‧羅盤
732‧‧‧揚聲器
734‧‧‧相機
實施例將藉由下列實施方式配合隨附圖式而被容易理解。為了促進此說明，相似元件符號表是相似結構元件。實施例是藉由實例且非藉由限於隨附圖式中的圖來加以示出。
第1圖示出包括共通N井的保持正反器電路，依據各種實施例。
第2圖示出包括AND-OR-Invert閘的保持正反器電路，依據各種實施例。
第3圖示出用於顯示共通N井的積體電路的佈局，依據各種實施例。
第4圖示出用於包括選擇性共通N井的積體電路的佈局，依據各種實施例。
第5圖示出用於包括部份聚集的永遠開啟單元的積體電路的佈局，依據各種實施例。
第6圖示出用於包括聚集的永遠開啟單元的積體電路的佈局，依據各種實施例。
第7圖示出被配置成採用此處所述裝置、電路、及佈局的範例系統，依據各種實施例。
【發明內容及實施方式】
在下列的實施方式中，對形成本文的一部份的隨附圖式做出參照，其中相似元件符號表示各處的相似部件，且在其中藉由可被實行的例示實施例加以顯示。被理解的是，其他實施例可被利用且結構或邏輯改變可被做出而沒有背離本揭示的範圍。因此，下列的實施方式不是以限制意義加以理解，且實施例的範圍由所附申請專利範圍及它們的等效物所定義。
各種操作可被描述為多個分離的工作或依次的操作，以最有助於理解所請求標的之方式。然而，說明的順序不應被詮釋成暗示這些操作必然係順序相依地。尤其，這些操作可能不是以呈現的順序加以施行。所述的操作可能以不同於所述實施例的順序加以施行。各種額外的操作可被施行及/或所述的操作可在額外實施例中被省略。
為了本揭示之目的，詞語「A及/或B」及「A或B」意指(A)、(B)、或(A及B)。為了本揭示之目的，詞語「A、B及/或C」意指(A)、(B)、(C)、(A及B)、(A及C)、(B及C)、或(A、B、及C)。
該說明可使用詞語「在實施例中」，其可各意指相同或不同實施例的一或更多者。此外，術語「包含」、「包括」、「具有」及相似者如針對本揭示的實施例所使用為同義字。
如此處所使用，術語「電路」可意指下列的 部份或包括下列：應用特定積體電路(ASIC)、電子電路、處理器(共享、專用、或群組)、組合邏輯電路、及/或提供所述功能的其他合適硬體組件。如此處所使用，「電腦實施的方法」可意指由一或更多處理器、具有一或更多處理器的電腦系統、諸如智慧型手機(其可包括一或更多處理器)的行動裝置、平板電腦、膝上型電腦、機上盒、遊戲機等等所執行的任何方法。
說明及圖式可稱電晶體為MPX電晶體以指出該電晶體為p型電晶體或者稱為MNx電晶體以指出該電晶體為n型電晶體。電晶體的類型被呈現作為實例，且其他實施例可使用其他類型的電晶體來實行類似功能。
第1圖示意性示出依據各種實施例的保持正反器電路100(之後的「電路100」)。在實施例中，電路100可為用於電子裝置的電路，該電子裝置可包括局部時脈緩衝器(LCB)102及狀態保持正反器104。電源閘控電源106及永遠開啟電源108可供電LCB 102中的各種組件及狀態保持正反器104。如所示，電源閘控電源106可在輸入終端接收電壓VCC且可由睡眠信號所閘控以根據該睡眠信號的值來選擇性在輸出終端提供電壓VVCC。永遠開啟電源108可提供電壓VAON。
在各種實施例中，LCB 102的複數個電晶體可被耦合於共通N井150及/或狀態保持正反器104的複數個電晶體可被耦合於共通N井152，如進一步討論於下。共通N井150及152可被耦合於永遠開啟電源108以 接收VAON。在實施例中，使用共通N井可以提供比使用隔離N井的狀態保持正反器更為低的佈局區域。
在各種實施例中，LCB 102可包括時脈強迫組件，其在睡眠信號在一的邏輯位準被啟用時將時脈信號CLK驅動至零的邏輯位準，而對應的睡眠長條信號具有零的邏輯位準。在實施例中，LCB 102可包括一或更多裝置塊。如所示，LCB 102可包括Negative AND(NAND)閘110及反相器112。NAND閘110可包括第一輸入終端114以接收該時脈信號CLK以及第二輸入終端116以在睡眠信號在一的邏輯位準被啟用時接收反相睡眠信號、睡眠長條(其具有零的邏輯位準)。在實施例中，NAND閘110可被稱為在第二輸入終端116接收指出睡眠狀態被啟用的睡眠狀態信號輸入。
在實施例中，LCB 102可被配置成如所示，而該睡眠狀態信號輸入、睡眠長條在第二輸入終端116被接收，該第二輸入終端也可被稱為LCB 102的睡眠信號輸入終端。在其他實施例中，LCB 102的時脈強迫組件可能以不同方式加以配置，使得該睡眠狀態信號輸入可為該睡眠信號而不是在所LCB 102的輸入終端所接收的該睡眠長條信號。
NAND閘110的輸出終端提供NAND輸出信號給反相器112的輸入終端。反相器112可包括輸出終端122且可將該NAND輸出信號反相以在輸出終端122提供局部時脈信號clk。該局部時脈信號clk可被提供於電路 100的一或更多裝置。在實施例中，該局部時脈信號可在該睡眠狀態信號指出該睡眠狀態被啟用時被設定至諸如零的第一邏輯狀態，且在該睡眠狀態信號指出該睡眠狀態未被啟用時至少部份根據該CLK輸入信號而在該第一邏輯狀態與諸如一的第二邏輯狀態之間切換。
在實施例中，NAND閘110及反相器112可為使用n型金屬氧化物半導體(NMOS)及p型金屬氧化物半導體(PMOS)電晶體裝置的互補型金屬氧化物半導體(CMOS)裝置。在實施例中，NAND閘110及反相器112的PMOS裝置被耦合於其電耦合於VAON的共通N井。在各種實施例中NAND閘110可由來自永遠開啟電源108的VAON所供電且反相器112可由來自電源閘控電源106的VVCC所供電。在各種實施例中，狀態保持正反器104可接收來自LCB 102的局部時脈信號clk。在實施例中，多個狀態保持正反器104可接收來自相同LCB 102的局部時脈信號clk。
在實施例中，狀態保持正反器104可為包括主控級124及從屬級126的D型正反器。如所示，狀態保持正反器104可包括第一時脈反相器128、第一時鐘控制反相器130、及反相器132。反相器128、130、132可如所示加以配置且由來自永遠開啟電源108的VAON所供電。在實施例中，第一時鐘控制反相器130及反相器132被配置成交叉耦合之從屬級反相器。在實施例中，將狀態保持正反器104中的VAON供電裝置限制於第一時脈反相 器128及交叉耦合從屬級反相器130、132可降低該睡眠狀態期間的電流洩漏且降低活動模式期間來自永遠開啟電源(諸如永遠開啟電源108)的所需動態電流，相較於包括由永遠開啟電源所供電的額外時脈反相器的設計。
狀態保持正反器104也可包括d輸入反相器134、輸出反相器136、第二時脈反相器138、第二時鐘控制反相器140、反相器142、主控轉移閘144、及從屬轉移閘146，其在各種實施例中可如所示加以配置且由來自電源閘控電源106的VVCC所供電。在實施例中，d輸入反相器134可包括輸入終端以接收輸入信號「d」以及輸出終端以輸出反相d輸入信號，即d長條(「db」)。在實施例中，輸出反相器136可包括輸出終端以提供輸出信號「q」。在各種實施例中，主控及從屬級標準與反相狀態可能如所示發生，由「m」指出主控標準狀態，「m#」指出主控反相狀態，「s」指出從屬標準狀態，且「s#」指出從屬反相狀態。在實施例中，反相器128、130、132、134、136、138、140、142及轉移閘144、146可被實施作為使用NMOS及PMOS電晶體裝置的CMOS裝置，而該PMOS電晶體裝置被耦合於可被電耦合於VAON的共通N井。在實施例中，單一共通N井可被使用於狀態保持正反器104的PMOS電晶體裝置，或者多個共通N井可被使用。
在實施例中，第一時脈反相器128可包括輸入終端，第一時鐘控制反相器130可包括第一時脈輸入終 端，且從屬轉移閘146可包括第一閘終端，其各者可接收來自LCB 102的clk信號。第一時脈反相器128可包括提供反相時脈信號clk#的輸出終端。第一時鐘控制反相器130可包括第二時脈輸入終端，從屬轉移閘146可包括第二閘終端，第二時脈反相器138可包括輸入終端，第二時鐘控制反相器140可包括第一時脈輸入終端，且主控轉移閘144可包括第一閘終端，其各者接收來自第一時脈反相器128的clk#信號。第二時脈反相器138可包括提供兩次反相時脈信號clk##的輸出終端。第二時鐘控制反相器144可包括第二時脈輸入且主控轉移閘144可包括第二閘輸入，其各者接收來自第二時脈反相器138的clk##信號。
在實施例中，使用clk、clk#、及clk##來連接主控級124與從屬級126可提供比僅使用clk#及clk##或其等效物的設計更快的時脈對輸出延遲以及更好的內部最小延遲特性。在實施例中，使用clk可從時脈對輸出延遲部份地移除第一時脈反相器128的延遲，導致較快的時脈對輸出延遲。一般而言，內部最小延遲可能在當從屬級126正在關閉且主控級124正在打開時發生在該時脈的下降邊緣。在實施例中，使用如狀態保持正反器104中所配置的clk、clk#、及clk##可藉由增加在關閉從屬級126與打開主控級124間的延遲來提供改善的內部最小延遲特性，相較於僅使用clk#及clk##的設計，使得資料不會太快通過狀態保持正反器104。
在實施例中，共通N井150可被耦合於LCB 102的PMOS裝置及電耦合至諸如來自永遠開啟電源108的VAON的永遠開啟電源。類似地，共通N井152可被耦合於狀態保持正反器104的PMOS裝置及電耦合至諸如來自永遠開啟電源108的VAON的永遠開啟電源。一般而言，PMOS裝置具有具p型源極與汲極區的n型本體區。在使用p型基板於NMOS裝置的CMOS裝置製造中，N井通常被擴散進入該p型基板以產生用於該PMOS裝置的n型本體區。n型摻雜劑通常藉由擴散或離子植入而被添加至該p型基板以將該基板在該井區中從p型改變至n型。在實施例中，共通N井150可被耦合於該LCB的複數個(例如，所有)PMOS裝置且共通N井152可被耦合於狀態保持正反器104的複數個(例如，所有)PMOS裝置。在實施例中，共通N井150及共通N井152可能是互相連續(例如，共通N井150及共通N井152可被視為相同共通N井的一部份)。共通N井150及/或共通N井152可能與電路佈局中的其他相鄰單元共享，包括那些具有由電源閘控電源所供電的裝置者。在實施例中，使用共通N井可以提供比使用隔離N井的狀態保持正反器更為低的佈局區域。例如，狀態保持正反器104的佈局區域可能是大約2.7倍小於使用隔離N井的狀態保持正反器的佈局區域。儘管以電源閘控裝置縮短VAON耦合的共通N井可導致透過電源閘控電晶體的一些閘/接面洩漏，此洩漏可能通常相較於由電源閘控所節省的總洩漏而言是極小 的。
在各種實施例中，儘管狀態保持正反器104被顯示為D型正反器，狀態保持正反器104可為任何類型的狀態保持正反器，其包括被耦合於該狀態保持正反器中的PMOS裝置及電耦合於VAON的共通N井。狀態保持正反器104可為重設或掃描型正反器，舉例而言。
第2圖示出可包括AND-OR-Invert閘的保持正反器電路200(之後的「電路200」)，依據各種實施例。電路200可包括LCB 202及狀態保持正反器204。電源閘控電源206及永遠開啟電源208可供電LCB 202的各種組件及狀態保持正反器204。LCB 202、電源閘控電源206、及永遠開啟電源208可能以類似於分別針對第1圖所述的LCB 102、電源閘控電源106、及永遠開啟電源108的方式加以配置。在各種實施例中，狀態保持正反器204可接收可能來自LCB 202的時脈信號clk。
如所示，狀態保持正反器204可為具有主控級224及從屬級226的D型保持正反器。在實施例中，主控級224可由來自電源閘控電源206的VVCC所供電且從屬級226可由來自永遠開啟電源208的VAON所供電。如所示，狀態保持正反器204在各種實施例中可能不包括時脈反相器。
在實施例中，主控級224可包括第一AND-OR-Invert(AOI)閘230及第二AOI閘232。在實施例中，第一AOI閘230及第二AOI閘232可被交叉耦合。 在各種實施例中，從屬級226可包括第三AOI閘234及第四AOI閘236。在實施例中，第三AOI閘234及第四AOI閘236可被交叉耦合。AOI閘230、232、234、236可被配置為CMOS裝置，而第一AOI閘230包括電晶體MP1、MP2、MP3、MN1、MN2、及MN2；第二AOI閘232包括電晶體MP4、MP5、MP6、MN4、MN5、及MN6；第三AOI閘234包括電晶體MP7、MP8、MP9、MN7、MN8、及MN9；且第四AOI閘236包括電晶體MP10、MP11、MP12、MN10、MN11、及MN12。在實施例中，僅讓從屬級226的電晶體由VAON所供電可降低睡眠狀態期間的電流洩漏且降低活動模式期間來自永遠開啟電源(諸如永遠開啟電源208)的所需動態電流，相較於包括由永遠開啟電源所供電的時脈反相器的設計。
在實施例中，AOI閘230、232、234、236的PMOS裝置可被耦合於其電耦合於VAON的共通N井。狀態保持正反器204可包括第一反相器240，其接收作為對狀態保持正反器204的輸入的信號「d」且呈現反相d輸入信號「d#」作為輸出。狀態保持正反器204也可包括第二反相器242，其呈現信號「q」作為狀態保持正反器204的輸出。主控及從屬級標準與反相狀態可能在各種實施例中如藉由「m」、「m#」、「s」、及「s#」所示發生。
在實施例中，共通N井250可被耦合於LCB 202的PMOS裝置及電耦合至諸如來自永遠開啟電源208的VAON的永遠開啟電源。類似地，共通N井252可被 耦合於狀態保持正反器204的PMOS裝置及電耦合至諸如來自永遠開啟電源208的VAON的永遠開啟電源。在實施例中，共通N井250及共通N井252可能是互相連續。共通N井250及/或共通N井252可能與電路佈局中的其他相鄰單元共享，包括那些具有由電源閘控電源所供電的裝置者。
第3圖示出用於可包括共通N井的積體電路的佈局300，依據各種實施例。如所示，佈局300可包括複數個列302、304、306、308、310、312，其各者可分別包括共通N井322、324、326、328、330、332，其對於該列中所包括的任何PMOS裝置延伸跨越該列。列302、304、306、308、310、312的各者可包括複數個單元。各個單元可包括由諸如永遠開啟電源108或208的永遠開啟電源所供電的一或更多裝置。具有由永遠開啟電源所供電之裝置的單元被標記為VAON且包括單元340、342、344、及346。VAON單元可包括具有由永遠開啟電源所供電的一些裝置及由電源閘控電源所供電的其他裝置之電路。VAON單元可包括諸如狀態保持正反器104或204的正反器的一部分或全部、或者諸如LCB 102或202的LCB的一部分或全部，舉例而言。在實施例中，共通N井322、324、326、328、330、或332的一或更多者可包括共通N井150、152、250、或252的一或更多者。
不是以VAON標記的單元可為未包括由永遠開啟電源所供電之裝置的標準單元。如所示，佈局300中 的一些標準單元包括單元350、352、354、356、及358。這些單元可包括由諸如電源閘控電源106或206的電源閘控電源所供電的裝置，舉例而言。在實施例中，標準單元可包括傳統的非保持正反器，舉例而言。如所示，共通N井322、324、326、328、330、332的各者可被耦合於諸如永遠開啟電源108或208的永遠開啟電源。即使用於下列的情況此可能仍屬實：未包括具有由永遠開啟電源所供電之單元的諸如列308及列310的列。
第4圖示出用於可包括選擇性共通N井的積體電路的佈局400，依據各種實施例。如所示，佈局400可包括複數個列402、404、406、408、410、412，其各者可分別包括共通N井422、424、426、428、430、432，其對於該列中所包括的任何PMOS裝置延伸跨越該列。列402、404、406、408、410、412的各者可包括複數個單元。各個單元可包括由諸如永遠開啟電源108或208的永遠開啟電源所供電的一或更多裝置。具有由永遠開啟電源所供電之裝置的單元被標記為VAON且包括單元440、442、444、及446。VAON單元可包括具有由永遠開啟電源所供電的一些裝置及由電源閘控電源所供電的其他裝置之電路。在實施例中，VAON單元中的所有裝置可由永遠開啟電源所供電。VAON單元可包括諸如狀態保持正反器104或204的正反器的一部分或全部、或者諸如LCB 102或202的LCB的一部分或全部，舉例而言。在實施例中，共通N井422、426、或432的一或更多者可包括共 通N井150、152、250、或252的一或更多者。
不是以VAON標記的單元可為未包括由永遠開啟電源所供電之裝置的標準單元且包括單元450、452、454、456、及458。如所示，列中的僅那些具有至少一個VAON單元的N井(例如，N井422、426、及432)可在各種實施例中被電耦合於諸如永遠開啟電源108或208的永遠開啟電源。關聯於諸如未包括至少一個VAON單元的列404、408、及410的列之N井可能未被耦合於永遠開啟電源，但可被電耦合於諸如電源閘控電源106或206的電源閘控電源，舉例而言。因此，N井424、428、及430可被耦合於電源閘控電源。在實施例中，將電耦合於VAON的共通N井限制於僅那些具有VAON的列可降低來自使用被電耦合於VAON、被耦合於電源閘控PMOS裝置的共通N井之接面/閘洩漏負擔。
第5圖示出用於可包括部份聚集的永遠開啟單元的積體電路的佈局500，依據各種實施例。如所示，佈局500可包括複數個列502、504、506、508、510、512，其各者可分別包括共通N井522、524、526、528、530、532，其對於該列中所包括的任何PMOS裝置延伸跨越該列。列502、504、506、508、510、512的各者可包括複數個單元。各個單元可包括由諸如永遠開啟電源108或208的永遠開啟電源所供電的一或更多裝置。具有由永遠開啟電源所供電之裝置的單元被標記為VAON且包括單元540、542、544、及546。VAON單元可包括具有由永 遠開啟電源所供電的一些裝置及由電源閘控電源所供電的其他裝置之電路。VAON單元可包括諸如狀態保持正反器104或204的正反器的一部分或全部、或者諸如LCB 102或202的LCB的一部分或全部，舉例而言。在實施例中，共通N井526可包括共通N井150、152、250、或252的一或更多者。
不是以VAON標記的單元可為未包括由永遠開啟電源所供電之裝置的標準單元且包括單元550、552、554、及556。標準單元550、552、554、或556的一或更多者可包括具有僅由電源閘控電源所供電的裝置之傳統非保持正反器，舉例而言。在實施例中，該傳統非保持正反器可具有如針對第1圖中的狀態保持正反器104所示的電路配置，但讓所有裝置由電源閘控電源所供電而非讓一些由永遠開啟電源所供電。如所示，VAON單元540、542、544、及546係部份聚集，其中它們都在列506中而不是被散布於若干列之中，如針對第3-4圖中的VAON單元所示。以類似於針對第4圖所述之佈局400的方式，只有含有VAON單元的列(例如，列506)可具有被耦合於永遠開啟電源的共通N井(N井526)。N井526可在各種實施例中被耦合於VAON單元540、542、544、與546以及標準單元550、552、554、與556兩者。未關聯於具有至少一個VAON單元的列的N井可能未被耦合於永遠開啟電源，但可被耦合於電源閘控電源，舉例而言。因此，N井522、524、528、530、及532可被 耦合於諸如電源閘控電源108或208的電源閘控電源。
在實施例中，VAON單元可藉由下列而被部份聚集：將含有VAON單元的佈局列的數量限制至預定最大數量的列或者藉由指定在其中VAON單元可座落的佈局的區。例如，VAON列的最大數量可能已經被預定為一個，使得VAON單元540、542、544、及546被設置於佈局500的列506中。替代地，佈局500中可含有VAON單元的區可能已經被預定為列506以給予佈局500。在實施例中，預定該最大數量的VAON列及可含有VAON列的區可能被結合。例如，VAON列的該最大數量可能已經被預定為一個且可含有VAON單元的該區可能已經被預定為列502、504、及506以給予佈局500。在實施例中，所需數量的VAON列而非最大數量的VAON列可被指定。例如，針對第4圖，所需數量的VAON列可能已經被指定為三個來給予佈局400。在實施例中，佈局的超過一個列可包括VAON單元，而該VAON單元仍整體上被部份聚集。在實施例中，部份聚集的VAON單元可被分佈，使得針對含有VAON單元的佈局列，VAON單元與對含有VAON單元的佈局列所加總的標準單元之比為至少1：2。在其他實施例中，該比可能是較大，諸如舉例而言至少1：1。在各種實施例中，該比可能藉由將所有VAON單元加總而獲得VAON單元總和以及將含有VAON單元的列中的所有標準單元加總而獲得具有VAON單元的列中的標準單元總和來加以計算，而該比為VAON單元總和：具有 VAON單元的列中的標準單元總和。在所示的實施例中，僅一個列包括VAON單元，而VAON單元(540、542、544、546)的數量與對含有VAON單元的列所加總的標準單元(550、552、554、556)的比為1：1。在實施例中，藉由部份聚集VAON單元進一步限制電耦合於VAON的共通N井可進一步降低來自使用被電耦合於VAON、被耦合於電源閘控PMOS裝置的共通N井之接面/閘洩露負擔。
第6圖示出用於可包括聚集的永遠開啟單元之積體電路的佈局600，依據各種實施例。該永遠開啟單元可能以使得它們在佈局600中彼此相鄰地座落的方式加以聚集。如所示，佈局600可包括複數個列602-612。列602-612的各者可包括複數個單元。各個單元可包括由諸如永遠開啟電源108或208的永遠開啟電源所供電的一或更多裝置。具有由永遠開啟電源所供電之裝置的單元被標記為VAON。VAON單元可包括具有由永遠開啟電源所供電的一些裝置及由電源閘控電源所供電的其他裝置之電路。VAON單元可包括諸如狀態保持正反器104或204的正反器的一部分或全部、或者諸如LCB 102或202的LCB的一部分或全部，舉例而言。
不具有至少一個VAON單元的列可在各種實施例中包括被電耦合於電源閘控電源的共通N井。因此，分別對應於列602、604、608、610、及612的N井622、624、628、630、及632可被耦合至諸如電源閘控電源 106或206的電源閘控電源。不是以VAON標記的單元可為未包括由永遠開啟電源所供電之裝置的標準單元。如所示，列606可包括VAON單元640、642、644、與646及標準單元650、652、654、與656。在實施例中，標準單元可包括未使用永遠開啟電源之傳統的非保持正反器或其他電路。
共通N井660延伸跨越可被電耦合於諸如永遠開啟電源108或208的永遠開啟電源的VAON單元640、642、644、及646。在實施例中，諸如VAON單元640及620的二或更多相鄰VAON單元各可包括諸如狀態保持正反器104或204的狀態保持正反器，各具有被耦合於共通N井660的複數個PMOS裝置。在實施例中，共通N井660可包括共通N井150、152、250、或252的一或更多者。如所示，N井662延伸跨越標準單元650及部份進入標準單元652，使得裂縫存在於標準單元652的N井662與N井660之間。N井664延伸跨越標準單元656及部份進入標準單元654，使得裂縫存在於標準單元654的N井664與N井660之間。N井660及664可在各種實施例中被電耦合於諸如電源閘控電源106或206的電源閘控電源。在實施例中，藉由聚集相鄰單元中的VAON單元與使用N井裂縫進一步限制電耦合於VAON的共通N井範圍可能進一步降低來自使用被電耦合於VAON、被耦合於電源閘控PMOS裝置的共通N井之接面/閘洩露負擔。
再針對第1-6圖所討論的實施例中，在共通N井被討論為電耦合於電源閘控電源時，該共通N井可被電耦合於VVCC且在共通N井被討論為電耦合於永遠開啟電源時，該共通N井可被電耦合於VAON。
第7圖示出可採用此處所述裝置、電路、佈局、及/或其部分(例如，電路100或200；佈局300、400、500、或600；或狀態保持正反器104或204)的範例運算裝置700，依據各種實施例。如所示，運算裝置700可包括數個組件，諸如一或更多處理器704(示出一個)及至少一個通訊晶片706。在各種實施例中，一或更多處理器704各可包括一或更多處理器核心。在各種實施例中，至少一個通訊晶片706可被實體或電耦合至一或更多處理器704。在另外的實施方式中，通訊晶片706可為一或更多處理器704的一部份。在各種實施例中，運算裝置700可包括印刷電路板(PCB)702。針對這些實施例，一或更多處理器704及通訊晶片706可被設置於其上。在替代實施例中，該各種組件可在沒有採用PCB 702的情況下被耦合。
取決於其應用，運算裝置700可包括可能或未能被實體及電耦合至PCB 702的其他組件。這些其他組件包括但不限於記憶體控制器705、揮發性記憶體(例如，動態隨機存取記憶體(DRAM)708)、諸如唯讀記憶體(ROM)710的非揮發性記憶體、快閃記憶體712、儲存裝置711(例如，硬碟機(HDD))、I/O控制器 714、數位信號處理器(未顯示)、加密處理器(未顯示)、圖形處理器716、一或更多天線718、顯示器(未顯示)、觸控螢幕顯示器720、觸控螢幕控制器722、電池724、音訊編解碼器(未顯示)、視訊編解碼器(未顯示)、全球定位系統(GPS)裝置728、羅盤730、加速計(未顯示)、陀螺儀(未顯示)、揚聲器732、相機734、及大量儲存裝置(諸如硬碟機、固態硬碟、光碟(CD)、數位多功能光碟(DVD))(未顯示)等等。在各種實施例中，處理器704可能與其他組件整合於相同晶粒上以形成系統晶片(SoC)。
在一些實施例中，一或更多處理器704、快閃記憶體712、及/或儲存裝置711可包括相關的韌體(未顯示)，用以儲存被配置成使運算裝置700能夠回應於由一或更多處理器704執行該程式指令而實行此處所述方法的所有或選定態樣的程式指令。在各種實施例中，這些態樣可額外地或替代地藉由使用與一或更多處理器704、快閃記憶體712、或儲存裝置711分離的硬體加以實施。
在各種實施例中，運算裝置700的一或更多組件可包括此處所述的電路100及/或200；佈局300、400、500、及/或600；及/或狀態保持正反器104及/或204。例如，電路100及/或200；佈局300、400、500、及/或600；及/或狀態保持正反器104及/或204可被包括於運算裝置700的I/O控制器714、處理器704、記憶體控制器705、及/或另一組件中。在一些實施例中，電路 100及/或200；佈局300、400、500、及/或600；及/或狀態保持正反器104及/或204可被包括於處理器704中。在實施例中，處理器704可包括複數個電路100及/或200；佈局300、400、500、及/或600；及/或狀態保持正反器104及/或204。
通訊晶片706可致能有線及/或無線通訊以供傳輸資料進出運算裝置700。術語「無線」及它的派生詞可被用來描述可透過使用已調變電磁輻射通過非固態媒體來通訊資料的電路、裝置、系統、方法、技術、通訊頻道等。該術語未暗示相關裝置不含有任何線，儘管在一些實施例中它們可能沒有。通訊晶片706可施實施數個無線標準或協定的任一者，包括但不限於IEEE 702.20、長期演進(LTE)、長期演進升級(LTE-A)、通用封包無線電服務(GPRS)、演進資料最優化(EV-DO)、演進型高速封包存取(HSPA+)、演進型高速下行鏈封包存取(HSDPA+)、演進型上行鏈封包存取(HSUPA+)、全球行動通訊系統(GSM)、增強型GSM資料率演進(EDGE)、分碼多工存取(CDMA)、分時多工存取(TDMA)、數位增強型無線電信(DECT)、全球互通微波存取(WiMAX)、藍芽、其衍生物、以及被稱為3G、4G、5G、及以後的任何其他無線協定。運算裝置700可包括複數個通訊晶片706。例如，第一通訊晶片706可專用於諸如Wi-Fi與藍芽的短程無線通訊，且第二通訊晶片706可專用於諸如GPS、EDGE、GPRS、 CDMA、WiMAX、LTE、Ev-DO及其他的長程無線通訊。
在各種實施例中，運算裝置700可為膝上型電腦、小筆電、筆記型電腦、超輕薄筆電、智慧型手機、運算平板、個人數位助理(PDA)、超行動PC、行動電話、桌上型電腦、伺服器、印表機、掃描器、監視器、機上盒、娛樂控制單元(例如，遊戲機或車用娛樂單元)、數位相機、設備、可攜式音樂播放器、或數位錄影機。在另外的實施例中，運算裝置700可為處理資料的任何其他電子裝置。
一些非限制性實例被呈現於下。
實例1可包括一種電子裝置，包含：狀態保持正反器，包括與共通N井耦合的P型金屬氧化物半導體(PMOS)裝置，其中與該共通N井耦合的該PMOS裝置的一或更多者由永遠開啟電源所供電且與該共通N井耦合的該PMOS裝置的一或更多者由電源閘控電源所供電。
實例2可包括實例1之標的，其中該狀態保持正反器中的所有PMOS裝置被耦合於該共通N井且該共通N井被電耦合於該永遠開啟電源。
實例3可包括實例2之標的，其中該狀態保持正反器包括具有第一AND-OR-Invert(AOI)閘及第二AOI閘的從屬級，其中該第一AOI閘及該第二AOI閘由該永遠開啟電源所供電。
實例4可包括實例1-2中任一者之標的，其中該狀態保持正反器為第一單元中的第一狀態保持正反 器，其中該電子裝置進一步包括相鄰於該第一單元的第二單元中的第二狀態保持正反器，且其中該第二狀態保持正反器包括與該共通N井耦合的PMOS裝置。
實例5可包括實例4之標的，其中該第一狀態保持正反器包括第一反相器及第二反相器，且其中該第一反相器及該第二反相器被交叉耦合及由該永遠開啟電源所供電。
實例6可包括實例4-5中任一者之標的，進一步包含具有與該共通N井耦合的PMOS裝置的局部時脈緩衝器，該局部時脈緩衝器耦合於該第一狀態保持正反器及該第二狀態保持正反器。
實例7可包括實例6之標的，其中該局部時脈緩衝器包括由該永遠開啟電源所供電的裝置塊、用以接收睡眠狀態信號輸入的輸入終端、及輸出終端，且其中該局部時脈緩衝器是用以在該睡眠狀態信號輸入指出睡眠狀態被啟用時輸出邏輯零的值。
實例8可包括實例1-2中任一者之標的，其中該狀態保持正反器為主控從屬狀態保持正反器，其中該主控從屬狀態保持正反器的主控級包括由該電源閘控電源所供電的裝置，且其中該主控從屬狀態保持正反器的從屬級包括由該永遠開啟電源所供電的裝置及由該電源閘控電源所供電的一或更多裝置。
實例9可包括實例8之標的，進一步包含局部時脈緩衝器，該局部時脈緩衝器包括由該永遠開啟電源 所供電的一或更多裝置及由該電源閘控電源所供電的一或更多裝置，其中該共通N井為第一共通N井，且其中該局部時脈緩衝器的由該永遠開啟電源所供電的該一或更多裝置包括與由該永遠開啟電源所供電的該一或更多裝置的PMOS組件耦合的第二共通N井。
實例10可包括實例9之標的，其中該第二共通N井與該第一共通N井連續。
實例11可包括實例1-10中任一者之標的，進一步包含處理器、與該處理器耦合的記憶體、及與該處理器耦合的顯示器，其中該處理器包括該狀態保持正反器。
實例12可包括一種電子電路，包含：具有時脈強迫組件的局部時脈緩衝器，該時脈強迫組件具有用以接收時脈輸入信號的時脈輸入終端、用以接收睡眠狀態信號的睡眠信號輸入終端、及輸出終端；及狀態保持正反器，具有與共通N井耦合的P型金屬氧化物半導體(PMOS)裝置，其中該局部時脈緩衝器是用以提供局部時脈信號給該狀態保持正反器，其中該局部時脈緩衝器包括與該共通N井耦合的PMOS裝置，且其中該局部時脈信號在該睡眠狀態信號指出睡眠狀態被啟用時被設定至第一邏輯狀態且該局部時脈信號在該睡眠狀態信號指出該睡眠狀態未被啟用時至少部份根據該時脈輸入信號而在該第一邏輯狀態與第二邏輯狀態之間切換。
實例13可包括實例12之標的，其中該狀態 保持正反器包括：第一時脈反相器，用以接收該局部時脈信號以及用以輸出反相局部時脈信號；與第二時脈反相器，用以接收該反相局部時脈信號以及用以輸出兩次反相局部時脈信號。
實例14可包括實例13之標的，其中該第一時脈反相器由永遠開啟電源所供電且該第二時脈反相器由電源閘控電源所供電。
實例15可包括實例12-14中任一者之標的，其中該狀態保持正反器包括由電源閘控電源所供電的主控級以及包括第一AND-OR-Invert(AOI)閘的由永遠開啟電源所供電的從屬級。
實例16可包括實例15之標的，其中該主控級包括與該共通N井耦合的主控級PMOS裝置且該從屬級包括與該共通N井耦合的從屬級PMOS裝置，且其中該共通N井被耦合於該永遠開啟電源。
實例17可包括實例15-16中任一者之標的，其中該從屬級包括由該永遠開啟電源所供電的第二AOI閘。
實例18可包括一種積體電路，包含：佈局列；及永遠開啟電壓(VAON)單元，設置於該佈局列的第一佈局列中，其中該VAON單元的個別VAON單元包括一或更多永遠開啟裝置，且其中該第一佈局列的該VAON單元被耦合於該共通N井以供該VAON單元的P型金屬氧化物半導體(PMOS)裝置。
實例19可包括實例18之標的，其中該共通N井為用於該第一佈局列的所有單元的連續共通N井，且其中該共通N井被電耦合於永遠開啟電源。
實例20可包括實例18-19中任一者之標的，其中該佈局列進一步包括不包括VAON單元的標準列，且其中該標準列包括電耦合至電源閘控電源的N井。
實例21可包括實例20之標的，其中該積體電路的包括被設置於該第一佈局列中的VAON單元的所有VAON單元被設置於不超過預定數量的該佈局列中。
實例22可包括實例20之標的，其中包括被設置於該第一佈局列中的該VAON單元的所有VAON單元被設置於預定部份的該佈局列中。
實例23可包括實例18之標的，其中該第一佈局列中的該VAON單元被聚集於一區塊的鄰接VAON單元中，其中該共通N井延伸跨越該區塊的鄰接VAON單元，且其中該第一佈局列進一步包括與N井耦合的一或更多標準單元，該N井被電耦合至電源閘控電源。
實例24可包括實例18-23中任一者之標的，其中該VAON單元包括一或更多狀態保持正反器，且其中該VAON單元包括被電耦合以提供局部時脈信號給該一或更多狀態保持正反器的一或更多者的局部時脈緩衝器。
實例25可包括實例24之標的，其中該局部時脈緩衝器在對該局部時脈緩衝器的睡眠狀態信號輸入指出睡眠狀態被啟用時提供第一邏輯狀態的局部時脈信號。
儘管為了說明之目的某些實施例已經被示出及描述於此，此申請書意圖涵蓋此處所討論之實施例的任何調整和變化。因此，明顯意圖的是，此處所述實施例僅由申請專利範圍加以限制。
在本揭示陳述「一」或「第一」元件或其等效物處，此種揭示包括一或更多此種元件，既不要求也不排除二或更多此種元件。進一步而言，針對已識別元件的順序指標(例如，第一、第二、或第三)被用來在該元件之間區分，且未指出或暗示所需或有限數量的此種元件，其也不指出此種元件的特定位置或順序，除非另有所指。
100‧‧‧保持正反器電路
102‧‧‧局部時脈緩衝器
104‧‧‧狀態保持正反器
106‧‧‧電源閘控電源
108‧‧‧永遠開啟電源
110‧‧‧NAND閘
112‧‧‧反相器
114‧‧‧第一輸入終端
116‧‧‧第二輸入終端
122‧‧‧輸出終端
124‧‧‧主控級
126‧‧‧從屬級
128‧‧‧第一時脈反相器
130‧‧‧第一時鐘控制反相器
132‧‧‧反相器
134‧‧‧d輸入反相器
136‧‧‧輸出反相器
138‧‧‧第二時脈反相器
140‧‧‧第二時鐘控制反相器
142‧‧‧反相器
144‧‧‧主控轉移閘
146‧‧‧從屬轉移閘
150‧‧‧共通N井
152‧‧‧共通N井

Claims (25)

  1. 一種電子裝置，包含：狀態保持正反器，包括與共通N井耦合的P型金屬氧化物半導體(PMOS)裝置，其中與該共通N井耦合的該PMOS裝置的一或更多者由永遠開啟電源所供電且與該共通N井耦合的該PMOS裝置的一或更多者由電源閘控電源所供電。
  2. 如申請專利範圍第1項的電子裝置，其中該狀態保持正反器中的所有PMOS裝置被耦合於該共通N井且該共通N井被電耦合於該永遠開啟電源。
  3. 如申請專利範圍第2項的電子裝置，其中該狀態保持正反器包括具有第一AND-OR-Invert(AOI)閘及第二AOI閘的從屬級，其中該第一AOI閘及該第二AOI閘由該永遠開啟電源所供電。
  4. 如申請專利範圍第2項的電子裝置，其中該狀態保持正反器為第一單元中的第一狀態保持正反器，其中該電子裝置進一步包括相鄰於該第一單元的第二單元中的第二狀態保持正反器，且其中該第二狀態保持正反器包括與該共通N井耦合的PMOS裝置。
  5. 如申請專利範圍第4項的電子裝置，其中該第一狀態保持正反器包括第一反相器及第二反相器，且其中該第一反相器及該第二反相器被交叉耦合及由該永遠開啟電源所供電。
  6. 如申請專利範圍第4項的電子裝置，進一步包含 具有與該共通N井耦合的PMOS裝置的局部時脈緩衝器，該局部時脈緩衝器耦合於該第一狀態保持正反器及該第二狀態保持正反器。
  7. 如申請專利範圍第6項的電子裝置，其中該局部時脈緩衝器包括由該永遠開啟電源所供電的裝置塊、用以接收睡眠狀態信號輸入的輸入終端、及輸出終端，且其中該局部時脈緩衝器是用以在該睡眠狀態信號輸入指出睡眠狀態被啟用時輸出邏輯零的值。
  8. 如申請專利範圍第1項的電子裝置，其中該狀態保持正反器為主控從屬狀態保持正反器，其中該主控從屬狀態保持正反器的主控級包括由該電源閘控電源所供電的裝置，且其中該主控從屬狀態保持正反器的從屬級包括由該永遠開啟電源所供電的裝置及由該電源閘控電源所供電的一或更多裝置。
  9. 如申請專利範圍第8項的電子裝置，進一步包含局部時脈緩衝器，該局部時脈緩衝器包括由該永遠開啟電源所供電的一或更多裝置及由該電源閘控電源所供電的一或更多裝置，其中該共通N井為第一共通N井，且其中由該永遠開啟電源所供電的該局部時脈緩衝器的該一或更多裝置包括與由該永遠開啟電源所供電的該一或更多裝置的PMOS組件耦合的第二共通N井。
  10. 如申請專利範圍第9項的電子裝置，其中該第二共通N井與該第一共通N井連續。
  11. 如申請專利範圍第1項的電子裝置，進一步包含 處理器、與該處理器耦合的記憶體、及與該處理器耦合的顯示器，其中該處理器包括該狀態保持正反器。
  12. 一種電子電路，包含：具有時脈強迫組件的局部時脈緩衝器，該時脈強迫組件具有用以接收時脈輸入信號的時脈輸入終端、用以接收睡眠狀態信號的睡眠信號輸入終端、及輸出終端；及狀態保持正反器，具有與共通N井耦合的P型金屬氧化物半導體(PMOS)裝置，其中該局部時脈緩衝器是用以提供局部時脈信號給該狀態保持正反器，其中該局部時脈緩衝器包括與該共通N井耦合的PMOS裝置，且其中該局部時脈信號在該睡眠狀態信號指出睡眠狀態被啟用時被設定至第一邏輯狀態且該局部時脈信號在該睡眠狀態信號指出該睡眠狀態未被啟用時至少部份根據該時脈輸入信號而在該第一邏輯狀態與第二邏輯狀態之間切換。
  13. 如申請專利範圍第12項的電子電路，其中該狀態保持正反器包括：第一時脈反相器，用以接收該局部時脈信號以及用以輸出反相局部時脈信號；及第二時脈反相器，用以接收該反相局部時脈信號以及用以輸出兩次反相局部時脈信號。
  14. 如申請專利範圍第13項的電子電路，其中該第一時脈反相器由永遠開啟電源所供電且該第二時脈反相器由電源閘控電源所供電。
  15. 如申請專利範圍第12項的電子電路，其中該狀 態保持正反器包括由電源閘控電源所供電的主控級以及包括第一AND-OR-Invert(AOI)閘的由永遠開啟電源所供電的從屬級。
  16. 如申請專利範圍第15項的電子電路，其中該主控級包括與該共通N井耦合的主控級PMOS裝置且該從屬級包括與該共通N井耦合的從屬級PMOS裝置，且其中該共通N井被耦合於該永遠開啟電源。
  17. 如申請專利範圍第16項的電子電路，其中該從屬級包括由該永遠開啟電源所供電的第二AOI閘。
  18. 一種積體電路，包含：佈局列；及永遠開啟電壓(VAON)單元，設置於該佈局列的第一佈局列中，其中該VAON單元的個別VAON單元包括一或更多永遠開啟裝置，且其中該第一佈局列的該VAON單元被耦合於該共通N井以供該VAON單元的P型金屬氧化物半導體(PMOS)裝置。
  19. 如申請專利範圍第18項的積體電路，其中該共通N井為用於該第一佈局列的所有單元的連續共通N井，且其中該共通N井被電耦合於永遠開啟電源。
  20. 如申請專利範圍第19項的積體電路，其中該佈局列進一步包括其不包括VAON單元的標準列，且其中該標準列包括電耦合至電源閘控電源的N井。
  21. 如申請專利範圍第20項的積體電路，其中該積體電路的包括被設置於該第一佈局列中的VAON單元的所 有VAON單元被設置於不超過預定數量的該佈局列中。
  22. 如申請專利範圍第20項的積體電路，其中包括被設置於該第一佈局列中的該VAON單元的所有VAON單元被設置於預定部份的該佈局列中。
  23. 如申請專利範圍第18項的積體電路，其中該第一佈局列中的該VAON單元被聚集於一區塊的鄰接VAON單元中，其中該共通N井延伸跨越該區塊的鄰接VAON單元，且其中該第一佈局列進一步包括與N井耦合的一或更多標準單元，該N井被電耦合至電源閘控電源。
  24. 如申請專利範圍第18項的積體電路，其中該VAON單元包括一或更多狀態保持正反器，且其中該VAON單元包括被電耦合以提供局部時脈信號給該一或更多狀態保持正反器的一或更多者的局部時脈緩衝器。
  25. 如申請專利範圍第24項的積體電路，其中該局部時脈緩衝器在對該局部時脈緩衝器的睡眠狀態信號輸入指出睡眠狀態被啟用時提供第一邏輯狀態的局部時脈信號。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11984893B2 (en) 2021-12-29 2024-05-14 Nuvoton Technology Corporation Data retention circuit and method

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9985613B2 (en) * 2016-10-27 2018-05-29 Arm Limited Flip-flop
US10270430B2 (en) 2016-12-28 2019-04-23 Taiwan Semiconductor Manufacturing Co., Ltd. Cell of transmission gate free circuit and integrated circuit and integrated circuit layout including the same
US10187063B1 (en) 2017-11-29 2019-01-22 Arm Limited Sequential logic device with single-phase clock operation
US11017146B2 (en) * 2018-07-16 2021-05-25 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit and method of forming the same
US10651850B2 (en) * 2018-08-23 2020-05-12 Samsung Electronics Co., Ltd. Low voltage tolerant ultra-low power edge triggered flip-flop for standard cell library
US10777250B2 (en) 2018-09-27 2020-09-15 Intel Corporation Save-restore circuitry with metal-ferroelectric-metal devices
KR20210058564A (ko) 2019-11-14 2021-05-24 삼성전자주식회사 플립-플롭, 마스터-슬레이브 플립-플롭 및 그것의 동작 방법
KR20220112096A (ko) 2021-02-03 2022-08-10 삼성전자주식회사 저전력 플립플랍

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4357101B2 (ja) * 2000-08-23 2009-11-04 株式会社ルネサステクノロジ 半導体記憶装置
US7161992B2 (en) * 2001-10-18 2007-01-09 Intel Corporation Transition encoded dynamic bus circuit
KR100551898B1 (ko) * 2004-07-29 2006-02-13 매그나칩 반도체 유한회사 시프트 레지스터 및 ｄ플립플롭
US7639056B2 (en) * 2005-05-26 2009-12-29 Texas Instruments Incorporated Ultra low area overhead retention flip-flop for power-down applications
JP2008054275A (ja) 2007-01-30 2008-03-06 Sanyo Electric Co Ltd フリップフロップ回路
JP2009060560A (ja) 2007-09-04 2009-03-19 Fujitsu Microelectronics Ltd マスタスレーブ回路及びその制御方法
US20100102867A1 (en) * 2008-10-27 2010-04-29 Dhong Sang H Sense amplifier based flip-flop
US8124468B2 (en) * 2009-06-30 2012-02-28 Semiconductor Components Industries, Llc Process of forming an electronic device including a well region
IT1397487B1 (it) 2010-01-18 2013-01-16 St Microelectronics Pvt Ltd Circuito a flip-flop a basso consumo con ritenzione del dato, e relativo metodo
US8513978B2 (en) 2011-03-30 2013-08-20 Synopsys, Inc. Power routing in standard cell designs
KR20120136614A (ko) * 2011-06-09 2012-12-20 삼성전자주식회사 반도체 장치, 이의 동작 방법, 및 이를 포함하는 시스템
US9673786B2 (en) 2013-04-12 2017-06-06 Qualcomm Incorporated Flip-flop with reduced retention voltage
US9035686B1 (en) * 2013-10-31 2015-05-19 Intel Corporation Apparatus and method for low power fully-interruptible latches and master-slave flip-flops
US9356583B2 (en) * 2014-08-29 2016-05-31 Taiwan Semiconductor Manufacturing Company Ltd. Flip-flop circuit

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11984893B2 (en) 2021-12-29 2024-05-14 Nuvoton Technology Corporation Data retention circuit and method

Also Published As

Publication number Publication date
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