CN112087220A - 半导体设备 - Google Patents

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CN112087220A CN202010497546.8A CN202010497546A CN112087220A CN 112087220 A CN112087220 A CN 112087220A CN 202010497546 A CN202010497546 A CN 202010497546A CN 112087220 A CN112087220 A CN 112087220A
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金山河
申宅均
金珉修
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Abstract

这里提供一种半导体设备。该半导体设备包括：扫描输入电路，被配置为接收扫描输入信号、第一数据信号和扫描使能信号，并响应于扫描使能信号来选择第一数据信号和扫描输入信号中的任何一个以输出第一选择信号；主锁存器，被配置为锁存第一选择信号以输出第一输出信号；从锁存器，被配置为锁存第一输出信号以输出第二输出信号；第一反相器，被配置为将第二输出信号反相；以及扫描输出电路，被配置为接收从从锁存器输出的信号和外部信号以输出第一扫描输出信号。

Description

半导体设备
相关申请的交叉引用
本申请要求享有2019年6月13日在韩国知识产权局提交的韩国专利申请第10-2019-0069723号的优先权，该韩国专利申请的公开内容通过引用全文合并于此。
技术领域
本公开涉及一种半导体设备。
背景技术
随着诸如智能电话和平板个人计算机(PC)的移动设备的市场增长，对低功率芯片的需求增加。低功率芯片具有用于使包括低功率芯片的移动设备使用有限的能量(例如充在电池中的电荷)以适当的性能长时间操作的特征。可能难以满足适当的性能和低功耗两者。
能够处理数字信号的低功率芯片包括触发器电路和锁存器。触发器电路和锁存器用作数据存储元件。数据存储元件可以用于存储状态。触发器和锁存器是能够存储和保持一比特信息且为时序逻辑电路的基本部件的电子电路。锁存器是电平敏感的数据存储元件，触发器是边沿敏感的数据存储元件。
随着芯片中包括的触发器电路和锁存器消耗的功率增加，包括该芯片的移动设备的功耗也可能增加。此外，芯片中包括的触发器电路和锁存器的操作速度可能影响包括该芯片的移动设备的操作速度。
发明内容
本公开的方面提供了消耗低功率并且以小面积实现的包括主从触发器的半导体设备。
本公开的技术方面不限于上述技术方面，并且本领域技术人员应从以下描述中清楚地理解本公开的以上未提及的其他技术方面。
根据本发明构思的一方面，提供了一种半导体设备，其包括：扫描输入电路，配置为接收扫描输入信号、第一数据信号和扫描使能信号，并响应于扫描使能信号来选择第一数据信号和扫描输入信号中的任何一个以输出第一选择信号；主锁存器，配置为锁存第一选择信号以输出第一输出信号；从锁存器，配置为锁存第一输出信号以输出第二输出信号；第一反相器，配置为将第二输出信号反相以输出最终输出信号；以及扫描输出电路，配置为接收从从锁存器输出的信号和外部信号以输出第一扫描输出信号。
根据本发明构思的一方面，提供了一种半导体设备，其包括：第一扫描输入电路，配置为接收扫描输入信号、第一数据信号和扫描使能信号，并响应于扫描使能信号来选择第一数据信号和扫描输入信号中的任何一个以输出第一选择信号；第一主锁存器，配置为锁存第一选择信号以输出第一输出信号；第一从锁存器，配置为锁存第一输出信号以输出第二输出信号，其中，第一从锁存器包括第一反相器，第一反相器将第二输出信号反相以输出第三输出信号；第二扫描输入电路，配置为接收第三输出信号、第二数据信号和扫描使能信号，并响应于扫描使能信号来选择第二数据信号和第三输出信号中的任何一个以输出第二选择信号；第二主锁存器，配置为锁存第二选择信号以输出第四输出信号；第二从锁存器，配置为锁存第四选择信号以输出第五输出信号；以及扫描输出电路，配置为接收从第二从锁存器输出的信号和外部信号以输出第一扫描输出信号。
根据本发明构思的一方面，提供了一种半导体设备，其包括：第一扫描输入NAND门，配置为对第一扫描输入信号和第一扫描使能信号执行NAND运算以输出第一输出信号；第二扫描输入NAND门，配置为对反相的第一扫描使能信号和第一数据信号执行NAND运算以输出第二输出信号；第一扫描输入电路，包括第三扫描输入NAND门，该第三扫描输入NAND门被配置为对第一输出信号和第二输出信号执行NAND运算以输出第三输出信号；第一主锁存器，配置为锁存第三输出信号以输出第四输出信号；第一从锁存器，配置为锁存第四输出信号以输出第五输出信号；第一反相器，配置为将第五输出信号反相以输出第一最终输出信号；第一扫描输出电路，配置为接收从第一从锁存器输出的信号和第一外部信号以输出第一扫描输出信号；第四扫描输入NAND门，配置为对反相的第二扫描使能信号和第二数据信号执行NAND运算以输出第六输出信号；第二扫描输入电路，包括第五扫描输入NAND门，该第五扫描输入NAND门被配置为对第一扫描输出信号和第六输出信号执行NAND运算以输出第七输出信号；第二主锁存器，配置为锁存第七输出信号以输出第八输出信号；第二从锁存器，配置为锁存第八输出信号以输出第九输出信号；第二反相器，配置为将第九输出信号反相以输出第二最终输出信号；以及第二扫描输出电路，配置为接收从第二从锁存器输出的信号和第二外部信号以输出第二扫描输出信号。
附图说明
通过以下结合附图的详细描述，本发明构思的示例实施例将被更清楚地理解，附图中：
图1是根据本公开的一些实施例的包括主-从触发器的半导体设备的框图；
图2是根据本公开的一些实施例的包括主从触发器的半导体设备的电路图；
图3A至图3D是包括在图2的根据一些实施例的包括主从触发器的半导体设备中的三态反相器的电路图；
图4A至图4C是包括在图2的根据一些实施例的包括主从触发器的半导体设备中的反相器的电路图；
图5示出了包括在图2的根据一些实施例的包括主从触发器的半导体设备中的多个扫描输出反相器的电路图；
图6是包括在图2的根据一些实施例的包括主从触发器的半导体设备中的扫描输出NAND门的电路图；
图7是根据本公开的一些实施例的包括主从触发器的半导体设备的电路图；
图8是根据本公开的一些实施例的包括主从触发器的半导体设备的电路图；
图9是根据本公开的一些实施例的包括主从触发器的半导体设备的电路图；
图10是包括在图9的根据一些实施例的包括主从触发器的半导体设备中的反相器的电路图；
图11是根据本公开的一些实施例的包括主从触发器的半导体设备的电路图；
图12是根据本公开的一些实施例的包括主从触发器的半导体设备的电路图；
图13是包括在图12的根据一些实施例的包括主从触发器的半导体设备中的扫描输出NOR门的电路图；
图14是根据本公开的一些实施例的包括主从触发器的半导体设备的电路图；
图15是根据本公开的一些实施例的包括主从触发器的半导体设备的电路图；
图16是根据本公开的一些实施例的包括主从触发器的半导体设备的电路图；
图17是根据本公开的一些实施例的包括多比特主从触发器的半导体设备的电路图；
图18是根据本公开的一些实施例的包括多比特主从触发器的半导体设备的电路图；
图19是根据本公开的一些实施例的包括多比特主从触发器的半导体设备的电路图；
图20是根据本公开的一些实施例的包括串联连接的两个主从触发器的半导体设备的电路图；
图21是根据本公开的一些实施例的包括多个串联连接的主从触发器的半导体设备的电路图；
图22和图23是包括串联连接的多比特主从触发器的半导体设备的电路图；
图24是根据本公开的一些实施例的包括包含主从触发器的半导体设备的电子系统的示例性框图。
具体实施方式
图1是根据本公开的一些实施例的包括主-从触发器的半导体设备的框图。图2是根据本公开的一些实施例的包括主从触发器的半导体设备的电路图。
参照图1和图2，根据一些实施例的包括主-从触发器的半导体设备可以包括主锁存器100、从锁存器200、扫描输入电路300和扫描输出电路400。
扫描输入电路300可以包括第一反相器312、第一扫描三态反相器311和第二扫描三态反相器313。扫描输入电路300可以接收数据信号D、扫描使能信号SE和扫描输入信号SI，并通过控制信号响应于扫描使能信号SE将数据信号D或扫描输入信号SI输出到第一节点MA。
具体地，当扫描使能信号SE为逻辑高H时，扫描输入电路300可以将扫描输入信号SI输出到第一节点MA。即，响应于逻辑高H的扫描使能信号SE而被启用的第一扫描三态反相器311可以将扫描输入信号SI输出到第一节点MA。
相反，当扫描使能信号SE为逻辑低L时，扫描输入电路300可以将数据信号D输出到第一节点MA。例如，响应于逻辑低L的扫描使能信号SE而被启用的第二扫描三态反相器313可以将数据信号D输出到第一节点MA。
从扫描输入电路300输出到第一节点MA的扫描输入信号SI或数据信号D可以是第一选择信号。
图2所示的扫描输入电路300的配置是说明性的，并且本公开不限于此。例如，如图20所示，扫描输入电路300可以用多个传输门、多路复用器或逻辑门来实现，这将在下面进行描述。
主锁存器100可以包括第一输入三态反相器11、第一主锁存器三态反相器12和第二反相器13。
主锁存器100可以存储通过第一节点MA输入的数据信号D，并将数据信号D输出到第二节点SA。具体地，主锁存器100可以将根据第一时钟信号CK和作为第一时钟信号CK的反相的第二时钟信号CKN输入的数据信号D输出到第二节点SA。
输出到第二节点SA的信号可以是第一输出信号。
具体地，第一输入三态反相器11可以从第一节点MA接收数据信号D，并且当第一时钟信号CK为逻辑低L并且第二时钟信号CKN为逻辑高H时，第一输入三态反相器11可以将数据信号D反相以将反相的数据信号D输出到第二节点SA。相反，当第一时钟信号CK为逻辑高H并且第二时钟信号CKN为逻辑低L时，第一输入三态反相器11可以将第一主锁存器三态反相器12与第一节点MA阻隔。
第一主锁存器三态反相器12的输出端子可以连接到第一输入三态反相器11的输出端子。第一主锁存器三态反相器12可以将从第二反相器13提供的输出信号反相，以将反相的输出信号输出到第二节点SA。
具体地，当第一时钟信号CK为逻辑高H并且第二时钟信号CKN为逻辑低L时，第一主锁存器三态反相器12可以将从第二反相器13输出到第三节点MB的信号反相，以将反相的信号输出到第二节点SA。相反，当第一时钟信号CK为逻辑低L并且第二时钟信号CKN为逻辑高H时，第一主锁存器三态反相器12可以将第一输入三态反相器11与第二节点SA阻隔。
从锁存器200可以包括第二输入三态反相器21、第二主锁存器三态反相器22、第三反相器23和第四反相器32。从锁存器200可以与以上描述的主锁存器100类似地操作。
具体地，从锁存器200可以存储通过第二节点SA输入的数据信号D，并将数据信号D输出到第五节点SC。具体地，从锁存器200可以响应于第一时钟信号CK和第二时钟信号CKN而输出输入到第二节点SA的数据信号D。
具体地，第二输入三态反相器21可以从第二节点SA接收数据信号D。当第一时钟信号CK为逻辑高H并且第二时钟信号CKN为逻辑低L时，第二输入三态反相器21可以将数据信号D反相以将反相的数据信号D输出到第五节点SC。相反，当第一时钟信号CK为逻辑低L并且第二时钟信号CKN为逻辑高H时，第二输入三态反相器21可以阻挡从第二节点SA输入的数据信号D。
第二主锁存器三态反相器22可以连接到第二输入三态反相器21的输出端子。第二主锁存器三态反相器22可以将从第三反相器23提供的输出信号反相以将反相的输出信号输出到第五节点SC。
具体地，当第一时钟信号CK为逻辑低L并且第二时钟信号CKN为逻辑高H时，第二主锁存器三态反相器22可以将从第三反相器23输出的信号反相，以将反相的信号输出到第五节点SC。相反，当第一时钟信号CK为逻辑高H并且第二时钟信号CKN为逻辑低L时，第二主锁存器三态反相器22可将第二输入三态反相器21与第二节点SA阻隔。
根据一些实施例的包括主从触发器的半导体设备可以接收第一时钟信号CK和第二时钟信号CKN。如图2所示，第一时钟信号CK和第二时钟信号CKN可以通过第五反相器31被提供给包括主从触发器的半导体设备。即，例如，第一时钟信号CK可以直接从时钟端子被提供而不经过包括多个反相器的缓冲电路，并且第二时钟信号CKN可以作为通过第五反相器31反相的时钟信号被输入。第二时钟信号CKN被从锁存器200中的第四反相器32反相，使得可以输出第一时钟信号CK。
从锁存器200可以将输出信号输出到第五节点SC，第五反相器41可以将输出信号反相以输出最终输出信号Q。
根据一些实施例的包括主-从触发器的半导体设备包括连接到第五节点SC的扫描输出电路400。
扫描输出电路400可以包括第一扫描输出反相器51、第二扫描输出反相器52以及对输入值执行逻辑运算的逻辑运算门。在根据一些实施例的包括主从触发器的半导体设备中，逻辑门可以包括对输入值执行逻辑NAND运算的扫描输出NAND门61。
扫描输出电路400可以接收第五节点SC的输出信号以及外部信号。如上所述，输出信号是由从锁存器200输出到第五节点SC的信号，外部信号可以包括扫描使能信号SE。
当根据一些实施例的包括主从触发器的半导体设备不处于扫描测试模式时，扫描使能信号SE为逻辑低L。因此，反相扫描使能信号SEN为逻辑高H。
输入到扫描输出电路400的扫描使能信号SE可以被输入到扫描输出电路400中的扫描输出NAND门61。此外，输入到扫描输出电路400的输出信号可以被输入到第一扫描输出反相器51，使得作为输出信号的反相的第一输出信号可以输出到第六节点SD。第一输出信号可以被输入到第二扫描输出反相器52，使得作为第一输出信号的反相的第二输出信号可以输出到最终输出节点SZ。
扫描输出NAND门61接收逻辑低L的扫描使能信号SE和最终输出节点SZ的第二输出信号，并对扫描使能信号SE和第二输出信号执行逻辑NAND运算，从而输出扫描输出信号SO。
在不处于扫描测试模式的情况下，由于逻辑NAND运算，扫描输出信号SO可以被固定为逻辑高H。
即，在不处于扫描测试模式的情况下，当扫描输出信号SO被固定为逻辑高H时，可以确定包括主从触发器的半导体设备正常操作。
当根据一些实施例的包括主从触发器的半导体设备处于扫描测试模式时，扫描使能信号SE为逻辑高H。因此，反相扫描使能信号SEN为逻辑低L。
在这种情况下，扫描输出NAND门61接收逻辑高H的扫描使能信号SE和最终输出节点SZ的第二输出信号，并对扫描使能信号SE和第二输出执行逻辑NAND运算，从而输出扫描输出信号SO。
在扫描测试模式下，由于逻辑NAND运算，扫描输出信号SO等于最终输出信号Q。
在根据一些实施例的包括主-从触发器的半导体设备中，反相的扫描使能信号SEN可以被输入到扫描输出电路400的第一扫描输出反相器51和第二扫描输出反相器52的接地端子。
在不处于扫描测试模式的情况下，反相扫描使能信号SEN为逻辑高H，使得第一扫描输出反相器51和第二扫描输出反相器52不操作。即，在不处于扫描测试模式的情况下，扫描输出电路400中的部件的不必要操作的数量减少，使得可以减少由包括主从触发器的半导体设备消耗的不必要功率。
在扫描测试模式下，反相的扫描使能信号SEN为逻辑低L，使得第一扫描输出反相器51和第二扫描输出反相器52可以作为一般反相器操作。即，由从锁存器200输出到第五节点SC的输出信号输出可以被直接发送到扫描输出NAND门61，并且从扫描输出NAND门61输出的扫描输出信号SO可以等于最终输出信号Q。
在不处于扫描测试模式的情况下，根据一些实施例的包括主从触发器的半导体设备可以防止第一扫描输出反相器51和第二扫描输出反相器52的操作。此外，由于输入到第一扫描输出反相器51和第二扫描输出反相器52的接地端子的反相的扫描使能信号SEN，使在包括主从触发器的半导体设备中可能发生的泄漏电流的路径较长，使得由包括主从触发器的半导体设备消耗的功率可以减少。
在处于扫描测试模式的情况下，根据一些实施例的包括主从触发器的半导体设备的第一扫描输出反相器51和第二扫描输出反相器52可以作为一般反相器操作并且具有与第一扫描输出反相器51和第二扫描输出反相器52一样多地扩展的延迟。在扫描测试模式下，优选保持更长的延迟，为此，可以需要多个缓冲器(或反相器)。当用于延迟的缓冲器(或反相器)被添加到主从触发器之外时，缓冲器(或反相器)在半导体设备中占据的比例可能增加，并且不必要的功耗可能增加。因此，如在根据一些实施例的包括主-从触发器的半导体设备中那样，用作用于延迟的多个缓冲器(或反相器)的第一扫描输出反相器51和第二扫描输出反相器52被嵌入在主从触发器中，使得可以减小在半导体设备中占据的用于延迟的面积并减少不必要的功耗。
图3A至图3D是包括在图2的根据一些实施例的包括主从触发器的半导体设备中的三态反相器的电路图。
首先参照图3A，第一输入三态反相器11可以包括第一NMOS晶体管MN1、第二NMOS晶体管MN2、第一PMOS晶体管MP1和第二PMOS晶体管MP2。第一NMOS晶体管MN1、第二NMOS晶体管MN2、第一PMOS晶体管MP1和第二PMOS晶体管MP2可以串联设置在电源电压VDD与接地电压VSS之间。
上面已经描述了第一输入三态反相器11的详细操作，并且下面将省略其描述。即，由于响应于第一时钟信号CK和第二时钟信号CKN而被选通的第一PMOS晶体管MP1和第一NMOS晶体管MN1，输入到第一节点MA的数据信号D可以被控制为输出到第二节点SA。
参照图3B，第一主锁存器三态反相器12可以包括第三NMOS晶体管MN3、第四NMOS晶体管MN4、第三PMOS晶体管MP3和第四PMOS晶体管MP4。第三NMOS晶体管MN3、第四NMOS晶体管MN4、第三PMOS晶体管MP3和第四PMOS晶体管MP4可以串联设置在电源电压VDD与接地电压VSS之间。
上面也已经描述了第一主锁存器三态反相器12的详细操作，并且下面将省略其描述。即，由于响应于第一时钟信号CK和第二时钟信号CKN而被选通的第三NMOS晶体管MN3和第三PMOS晶体管MP3，输入到第一节点MA的数据信号D可以被控制为输出到第三节点MB。
参照图3C，第二输入三态反相器21可以包括串联连接在电源电压VDD与接地电压VSS之间的第五NMOS晶体管MN5、第六NMOS晶体管MN6、第五PMOS晶体管MP5和第六PMOS晶体管MP6。
在第二输入三态反相器21中，由于响应于第一时钟信号CK和第二时钟信号CKN而被选通的第五NMOS晶体管MN5和第五PMOS晶体管MP5，输入到第二节点SA的数据信号D可以被控制为输出到第五节点SC。
参照图3D，第二主锁存器三态反相器22可以包括串联连接在电源电压VDD与接地电压VSS之间的第七NMOS晶体管MN7、第八NMOS晶体管MN8、第七PMOS晶体管MP7和第八PMOS晶体管MP8。
在第二主锁存器三态反相器22中，由于响应于第一时钟信号CK或第二时钟信号CKN而被选通的第七PMOS晶体管MP7和第七NMOS晶体管MN7，输入到第四节点SB的数据信号D可以被控制为输出到第五节点SC。
图4A至图4C是包括在图2的根据一些实施例的包括主从触发器的半导体设备中的反相器的电路图。
参照图4A，第二反相器13可以通过将第九PMOS晶体管MP9连接到第九NMOS晶体管MN9来实现，第九PMOS晶体管MP9响应于第二节点SA的电压电平而被选通以将电源电压VDD提供给第三节点MB，第九NMOS晶体管MN9响应于第二节点SA的电压电平而被选通，以将接地电压VSS提供给第三节点MB。
参照图4B，第三反相器23可以通过将第十PMOS晶体管MP10连接到第十NMOS晶体管MN10来实现，第十PMOS晶体管MP10响应于第五节点SC的电压电平而被选通以将电源电压VDD提供给第四节点SB，第十NMOS晶体管MN10响应于第五节点SC的电压电平而被选通以将接地电压VSS提供给第四节点SB。
参照图4C，第四反相器32可以通过将第十一PMOS晶体管MP11连接到第十一NMOS晶体管MN11来实现，第十一PMOS晶体管MP11响应于第二时钟信号CKN的电压电平而被选通以将电源电压VDD作为第一时钟信号CK提供，第十一NMOS晶体管MN11响应于第二时钟信号CKN的电压电平而被选通以将接地电压VSS作为第一时钟信号CK提供。
图5示出了包括在图2的根据一些实施例的包括主从触发器的半导体设备中的多个扫描输出反相器的电路图。作为参考，在以下描述中将省略与以上详细描述重复的关于反相器的基本操作和配置的内容。
参照图5，第一扫描输出反相器51可以包括第十二PMOS晶体管MP12和第十二NMOS晶体管MN12。第一扫描输出反相器51可以响应于第五节点SC的电压电平而被选通，并将第五节点SC的电压电平反相以将反相的电压电平输出到第六节点SD。第二扫描输出反相器52可以包括第十三PMOS晶体管MP13和第十三NMOS晶体管MN13。第二扫描输出反相器52可以响应于第六节点SD的电压电平而被选通，并将第六节点SD的电压电平反相以将反相的电压电平输出到最终输出节点SZ。
图6是包括在图2的根据一些实施例的包括主从触发器的半导体设备中的扫描输出NAND门的电路图。
参照图6，第十四PMOS晶体管MP14和第十五PMOS晶体管MP15的源极端子连接到电源电压VDD，其漏极端子彼此连接，并且所述漏极端子连接到第十四NMOS晶体管MN14的漏极端子，使得扫描输出信号SO可以被输出。第十四PMOS晶体管MP14可以响应于最终输出节点SZ的电压电平而被选通，并且第十五PMOS晶体管MP15可以响应于扫描使能信号SE而被选通。第十五NMOS晶体管MN15的漏极端子串联连接到第十四NMOS晶体管MN14的源极端子。第十五NMOS晶体管MN15可以响应于最终输出节点SZ的电压电平而被选通，并且第十四NMOS晶体管MN14可以响应于扫描使能信号SE而被选通。
在扫描输出NAND门61处于扫描测试模式以及不处于扫描测试模式的情况下的逻辑操作与上述逻辑操作相同，因而下面将省略其描述。
图7是根据本公开的一些实施例的包括主从触发器的半导体设备的电路图。
参照图7，与图2不同，在主锁存器100中，接收重置信号R的重置NOR门12-1的输出端子可以连接到第一输入三态反相器11。此外，重置NOR门12-1可以从第三节点MB接收信号作为输入。主锁存器100的其他操作与图2的那些相同。此外，与图2不同，在从锁存器200中，接收重置信号R的重置NOR门23-1的输出端子可以连接到第四节点SB，并且重置NOR门23-1可以从第五节点SC接收信号作为输入。从锁存器200的其他操作与图2的那些相同。即，当重置信号R为“1”时，最终输出信号Q可以被固定为“0”。
图8是根据本公开的一些实施例的包括主从触发器的半导体设备的电路图。
参照图8，与图2的扫描输出电路400不同，扫描输出电路400还包括第三扫描输出反相器53和第四扫描输出反相器54。因此，在处于扫描测试模式的情况下，可以在保持扫描输出信号SO的引脚极性等于最终输出信号Q的引脚极性的同时，使延迟时间更长。
在保持扫描输出信号SO的引脚极性等于最终输出信号Q的引脚极性的条件下，扫描输出电路400中的扫描输出反相器的数量不限于以上配置，扫描输出电路400还可以包括2n个扫描输出反相器(其中，n是除零以外的自然数)。
其他操作和配置与图2的那些相同，因而下面将省略重复的描述。
图9是根据本公开的一些实施例的包括主从触发器的半导体设备的电路图。
参照图9，与图2不同，扫描输出电路400从第四节点SB接收输出信号。即，根据一些实施例的扫描输出电路400可以包括第五扫描输出反相器55。第五扫描输出反相器55可以接收从从锁存器200中的第四节点SB输出的信号，并将反相的输出信号发送到最终输出节点SZ，并且扫描输出NAND门61可以对扫描使能信号SE和最终输出节点SZ的信号执行逻辑NAND运算以输出扫描输出信号SO。
详细操作与图2的操作类似，因而下面将省略其描述。
图10是包括在图9的根据一些实施例的包括主从触发器的半导体设备中的反相器的电路图。
参照图10，第五扫描输出反相器55可以包括串联连接的第十六PMOS晶体管MP16和第十六NMOS晶体管MN16。第五扫描输出反相器55可以响应于第四节点SB的电压电平而被选通，并且可以将第四节点SB的电压电平反相以将反相的电压电平输出到最终输出节点SZ。详细操作与图4A的操作相同，因而下面将省略其描述。
图11是根据本公开的一些实施例的包括主从触发器的半导体设备的电路图。
参照图11，与图9不同，扫描输出电路400还可以包括第六扫描输出反相器56和第七扫描输出反相器57。因此，在处于扫描测试模式的情况下，可以在保持扫描输出信号SO的引脚极性等于最终输出信号Q的引脚极性的同时，使延迟时间更长。
在保持扫描输出信号SO的引脚极性等于最终输出信号Q的引脚极性的条件下，扫描输出电路400中的扫描输出反相器的数量不限于以上配置，扫描输出电路400还可以包括2n+1个扫描输出反相器(其中，n是除零以外的自然数)。
其他操作和配置与图2的那些相同，因而下面将省略重复的描述。
图12是根据本公开的一些实施例的包括主从触发器的半导体设备的电路图。
参照图12，与图2不同，扫描输出电路400的逻辑运算门可以包括对输入值执行逻辑NOR运算的扫描输出NOR门71。
此外，与图2不同，输入到扫描输出电路400的外部信号是反相的扫描使能信号SEN。
扫描输出电路400可以接收从第五节点SC输出的信号和外部信号。如上所述，输出信号是由从锁存器200输出到第五节点SC的信号，并且外部信号可以包括反相的扫描使能信号SEN。
当根据一些实施例的包括主从触发器的半导体设备不处于扫描测试模式时，扫描使能信号SE为逻辑低L。因此，反相扫描使能信号SEN为逻辑高H。
输入到扫描输出电路400的反相扫描使能信号SEN可以输入到扫描输出电路400中的扫描输出NOR门71。此外，输入到扫描输出电路400的输出信号可以输入到第一扫描输出反相器51，使得作为输出信号的反相的第一输出信号可以被输出到第六节点SD。第一输出信号可以被输入到第二扫描输出反相器52，使得作为第一输出信号的反相的第二输出信号可以被输出到最终输出节点SZ。
扫描输出NOR门71接收逻辑高H的反相扫描使能信号SEN和最终输出节点SZ的第二输出信号，并对反相的扫描使能信号SEN和第二输出信号执行逻辑NOR运算，从而输出扫描输出信号SO。
在不处于扫描测试模式的情况下，由于逻辑NOR运算，扫描输出信号SO可以被固定为逻辑低L。
即，在不处于扫描测试模式的情况下，当扫描输出信号SO被固定为逻辑低L时，可以确定包括主从触发器的半导体设备正常操作。
当根据一些实施例的包括主从触发器的半导体设备处于扫描测试模式时，扫描使能信号SE为逻辑高H。因此，反相扫描使能信号SEN为逻辑低L。
在这种情况下，扫描输出NOR门71接收逻辑低L的反相扫描使能信号SEN和最终输出节点SZ的第二输出信号，并对反相的扫描使能信号SEN和第二输出信号执行逻辑NOR运算，从而输出扫描输出信号SO。
在扫描测试模式下，由于逻辑NOR运算，扫描输出信号SO等于最终输出信号Q。
在根据一些实施例的包括主-从触发器的半导体设备中，反相的扫描使能信号SEN可以输入到扫描输出电路400的第一扫描输出反相器51和第二扫描输出反相器52的接地端子。
在不处于扫描测试模式的情况下，反相的扫描使能信号SEN为逻辑高H，使得第一扫描输出反相器51和第二扫描输出反相器52不操作。即，在不处于扫描测试模式的情况下，扫描输出电路400中的部件的不必要操作的数量减少，使得可以减少由包括主从触发器的半导体设备消耗的不必要功率。
在扫描测试模式下，反相的扫描使能信号SEN为逻辑低L，使得第一扫描输出反相器51和第二扫描输出反相器52可以作为一般反相器操作。即，由从锁存器200输出到第三节点MB的输出信号可以直接发送到扫描输出NOR门71，并且从扫描输出NOR门71输出的扫描输出信号SO可以等于最终输出信号Q。
在不处于扫描测试模式的情况下，根据一些实施例的包括主从触发器的半导体设备可以防止第一扫描输出反相器51和第二扫描输出反相器52的操作。此外，由于输入到第一扫描输出反相器51和第二扫描输出反相器52的接地端子的反相的扫描使能信号SEN，使在包括主从触发器的半导体设备中可能发生的泄漏电流的路径较长，使得由包括主从触发器的半导体设备消耗的功率可以减少。
在处于扫描测试模式的情况下，根据一些实施例的包括主从触发器的半导体设备的第一扫描输出反相器51和第二扫描输出反相器52可以作为一般反相器操作，并且具有与第一扫描输出反相器51和第二扫描输出反相器52一样多地扩展的延迟。在扫描测试模式下，优选保持更长的延迟，为此，可以需要多个缓冲器(或反相器)。当用于延迟的缓冲器(或反相器)被添加到主从触发器之外时，缓冲器(或反相器)在半导体设备中占据的比例可能增加，并且不必要的功耗可能增加。因此，如在根据一些实施例的包括主从触发器的半导体设备中那样，用作用于延迟的多个缓冲器(或反相器)的第一扫描输出反相器51和第二扫描输出反相器52嵌入在主从触发器中，使得可以减小在半导体设备中占据的用于延迟的面积并减少不必要的功耗。
图13是包括在图12的根据一些实施例的包括主从触发器的半导体设备中的扫描输出NOR门的电路图。
参照图13，扫描输出NOR门71可以包括从电源电压VDD依次串联连接的第十七PMOS晶体管MP17和第十八PMOS晶体管MP18、以及在源极端子和漏极端子中被连接的第十七NMOS晶体管MN17和第十八NMOS晶体管MN18。
第十八PMOS晶体管MP18的漏极端子可以连接到第十七NMOS晶体管MN17和第十八NMOS晶体管MN18的漏极端子，第十七PMOS晶体管MP17和第十七NMOS晶体管MN17可以响应于最终输出节点SZ的电压电平而被选通，第十八PMOS晶体管MP18和第十八NMOS晶体管MN18可以响应于反相的扫描使能信号SEN而被选通。
第十八PMOS晶体管MP18的漏极端子可以通过连接到第十七NMOS晶体管MN17和第十八NMOS晶体管MN18的漏极端子的节点输出扫描输出信号SO。
扫描输出NOR门71的操作与图12的上述操作相同，因而下面将省略其描述。
图14是根据本公开的一些实施例的包括主从触发器的半导体设备的电路图。
参照图14，与图12的扫描输出电路400不同，扫描输出电路400还包括第三扫描输出反相器53和第四扫描输出反相器54。因此，在处于扫描测试模式的情况下，可以在保持扫描输出信号SO的引脚极性等于最终输出信号Q的引脚极性的同时，使延迟时间更长。
在保持扫描输出信号SO的引脚极性等于最终输出信号Q的引脚极性的条件下，扫描输出电路400中的扫描输出反相器的数量不限于以上配置，扫描输出电路400还可以包括2n个扫描输出反相器(其中，n是除零以外的自然数)。
其他操作和配置与图12的那些相同，因而下面将省略重复的描述。
图15是根据本公开的一些实施例的包括主从触发器的半导体设备的电路图。
参照图15，与图12和图14不同，扫描输出电路400从第四节点SB接收输出信号。即，根据一些实施例的扫描输出电路400可以包括第五扫描输出反相器55。第五扫描输出反相器55可以接收从从锁存器200中的第四节点SB输出的信号，并将反相的输出信号发送到最终输出节点SZ，扫描输出NOR门71可以对扫描使能信号SE和最终输出节点SZ的信号执行逻辑NOR运算，以输出扫描输出信号SO。
详细操作与图12的操作类似，因而下面将省略其描述。
图16是根据本公开的一些实施例的包括主从触发器的半导体设备的电路图。
参照图16，与图15不同，扫描输出电路400还可以包括第六扫描输出反相器56和第七扫描输出反相器57。因此，在处于扫描测试模式的情况下，可以在保持扫描输出信号SO的引脚极性等于最终输出信号Q的引脚极性的同时，使延迟时间更长。
在保持扫描输出信号SO的引脚极性等于最终输出信号Q的引脚极性的条件下，扫描输出电路400中的扫描输出反相器的数量不限于以上配置，扫描输出电路400还可以包括2n+1个扫描输出反相器(其中，n是除零以外的自然数)。
其他操作和配置与图15的那些相同，因而下面将省略重复的描述。
图17是根据本公开的一些实施例的包括多比特主从触发器的半导体设备的电路图。
参照图17，在一些实施例中，包括多比特主从触发器的半导体设备可以通过控制信号响应于扫描使能信号SE而存储多个数据信号D0和D1并输出信号Q0和Q1。
包括多比特主从触发器的半导体设备可以包括多比特扫描输入电路1300、第一主锁存器700、第一从锁存器800、第二主锁存器1300、第二从锁存器1400和扫描输出电路400。
多比特扫描输入电路1300可以包括第一扫描三态反相器1311、第二扫描三态反相器1313、第三扫描三态反相器1314和第四扫描三态反相器1315。多比特扫描输入电路1300可以接收第一数据信号D0、第二数据信号D1、第一扫描输入信号SI、前级第四节点SB的信号以及扫描使能信号SE。响应于控制信号，多比特扫描输入电路1300可以将第一数据信号D0或第一扫描输入信号SI输出到前级第一节点MA。响应于控制信号，多比特扫描输入电路1300可以将第二数据信号D1或前级第四节点SB的信号输出到后状态第四节点SB1。
除了同时处理两个比特以外，多比特扫描输入电路1300可以与以上参照图2描述的扫描输入电路300类似地操作。即，多比特扫描输入电路1300可以根据扫描使能信号SE的电压电平将第一数据信号D0和第一扫描输入信号SI选择性地输出到前级第一节点MA，并且将第二数据信号D1和前级第四节点SB的信号选择性地输出到后级第一节点MA。
图17所示的多比特扫描输入电路1300的配置仅是说明性的，并且本公开不限于此。例如，如图20所示，多比特扫描输入电路1300可以用多个传输门、多路复用器或逻辑NAND门来实现，这将在下面进行描述。
第一主锁存器700和第一从锁存器800可以存储第一数据信号D0并响应于控制信号而输出第一最终输出信号Q0。第二主锁存器1300和第二从锁存器1400可以存储第二数据信号D1并响应于控制信号而输出第二最终输出信号Q1。第一主锁存器700、第一从锁存器800、第二主锁存器1300和第二从锁存器1400可以共享第一时钟信号CK和第二时钟信号CKN。
第一主锁存器700和第一从锁存器800的配置和操作以及第二主锁存器1300和第二从锁存器1400的配置和操作与参照图2描述的主锁存器100和从锁存器200的配置和操作相同，因而下面将省略其详细描述。
第二主锁存器1300可以包括第三输入三态反相器14、第三主锁存器三态反相器15和第七反相器16。
除了响应于第一时钟信号CK和第二时钟信号CKN将第二数据信号D1而不是第一数据信号D0输出到后级第二节点SA以外，第二主锁存器1300的配置和操作与第一主锁存器700的配置和操作相似，因而其描述将由第一主锁存器700的配置和操作的描述代替。
第二从锁存器1400可以包括第四输入三态反相器24、第四从锁存器三态反相器25和第八反相器26。
此外，除了响应于第一时钟信号CK和第二时钟信号CKN将第二数据信号D1而不是第一数据信号D0输出到后级第五节点SC1以外，第二从锁存器1400的配置和操作类似于第一从锁存器800的配置和操作，因而其描述将由第一从锁存器800的配置和操作的描述代替。
根据一些实施例的包括多比特主从触发器的半导体设备的扫描输出电路400接收外部信号和后级第五节点SC1的信号。
除了输入到包括多比特主从触发器的半导体设备的扫描输出电路400的输出信号是后级第五节点SCl的信号以外，扫描输出电路400的配置和操作类似于在图2、图8、图12和图14中描述的根据一些实施例的扫描输出电路400的操作，因而下面将省略其描述。
图18是根据本公开的一些实施例的包括多比特主从触发器的半导体设备的电路图。作为参考，下面将省略与图7和图17的操作和配置重叠的操作的配置的描述。
图19是根据本公开的一些实施例的包括多比特主从触发器的半导体设备的电路图。作为参考，下面将省略与图17的操作和配置重叠的操作和配置的描述。
参照图19，根据一些实施例的包括多比特主从触发器的半导体设备的扫描输出电路400接收外部信号和后级第四节点SB1的信号。
除了输入到包括多比特主从触发器的半导体设备的扫描输出电路400的输出信号是后级第四节点SB1的信号以外，扫描输出电路400的配置和操作类似于在图9、图11、图15和图16中描述的根据一些实施例的扫描输出电路400的配置和操作，因而下面将省略其描述。
图20是根据本公开的一些实施例的包括串联连接的两个主从触发器的半导体设备的电路图。
参照图20，前级扫描输入电路300-1和后级扫描输入电路300-2中的每个可以包括多个扫描输入NAND门。即，前级扫描输入电路300-1可以包括：第一扫描输入NAND门321，对第一扫描输入信号SI1和第一扫描使能信号SE1执行NAND运算以输出第一输出信号N1；第二扫描输入NAND门322，对第一反相的扫描使能信号SEN1和第一数据信号D1执行NAND运算以输出第二输出信号N2；以及第二扫描输入NAND门323，对第一输出信号N1和第二输出信号N2执行NAND运算以输出第三输出信号N3。
第三输出信号N3可以经由第一前级主锁存器100-1和第一前级从锁存器200-1作为输出信号输出到前级第五节点SC1。前级第五级SC1的输出信号可以通过第一前级反相器41-1作为第一最终输出信号Q1输出。前级第五节点SC1的输出信号可以被输入到第一前级扫描输入电路400-1。第一前级扫描输入电路400-1的操作与图2的扫描输入电路300的操作相同，因而下面将省略其描述。
被连接的主从触发器的数量不限于以上配置，并且可以连接三个或更多个主从触发器。
包括前级主从触发器的半导体设备可以串联连接到包括后级主从触发器的半导体设备。前级主从触发器可以包括前级扫描输入电路300-1、第一前级主锁存器100-1、第一前级从锁存器200-1、第一前级反相器41-1和第一前级扫描输入电路400-1。
后级主从触发器包括后级扫描输入电路300-2、第二后级主锁存器100、第二后级从锁存器200-2、第二后级反相器41-2和第二后级扫描输出电路400-2。
在根据一些实施例的包括串联连接的两个主从触发器的半导体设备中，当第一前级扫描输入电路400-1连接到后级扫描输入电路300-2时，将省略扫描输入NAND门。
因为第一前级从锁存器200-1的输出信号被输入到第一前级扫描输入电路400-1，使得前级扫描输出NAND门61-1起到后级扫描输入电路300-2中的扫描输入NAND门的作用，所以可以从两个或更多个主从触发器之间的串联连接部分省略扫描输入NAND门。
由于省略了扫描输入NAND门，可以在多个串联连接的主从触发器中实现精确的扫描测试操作。此外，可以通过鲁棒的扫描测试设计来改善扫描保持时间的特性。这不仅可以在移动设备、服务器或计算机中而且可以在电子部件中增加改善的性能的利用可能性。
第二后级扫描输入电路300-2可以包括第四扫描输入NAND门332。第四扫描输入NAND门332可以接收第二数据信号D2和第二扫描使能信号SEN2，并对第二数据信号D2和第二扫描使能信号SEN2执行NAND运算以输出第四输出信号N4。第五扫描输入NAND门333接收第四输出信号N4和第一扫描输出信号SO1，并对第四输出信号N4和第一扫描输出信号SO1执行NAND运算以输出第五信号N5。第五信号N5经由第二后级主锁存器100-2和第二后级从锁存器200-2输出到第五后级输出节点SC2。第二后级反相器41-2可以将第五后级输出节点SC2的输出信号反相，以输出第二最终输出信号Q2。第二后级扫描输出电路400-2可以接收第五后级输出节点SC2的输出信号和外部信号(在本图中为第二扫描使能信号SE2)以输出第二扫描输出信号SO2。第二后级扫描输出电路400-2的操作与图2的扫描输出电路400的操作相同，因而下面将省略其描述。
图21是根据本公开的一些实施例的包括多个串联连接的主从触发器的半导体设备的电路图。
参照图21，除了与图20不同的第一前级扫描输入电路400-1包括第一扫描输出NAND门61b-1以外，第一前级扫描输入电路400-1的操作可以与图20的第一前级扫描输入电路400-1的操作相同。
图22和图23是包括串联连接的多比特主从触发器的半导体设备的电路图。
参照图22和图23，可以将包括串联连接的多比特主从触发器的半导体设备连接用于两个比特，但是针对连接的比特的数量不限于此。配置和操作类似于图19、图20和图21的配置和操作，因而下面将省略重复的描述。当连接多比特主从触发器时，可以省略NAND门以减少开销。此外，在不处于扫描测试模式的情况下，可以完全阻止第一扫描输出节点SO1的转换，使得可以具有减少切换功率的效果。
图24是根据本公开的一些实施例的包括包含主从触发器的半导体设备的电子系统的示例性框图。
参照图24，电子系统10000可以包括主处理器11010、工作存储器12000、存储设备13000、通信块14000、用户接口15000和总线16000。例如，电子系统10000可以是诸如台式计算机、膝上型计算机、平板计算机、智能电话、可穿戴设备、视频游戏主机、工作站、服务器、用于车辆的信息娱乐设备、高级驾驶员辅助系统(ADAS)设备等的电子设备之中的一个。
主处理器11010可以控制电子系统10000的整体操作。主处理器11010可以处理各个种类的算术运算和/或逻辑运算。为此，主处理器11010可以包括专用电路(例如现场可编程门阵列(FPGA))、专用集成电路(ASIC)等。例如，主处理器11010可以包括一个或更多个处理器核，并且可以用通用处理器、专用处理器或应用处理器来实现。主处理器11010可以包括根据本公开的一些实施例的包含主从触发器的半导体设备、包含多比特主从触发器的半导体设备和/或包含多个串联连接的主从触发器的半导体设备。
工作存储器12000可以存储用于电子系统10000的操作的数据。例如，工作存储器12000可以临时存储由主处理器11010处理的或将由主处理器11010处理的数据。例如，工作存储器12000可以包括诸如动态随机存取存储器(DRAM)、同步DRAM(SDRAM)等的易失性存储器和/或诸如相变随机存取存储器(PRAM)、磁阻RAM(MRAM)、电阻式RAM(ReRAM)、铁电RAM(FRAM)等的非易失性存储器。
存储设备13000可以包括至少一个存储器设备和控制器。存储设备13000的存储器设备可以存储数据而与电力供应无关。例如，存储设备13000可以包括非易失性存储器，诸如闪速存储器、PRAM、MRAM、ReRAM、FRAM等。例如，存储设备13000可以包括诸如固态驱动器(SSD)、嵌入式多媒体卡(eMMC)、通用闪存(UFS)等的存储介质。存储设备13000可以包括用于测量内部温度的传感器。存储设备13000可以处理从主处理器11010接收到的命令，然后将与由传感器测量的内部温度有关的信息记录在返回到主处理器11010的命令响应中。
例如，存储设备13000可以从主处理器11010接收读取命令，并且将指示该读取命令的处理结果的命令响应返回给主处理器11010。命令响应可以额外地包括关于存储设备13000的内部温度的信息。在这种情况下，关于是否成功执行读取命令的信息、关于存储设备13000的温度是否低于下参考温度的信息以及关于存储设备13000的温度是否高于上参考温度的信息可以被记录在相对于读取命令的命令响应中。主处理器11010可以执行热节流操作，从而在从存储设备13000接收到的与温度有关的信息的基础上调节存储设备13000的温度。
通信块14000可以与电子系统10000的外部设备/系统通信。例如，通信块14000可以支持诸如长期演进(LTE)、全球微波接入互操作性(WiMAX)、全球移动通信系统(GSM)、码分多址(CDMA)、蓝牙、近场通信(NFC)、无线保真(Wi-Fi)、射频识别(RFID)等的各种无线通信协议之中的至少一种和/或诸如传输控制协议/网际协议(TCP/IP)、通用串行总线(USB)、火线(FireWire)等的各种有线通信协议之中的至少一种。
用户接口15000可以仲裁用户与电子系统10000之间的通信。例如，用户接口15000可以包括输入接口，诸如键盘、鼠标、键板、按钮、触摸面板、触摸屏、触摸板、触摸球、相机、麦克风、陀螺仪传感器、振动传感器等。例如，用户接口15000可以包括输出接口，诸如液晶显示器(LCD)设备、发光二极管(LED)显示器设备、有机LED(OLED)显示器设备、有源矩阵OLED(AMOLED)显示器设备、扬声器、电动机等。
总线16000可以提供电子系统10000的部件之间的通信路径。电子系统10000的部件可以基于总线16000的总线格式彼此交换数据。例如，总线格式可以包括诸如USB、小型计算机系统接口(SCSI)、高速外设部件互连(PCIe)、移动PCIe(M-PCIe)、高级技术附件(ATA)、并行ATA(PATA)、串行连接SCSI(SAS)、集成驱动电子设备(IDE)、增强型IDE(EIDE)、高速非易失性存储器(NVMe)、UFS等的各种接口协议之中的一种或更多种。

Claims (20)

1.一种半导体设备，包括：
扫描输入电路，被配置为接收扫描输入信号、第一数据信号和扫描使能信号，并响应于扫描使能信号来选择第一数据信号和扫描输入信号中的任何一个以输出第一选择信号；
主锁存器，被配置为锁存第一选择信号以输出第一输出信号；
从锁存器，被配置为锁存第一输出信号以输出第二输出信号；
第一反相器，被配置为将第二输出信号反相以输出最终输出信号；以及
扫描输出电路，被配置为接收从从锁存器输出的信号和外部信号以输出第一扫描输出信号。
2.根据权利要求1所述的半导体设备，其中：
扫描输出电路包括：
第一扫描输出反相器，被配置为将第二输出信号反相以输出第三输出信号；以及
第二扫描输出反相器，被配置为将第三输出信号反相以输出第四输出信号。
3.根据权利要求2所述的半导体设备，其中，扫描输出电路包括扫描逻辑运算门，该扫描逻辑运算门被配置为接收外部信号和第四输出信号，并对外部信号和第四输出信号执行逻辑运算以输出扫描输出信号。
4.根据权利要求3所述的半导体设备，其中：
扫描逻辑运算门包括扫描输出NAND门；以及
外部信号包括扫描使能信号。
5.根据权利要求3所述的半导体设备，其中：
扫描逻辑运算门包括扫描输出NOR门；以及
外部信号包括反相的扫描使能信号。
6.根据权利要求1所述的半导体设备，其中：
扫描输出电路包括：
第一扫描输出反相器，被配置为将第二输出信号反相以输出第三输出信号；以及
第二扫描输出反相器，被配置为将第三输出信号反相以输出第四输出信号；
其中，第一扫描输出反相器的接地端子和第二扫描输出反相器的接地端子接收反相的扫描使能信号。
7.根据权利要求6所述的半导体设备，其中，扫描输出电路包括：
扫描输出NAND门，被配置为接收外部信号和第四输出信号，并对外部信号和第四输出信号执行逻辑运算以输出扫描输出信号；以及
外部信号包括扫描使能信号。
8.根据权利要求6所述的半导体设备，其中：
扫描输出电路包括扫描输出NOR门，该扫描输出NOR门被配置为接收外部信号和第四输出信号，并对外部信号和第四输出信号执行逻辑运算以输出扫描输出信号；以及
外部信号包括反相扫描使能信号。
9.根据权利要求1所述的半导体设备，其中：
从锁存器包括第二反相器；
第二反相器将第二输出信号反相以输出第三输出信号；以及
外部信号是反相的扫描使能信号。
10.根据权利要求9所述的半导体设备，其中，扫描输出电路包括：
第一扫描输出反相器，被配置为将第三输出信号反相以输出第四输出信号；以及
第二扫描输出反相器，被配置为将第四输出信号反相以输出第五输出信号；
其中，第一扫描输出反相器的接地端子和第二扫描输出反相器的接地端子接收反相扫描使能信号。
11.一种半导体设备，包括：
第一扫描输入电路，被配置为接收扫描输入信号、第一数据信号和扫描使能信号，并响应于扫描使能信号来选择第一数据信号和扫描输入信号中的任何一个以输出第一选择信号；
第一主锁存器，被配置为锁存第一选择信号以输出第一输出信号；
第一从锁存器，被配置为锁存第一输出信号以输出第二输出信号，其中，第一从锁存器包括第一反相器，并且第一反相器将第二输出信号反相以输出第三输出信号；
第二扫描输入电路，被配置为接收第三输出信号、第二数据信号和扫描使能信号，并响应于扫描使能信号来选择第二数据信号和第三输出信号中的任何一个以输出第二选择信号；
第二主锁存器，被配置为锁存第二选择信号以输出第四输出信号；
第二从锁存器，被配置为锁存第四选择信号以输出第五输出信号；以及
扫描输出电路，被配置为接收从第二从锁存器输出的信号和外部信号以输出第一扫描输出信号。
12.根据权利要求11所述的半导体设备，其中：
扫描输出电路包括：
第一扫描输出反相器，被配置为将第五输出信号反相以输出第六输出信号；以及
第二扫描输出反相器，被配置为将第六输出信号反相以输出第七输出信号；
其中，第一扫描输出反相器的接地端子和第二扫描输出反相器的接地端子接收反相的扫描使能信号。
13.根据权利要求12所述的半导体设备，其中：
扫描输出电路包括扫描输出NAND门，该扫描输出NAND门被配置为接收外部信号和第七输出信号，并对外部信号和第七输出信号执行逻辑运算以输出扫描输出信号；以及
外部信号包括扫描使能信号。
14.根据权利要求12所述的半导体设备，其中：
扫描输出电路包括扫描输出NOR门，该扫描输出NOR门被配置为接收外部信号和第七输出信号，并对外部信号和第七输出信号执行逻辑运算以输出扫描输出信号；以及
外部信号包括反相的扫描使能信号。
15.一种半导体设备，包括：
第一扫描输入NAND门，被配置为对第一扫描输入信号和第一扫描使能信号执行NAND运算以输出第一输出信号；
第二扫描输入NAND门，被配置为对反相的第一扫描使能信号和第一数据信号执行NAND运算以输出第二输出信号；
第一扫描输入电路，包括第三扫描输入NAND门，该第三扫描输入NAND门被配置为对第一输出信号和第二输出信号执行NAND运算以输出第三输出信号；
第一主锁存器，被配置为锁存第三输出信号以输出第四输出信号；
第一从锁存器，被配置为锁存第四输出信号以输出第五输出信号；
第一反相器，被配置为将第五输出信号反相以输出第一最终输出信号；
第一扫描输出电路，被配置为接收从第一从锁存器输出的信号和第一外部信号以输出第一扫描输出信号；
第四扫描输入NAND门，被配置为对反相的第二扫描使能信号和第二数据信号执行NAND运算以输出第六输出信号；
第二扫描输入电路，包括第五扫描输入NAND门，该第五扫描输入NAND门被配置为对第一扫描输出信号和第六输出信号执行NAND运算以输出第七输出信号；
第二主锁存器，被配置为锁存第七输出信号以输出第八输出信号；
第二从锁存器，被配置为锁存第八输出信号以输出第九输出信号；
第二反相器，被配置为将第九输出信号反相以输出第二最终输出信号；以及
第二扫描输出电路，被配置为接收从第二从锁存器输出的信号和第二外部信号以输出第二扫描输出信号。
16.根据权利要求15所述的半导体设备，其中：
从第一从锁存器输出的信号包括第五输出信号；以及
第一扫描输出电路包括：
第一扫描输出反相器，被配置为将第五输出信号反相以输出第十输出信号；以及
第二扫描输出反相器，被配置为将第十输出信号反相以输出第十一输出信号；
其中，第一扫描输出反相器的接地端子和第二扫描输出反相器的接地端子接收反相的第一扫描使能信号。
17.根据权利要求16所述的半导体设备，其中：
第一扫描输出电路包括扫描输出NAND门，该扫描输出NAND门被配置为接收外部信号和第十一输出信号并对外部信号和第十一输出信号执行逻辑运算；以及
外部信号包括第一扫描使能信号。
18.根据权利要求16所述的半导体设备，其中：
第一扫描输出电路包括扫描输出NOR门，该扫描输出NOR门被配置为接收外部信号和第十一输出信号并对外部信号和第十一输出信号执行逻辑运算；以及
外部信号包括反相的第一扫描使能信号。
19.根据权利要求15所述的半导体设备，其中：
第一从锁存器包括第三反相器；
第三反相器将第四输出信号反相以输出第十输出信号；以及
外部信号包括反相的第一扫描使能信号。
20.根据权利要求19所述的半导体设备，其中，第一扫描输出电路包括：
第一扫描输出反相器，被配置为将第十输出信号反相以输出第十一输出信号；以及
第二扫描输出反相器，被配置为将第十一输出信号反相以输出第十二输出信号；
其中，第一扫描输出反相器的接地端子和第二扫描输出反相器的接地端子接收反相的第一扫描使能信号。
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