JP2015080202A - 半導体回路および半導体システム - Google Patents

Abstract

【課題】半導体回路を提供すること。【解決手段】本発明の半導体回路は、第１データおよび第１クロックの提供を受け、第２データを出力するマスターステージと、第２データ、および第１クロックとは異なる第２クロックの提供を受け、第３データを出力するスレーブステージとを含んでなり、マスターステージは、第１電圧と第１ノードとの間に形成され、第２データを第１レベルに変更させる第１回路と、第１ノードと第２電圧との間に形成され、第２データを第２レベルに変更させる第２回路とを含み、第２回路は第１データと第１クロックとの論理演算信号に応じて動作する。【選択図】 図２

Description

本発明は、半導体回路および半導体システムに関する。

半導体装置の一つであるフリップフロップ（ｆｌｉｐ−ｆｌｏｐ）は、クロック信号に応答して入力されたデータを記憶し、これを順次伝達する機能を果たす。このようなフリップフロップはデータ伝達のために複数個が使用できる。
一方、フリップフロップに提供されるクロック信号は、電子製品の高速化に伴って漸次その速度が増加している。よって、このような環境で複数のフリップフロップが信頼性よく動作するためには、ますます高速化するクロック信号にも拘わらずフリップフロップの動作にタイミングフェール（ｔｉｍｉｎｇ ｆａｉｌ）を発生させてはならない。

米国特許第７１２３０６８号公報

本発明が解決しようとする技術的課題は、サンプリングウィンドウ（ｓａｍｐｌｉｎｇ ｗｉｎｄｏｗ）が小さく、且つ、対称に形成されて製品の信頼性が向上した半導体回路を提供することにある。
本発明が解決しようとする他の技術的課題は、サンプリングウィンドウが小さく、且つ、対称に形成されて製品の信頼性が向上した半導体システムを提供することにある。
本発明の技術的課題は上述した技術的課題に制限されず、上述されていないさらなる技術的課題は以下の記載から当業者に明確に理解できるであろう。

上記技術的課題を達成するための本発明の一実施形態に係る半導体回路は、第１データおよび第１クロックの提供を受け、第２データを出力するマスターステージと、前記第２データ、および前記第１クロックとは異なる第２クロックの提供を受け、第３データを出力するスレーブステージとを含んでなり、前記マスターステージは、第１電圧と第１ノードとの間に形成され、前記第２データを第１レベルに変更させる第１回路と、前記第１ノードと第２電圧との間に形成され、前記第２データを第２レベルに変更させる第２回路とを含み、前記第２回路は前記第１データと前記第１クロックとの論理演算信号に応じて動作する。

基準クロックの提供を受けて前記第１クロックと第２クロックを生成するクロック生成部をさらに含み、前記第２クロックは第１および第２サブクロックを含むが、前記第２サブクロックは前記第１サブクロックをインバートすることにより生成できる。
前記クロック生成部は、前記第１クロックをインバートして前記第１サブクロックを生成することができる。

前記クロック生成部は、前記基準クロックと前記第１クロックとを否定論理積（以下、「ＮＡＮＤ」という）演算して前記第１サブクロックを生成することができる。
前記クロック生成部は、前記第１クロックの位相を遅延させる第１遅延部を含み、前記第１遅延部によって遅延した第１クロックで前記第２クロックを生成することができる。
前記クロック生成部は、前記基準クロックと前記遅延した第１クロックとをＮＡＮＤ演算して前記第１サブクロックを生成することができる。
前記第１クロックと前記基準クロックとは同一であり得る。

前記クロック生成部は、前記基準クロックの位相を遅延させて前記第１クロックを生成し、前記第１クロックを用いて前記第２クロックを生成することができる。
前記クロック生成部は、前記基準クロックをインバートして前記第１クロックを生成し、前記第１サブクロックをインバートして前記第２サブクロックを生成することができる。
前記第１サブクロックは、前記第１クロックの位相を遅延させることにより生成できる。

前記第１サブクロックは、前記第１クロックの反転信号と前記基準クロックとをＮＡＮＤ演算することにより生成できる。
前記マスターステージは、前記第１ノードに接続されているキーパーをさらに含むことができる。
前記マスターステージのしきい電圧（ｔｈｒｅｓｈｏｌｄ ｖｏｌｔａｇｅ）は、前記スレーブステージのしきい電圧より低くてもよい。

上記技術的課題を達成するための本発明の他の実施形態に係る半導体回路は、互いに異なる位相を有する第１クロックと第２クロックの提供を受け、入力データをサンプリングするマスターステージとスレーブステージを含み、前記マスターステージは、第１電圧と第２電圧との間に直列に連結された第１トランジスタ、第２トランジスタおよび第３トランジスタを含み、前記第１トランジスタは前記入力データの反転データの提供を受けてゲーティングされ、前記第２トランジスタは前記第１クロックの提供を受けてゲーティングされ、前記第３トランジスタは前記入力データと前記第１クロックとの論理演算信号の提供を受けてゲーティングできる。

前記第１トランジスタは前記第１電圧に接続され、前記第３トランジスタは前記第２電圧に接続され、前記第２トランジスタは前記第１トランジスタと前記第３トランジスタとの間に配置できる。
前記第１および第２トランジスタは前記入力データを第１レベルに変更させ、前記第３トランジスタは前記入力データを第２レベルに変更させることができる。
前記第２トランジスタと前記第３トランジスタとの間に接続されるキーパーをさらに含むことができる。
前記論理演算信号はＮＯＲ演算信号であってもよい。

前記第１および第２トランジスタはＰＭＯＳトランジスタであり、前記第３トランジスタはＮＭＯＳトランジスタであってもよい。
前記第１電圧は電源電圧であり、前記第２電圧は接地電圧であってもよい。
前記論理演算信号はＮＡＮＤ演算信号であってもよい。
前記第１および第２トランジスタはＮＭＯＳトランジスタであり、前記第３トランジスタはＰＭＯＳトランジスタであってもよい。
前記第１電圧は接地電圧であり、前記第２電圧は電源電圧であってもよい。

上記技術的課題を達成するための本発明の一実施形態に係る半導体システムは、基準クロックを用いて第１データを伝送するトランスミッタ、および前記第１データを受信するレシーバを含み、前記レシーバは、前記基準クロックを用いて相異なる位相の第１クロックと第２クロックを生成するクロック生成部と、前記第１データと前記第１クロックの提供を受けて第２データを出力するマスターステージと、前記第２データと前記第２クロックの提供を受けて第３データを出力するスレーブステージとを含み、前記マスターステージは、第１電圧と第１ノードとの間に形成され、前記第２データを第１レベルに変更させる第１回路と、前記第１ノードと前記第２電圧との間に形成され、前記第２データを第２レベルに変更させる第２回路とを含み、前記第２回路は前記第１データと前記第２クロックとの論理演算信号に応じて動作する。

上記技術的課題を達成するための本発明の別の実施形態に係る半導体回路は、基準クロックを用いて第１クロック、および第１クロックとは異なる第２クロックを生成するクロック生成部と、前記第１データおよび前記第１クロックの提供を受け、第２データを出力するマスターステージと、前記第２データおよび第２クロックの提供を受け、第３データを出力するスレーブステージとを含むが、前記第２クロックは第１サブクロックと第２サブクロックを含み、前記マスターステージは、電源電圧に接続される第１ＰＭＯＳトランジスタと、前記第１ＰＭＯＳトランジスタに直列に連結され、第１クロックでゲーティングされる第２ＰＭＯＳトランジスタと、前記第２ＰＭＯＳトランジスタに直列に連結され、接地電圧に接続される第１ＮＭＯＳトランジスタと、入力データをインバートして前記第１ＰＭＯＳトランジスタをゲーティングする第１インバータと、前記第１クロックと前記入力データとをＮＯＲ演算して前記第１ＮＭＯＳトランジスタをゲーティングするＮＯＲゲートとを含み、前記クロック生成部は、前記基準クロックの位相を遅延させて前記第１クロックを生成する遅延部と、前記第１クロックと前記基準クロックとをＮＡＮＤ演算して第１サブクロックを生成するＮＡＮＤゲートと、前記第１サブクロックをインバートして前記第２サブクロックを生成する第２インバータとを含む。

前記マスターステージのしきい電圧と前記スレーブステージのしきい電圧とは互いに異なってもよい。
前記マスターステージは、前記第２ＰＭＯＳトランジスタおよび前記第１ＮＭＯＳトランジスタが第１ノードと接続され、前記第１ノードに接続される第３インバータをさらに含み、前記スレーブステージは、前記第２ノードに接続され、前記第１サブクロックでゲーティングされる第３ＰＭＯＳトランジスタと、前記第２ノードに接続され、前記第２サブクロックでゲーティングされる第２ＮＭＯＳトランジスタとをさらに含むことができる。
前記マスターステージは、前記第１ノードに接続されるキーパーをさらに含むことができる。
その他の実施形態の具体的な事項は詳細な説明および図面に含まれている。

本発明の一実施形態に係る半導体回路のブロック図。 本発明の一実施形態に係る半導体回路の回路図。 本発明の一実施形態に係る半導体回路の動作を説明するための図。 本発明の一実施形態に係る半導体回路の動作を説明するための図。 本発明の他の実施形態に係る半導体回路の回路図。 図５の半導体回路の動作タイミングを示す図。 本発明の別の実施形態に係る半導体回路の回路図。 図７の第１および第２クロックに対するタイミング図。 本発明の別の実施形態に係る半導体回路の回路図。 本発明の別の実施形態に係る半導体回路の回路図。 本発明の別の実施形態に係る半導体回路の回路図。 本発明の別の実施形態に係る半導体回路の回路図。 本発明の別の実施形態に係る半導体回路の回路図。 本発明の幾つかの実施形態に係る半導体回路を含む半導体システムのブロック図。 本発明の幾つかの実施形態に係る半導体回路が採用できるコンピューティングシステムの構成を示すブロック図。 本発明の幾つかの実施形態に係る半導体回路が採用できる電子システムの構成を示すブロック図。 図１６の電子システムがスマートフォンに適用される例を示す図である。

本発明の利点、特徴、およびそれらを達成する方法は、添付図面と共に詳細に後述されている実施形態を参照すると明確になるだろう。しかし、本発明は、以下で開示する実施形態に限定されるものではなく、互いに異なる多様な形態で実現される。本実施形態は、単に本発明の開示を完全にし、本発明の属する技術分野における通常の知識を有する者に発明の範疇を完全に知らせるために提供されるものであり、本発明は、請求項の範疇によってのみ定義される。図面に表示された構成要素の大きさ及び相対的な大きさは、説明を明瞭にするために誇張したものであり得る。明細書全体にわたり、同一の参照符号は同一の構成要素を指し、「および／または」は言及されたアイテムの各々および一つ以上のすべての組み合わせを含む。

一つの素子（ｅｌｅｍｅｎｔｓ）が他の素子と「接続されている（ｃｏｎｎｅｃｔｅｄ ｔｏ）」または「カップリングされている（ｃｏｕｐｌｅｄ ｔｏ）」とするとき、これは他の素子と直接接続またはカップリングされている場合だけでなく、それらの間に別の素子が介在している場合も含む。これに対し、一つの素子が他の素子と「直接接続されている（ｄｉｒｅｃｔｌｙ ｃｏｎｎｅｃｔｅｄ ｔｏ）」または「直接カップリングされている（ｄｉｒｅｃｔｌｙ ｃｏｕｐｌｅｄ ｔｏ）」とするとき、これはそれらの間に別の素子が介在していないことを示す。

本明細書で使用された用語は実施形態を説明するためのものであり、本発明を制限しようとするものではない。本明細書において、単数型は文言で特に言及しない限り複数型も含む。明細書で使用される「含む（ｃｏｍｐｒｉｓｅｓ）」および／または「含む（ｃｏｍｐｒｉｓｉｎｇ）」は、言及された構成要素の他に一つ以上の別の構成要素の存在または追加を排除しない。

第１、第２などが多様な素子や構成要素を述べるために使用されるが、これらの素子や構成要素はこれらの用語によって制限されないことはいうまでもない。これらの用語は、単に一つの素子や構成要素を他の素子や構成要素と区別するために使用するものである。したがって、以下で言及される第１素子や第１構成要素は本発明の技術的思想内で第２素子や第２構成要素であり得る。

別途の定義がない限り、本発明で使用されるすべての用語（技術および科学的用語を含む）は、本発明の属する技術分野における通常の知識を有する者に共通に理解できる意味で使用できるのである。また、一般に使用される辞書に定義されている用語は、明らかに特別に定義されていない限り、理想的または過度に解釈されない。

ここで、使用される「部（ｕｎｉｔ）」または「モジュール（ｍｏｄｕｌｅ）」という用語は、ソフトウェアまたはＦＰＧＡまたはＡＳＩＣのようなハードウェア構成要素を意味し、「部」または「モジュール」はある役割を果たす。しかし、「部」または「モジュール」はソフトウェアまたはハードウェアに限定される意味ではない。「部」または「モジュール」は、アドレッシングすることが可能な記憶媒体に在るように構成されてもよく、一つまたはそれ以上のプロセッサを再生させるように構成されてもよい。したがって、一例として、「部」または「モジュール」は、ソフトウェア構成要素やオブジェクト指向ソフトウェア構成要素、クラス構成要素およびタスク構成要素などの構成要素と、プロセス、関数、属性、プロシージャ、サブルーチン、プログラムコードのセグメント、ドライバ、ファームウェア、マイクロコード、回路、データ、データベース、データ構造、テーブル、アレイ、および変数を含むことができる。構成要素と「部」または「モジュール」の中で提供される機能は、さらに少ない数の構成要素および「部」または「モジュール」に結合されるか、或いは更なる構成要素と「部」または「モジュール」にさらに分離され得る。

以下、図１および図２を参照して、本発明の一実施形態に係る半導体回路１について説明する。
図１は本発明の一実施形態に係る半導体回路１のブロック図、図２は本発明の一実施形態に係る半導体回路１の回路図である。
図１を参照すると、本発明の一実施形態に係る半導体回路１は、マスターステージ１００、スレーブステージ２００、およびクロック生成部３００を含む。

半導体回路１は、例えば、入力データの提供を受け、これをサンプリングすることができる。ところが、本発明はこれに制限されるものではない。また、以下では、本発明の一実施形態に係る半導体回路１がマスタースレーブフリップフロップ（ｍａｓｔｅｒ ｓｌａｖｅ ｆｌｉｐ−ｆｌｏｐ）であることを例として挙げて説明する。ところが、本発明はこれに限定されるものではなく、本発明の技術的思想はこれとは異なる半導体回路にもいくらでも変形して適用できる。

マスターステージ１００は、第１データＩＤと第１クロックＣＫ１の提供を受ける。マスターステージ１００は、第１クロックＣＫ１に基づいて第１データＩＤの提供を受けて第２データＯＤ１を出力することができる。第１クロックＣＫ１はクロック生成部３００から提供を受けることができる。

スレーブステージ２００は、第２クロックＣＫ２と第２データＯＤ１の提供を受ける。スレーブステージ２００は、第２クロックＣＫ２に基づいて第２データＯＤ１の提供を受け、これを第３データＯＤ２として出力することができる。本実施形態において、このような第２クロックＣＫ２もクロック生成部３００から提供を受けることができる。ここで、第１データＩＤは半導体回路１に入力される入力データであり、第２データＯＤ１はマスターステージ１００が出力する第１出力データであり、第３データはスレーブステージ２００が出力する第２出力データであり得る。

一方、スレーブステージ２００に提供される第２クロックＣＫ２は、第１サブクロックＣＫ２−１と第２サブクロックＣＫ２−２を含むことができる。マスターステージ１００は、第１クロックＣＫ１、および第１クロックＣＫ１と第１データＩＤとを論理演算した論理演算信号ＭＣＫ１を利用することができる。これについては後述する。以下では、第２クロックＣＫ２が複数のサブクロックに分けられてスレーブステージ２００に印加される構成を例として説明するが、本発明はこのような例示に限定されるものではない。

図２を参照すると、マスターステージ１００は、例えば、第１回路１０１、第２回路１０３、第１インバータＩＮ１１、第１ゲートＧ１１、第２インバータＩＮ１２、および第１キーパー４１などを含むことができる。
第１回路１０１と第２回路１０３は、第１ノードＮ１を中心に互いに直列に連結されている。第１回路１０１は第１電圧端に、第２回路１０３は第２電圧端にそれぞれ接続されている。例えば、第１電圧は電源電圧、第２電圧は接地電圧であってもよいが、これに限定されない。

第１回路１０１は、第１トランジスタＭＰ１１と第２トランジスタＭＰ１２とが直列に連結されて形成できる。第２回路１０３は第３トランジスタＭＮ１１を含むことができる。例えば、第１トランジスタＭＰ１１はＰＭＯＳトランジスタであり、第２トランジスタＭＰ１２はＰＭＯＳトランジスタ、第３トランジスタＭＮ１１はＮＭＯＳトランジスタであってもよい。第１回路１０１は、第１データＩＤと第１クロックＣＫ１の提供を受けることができ、これを用いて第２データＯＤ１を変更することができる。第２回路１０３は、第１ゲートＧ１１によって論理演算された信号の提供を受けて動作し、第２データＯＤ１を変更させることができる。具体的に、第１回路１０１は第２データＯＤ１を第１レベルに変更させることができ、第２回路１０３は第２データＯＤ１を第２レベルに変更させることができる。例えば、第１レベルは論理ローレベル（ｌｏｇｉｃａｌ ｌｏｗ ｌｅｖｅｌ）であり、第２レベルは論理ハイレベル（ｌｏｇｉｃａｌ ｈｉｇｈ ｌｅｖｅｌ）であってもよい。その詳しい内容は後述する。

第１インバータＩＮ１１は、第１データＩＤをインバートして反転データＩＤＢを生成する。第１データＩＤは、例えば、マスターステージ１００が提供を受ける入力データである。第１インバータＩＮ１１は第１トランジスタＭＰ１１に接続され、第１データＩＤの反転データＩＤＢは第１トランジスタＭＰ１１に提供することができる。反転データＩＤＢは第１トランジスタＭＰ１１をゲーティングすることができる。

第２トランジスタＭＰ１２は第１クロックＣＫ１の提供を受けてゲーティングすることができる。
第１ゲートＧ１１は第１データＩＤと第１クロックＣＫ１の提供を受ける。第１ゲートＧ１１は、提供された第１データＩＤと第１クロックＣＫ１とを第１論理演算して論理演算信号ＭＣＫ１を生成し、生成された論理演算信号ＭＣＫ１を第３トランジスタＭＮ１１に提供する。第１ゲートＧ１１は例えばＮＯＲゲートである。よって、第１論理演算はＮＯＲ演算であり得る。論理演算信号ＭＣＫ１は第３トランジスタＭＮ１１をゲーティングすることができる。

第１ノードＮ１と第２ノードＮ２との間には第２インバータＩＮ１２が接続できる。第２インバータＩＮ１２は第１ノードＮ１の信号をインバートして第２ノードＮ２へ出力することができ、出力された信号は第２データＯＤ１であり得る。
第１ノードＮ１と第２ノードＮ２との間には第１キーパー４１が接続できる。第１キーパー４１は第２インバータＩＮ１２と並列に連結できる。第１キーパー４１は第１クロックＣＫ１と論理演算信号ＭＣＫ１を用いて動作することができる。第１キーパー４１は第２データＯＤ１をラッチすることができる。よって、第２データＯＤ１は外部からの干渉を受けることなく一定に保持できる。
スレーブステージ２００は、第４トランジスタＭＮ２１、第５トランジスタＭＰ２１、第２キーパー４２および第３インバータＩＮ２１などを含むことができる。

第４トランジスタＭＮ２１と第５トランジスタＭＰ２１は、第２ノードＮ２と第３ノードＮ３との間に並列に連結できる。例えば、第４トランジスタＭＮ２１はＮＭＯＳトランジスタであり、第５トランジスタＭＰ２１はＰＭＯＳトランジスタである。第４トランジスタＭＮ２１は第２サブクロックＣＫ２−２によってゲーティングされ、第５トランジスタＭＰ２１は第１サブクロックＣＫ２−１によってゲーティングされ得る。第４トランジスタＭＮ２１と第５トランジスタＭＰ２１は第２データＯＤ１を第３ノードＮ３へ伝達するか否かを決定することができる。

第３ノードＮ３には第３インバータＩＮ２１が接続され、この第３インバータは第３ノードＮ３へ伝達された信号をインバートする。第３インバータＩＮ２１によってインバートされた反転信号は第３データＯＤ２であり得る。
第３ノードＮ３には第２キーパー４２が接続できる。第２キーパー４２は第４インバータＩＮ２２と第５インバータＩＮ２３を含むことができる。第４インバータＩＮ２２と第５インバータＩＮ２３とは直列に連結でき、第４インバータＩＮ２２は第１サブクロックＣＫ２−１と第２サブクロックＣＫ２−２の提供を受けて動作することができる。第２キーパー４２は第３ノードＮ３へ提供された信号をラッチすることができる。

さらに図１を参照すると、クロック生成部３００は、基準クロックＣＫの提供を受け、基準クロックＣＫから第１クロックＣＫ１と第２クロックＣＫ２を生成することができる。第２クロックＣＫ２は第１サブクロックＣＫ２−１と第２サブクロックＣＫ２−２を含むことができる。

本実施形態において、第１クロックＣＫ１と第２クロックＣＫ２とは互いに異なってもよい。言い換えれば、第１クロックＣＫ１と第２クロックＣＫ２の位相は互いに異なってもよい。具体的に、第１クロックＣＫ１と第２クロックＣＫ２のエッジ（ｅｄｇｅ）のうち少なくとも一つがオーバーラップしないように第１クロックＣＫ１および第２クロックＣＫ２が生成できる。さらに具体的に、第１クロックＣＫ１の第１エッジは第２クロックＣＫ２の第１エッジとオーバーラップせず、第１クロックＣＫ１の第２エッジの少なくとも一部は第２クロックＣＫ２の第２エッジとオーバーラップするように第１および第２クロックＣＫ１、ＣＫ２が生成できる。例えば、第１エッジは立ち上がりエッジＲＥ（Ｒｉｓｉｎｇ Ｅｄｇｅ）であり、第２エッジは立ち下がりエッジＦＥ（Ｆａｌｌｉｎｇ Ｅｄｇｅ）であってもよいが、これに限定されない。第１エッジは立ち下がりエッジＦＥであり、第２エッジは立ち上がりエッジＲＥであってもよい。

図２を参照すると、クロック生成部３００は第６インバータＩＮ３１と第７インバータＩＮ３２を含むことができる。
図２の半導体回路１において、第１クロックＣＫ１は基準クロックＣＫと同一であり得る。よって、クロック生成部３００は基準クロックＣＫをそのままマスターステージ１００に提供することができる。
第１サブクロックＣＫ２−１は、基準クロックＣＫを第６インバータＩＮ３１によってインバートすることにより生成できる。第２サブクロックＣＫ２−２は、第１サブクロックＣＫ２−１を第７インバータＩＮ３２によってインバートすることにより生成できる。

次に、図３および図４を参照して、本発明の一実施形態に係る半導体回路１の動作を説明する。
図３および図４は本発明の一実施形態に係る半導体回路１の動作を説明する図である。図３は本発明の一実施形態に係る半導体回路１の動作タイミングを示す図、図４は図２の第１ゲートＧ１１の入力による出力を示す図である。
本発明の一実施形態に係る半導体回路１の動作についての具体的な説明に先立ち、フリップフロップ回路の動作特性を示す幾つかの用語について説明する。
まず、サンプリングウィンドウＴｓｗは、フリップフロップ回路が入力信号のデータ値を読み出すために入力信号が保持されなければならない時間を意味する。このようなサンプリングウィンドウは下記数式１で表される。

ここで、データセットアップ時間Ｔｓｅｔ−ｕｐは、フリップフロップ回路が入力信号からデータ値を正確に読み出すために予め準備しなければならない時間を意味する。すなわち、データセットアップ時間Ｔｓｅｔ−ｕｐは、フリップフロップ回路が、クロック信号が印加されるどれほど前から読み出し動作を準備すれば、入力信号からデータ値を正確に読み出すことができるかを示す指標である。

本発明において、データセットアップ時間Ｔｓｅｔ−ｕｐは、第１データＩＤによって第２データＯＤ１が変わるとき、第１データＩＤ値を正確に読み出すために予め準備しなければならない時間を意味する。データセットアップ時間Ｔｓｅｔ−ｕｐは、データセットアップ立ち上がり時間Ｔｓｒとデータセットアップ立ち下がり時間Ｔｓｆを含むことができる。データセットアップ立ち上がり時間Ｔｓｒは、第１データＩＤの立ち上がりエッジＲＥを正確に読み出すために、すなわち論理ハイレベルを読み出すために予め準備しなければならない時間を意味し、データセットアップ立ち下がり時間Ｔｓｆは、第１データＩＤの立ち下がりエッジＦＥを読み出すために、すなわち論理ローレベルを正確に読み出すために予め準備しなければならない時間を意味する。

図３を参照すると、データセットアップ立ち上がり時間Ｔｓｒとデータセットアップ立ち下がり時間Ｔｓｆで第１データＩＤが論理ハイレベルまたは論理ローレベルに変わるとき、第２データＯＤ１が変更されることが分かる。
例えば、データセットアップ立ち上がり時間Ｔｓｒをみれば、第１クロックＣＫ１が印加されるとき、第１データＩＤの論理ハイレベルを読み出すことができなければならない。第１クロックＣＫ１が一定の値Ｃ以上を有するとき、第１データＩＤの立ち上がりエッジＲＥも論理ハイレベルで読み出すことができる程度の一定の値Ｄを有しなければならない。よって、図３ではＣとＤ間の時間をデータセットアップ立ち上がり時間Ｔｓｒと捉えることができる。データセットアップ立ち下がり時間Ｔｓｆは、データセットアップ立ち上がり時間Ｔｓｒから類推することができるので、説明を省略する。

一方、データホールド時間Ｔｈｏｌｄは、フリップフロップ回路が入力信号からデータ値を正確に読み出すために入力信号が保持されなければならない時間を意味する。すなわち、データホールド時間Ｔｈｏｌｄは、入力信号がクロック信号の印加後からどれほど保持されれば、入力信号からフリップフロップ回路がデータ値を正確に読み出すことができるかを示す指標である。

本発明において、データホールド時間Ｔｈｏｌｄは、第２データＯＤ１を一定に保持するようにする第１データＩＤ値を正確に読み出すために第１データＩＤが保持されなければならない時間を意味する。データホールド時間Ｔｈｏｌｄは、データホールド立ち上がり時間Ｔｈｒとデータホールド立ち下がり時間Ｔｈｆを含むことができる。データホールド立ち上がり時間Ｔｈｒは、第１データＩＤの立ち上がりエッジＲＥが発生する直前に論理ローレベルを正確に読み出すために第１データＩＤが保持されなければならない時間を意味し、データホールド立ち下がり時間Ｔｈｆは、第１データＩＤの立ち下がりエッジＦＥが発生する直前に論理ハイレベルを正確に読み出すために第１データＩＤが保持されなければならない時間を意味する。

図３を参照すると、データホールド立ち上がり時間Ｔｈｒとデータホールド立ち下がり時間Ｔｈｆを示す第１データＩＤが論理ハイレベルまたは論理ローレベルに変更されても、第２データＯＤ１は一定に保持されることを確認することができる。
例えば、データホールド立ち下がり時間Ｔｈｆをみれば、第１クロックＣＫ１が印加されるとき、第１データＩＤの論理ハイレベルを読み出すことができなければならない。第１クロックＣＫ１が一定の値Ａ以上を有するとき、第１データＩＤの立ち下がりエッジＦＥも論理ハイレベルで読み出すことができる程度の一定の値Ｂ以上を保持しなければならない。よって、図３ではＡとＢ間の時間をデータホールド立ち下がり時間Ｔｈｆと捉えることができる。データホールド立ち上がり時間Ｔｈｒは、データホールド立ち下がり時間Ｔｈｆから類推することができるので、説明を省略する。

本発明の一実施形態に係る半導体回路１において、ハイサンプリングウィンドウＴｓｗ＿ｈｉｇｈは、データセットアップ立ち上がり時間Ｔｓｒとデータホールド立ち下がりＴｈｆとの和であって、ローサンプリングウィンドウＴｓｗ＿ｌｏｗは、データセットアップ立ち下がり時間Ｔｓｆとデータホールド立ち上がり時間Ｔｈｒとの和から求めることができる。言い換えれば、ハイサンプリングウィンドウＴｓｗ＿ｈｉｇｈは、第１データＩＤのレベルを論理ハイレベルで予め準備しなければならない時間と、第１データＩＤのレベルを論理ハイレベルに保持しなければならない時間との和を意味する。

一方、ローサンプリングウィンドウＴｓｗ＿ｌｏｗは、第１データＩＤのレベルを論理ローレベルで予め準備しなければならない時間と、第１データＩＤのレベルを論理ローレベルに保持しなければならない時間との和を意味する。
一般なフリップフロップ回路において、このようなサンプリングウィンドウは、そのサイズが小さいほどフリップフロップ回路が高速で動作し得ることを意味する。

図３および図４を参照すると、第１データＩＤがマスターステージ１００に印加されると、第１データＩＤはマスターステージ１００を介して直ちに第２データＯＤ１として出力される（（１）動作）。具体的に、第１データＩＤのレベルが論理ハイレベルであるとき、第１クロックＣＫ１のレベルは論理ローレベルであるので、第１トランジスタＭＰ１１と第２トランジスタＭＰ１２の両方ともオンされる。ところが、第３トランジスタＭＮ１１はオフ状態に保持される。よって、第１ノードＮ１は論理ハイレベルに保持され、結局、第２データＯＤ１は第１レベル（論理ローレベル）に保持される（（２）動作）。

第１クロックＣＫ１のレベルは論理ローレベルであるので、第１サブクロックＣＫ２−１のレベルは論理ハイレベルとなり、第２サブクロックＣＫ２−２のレベルは論理ローレベルとなる。第１サブクロックＣＫ２−１は第６インバータＩＮ３１によって生成されるので、第１サブクロックＣＫ２−１は第１クロックＣＫ１より一定の時間位相が遅延する。第２サブクロックＣＫ２−２は第７インバータＩＮ３２によって生成されるので、第２サブクロックＣＫ２−２は第１サブクロックＣＫ２−１より一定の時間位相が遅延する。このような基準クロックＣＫ、第１サブクロックＣＫ２−１および第２サブクロックＣＫ２−２の関係は、前述したクロック生成部３００の構成から容易に類推することができるので、詳細な説明を省略する。

一方、このように第１サブクロックＣＫ２−１が論理ハイレベルであり、第２サブクロックＣＫ２−２が論理ローレベルである場合、第４トランジスタＭＮ２１と第５トランジスタＭＰ２１がオフされるため、スレーブステージ２００はディスエーブル（ｄｉｓａｂｌｅ）状態である。よって、第１データＩＤがスレーブステージ２００にラッチできない。

第１クロックＣＫ１の立ち上がりエッジＲＥが形成されると、第２トランジスタＭＰ１２はオフされる。ところが、第１ゲートＧ１１によって生成された論理演算信号ＭＣＫ１のレベルは論理ローレベルを保持する。よって、依然として第３トランジスタＭＮ１１はオフ状態であるため、第１ノードＮ１は論理ハイレベルを保持する。

第１クロックＣＫ１の立ち上がりエッジＲＥが形成されるため、第１および第２サブクロックＣＫ２−１、ＣＫ２−２もそれぞれ立ち下がりエッジＦＥと立ち上がりエッジＲＥを有する。これにより、スレーブステージ２００はイネーブル（ｅｎａｂｌｅ）される。よって、第２データＯＤ１は、スレーブステージ２００に提供され、第３インバータＩＮ２１が第２データＯＤ１をインバートして第３データＯＤ２として出力する。第３データＯＤ２は論理ハイレベルであり得る。

次に、第１データＩＤの立ち下がりエッジＦＥが形成されると、第１インバータＩＮ１１によって第１データＩＤから一定の時間遅延して生成された反転データＩＤＢは、立ち上がりエッジＲＥを形成する（（３）動作）。反転データＩＤＢは論理ハイレベルに保持されるため、第１トランジスタＭＰ１１はオフされる。ところが、論理演算信号ＭＣＫ１は依然として論理ローレベルであるため、第３トランジスタＭＮ１１もオフ状態である。よって、第２データＯＤ１は論理ローレベルに保持される。

一方、第１クロックＣＫ１の立ち上がりエッジＲＥと第１データＩＤの立ち下がりエッジＦＥとが一部オーバーラップして論理演算信号ＭＣＫ１に一部変形Ｍ１が発生しうる。ところが、このような変形は第３トランジスタＭＮ１１に影響を与えない。また、一部変形Ｍ１は発生しないこともある。

次に、第１クロックＣＫ１の立ち下がりエッジＦＥが形成されると、論理演算信号ＭＣＫ１の立ち上がりエッジＲＥが形成できる（（４）動作）。論理演算信号ＭＣＫ１によって第３トランジスタＭＮ１１はオンされ、第１ノードＮ１は論理ローレベルに変更される（（５）動作）。結局、第２データＯＤ１は第２インバータＩＮ１２によって一定の時間遅延して論理ハイレベルに変更される（（６）動作）。つまり、第１データＩＤは第１クロックＣＫ１の立ち下がりエッジＦＥによって第２データＯＤ１として出力できる。

第１クロックＣＫ１が立ち下がりエッジＦＥを形成すると、スレーブステージ２００はディスエーブルされて第２データＯＤ１をラッチすることができない。よって、第３データＯＤ２のレベルは論理ハイレベルに保持される。
一方、図４を参照すると、論理演算信号ＭＣＫ１のレベルは、第１クロックＣＫ１および第１データＩＤのレベルが論理ローレベルであるときにのみ論理ハイレベルであることが分かる。

さらに図３を参照すると、第１データＩＤが論理ローレベルに保持された状態で第１クロックＣＫ１の立ち上がりエッジＲＥが形成されると、第１トランジスタＭＰ１１、第２トランジスタＭＰ１２および第３トランジスタＭＮ１１がいずれもオフされ、マスターステージ１００はディスエーブルされる。よって、第２データＯＤ１のレベルは論理ハイレベルに保持される。ところが、第１クロックＣＫ１の立ち上がりエッジＲＥが形成されると、スレーブステージ２００がイネーブルされるので、スレーブステージ２００は論理ハイレベルの第２データＯＤ１の提供を受けて第３データＯＤ２の立ち下がりエッジＦＥを形成する。結局、第１クロックＣＫ１の立ち上がりエッジＲＥによって第１データＩＤを読み出して第３データＯＤ２として出力する（（７）動作）。

次に、第１データＩＤが立ち上がりエッジＲＥを形成すると、第１トランジスタＭＰ１１はオンされるが、第２トランジスタＭＰ１２と第３トランジスタＭＮ１１は依然としてオフ状態であるため、マスターステージ１００はディスエーブル状態であり、第２データＯＤ１も一定に保持される（（８）動作）。スレーブステージ２００は第１クロックＣＫ１のレベルが論理ハイレベルであるのでイネーブル状態であり、第２データＯＤ１を第３インバータＩＮ２１によってインバートして第３データＯＤ２を出力する。

次に、第１クロックＣＫ１のレベルが論理ローレベル、第１データＩＤのレベルが論理ローレベルである場合、第１トランジスタＭＰ１１がオフ状態である。この際、論理演算信号ＭＣＫ１のレベルは論理ハイレベルであるので、第３トランジスタＭＮ１１はオンされ、第１ノードＮ１のレベルは論理ローレベルである。よって、第２データＯＤ１のレベルは論理ハイレベルである。ところが、スレーブステージ２００は第１クロックＣＫ１のレベルが論理ローレベルであるのでディスエーブル状態であり、これにより、スレーブステージ２００は第２データＯＤ１をラッチすることができない。

第１データＩＤの立ち上がりエッジＲＥが形成されると、第１トランジスタＭＰ１１と第２トランジスタＭＰ１２がオンされて第１ノードＮ１の立ち上がりエッジＲＥが形成される（（９）動作）。論理演算信号ＭＣＫ１が立ち下がりエッジＦＥを形成することにより、第３トランジスタＭＮ１１はオフされる（（１０）動作）。第１ノードＮ１の立ち上がりエッジＲＥを形成すると、第２データＯＤ１は第２インバータＩＮ１２によって一定の時間遅延して立ち下がりエッジＦＥを形成する。第１クロックＣＫ１のレベルが論理ローレベルであるので、スレーブステージ２００はディスエーブル状態である。

第１クロックＣＫ１の立ち上がりエッジＲＥを形成すると、第２トランジスタＭＰ１２と第３トランジスタＭＮ１１はオフされるため、マスターステージ１００はディスエーブルされる。よって、第２データＯＤ１のレベルは論理ローレベルに保持される（（１１）動作）。第１クロックＣＫ１の立ち上がりエッジＲＥによってスレーブステージ２００はエーブル状態となり、スレーブステージ２００は第２データＯＤ１の提供を受け、これをインバートして第３データＯＤ２として出力する（（１２）動作）。以後の半導体回路１の動作は、上述した内容から類推して十分予測可能なので、説明を省略する。

以下、上述した本実施形態に係る半導体装置１の動作をまとめる。
まず、第１クロックＣＫ１の立ち上がりエッジＲＥが形成された後、第１サブクロックＣＫ２−１の立ち下がりエッジＦＥが形成される。よって、図３のＴ１時点を基準として、マスターステージ１００はディスエーブルされ、図３のＴ２時点を基準として、スレーブステージ２００はイネーブルされる。
すなわち、第１サブクロックＣＫ２−１の立ち下がりエッジＦＥが第１クロックＣＫ１の立ち上がりエッジＲＥとオーバーラップして形成できないので、マスターステージ１００とスレーブステージ２００のイネーブル／ディスエーブル動作が順次行われる。

もしこのようにマスターステージ１００とスレーブステージ２００のイネーブル／ディスエーブル動作が順次行われない場合、クロック信号に合わせて第１データＩＤが第３データＯＤ２として出力されるのではなく、第１データＩＤに関係なく、マスターステージ１００またはスレーブステージ２００に既に記憶されていたデータが第３データＯＤ２として出力されるおそれがある。このような誤動作は半導体装置１（例えば、フリップフロップ）のサンプリングウィンドウを大きくする要因になるとともに、装置の動作信頼性を低下させる要因になる。

しかし、本実施形態に係る半導体装置１では、前述した構成によってこのような誤動作可能性を前もって遮断することにより、半導体装置１の動作信頼性を向上させることができる。
また、サンプリングウィンドウの大きさおよび対称か否かは、マスターステージ１００のタイミングスキュー（ｓｋｅｗ）に大きく影響される。ところが、本発明の一実施形態に係る半導体回路１のように回路を構成すると、マスターステージ１００のタイミングスキューを減らすことができるため、サンプリングウィンドウの大きさを小さくし、サンプリングウィンドウを対称に形成することができる。

本発明の一実施形態に係る半導体回路１のように回路を構成し、ローサンプリングウィンドウＴｓｗ＿ｌｏｗとハイサンプリングウィンドウＴｓｗ＿ｈｉｇｈを測定した。その結果、ローサンプリングウィンドウＴｓｗ＿ｌｏｗは約２ｐｓ〜５ｐｓ、ハイサンプリングウィンドウＴｓｗ＿ｈｉｇｈは約３ｐｓ〜７ｐｓである。つまり、ローサンプリングウィンドウＴｓｗ＿ｌｏｗとハイサンプリングウィンドウＴｓｗ＿ｈｉｇｈとの時間差が殆どないため、サンプリングウィンドウが対称であることを確認することができた。サンプリングウィンドウＴｓｗが対称に形成されることにより、半導体回路１の信頼性を向上させることができる。

一方、マスターステージ１００とスレーブステージ２００のしきい電圧Ｖｔを互いに異ならせることもできる。例えば、マスターステージ１００のしきい電圧はスレーブステージ２００のしきい電圧に比べて小さくてもよい。マスターステージ１００のしきい電圧をスレーブステージ２００のしきい電圧より小さくすると、サンプリングウィンドウＴｓｗを小さくすることができる。下記表１はしきい電圧を異ならせた場合のサンプリングウィンドウＴｓｗおよび電力損失の比率を示す。

表１を参照すると、マスターステージ１００とスレーブステージ２００の両方とも高いしきい電圧を有するときの半導体回路１のサンプリングウィンドウＴｓｗを１とし、半導体回路１の電力損失を１とするとき、マスターステージ１００とスレーブステージ２００の両方とも低いしきい電圧を有するときのサプリングウィンドウＴｓｗは０．７６倍、電力損失は５．７８倍に増加する。しきい電圧が低いほど回路は高速で動作することができるため、サンプリングウィンドウは減少しうる。ところが、その分だけ漏れ電流も増加するため、電力損失は５．７８倍も増加する。

マスターステージ１００とスレーブステージ２００のしきい電圧を異ならせると、上述の問題点を解決することができる。例えば、マスターステージ１００のしきい電圧をスレーブステージ２００のしきい電圧より低くすることができる。この場合は、半導体回路１が高いしきい電圧を有するときと比較して、サンプリングウィンドウは０．８２倍増加し、電力損失は２．３倍増加する。

マスターステージ１００とスレーブステージ２００の両方とも低いしきい電圧を有するときと比較するとき、サンプリングウィンドウはほぼ同様に減少し、電力損失は半分以下に減少することを確認することができる。よって、マスターステージ１００のしきい電圧をスレーブステージ２００のしきい電圧より低くすると、電力損失を最小化しながらサンプリングウィンドウを減らすことができる。

ここで、マスターステージ１００のしきい電圧は、マスターステージ１００に使用される能動素子のしきい電圧、例えば、第１〜第３トランジスタＭＰ１１、ＭＰ１２、ＭＮ１１、第１キーパー４１などのしきい電圧を意味することができ、スレーブステージ２００のしきい電圧は、スレーブステージ２００に使用される能動素子のしきい電圧、例えば第４および第５トランジスタＭＮ２１、ＭＰ２１、第２キーパー４２などのしきい電圧を意味することができる。

次に、図５および図６を参照して、本発明の他の実施形態に係る半導体回路２について説明する。上述と重複する内容については説明を省略し、主に相違点について説明する。
図５は本発明の他の実施形態に係る半導体回路２の回路図、図６は図５の半導体回路２の動作タイミングを示す図である。

図５を参照すると、半導体回路２は、図２の半導体回路１とは異なり、クロック生成部３１０がさらに第１遅延部５１を含む。具体的に、第１遅延部５１は、基準クロックＣＫの提供を受け、一定の時間遅延させて第１クロックＣＫ１を生成する。基準クロックＣＫを遅延させるために、第１遅延部５１を２つのインバータＩＮ３３、ＩＮ３４を直列に連結して構成することができ、第１遅延部５１は基準クロックＣＫを２回インバートして第１クロックＣＫ１を生成することができる。第２クロックＣＫ２は、図２のクロック生成部３００のそれと同様に、第１クロックＣＫ１を用いて生成することができる。

クロック生成部３１０が第１遅延部５１を含むと、図６に示すように、マスターステージ１００に印加される第１クロックＣＫ１の位相を第１大きさＷ１だけ遅延させることができる。第１クロックＣＫ１の位相を遅延させると、第１データＩＤと第１クロックＣＫ１の立ち上がりエッジＲＥと立ち下がりエッジＦＥを明確に区別することができるため、半導体回路２のエラーを防止することができる。第１クロックＣＫ１の位相が第１大きさＷ１だけ遅延するので、第２クロックＣＫ２を構成する第１サブクロックＣＫ２−１と第２サブクロックＣＫ２−２の位相も第１大きさＷ１だけ遅延する。

次に、図７および図８を参照して、本発明の別の実施形態に係る半導体回路３を説明する。
図７は本発明の別の実施形態に係る半導体回路３の回路図、図８は図７の第１および第２クロックに対するタイミング図である。

図７を参照すると、半導体回路３は、図５の半導体回路２とはクロック生成部３２０の構成が異なる。具体的に、第１クロックＣＫ１が基準クロックＣＫの位相を第１遅延部５１によって第１大きさＷ１だけ遅延させることにより生成されるのは同様である。ところが、第１クロックＣＫ１を用いて第１サブクロックＣＫ２−１を生成するとき、第６インバータＩＮ３１の代わりに第２ゲートＧ３１を用いる。第２ゲートＧ３１は、例えば、ＮＡＮＤゲートであり得る。第２ゲートＧ３１は第１クロックＣＫ１と基準クロックＣＫとをＮＡＮＤ演算して第１サブクロックＣＫ２−１を生成する。第１サブクロックＣＫ２−１は、図８に示すように、第１クロックＣＫ１に比べて論理ローレベルの時間が短縮できる。

スレーブステージ２００は、第１サブクロックＣＫ２−１のレベルが論理ローレベルであり、第２サブクロックＣＫ２−２のレベルが論理ハイレベルであるときにイネーブルできるが、第２ゲートＧ３１を用いると、スレーブステージ２００がイネーブル状態に保持される時間を短縮することができる。スレーブステージ２００のイネーブル時間を短縮すると、マスターステージ１００とスレーブステージ２００とが同時にイネーブルまたはディスエーブルされる場合を防止することができる。第２サブクロックＣＫ２−２は第１サブクロックＣＫ２−１をインバートして生成することができる。

次に、図９を参照して、本発明の別の実施形態に係る半導体装置４を説明する。上述と重複する内容については説明を省略し、主に相違点について説明する。
図９は本発明の別の実施形態に係る半導体回路４の回路図である。
図９を参照すると、図９の半導体回路４は、図２の半導体回路１とは異なり、クロック生成部３３０が第２遅延部５３を含む。第２遅延部５３は、第６インバータＩＮ３１と直列に連結できる。第２遅延部５３は２つのインバータＩＮ３５、ＩＮ３６を直列に連結して生成することができる。

第１クロックＣＫ１は基準クロックＣＫと同一である。第１サブクロックＣＫ２−１は、第２遅延部５３によって第１クロックＣＫ１の位相を第１大きさＷ１だけ遅延させ、続いて、第２遅延部５３で遅延した第１クロックＣＫ１をインバートすることにより生成される。第２サブクロックＣＫ２−２は第１サブクロックＣＫ２−１をインバートして生成することができる。

次に、図１０を参照して、本発明の別の実施形態に係る半導体回路５を説明する。上述と重複する内容については説明を省略し、主にその相違点について説明する。
図１０は本発明の別の実施形態に係る半導体回路５の回路図である。
図１０を参照すると、図１０の半導体回路５は、図９の半導体回路４とは異なり、クロック生成部３４０で第２ゲートＧ３１が第６インバータＩＮ３１を代替することができる。第２ゲートＧ３１は、例えばＮＡＮＤゲートである。第１クロックＣＫ１と基準クロックＣＫとは同一であり得る。第１サブクロックＣＫ２−１は、第１クロックＣＫ１を第２遅延部５３によって遅延させ、遅延した第１クロックＣＫ１と第１クロックＣＫ１とをＮＡＮＤ演算して第１サブクロックＣＫ２−１を生成することができる。第２サブクロックＣＫ２−２は第１サブクロックＣＫ２−１をインバートして生成することができる。

次に、図１１を参照して、本発明の別の実施形態に係る半導体回路６を説明する。上述と重複する内容については説明を省略し、主にその相違点について説明する。
図１１は本発明の別の実施形態に係る半導体回路６の回路図である。
図１１を参照すると、図１１の半導体回路６は、図２の半導体回路１とはマスターステージ１２０とクロック生成部３５０において異なる。

具体的に、図１１の半導体回路６は、第１インバータＩＮ１１、第３ゲートＧ１２、第３回路１０５、第４回路１０７、第１キーパー４１および第２インバータＩＮ１２を含む。第３回路１０５は、第３電圧に接続され、第６トランジスタＭＰ１３を含むことができる。第６トランジスタＭＰ１３は、例えばＰＭＯＳトランジスタである。第６トランジスタＭＰ１３は第３ゲートＧ１２で生成された論理演算信号ＭＣＫ２によってゲーティングできる。第３電圧は、例えば電源電圧であってもよい。第３回路１０５は第１ノードＮ１のレベルを論理ハイレベルに変更することができる。すなわち、第３回路１０５は第２データＯＤ１を論理ローレベルに変更することができる。

第４回路１０７は、第４電圧に接続され、第７トランジスタＭＮ１２と第８トランジスタＭＮ１３を含むことができる。第７トランジスタＭＮ１２と第８トランジスタＭＮ１３は直列に連結でき、例えば、第７トランジスタＭＮ１２と第８トランジスタＭＮ１３の両方ともＮＭＯＳトランジスタである。例えば、第４電圧は接地電圧であってもよい。第４回路１０７は第１ノードＮ１のレベルを論理ローレベルに変更することができる。すなわち、第４回路１０７は第２データＯＤ１を論理ハイレベルに変更することができる。

第７トランジスタＭＮ１２は、第１インバータＩＮ１１によってインバートされた第１データＩＤの反転データＩＤＢによってゲーティングされる。第８トランジスタＭＮ１３は第１クロックＣＫ１によってゲーティングされる。
第３ゲートＧ１２は、第１データＩＤと第１クロックＣＫ１とを論理演算して論理演算信号ＭＣＫ２を第３回路１０５へ提供することができる。第３ゲートＧ１２は、例えばＮＡＮＤゲートであり、第１データＩＤと第１クロックＣＫ１に対してＮＡＮＤ演算を行うことができる。

第３回路１０５と第４回路１０７は、直列に連結され、第１ノードＮ１と接続する。第１ノードＮ１には第２インバータＩＮ１２が接続され、この第２インバータは第１ノードＮ１の信号をインバートして第２データＯＤ１を生成する。第１キーパー４１は、第１ノードＮ１に接続され、第２インバータＩＮ１２と並列に連結できる。
クロック生成部３５０は、第７インバータＩＮ３２と第８インバータＩＮ３７を含むことができる。第８インバータＩＮ３７は基準クロックＣＫをインバートして第１クロックＣＫ１を生成する。第１サブクロックＣＫ２−１は第１クロックＣＫ１と同一であり得る。第２サブクロックＣＫ２−２は第７インバータＩＮ３２によって第１サブクロックＣＫ２−１をインバートして生成することができる。

図１１の半導体回路６のスレーブステージ２００は図１の半導体回路１のそれと同様である。
図１１の半導体回路６は、図１の半導体回路１を反転させて形成した回路である。言い換えれば、図１の半導体回路１は、図１１の半導体回路６とは作動は同一であるが、回路構成が対比される。具体的に、第３ゲートＧ１２はＮＯＲゲートの代わりにＮＡＮＤゲートからなり、第３ゲートＧ１２によってゲーティングされる第３回路１０５は、電源電圧に接続され、ＰＭＯＳトランジスタを含む。第４回路１０７は、２つのＮＭＯＳトランジスタを含み、接地電圧に接続される。また、マスターステージ１２０が提供を受ける第１ウロックＣＫ１は、基準クロックＣＫをインバートすることにより生成される。

図１１の半導体回路６は、図１の半導体回路１とは回路構成が異なるが、作動は同一である。これは上述した内容から容易に類推することができるので、図１１の半導体回路６の動作については説明を省略する。

次に、図１２を参照して、本発明の別の実施形態に係る半導体回路７を説明する。上述と重複する内容については説明を省略し、主にその相違点について説明する。
図１２は本発明の別の実施形態に係る半導体回路７の回路図である。
図１２の半導体回路７は、図１１の半導体回路６とはクロック生成部３６０において異なる。

図１２を参照すると、クロック生成部３６０は第２遅延部５３を含む。すなわち、第１クロックＣＫ１は基準クロックＣＫをインバートして生成し、第１クロックＣＫ１の位相を第２遅延部５３によって遅延させて第１サブクロックＣＫ２−１を生成する。第２サブクロックＣＫ２−２は第１サブクロックＣＫ２−１をインバートして生成することができる。第２遅延部５３は２つのインバータＩＮ３５、ＩＮ３６を直列に連結して形成することができる。

次に、図１３を参照して、本発明の別の実施形態に係る半導体回路８を説明する。上述と重複する内容については説明を省略し、主にその相違点について説明する。
図１３は本発明の別の実施形態に係る半導体回路８の回路図である。
図１３の半導体回路８は、図１１の半導体回路６とはクロック生成部３７０において異なる。具体的に、図１３を参照すると、クロック生成部３７０は第３遅延部５５を含むことができる。第３遅延部５５は第９インバータＩＮ３８と第３ゲートＧ１２を含むことができる。

第１クロックＣＫ１は、第８インバータＩＮ３７によって基準クロックＣＫをインバートすることにより生成される。第１サブクロックＣＫ２−１は、第３ゲートＧ１２によって第１クロックＣＫ１をインバートした値と基準クロックＣＫとを論理演算することにより生成される。第２サブクロックＣＫ２−２は第７インバータＩＮ３２によってインバートして生成することができる。例えば、第３ゲートＧ１２は、ＮＡＮＤゲートであり、第１クロックＣＫ１をインバートした値と基準クロックＣＫとをＮＡＮＤ演算して第１サブクロックＣＫ２−１を生成することができる。

次に、図１４を参照して、本発明の幾つかの実施形態に係る半導体回路を含む半導体システム１０を説明する。
図１４は本発明の幾つかの実施形態に係る半導体回路１〜８を含む半導システム１０のブロック図である。

半導体システム１０は、トランスミッタ２０とレシーバ３０を含むことができる。トランスミッタ２０は、基準クロックＣＫを用いて第１データＩＤをレシーバ３０に伝送することができる。レシーバ３０は第１データＩＤを受信することができ、基準クロックＣＫを用いて第１データＩＤを処理またはサンプリングすることができる。上述した本発明の幾つかの実施形態に係る半導体回路１〜８は、レシーバ３０の入力端に形成できる。レシーバ３０の入力端は、第１データＩＤが基準クロックＣＫの提供を受けて第３データＯＤ２をレシーバ３０内へ提供することができる。
例えば、半導体システム１０は、例えばプロセッサであってもよいが。これに限定されない。半導体システム１０は、データ伝送に使用される半導体装置に適用することができる。

以下、図１５を参照して、前述した本発明の幾つかの実施形態に係る半導体回路１〜８が採用できるコンピューティングシステムについて説明する。
図１５は本発明の幾つかの実施形態に係る半導体回路１〜８が採用できるコンピューティングシステム５０１の構成を示すブロック図である。
図１５を参照すると、コンピューティングシステム５０１は、中央処理装置（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）５００、ＡＧＰ装置（Ａｃｃｅｌｅｒａｔｅｄ Ｇｒａｐｈｉｃｓ Ｐｏｒｔ）５１０、メインメモリ６００、ストレージ（例えば、ＳＳＤ、ＨＤＤなど）５４０、ノースブリッジ５２０、サウスブリッジ５３０、キーボードコントローラ５６０、およびプリンターコントローラ５５０などを含む。

図１５に示したコンピューティングシステム５０１は、パソコンまたはノート型パソコンであってもよい。ところが、本発明はこれに限定されず、コンピューティングシステム５０１の例示はいくらでも変形できる。
コンピューティングシステム５０１において、中央処理装置５００、ＡＧＰ装置５１０、およびメインメモリ６００などはノースブリッジ５２０に接続できる。ところが、本発明はこれに限定されず、ノースブリッジ５２０は中央処理装置５００に含まれた形態に変形してもよい。

ＡＧＰ装置５１０は、３次元グラフィック表現を速く実現することを可能とするバス規格であってもよい。ＡＧＰ装置５１０には、モニターイメージを再生するビデオカードなどが含まれてもよい。
中央処理装置５００は、コンピューティングシステム５０１の駆動に必要な各種論理演算を行い、かつＯＳおよび応用プログラムを実行することができる。前述した本発明の幾つかの実施形態に係る半導体回路１〜８の少なくとも一つはこのような中央処理装置５００の一部として採用できる。

メインメモリ６００は、ストレージ５４０から中央処理装置５００の動作を行うのに必要なデータをロードして記憶することができる。
ストレージ５４０、キーボードコントローラ５６０、プリンターコントローラ５５０、および各種周辺装置（図示せず）などはサウスブリッジ５３０に接続できる。
ストレージ５４０は、ファイルデータなどを格納する大容量データ格納装置であって、例えば、ＨＤＤ、ＳＳＤなどが挙げられるが、本発明はこのような例示に制限されるものではない。

また、本実施形態に係るコンピューティングシステム５０１は、ストレージ５４０がサウスブリッジ５３０に接続される構造を取っているが、本発明はこれに限定されるものではなく、ストレージ５４０がノースブリッジ５２０に接続される構造或いは中央処理装置５００に直接接続される構造に変形してもよい。

次に、図１６を参照して、本発明の幾つかの実施形態に係る半導体回路１〜８が採用できる電子システム９００について説明する。
図１６は本発明の幾つかの実施形態に係る半導体回路１〜８が採用できる電子システムの構成を示すブロック図である。
図１６を参照すると、電子システム９００は、メモリシステム９０２、プロセッサ９０４、ＲＡＭ９０６、およびユーザーインターフェース９０８を含むことができる。
このようなメモリシステム９０２、プロセッサ９０４、ＲＡＭ９０６、およびユーザーインターフェース９０８はバス９１０を用いて互いにデータ通信を行うことができる。

プロセッサ９０４は、プログラムを実行し、電子システム９００を制御する役割を果たすことができ、ＲＡＭ９０６は、プロセッサ９０４の動作メモリとして使用できる。ここで、プロセッサ９０４は前述した本発明の幾つかの実施形態に係る半導体回路１〜８の少なくとも一つをその構成要素の一部として採用することができる。このようなプロセッサ９０４およびＲＡＭ９０６は一つの半導体素子または半導体パッケージにパッケージングされて実現できる。
ユーザーインターフェース９０８は、電子システム９００に対してデータを入力または出力することに利用できる。

メモリシステム９０２は、プロセッサ９０４の動作のためのコード、プロセッサ９０４によって処理されたデータまたは外部から入力されたデータを記憶することができる。このようなメモリシステム９０２は、駆動のための別途のコントローラを含むことができ、エラー訂正ブロックをさらに含むように構成されてもよい。エラー訂正ブロックは、エラー訂正コードＥＣＣを用いて、メモリシステム９０２に記憶されたデータのエラーを検出し訂正するように構成できる。

メモリシステム９０２は一つの半導体装置に集積できる。例示的に、メモリシステム９０２は、一つの半導体装置に集積され、メモリカードを構成することができる。例えば、メモリシステム９０２は、一つの半導体装置に集積され、ＰＣカード（ＰＣＭＣＩＡ、ｐｅｒｓｏｎａｌ ｃｏｍｐｕｔｅｒ ｍｅｍｏｒｙ ｃａｒｄ ｉｎｔｅｒｎａｔｉｏｎａｌ ａｓｓｏｃｉａｔｉｏｎ）、コンパクトフラッシュ（登録商標）カード（ＣＦ）、スマートメディアカード（ＳＭ、ＳＭＣ）、メモリスティック、マルチメディアカード（ＭＭＣ、ＲＳ−ＭＭＣ、ＭＭＣｍｉｃｒｏ）、ＳＤカード（ＳＤ、ｍｉｎｉＳＤ、ｍｉｃｒｏＳＤ、ＳＤＨＣ）、ユニバーサルフラッシュ記憶装置（ＵＦＳ）などのメモリカードを構成することができる。

図１６に示した電子システム９００は、様々な電子機器の電子制御装置に適用できる。図１７は図１６の電子システムがスマートフォンに適用される例を示す図である。このように電子システム（図１６の９００）がスマートフォン１０００に適用される場合、前述した本発明の幾つかの実施形態に係る半導体回路１〜８の少なくとも一つはＡＰ（Ａｐｐｌｉｃａｔｉｏｎ Ｐｒｏｃｅｓｓｏｒ）の一部構成要素として採用できる。

その他に、電子システム（図１６の９００）は、コンピュータ、ＵＭＰＣ（Ｕｌｔｒａ Ｍｏｂｉｌｅ ＰＣ）、ワークステーション、ネットブック（ｎｅｔ−ｂｏｏｋ）、ＰＤＡ（Ｐｅｒｓｏｎａｌ Ｄｉｇｉｔａｌ Ａｓｓｉｓｔａｎｔｓ）、ポータブル（ｐｏｒｔａｂｌｅ）コンピュータ、ウェブタブレット（ｗｅｂ ｔａｂｌｅｔ）、無線電話機（ｗｉｒｅｌｅｓｓ ｐｈｏｎｅ）、モバイルフォン（ｍｏｂｉｌｅ ｐｈｏｎｅ）、スマートフォン（ｓｍａｒｔ ｐｈｏｎｅ）、電子書籍（ｅ−ｂｏｏｋ）、ＰＭＰ（ｐｏｒｔａｂｌｅ ｍｕｌｔｉｍｅｄｉａ ｐｌａｙｅｒ）、携帯用ゲーム機、ナビゲーション（ｎａｖｉｇａｔｉｏｎ）装置、ブラックボックス（ｂｌａｃｋ ｂｏｘ）、デジタルカメラ（ｄｉｇｉｔａｌ ｃａｍｅｒａ）、３次元受像機（３−ｄｉｍｅｎｓｉｏｎａｌ ｔｅｌｅｖｉｓｉｏｎ）、デジタル音声録音機（ｄｉｇｉｔａｌ ａｕｄｉｏ ｒｅｃｏｒｄｅｒ）、デジタル音声再生機（ｄｉｇｉｔａｌ ａｕｄｉｏ ｐｌａｙｅｒ）、デジタル映像録画機（ｄｉｇｉｔａｌ ｐｉｃｔｕｒｅ ｒｅｃｏｒｄｅｒ）、デジタル映像再生機（ｄｉｇｉｔａｌ ｐｉｃｔｕｒｅ ｐｌａｙｅｒ）、デジタル動画像録画機（ｄｉｇｉｔａｌ ｖｉｄｅｏ ｒｅｃｏｒｄｅｒ）、デジタル動画像再生機（ｄｉｇｉｔａｌ ｖｉｄｅｏ ｐｌａｙｅｒ）、情報を無線環境で送受信することが可能な装置、ホームネットワークを構成する様々な電子装置のいずれか一つ、コンピュータネットワークを構成する様々な電子装置のいずれか一つ、テレマティックスネットワークを構成する様々な電子装置のいずれか一つ、ＲＦＩＤ装置、またはコンピューティングシステムを構成する様々な構成要素のいずれか一つなどといった電子装置の様々な構成要素の一つとして提供できる。

以上添付した図面を参照して本発明の実施形態について説明したが、 本発明はこれらの実施形態に限定されるものではなく、互いに異なる様々な形態で製造できる。本発明の属する技術分野における通常の知識を有する者は、本発明の技術的思想や必須の特徴を変更することなく本発明を他の具体的な形態で実施し得ることを理解することができるであろう。したがって、前述した実施形態はすべての面で例示的なものに過ぎず、限定的なものではないと理解すべきである。

１０ 半導体システム
２０ トランスミッタ
３０ レシーバ
４１ 第１キーパー
４２ 第２キーパー
５１ 第１遅延部
５３ 第２遅延部
１００、１２０ マスターステージ
１０１ 第１回路
１０３ 第２回路
１０５ 第３回路
１０７ 第４回路
２００ スレーブステージ
３００、３１０、３２０、３３０、３４０、３５０、３６０、３７０ クロック生成部

Claims (20)

1. 第１データをインバートして反転データを生成する第１インバータと、
   互いに直列に連結され、それぞれが前記反転データと第１クロックによってゲーティングされる第１および第２トランジスタと、
   第３トランジスタと、
   前記第３トランジスタをゲーティングするために前記第１データと前記第１クロックとを論理演算する第１ゲートとを含んでなり、
   前記第２トランジスタと前記第３トランジスタは第１ノードに接続されることを特徴とする、フリップフロップ。
2. 基準クロックの提供を受け、前記第１クロックと第２クロックを生成するクロック生成部をさらに含み、
   前記第２クロックは第１サブクロックおよび第２サブクロックを含み、
   前記第２サブクロックは前記第１サブクロックをインバートすることにより生成されることを特徴とする、請求項１に記載のフリップフロップ。
3. 前記クロック生成部は、
   前記第１クロックをインバートして前記第１サブクロックを生成することを特徴とする、請求項２に記載のフリップフロップ。
4. 前記クロック生成部は、
   前記基準クロックと前記第１クロックとをＮＡＮＤ演算して前記第１サブクロックを生成することを特徴とする、請求項２に記載のフリップフロップ。
5. 前記クロック生成部は、
   前記第１クロックの位相を遅延させる第１遅延部を含み、
   前記第１遅延部によって遅延した第１クロックで前記第２クロックを生成することを特徴とする、請求項２に記載のフリップフロップ。
6. 前記クロック生成部は、前記基準クロックと前記遅延した第１クロックとをＮＡＮＤ演算して前記第１サブクロックを生成することを特徴とする、請求項５に記載のフリップフロップ。
7. 前記第１クロックと前記基準クロックとが同一であることを特徴とする、請求項５に記載のフリップフロップ。
8. 前記クロック生成部は、
   前記基準クロックの位相を遅延させて前記第１クロックを生成し、前記第１クロックを用いて前記第２クロックを生成することを特徴とする、請求項２に記載のフリップフロップ。
9. 前記クロック生成部は、
   前記基準クロックをインバートして前記第１クロックを生成し、
   前記第１サブクロックをインバートして前記第２サブクロックを生成することを特徴とする、請求項２に記載のフリップフロップ。
10. 前記第１サブクロックは前記第１クロックの位相を遅延させることにより生成されることを特徴とする、請求項９に記載のフリップフロップ。
11. 前記第１サブクロックは、前記第１クロックの反転信号と前記基準クロックとをＮＡＮＤ演算することにより生成されることを特徴とする、請求項９に記載のフリップフロップ。
12. 前記第１ノードに接続されているキーパーをさらに含むことを特徴とする、請求項１に記載のフリップフロップ。
13. 互いに異なる位相を有する第１クロックと第２クロックの提供を受け、入力データをサンプリングするマスターステージとスレーブステージを含み、
    前記マスターステージは、
    第１電圧端と第２電圧端との間に直列に連結された第１トランジスタ、第２トランジスタおよび第３トランジスタ、
    前記入力データをインバートして第１トランジスタをゲーティングする第１インバータ、および
    前記入力データと前記第１クロックとを論理演算して前記第３トランジスタをゲーティングする第１ゲートを含み、
    前記第２トランジスタは前記第１クロックの提供を受けてゲーティングされることを特徴とする、半導体回路。
14. 前記マスターステージのしきい電圧は前記スレーブステージのしきい電圧より低いことを特徴とする、請求項１３に記載の半導体回路。
15. 前記第１トランジスタは前記第１電圧に接続され、
    前記第３トランジスタは前記第２電圧に接続され、
    前記第２トランジスタは前記第１トランジスタと前記第３トランジスタとの間に配置されることを特徴とする、請求項１３に記載の半導体回路。
16. 前記第１および第２トランジスタは前記入力データを第１レベルに変更させ、
    前記第３トランジスタは前記入力データを第２レベルに変更させることを特徴とする、請求項１５に記載の半導体回路。
17. 前記第２トランジスタと前記第３トランジスタとの間に接続されるキーパーをさらに含むことを特徴とする、請求項１３に記載の半導体回路。
18. 前記論理演算がＮＯＲ演算であることを特徴とする、請求項１３に記載の半導体回路。
19. 前記第１および第２トランジスタはＰＭＯＳトランジスタであり、
    前記第３トランジスタはＮＭＯＳトランジスタであることを特徴とする、請求項１８に記載の半導体回路。
20. 前記第１電圧は電源電圧であり、
    前記第２電圧は接地電圧であることを特徴とする、請求項１９に記載の半導体回路。

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