CN114649325A - 集成标准单元的设置 - Google Patents

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Abstract

本公开涉及集成标准单元的设置。集成电路包括至少一个第一标准单元，该至少一个第一标准单元由两个第二标准单元框定。该三个单元被彼此相邻设置，并且每个标准单元包括位于绝缘体上硅(silicon‑on‑insulator，SOI)衬底中和上的至少一个NMOS晶体管和至少一个PMOS晶体管。第一标准单元的至少一个PMOS晶体管具有包括硅和锗的沟道。每个第二标准单元的至少一个PMOS晶体管具有硅沟道，每个第二标准单元的至少一个PMOS晶体管的阈值电压与所述第一单元的至少一个PMOS晶体管的阈值电压在绝对值上不同。

Description

集成标准单元的设置
技术领域
本公开的实施方式和实施例涉及微电子领域，具体是集成电路，并且更具体是标准单元，诸如那些用于集成电路的数字逻辑电路的设计的标准单元。
背景技术
在(例如，在绝缘体上硅(SOI)类型衬底上生成的)集成电路中使用的晶体管之中，使用以下晶体管可能很有用：
-低电压阈值晶体管(低VT：电压阈值Voltage Threshold)，具有例如绝对值约为0.25伏特的阈值电压，
-常规电压阈值晶体管(RVT：常规电压阈值Regular Voltage Threshold)，具有例如绝对值约为0.35伏特的阈值电压，以及
-高电压阈值(HVT)晶体管，通常具有绝对值约为0.45伏特的阈值电压。
这些低电压阈值、常规电压阈值和高电压阈值的概念是本领域技术人员已知的并且取决于技术节点的值，并且上面指出的数值是针对小于90nm大约10％的技术节点而给出的。
低电压阈值和常规电压阈值晶体管，特别是当它们包括SiGe沟道时，也就是说包括硅和锗时，特别被用于关键路径的生产，因为它们具有高速和良好的电流性能，也就是说，具有通常大于500微安/微米的处于导通状态的电流(离子电流)。
另一方面，这样的晶体管具有显著的泄漏，也就是说，在晶体管的关断状态下具有相对高的电流Ioff，通常约为1毫微安/微米到20或30毫微安/微米。
此外，使用硅沟道高电压阈值晶体管是有趣的，因为它们具有低泄漏电流，通常约为0.05毫微安/微米。
目前，人们可以在相同技术平台上找到仅使用SiGe沟道晶体管的集成电路或集成电路的部分以及仅使用硅沟道晶体管(诸如高电压阈值晶体管)的其他集成电路或相同集成电路的其他部分。
然而，这样的布置会消耗空间。
因此，需要能够在单个集成电路内对低电压阈值和常规电压阈值类型的硅锗沟道晶体管与高电压阈值类型的硅沟道晶体管进行组合。
发明内容
根据一个或多个实施例，提供了一种集成电路，其包括由两个第二标准单元框定的至少一个第一标准单元。
这三个单元被彼此相邻设置，也就是说它们直接邻接或对接在一起或间接对接在一起，也就是说借助于一个或多个若干其他标准单元，例如将在下面更详细地看到的称为填充单元的单元。
因此，两个相邻的单元例如以可以为零或小于或等于一百纳米的距离被间隔开。
每个单元包括位于绝缘体上硅类型衬底中和上的至少一个NMOS晶体管和至少一个PMOS晶体管。
所述第一标准单元的至少一个PMOS晶体管具有包括硅和锗的沟道。
所述每个第二标准单元的至少一个PMOS晶体管具有硅沟道，每个第二标准单元的至少一个PMOS晶体管的阈值电压与所述第一单元的至少一个PMOS晶体管的阈值电压在绝对值上不同，例如大于所述第一单元的至少一个PMOS晶体管的阈值电压。
因此，表面拥挤的问题可以通过将包括硅锗沟道PMOS晶体管和硅沟道PMOS晶体管的标准单元彼此相邻放置来解决。因此可以混合具有不同阈值电压的晶体管，特别是将硅锗沟道低电压阈值和常规电压阈值晶体管与硅沟道高电压阈值晶体管混合。
存在若干用于将这些标准单元彼此相邻设置的解决方案。
发明人确实观察到，将硅锗沟道晶体管和硅沟道晶体管彼此相抵放置会导致性能下降，这在一些应用中可能是不方便的。
此外，根据一个变型，集成电路还可以包括半导体连接区域，该半导体连接区域将所述第一标准单元(具有SiGe沟道的标准单元)的至少一个PMOS晶体管的有源区和第二标准单元(具有硅沟道的标准单元)的PMOS晶体管的有源区进行连接。
半导体连接区域特别包括允许将两个有源区彼此绝缘的绝缘栅，但是半导体连接区域与晶体管的有源区一起形成连续的有源区，并且因此允许避免有源切割(activecut)，有源切割将引起由硅锗引起的应力松弛，损害相关SiGe沟道晶体管的性能。
并且，为了不过多地损害硅锗沟道PMOS晶体管的性能，根据与该变型兼容的实施例，针对集成电路进行以下设置：包括被称为填充单元的至少两个标准单元，该至少两个填充单元框定第一标准单元，分别被设置在第一标准单元与两个第二标准单元之间，并且分别与第一标准单元和两个第二标准单元对接。
每个填充单元包括：
-填充区域，具有与第一标准单元的PMOS晶体管的有源区接触的包含硅和锗的第一部分和与对应的第二标准单元的PMOS晶体管的有源区接触的包含硅的第二部分，以及
-两个第一多晶硅线(形成绝缘栅)，分别位于填充单元与第一标准单元或第二标准单元之间的边界的上方，并且旨在以电源电压VDD进行偏置。
这些填充区域形成所述半导体连接区域。
添加这些填充硅锗区域的事实允许PMOS晶体管的硅锗沟道中的应力不会过度松弛，并且因此限制了硅锗沟道PMOS晶体管的性能损失。
然而，为了不过度损害硅沟道晶体管的性能，特别有利的是断开这个连续的半导体区并且在硅沟道晶体管的有源区和硅锗沟道晶体管的有源区之间提供切口(cut)，同时仍然使用包含硅和锗的填充单元，以免损害SiGe沟道PMOS晶体管的性能。
因此，根据一个实施例，集成电路包括被称为填充单元的至少两个标准单元，该至少两个填充单元框定第一标准单元，分别被设置在第一标准单元与两个第二标准单元之间，分别与第一标准单元和两个第二标准单元对接。
每个填充单元包括包含硅和锗的填充区域以及至少一个第一多晶硅线，该包含硅和锗的填充区域与第一标准单元的PMOS晶体管的有源区邻接，并且至少一个第一多晶硅线位于填充区域上方并且旨在保持电浮动。
此外，填充区域通过绝缘区域与所述每个第二标准单元的至少一个PMOS晶体管(即硅沟道PMOS晶体管)的有源区分开。
不管实施例如何，所述第一标准单元的至少一个PMOS晶体管可以是低电压阈值晶体管，并且所述第二标准单元的至少一个PMOS晶体管可以是高电压阈值晶体管。
所述第一标准单元的至少一个PMOS晶体管可以是常规电压阈值晶体管并且所述第二标准单元的至少一个PMOS晶体管可以是高电压阈值晶体管。
然而，由于填充单元的存在，刚刚提到的实施例在硅上占据了一定的位置。并且，在某些应用中，进一步降低这种表面拥挤可以是有利的。
这是为什么在另一变型中计划取消这些标准填充单元并且断开有源区的连续性的原因。
因此，根据另一变型，所述第一标准单元的至少一个NMOS晶体管具有硅沟道和阈值电压，例如，常规电压阈值，该阈值电压在绝对值上等于或优选地大于(所述该第一标准单元的至少一个PMOS晶体管的)阈值电压，例如，低电压阈值。
此外，所述该第一标准单元的至少一个PMOS晶体管的有源区与所述每个第二标准单元的至少一个PMOS晶体管的有源区电绝缘。
因此，在该变型中，例如，使用不包括常规电压阈值NMOS晶体管和常规电压阈值PMOS晶体管但使用常规电压阈值NMOS晶体管和低电压阈值硅锗沟道PMOS晶体管的标准单元，获得具有高电压阈值和硅沟道的晶体管与具有常规电压阈值的晶体管的混合体。
在硅锗沟道上使用低电压阈值晶体管的事实允许补偿(特别是在泄漏电流方面)由第二单元的PMOS晶体管的有源区与第一单元的PMOS晶体管的有源区之间的断开引起的性能的下降。
在这样的变型中，第一标准单元可以有利地与每个第二标准单元邻接。
如前所述，所述第一单元的至少一个NMOS晶体管可以是常规电压阈值晶体管，所述第一单元的至少一个PMOS晶体管可以是低电压阈值晶体管，并且所述每个第二单元的至少一个PMOS晶体管可以是高电压阈值晶体管。
根据又一实施例，集成电路还可以包括一组三个附加标准单元，该三个附加标准单元形成在导通状态下的电流(离子电流)方面具有良好性能的组合。
该组附加单元可以例如在集成电路中被添加到以上所定义的标准单元组合中的至少一个组合。
因此，在本实施例中，集成电路还包括另一组第一附加标准单元，该另一组第一附加标准单元由两个第二附加标准单元框定。
三个附加单元邻接(对接)并且每个附加单元包括具有硅沟道的至少一个NMOS晶体管和具有包含硅和锗的沟道的至少一个PMOS晶体管。
所有PMOS晶体管的有源区形成一个连续的半导体区。
所述第一附加单元的至少一个PMOS晶体管的阈值电压与第二附加单元的PMOS晶体管的阈值电压在绝对值上不同。
并且该集成电路还包括两个多晶硅线，该两个多晶硅线旨在以电源电压进行偏置并且分别被设置在所述第一附加单元的至少一个PMOS晶体管的有源区与所述每个第二附加单元的至少一个PMOS晶体管之间的边界的上方。
所述第一附加单元的至少一个PMOS晶体管可以是低电压阈值晶体管，并且第二附加单元的PMOS晶体管可以是常规电压阈值晶体管。
不管变型和实施例如何，绝缘体上硅型衬底可以是完全耗尽的绝缘体上硅(FDSOI)类型的衬底。
根据另一实施例，提供了一种制造集成电路的方法，包括：
-在存储器中存储标准单元库，该标准单元库旨在在绝缘体上硅型衬底上生成并且包括至少一个第一标准单元和第二标准单元，每个单元包括至少一个NMOS晶体管和至少一个PMOS晶体管，所述第一标准单元的至少一个PMOS晶体管具有包括硅和锗的沟道，所述第二标准单元的至少一个PMOS晶体管具有硅沟道，并且所述第二标准单元的至少一个PMOS晶体管的阈值电压与所述第一单元的至少一个PMOS晶体管的阈值电压不同，例如在绝对值上大于所述第一单元的至少一个PMOS晶体管的阈值电压。
-从存储器提取这些标准单元，并且放置这些单元以使得它们被彼此相邻设置，第一标准单元由两个第二标准单元框定，
-并且根据所述这些单元的放置，生成集成电路。
根据一种实施方式，
-第一标准单元包括围绕所述至少一个NMOS晶体管的有源区和所述至少一个PMOS晶体管的有源区的绝缘区域，
-第二标准单元包括至少部分地围绕所述至少一个NMOS晶体管的有源区和所述至少一个PMOS晶体管的有源区的绝缘区域，
-第一标准单元的每个NMOS晶体管具有硅沟道，第一标准单元的每个NMOS晶体管的阈值电压在绝对值上等于并且优选地大于该第一标准单元的每个PMOS晶体管的阈值电压，以及
-第二标准单元的每个PMOS晶体管的阈值电压在绝对值上大于第一单元的每个NMOS晶体管的阈值电压。
此外，进行以下设置：第一标准单元由两个第二标准单元框定，该第一标准单元的放置使得第一标准单元的PMOS晶体管的有源区与两个第二单元的PMOS晶体管的有源区电绝缘。
根据一种实施方式，所述第一单元的至少一个NMOS晶体管是常规电压阈值晶体管，所述第一单元的至少一个PMOS晶体管是低电压阈值晶体管并且所述第二单元的至少一个PMOS晶体管是高电压阈值晶体管。
根据一种实施方式，标准单元库还包括第一附加标准单元和第二附加标准单元，附加单元各自包括具有硅沟道的至少一个NMOS晶体管和具有包含硅和锗的沟道的至少一个PMOS晶体管，并且所述第一附加单元的至少一个PMOS晶体管的阈值电压与所述第二附加单元的至少一个PMOS晶体管的阈值电压在绝对值上不同，并且所述放置还包括设置这些附加单元以使得第一附加单元由两个第二附加单元以邻接的方式框定，所有附加单元的PMOS晶体管的有源区形成连续的半导体区，第一附加单元或第二附加单元中的至少一个在其边缘上具有在对应有源区上方的多晶硅线，该多晶硅线旨在以电源电压进行偏置。
根据一种实施方式，所述第一附加单元的至少一个PMOS晶体管是低电压阈值晶体管并且所述第二附加单元的至少一个PMOS晶体管是常规电压阈值晶体管。
根据另一实施例，提供了一种标准单元，旨在在绝缘体上硅型衬底上生成并且包括：至少一个NMOS晶体管，具有硅沟道；至少一个PMOS晶体管，具有包括硅和锗的沟道，并且该至少一个PMOS晶体管的阈值电压在绝对值上低于所述至少一个NMOS晶体管的阈值电压；以及绝缘区域，围绕所述至少一个NMOS晶体管的有源区和所述至少一个PMOS晶体管的有源区。
根据一个实施例，所述至少一个NMOS晶体管是常规电压阈值晶体管并且所述至少一个PMOS晶体管是具有低电压阈值的晶体管。
附图说明
在查看实施例和实施方式以及附图的详细描述后，本公开的其他优势和特征将变得明显，这些实施方式和实施例绝不是限制性的，其中：
图1至图6示意性地示出了根据一个或多个实施例的在绝缘体上硅型(例如，完全耗尽的绝缘体上硅类型的)衬底上生成的具有不同阈值电压的NMOS和PMOS晶体管。
图7示意性地示出了根据一个或多个实施例的包括借助于两个填充单元由两个第二标准单元框定的第一标准单元的集成电路。
图8示意性地示出了根据一个或多个实施例的包括第一标准单元的集成电路，该第一标准单元包括具有形成其栅极的多晶硅线的两个锗硅沟道PMOS晶体管。
图9示意性地示出了根据一些实施例的包括由两个第二标准单元以对接方式框定的第一标准单元的集成电路。
图10示意性地示出了根据一个或多个实施例的包括由两个第二附加标准单元以对接方式框定的第一附加标准单元的集成电路。
图11示意性地示出了根据一个或多个实施例的制造集成电路的方法。
具体实施方式
图1至图6示意性地示出了在绝缘体上硅型(例如，完全耗尽的绝缘体上硅类型的)衬底上生成的具有不同阈值电压的NMOS和PMOS晶体管。
将在下面描述的标准单元中使用的NMOS晶体管具有硅沟道。
除了具有硅沟道的高电压阈值PMOS晶体管之外，将在下面描述的标准单元中使用的PMOS晶体管具有硅锗沟道。
在图1中，参考TNLVT表示低电压阈值NMOS晶体管，通常约为0.25伏特的低电压阈值NMOS晶体管。
该NMOS晶体管在半导体膜FLM中和上生成，该半导体膜FLM被设置在掩埋绝缘区域BX(本领域技术人员已知的名称为BOX：Buried OXyde)的上方。
掩埋绝缘层BX位于在半导体衬底SB中形成的N型掺杂半导体阱CSN的上方。
位于掩埋层BX下方的阱CSN的部分形成了后栅极BG，该后栅极BG这里由被设置在两个绝缘区域STI之间的N+型接触来偏置。
晶体管TNLVT还包括源极S和漏极D的升高区域以及这里包含具有N型输出功的金属的栅极GRN。
该晶体管TNLVT具有全硅沟道。
半导体膜FLM这里是本征硅，也就是说具有小于1011atoms/cm3的掺杂浓度。
图2中所示的晶体管TNRVT是常规电压阈值NMOS晶体管，也就是说约为0.35伏特的常规电压阈值NMOS晶体管。
晶体管TNRVT可以通过半导体膜FLM的掺杂与图1的晶体管TNLVT进行区别。
事实上，对于晶体管TNRVT，薄膜FLM的掺杂浓度约为1018atoms/cm3。
该晶体管TNRVT可以是硅沟道晶体管。
图3示出了具有高电压阈值的NMOS晶体管TNHVT，通常约为0.45伏特的NMOS晶体管。
该晶体管TNHVT也可以具有硅沟道。
它与图2中的晶体管TNRVT的区别在于，它包括包含具有P型输出功的金属的栅极GRP，而晶体管TNRVT具有包含具有N型输出功的金属的GRN。
晶体管TNHVT的薄膜FLM的掺杂浓度可以与图2的晶体管TNRVT的薄膜FLM的掺杂浓度相同。
图4至图6示出了具有不同阈值电压的PMOS晶体管。
图4示出了具有低电压阈值的PMOS晶体管TPLVT，其沟道包括硅和锗，例如Si1-xGex合金，其中x介于0.1(10％)与0.4(40％)之间，优选地等于0.2(20％)。
它的结构类似于图1的NMOS晶体管TNLVT的结构，但可以通过掺杂剂的类型进行区分。
更具体地，对于晶体管TPLVT，后栅极(rear gate)BG所在的半导体阱为P型掺杂阱CSP，可以通过P+接触进行偏置。
源区S和漏区D是P掺杂的。相比之下，栅极GRN包含具有N型输出功的金属。
由于阈值电压为低电压，因此膜FLM是本征硅锗。
图5的晶体管TPRVT是常规电压阈值PMOS晶体管，具有硅锗沟道，并且可以通过薄膜FLM的掺杂浓度与图4的晶体管TPLVT进行简单区分，该薄膜FLM的掺杂浓度可以等于图2的晶体管TNRVT的薄膜FLM的掺杂浓度。
图6所示的晶体管TPHVT是硅沟道高电压阈值PMOS晶体管。
该晶体管TPHVT与图5的晶体管TPRVT不同，一方面，通过该晶体管TPHVT的栅极GRP包含具有P型输出功的金属的事实，并且另一方面，通过晶体管TPHVT的沟道包含本征硅而非硅锗(SiGe)的事实，允许将PMOS晶体管的阈值电压在绝对值上增加250mV或300mV。
在本文的其余部分，附图标记以LVT为结尾的晶体管是低电压阈值晶体管，附图标记以RVT为结尾的晶体管是常规电压阈值晶体管，并且附图标记以HVT为结尾的晶体管是高电压阈值晶体管。
在图7中，附图标记IC表示在该示例中包括借助于两个填充单元STDFL1由两个第二标准单元STD2框定的第一标准单元STD1的集成电路。
更具体地，这里的第一标准单元STD1包括两个SiGe沟道PMOS晶体管TPLVT(SiGe)和两个Si沟道NMOS晶体管TNLVT(Si)。
形成这些晶体管的栅极GRN的多晶硅线高出这两个晶体管TPLVT(SiGe)的有源区ZA。
这里的每个第二标准单元STD2包括两个硅沟道PMOS晶体管TPHVT(Si)和两个硅沟道NMOS晶体管TNHVT(Si)。
形成这些晶体管TPHVT的栅极GRP的多晶硅线也高出这些晶体管TPHVT(Si)的有源区ZA。
每个填充单元STDFL1包括填充区域FLRG1，该填充区域FLRG1包括由与晶体管TPLVT(SiGe)的有源区ZA接触的硅锗形成的第一部分P1和与晶体管TPHVT(Si)的有源区ZA接触的包含硅的第二部分P2，以便形成连续的半导体区。
两个部分P1和P2形成两个缓冲区(TPLVT侧的SiGe和TPHVT侧的Si)允许吸收Si/SiGe跃迁。
该集成电路还包括两个多晶硅线GRI。
每个线GRI分别与在填充单元STDFL1和单元STD1或STD2之间的边界重叠。
这些多晶硅线GRI连接到电源电压VDD(例如，约为1伏特)，以便形成允许将晶体管TPHVT(Si)与晶体管TPLVT(SiGe)电绝缘的绝缘栅极。
位于两个绝缘栅极之间的多晶硅线GRI可以保持浮动。
图8的实施例与图7的实施例的区别特别在于，在硅沟道晶体管TPHVT(Si)和硅锗沟道晶体管TPLVT(SiGe)之间不再存在连续的半导体区。
实际上，这种连续性在晶体管TPHVT(Si)的边缘处被破坏，以免降低该晶体管的性能。
更具体地，这里的集成电路IC1包括第一标准单元STD10，该第一标准单元STD10再次包括两个锗硅沟道PMOS晶体管TPLVT(SiGe)，形成其栅极的多晶硅线GRN高出其有源区ZA。
该第一标准单元STD10还包括两个硅沟道NMOS晶体管TNLVT(Si)。
第一标准单元STD10借助于两个填充单元STDFL10由两个第二标准单元STD20框定。
这里的每个第二单元STD20包括两个硅沟道PMOS晶体管TPHVT(Si)和两个硅沟道NMOS晶体管TNHVT(Si)。
形成这些PMOS晶体管的栅极GRP的两个多晶硅线高出PMOS晶体管的有源区ZA。
每个填充单元STDFL10包括填充区域FLRG10，该填充区域FLRG10由扩展晶体管TPLVT(SiGe)的有源区ZA的硅和锗形成。
另一方面，每个填充单元包括绝缘区域RIS，该绝缘区域RIS允许将填充区域FLRG10与对应第二标准单元STD20的晶体管TPHVT(Si)的有源区ZA绝缘。
为了保持硅线间距，可以在不同晶体管的栅极之间插入保持浮动的硅线LPL。
为了节省空间，可以消除填充单元，同时省去包含PMOS晶体管的所有有源区的连续半导体区，也就是说破坏这种连续性。
在这方面，可以由以下进行设置：包含NMOS晶体管和具有相同阈值电压的PMOS晶体管(例如常规电压阈值晶体管)的第一标准单元，该第一标准单元由具有硅沟道PMOS晶体管(例如具有高电压阈值)的两个第二标准单元以对接方式框定。
然而，在这种情况下，第一标准单元的PMOS晶体管的性能下降，尤其是关于离子电流，这在一些应用中可能是不方便的。
为了克服这种性能损失，还可以使用第一“混合”标准单元，也就是说具有NMOS晶体管和PMOS晶体管，NMOS晶体管和PMOS晶体管具有不同的阈值电压，通常PMOS晶体管在绝对值上与NMOS晶体管的阈值电压相比具有更低阈值电压。
这种配置的一个示例如图9所示。
在该图9中，集成电路IC2包括第一标准单元STD100，该第一标准单元STD100由两个第二标准单元STD200以对接方式框定。
第一单元STD100包括硅沟道NMOS晶体管TNRVT(Si)和硅锗沟道PMOS晶体管TPLVT(SiGe)。
绝缘区域RIS(例如，包括二氧化硅)围绕晶体管TNRVT和TPLVT的每个有源区ZA。
因此这里可以看出，与通常的标准单元不同，NMOS晶体管的阈值电压与PMOS晶体管的电压不同。
更具体地说，NMOS晶体管TNRVT(Si)是常规电压阈值晶体管，而PMOS晶体管TPLVT(SiGe)是低电压阈值晶体管，但实际上如下所示，由于有源区的断开，其将具有常规类型电压阈值。
这里的每个第二标准单元STD200包括两个硅沟道NMOS晶体管TNHVT(Si)和两个硅沟道PMOS晶体管TPHVT(Si)。
形成这些晶体管的栅极GRP的多晶硅线高出这些晶体管的有源区ZA。
同样，这些晶体管的有源区ZA至少部分地由绝缘区域RIS围绕。
由于第一标准单元和第二标准单元的PMOS晶体管之间的有源区的不连续性，晶体管TPLVT的阈值电压将在绝对值上增加，并且该PMOS晶体管TPLVT(SiGe)的Ion电流性能被影响并且该离子电流减小。
因此，晶体管TPLVT将像常规电压阈值晶体管一样工作，并且具有相同的阈值电压电平。
因此，该实施例的显著之处在于，它提供了具有高电压阈值和硅沟道的晶体管与具有常规电压阈值和SiGe沟道的晶体管的混合，同时限制了由于没有填充单元而导致的拥挤。
因此，存在提供具有不同阈值电压和低泄漏(低电流Ioff)的晶体管的混合的标准单元的组合。
在图10所示的集成电路中可以存在标准单元的其他组合。例如，这些其他组合可以在集成电路中被添加到图9中的单元组合。
图10的集成电路IC3包括由两个第二附加标准单元STDS2以对接方式框定的第一附加标准单元STDS1。
第一单元STDS1包括硅锗沟道PMOS晶体管TPRVT(SiGe)和硅沟道NMOS晶体管TNRVT(Si)。
形成这些晶体管的栅极的多晶硅线GRN高出这些晶体管的有源区。
每个第二附加单元STDS2包括硅锗沟道PMOS晶体管TPLVT(SiGe)和硅沟道NMOS晶体管TNLVT(Si)。这里同样，形成这些晶体管的栅极的多晶硅线GRN高出这些晶体管的有源区ZA。
这些附加单元的PMOS晶体管的有源区ZA彼此接触以形成连续的半导体区。
为了将晶体管TPLVT(SiGe)与晶体管TPRVT(SiGe)电绝缘，以电源电压VDD进行偏置的多晶硅线GRI与在晶体管TPRVT(SiGe)与TPLVT(SiGe)的有源区ZA之间的边界重叠。
这里，因此获得了一组标准单元，该一组标准单元提供了具有不同阈值电压和在离子电流方面高性能的晶体管的混合。
现在更具体地参考图11来说明方法的实施方式的示例。
标准单元的库LBR被存储在存储器MM中，该库LBR特别包括上述的单元STD1、STD2、STD10、STD20、STD100、STD200、STDS1、STDS2、STDFL1和STDFL10。
这里应当注意，即使所有这些单元在存储器MM中表示，单元STDS2、STD1和STD10在基本单元特性(LVT型单元)方面是相同的，并且仅它们的邻接将不同。
对于在基本单元特性(HVT型单元)方面相同的单元STD20和STD200也是如此。
然后，在步骤ST110中，执行这些标准单元中的一些标准单元的提取，然后执行这些被提取的单元的放置ST111，以便获得要生成的集成电路部件的期望配置，诸如，例如在图7到图10中所示的配置。
然后，根据单元的这种放置，以本身已知的常规方式生成集成电路IC、IC1、IC2或IC3(步骤ST112)。
集成电路可以被概括为：包括至少一个第一标准单元(STD100)，该第一标准单元(STD100)由两个第二标准单元(STD200)框定，该三个单元被彼此相邻放置，每个单元包括位于绝缘体上硅型衬底中和上的至少一个NMOS晶体管(TNRVT)和至少一个PMOS晶体管(TPLVT)，所述第一标准单元(STD100)的至少一个PMOS晶体管(TPLVT)具有包括硅和锗的沟道，所述每个第二标准单元的至少一个PMOS晶体管(TPHVT)具有硅沟道，每个第二标准单元的至少一个PMOS晶体管(TPHVT)的阈值电压与所述第一单元的至少一个PMOS晶体管(TPLVT)的阈值电压在绝对值上不同。
集成电路还可以包括半导体连接区域(FLRG1)，该半导体连接区域(FLRG1)将所述第一标准单元(STD1)的至少一个PMOS晶体管的有源区和第二标准单元(STD2)的PMOS晶体管的有源区进行连接。
集成电路可以包括被称为填充单元的至少两个标准单元(STDFL1)，该两个填充单元框定第一标准单元，分别被设置在第一标准单元(STD1)与两个第二标准单元(STD2)之间，分别与第一标准单元和两个第二标准单元对接，每个填充单元包括填充区域(FLRG1)以及两个第一多晶硅线(GRI)，该填充区域具有包含硅和锗的第一部分(P1)以及包含硅的第二部分(P2)，该包含硅和锗的第一部分(P1)与第一标准单元的PMOS晶体管的有源区接触，并且该包含硅的第二部分(P2)与对应的第二标准单元的PMOS晶体管的有源区接触，并且两个第一多晶硅线(GRI)分别位于填充单元与第一标准单元(STD1)或第二标准单元(STD2)之间的边界的上方，并且旨在以电源电压进行偏置，填充区域形成所述半导体连接区域。
集成电路可以包括被称为填充单元的至少两个标准单元(STDFL10)，该两个填充单元框定第一标准单元(STD10)，分别被设置在第一标准单元(STD10)与两个第二标准单元(STD20)之间，分别与第一标准单元和两个第二标准单元对接，每个填充单元包括包含硅和锗的填充区域以及至少一个第一多晶硅线，该包含硅和锗的填充区域邻接于第一标准单元的PMOS晶体管的有源区，并且该至少一个第一多晶硅线位于填充区域的上方并且旨在保持电浮动，填充区域通过绝缘区域(RIS)与所述每个第二标准单元的至少一个PMOS晶体管的有源区分开。
所述第一标准单元的至少一个PMOS晶体管可以是低电压阈值晶体管(TPLVT)并且所述第二标准单元的至少一个PMOS晶体管可以是高电压阈值晶体管(TPHVT)。所述第一标准单元的至少一个PMOS晶体管可以是常规电压阈值晶体管(TPVRT)并且所述第二标准单元的至少一个PMOS晶体管可以是高电压阈值晶体管(TPHVT)。所述第一标准单元(STD100)的至少一个NMOS晶体管可以具有硅沟道，所述第一标准单元(STD100)的至少一个NMOS晶体管的阈值电压在绝对值上等于或优选地大于所述该第一标准单元的至少一个PMOS晶体管的阈值电压，并且所述该第一标准单元的至少一个PMOS晶体管的有源区可以与所述每个第二标准单元(STD200)的至少一个PMOS晶体管的有源区电绝缘。第一标准单元(STD100)可以邻接于每个第二标准单元(STD200)。所述第一单元(STD100)的至少一个NMOS晶体管可以是常规电压阈值晶体管(TNRVT)，所述第一单元(STD100)的至少一个PMOS晶体管可以是低电压阈值晶体管(TPLVT)并且所述每个第二单元(STD200)的至少一个PMOS晶体管可以是高电压阈值晶体管(TPHVT)。
集成电路还可以包括由两个第二附加标准单元(STDS2)框定的另一组第一附加标准单元(STDS1)，三个附加单元被邻接并且每个附加单元包括具有硅沟道的至少一个NMOS晶体管和具有包含硅和锗的沟道的至少一个PMOS晶体管，所有PMOS晶体管的有源区形成连续的半导体区，所述第一附加单元的至少一个PMOS晶体管的阈值电压与第二附加单元的PMOS晶体管的阈值电压在绝对值上不同，并且集成电路还包括两个多晶硅线，该两个多晶硅线旨在以电源电压进行偏置并且分别被设置在所述第一附加单元的至少一个PMOS晶体管的有源区与所述每个第二附加单元的至少一个PMOS晶体管之间的边界的上方。
所述第一附加单元(STDS1)的至少一个PMOS晶体管可以是低电压阈值晶体管(TPLVT)并且第二附加单元(STDS2)的PMOS晶体管可以是常规电压阈值晶体管(TPRVT)。绝缘体上硅型衬底可以是完全耗尽的绝缘体上硅型衬底。
一种用于制造集成电路的方法可以被概括为包括：在存储器(MM)中存储标准单元库(LBR)，该标准单元库(LBR)旨在在绝缘体上硅型衬底上生成并且包括至少一个第一标准单元和第二标准单元，每个单元包括至少一个NMOS晶体管和至少一个PMOS晶体管，所述第一标准单元的至少一个PMOS晶体管具有包括硅和锗的沟道，所述第二标准单元的至少一个PMOS晶体管具有硅沟道，所述第二标准单元的至少一个PMOS晶体管的阈值电压与所述第一单元的至少一个PMOS晶体管的阈值电压在绝对值上不同；从存储器提取(ST110)这些标准单元，并且放置(ST111)这些单元以使得它们被彼此相邻设置，第一标准单元由两个第二标准单元框定；以及根据所述这些单元的放置，生成(ST112)集成电路。
第一标准单元可以包括围绕所述至少一个NMOS晶体管的有源区和所述至少一个PMOS晶体管的有源区的绝缘区域，第二标准单元可以包括至少部分地围绕所述至少一个NMOS晶体管的有源区和所述至少一个PMOS晶体管的有源区的绝缘区域，第一标准单元的每个NMOS晶体管可以具有硅沟道，第一标准单元的每个NMOS晶体管在绝对值上大于该第一标准单元的每个PMOS晶体管的阈值电压的阈值电压，并且第二标准单元的每个PMOS晶体管的阈值电压在绝对值上大于第一单元的每个NMOS晶体管的阈值电压，并且其中单元的放置可以包括放置第一标准单元(STD100)以使得第一标准单元的PMOS晶体管的有源区与两个第二单元的PMOS晶体管的有源区电绝缘，该第一标准单元(STD100)由两个第二标准单元(STD200)以邻接的方式框定。所述第一单元的至少一个NMOS晶体管可以是常规电压阈值晶体管(TNRVT)，所述第一单元的至少一个PMOS晶体管可以是低电压阈值晶体管(TPLVT)并且所述第二单元的至少一个PMOS晶体管可以是高电压阈值晶体管(TPHVT)。标准单元库还可以包括第一附加标准单元(STDS1)和第二附加标准单元(STDS2)，附加单元各自包括具有硅沟道的至少一个NMOS晶体管和具有含有硅和锗的沟道的至少一个PMOS晶体管，并且所述第一附加单元的至少一个PMOS晶体管的阈值电压与所述第二附加单元的至少一个PMOS晶体管的阈值电压在绝对值上不同，并且所述放置还可以包括设置这些附加单元以使得第一附加单元由两个第二附加单元框定，所有附加单元的PMOS晶体管的有源区形成连续的半导体区，第一附加单元或第二附加单元中的至少一个在其边缘上具有在对应有源区上方的多晶硅线，该多晶硅线旨在以电源电压进行偏置。所述第一附加单元的至少一个PMOS晶体管可以是低电压阈值晶体管(TPLVT)并且所述第二附加单元的至少一个PMOS晶体管可以是常规电压阈值晶体管(TPRVT)。
标准单元可以被概括为：旨在绝缘体上硅型衬底上生成，并且包括：至少一个NMOS晶体管(TNRVT)，具有硅沟道；至少一个PMOS晶体管(TPLVT)，具有包括硅和锗的沟道，并且该至少一个PMOS晶体管(TPLVT)的阈值电压在绝对值上等于或优选地低于所述至少一个NMOS晶体管的阈值电压；以及绝缘区域，围绕所述至少一个NMOS晶体管的有源区和所述至少一个PMOS晶体管的有源区的。
所述至少一个NMOS晶体管可以是常规电压阈值晶体管(TNRVT)并且所述至少一个PMOS晶体管可以是具有低电压阈值(TPLVT)的晶体管。
可以对上述各种实施例组合以提供进一步的实施例。根据以上详细描述，可以对实施例进行这些和其他改变。一般而言，在以下权利要求中，所使用的术语不应被解释为将权利要求限于说明书和权利要求中所公开的特定实施例，而应被解释为包括权利要求所要求的所有可能的实施例以及与其等效的全部范围。因此，权利要求不受本公开的限制。

Claims (19)

1.一种集成电路，包括：
绝缘体上硅衬底；
至少一个第一标准单元，由两个第二标准单元框定，该三个单元被彼此相邻设置，每个单元包括：
位于所述绝缘体上硅衬底中和上的至少一个NMOS晶体管和至少一个PMOS晶体管，所述第一标准单元的至少一个PMOS晶体管具有包括硅和锗的沟道，每个第二标准单元的至少一个PMOS晶体管具有硅沟道，所述每个第二标准单元的至少一个PMOS晶体管的阈值电压与所述第一标准单元的至少一个PMOS晶体管的阈值电压在绝对值上不同。
2.根据权利要求1所述的集成电路，还包括半导体连接区域，所述半导体连接区域将所述第一标准单元的所述至少一个PMOS晶体管的有源区和所述第二标准单元的PMOS晶体管的有源区进行连接。
3.根据权利要求2所述的集成电路，包括被称为填充单元的至少两个标准单元，所述至少两个填充单元框定所述第一标准单元，分别被设置在所述第一标准单元与所述两个第二标准单元之间，分别与所述第一标准单元和所述两个第二标准单元对接，每个填充单元包括填充区域以及两个第一多晶硅线，所述填充区域具有包含硅和锗的第一部分以及包含硅的第二部分，所述第一部分与所述第一标准单元的至少一个PMOS晶体管的有源区接触，所述第二部分与对应的第二标准单元的至少一个PMOS晶体管的有源区接触，并且所述两个第一多晶硅线分别位于所述填充单元与所述第一标准单元或所述第二标准单元之间的边界的上方，并且被配置为以电源电压进行偏置，所述填充区域形成所述半导体连接区域。
4.根据权利要求1所述的集成电路，包括被称为填充单元的至少两个标准单元，所述至少两个填充单元框定所述第一标准单元，分别被设置在所述第一标准单元和所述两个第二标准单元之间，分别与所述第一标准单元和所述两个第二标准单元对接，每个填充单元包括包含硅和锗的填充区域以及至少一个第一多晶硅线，所述填充区域与所述第一标准单元的所述至少一个PMOS晶体管的有源区邻接，所述至少一个第一多晶硅线位于所述填充区域的上方并且被配置为保持电浮动，所述填充区域通过绝缘区域与每个第二标准单元的至少一个PMOS晶体管的有源区分开。
5.根据权利要求2所述的集成电路，其中所述第一标准单元的至少一个PMOS晶体管是低电压阈值晶体管，并且所述第二标准单元的至少一个PMOS晶体管是高电压阈值晶体管。
6.根据权利要求2所述的集成电路，其中所述第一标准单元的至少一个PMOS晶体管是常规电压阈值晶体管，并且所述第二标准单元的至少一个PMOS晶体管是高电压阈值晶体管。
7.根据权利要求1所述的集成电路，其中所述第一标准单元的至少一个NMOS晶体管具有硅沟道，所述第一标准单元的至少一个NMOS晶体管的阈值电压在绝对值上等于或大于所述第一标准单元的至少一个PMOS晶体管的阈值电压，并且所述第一标准单元的至少一个PMOS晶体管的有源区与每个第二标准单元的至少一个PMOS晶体管的有源区电绝缘。
8.根据权利要求7所述的集成电路，其中所述第一标准单元邻接于每个第二标准单元。
9.根据权利要求7所述的集成电路，其中所述第一单元的至少一个NMOS晶体管是常规电压阈值晶体管，所述第一单元的至少一个PMOS晶体管是低电压阈值晶体管，并且每个第二单元的至少一个PMOS晶体管是高电压阈值晶体管。
10.根据权利要求7所述的集成电路，还包括另一组第一附加标准单元，所述另一组第一附加标准单元由两个第二附加标准单元框定，该三个附加单元被邻接，并且每个附加单元包括具有硅沟道的至少一个NMOS晶体管和具有包含硅和锗的沟道的至少一个PMOS晶体管，所有PMOS晶体管的有源区形成连续的半导体区，所述第一附加标准单元的至少一个PMOS晶体管的阈值电压与所述第二附加标准单元的至少一个PMOS晶体管的阈值电压在绝对值上不同，并且所述集成电路还包括两个多晶硅线，所述两个多晶硅线被配置为以电源电压进行偏置并且分别被设置在所述第一附加标准单元的至少一个PMOS晶体管的有源区与每个第二附加单元的至少一个PMOS晶体管之间的边界的上方。
11.根据权利要求10所述的集成电路，其中所述第一附加标准单元的至少一个PMOS晶体管是低电压阈值晶体管，并且所述第二附加标准单元的PMOS晶体管是常规电压阈值晶体管。
12.根据权利要求1所述的集成电路，其中所述绝缘体上硅型衬底是完全耗尽的绝缘体上硅型衬底。
13.一种用于制造集成电路的方法，包括：
在存储器中存储标准单元库，所述标准单元库旨在在绝缘体上硅型衬底上生成，并且所述标准单元库包括至少一个第一标准单元和第二标准单元，每个单元包括至少一个NMOS晶体管和至少一个PMOS晶体管，所述第一标准单元的至少一个PMOS晶体管具有包括硅和锗的沟道，所述第二标准单元的至少一个PMOS晶体管具有硅沟道，所述第二标准单元的至少一个PMOS晶体管的阈值电压与所述第一单元的至少一个PMOS晶体管的阈值电压在绝对值上不同；
从所述存储器提取所述标准单元，并且放置所述标准单元以使得所述标准单元被彼此相邻设置，所述第一标准单元由两个第二标准单元框定；以及
根据所述标准单元的放置，生成所述集成电路。
14.根据权利要求13所述的方法，其中所述第一标准单元包括围绕所述至少一个NMOS晶体管的有源区和所述至少一个PMOS晶体管的有源区的绝缘区域，所述第二标准单元包括至少部分地围绕所述至少一个NMOS晶体管的有源区和所述至少一个PMOS晶体管的有源区的绝缘区域，所述第一标准单元的每个NMOS晶体管具有硅沟道和阈值电压，所述第一标准单元的每个NMOS晶体管的阈值电压在绝对值上大于所述第一标准单元的每个PMOS晶体管的阈值电压，并且所述第二标准单元的每个PMOS晶体管的阈值电压在绝对值上大于所述第一标准单元的每个NMOS晶体管的阈值电压，并且其中所述标准单元的放置包括放置所述第一标准单元，所述第一标准单元由两个第二标准单元以邻接的方式框定，使得所述第一标准单元的至少一个PMOS晶体管的有源区与所述两个第二单元的至少一个PMOS晶体管的有源区电绝缘。
15.根据权利要求14所述的方法，其中所述第一单元的至少一个NMOS晶体管是常规电压阈值晶体管，所述第一单元的至少一个PMOS晶体管是低电压阈值晶体管，并且所述第二单元的至少一个PMOS晶体管是高电压阈值晶体管。
16.根据权利要求13所述的方法，其中所述标准单元库包括第一附加标准单元和第二附加标准单元，所述附加标准单元各自包括具有硅沟道的至少一个NMOS晶体管和具有包含硅和锗的沟道的至少一个PMOS晶体管，并且所述第一附加单元的至少一个PMOS晶体管的阈值电压与所述第二附加单元的至少一个PMOS晶体管的阈值电压在绝对值上不同，并且其中所述放置还包括设置所述附加标准单元以使得所述第一附加标准单元由两个第二附加标准单元框定，所有所述附加标准单元的PMOS晶体管的有源区形成连续的半导体区，所述第一附加标准单元或所述第二个附加单元中的至少一个在其边缘上具有在对应有源区上方的多晶硅线，所述多晶硅线被配置为以电源电压进行偏置。
17.根据权利要求16所述的方法，其中所述第一附加标准单元的至少一个PMOS晶体管是低电压阈值晶体管，并且所述第二附加标准单元的至少一个PMOS晶体管是常规电压阈值晶体管。
18.一种标准单元，包括：
至少一个NMOS晶体管，所述至少一个NMOS晶体管具有硅沟道；
至少一个PMOS晶体管，所述至少一个PMOS晶体管具有包括硅和锗的沟道，并且所述至少一个PMOS晶体管的阈值电压在绝对值上等于或低于所述至少一个NMOS晶体管的阈值电压；以及
绝缘区域，所述绝缘区域围绕所述至少一个NMOS晶体管的有源区和所述至少一个PMOS晶体管的有源区，
其中，所述标准单元被配置为在绝缘体上硅型衬底上生成。
19.根据权利要求18所述的标准单元，其中所述至少一个NMOS晶体管是常规电压阈值晶体管，并且所述至少一个PMOS晶体管是具有低电压阈值的晶体管。
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