CN111490042A - 半导体器件、制造半导体器件的方法及其系统 - Google Patents

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Abstract

半导体器件包括：有源区，位于晶体管层中；接触件‑源极/漏极(CSD)导体，位于晶体管层中；栅极导体，位于晶体管层中并与相应的CSD导体交错；VG结构，位于晶体管层中以及有源区上方；以及第一栅极信号承载(GSC)导体，位于晶体管层上方的M_1st层中，该第一GSC导体位于有源区上方；并且其中，有源区和第一GSC导体的相应长轴基本在第一方向上延伸；并且CSD导体和栅极导体的相应长轴基本在第二方向上延伸，第二方向基本垂直于第一方向。本发明的实施例还提供了制造半导体器件的方法及其系统。

Description

半导体器件、制造半导体器件的方法及其系统
技术领域
本发明的实施例涉及半导体器件、制造半导体器件的方法及其系统。
背景技术
集成电路(“IC”)包括一个或多个半导体器件。表示半导体器件的一种方式是将平面图称为布局图。布局图是在设计规则的上下文中生成的。一组设计规则对布局图中的相应图案的放置施加约束，例如地理/空间限制、连接限制等。通常，一组设计规则包括与相邻或邻接单元中的图案之间的间距和其它相互作用有关的设计规则的子集，其中，图案表示金属化层中的导体。
通常，一组设计规则特定于基于所得的布局图来制造半导体器件的工艺节点。设计规则组补偿了相应工艺节点的可变性。这种补偿增加了由布局图产生的实际半导体器件将成为该布局图所基于的虚拟器件的可接受的对应物的可能性。
发明内容
本发明的一些实施例涉及一种制造用于存储在非暂时性计算机可读介质上的布局图的半导体器件的方法，所述方法包括生成布局图，所述生成布局图包括：生成表示所述半导体器件中的相应有源区的有源区图案；在所述有源区图案上方生成接触件-源极/漏极(CSD)图案，所述接触件-源极/漏极图案表示所述半导体器件中的相应接触件-源极/漏极导体；生成与相应的所述接触件-源极/漏极图案交错并且位于所述有源区图案上方的栅极图案，所述栅极图案表示所述半导体器件中的相应栅极导体；相应地在所述栅极图案上方以及所述有源区图案上方生成栅极上通孔(VG)图案，所述栅极上通孔图案表示所述半导体器件中的相应栅极上通孔结构；以及相应地在所述栅极上通孔图案上方，以及所述接触件-源极/漏极图案和所述栅极图案上方以及所述有源区图案上方生成第一导电图案，所述第一导电图案表示所述半导体器件的第一金属化层(M_1st层)中的第一栅极信号承载(GSC)导体；以及其中：所述有源区图案和所述第一导电图案的相应长轴在第一方向上延伸；以及所述接触件-源极/漏极图案和所述栅极图案的相应长轴在第二方向上延伸，所述第二方向垂直于所述第一方向。
本发明的另一些实施例涉及一种用于制造半导体器件的系统，所述系统包括：至少一个处理器；以及至少一个存储器，包括用于一个或多个程序的计算机程序代码；其中，对于存储在非暂时性计算机可读介质上的布局图，所述至少一个存储器、所述计算机程序代码和所述至少一个处理器被配置为使所述系统执行包括生成布局图的方法，所述生成布局图包括：生成表示所述半导体器件中的相应有源区的有源区图案；在所述有源区图案上方生成接触件-源极/漏极(CSD)图案，所述接触件-源极/漏极图案表示所述半导体器件中的相应接触件-源极/漏极导体；生成与相应的所述接触件-源极/漏极图案交错并且位于所述有源区图案上方的栅极图案，所述栅极图案表示所述半导体器件中的相应栅极导体；相应地在所述栅极图案上方以及所述有源区图案上方生成栅极上通孔(VG)图案，所述栅极上通孔图案表示所述半导体器件中的相应栅极上通孔结构；相应地在所述栅极上通孔图案上方、所述接触件-源极/漏极图案和所述栅极图案上方以及所述有源区图案上方生成第一导电图案，所述第一导电图案表示半导体器件的第一金属化层(M_1st层)中的第一栅极信号承载(GSC)导体；相应地在所述第一导电图案上方生成第一通孔图案，所述第一通孔图案表示所述半导体器件的第一互连层(VIA_1st层)中的相应的第一通孔结构；以及在所述第一通孔图案上方以及相应地在所述第一导电图案上方生成第二导电图案，所述第二导电图案表示所述半导体器件的第二金属化层(M_2nd层)中的第二栅极信号承载导体；以及其中：所述有源区图案和所述第一导电图案的相应长轴在第一方向上延伸；以及所述接触件-源极/漏极图案、所述栅极图案和所述第二导电图案的相应长轴在第二方向上延伸，所述第二方向基本垂直于所述第一方向。
本发明的又一些实施例涉及一种半导体器件，包括：有源区，位于晶体管层中；接触件-源极/漏极(CSD)导体，位于所述晶体管层中以及所述有源区上方并且与所述有源区电耦合；栅极导体，位于所述晶体管层中、位于所述有源区上方并与所述有源区电耦合，并且与相应的所述接触件-源极/漏极导体交错；栅极上通孔(VG)结构，位于所述晶体管层中并且相应地位于所述栅极图案上方并且与所述栅极图案电耦合，以及位于所述有源区上方；以及第一栅极信号承载(GSC)导体，位于所述晶体管层上方的第一金属化层(M_1st层)中，所述第一栅极信号承载导体相应地位于所述栅极上通孔结构上方并且与所述栅极上通孔结构电耦合，并且位于所述接触件-源极/漏极导体和所述栅极导体上方，以及所述有源区上方；以及其中：所述有源区和所述第一栅极信号承载导体的相应长轴在第一方向上延伸；以及所述接触件-源极/漏极导体和所述栅极导体的相应长轴在第二方向上延伸，所述第二方向垂直于所述第一方向。
附图说明
在随后附图的各个图中，以示例而非限制的方式示出了一个或多个实施例，其中，具有相同参考标号的元件始终表示相同的元件。除非另外公开，否则附图未按比例绘制。
图1是根据本发明的至少一个实施例的半导体器件的框图。
图2A是根据一些实施例的半导体器件中的菊花链布置的三维视图。
图2B至图2C是根据本发明的至少一个实施例的相应的菊花链电路图。
图3是根据一些实施例的半导体器件中的菊花链布置的三维视图。
图4A至图4B是根据一些实施例的相应的布局图。
图5是根据一些实施例的制造半导体器件的方法的流程图。
图6是根据一些实施例的生成布局图的方法的流程图。
图7是根据一些实施例的电子设计自动化(EDA)系统的框图。
图8是根据一些实施例的半导体器件制造系统以及与其相关联的IC制造流程的框图。
图9是根据一些实施例的SERDES电路的构成的框图。
具体实施方式
以下公开内容提供了许多用于实现所提供主题的不同特征的不同实施例或实例。以下描述组件、材料、值、步骤、操作、材料、布置等的特定实例以简化本发明。当然，这些仅是示例，而不旨在限制。可以包含其它组件、值、操作、材料、布置等。例如，以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可在各个实施例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
而且，为便于描述，在此可以使用诸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”等空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)原件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其它方式定向(旋转90度或在其它方位上)，而本文使用的空间相对描述符可以同样地作出相应的解释。
在一些实施例中，提供了晶体管的菊花链布置。在一些实施例中，提供了晶体管的菊花链布置，其是包括在串行器/解串器(SERDES)器件中的组件。在一些实施例中，晶体管的菊花链布置包括表示有源区域的鳍、位于相应鳍上方的栅极结构、位于栅极结构上方以及有源区域上方的栅极上通孔(VG)结构以及位于第一金属化层(M_1st层)(例如M0)中和VG结构上方的第一栅极信号承载(GSC)导体，其中，M_1st层中的GSC导体(M_1st GSC导体)与每个栅极结构共同电耦合。根据用于制造晶体管的菊花链布置的另一种方法，设计规则防止M_1st GSC导体位于有源区域上方，这(尤其)增加了菊花链布置的占位面积。对于菊花链布置的给定应用，根据其它方法的菊花链布置的使用导致速度比根据至少一些实施例的菊花链布置慢≈5.8％至≈14.5％之间。在一些实施例中，为了减少电容耦合，第M_1st GSC导体的短轴保持为相对较窄。在其中M_1st GSC导体的短轴相对较窄的一些实施例中，为了减小电阻，在M_3rd层(例如，M2)中的相应GSC导体与M_1st GSC导体平行地设置。在一些实施例中，为了减少电容耦合，将M_3rd层中的GSC导体(M_3rd GSC导体)的短轴保持为相对较窄。在一些实施例中，M_3rd GSC导体的短轴的尺寸与M_1st GSC导体的短轴的尺寸基本相同。
在图1中，半导体器件100A尤其包括电路宏(以下称为宏)101A。宏101A尤其包括串行器/解串器(SERDES)器件102。有关SERDES器件的一般信息可在例如于2016年4月26日授权的第9,325,310号美国专利、于2013年8月27日授权的第8,520,348号美国专利以及于2007年7月12日发表的美国预授权出版号为20070160173中找到，其全部内容结合于此作为参考。
以美国预授权出版号为20070160173的专利为例，以下将详细介绍有关SERDES器件的一般信息。
图9是表示本发明的SERDES电路的一实施例的整体构成的框图。参照图9，SERDES电路具备PLL电路10、发送电路11和接收电路12而构成。发送电路11中具备生成把并行数据3串行化所得的串行数据1的并串变换电路13。接收电路12中具备根据从外部输入的串行数据输入2和由PLL电路10生成了的时钟而进行与输入数据同步了的时钟的恢复的时钟和数据恢复电路14和根据数据5和时钟6把数据按并行展开的串并变换电路15。未图示的多相时钟生成电路对来自PLL电路10的时钟进行分频等而生成多相时钟(相位以等间隔分开的多个时钟信号)，将其供给到时钟和数据恢复电路14。
SERDES器件102尤其包括晶体管的菊花链布置103N和晶体管的菊花链布置103P。在一些实施例中，菊花链布置103N的晶体管是NMOS晶体管，并且菊花链布置103P的晶体管是PMOS晶体管。在一些实施例中，SERDES102布置成基本平行于第一方向延伸的行，并且菊花链布置103N和103P都在行104中。在图1中，第一个方向是X轴(水平)。在一些实施例中，第一方向是除X轴之外的方向。在一些实施例中，菊花链布置103N和103P在不同的行中。产生菊花链布置103N和/或103P的布局图的实例包括本文公开的布局图。
图2A是根据一些实施例的半导体器件中的菊花链布置203的三维视图。
菊花链布置203包括鳍212(1)、212(2)、212(3)和212(4)，其相应的长轴基本平行于第一方向延伸。在图2A中，第一方向是X轴(水平)。在一些实施例中，第一方向是除X轴之外的方向。在一些实施例中，菊花链布置203包括四个以外的多个鳍。在图2A中，鳍212(1)-212(4)表示根据finFET晶体管技术配置的有源区(AA)结构210。在一些实施例中，根据纳米线配置有源区结构210。在一些实施例中，根据纳米片晶体管技术来配置有源区210。在一些实施例中，根据全环栅(GAA)晶体管技术来配置有源区210。在一些实施例中，根据平面晶体管技术来配置有源区210。
在图2A中，菊花链布置203还包括栅极结构208(i-1)、208(i)和208(i+1)，以及接触件-源极/漏极(CSD)结构214(i-1)和214(i)，其中，i是非负整数。栅极结构208(i-1)、208(i)和208(i+1)以及接触件-源极/漏极(CSD)结构214(i-1)和214(i)的长轴基本平行于第二方向延伸，第二方向基本垂直于第一方向。在图2A中，第二方向是Y轴。在一些实施例中，第一方向是除Y轴以外的方向。接触件-源极/漏极(CSD)结构214(i-1)和214(i)介于相应的栅极结构208(i-1)、208(i)和208(i+1)之间。
菊花链布置203还包括：位于相应的栅极结构208(i-1)、208(i)和208(i+1)上方的栅极上通孔(VG)结构216(i-1)、216(i)和216(i+1)；以及位于相应的接触件-源极/漏极(CSD)结构214(i-1)和214(i)上方的CSD上通孔(VD)结构218(i-1)和218(i)。相对于Y轴，VG结构216(i-1)、216(i)和216(i+1)在有源区域210上方。相对于Y轴，VD结构218(i-1)和218(i)基本不在有源区域210上方。
相对于垂直于第一方向和第二方向中的每个方向的第三维度，菊花链布置203被组织成包括晶体管层234和第一金属化层236(M_1st层236)的堆叠件。在一些实施例中，第三方向是除Z轴以外的方向。在晶体管层234中，尤其形成晶体管。晶体管层234包括：鳍212(1)-212(4)；栅极结构208(i-1)、208(i)和208(i+1)；接触件-源极/漏极(CSD)结构214(i-1)和214(i)；VG结构216(i-1)、216(i)和216(i+1)；和VD结构218218(i-1)和218(i)。
在图2A中，菊花链布置203还包括位于M_1st层236中的导体220、222(1)和222(2)。在一些实施例中，根据制造菊花链布置203的相应工艺节点的编号约定，M_1st层是金属化层零(M0)或金属化层一(M1)。在图在图2A以及图3和图4A至图4B(下面讨论)中，假定M_1st层为M0。
更具体地，在图2A中，导体220是栅极信号承载(GSC)导体。GSC导体220位于VG结构216(i-1)、216(i)和216(i+1)上方。因此，栅极结构208(i-1)、208(i)和208(i+1)通过GSC导体220电耦合在一起(或共同电耦合)。相对于Y轴，GSC导体220位于有源区域210上方。
导体222(1)和222(2)是源极/漏极信号承载(SDC)导体。在一些实施例中，向SDC导体222(1)提供第一参考电压，并且向SDC 222(2)提供第二参考电压。在一些实施例中，第一参考电压是VDD，并且第二参考电压是VSS。在一些实施例中，第一参考电压是除VDD之外的电压，并且第二参考电压是除VSS之外的电压。相对于Y轴，SDC导体222(1)和SDC导体222(2)都基本不在有源区域210上。在一些实施例中，SDC导体222(1)或222(2)中的一个或两个基本与有源区域210重叠。
在图2A中，在一些实施例中，为了减少相对于Y轴的电容耦合，GSC导体220的短轴的宽度相对较窄。在一些实施例中，为了减少相对于Y轴的电容耦合，GSC导体220的短轴的宽度基本小于有源区域210的短轴的宽度。在一些实施例中，相对于Y轴，GSC的导体220的宽度(W220)是有源区域210的宽度(W210)的一部分。在一些实施例中，W220≈(5/22)×W210。
在一些实施例中，相对于Y轴，相应SDC导体222(1)和222(2)的短轴的宽度(W222)显著宽于GSC导体220的短轴的宽度。在一些实施例中，W220≈(2/3)×W222。在一些实施例中，W222是W210的一部分。在一些实施例中，W222≈(15/44)×W210。
在图2A中，菊花链布置203还包括层间介电材料的层(未示出)，其填充各个有源组件之间的间隙，各个有源组件例如，鳍212(1)-212(4)；栅极结构208(i-1)、208(i)和208(i+1)；接触件-源极/漏极(CSD)结构214(i-1)和214(i)；VG结构216(i-1)、216(i)和216(i+1)；VD结构218(i-1)和218(i)；GSC导体220；和SDC导体222(1)和222(2)。
图2B至图2C是根据本发明的至少一个实施例的相应菊花链电路图203N和203P。
电路图203N和203P对应于图2A的菊花链布置203。更具体地，电路图203N对应于其中菊花链布置203的晶体管是NMOS晶体管的实施例。电路图203N包括NMOS晶体管206N(0)、206N(1)、206N(2)、...、206N(M-2)和206N(M-1)，以及栅电极208N(0)、208N(1)、208N(2)、...208N(M-2)和208N(M-1)，其中M为正整数。在图2C中，电路图203P对应于其中菊花链布置203的晶体管是PMOS晶体管的实施例。电路图203P包括PMOS晶体管206P(0)、206P(1)、206P(2)、...、206P(M-2)和206P(M-1)，以及栅电极208P(0)、208P(1)、208P(2)、...208P(M-2)和208P(M-1)，其中M为正整数。
图3是根据一些实施例的半导体器件中的菊花链布置303的三维视图。
图3遵循与图2A类似的编号方案。尽管相对应，但一些组件也有所不同。为了帮助识别相对应但仍具有差异的组件，编号约定对图3使用3系列编号，而图2A使用2系列编号。例如，图3中的GSC导体320可以对应于图2A中的GSC导体220，其相似性反映在公共根_20中，而差异反映在相应的前导数字3__(_)和2__(_)中。为了简洁起见，讨论将更多地集中在图3和图2A之间的差异上，而不是相似性上。
菊花链布置303包括栅极结构308(1)、308(2)、308(3)、...308(14)、308(15)和308(16)，并且因此包括16个相应的晶体管。在一些实施例中，栅电极的数量以及晶体管的该其它数量是除16之外的数量。菊花链布置303还包括VG结构318(1)、318(2)、...318(14)、318(15)和318(16)。
相对于第三维度(其为图3中的Z轴)，菊花链布置303被组织成堆叠件，该堆叠件包括：晶体管层334；M_1st层336；第一互连结构层338(VIA_1st 338)；第二层金属化层340(M_2nd层340)；第二互连结构层342(VIA_2nd 342)；以及第三金属化层344(M_3rd层344)。在图3中，M_1st层336为M0，并且因此，VIA_1st层338为VIA0，M_2nd层340为M1，VIA_2nd层342为VIA1，并且M_3rd层344为M2。
在图3中，M0层336包括导体320，该导体是栅极信号承载(GSC)导体。VIA0层338中的通孔结构称为V0结构。菊花链布置303还包括V0结构324(1)、324(2)、324(3)、324(4)和324(5)。
在图3中，M1层340包括导体327(1)、327(2)、327(3)、327(4)和327(5)，每个导体都是GSC导体。在一些实施例中，M1GSC导体的数量是除5之外的数量。GSC导体327(1)-327(5)在V0结构324(1)、324(2)、324(3)、324(4)和324(5)上相应地对准。VIA1层342中的通孔结构称为V1结构。菊花链布置303还包括V1结构328(1)、328(2)、328(3)、328(4)和328(5)。V1结构328(1)-328(5)在V0结构324(1)-324(5)上相应地对准。在图3中，M2层344包括导体330，其是GSC导体。
在图3中，在一些实施例中，为了减少电容耦合，M0GSC导体320的短轴的尺寸相对于Y轴相对较窄。
在其中M0GSC 320导体的短轴相对较窄的一些实施例中，为了减小电阻，M2GSC导体330的短轴的尺寸相对于Y轴相对较窄。在一些实施例中，M2GSC导体330的短轴的尺寸与M0GSC导体320的短轴的尺寸基本相同。
图4A至图4B是根据一些实施例的菊花链单元403A-403B的相应布局图。
图4A至图4B遵循与图3类似的编号方案。尽管相对应，但一些组件也有所不同。为了帮助识别相对应但仍具有差异的组件，编号约定对图4A至图4B使用4系列编号，而图3使用3系列编号。例如，图4A至图4B中的M0GSC图案420可以对应于图3中的GSC导体320，其相似性反映在公共根_20中，而差异反映在相应的前导数字4__(_)和3__(_)中。为了简洁起见，讨论将更多地集中在图4A至图4B和图3之间的差异上，而不是相似性上。
菊花链单元403A和403B表示相同的菊花链布置。菊花链单元403A示出了从晶体管层级至M0层级的图案。菊花链单元403B示出了从M0层级至M2层级的图案。此外，菊花链单元403B示出了来自晶体管层级的有源区图案410和栅极图案408(1)-408(16)。
在图4A中，菊花链单元403A包括栅极图案408(1)、408(2)、408(3)、...408(14)、408(15)和408(16)，并且因此提供了表示16个相应晶体管的图案。在一些实施例中，栅极图案的数量以及因此所表示的晶体管的数量是除16之外的数量。在一些实施例中，相对于X轴，栅极图案之间的间距(栅极间距，Pgate)是栅极图案的宽度(Wgate)的倍数，其中，Wgate由相应的半导体工艺技术节点的设计规则和规模确定。在一些实施例中，相对于X轴，Pgate≈(85/6)*Wgate。
菊花链单元403A还包括：接触件-源极/漏极(CSD)图案414(1)、414(2)、414(3)、...、414(17)；以及VG图案416(1)、416(2)、416(3)、...、416(14)，416(15)和416(16)；和VD图案418(1)、418(2)、418(3)、418(4)、...418(14)、418(15)、418(16)和418(17)。在一些实施例中，相对于X轴，每个CSD图案414(1)-414(17)的宽度(WCSD)是Wgate的倍数。在一些实施例中，相对于X轴，WCSD≈5*Wgate。
在图4A中，菊花链单元403A具有边界405。在一些实施例中，相对于Y轴，菊花链单元403A的高度(HCELL)是Wgate的倍数。在一些实施例中，相对于Y轴，HCELL≈70*Wgate。
相对于Y轴，VG图案416(1)-416(16)位于有源区图案410上方。相对于Y轴，M0GSC图案420位于VG图案416(1)-416(16)上方，并且因此，M0GSC图案420位于有源区图案410上方。在一些实施例中，有源区图案410由鳍图案412(1)、412(2)、412(3)和412(4)表示。
相对于Y轴，M0SDC图案422(1)和422(2)位于M0GSC图案420的相对侧。相对于Y轴，VD图案418(2)、418(4)、...418(14)和418(16)与M0SDC图案422(1)位于M0GSC图案420的同一侧。相对于Y轴，VD图案418(1)、418(3)、...418(15)和418(17)与M0SDC图案422(2)位于M0GSC图案420的同一侧。
相对于Y轴，M0SDC图案422(1)或M0SDC图案422(2)都基本不在有源区图案410上方。在一些实施例中，M0SDC图案422(1)或422(2)中的一个或两个基本与有源区图案410重叠。在图4A的实例中，相对于X轴，假定与菊花链单元403A的左侧邻接的另一单元(未示出)共享VD图案418(1)，并且与菊花链单元403A的右侧邻接的另一单元(未示出)共享VD图案418(17)。
在一些实施例中，为了减少电容耦合，相对于Y轴，M0GSC图案420的短轴的宽度基本小于有源区图案410的短轴的宽度。在一些实施例中，相对于Y轴，M0GSC图案420的宽度(W420)是有源区图案410的宽度(W410)的一部分。在一些实施例中，W420≈(5/22)*W410。在一些实施例中，W420是相应的M0SDC图案422(1)或422(2)的短轴的宽度(W422)的一部分。在一些实施例中，W420≈(2/3)*W422。在一些实施例中，W422是W410的一部分。在一些实施例中，相对于Y轴，W422≈(15/44)*W410。
在图4A中，在一些实施例中，相对于Y轴，M0GSC图案420的宽度(W420)是Wgate的倍数。在一些实施例中，W420≈(20/6)*Wgate。在一些实施例中，相对于Y轴，每个M0SDC图案422(1)-422(2)的宽度(W422)是Wgate的倍数。在一些实施例中，W422≈5*Wgate。在一些实施例中，相对于Y轴，M0GSC图案420和每个M0SDC图案422(1)-422(2)之间的间隙的宽度(WM0gapGSCSDC)是Wgate的倍数。在一些实施例中，相对于Y轴，WM0gapGSCSDC≈(34/6)*Wgate。
在图4B中，菊花链单元403B包括：V0图案424(1)、424(2)、424(3)、424(4)和424(5)；
V0图案425(1)、425(2)、...、425(5)、425(6)、425(7)、...、425(11)和425(12)；V0图案426(1)、426(2)、...、426(5)、426(6)、426(7)、...、426(11)和426(12)；M1GSC图案427(1)、427(2)、427(3)、427(4)和427(5)；M1SDC图案428(1)、428(2)、428(3)、...、428(10)、428(11)和428(12)；M1SDC图案429(1)、429(2)、429(3)、...、429(10)、429(11)和429(12)；V1图案430(1)、430(2)、430(3)、430(4)和430(5)；V1图案431；M2GSC图案432；和M2SDC图案433(1)和433(2)。
在一些实施例中，相对于X轴，每个M1GSC图案427(1)-427(5)的宽度(WM1GSC)是Wgate的倍数。在一些实施例中，相对于X轴，WM1GSC≈(37/6)*Wgate。在一些实施例中，相对于X轴，每个M1SDC图案428(1)-428(12)和429(1)-429(12)的宽度(WM1SDC)是Wgate的倍数。在一些实施例中，相对于X轴，WM1SDC≈(37/6)*Wgate。
在一些实施例中，相对于X轴，M1SDC图案428(1)-428(12)和429(1)-429(12)之间的间距(PM1SDC)是宽度Wgate的倍数。在一些实施例中，相对于X轴，PM1SDC≈17*Wgate。在一些实施例中，相对于X轴，相应的M1SDC图案428(1)-428(12)和429(1)-429(12)之间的间隙(WM1gapSDCSDC)是Wgate的倍数。在一些实施例中，相对于Y轴，WM1gapSDCSDC≈(65/6)*Wgate。
V0图案424(1)-424(5)在M0GSC图案420上方对准。在一些实施例中，在M0GSC图案420上方对准的V0图案的数量是除五个以外的数量。V0图案425(1)-425(12)在M0SDC图案422(1)上方对准。V0图案426(1)-426(12)在M0SDC图案422(2)上方对准。
M1GSC图案427(1)-427(5)在相应的V0图案424(1)-424(5)上方对准。M1SDC图案428(1)-428(12)在相应的V0图案425(1)-425(12)上方对准。M1SDC图案429(1)-429(12)在相应的V0图案426(1)-426(12)上方对准。V1图案430(1)-430(5)位于相应的M1GSC图案427(1)-427(5)上方。V1图案431位于相应的M1SDC图案428(1)-428(12)和429(1)-429(12)上方。
M2GSC图案432位于V1图案430(1)-430(5)上方。M2SDC图案433(1)位于相应的V1图案431和M1SDC图案428(1)-428(12)上方。M2SDC图案433(2)位于相应的V1图案431和M1SDC图案429(1)-429(12)上方。
在图4B中，在一些实施例中，相对于Y轴，M2GSC图案432的宽度(W432)是Wgate的倍数。在一些实施例中，相对于Y轴，W432≈(20/6)*Wgate。在一些实施例中，W432≈W420。在一些实施例中，相对于Y轴，每个M2SDC图案433(1)-433(2)的宽度(W433)是Wgate的倍数。在一些实施例中，相对于X轴，W433≈(140/6)*Wgate。在一些实施例中，W433≈(14/3)×W422。
相对于X方向，M1SDC图案428(1)-428(12)和429(1)-429(12)中的至少一些但不是全部位于相应的栅极图案408(1)-408(16)之间。在菊花链单元403B的特定实例中，M1SDC图案428(3)和429(3)位于栅极图案408(4)和408(5)之间，M1SDC图案428(4)和429(4)位于栅极图案408(5)和408(6)之间，M1SDC图案428(8)和429(8)位于栅极图案408(10)和408(11)之间，M1SDC图案428(9)和429(9)位于栅极图案408(11)和408(12)之间，并且M1SDC图案428(10)和429(10)位于栅极图案408(12)和408(13)之间。
在图4B中，相对于X方向，M1SDC图案428(1)-428(12)和429(1)-429(12)中的至少一些位于相应的栅极图案408(1)-408(16)上方。在菊花链单元403B的特定实例中，M1SDC图案428(1)和429(1)位于栅极图案408(2)上方，M1SDC图案428(2)和429(2)位于栅极图案408(3)上方，M1SDC图案428(6)和429(6)位于栅极图案408(8)上方，M1SDC图案428(7)和429(7)位于栅极图案408(9)上方，M1SDC图案428(11)和429(11)位于栅极图案408(14)上方，M1SDC图案428(12)和429(12)位于栅极图案408(15)上方。根据用于制造晶体管的菊花链布置的另一种方法，设计规则防止M1SDC图案相对于X轴与栅极图案重叠。根据一些实施例，相对于X轴，在相应的栅极图案408(1)-408(16)上方具有M1SDC图案428(1)-428(12)和429(1)-429(12)中的至少一些的益处在于：菊花链单元403B的宽度小于根据其它方法的菊花链单元的宽度，从而产生更快的操作速度、更高的操作频率和/或更低的功耗。在一些实施例中，基于菊花链单元403A-403B的菊花链布置具有约20％以上的单位增益频率。在一些实施例中，基于菊花链单元403A-403B的菊花链布置具有约15％以上的有效增益裕度。与根据其它方法的菊花链单元相比，在SERDES器件102中使用菊花链单元403B的其它益处在于：SERDES器件102的尺寸减小，从而产生更快的工作速度和/或更低的功耗。
根据一些实施例，相对于X轴，在相应的栅极图案408(1)-408(16)上方具有M1SDC图案428(1)-428(12)和429(1)-429(12)中的至少一些的另一益处在于：栅极图案之间的间距(栅极间距，Pgate)大于根据其它方法的栅极间距。在图4B的实例中，菊花链单元403B的宽度为16Pgate。
在图4B中，相对于Y轴，M0GSC图案420设置在M0SDC图案422(1)和M0SDC图案422(2)之间。因此，相对于Y轴，M0SDC图案422(1)和422(2)之间的间隙大于由用于制造晶体管的菊花链布置的另一方法产生的间隙。根据其它方法，M0_1st(此处为M0)SDC图案基本位于有源区域上方，但是设计规则防止M0GSC导体位于有源区域上方。相对于基本平行于Y轴的M1轨道，如果根据其它方法指定用于VDD的第一M1SDC图案和指定用于VSS的第二M1SDC图案将位于同一M1轨道上，则位于有源区域上面的第一和第二M1SDC轨道的端部将相对于Y轴过于靠近，这将违反最小端至端间距设计规则。为了避免违反最小端至端间距设计规则，根据其它方法，M1SDC图案之间的较小间隙防止第一和第二M1SDC图案位于同一M1轨道上，从而更普遍地导致M1SDC图案必须位于不同的M1轨道上。
相反地，在图4B中，根据一些实施例，相对于X轴，由于将M0GSC图案420设置在M0SDC图案422(1)和M0SDC图案422(2)之间而产生的较大间隙的益处在于：M1SDC图案428(1)-428(12)与相应的M1SDC图案429(1)-429(12)对准。例如，M1SDC图案428(1)与M1SDC图案429(1)相对于相应的M1轨道(未示出)对准，M1SDC图案428(2)与M1SDC图案429(2)相对于相应的M1轨道(未示出)对准，M1SDC图案428(3)与M1SDC图案429(3)相对于相应的M1轨道(未示出)对准，...，M1SDC图案428(10)与M1SDC图案429(10)相对于相应的M1轨道(未示出)对准，M1SDC图案428(11)与M1SDC图案429(11)相对于相应的M1轨道(未示出)对准，M1SDC图案428(12)与M1SDC图案429(12)相对于相应的M1轨道(未示出)对准。较大的间隙有助于避免相应对的M1SDC图案428(1)-428(12)和M1SDC图案429(1)-429(12)的端部违反最小端至端间隔设计规则。根据一些实施例，相对于X轴，使相应对的M1SDC图案428(1)-428(12)与M1SDC图案429(1)-429(12)对准的益处在于：菊花链单元403B的宽度小于根据其它方法的菊花链单元的宽度，从而产生更快的工作速度和/或更低的功耗。与根据其它方法的菊花链单元相比，SERDES器件102中使用菊花链单元403B的其它益处在于：SERDES器件102的尺寸减小，从而产生更快的工作速度和/或更低的功耗。可选地，相对于X轴，对于给定尺寸的SERDES器件，使M1SDC图案428(1)-428(12)与相应的M1SDC图案429(1)-429(12)对准的益处在于：与相应的M1SDC图案429(1)-429(12)对准的每个M1SDC图案428(1)-428(12)的宽度增加，这减小了电阻，从而产生更快的工作速度和/或更低的功耗。
图5是根据一些实施例的生成布局图的方法500的流程图。
根据一些实施例，方法500例如可使用EDA系统700(图7，下面讨论的)和集成电路(IC)制造系统800(图8，下面讨论的)实现。关于方法500，布局图的实例包括相应图4A至图4B的布局图403A和403B。可以根据方法500制造的半导体器件的实例包括图1的半导体器件100。
在图5中，方法500包括框502-504。在框502处，生成布局图，该布局图尤其包括例如图4A至图4B中的菊花链单元。与通过方法500生成的布局相对应的半导体器件的实例包括图1的半导体器件100。下面参照图6更详细地讨论框502。流程从框502进入框504。
在框504中，基于布局图，至少进行以下之一：(A)进行一个或多个光刻曝光，或者(B)制造一个或多个半导体掩模，或者(C)制造半导体器件的层中的一个或多个组件。见以下图8的讨论。
图6是根据一些实施例的生成布局图的方法的流程图。
更具体地，图6的流程图示出了根据一个或多个实施例的包括在图5的框502中的附加框。
根据一些实施例，框502可例如使用EDA系统700(图7，下面讨论的)实现。关于框502，根据框502生成的布局图的实例包括图4A至图4B的布局图等。可以基于根据框502生成的布局图来制造的半导体器件的实例包括图1的半导体器件100和基于图4A至图4B的布局图的半导体器件等。
在图6中，框502包括框620-640。在框620处，产生有源区(AA)图案。AA图案的长轴基本在第一方向上延伸。有源区图案的实例是图4A中的有源区图案410、或图4A中的鳍图案412(1)、412(2)、412(3)和412(4)。流程从框620进入框622。
在框622处，生成接触件-源极/漏极(CSD)图案。CSD图案的长轴基本在第二方向上延伸，其中，第二方向基本垂直于第一方向。CSD图案的实例包括图4A中的CSD图案422(1)和422(2)。流程从框622进入框624。
在框624处，生成与CSD图案交错的栅极图案。栅极图案的长轴基本在第二方向上延伸。栅极图案的实例包括图4A的栅极图案408(1)-408(16)。流程从框624进入框626。
在框626处，在相应的栅极图案上方以及有源区图案上方生成栅极上通孔(VG)图案。VG图案的实例包括图4A中的VG图案416(1)-416(16)。流程从框626进入框628。
在框628处，在相应的CSD图案上方但是基本不在有源区图案上方生成CSD上通孔(VD)图案。VD图案的实例包括图4A中的VD图案418(1)-418(17)。流程从框628进入框630。
在框630处，在VG图案上方生成M_1st层级中的第一导电图案。M_1st层级中的第一导电图案的长轴基本在第一方向上延伸。M_1st层级中的第一导电图案的实例是图4A中的M0GSC图案420。在一些实施例中，相对于第二方向，第一导电图案的短轴的长度设定为基本小于有源区图案的短轴的长度。例如，在图4A中，相对于Y轴，M0GSC图案420的宽度基本小于有源区图案410的宽度。流程从框630进入框632。
在框632处，在相应的VD图案上方生成M_1st层级中的第二和第三导电图案。M_1st层级中的相应第二和第三导电图案的长轴基本在第一方向上延伸。M_1st层级中的第二和第三导电图案的实例包括相应的M0SDC图案422(1)和422(2)。在一些实施例中，相对于第二方向，第二或第三导电图案中的至少一个的短轴的长度设定为基本小于与有源区图案的短轴的长度相同的长度。例如，在图4B中，相对于Y轴，每个M0SDC图案422(1)和422(2)的宽度基本小于有源区图案410的宽度。流程从框632进入框634。
在框634处，在M_1st层级中的第一导电图案上方生成VIA_1st层级中的第一通孔图案。VIA_1st层级中的第一通孔图案的实例包括图4B中的V0图案424(1)-424(5)。在一些实施例中，在VIA_1st层级中以及相应地在第二和第三导电图案上方生成α和β通孔图案。α通孔图案的实例包括V0图案425(1)-425(12)。β通孔图案的实例包括V0图案426(1)-426(12)。流程从框634进入框636。
在框636处，在VIA_1st层级中的相应第一通孔图案上方以及在M_1st层级中的第一导电图案上方生成M_2nd层级中的第四导电图案。M_2nd层级中的第四导电图案的长轴基本在第二方向上延伸。M_2nd层级中的第四导电图案的实例包括M1GSC图案427(1)-427(5)。
在一些实施例中，在M_2nd层级中并且相应地在α和β通孔图案上方以及相应地在第一导电图案上方生成α导电图案和β导电图案。α和β图案的长轴基本在第二方向上延伸。M_2nd层级中的α导电图案的实例包括M1SDC图案428(1)-428(5)。M_2nd层级中的β导电图案的实例包括M1SDC图案429(1)-429(5)。
在一些实施例中，相对于第一方向，至少一些栅极图案与相应的α和β导电图案重叠。例如，在图4B的特定实例中，M1SDC图案428(1)和429(1)位于栅极图案408(2)上方，M1SDC图案428(2)和429(2)位于栅极图案408(3)上方，M1SDC图案428(6)和429(6)位于栅极图案408(8)上方，M1SDC图案428(7)和429(7)位于栅极图案408(9)上方，M1SDC图案428(11)和429(11)位于栅极图案408(14)上方，M1SDC图案428(12)和429(12)位于栅极图案408(15)上方。
在一些实施例中，至少一些栅极图案不与相应的α和β导电图案重叠。例如，在图4B的特定实例中，M1SDC图案428(3)和429(3)位于栅极图案408(4)和408(5)之间，M1SDC图案428(4)和429(4)位于栅极图案408(5)和408(6)之间，M1SDC图案428(8)和429(8)位于栅极图案408(10)和408(11)之间，M1SDC图案428(9)和429(9)位于栅极图案408(11)和408(12)之间，并且M1SDC图案428(10)和429(10)位于栅极图案408(12)和408(13)之间。流程从框636进入框638。
在框638处，在M_2nd层级中的第四导电图案上方生成VIA_2nd层级中的第二通孔图案。VIA_2nd层级中的第二通孔图案的实例包括V1图案430(1)-430(5)。流程从框638进入框640。
在框640处，在VIA_2nd层级中的第二通孔图案上方生成M_3rd层级中的第五导电图案。M_3rd层级中的第五导电图案的实例是M2GSC图案432。
图7是根据一些实施例的电子设计自动化(EDA)系统700的框图。
在一些实施例中，EDA系统700包括APR系统。例如，根据一些实施例，使用EDA系统700可实现根据一个或多个实施例的表示布线布置的本文描述的设计布局图的方法。
在一些实施例中，EDA系统700是通用计算设备，其包括硬件处理器702和非暂时性计算机可读存储介质704。存储介质704等编码有，即存储计算机程序代码706，其中，计算机程序代码706是一组可执行指令。处理器702执行计算机程序代码706表示(至少部分地)EDA工具，该EDA工具实现例如根据一个或多个相应实施例的本文描述的方法(下文中，所提及的工艺和/或方法)的部分或全部。
处理器702经由总线708电耦合到计算机可读存储介质704。处理器702还通过总线708电耦合到I/O接口710。网络接口712还经由总线708电连接到处理器702。网络接口712连接到网络714，使得处理器702和计算机可读存储介质704能够经由网络714连接到外部元件。处理器702被配置为执行编码在计算机可读存储介质704中的计算机程序代码706，以使系统700可用于执行所提及的工艺和/或方法的部分或全部。在一个或多个实施例中，处理器702是中央处理单元(CPU)、多处理器、分布式处理系统、专用集成电路(ASIC)和/或合适的处理单元。
在一个或多个实施例中，计算机可读存储介质704是电子、磁、光学、电磁、红外和/或半导体系统(或装置或器件)。例如，计算机可读存储介质704包括半导体或固态存储器、磁带、可移动计算机磁盘、随机存取存储器(RAM)、只读存储器(ROM)、刚性磁盘和/或光盘。在使用光盘的一个或多个实施例中，计算机可读存储介质704包括光盘-只读存储器(CD-ROM)、光盘-读/写器(CD-R/W)和/或数字视频光盘(DVD)。
在一个或多个实施例中，存储介质704存储计算机程序代码706，其被配置为使系统700(其中这种执行表示(至少部分地)EDA工具)可用于实施所提及的工艺和/或方法的部分或全部。在一个或多个实施例中，存储介质704还存储有助于实施所提及的工艺和/或方法的部分或全部的信息。在一个或多个实施例中，存储介质704存储包括对应于本文公开的单元的这种标准单元的标准单元库707。
EDA系统700包括I/O接口710。I/O接口710耦合到外部电路。在一个或多个实施例中，I/O接口710包括键盘、小键盘、鼠标、跟踪球、触控板、触摸屏和/或光标方向键，以用于将信息和命令传送到处理器702。
EDA系统700还包括耦合到处理器702的网络接口712。网络接口712允许系统700与网络714通信，其中，一个或多个其它计算机系统连接到网络714。网络接口712包括无线网络接口，诸如BLUETOOTH、WIFI、WIMAX、GPRS或WCDMA；或有线网络接口，诸如ETHERNET、USB或IEEE-1364。在一个或多个实施例中，在两个或更多个系统700中实现所提及的工艺和/或方法的部分或全部。
系统700被配置为通过I/O接口710接收信息。通过I/O接口710接收的信息包括指令、数据、设计规则、标准单元库和/或用于通过处理器702处理的其它参数中的一个或多个。经由总线708将信息传送到处理器702。EDA系统700被配置为通过I/O接口710接收与UI有关的信息。该信息作为用户界面(UI)742存储在计算机可读介质704中。
在一些实施例中，所提及的工艺和/或方法的部分或全部被实现为用于由处理器执行的独立软件应用程序。在一些实施例中，所提及的工艺和/或方法的部分或全部被实现为作为附加软件应用程序的一部分的软件应用程序。在一些实施例中，所提及的工艺和/或方法的部分或全部被实现为软件应用程序的插件。在一些实施例中，所提及的工艺和/或方法中的至少一个被实现为EDA工具的一部分的软件应用程序。在一些实施例中，所提及的工艺和/或方法的部分或全部被实现为EDA系统700使用的软件应用程序。在一些实施例中，使用诸如可用的
Figure BDA0002378635710000191
(来自于CADENCE DESIGN SYSTEMS，Inc)或其它合适的布局生成工具的工具生成包括标准单元的布局图。
在一些实施例中，该工艺被实现为存储在非暂时性计算机可读记录介质中的程序的功能。非暂时性计算机可读记录介质的实例包括但不限于外部/可移动和/或内部/内置存储器或存储器单元，例如，光盘(诸如DVD)、磁盘(诸如硬盘)、半导体存储器(诸如ROM、RAM、存储卡)等中的一个或多个。
图8是根据一些实施例的(例如集成电路(IC))制造系统800及其相关联的IC制造流程的框图。
在一些实施例中，基于布局图，使用制造系统800制造(A)一个或多个半导体掩模或(B)半导体集成电路的层中的至少一个组件中的至少一种。
在图8中，IC制造系统800包括在设计、开发和制造周期中彼此交互的实体，诸如设计室820、掩模室830和IC制造厂/制造商(“fab”)850和/或与制造IC器件860有关的服务。系统800中的实体通过通信网络连接。在一些实施例中，通信网络是单个网络。在一些实施例中，通信网络是各种不同的网络，诸如内联网和因特网。通信网络包括有线和/或无线通信信道。每个实体与一个或多个其它实体交互，并向一个或多个其它实体提供服务和/或从一个或多个其它实体接收服务。在一些实施例中，设计室820、掩模室830和IC制造厂850中的两个或更多个由单个较大的公司拥有。在一些实施例中，设计室820、掩模室830和IC制造厂850中的两个或更多个共存于公共设施中并使用公共资源。
设计室(或设计团队)820生成IC设计布局822。IC设计布局822包括为IC器件860设计的各种几何图案。几何图案对应于构成要制造的IC器件860的各个组件的金属、氧化物或半导体层的图案。各个层结合形成各个IC部件。例如，IC设计布局822的部分包括形成在半导体衬底(诸如硅晶圆)中的各个IC部件，诸如有源区域、栅电极、源极和漏极、层间互连的金属线或通孔、以及用于接合焊盘的开口；以及设置在半导体衬底上的各个材料层。设计室820实现适当的设计程序以形成IC设计布局822。设计程序包括逻辑设计、物理设计或布局布线中的一个或多个。IC设计布局822呈现在具有几何图案的信息的一个或多个数据文件中。例如，可以以GDSII文件格式或DFII文件格式表示IC设计布局822。
掩模室830包括数据准备832和掩模制造844。掩模室830使用IC设计布局图822来制造一个或多个掩模，以用于根据IC设计布局822制造IC器件860的各个层。掩模室830实施掩模数据准备832，其中IC设计布局图822被转换为表示性数据文件(“RDF”)。掩模数据准备832向掩模制造844提供RDF。掩模制造844包括掩模写入器。掩模写入器将RDF转换为衬底上的图像，诸如掩模(中间掩模)845或半导体晶圆853。掩模数据准备832操纵设计布局图822以符合掩模写入器的特定特性和/或IC制造850的要求。在图8中，掩模数据准备832和掩模制造844被示为单独的元件。在一些实施例中，掩模数据准备832和掩模制造844可以统称为掩模数据准备。
在一些实施例中，掩模数据准备832包括光学邻近校正(OPC)，其使用光刻增强技术来补偿诸如可能由衍射、干涉、其它工艺效应等引起的图像误差。OPC调整IC设计布局图822。在一些实施例中，掩模数据准备832包括进一步的分辨率增强技术(RET)，诸如离轴照射、子分辨率辅助部件、相移掩模、其它合适的技术等或它们的组合。在一些实施例中，还使用反向光刻技术(ILT)，其将OPC视为反向成像问题。
在一些实施例中，掩模数据准备832包括掩模规则检查器(MRC)，其中，该掩模规则检查器(MRC)利用包括特定的几何和/或连接限制的掩模创建规则组检查已经经历了OPC中的工艺的IC设计布局图822，以确保足够的裕度，从而解决半导体制造工艺中的变化性等。在一些实施例中，MRC修改IC设计布局图822以补偿掩模制造844期间的限制，这可以取消OPC实施的部分修改以满足掩模创建规则。
在一些实施例中，掩模数据准备832包括光刻工艺检查(LPC)，其模拟将由IC制造厂850实施的处理以制造IC器件860。LPC基于IC设计布局图822模拟该处理以创建诸如IC器件860的模拟制造的器件。LPC模拟中的处理参数可以包括与IC制造周期的各个工艺相关的参数，与用于制造IC的工具相关的参数和/或制造工艺的其它方面。LPC考虑了各种因素，诸如空间图像对比度、焦深(“DOF”)、掩模误差增强因子(“MEEF”)、其它合适因素等或它们的组合。在一些实施例中，在通过LPC创建模拟制造的器件之后，如果模拟器件的形状不够接近而无法满足设计规则，则将重复OPC和/或MRC以进一步改进IC设计布局图822。
应当理解，为了简明，已经简化了掩模数据准备832的上述描述。在一些实施例中，数据准备832包括诸如逻辑操作(LOP)的额外的特征以根据制造规则修改IC设计布局图822。此外，可以以各种不同的顺序执行在数据准备832期间应用于IC设计布局图822的工艺。
在掩模数据准备832之后并且在掩模制造844期间，基于修改的IC设计布局图822制造掩模845或掩模组845。在一些实施例中，掩模制造844基于IC设计布局图822来实施一个或多个光刻曝光。在一些实施例中，电子束(e束)或多个电子束的机制用于基于修改的IC设计布局图822在掩模(光掩模或中间掩模)845上形成图案。可以采用各种技术来形成掩模845。在一些实施例中，使用二元技术形成掩模845。在一些实施例中，掩模图案包括不透明区域和透明区域。用于曝光已经涂覆在晶圆上的图像敏感材料层(例如光刻胶)的辐射束(诸如紫外(UV)束)被不透明区域阻挡并透过透明区域。在一个实例中，二元掩模845包括透明衬底(例如，石英玻璃)和涂覆在二元掩模的不透明区域中的不透明材料(例如，铬)。在另一实例中，使用相移技术形成掩模845。在掩模845的相移掩模(PSM)版本中，形成在相移掩模上的图案中的各个部件配置为具有适当的相位差以提高分辨率和成像质量。在各个实例中，相移掩模可以是衰减型PSM或交替型PSM。通过掩模制造844所生成的掩模用于各个工艺中。例如，这种掩模可以用于离子注入工艺中以在半导体晶圆853中形成各种掺杂区域，用于蚀刻工艺中以在半导体晶圆853中形成各种蚀刻区域，和/或用于其它合适的工艺中。
IC制造厂850包括晶圆制造852。IC制造厂850是IC制造企业，其包括用于制造各种不同IC产品的一个或多个制造设备。在一些实施例中，IC制造厂850是半导体代工厂。例如，可以存在用于多个IC产品的前段制造(前段制程(FEOL)制造)的制造设备，而第二制造设备可以提供用于IC产品的互连和封装的后段制造(后段制程(BEOL)制造)，以及第三制造设备可以为代工企业提供其它服务。
IC制造厂850使用由掩模室830制造的掩模(或多个掩模)845来制造IC器件860。因此，IC制造厂850至少间接地使用IC设计布局图822来制造IC器件860。在一些实施例中，使用掩模(或多个掩模)845由IC制造厂850制造半导体晶圆853以形成IC器件860。在一些实施例中，IC制造包括至少间接地基于IC设计布局图822实施一个或多个光刻曝光。半导体晶圆853包括其上形成有材料层的硅衬底或其它适当的衬底。半导体晶圆853还包括各种掺杂区域、介电部件、多层互连件等中的一个或多个(在后续的制造步骤中形成)。
例如，在以下专利中发现关于集成电路(IC)制造系统(例如，图8的系统800)及其相关联的IC制造流程的细节：于2016年2月9日授权的第9,256,709号美国专利、于2015年10月1日发表的美国预授权出版号为20150278429的美国专利、于2014年2月6日发表的美国预授权出版号为20140040838的美国专利以及于2007年8月21日授权的第7,260,442号美国专利，其每个专利的全部内容结合于此作为参考。
本领域的普通技术人员将容易理解，所公开的一个或多个实施例实现了以上阐述的一个或多个优势。在阅读了前述说明书之后，本领域普通技术人员将能够作出影响本文广泛公开的各种变化、等同物的替换以及各个其它实施例。因此，旨在于此授予的保护仅受所附权利要求及其等同物中包含的定义限制。
在实施例中，制造半导体器件的方法(用于存储在非暂时性计算机可读介质上的布局图)包括生成布局图，生成布局图本身包括：生成表示半导体器件中的相应有源区的有源区图案；在有源区图案上方生成接触件-源极/漏极(CSD)图案，该CSD图案表示半导体器件中的相应CSD导体；生成与相应的CSD图案交错并且位于有源区图案上方的栅极图案，栅极图案表示半导体器件中的相应栅极导体；相应地在栅极图案上方以及有源区图案上方生成栅极上通孔(VG)图案，VG图案表示半导体器件中的相应VG结构；以及相应地在VG图案上方，以及CSD图案和栅极图案上方以及有源区图案上方生成第一导电图案，第一导电图案表示半导体器件的第一金属化层(M_1st层)中的第一栅极信号承载(GSC)导体；并且其中，有源区图案和第一导电图案的长轴基本在第一方向上延伸；以及CSD图案和栅极图案的相应长轴基本在第二方向上延伸，第二方向基本垂直于第一方向。在实施例中，该方法还包括基于布局图，至少进行以下之一：(A)进行一个或多个光刻曝光；(B)制造一个或多个半导体掩模，或者(C)制造半导体集成电路的层中的至少一个组件。在实施例中，生成布局图还包括：相对于第二方向，将第一导电图案的短轴的长度设定为基本小于有源区图案的短轴的长度。在实施例中，生成布局图还包括：相应地在CSD图案上方但基本不在有源区图案上方生成CSD上通孔(VD)图案，VD图案表示半导体器件中的相应VD结构；以及相应地在VD图案上方，但基本不在有源区图案上方生成第二和第三导电图案，第二和第三导电图案表示半导体器件中相应的第一和第二源极/漏极信号承载(SDC)导体；并且其中，第二和第三导电图案的相应长轴基本在第一方向上延伸。在实施例中，生成布局图还包括相对于第二方向，至少进行以下之一：将第二或第三导电图案中的至少一个的短轴的长度设定为基本大于第一导电图案的短轴的长度；或将第二或第三导电图案中的至少一个的短轴的长度设定为基本小于有源区图案的短轴的长度。在实施例中，生成布局图还包括：相应地在第一导电图案上方生成第一通孔图案，第一通孔图案表示半导体器件的第一互连层(VIA_1st层)中的相应的第一通孔结构；相应地在第一通孔图案上方以及相应地在第一导电图案上方生成第二导电图案，第二导电图案表示半导体器件的第二金属化层(M_2nd层)中的GSC导体；以及第二导电图案的相应长轴基本在第二方向上延伸。在实施例中，生成布局图还包括：相应地在第二和第三导电图案上方生成α和β通孔图案，α和β通孔图案表示VIA_1st层中相应的α和β通孔结构；以及相应地在第一通孔图案上方以及相应地在α和β通孔图案上方生成α和β导电图案，α和β导电图案表示M_2nd层中相应的α和βSDC导体；并且其中，相应的α和β导电图案的长轴基本在第二方向上延伸，并且相对于第一方向，至少一些栅极图案与相应的α和β导电图案重叠。在实施例中，相对于第一方向，至少一些栅极图案不与相应的α和β导电图案重叠。在实施例中，生成布局图还包括：相应地在第一导电图案和第二导电图案上方以及相应地在第一通孔图案上方生成第二通孔图案，第二通孔图案表示半导体器件的第二互连层(VIA_2nd层)中的相应的第二通孔结构；在第二通孔图案上方以及相应地在第一导电图案上方生成第三导电图案，第三导电图案表示半导体器件的第三金属化层(M_3rd层)中的GSC导体；并且第三导电图案的长轴基本在第一方向上延伸。
在实施例中，用于制造半导体器件的系统，该系统包括至少一个处理器和至少一个存储器，该存储器包括用于一个或多个程序的计算机程序代码；其中(对于存储在非暂时性计算机可读介质上的布局图)，至少一个存储器、计算机程序代码和至少一个处理器被配置为使系统执行包括生成布局图的方法，该方法，生成布局图包括：生成表示半导体器件中的相应有源区的有源区图案；在有源区图案上方生成接触件-源极/漏极(CSD)图案，该CSD图案表示半导体器件中的相应CSD导体；生成与相应的CSD图案交错并且位于有源区图案上方的栅极图案，栅极图案表示半导体器件中的相应栅极导体；相应地在栅极图案上方以及有源区图案上方生成栅极上通孔(VG)图案，VG图案表示半导体器件中的相应VG结构；相应地在VG图案上方、CSD图案和栅极图案上方以及有源区图案上方生成第一导电图案，该第一导电图案表示半导体器件的第一金属化层(M_1st层)中的第一栅极信号承载(GSC)导体；相应地在第一导电图案上方生成第一通孔图案，第一通孔图案表示半导体器件的第一互连层(VIA_1st层)中的相应的第一通孔结构；在相应地在第一导电图案上方的第一通孔图案上方、以及相应地在第一导电图案上方生成第二导电图案，第二导电图案表示半导体器件的第二金属化层(M_2nd层)中的第二GSC导体；并且其中，有源区图案和第一导电图案的相应长轴基本在第一方向上延伸；以及CSD图案、栅极图案和第二导电图案的相应长轴基本在第二方向上延伸，第二方向基本垂直于第一方向。
在实施例中，该系统还包括以下至少之一：掩蔽设施，其被配置为基于布局图来制造一个或多个半导体掩模；以及制造设施，其被配置为基于布局图制造半导体集成电路的层中的至少一个组件。在实施例中，生成布局图还包括：相对于第二方向，将第一导电图案的短轴的长度设定为基本小于有源区图案的短轴的长度。在实施例中，生成布局图还包括：相应地在CSD图案上方，但基本不在有源区图案上方生成CSD上通孔(VD)图案，VD图案表示半导体器件中的相应VD结构；以及相应地在VD图案上方，但基本不在有源区图案上方生成第三和第四导电图案，第三和第四导电图案相应地表示半导体器件中相应的第一和第二源极/漏极信号承载导体；并且其中，第二和第三导电图案的相应长轴基本在第一方向上延伸。在实施例中，相对于第一方向，至少一些栅极图案与相应的第二导电图案重叠。在实施例中，生成布局图还包括：相应地在第一导电图案上方以及相应地在第一通孔图案上方生成第二通孔图案，第二通孔图案表示半导体器件的第二互连层(VIA_2nd层)中的相应的第二通孔结构；在第二通孔图案上方以及相应地在第一导电图案上方生成第五导电图案，第五导电图案表示半导体器件的第三金属化层(M_3rd层)中的第三GSC导体；以及第五导电图案的长轴基本在第一方向上延伸。
在实施例中，半导体器件包括：有源区，位于晶体管层中；接触件-源极/漏极(CSD)导体，位于晶体管层中以及有源区上方并与有源区电耦合；栅极导体，位于晶体管层中、位于有源区上方并与有源区电耦合，并与相应的CSD导体交错；VG结构，位于晶体管层中并且相应地位于栅极图案上方并且与栅极图案电耦合，以及位于有源区上方；以及第一栅极信号承载(GSC)导体，位于晶体管层上方的M_1st层中，该第一GSC导体相应地位于VG结构上方并与VG结构电耦合，并且位于CSD导体和栅极导体上方，以及有源区上方；并且其中：有源区和第一GSC导体的相应长轴基本在第一方向上延伸；CSD导体和栅极导体的相应长轴基本在第二方向上延伸，第二方向基本垂直于第一方向。在实施例中，半导体器件还包括：位于第一互连层(VIA_1st层)中并且相应地位于第一GSC导体上方的第一通孔结构；以及第二GSC导体，位于第二金属化层(M_2nd层)中，并相应地位于第一通孔结构上方，以及相应地位于第一GSC导体上方；第二GSC导体的相应长轴基本在第二方向上延伸。在实施例中，相对于第一方向，至少一些栅极导体与相应的第二GSC导体重叠。在实施例中，第二通孔结构位于第二互连层(VIA_2nd层)中，并且相应地位于第二GSC导体上方，以及相应地位于第一通孔结构上方；第三GSC导体，位于第三金属化层(M_3rd层)中，并且位于第二通孔结构上方以及相应地位于第一GSC导体上方；以及第三GSC导体的长轴基本在第一方向上延伸。在实施例中，半导体器件包括在串行器/解串器(SERDES)器件中。
上面概述了若干实施例的特征，使得本领域人员可以更好地理解本发明的方面。本领域人员应该理解，它们可以容易地使用本发明作为基础来设计或修改用于实施与本文所介绍实施例相同的目的和/或实现相同优势的其它工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，本文中它们可以做出多种变化、替换以及改变。

Claims (10)

1.一种制造用于存储在非暂时性计算机可读介质上的布局图的半导体器件的方法，所述方法包括生成布局图，所述生成布局图包括：
生成表示所述半导体器件中的相应有源区的有源区图案；
在所述有源区图案上方生成接触件-源极/漏极(CSD)图案，所述接触件-源极/漏极图案表示所述半导体器件中的相应接触件-源极/漏极导体；
生成与相应的所述接触件-源极/漏极图案交错并且位于所述有源区图案上方的栅极图案，所述栅极图案表示所述半导体器件中的相应栅极导体；
相应地在所述栅极图案上方以及所述有源区图案上方生成栅极上通孔(VG)图案，所述栅极上通孔图案表示所述半导体器件中的相应栅极上通孔结构；以及
相应地在所述栅极上通孔图案上方，以及所述接触件-源极/漏极图案和所述栅极图案上方以及所述有源区图案上方生成第一导电图案，所述第一导电图案表示所述半导体器件的第一金属化层(M_1st层)中的第一栅极信号承载(GSC)导体；以及
其中：
所述有源区图案和所述第一导电图案的相应长轴在第一方向上延伸；以及
所述接触件-源极/漏极图案和所述栅极图案的相应长轴在第二方向上延伸，所述第二方向垂直于所述第一方向。
2.根据权利要求1所述的方法，还包括：
基于布局图，至少进行以下之一：
(A)进行一个或多个光刻曝光；
(B)制造一个或多个半导体掩模；或者
(C)制造半导体集成电路的层中的至少一个组件。
3.根据权利要求1所述的方法，其中，所述生成布局图还包括：
相对于所述第二方向，将所述第一导电图案的短轴的长度设定为小于所述有源区图案的短轴的长度。
4.根据权利要求1所述的方法，其中，所述生成布局图还包括：
相应地在所述接触件-源极/漏极图案上方但不在所述有源区图案上方生成接触件-源极/漏极上通孔(VD)图案，所述接触件-源极/漏极上通孔图案表示所述半导体器件中的相应接触件-源极/漏极上通孔结构；以及
相应地在所述接触件-源极/漏极上通孔图案上方，但不在所述有源区图案上方生成第二导电图案和第三导电图案，所述第二导电图案和所述第三导电图案表示所述半导体器件中相应的第一源极/漏极信号承载导体和第二源极/漏极信号承载(SDC)导体；以及
其中，所述第二导电图案和所述第三导电图案的相应长轴在所述第一方向上延伸。
5.根据权利要求4所述的方法，其中，所述生成布局图还包括：
相对于所述第二方向，至少进行以下之一：
将所述第二导电图案或所述第三导电图案中的至少一个的短轴的长度设定为大于所述第一导电图案的短轴的长度；或者
将所述第二导电图案或所述第三导电图案中的至少一个的短轴的长度设定为小于所述有源区图案的短轴的长度。
6.根据权利要求1所述的方法，其中：
所述生成布局图还包括：
相应地在所述第一导电图案上方生成第一通孔图案，所述第一通孔图案表示所述半导体器件的第一互连层(VIA_1st层)中的相应的第一通孔结构；
相应地在所述第一通孔图案上方以及相应地在所述第一导电图案上方生成第二导电图案，所述第二导电图案表示所述半导体器件的第二金属化层(M_2nd层)中的栅极信号承载导体；以及
所述第二导电图案的相应长轴在所述第二方向上延伸。
7.根据权利要求6所述的方法，其中：
所述生成布局图还包括：
相应地在所述第二导电图案和所述第三导电图案上方生成α和β通孔图案，所述α和β通孔图案表示所述第一互连层中相应的α和β通孔结构；以及
相应地在所述第一通孔图案上方以及相应地在所述α和β通孔图案上方生成α和β导电图案，所述α和β导电图案表示所述第二金属化层中相应的α和β源极/漏极信号承载导体；
所述α和β导电图案的相应长轴在所述第二方向上延伸，以及
相对于所述第一方向，所述栅极图案的至少一些与相应的所述α和β导电图案重叠。
8.根据权利要求7所述的方法，其中：
相对于所述第一方向，所述栅极图案的至少一些不与相应的所述α和β导电图案重叠。
9.一种用于制造半导体器件的系统，所述系统包括：
至少一个处理器；以及
至少一个存储器，包括用于一个或多个程序的计算机程序代码；
其中，对于存储在非暂时性计算机可读介质上的布局图，所述至少一个存储器、所述计算机程序代码和所述至少一个处理器被配置为使所述系统执行包括生成布局图的方法，所述生成布局图包括：
生成表示所述半导体器件中的相应有源区的有源区图案；
在所述有源区图案上方生成接触件-源极/漏极(CSD)图案，所述接触件-源极/漏极图案表示所述半导体器件中的相应接触件-源极/漏极导体；
生成与相应的所述接触件-源极/漏极图案交错并且位于所述有源区图案上方的栅极图案，所述栅极图案表示所述半导体器件中的相应栅极导体；
相应地在所述栅极图案上方以及所述有源区图案上方生成栅极上通孔(VG)图案，所述栅极上通孔图案表示所述半导体器件中的相应栅极上通孔结构；
相应地在所述栅极上通孔图案上方、所述接触件-源极/漏极图案和所述栅极图案上方以及所述有源区图案上方生成第一导电图案，所述第一导电图案表示半导体器件的第一金属化层(M_1st层)中的第一栅极信号承载(GSC)导体；
相应地在所述第一导电图案上方生成第一通孔图案，所述第一通孔图案表示所述半导体器件的第一互连层(VIA_1st层)中的相应的第一通孔结构；以及
在相应地在所述第一导电图案上方的所述第一通孔图案上方、以及相应地在所述第一导电图案上方生成第二导电图案，所述第二导电图案表示所述半导体器件的第二金属化层(M_2nd层)中的第二栅极信号承载导体；以及
其中：
所述有源区图案和所述第一导电图案的相应长轴在第一方向上延伸；以及
所述接触件-源极/漏极图案、所述栅极图案和所述第二导电图案的相应长轴在第二方向上延伸，所述第二方向垂直于所述第一方向。
10.一种半导体器件，包括：
有源区，位于晶体管层中；
接触件-源极/漏极(CSD)导体，位于所述晶体管层中以及所述有源区上方并且与所述有源区电耦合；
栅极导体，位于所述晶体管层中、位于所述有源区上方并与所述有源区电耦合，并且与相应的所述接触件-源极/漏极导体交错；
栅极上通孔(VG)结构，位于所述晶体管层中并且相应地位于所述栅极图案上方并且与所述栅极图案电耦合，以及位于所述有源区上方；以及
第一栅极信号承载(GSC)导体，位于所述晶体管层上方的第一金属化层(M_1st层)中，所述第一栅极信号承载导体相应地位于所述栅极上通孔结构上方并且与所述栅极上通孔结构电耦合，并且位于所述接触件-源极/漏极导体和所述栅极导体上方，以及所述有源区上方；以及
其中：
所述有源区和所述第一栅极信号承载导体的相应长轴在第一方向上延伸；以及
所述接触件-源极/漏极导体和所述栅极导体的相应长轴在第二方向上延伸，所述第二方向垂直于所述第一方向。
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