TWI678792B - 包含正反器電路之積體電路及正反器電路之半導體標準單元 - Google Patents

包含正反器電路之積體電路及正反器電路之半導體標準單元 Download PDF

Info

Publication number
TWI678792B
TWI678792B TW106144906A TW106144906A TWI678792B TW I678792 B TWI678792 B TW I678792B TW 106144906 A TW106144906 A TW 106144906A TW 106144906 A TW106144906 A TW 106144906A TW I678792 B TWI678792 B TW I678792B
Authority
TW
Taiwan
Prior art keywords
gate electrode
clock signal
layer
semiconductor
standard cell
Prior art date
Application number
TW106144906A
Other languages
English (en)
Other versions
TW201838143A (zh
Inventor
郭大鵬
Ta Pen Guo
劉祈麟
Chi Lin Liu
謝尚志
Shang Chih Hsieh
高章瑞
Jerry Chang-Jui Kao
田麗鈞
Li Chun Tien
魯立忠
Lee Chung Lu
Original Assignee
台灣積體電路製造股份有限公司
Taiwan Semiconductor Manufacturing Co., Ltd.
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 台灣積體電路製造股份有限公司, Taiwan Semiconductor Manufacturing Co., Ltd. filed Critical 台灣積體電路製造股份有限公司
Publication of TW201838143A publication Critical patent/TW201838143A/zh
Application granted granted Critical
Publication of TWI678792B publication Critical patent/TWI678792B/zh

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/023—Generators characterised by the type of circuit or by the means used for producing pulses by the use of differential amplifiers or comparators, with internal or external positive feedback
    • H03K3/0233—Bistable circuits
    • H03K3/02332—Bistable circuits of the master-slave type
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0214—Particular design considerations for integrated circuits for internal polarisation, e.g. I2L
    • H01L27/0229—Particular design considerations for integrated circuits for internal polarisation, e.g. I2L of bipolar structures
    • H01L27/0233—Integrated injection logic structures [I2L]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0611—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H01L27/0924—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H01L27/118—Masterslice integrated circuits
    • H01L27/11803—Masterslice integrated circuits using field effect technology
    • H01L27/11807—CMOS gate arrays
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
    • H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
    • H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K23/00—Pulse counters comprising counting chains; Frequency dividers comprising counting chains
    • H03K23/58—Gating or clocking signals not applied to all stages, i.e. asynchronous counters
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/01—Details
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
    • H03K3/356—Bistable circuits
    • H03K3/356104—Bistable circuits using complementary field-effect transistors
    • H03K3/356113—Bistable circuits using complementary field-effect transistors using additional transistors in the input circuit
    • H03K3/356121—Bistable circuits using complementary field-effect transistors using additional transistors in the input circuit with synchronous operation
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
    • H03K3/356—Bistable circuits
    • H03K3/3562—Bistable circuits of the master-slave type
    • H03K3/35625—Bistable circuits of the master-slave type using complementary field-effect transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H01L27/118—Masterslice integrated circuits
    • H01L27/11803—Masterslice integrated circuits using field effect technology
    • H01L27/11807—CMOS gate arrays
    • H01L2027/11868—Macro-architecture
    • H01L2027/11874—Layout specification, i.e. inner core region
    • H01L2027/11875—Wiring region, routing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H01L27/118—Masterslice integrated circuits
    • H01L27/11803—Masterslice integrated circuits using field effect technology
    • H01L27/11807—CMOS gate arrays
    • H01L2027/11868—Macro-architecture
    • H01L2027/11874—Layout specification, i.e. inner core region
    • H01L2027/11879—Data lines (buses)
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1203—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI
    • H01L27/1211—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI combined with field-effect transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Engineering & Computer Science (AREA)
  • Computing Systems (AREA)
  • Mathematical Physics (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

正反器電路之半導體標準單元包含大體上沿第一方向相互平行延伸的半導體鰭、設置於第一階層上大體上沿第一方向互相平行延伸的導電導線，以及大體上沿第二方向平行延伸且大體上垂直於第一方向與形成於不同於第一階層之第二階層上的閘極電極層。正反器電路包含由半導體鰭與閘極電極層組成的電晶體，正反器電路接收資料輸入訊號、儲存資料輸入訊號與輸出指示儲存的資料以響應時脈訊號的資料輸出訊號，時脈訊號為半導體標準單元接收的唯一時脈訊號，以及資料輸入訊號、時脈訊號與資料輸出訊號被傳輸於電晶體中至少通過導電電線。

Description

包含正反器電路之積體電路及正反器電 路之半導體標準單元
本揭示內容是關於一種積體電路，特別是關於一種標準單元的積體電路。
積體電路可包含許多不同功能的標準單元。例如，標準單元可為邏輯閘，像是及閘(AND gate)、或閘(OR gate)、互斥或閘(XOR gate)、反閘(NOT gate)、反及閘(NAND gate)、反或閘(NOR gate)與反互斥或閘(XNOR gate)，以及組合邏輯電路像是多工器、正反器、加法器與計數器。標準單元可實現複雜積體電路功能。當設計積體電路要有特定的功能時，標準單元被選擇。接著，設計者、或電子設計自動化(Electronic Design Automation：EDA)或電子電腦輔助設計(Electronic Conputer-Aided Design：ECAD)工具畫出包含選擇的標準單元與/或非標準單元的積體電路的設計布局。設計之布局被轉換成光罩。當由光學製 程以光罩定義的各種層的圖案轉換到基板上，然後半導體積體電路可被製造。
為了積體電路設計之方便，包含頻繁使用的標準單元與其對應的布局被建立成函式庫。因此，當設計積體電路時，設計者可從函式庫選擇想要的標準單元以及放置選擇的標準單元至自動放置與佈線的區塊，因此積體電路之布局被創造。
本揭示內容之實施方式是關於一種正反器電路之一半導體標準單元，半導體標準單元包含複數半導體鰭、複數導電導線與複數閘極電極層。複數半導體鰭大體上沿第一方向相互平行延伸。複數導電導線設置於第一階層上與大體上沿第一方向相互平行延伸。複數閘極電極層大體上平行第二方向且大體上垂直於第一方向與行成於不同於第一階層的第二階層上，其中正反器電路包含由複數半導體鰭與複數閘極電極層組成的複數電晶體，正反器電路接收資料輸入訊號、儲存資料輸入訊號與輸出指示儲存的資料以響應時脈訊號的資料輸出訊號，時脈訊號為由半導體標準單元接收的唯一時脈訊號，以及資料輸入訊號、時脈訊號與資料輸出訊號通過至少複數導電導線被傳輸於複數電晶體之間。
本揭示內容之實施方式是關於一種正反器電路的一種半導體標準單元，半導體標準單元包含複數半導體鰭、複數導電導線與複數閘極電極層。複數半導體鰭大體上 沿第一方向相互平行延伸。複數導電導線設置於第一階層上與大體上沿第一方向相互平行延伸。複數閘極電極層大體上平行於第二方向延伸且垂直於第一方向與形成於不同於第一階層的第二階層上，其中正反器電路包含複數電晶體，複數電晶體實現至少及-或-反(AND-OR-Invert：AOI)邏輯閘或或-及-反(OR-AND-Invert：OAI)邏輯閘其接收資料輸入訊號與時脈訊號，儲存區塊儲存資料輸入訊號，以及輸出區塊輸出代表所儲存資料的資料輸出訊號，時脈訊號為唯一時脈訊號由半導體標準單元接收，以及資料輸入訊號、時脈訊號與資料輸出訊號通過至少複數導電導線被傳輸於複數電晶體之間。
本揭示內容之實施方式是關於一種積體電路，其包含正反器電路的第一半導體標準單元與第二半導體標準單元其相互立即相鄰於第一方向上，其中第一半導體標準單元包含複數半導體鰭、複數導電導線與複數閘極電極層。複數半導體鰭大體上於第一方向上相互平行延伸。複數導電導線設置於第一階層上與大體上於第一方向上相互平行延伸。複數閘極電極層大體上延伸平行於第二方向且垂直於第一方向與形成於不同於第一階層的第二階層上，其中正反器電路包含由複數半導體鰭與複數閘極電極層組成的複數電晶體，正反器電路響應時脈訊號接收資料輸入訊號，儲存資料輸入訊號，以及輸出代表所儲存資料的資料輸出訊號，時脈訊號為由第一半導體標準單元接收的唯一時脈訊號，以及資料輸入訊號、時脈訊號與資料輸出訊號通過至少複數導電導線被 傳輸於複數電晶體之間。第一半導體標準單元與第二半導體標準單元包含一或以上個虛擬閘極電極設置於第一半導體標準單元與第二半導體標準單元的邊界上，以及少一個一或以上個虛擬閘極電極連續延伸橫跨複數半導體鰭。
100、300、300’‧‧‧正反器電路
200、400、201~207‧‧‧標準單元布局
1~13、401~421‧‧‧閘極電極層
111~114‧‧‧半導體鰭
142、144、1411-1412、1431~1433、4411、4421、4431、4432、4441‧‧‧閘極電極區段
151~158、161-165、251-258、261-265、2572-2573‧‧‧導線
1511、1521、1541、1561、1571、1572、1574、2521、2551、2571、2581‧‧‧導電區段
1000‧‧‧基板
1100‧‧‧隔絕區
1200‧‧‧半導體鰭
1300‧‧‧通道區
1350‧‧‧閘極絕緣層
1380‧‧‧閘極電極
1400‧‧‧源極區
1500‧‧‧汲極區
301‧‧‧栓鎖電路
602、702‧‧‧邊緣
21、22‧‧‧反相器
31、32‧‧‧傳輸閘
VDD、VSS‧‧‧導電導線
M01~M32、T01~T42‧‧‧電晶體
V01~V32、V021~V024、V031、V032、V051、V052、VG21~VG24、VG231、VG232、V0251、V0252‧‧‧導通孔
A、B‧‧‧部分
SI、SE、Clk、ClkB、CLKBB、C、D、Q、Q’‧‧‧訊號(端子)
seb、sl_a、ml_ax‧‧‧連接點
D2、D4‧‧‧節點
INV‧‧‧反相器
L1、L2‧‧‧中心線
G1-G3‧‧‧縫隙
W1、W2‧‧‧寬度
H、2H‧‧‧高度
VG1、VG2、VG4、VG31、VG32‧‧‧導通孔
VG‧‧‧閘極接點層
VD、MP‧‧‧接點層
M0‧‧‧區域連接層
MD‧‧‧鰭連接層
V0、V1‧‧‧第一導通孔層
M1、M2‧‧‧導電層
STI‧‧‧淺溝槽隔絕
藉由閱讀以下對實施例之詳細描述可以更全面地理解本揭示案，參考附圖如下：第1圖繪示，根據本揭示文件之一些實施例，示於第2圖與第3圖中的標準單元布局、正反器電路的電路圖；第2圖與第3圖繪示，根據本揭示文件之一些實施例，示於第1圖中之正反器電路的標準單元布局；第4圖繪示示於第2圖與第3圖中的標準單元布局的部分；第5圖繪示示於第2圖與第3圖中的標準單元布局的部分；第6圖繪示示於第5圖中的布局的部分A；第7圖繪示包含基於示於第6圖中的設置調整的例子的積體電路的部分；第8圖為，根據本揭示文件之一些實施例，鰭式場效電晶體(fin field-effect transistor：FinFET)示例性的透視圖，其可實現各種標準單元的電晶體；第9圖繪示，相關於本揭示文件之一些實施例的半導體裝置的垂直層排列的截面圖；第10圖繪示正反器電路的電路區塊；第11圖繪示對應至示於第10圖中電路區塊的細節電路圖；第12圖與第13圖繪示，根據本揭示文件之一些實施例，示 於第11圖中的正反器電路的標準單元布局；第14圖繪示示於第12圖與第13圖中標準單元布局的部分；第15圖繪示示於第12圖與第13圖中標準單元布局的部分；第16圖繪示接收唯一時脈訊號的正反器電路的電路圖的例子；第17圖繪示接收唯一時脈訊號的正反器電路的電路圖的例子；第18圖繪示，依據先前技術，正反器電路的電路圖；以及第19圖繪示，根據本揭示文件之一些實施例，包含無傳輸閘(transmission gate：T gate)正反器的積體電路的布局。
以下之揭露文件提供許多不同的實施例或例子，用以實施所提供之標的的不同特徵。以下描述的特定元件與設置的例子用以簡化本揭示文件。當然，該些示置與例子僅以舉例，本揭示文件並不受限於此。例如，敘述「形成第一特徵於第二特徵之上」可能包含「第一特徵與第二特徵有直接接觸」，亦可能包含「第一特徵與第二特徵之間有額外的特徵，因此第一特徵與第二特徵可能沒有直接接觸」。以及，本揭示文件可能重複使用參考編碼及/或標號於不同的例子中。該重複之使用是為了簡化及清楚之用途，並不表示各種實施例及/或各種配置之間的關係。
再者，形容相對空間上之詞語，例如「之下、較低、之上、較高」以及相似之詞為了敘述之簡易以描述一元件 或特徵之關係，或描述於圖式中之其他元件或特徵之關係可能被用於此。相對空間上之詞語意欲包含使用或操作中的裝置的不同方位以及圖式中描繪的方位取向。該裝置可能被以其他方位設置(像是旋轉90度或其他方位)，以及於此使用的相對空間上的詞語可能被相應的使用。
本揭示文件中，「層」、「圖案」、或「結構」沿一方向延伸意指該「層」、「圖案」、或「結構」於該方向上的尺寸大於該「層」、「圖案」、或「結構」於大體上垂直於該方向的其他方向的尺寸。
本揭示文件應該被理解，其一圖案/層/結構/表面/方向大體上垂直於另一圖案/層/結構/表面/方向意指兩圖案/層/結構/表面/方向相互垂直，或是意指兩圖案/層/結構/表面/方向因為由不完美的製程與測量造成在設計、製造、量測上的誤差所形成相互不完美的垂直。於本領域具有一般知識水準之人應該可認知此類的敘述。
本揭示文件應該被理解，其一圖案/層/結構/表面/方向大體上平行於另一圖案/層/結構/表面/方向意指兩圖案/層/結構/表面/方向相互平行，或是意指兩圖案/層/結構/表面/方向因為由不完美的製程與測量造成在設計、製造、量測上的誤差所形成相互不完美的平行。於本領域具有一般知識水準之人應該可認知此類的敘述。
於本揭示文件中，以大體上相同的材料形成的層/圖案/結構意指該以大體上相同的材料形成的層/圖案/結構為初始以相同材料形成，但是可有相同或不同型的摻雜以 及相同或不同的摻雜濃度為雜質以設置一半導體裝置。於本領域具有一般知識水準之人應該可認知此類的敘述。
於本揭示文件中，於相同層形成的兩個層/圖案/結構意指兩個層/圖案/結構對參考面有相同的距離(例如，形成半導體裝置的基板的表面)，或是意指兩個層/圖案/結構對參考面大體上有相同的距離(例如，形成半導體裝置的基板的表面)，但是可能因為由不完美的製程與測量造成在設計、製造、量測上的誤差而形成對於參考面些微不完美的距離差距。於本領域具有一般知識水準之人應該可認知此類的敘述。
於本揭示文件中，於不同層形成的兩個層/圖案/結構意指，基於例如由表面粗糙度所造成的各種變異/誤差，兩個層/圖案/結構對參考面有不同的距離(例如，形成半導體裝置的基板的表面)。
於本揭示文件中，當設計誤差/邊緣、製程誤差/邊緣、測量誤差等被考慮時，用以形容一參數的數值的「大約」或「約」意指該參數等於所述的數值或該參數在所述的數值的一特定範圍內。本領於具有一般技藝之人理應理解此類敘述。
於本揭示文件中，於一單元內、一單元的布局內、或積體電路的布局內有相互關係的兩個層/圖案/結構意指，基於於一單元內、一單元的布局內、或積體電路的布局內有相互關係的兩個層/圖案/結構之布局，於被製造的半導體積體電路中相對應的兩個層/圖案/結構。在此，兩個層/圖案/結構的關係包含於但不受限於相互電性連接的兩個層/圖 案/結構、相互電性隔離的兩個層/圖案/結構、有已述相關位置的兩個層/圖案/結構、有已述相關尺寸的兩個層/圖案/結構、以及有已述相關材料組成的兩個層/圖案/結構。
於本揭示文件中，不是每一層、單元、或布局都被繪入圖式中。於本領域具有一般知識水準之人應該了解單元或布局可包含多個層已實施單元之功能，以及省略這些層僅為方便描述之用途。
第1圖顯示依據本揭示文件的一些實施例中正反器電路的電路示意圖，其標準單元布局(cell layout)繪示於第2圖與第3圖。第4圖顯示於第2圖或第3圖所顯示的標準單元布局的一部分。第5圖顯示於第2圖或第3圖所顯示的標準單元布局的一部分。
為了方便繪示，在第2圖與第3圖中，顯示於第1圖中的正反器電路100的標準單元布局200的元件被分別地標號，即使示於第2圖與第3圖的布局相互相同。
在一些實施例中，第2圖與第3圖各顯示各種層其包含半導體鰭(fin)層(標示「鰭」於圖式中)、閘極電極層(標示「閘極電極層」於圖式中)、閘極接點層(標示「VG」於圖式中)以電性連接閘極電極層至上階層例如區域連接層M0(標示「M0」於圖式中)、鰭連接層(標示「MD」於圖式中)以電性連接半導體鰭的源極/汲極區、接點層(標示「VD」於圖式中)以電性連接鰭連接層MD至區域連接層M0、區域連接層M0、第一導通孔層(標示「V0」於圖式中)以電性連接區域連接層M0至第一導電層M1(標示「M1」於圖式中)，以 及第一導電層M1。在一些實施例中，每一區域連接層M0與導電層M1為金屬層。
為了易於解釋，第4圖與第5圖各包含示於第2圖與第3圖中各種層之一部分，且第2圖與第3圖中之一些層被省略。例如，第4圖顯示一布局包含半導體鰭層、閘極電極層、閘極接點層VG、鰭連接層MD、接點層VD與區域連接層M0。第5圖顯示一布局包含半導體鰭層、閘極電極層、區域連接層M0、第一導通孔層V0與第一導電層M1。
參考第1圖，正反器電路100包含複數電晶體M01至電晶體M32。正反器電路100用以接收輸入訊號以及輸出資料輸出訊號Q，輸入訊號像是掃描輸入訊號SI、掃描致能訊號SE、資料輸入訊號D與時脈訊號Clk。在一些實施例中，正反器電路100用以響應掃描輸入訊號SI、掃描致能訊號SE與時脈訊號Clk儲存接收的資料輸入訊號D，並以輸出資料訊號D的形式輸出該儲存的資料。在一些實施例中，掃描輸入訊號SI及/或掃描致能訊號SE可被省略。
在一些實施例中，時脈訊號Clk為唯一被正反器電路100從另一單元或電路接收的時脈訊號。亦即，沒有被正反器電路100從另一單元或電路接收的互補的時脈訊號時脈訊號ClkB。
在一些實施例中，由正反器電路100接收的輸入訊號(例如：掃描輸入訊號SI、掃描致能訊號SE、資料輸入訊號D或時脈訊號Clk)是指傳輸至正反器電路100中的導線或接點但在通過正反器電路100中的一半導體裝置(例如：電晶 體)之前的訊號。
於本領域具有一般知識者應該了解由相同元件(例如：第1圖中「seb」或「sl_a」)所代表的連接點係藉由導線(未顯示)互相電性連接。第1圖中所繪示的該類元件僅為示意之方便。如果導線被加入以連接第1圖中以相同的元件所代表的全部連接點，元件像是「seb」或「sl_a」可被省略。
參考第1~5圖，依據本揭示文件的一些實施例，正反器電路100之標準單元布局200包含電晶體M01至電晶體M32，電晶體M01至電晶體M32由大體上沿X方向平行延伸的第一至第四半導體鰭111~114與大體上沿Y方向平行延伸的閘極電極層2~12所組成。
標準單元布局200亦包含導線與由該些層形成的接點/導通孔，這些層包含但不受限於圖式中由「VG」、「MD」、「VD」、「M0」、「V0」與「M1」表示之層，其可實現區域(local)連接以將標準單元布局200(或正反器電路100)內的訊號拉線與/或實現全域(global)連接以從其他電路/單元接收輸入訊號(例如：掃描輸入訊號SI、掃描致能訊號SE、資料輸入訊號D與時脈訊號Clk)，並輸出資料輸出訊號Q至其他電路/單元。
依據一些實施例，即使其中一參考編碼(亦即111~114之一)被用於表示相互間隔分開但相互對位於X軸的全部半導體鰭區段，半導體鰭(亦即半導體鰭111~114之一)亦指位於標準單元布局200中以及相互對位於X軸的全部半導體鰭區段。
在一些實施例中，第一半導體鰭111至第四半導體鰭114為沿Y軸方向依序排列。第一半導體鰭111與第四半導體鰭114設置於標準單元布局200的邊緣區上用以形成第一型電晶體，以及第二半導體鰭112與第三半導體鰭113設置於介於標準單元布局200的邊緣區之間的中間區用以形成第二型電晶體。
在一些實施例中，第一型電晶體為N型電晶體，第二型電晶體為P型電晶體，如圖所示，在一例中被用來傳輸參考電壓電位(例如：接地電位)之導電導線VSS設置於Y軸方向上標準單元布局200的相對邊緣，且被用來傳輸不同於VSS之電壓電位的導電導線VDD設置於標準單元布局200的中間區上。在此例中，第一半導體鰭111與第四半導體鰭114形成於一或多個第一型井中，例如P型井(未顯示)，因此基於第一半導體鰭111與第四半導體鰭114形成之電晶體為N型電晶體。第二半導體鰭112與第三半導體鰭113形成於一或多個第二型井中，例如N型井(未顯示)，因此基於第二半導體鰭112與第三半導體鰭113形成的電晶體為P型電晶體。
例如，參考第2~5圖，第一半導體鰭111用以形成N型電晶體包含電晶體M30、M02、M32、M28、M26、M18與M24沿X軸方向依序設置於上，第二半導體鰭112用以形成P型電晶體包含電晶體M29、M01、M31、M27、M25、M17與M23沿X軸方向依序設置於上，第三半導體鰭113用以形成P型電晶體包含電晶體M07、M09、M05、M03、M11、M15、M13、M21與M19沿X軸方向依序設置於上，第四半 導體鰭114用以形成N型電晶體包含電晶體M10、M08、M04、M06、M16、M12、M14、M22與M20沿X軸方向依序設置於上。一示例的電晶體像是鰭式場效電晶體(fin field-effect transistor：FinFET)以實現正反器電路100之電晶體M01至電晶體M22將參見第8圖於後描述。
然而，本揭示文件不受限於以上之配置。在其他些實施例中，第一型電晶體為P型電晶體以及第二型電晶體為N型電晶體。在如此例子中，被用來傳輸參考電壓電位(例如：接地電位)之導電導線VSS設置於標準單元布局200的中間區上，且被用來傳輸參考電壓電位之導電導線VDD設置於Y軸方向上標準單元布局200的相對邊緣區。在如此例子中，第一半導體鰭111與第四半導體鰭114形成於一或多個N型井中(未顯示)，以及基於第一半導體鰭111與第四半導體鰭114形成之電晶體為P型電晶體。第二半導體鰭112與第三半導體鰭113形成於一或多個第二型井中，例如P型井(未顯示)，以及基於第二半導體鰭112與第三半導體鰭113形成的電晶體為N型電晶體。於此領域擁有一般知識者應該了解依據如此配置之標準單元布局與第2圖或第3圖所示之布局不同。調整標準單元布局200之描述將被省略，因為於此領域擁有一般知識者應該了解如何調整電晶體M01~M32與其導線/接點之位置以用以配置標準單元布局，其中被用來傳輸接地電位之導電導線VSS設置於標準單元布局200的中間區上，而被用來傳輸電壓電位之導電導線VDD設置於Y軸方向上標準單元布局200的邊緣區上。
第2~5圖顯示以第一半導體鰭111與第四半導體鰭114形成之第一型電晶體以及以第二半導體鰭112與第三半導體鰭113形成之第二型電晶體，但本揭示文件並不受限於此。即使圖式中未顯示，在一些實施例中，正反器電路100的標準單元布局200可有三個半導體鰭以形成多個第一型電晶體以及三個半導體鰭以形成多個第二型電晶體；在一些實施例中，正反器電路100的標準單元布局200可有三個半導體鰭以形成多個第一型電晶體以及二個半導體鰭以形成多個第二型電晶體；以及在一些實施例中，正反器電路100的標準單元布局200可有二個半導體鰭以形成多個第一型電晶體以及三個半導體鰭以形成多個第二型電晶體。在一些實施例中，半導體鰭的數量可基於電晶體之所需電流驅動能力來決定。在一些實施例中，形成第一型電晶體的半導體鰭的數量可大於三，以及形成第二型電晶體的半導體鰭的數量可大於三。在一些實施例中，形成第一型電晶體的半導體鰭的數量可與形成第二型電晶體的半導體鰭的數量相同或不同。
在圖式中，即使其中一參考編碼(亦即2~12之一)被用於表示於垂直於X軸的Y軸方向上相互對位的全部閘極電極區段，閘極電極層(亦即閘極電極層2~12之一)亦指位於Y軸方向上相互對位的全部閘極電極層區段。
在一些實施例中，閘極電極層2用以形成正反器電路100的電晶體M07、M29與M30的閘極電極其依序沿Y軸方向設置，閘極電極層3用以形成正反器電路100的電晶體M10、M09、M01與M02的閘極電極其依序沿Y軸方向設置， 閘極電極層4用以形成正反器電路100的電晶體M08與M05的閘極電極其依序沿Y軸方向設置，閘極電極層5用以形成正反器電路100的電晶體M04與M03的閘極電極其依序沿Y方向軸設置，閘極電極層6用以形成正反器電路100的電晶體M06、M31與M32的閘極電極其依序沿Y軸方向設置，閘極電極層7用以形成正反器電路100的電晶體M16、M27與M28的閘極電極其依序沿Y軸方向設置，閘極電極層8用以形成正反器電路100的電晶體M12、M11、M25與M26的閘極電極其依序沿Y軸設置，閘極電極層9用以形成正反器電路100的電晶體M15與M18的閘極電極其依序沿Y軸方向設置，閘極電極層10用以形成正反器電路100的電晶體M14與M13的閘極電極其依序沿Y軸方向設置，閘極電極層11用以形成正反器電路100的電晶體M22、M21與M23的閘極電極其依序沿Y軸方向設置，以及閘極電極層12用以形成正反器電路100的電晶體M20、M19、M17與M24的閘極電極其依序沿Y軸方向設置。
在一些實施例中，標準單元布局200包含第一虛擬閘極電極層1與第二虛擬閘極電極層13沿Y軸方向連續延伸以及設置於閘極電極層2~12之的相對邊上。虛擬閘極電極層1、13與閘極電極層2~12形成於相同的層上，亦即圖式中以「閘極電極層」表示的層。於此領域擁有一般知識者應該了解虛擬閘極電極層(不像是閘極電極層2~12)可被電性懸空，且當形成閘極電極層時可被用於增進尺度上的準確性。在一些實施例中，在標準單元布局200中，每一虛擬閘極電 極層1、13均連續延伸以通過全部的半導體鰭111~114。在一些實施例中，虛擬閘極電極層1、13之長度等於或大於閘極電極層2~12中最長之長度。第一與第二虛擬閘極電極層1、13的額外的特徵可參見第6圖與第7圖且於後敘述。
即使第2~5圖顯示標準單元布局200包含十三個閘極電極層其包含閘極電極層2~12、第一虛擬閘極電極層1與第二虛擬閘極電極層13，本揭示文件並不受限於此。在一些實施例中，正反器電路的標準單元布局200依照設計的需求可有較多或較少的閘極電極層。在一些實施例中，閘極電極層2~12與虛擬閘極電極層1、13以固定線寬沿X軸方向排列。在一些實施例中，閘極電極層2~12與虛擬閘極電極層1、13在X軸方向上均有相同的寬度。
參考第2~5圖，依據本揭示文件的一些實施例，正反器電路100的標準單元布局200亦包含複數導電導線，其編號為151~158，每一導電導線大體上沿X軸方向平行延伸。該些導電導線151~158可以相同材料在同一層上形成，以及包含第一導電導線151~154與第二導電導線155~158，第一導電導線151~154設置於上部導電導線VSS與導電導線VDD之間的上部區，第二導電導線155~158設置於導電導線VDD與下部導電導線VSS之間的下部區。在一些實施例中，導電導線VDD、VSS與導電導線151~158可由相同的導電層形成，例如區域連接層M0。
即使其中一參考編碼(亦即151~158之一)被用於表示相互對位於X軸方向上的全部導電導線區段，導電導 線(亦即151~158之一)亦指位於標準單元布局200以及相互對位於X軸方向上的全部導電導線區段。
在一些實施例中，相互分隔、相同金屬導線的二或多個區段可作為自由導線，其可能無法被設計來傳輸任何時脈訊號，但其可用於實現電晶體或其他正反器電路100的導電導線之區域連接。沿X軸方向相互對位的二或多個離散的區段可於不同於前述的該些導電導線151~158的一層之上被電性連接至各種電晶體、導通孔或其他導電導線。在一些實施例中，導電導線151~158中之一者可被電性絕緣於導電導線151~158中的其他導線。
即使每一個導電導線151~158包含相互分隔的二或多個區段，本揭示文件並不受限於此。於此領域具有一般知識者應該了解一或多個導電導線151~158可為大體上沿X軸方向平行延伸的單一積體圖案。例如，導電導線可包含延伸穿過整個單元布局100的連續圖案，以及此導電導線可用於連接積體電路中的相鄰單元。
包含導電導線151~158與導電導線VDD、VSS的區域連接層M0可通過導通孔/接點(以「VD」與「MD」示於圖中)電性連接到第一至第四半導體鰭111~114、閘極電極層2~12及/或其他由第一導電層M1所作成的導電導線，其中第一導電層M1位於區域導電層M0上方的一階層。
在一些實施例中，導電導線151~158中之一些導線不會被分配到任何訊號包含但不受限於輸入訊號(例如掃描輸入訊號SI、掃描致能訊號SE、資料輸入訊號D、時脈 訊號Clk)與資料輸出訊號Q。
即使圖式顯示標準單元布局200包含八個導電導線151~158大體上沿X軸方向平行延伸，本揭示文件並不受限於此。在一些實施例中，雙高度的標準單元100依照設計需求可有較少或有較多的導電導線於區域或全域電性連接。在一些實施例中，導電導線的數量為六個，其中三個導電導線設置於上部導電導線VSS與導電導線VDD之間，另外三個導電導線設置於下部導電導線VSS與導電導線VDD之間。
在一些實施例中，於Y軸方向上相鄰導電導線VDD與導電導線154(VSS與151，155與VDD，或158與VSS)之間的縫隙可為定值，以及導電導線151~158於Y軸方向上的寬度可為另一定值。在一些實施例中，導電導線151~154中立即相鄰的導電導線於Y軸方向上的縫隙G1可均相同，以及導電導線155~158中立即相鄰的導電導線於Y軸方向上的縫隙G2可均相同。在一些實施例中，G1與G2大體上相同。在一些實施例中，縫隙G1或縫隙G2相等或小於縫隙G3，其中縫隙G3為設置在立即相鄰的導電導線VDD與導電導線154(VSS與151，155與VDD，或158與VSS)之間於Y軸方向上的縫隙。在一些實施例中，導電導線151~158於Y軸方向上的寬度W1可均相同。在一些實施例中，導電導線VSS、VDD於Y軸方向上的寬度W2為導電導線151~158於Y軸方向上的寬度W1的兩倍。在這方面，標準單元布局200的高度2H為縫隙G1、G2、G3、寬度W1、導電導線151~158 之數量與導電導線VSS、VDD之寬度的函數。然而本揭示文件並不受限於此。
在一些實施例中，如第1圖所示，標準單元布局200的高度2H為上部導電導線VSS平分的中心線L1與下部導電導線VSS平分的中心線L2於Y軸方向上之距離。
在一些實施例中，高度2H可被定義為用以傳輸不同電壓電位且立即相鄰的導電導線VDD與VSS的線寬的兩倍，或高度2H可被定義為用以傳輸相同電壓電位的導電導線VSS的線寬。
在一些實施例中，標準單元布局200更包含第一導電層M1其基於導電導線從其他單元/電路接收輸入訊號(例如，掃描輸入訊號SI、掃描致能訊號SE、資料輸入訊號D與時脈訊號Clk)以及輸出資料輸出訊號Q至其他單元/電路。如圖所示，於第一導電層M1的導電導線大體上沿Y軸方向平行延伸，並且設置於相鄰的閘極電極層圖案之間。
參考圖式，第一導電層M1的導線161(示於第5圖)接收從其他單元或電路透過由例如第二金屬層(未顯示)組成的其他導電導線輸入的時脈訊號Clk。接收的時脈訊號Clk通過其間的導通孔V01(示於第5圖)從導電導線161被傳輸至由區域連接層M0作成的導電導線157(示於第3~5圖)的導電區段1571(示於第3、4圖)。導電區段1571傳輸時脈訊號Clk通過其間的導通孔VG11(示於第4圖)至對應至整個閘極電極層8(示於第5圖)的閘極電極區段1411(示於第3、4圖)。 導電區段1571亦傳輸時脈訊號Clk通過其間的導通孔VG12(示於第4圖)至對應至部份閘極電極層12(示於第5圖)的閘極電極區段1412(示於第3、4圖)。相應地，時脈訊號Clk通過閘極電極區段1411被傳輸至電晶體M12、M11、M25與M26的閘極電極(示於第3圖)，以及時脈訊號Clk通過閘極電極區段1412亦被傳輸至電晶體M19與M20的閘極電極(示於第3圖)。
在一些實施例中，用於傳輸時脈訊號Clk的閘極電極層可包含一閘極電極層(例如閘極電極層8其連續延伸通過第一至第四半導體鰭111~114)，以及沒有切割過程(例如多晶矽的切割過程)被實行於該閘極電極層。就其本身而言，相同連續閘極電極層8用於傳輸時脈訊號Clk至N型電晶體與P型電晶體，N型電晶體例如電晶體M12與M26，P型電晶體例如電晶體M11與M25。
參考圖式，在標準單元布局200中，在區域連接層M0中，導電導線157為唯一用於傳輸時脈訊號Clk的導電導線。因此，剩餘的導線151~156與158可被用於傳輸時脈訊號Clk以外的其他類型的訊號。再者，導電導線157包含用以傳輸時脈訊號Clk的導電導線區段1571及其他導電區段，其他導電區段包含但不受限於分別用以傳輸掃描輸入訊號SI與資料輸入訊號D的導電區段1572與1574。
在一些實施例中，正反器電路100的標準單元布局200接收唯一一個時脈訊號Clk，該時脈訊號Clk通過區域導線及/或接點/導通孔重新分配至正反器電路100的各種電 晶體。在一些實施例中，正反器電路100的標準單元布局200不接收時脈訊號ClkB，該時脈訊號ClkB為時脈訊號Clk之互補訊號。
在一些實施例中，在區域連接層M0中，如上所述，全部導線中只有一導線或只有一區段傳輸時脈訊號ClkB。在一些實施例中，正反器電路100不包含任何同時使用時脈訊號Clk以及時脈訊號ClkB兩者的互補式金氧半電晶體(CMOS)傳輸閘。傳輸閘為以CMOS為基礎的開關其有PMOS傳送清晰「1」但是模糊「0」之訊號以及NMOS傳送清晰「0」但是模糊「1」之訊號。PMOS與NMOS兩者同步工作，因此傳輸閘藉由控制訊號(包含時脈訊號與互補時脈訊號)可於兩個方向操作。
相應地，相較於使用區域連結層以傳輸時脈訊號Clk與互補時脈訊號ClkB兩者的單元布局，依據本揭示文件之實施例，標準單元布局200有更多設計自由度，例如導線之更多導線或更多區段可用於寫入其他訊號。
參考圖式，第一導電層M1之導線162(示於第5圖)從其他單元或電路通過以例如第二金屬層(未顯示)組成的另一導電導線接收掃描輸入訊號SI。接收的掃描輸入訊號SI通過其間的導通孔V02(示於第5圖)從導線162被傳輸至由區域連接層M0組成的導電導線157(示於第3~5圖)之導電區段1572(示於第3、4圖)。導電區段1572傳輸掃描輸入訊號SI通過其間的導通孔VG2(示於第4圖)至對應至閘極電極層5之部分(示於第5圖)的閘極電極區段142(示於第3、4圖)。 相應地，掃描輸入訊號SI通過閘極電極區段142被傳輸至電晶體M03與M04的閘極電極(示於第3圖)。
參考圖式，第一導電層M1之導線163(示於第5圖)從其他單元或電路通過由例如第二金屬層(未顯示)組成的其他導電導線接收掃描致能訊號SE。接收的掃描致能訊號SE通過其間的導通孔V031(示於第5圖)從導線163被傳輸至由區域連接層M0組成的導電導線152(示於第3~5圖)之導電區段1521(示於第3、4圖)。接收的掃描致能訊號SE亦從導線163通過其間的導通孔V032(示於第5圖)被傳輸至由區域連接層M0組成的導電導線156(示於第3~5圖)之導電區段1561(示於第3、4圖)。導電區段1521傳輸掃描致能訊號SE通過其間的導通孔VG31(示於第4圖)至對應至閘極電極層3之部分(示於第5圖)的閘極電極區段1431(示於第3、4圖)。相應地，掃描致能訊號SE通過閘極電極區段1431被傳輸至電晶體M01與M02的閘極電極(示於第3圖)。導電區段1561傳輸掃描致能訊號SE通過其間的導通孔VG32(示於第4圖)至對應至閘極電極層2之部分(示於第5圖)的閘極電極區段1432(示於第3、4圖)，以及通過其間的導通孔VG33(示於第4圖)至對應至閘極電極層2之部分(示於第5圖)的閘極電極區段1433(示於第3、4圖)。相應地，掃描致能訊號SE通過閘極電極區段1433被傳輸至電晶體M07的閘極電極(示於第3圖)，以及通過閘極電極區段1433至電晶體M06的閘極電極(示於第3圖)。
參考圖式，第一導電層M1之導線164(示於第5 圖)從其他單元或電路通過以由例如第二金屬層(未顯示)組成的另一導電導線接收資料輸入訊號D。接收的資料輸入訊號D通過其間的導通孔V04(示於第5圖)從導線164被傳輸至由區域連接層M0組成的導電導線157(示於第3~5圖)之導電區段1571(示於第3、4圖)。導電區段1572傳輸資料輸入訊號D通過其間的導通孔VG4(示於第4圖)至對應至閘極電極層3之部分(示於第5圖)的閘極電極區段144(示於第3、4圖)。相應地，資料輸入訊號D通過閘極電極區段142被傳輸至電晶體M09與M10的閘極電極(示於第3圖)。
參考圖式，第一導電層M1之導線165(示於第5圖)從其他單元或電路通過由例如第二金屬層(未顯示)組成的其他導電導線輸出資料輸出訊號Q。輸出的資料輸出訊號Q通過其間的導通孔V051(示於第5圖)從由區域連接層M0組成的導電導線151(示於第3~5圖)之導電區段1511(示於第3、4圖)被傳輸，以及從由區域連接層M0組成的導電導線154(示於第3~5圖)之導電區段1541(示於第3、4圖)通過其中的導通孔V052(示於第5圖)傳輸。導電區段1511與1541從電晶體M31與M32之汲極通過其間的由VD與MD組成的導通孔接收輸出資料訊號。
於此領域具有一般知識者應該了解上述之布局用以接收輸入訊號、傳輸輸出訊號與區域性地傳輸訊號僅為一例子。依據其他些實施例，依照設計要求，實施正反器電路100的布局可與第2~5圖所示不同。例如，一或多個電晶體M01~M32可被重新放置，導線(或導線區段)之數量可被增加 或減少，半導體鰭(或半導體鰭區段)的數量可被增加或減少，以及閘極電極層(或閘極電極區段)的數量可被增加或減少。於此領域具有一般知識者應該亦了解垂直連接不同層的接點或導通孔的位置與/或數量可被改變。
第6圖繪示積體電路之部分包含示於第5圖之布局之部分A。為了方便起見，唯有包含半導體鰭(以「鰭」標示於圖式中)之層與閘極電極層(以「閘極電極層」標示於圖式中)繪示於第6圖中。還有，示於第5圖中的閘極電極層2~12於第6圖中因方便繪示之故而省略。為顯示半導體鰭與閘極電極層的橫向(水平)相對位置，示於第6圖中之半導體鰭置於閘極電極層之上。於此領域具有一般知識者應該了解於製造中閘極電極層形成於半導體層之上。
參考第6圖，示於第5圖中的部分A被複製，因此兩個部分A被放置於X軸方向上彼此立即相鄰。於第6圖中，第一虛擬閘極電極層1與第二虛擬閘極電極層13設置於X軸方向上部分A的相對邊緣上。左邊部分A的第二虛擬閘極電極層13與右邊部分A的第一虛擬閘極電極層1在X軸方向上相互分隔，其為兩個在閘極電極層上立即相鄰的圖案。
一結構(以編碼602標示代表兩個部分A的邊緣部分)為雙重擴散中斷點(double diffusion break：DDB)結構，其以隔絕材料填補於半導體鰭階層之一階層上，並於X軸方向上有一寬度大約與閘極電極層在X軸方向上的線寬相等。
於此領域具有一般知識者應該了解於第6圖中 使用兩個完全相同單元僅為易於解釋之用；然而，本揭示文件並不受限於此。在其他些實施例中，相互立即相鄰的兩個不同單元可有一邊界用以示於第6圖中相同之用途。
第7圖繪示基於示於第6圖中之設置的修改的例子。每個示於第7圖中的部分B與示於第6圖中的部份A大體上相同，除了於第7圖中相互重疊的第二虛擬閘極電極層13(第6圖中左邊部分A的第二虛擬閘極電極層13)與第一虛擬閘極電極層1(第6圖中右邊部分A的第一虛擬閘極電極層1)。在這方面，每個部份B(或每個標準單元200)擁有兩個相鄰的標準單元布局的虛擬閘極電極層2(1)一般擁有的一半。
參考第7圖，一結構(以編碼702標示代表兩個部分B的一般邊緣部分)為單一擴散中斷點(single diffusion break：SDB)結構，其以隔絕材料填補於半導體鰭階層之一階層上，並於X軸方向上有一寬度小於閘極電極層2(或1)在X軸方向上的寬度。
於此領域具有一般知識者應該了解於第7圖中使用兩個完全相同單元僅為易於解釋之用；然而，本揭示文件並不受限於此。在其他些實施例中，相互立即相鄰的兩個不同單元可有一邊界用以示於第7圖中相同之用途。
第8圖為示例的鰭式場效電晶體(FinFET)的透視圖，其可實現上述之各種標準單元布局200的電晶體。
參考第8圖，FinFET包含例如以矽形成的半導體鰭1200，從例如矽基板的基板1000突出。半導體鰭1200可為溝槽蝕刻或磊晶成長的基板。替代地，半導體鰭1200可 由絕緣層上矽(SOI)基板的裝置層組成。半導體鰭1200的下部分被於基板1000上形成的隔絕區1100插入。隔絕區1100為淺溝槽隔絕(shallow trench isolation：STI)區，其為接著要被描述的例子。然而，本揭示文件並不受限於此。依據其他實施例，隔絕區1100可為場氧化區。
FinFET更包含源極區1400、汲極區1500以及通道區1300，其中通道區1300插入源極區1400與汲極區1500中。FinFET的源極區1400、汲極區1500與通道區1300係由位於隔絕區1100之上方階層的半導體鰭1200的頂部所組成。源極區1400與汲極區1500為重摻雜，通道區1300為無摻雜或輕摻雜。
閘極電極1380由一或多個金屬材料的層組成，例如鎢(W)或鈷(Co)，以及可能更包含其他功函數調整金屬。閘極電極1380形成於通道區1300之上，延伸至覆蓋通道區1300的側牆與覆蓋隔絕區1100的一部分。FinFET亦有閘極絕緣層1350由例如高介電係數介電材料像是金屬氧化物其包含鋰、鈹、鎂、鈣、鍶、鈧、釔、鋯、鉿、鋁、鑭、鈰、鐠、釹、釤、銪、釓、鋱、鏑、鈥、鉺、銩、鐿、鎦及/或其混合的氧化物。閘極絕緣層1350被插入閘極電極1380與通道區1300之間以相互電性隔離。
應該理解的是金屬接點(由例如上述的層MD組成)可於源極區1400與汲極區1500之上形成，及/或閘極電極層接點(由例如上述的層VG組成)可於閘極電極1380之上形成以電性連接源極區1400與汲極區1500，及/或閘極電極 1380至各種導電層(例如，上述的區域連接層M0與第一導電層M1)。
第9圖繪示本揭示文件相關之半導體裝置的垂直層排列截面圖。相對於第2~5圖，第9圖不必須顯示已述標準單元布局的特定截面。
參考第2~5、9圖，在基板層中，半導體鰭111~114被設置。在閘極電極層中，包含閘極電極層2~12、第一虛擬閘極電極層1、第二虛擬閘極電極層13與閘極介電層的閘極結構被設置。區域連接層M0位於閘極電極層及/或半導體鰭之上，以及通過接點MD/導通孔VD連接至半導體鰭與通過閘極接點VG連接至閘極電極層。在區域連接層中，導電導線151~158、VDD與VSS被形成。第一導通孔層V0位於區域連接層M0與第一導電層M1之間。在第一導電層M1中，掃描輸入訊號SI、掃描致能訊號SE、資料輸入訊號D、時脈訊號Clk與資料輸出訊號Q被其他單元或電路接收。在一些實施例中，垂直層排列包含第二導通孔V1形成的第二導通孔層V1與設置第二導電導線的第二導電層M2。第二導電導線可用以從其他單元或電路通過第一導電層M1傳輸、掃描輸入訊號SI、掃描致能訊號SE、資料輸入訊號D與時脈訊號Clk至正反器電路100以及從正反器電路100傳輸資料輸出訊號Q至其他單元或電路。
在一些實施例中，第一導電層M1與以上由金屬組成，例如銅、鋁或其合金與一或多個薄導電層(例如鉭、鈦、氮化鈦及/或氮化鉭)組成，以及區域連接層M0由不同於第一 導電層與以上的材料組成，以及包含鎳、鈷、鎢、錳或其合金與一或多個薄導電層(例如鉭、鈦、氮化鈦與/或氮化鉭)。
第10圖顯示另一正反器電路的電路區塊，細節的電路圖將示於第11圖。
參考第10圖，正反器電路300包含資料同步區塊區塊A(其包含時脈輸入端子C其接收時脈訊號Clk)、輸入端子D(其接收資料輸入訊號)、及-或-反(AND-OR-Invert：AOI)邏輯閘(其將資料輸入訊號轉換成脈衝訊號PD與時脈訊號Clk同步)。正反器電路300更包含栓鎖電路301，該栓鎖電路301包含區塊B、區塊C與區塊D。響應於脈衝訊號PD與由區塊B產生的時脈訊號Clk之邊緣，代表輸入資料串流的脈衝訊號PD會被儲存於由儲存區塊C提供的交叉耦接的反相器節點D2，而響應於儲存訊號與由區塊D產生的時脈訊號Clk之邊緣，於儲存節點D2的儲存訊號會被輸出至節點D4。正反器電路300更包含輸出緩衝器區塊E與反相器區塊F，其中反相器區塊F藉由對傳輸至節點D4的資料作反向提供輸出端Q輸出資料訊號。
如第10圖所示，只有一個時脈訊號Clk被使用，因此正反器電路300為沒有傳輸閘的正反器，其轉換資料輸入訊號成脈衝訊號PD的AOI邏輯閘被使用以代替COMS為基礎的傳輸閘的功能。在此例子，互補時脈訊號ClkB不被使用於示於第10圖中沒有傳輸閘的正反器電路300。
在一些實施例中，示於第10圖中的正反器電路300沒有兩種類型的時脈訊號Clk與時脈訊號ClkB。因此， 相較於比較性的例子其正反器電路有相似示於第10圖中的正反器電路的電路圖但是使用兩種類型的時脈訊號Clk與時脈訊號ClkB，導電導線中較少的導電導線會被使用以傳輸時脈訊號。因此，示於第10圖中的正反器電路的標準單元的高度相較於比較性的例子可被減少，或如果示於第10圖中的正反器電路的標準單元的高度被維持不變，示於第10圖中的正反器電路的標準單元布局有較多的設計自由度，導電導線中較多的導電導線可被用以傳輸時脈訊號ClkB以外的訊號。
於本領域具有一般知識的人應該了解使用AOI邏輯閘僅為一例子，本揭示文件並不受限於此。在其他些實施例中，AOI邏輯閘或AOI邏輯閘以外的多工器可被使用以將輸入資料串流轉換成與時脈訊號同步的脈衝訊號。
第11圖顯示示於第10圖中的電路區塊的電路圖。於此領域具有一般知識者應該了解，掃描輸入訊號與掃描致能訊號係為了易於解釋而於第10圖中的電路區塊被省略。示於第10圖中的電路區塊，如果與掃描輸入訊號與掃描致能訊號一起實現，可被第11圖中所示之正反器電路300’中的該些電晶體T01~T42實現。於此領域具有一般知識者應該了解示於第11圖中的區塊A’為與示於第10圖中的區塊A大體上相同，除了區塊A’包含掃描輸入訊號SI與掃描致能訊號SE。
在一些實施例中，時脈訊號Clk(見區塊G)為唯一藉由從其他單元或電路的正反器電路300’接收的時脈訊號。因此，沒有時脈訊號ClkB(其為時脈訊號Clk的互補時脈 訊號)被從其他單元或電路的正反器電路300’接收。在一些實施例中，時脈訊號ClkBB其與時脈訊號ClkB互補可被區塊G中兩個串聯耦接的反相器內部使用，該時脈訊號ClkB與時脈訊號Clk互補。
在一些實施例中，藉由正反器電路300’接收的輸入訊號(例如掃描輸入訊號SI、掃描致能訊號SE、資料輸入訊號D或時脈訊號Clk)是指傳輸至正反器300’的導線或接點但是在通過正反器300’的一半導體裝置(例如：電晶體，)之前的訊號。
於此領域具有一般知識者應該了解由相同元件(例如：第11圖中「seb」、「ml_ax」、「ClkB」與「ClkBB」)代表的連接點為藉由導線(未顯示)相互電性連接。第11圖中所繪示的元件僅為了易於解釋。如果導線被使用以連接第11圖中相同元件所代表的全部的連接點，元件像是「seb」、「ml_ax」、「ClkB」與「ClkBB」可被省略。
依據本揭示文件的一些實施例，第12圖與第13圖顯示示於第11圖中的正反器電路的標準單元布局。第14圖顯示示於第12圖或第13圖中的標準單元布局的部分。第15圖顯示示於第12圖或第13圖中的標準單元布局的部分。
為了易於說明，在第12圖與第13圖中，即使第12圖與第13圖中所示的布局彼此相同，第11圖中所示的正反器電路300’的標準單元布局400的元件被分開標示。
相似於上述的實施例，第14圖與第15圖中每一者顯示各種層其包含半導體鰭層(標示「鰭」於圖式中)、閘 極電極層(標示「閘極電極層」於圖式中)、閘極接點層(標示「VG」於圖式中)以電性連接閘極電極層至上階層像是區域連接層M0(標示「M0」於圖式中)、鰭連接層(標示「MD」於圖式中)以電性連接半導體鰭的源極/汲極區、接點層(標示「VD」於圖式中)以電性連接鰭連接層MD至區域連接層M0、接點層(標示「MP」於圖式中)以電性連接鰭連接層MD、區域連接層M0、第一導通孔層(標示「V0」於圖式中)以電性連接區域連接層M0至第一導電層M1(標示「M1」於圖式中)，以及第一導電層M1。在一些實施例中，每一區域連接層M0與導電層M1為金屬層。
為了易於解釋，第14圖與第15圖各包含示於第12圖與第13圖中各種層之一部分，且第12圖與第13圖中之一些層被省略。例如，第14圖顯示一布局包含半導體鰭層、閘極電極層、閘極接點層VG、鰭連接層MD、接點層MP、接點層VD與區域連接層M0。第15圖顯示一布局包含半導體鰭層、閘極電極層、區域連接層M0、第一導通孔層V0與第一導電層M1。
參考第11~15圖，依據本揭示文件的一些實施例，正反器電路300’之標準單元布局400包含電晶體T01至電晶體T42，電晶體T01至電晶體T42由大體上沿X軸方向平行延伸的第一至第四半導體鰭211~214與大體上沿Y軸方向平行延伸的閘極電極層402~420組成。
標準單元布局400亦包含導線與由該些層形成的接點/導通孔，這些層包含但不受限於圖式中由「VG」、 「MD」、「MP」、「VD」、「M0」、「V0」與「M1」表示之層，其可實現區域連接以將標準單元布局400(或正反器電路300’)拉線及/或實現全域連接以從其他電路/單元接收輸入訊號(例如：掃描輸入訊號SI、掃描致能訊號SE、資料輸入訊號D與時脈訊號Clk)，並輸出資料輸出訊號Q至其他電路/單元。在一些實施例中，掃描輸入訊號SI與/或掃描致能訊號SE可被省略。
依據一些實施例，即使其中一參考編碼(亦即211~214之一)被用於表示相互間隔分開但相互對位於X軸的全部半導體鰭區段，半導體鰭(亦即半導體鰭211-214之一)亦指位於標準單元布局400中以及相互對位於X軸的全部半導體鰭區段。
在一些實施例中，第一半導體鰭211至第四半導體鰭214為沿Y軸方向依序排列。第一半導體鰭211與第四半導體鰭214設置於標準單元布局400的邊緣區上用以形成第一型電晶體，以及第二半導體鰭212與第三半導體鰭213設置於介於標準單元布局400的邊緣區之間的中間區用以形成第二型電晶體。
在一些實施例中，第一型電晶體為N型電晶體，第二型電晶體為P型電晶體，如圖所示，在一例中被用來傳輸參考電壓電位(例如：接地電位)之導電導線VSS設置於Y軸方向上標準單元布局400的相對邊緣，且被用來傳輸不同於VSS之電壓電位的導電導線VDD設置於標準單元布局400的中間區上。在此例中，第一半導體鰭211與第四半導體鰭214 形成於一或多個第一型井中，例如P型井(未顯示)，因此基於第一半導體鰭211與第四半導體鰭214形成之電晶體為N型電晶體。第二半導體鰭212與第三半導體鰭213形成於一或多個第二型井中，例如N型井(未顯示)，因此基於第二半導體鰭212與第三半導體鰭213形成的電晶體為P型電晶體。
例如，參考第12~15圖，第一半導體鰭211用以形成N型電晶體包含電晶體T18、T20、T22、T24、T26、T28、T30、T34-1、T36、T38、T34-2與T06沿X軸方向依序設置於上，第二半導體鰭212用以形成P型電晶體包含電晶體T17、T19、T21、T23、T25、T27、T29、T33、T35、T37與T05沿X軸方向依序設置於上，第三半導體鰭213用以形成P型電晶體包含電晶體T15、T13、T01、T09、T11、T07、T31、T41、T39與T03沿X軸方向依序設置於上，第四半導體鰭214用以形成N型電晶體包含電晶體T16、T14、T02、T10、T12、T08、T32、T42、T40與T04沿X軸方向依序設置於上。依照第8圖描述的鰭式場效電晶體(FinFET)可被使用以實現電晶體T01至T42。
然而，本揭示文件不受限於以上之配置。在其他些實施例中，第一型電晶體為P型電晶體以及第二型電晶體為N型電晶體。在如此例子中，被用來傳輸參考電壓電位(例如：接地電位)之導電導線VSS設置於標準單元布局400的中間區上，且被用來傳輸參考電壓電位之導電導線VDD設置於Y軸方向上標準單元布局400的相對邊緣區。在如此例子中，第一半導體鰭211與第四半導體鰭214形成於一或多個N型 井中(未顯示)，以及基於第一半導體鰭211與第四半導體鰭214形成之電晶體為P型電晶體。第二半導體鰭212與第三半導體鰭213形成於一或多個第二型井中，例如P型井(未顯示)，以及基於第二半導體鰭212與第三半導體鰭213形成的電晶體為N型電晶體。於此領域擁有一般知識者經該了解標準單元布局依據該配置與第12圖或第13圖所示之布局不同。調整標準單元布局400之描述將被省略，因為於此領域擁有一般知識者應該了解如何調整電晶體T01~T42與導線/接點之位置以用以配置標準單元布局，其中被用來傳輸接地電位之導電導線VSS設置於標準單元布局400的中間區上，而被用來傳輸參考電壓電位之導電導線VDD設置於Y軸方向上標準單元布局400的邊緣區上。
第12~15圖顯示以第一半導體鰭211與第四半導體鰭214形成之第一型電晶體以及以第二半導體鰭212與第三半導體鰭213形成之第二型電晶體，但本揭示文件並不受限於此。即使圖式中未顯示，在一些實施例中，正反器電路300’的標準單元布局400可有三個半導體鰭以形成多個第一型電晶體以及三個半導體鰭以形成多個第二型電晶體；在一些實施例中，正反器電路300’的標準單元布局400可有三個半導體鰭以形成多個第一型電晶體以及二個半導體鰭以形成多個第二型電晶體；以及在一些實施例中，正反器電路300’的標準單元布局400可有二個半導體鰭以形成多個個第一型電晶體以及三個半導體鰭以形成多個第二型電晶體。在一些實施例中，半導體鰭的數量可基於電晶體之所需電流驅動能 力來決定。在一些實施例中，形成第一型電晶體的半導體鰭的數量以及形成第二型電晶體的半導體鰭的數量不同且可大於三。
在圖式中，即使其中一參考編碼(亦即402~420之一)被用於表示於垂直於X軸的Y軸方向上相互對位的全部閘極電極區段，閘極電極層(亦即閘極電極層402~420之一)亦指位於Y軸方向上相互對位的全部閘極電極層區段。
在一些實施例中，標準單元布局400包含第一虛擬閘極電極層401與第二虛擬閘極電極層421沿Y軸方向連續延伸以及設置於閘極電極層402~420之相對的邊上。虛擬閘極電極層401、421與閘極電極層402~420以相同的層形成，也就是說圖式中以「閘極電極層」表示的層。於此領域擁有一般知識者應該了解虛擬閘極電極層，不像是閘極電極層402~420，可被電性懸空，且當形成閘極電極層時可被用於增進尺度上的準確性。在一些實施例中，在標準單元布局400中，虛擬閘極電極層401、421均連續延伸至通過全部的半導體鰭211~214。在一些實施例中，虛擬閘極電極層401、421之長度等於或大於閘極電極層402~420之長度。第一與第二虛擬閘極電極層401、421可參見第6圖與第7圖且於後敘述。
即使第12~15圖顯示標準單元布局200包含二十一個閘極電極層其包含閘極電極層402-420以及第一與第二虛擬閘極電極層401、421，本揭示文件並不受限於此。在一些實施例中，正反器電路的標準單元布局400依照設計的 需求可有較多或較少的閘極電極層。在一些實施例中，閘極電極層402~420與虛擬閘極電極層401、421以固定線寬沿X軸方向排列。在一些實施例中，閘極電極層402~420與虛擬閘極電極層401、421在X軸方向上均有相同的寬度。
參考第12~15圖，依據本揭示文件的一些實施例，正反器電路300’的標準單元布局400亦包含複數導電導線，其編號為251~258，每一導電導線大體上沿X軸方向平行延伸。該些導電導線251~258可以相同材料在同一層上形成，並包含第一導電導線251~254與第二導電導線255~258，第一導電導線251~254設置於上部導電導線VSS與導電導線VDD之間的上部區，第一導電導線255~258設置於導電導線VDD與下部導電導線VSS之間的下部區。在一些實施例中，導電導線VDD、VSS與導電導線251~258可由相同的導電層形成，例如區域連接層M0。
即使其中一參考編碼(亦即251~258之一)被用於表示相互對位於X軸方向上的全部的導電導線區段，導電導線(亦即251~258之一)亦指位於標準單元布局400以及相互對位於X軸方向上的全部導電導線區段。
在一些實施例中，相互分隔、相同導電導線的二或多個區段可作為自由導線，其可能無法被設計來傳輸任何時脈訊號，但其可用於實現電晶體或其他正反器電路400的導電導線之區域連接。沿X軸方向相互對位的二或多個離散的區段可被電性連接至各種電晶體、導通孔或其他導電導線於不同於前述的該些導電導線251~258之一層之上。在一 些實施例中，導電層251~258之一可被電性絕緣於其他導電導線251~258。
即使每一個導電導線251~258包含相互分隔的二或多個區段，本揭示文件並不受限於此。於此領域具有一般知識者應該了解一或多個導電導線251~258可為大體上沿X軸方向平行延伸的單一積體圖案。例如，導電導線可包含延伸穿過整個單元布局400的連續圖案，以及此導電導線可用於連接積體電路中的相鄰單元。
包含導電導線251~258與導電導線VDD、VSS的區域連接層M0可通過導通孔/接點(以「VD」與「MD」表示於圖中)電性連接至第一至第四半導體鰭211~214、閘極電極層402~420及/或其他於區域導電層M0之上一層的第一導電層M1組成的導電導線。再者，接點MD可被設置由接點MD之上的導電圖案MP區域連接。
在一些實施例中，一些導電導線251~258不會被分配到任何訊號包含但不受限於輸入訊號(例如掃描輸入訊號SI、掃描致能訊號SE、資料輸入訊號D、時脈訊號Clk)與資料輸出訊號Q。
即使圖式顯示標準單元布局400包含八個導電導線251~258大體上沿X軸方向平行延伸，本揭示文件並不受限於此。在一些實施例中，雙高度的標準單元400依照設計需求可有較少或有較多的導電導線於區域或全域電性連接。在一些實施例中，導電導線的數量為六個，其中三個導電導線設置於上部導電導線VSS與導電導線VDD之間，另外 三個導電導線設置於下部導電導線VSS與導電導線VDD之間。
示於第13圖與第14圖中標準單元布局400的縫隙/線寬/距離/高度可參照第3圖與第4圖所示，其將不會於此重複以避免贅述。
在一些實施例中，標準單元布局400更包含第一導電層M1其基於從其他單元/電路接收輸入訊號(例如，掃描輸入訊號SI、掃描致能訊號SE、資料輸入訊號D與時脈訊號Clk)以及輸出資料輸出訊號Q至其他單元/電路的導電導線。如圖所示，於第一導電層M1的導電導線大體上沿Y軸方向平行延伸並且設置於閘極電極電層相鄰圖案中。
參考圖式，第一導電層M1的導線261(示於第15圖)接收從其他單元或電路透過由例如第二金屬層(未顯示)組成的其他導電導線輸入的時脈訊號Clk。接收的時脈訊號Clk從導電導線261被傳輸至由區域連接層M0通過導通孔V021(示於第15圖)之間組成的導電導線257(示於第3~5圖)的導電區段2571(示於第13、14圖)。導電區段2571傳輸時脈訊號Clk通過其間的導通孔VG21(示於第13圖)至對應至部份閘極電極層419(示於第15圖)的閘極電極區段4411(示於第13、14圖)。相應地，時脈訊號Clk通過閘極電極區段4411被傳輸至電晶體T03與T04的閘極電極(示於第13圖)。
參考圖式，在標準單元布局400中，區域連接層M0中，導電導線257為唯一用於傳輸時脈訊號Clk的導電導線。因此，剩餘的導線251~256與258可被用於傳輸時脈訊 號Clk以外的其他類型的訊號。再者，導電導線257包含用以傳輸時脈訊號Clk的導電導線區段2571與其他導電區段，其他導電區段包含但不受限於分別用以傳輸掃描輸入訊號SI與掃描致能訊號SE的導電導線2572與2573。
在一些實施例中，正反器電路300’的標準單元布局400接收唯一一個時脈訊號Clk，該時脈訊號Clk通過區域導線與/或接點/導通孔重新分配至正反器電路300’的各種電晶體。在一些實施例中，正反器電路300’的標準單元布局400不接收時脈訊號ClkB，該時脈訊號ClkB為時脈訊號Clk之互補訊號。
在一些實施例中，在區域連接層M0中，如上所述，全部導線中只有一導線或只有一區段傳輸時脈訊號Clk。在一些實施例中，正反器電路300’不包含任何使用時脈訊號Clk以及互補時脈訊號ClkB兩者的互補式金氧半電晶體(CMOS)傳輸閘。
相應地，相較於其使用區域連結層以傳輸時脈訊號Clk與互補時脈訊號ClkB兩者的單元布局，依據本揭示文件之實施例標準單元布局400有更多設計自由度，例如導線之更多導線或更多區段可用於寫入其他訊號。
參考圖式，第一導電層M1之導線265(示於第15圖)從其他單元或電路通過以例如第二金屬層(未顯示)組成的另一導電導線接收掃描輸入訊號SI。接收的掃描輸入訊號SI通過其間的導通孔V022(示於第15圖)從導線262被傳輸至由區域連接層M0組成的導電導線257(示於第13-15圖)之 導電區段2572(示於第13、14圖)。導電區段2572傳輸掃描輸入訊號SI通過其間的導通孔VG22(示於第14圖)至對應至閘極電極層10之部分(示於第15圖)的閘極電極區段4421(示於第13、14圖)。相應地，掃描輸入訊號SI通過閘極電極區段4421被傳輸至電晶體T11與T12的閘極電極(示於第13圖)。
參考圖式，第一導電層M1之導線263(示於第15圖)從其他單元或電路通過由例如第二金屬層(未顯示)組成的其他導電導線接收掃描掃描致能訊號SE。接收的掃描致能訊號SE通過其間的導通孔V023(示於5圖)從導線263被傳輸至由區域連接層M0組成的導電導線257(示於第13-15圖)之導電區段2573(示於第13、14圖)。導電區段2573傳輸掃描致能訊號SE通過其間的導通孔VG231(示於第14圖)至對應至閘極電極層9之部分(示於第15圖)的閘極電極區段4431(示於第13、14圖)。相應地，掃描致能訊號SE通過閘極電極區段4431被傳輸至電晶體T09與T10的閘極電極(示於第13圖)。導電區段2573傳輸掃描致能訊號SE通過其間的導通孔VG232(示於第14圖)至對應至閘極電極層406之部分(示於第15圖)的閘極電極區段4432(示於第13、14圖)。相應地，掃描致能訊號SE通過閘極電極區段4432被傳輸至電晶體T01與T02的閘極電極(示於第13圖)。
參考圖式，第一導電層M1之導線264(示於第15圖)從其他單元或電路通過由例如第二金屬層(未顯示)組成的另一導電導線接收資料輸入訊號D。接收的資料輸入訊號D 通過其間的導通孔V024(示於第15圖)從導線264被傳輸至由區域連接層M0組成的導電導線252(示於第13-15圖)之導電區段2521(示於第13、14圖)。導電區段2521傳輸資料入訊號D通過其間的導通孔VG24(示於第14圖)至對應至閘極電極層8之部分(示於第15圖)的閘極電極區段4411(示於第13、14圖)。相應地，資料輸入訊號D通過閘極電極區段4411被傳輸至電晶體T23與T24的閘極電極(示於第13圖)。
參考圖式，第一導電層M1之導線265(示於第15圖)從其他單元或電路通過由例如第二金屬層(未顯示)組成的其他導電導線輸出資料輸出訊號Q。輸出的資料輸出訊號Q通過其間的導通孔V0251(示於第15圖)從由區域連接層M0組成的導電導線255(示於第13-15圖)之導電區段2551(示於第13、14圖)被傳輸，以及通過其間的導通孔V0252(示於第15圖)從由區域連接層M0組成的導電導線258(示於第13-15圖)之導電區段2581(示於第13、14圖)傳輸。導電區段2551與2581從電晶體T41與T42之汲極通過由VD與MD組成其間的導通孔接收輸出資料訊號。
於此領域具有一般知識者應該了解上述之布局用以接收輸入訊號、傳輸輸出訊號與區域性地傳輸訊號僅為一例子。依據其他些實施例，依照設計要求，實施正反器300’的布局可與第12~15圖所示不同。例如，一或多個電晶體T01~T42可被重新放置，導線(或導線區段)之數量可被增加或減少，半導體鰭(或半導體鰭區段)的數量可被增加或減少，以及閘極電極層(或閘極電極區段)的數量可被增加或減 少。於此領域具有一般知識者應該亦了解垂直連接不同層的接點或導通孔的位置與/或數量可被改變。
在一些實施例中，沒有使用任何CMOS傳輸閘的正反器電路(亦即正反器電路僅僅接收一個時脈訊號而非兩個互補的時脈訊號)，包含但不受限於如下述之第16圖與第17圖所示的元件，亦能被實現於對標準單元布局200或400做一些調整而得到的標準單元布局。調整標準單元布局200或400的敘述將被省略，基於標準單元布局200或400，於此領域具有一般知識者應該了解如何實現正反器電路與導線/接點其組合的電晶體以用於標準電路布局，其半導體鰭、閘極電極層、區域連接層M0、第一導電層M與各種接點/導通孔而調整。
第16圖與第17圖顯示接收唯一一個時脈訊號與沒有傳輸閘的正反器電路的電路圖例子。在一些實施例中，示於第16圖與第17圖中的每一個正反器電路的布局可被實現於有一些調整的標準單元布局200或400中。
第16圖顯示一示例性的無傳輸閘的正反器電路，其包含AOI邏輯閘與或-及-反(OR-AND-Invert：OAI)邏輯閘的主從式(master-slave)正反器電路。正反器電路包含接收時脈訊號Clk的時脈輸入端子C、接收資料輸入訊號的輸入端子D、將資料輸入訊號轉換成脈衝訊號PD與時脈訊號同步的AOI邏輯閘、響應脈衝訊號PD與時脈訊號的邊緣且輸出指示資料訊號的脈衝訊號PD至輸出端子Q的OAI邏輯閘。在一些實施例中，互補的資料可被輸出於互補的輸出端子 Q’。
第17圖顯示一示例性的無傳輸閘的正反器電路，其包含AOI邏輯閘與OAI邏輯閘的主從式正反器電路。正反器電路包含接收時脈訊號Clk的時脈輸入端子C、接收資料輸入訊號的輸入端子D、將資料輸入訊號轉換成脈衝訊號PD與時脈訊號同步的AOI邏輯閘、響應脈衝訊號PD與時脈訊號的邊緣且輸出指示資料訊號的脈衝訊號PD至輸出端子Q的OAI邏輯閘。在一些實施例中，互補的資料可被輸出於互補的輸出端子Q’。
依據一些實施例，示例性的無傳輸閘正反器電路不受限於包含邏輯電路像是AOI邏輯閘與/或OAI邏輯閘。在一些實施例中，示例性的無傳輸閘正反器電路可不使用AOI邏輯閘與OAI邏輯閘而實施。例如，示例性的無傳輸閘正反器電路可包含多工器響應時脈訊號將輸入資料串流轉換成脈衝訊號與時脈訊號同步，以及一或以上個反相器與其他邏輯電路但不包含AOI邏輯閘與OAI邏輯閘，以栓鎖指示輸入資料串流的脈衝訊號與輸出栓鎖的資料。
如上所述，前述的標準單元布局200或400為正反器電路的標準單元布局，或可為被調整為其他電路的標準單元布局。依據其他些實施例，對標準單元布局200或400做一些調整，包含但不受限於用以暫態儲存資料的緩衝器與用以處理資料的大尺寸組合邏輯電路的其他標準單元布局可被創造。
第18圖係顯示依據相關技術的正反器電路的電 路圖。
如第18圖所示，正反器電路包含輸入端子D、兩個交叉耦接的反相器21、22與輸出端子Q。輸入端子D接收資料輸入訊號。兩個交叉耦接的反相器21、22響應於時脈訊號Clk以及與時脈訊號Clk互補的另一時脈訊號ClkB儲存通過第一傳輸閘31的輸入資料串流。輸出端子Q響應於時脈訊號Clk以及施加於第二傳輸閘32的互補時脈訊號ClkB輸出由兩個交叉耦接的反相器21、22所儲存的資料串流。示於第18圖中的正反器電路的標準單元布局的高度大於相似於示於第18圖中正反器電路的標準單元布局的高度但是只接收唯一型態時脈訊號，因為更多的導電導線被使用以實現示於第18圖中正反器電路的標準單元布局以傳輸時脈訊號Clk與互補的時脈訊號ClkB。
第19圖顯示，依據本揭示文件的一些實施例，包含沒有傳輸閘(T閘極)的正反器的積體電路的布局。
為了方便，如所示，在標準單元中以H代表高度，只有兩個連續的半導體鰭被顯示，一個用以形成多個第一型電晶體以及另一個用以形成多個第二型電晶體。依據敘述於第2~5圖與/或第12~15圖的前述的實施例，於本領域具有一般知識者應該認知到更多的半導體鰭其包含一或多個虛擬鰭可被實現於每個單元。半導體鰭可包含單一連續鰭大體上延伸平行於X軸方向或相互分隔的該些區段以及相互對位於X軸。於本領域具有一般知識者應該了解兩個在Y軸方向上立即相鄰的單元，以實現相同類型的電晶體的半導體鰭用以 相互立即相鄰。
相似於第2~5圖與/或第12~15圖中之敘述，示於第19圖中的每個單元包含導電導線VDD、VSS，以及其他導電導線(未顯示)於Y軸方向上相互分隔排列與複數閘極電極(未顯示)於X軸方向上相互分隔排列。為了避免重複贅述，其敘述於此將被省略。
如第19圖所示，積體電路的布局可包含複數標準單元布局201~207其有混和的高度其包含高度H與雙高度2H。依據一些實施例，一或多個標準單元201、202與205可為無傳輸閘(T閘極)正反器其有於示於第2圖或第3圖中相同的布局200或示於第12圖或第13圖中相同的布局400的布局，或有基於布局200或400調整的布局。其他示例性的標準單元203、204與207可為一或多個標準單元其有高度H以及包含，但不受限於，及閘、或閘、互斥或閘、反閘、反及閘、反或閘、互斥反或閘、多工器、加法器與計數器。在一些實施例中，標準單元203、204與207其中之一可為單一高度單元其以無傳輸閘正反器電路實現。積體電路亦包含雙高度標準單元206例如大尺寸緩衝器組合邏輯電路單元或正反器電路。雙高度標準單元206可包含各種邏輯閘與/或電晶體以處理訊號/資料。示於第19圖中單元的邊界可用於第6圖或第7圖所示的相同方法。然而本揭示文件並不受限於此。
依據本揭示文件之觀點，無傳輸閘正反器電路的標準單元布局或接收唯一時脈訊號的正反器電路的標準單元布局使用例如唯一導線於導電層像是區域連接層以傳輸時 脈訊號至一或多個第一型電晶體與一或多個第二型電晶體。無傳輸閘正反器電路的標準單元布局或接收唯一時脈訊號的正反器電路的標準單元布局不使用任何金屬導線以傳輸互補的訊號。如此，更少的導電導線被使用。因此，相較於包含傳輸閘或接收互補的時脈訊號的正反器電路的標準單元布局，無傳輸閘正反器電路的標準單元布局的高度或接收唯一時脈訊號的正反器電路的標準單元布局的高度被減少。因此，當無傳輸閘正反器電路的標準單元布局或接收唯一時脈訊號的正反器電路的標準單元布局被選擇以實現積體電路，而非包含傳輸閘的正反器電路的標準單元布局或接收互補的時脈訊號的正反器電路的標準單元布局被選擇以實現積體電路時，更多單元或電晶體可被整合進積體電路。
依據本揭示文件之觀點，相較於包含傳輸閘或接收互補的時脈訊號的正反器電路的標準單元布局，無傳輸閘正反器電路的標準單元布局或接收唯一時脈訊號的正反器電路的標準單元布局可有更多導電導線如自由導電導線於導電層像是區域連接層，因此繞線的壅塞可被減緩。
依據本揭示文件之觀點，無傳輸閘正反器電路可於其他單元/電路中使用邏輯閘與時脈訊號同步，有交叉迴圈控制使用產生的類似脈衝的控制訊號以儲存資料，以及最終輸出階段輸出的儲存的資料，以產生類似脈衝的控制訊號。相較於有傳輸閘的正反器電路，因為無傳輸閘正反器電路使用較少附加裝置，所以較少的能量被消耗。在此狀況下供應電壓下降，當操作在較低的電壓時，相較於使用傳輸閘 的正反器電路，無傳輸閘正反器電路有較佳的效能。
在前述示例性的實施例中，無傳輸閘正反器電路的標準單元布局或接收唯一時脈訊號的正反器電路的標準單元布局被描述。然而本揭示文件並不受限於此。於本領域具有一般知識者應該理解只包含一種型態的時脈訊號的其他電路的標準單元布局亦可被創造，至少基於前述藉由使用半導體鰭與使用較少的導電層於相同階層之上以傳輸時脈訊號減少高度的原則，及/或前述的原則以簡化結構及/或不藉由實施形成一切斷結構於閘極電極層上。
於本領域具有一般知識者應該了解，依據本揭示文件的各種實施例，標準單元布局可被儲存於設計函式庫其儲存各種其他標準單元，因此依據本揭示文件的實施例布局設計可選擇標準單元，與從設計函式庫的其他標準單元一起以設計積體電路的布局。
在一實施例中，正反器電路的半導體標準單元包含複數半導體鰭大體上沿第一方向相互平行延伸，複數導電導線設置於第一階層上與大體上沿第一方向相互平行延伸，以及複數閘極電極層大體上平行第二方向大體上垂直於第一方向與行成於不同於第一階層的第二階層上。正反器電路包含由該些半導體鰭與該些閘極電極層組成的複數電晶體，正反器電路接收資料輸入訊號，儲存資料輸入訊號，以及輸出指示儲存的資料以響應時脈訊號的資料輸出訊號，以及時脈訊號為半導體標準單元接收的唯一時脈訊號，以及資料輸入訊號、時脈訊號與資料輸出訊號通過至少該些導電導 線被傳輸於該些電晶體中。在一實施例中，該些導電導線包含第一導電導線傳輸時脈訊號。在一實施例中，第一導電導線為唯一導電導線於第一階層上其傳輸時脈訊號。在一實施例中，第一導電導線包含第一區段傳輸時脈訊號與第二區段傳輸不同於時脈訊號的一訊號，以及第一與第二區段相互分隔與沿第一方向相互對位。在一實施例中，該些閘極電極層包含第一閘極電極層電性連接至第一導電導線與延伸通過一或以上個該些半導體鰭。在一實施例中，第一閘極電極層連續延伸以通過二或以上個複數半導體鰭，以及一或以上個N型電晶體與一或以上個P型電晶體由二或以上個該些半導體鰭組成。在一實施例中，第一閘極電極層連續延伸以通過每個半導體鰭。在一實施例中，複數導電導線包含第一與第二電源導線傳輸第一電壓電位，以及第三電源導線設置於第一與第二電源導線之間與傳輸不同於第一電壓電位的第二電壓電位。在一實施例中，於第一與第三電源導線間的該些導電導線的導電導線數量為三或四，以及於第二與第三電源導線間的該些導電導線的導電導線數量為三或四。在一實施例中，於第一與第三電源導線間的該些導電導線的導電導線數量為二或三，以及於第二與第三電源導線間的該些導電導線的導電導線數量為二或三。在一實施例中，第一至第三電源導線以外的該些導電導線的導電導線有固定線寬。在一實施例中，第一至第三電源導線的寬度大於第一至第三電源導線以外的導電導線的寬度。在一實施例中，半導體標準單元更包含複數上部金屬導線設置於第一階層之上的第二階層上， 參照從正反器電路被製作的基板，以及該些上部導電導線大體上沿第二方向平行延伸，以及以該些導電導線傳輸資料輸入訊號、時脈訊號與資料輸出訊號。在一實施例中，該些閘極電極層包含第一虛擬閘極電極層與第二虛擬閘極電極層，第一與第二虛擬閘極電極層以外的該些閘極電極層的閘極電極層設置於第一與第二虛擬閘極電極層之間，以及每個第一虛擬閘極電極層與第二虛擬閘極電極層連續延伸以通過複該些半導體鰭。
在一實施例中，正反器電路的半導體標準單元包含複數半導體鰭大體上沿第一方向相互平行延伸，複數導電導線設置於第一階層上與大體上沿第一方向相互平行延伸，以及複數閘極層大體上延伸平行於第二方向且垂直於第一方向與形成於不同於第一階層的第二階層上。正反器電路包含複數電晶體其實現至少AOI邏輯閘或OAI邏輯閘其接收輸入資料訊號與時脈訊號，儲存區塊儲存資料輸入訊號，以及輸出區塊輸出指示儲存的資料的資料輸出訊號。時脈訊號為半導體標準單元唯一接收的時脈訊號。資料輸入訊號、時脈訊號與資料輸出訊號至少通過該些導電導線被傳輸於該些電晶體中。在一實施例中，該些導電導線包含第一導電導線傳輸時脈訊號。在一實施例中，第一導電導線為唯一導電導線於第一階層上傳輸時脈訊號。
在一實施例中，積體電路包含正反器電路的第一半導體標準單元與第二半導體標準單元其相互立即相鄰於第一方向上。在一實施例中，第一半導體標準單元包含複數 半導體鰭大體上於第一方向上相互平行延伸，複數導電導線設置於第一階層上與大體上於第一方向上相互平行延伸，以及複數閘極電極層大體上延伸平行於第二方向且垂直於第一方向與形成於不同於第一階層的第二階層上。在一實施例中，正反器電路包含由該些半導體鰭與該些閘極電極層組成的複數電晶體，正反器電路接收資料輸入訊號，儲存資料輸入訊號，以及輸出指示儲存的資料以響應時脈訊號的資料輸出訊號，時脈訊號為由第一半導體標準單元接收唯一的時脈訊號，以及資料輸入訊號、時脈訊號與資料輸出訊號至少通過該些導電導線被傳輸於複數電晶體中。第一半導體標準單元與第二半導體標準單元包含一或以上個虛擬閘極電極設置於第一半導體標準單元與第二半導體標準單元的邊界上，以及至少一個一或以上個虛擬閘極電極連續延伸通過該些半導體鰭。在一實施例中，一或以上個虛擬閘極電極的數目為一。在一實施例中，一或以上個虛擬閘極電極的數目為二。
上述之名詞「實施例」或「該些實施例」不代表相同之實施例，並且並無強調實施例中任何特定的特徵或特性與另一實施例不同。於此領域具有一般技藝之人理應了解上述之「實施例」或「該些實施例」可被視為可被部分或全部相互結合而實施，除非有反向教示之敘述。
雖然本發明之實施例已揭露如上，然其並非用以限定本發明實施例，任何熟習此技藝者，在不脫離本發明實施例之精神和範圍內，當可做些許之更動與潤飾，因此本發明實施例之保護範圍當以後附之申請專利範圍所界定為準。

Claims (11)

  1. 一種正反器電路中之一半導體標準單元，該半導體標準單元包含：複數半導體鰭，大體上沿一第一方向相互平行延伸；複數導電導線，設置於一第一階層上，並大體上沿該第一方向相互平行延伸；以及複數閘極電極層，大體上平行於一第二方向延伸且大體上垂直於該第一方向，並形成於不同於該第一階層的一第二階層上，其中該半導體標準單元在該第一方向上有一預定長度與在該第二方向上有一預定寬度，該正反器電路包含由該些半導體鰭與該些閘極電極層製作而成的複數電晶體，該正反器電路響應一輸入時脈訊號接收一資料輸入訊號、儲存該資料輸入訊號，並輸出代表所儲存資料的一資料輸出訊號，該輸入時脈訊號係為由該預定長度與該預定寬度定義出的一區域中的該半導體標準單元接收的唯一一時脈訊號或唯一一另一時脈訊號，該另一時脈訊號與該時脈訊號相相互互補，以及該資料輸入訊號、該輸入時脈訊號與該資料輸出訊號經由至少該些導電導線被傳輸於該些電晶體之間。
  2. 如請求項1所述的半導體標準單元，其中該些導電導線包含一第一導電導線傳輸該輸入時脈訊號。
  3. 如請求項2所述的半導體標準單元，其中該第一導電導線係為於該第一階層上傳輸該輸入時脈訊號的唯一導電導線，該第一導電導線包含一第一區段傳輸該輸入時脈訊號與一第二區段傳輸不同於該輸入時脈訊號的一訊號，以及該第一區塊與該第二區塊相互分隔，並沿該第一方向相互對位。
  4. 如請求項2所述的半導體標準單元，其中該複數閘極電極層包含一第一閘極電極層，該第一閘極電極層電性連接至該第一導電導線，並延伸橫跨該些半導體鰭中之一或多者，其中該第一閘極電極層連續延伸以跨越二或以上個該複數半導體鰭，一或多個N型電晶體與一或多個P型電晶體由二或以上個該複數半導體鰭組成，以及該第一閘極電極層連續延伸以通過每個該複數半導體鰭。
  5. 如請求項1所述的半導體標準單元，其中該些導電導線包含一第一電源導線、一第二電源導線以及一第三電源導線，其中該第一電源導線及該第二電源導線傳輸一第一電壓電位，且該第三電源導線設置於該第一電源導線與該第二電源導線之間並傳輸不同於該第一電壓電位的一第二電壓電位，其中該些導電導線中介於該第一電源導線與該第三電源導線間的導電導線的一數量為三或四，且該些導電導線終介於該第二電源導線與第三電源導線間的導電導線的一數量為三或四，以及該複數半導體鰭中介於該第一電源導線與第三電源導線間的半導體鰭的一數量為二或三，以及該複數半導體鰭中介於該第二電源導線與該第三電源導線間的半導體鰭的一數量為二或三。
  6. 如請求項5所述的半導體標準單元，其中該些導電導線中於該第一電源導線至該第三電源導線以外的導電導線具有一固定線寬，以及該第一電源導線至該第三電源導線的一寬度大於該第一電源導線至該第三電源導線以外的導電導線的一寬度。
  7. 如請求項1所述的半導體標準單元，其中該半導體標準單元更包含：複數上部導電導線，以該正反器電路被製作的一基板為參考，設置於該第一階層之上的該第二階層上，其中該些上部導電導線大體上平行於該第二方向延伸，且該些上部導電導線與該些導電導線傳輸該資料輸入訊號、該輸入時脈訊號與該資料輸出訊號；其中該複數閘極電極層包含一第一虛擬閘極電極層與一第二虛擬閘極電極層，該複數閘極電極層中於該第一虛擬閘極電極層與該第二虛擬閘極電極層以外的閘極電極層設置於該第一虛擬閘極電極層與該第二虛擬閘極電極層之間，以及每個該第一虛擬閘極電極層與每個該第二虛擬閘極電極層連續延伸以通過該複數半導體鰭。
  8. 一種正反器電路的一種半導體標準單元，該半導體標準單元包含：複數半導體鰭，大體上沿一第一方向相互平行延伸；複數導電導線，設置於一第一階層上與大體上沿該第一方向相互平行延伸；以及複數閘極電極層，大體上延伸平行於一第二方向且垂直於該第一方向與形成於不同於該第一階層的一第二階層上，其中該半導體標準單元有在該第一方向上有一預定長度與在該第二方向上有一預定寬度，該正反器電路包含複數電晶體，該複數電晶體實現至少一及-或-反(AND-OR-Invert：AOI)邏輯閘或一或-及-反(OR-AND-Invert：OAI)邏輯閘其接收一資料輸入訊號與一輸入時脈訊號，一儲存方塊儲存該資料輸入訊號，以及一輸出方塊輸出指示一儲存的資料的一資料輸出訊號，該輸入時脈訊號係為由該預定長度與該預定寬度定義出的一區域中的該半導體標準單元接收的唯一一時脈訊號或唯一一另一時脈訊號，該另一時脈訊號與該時脈訊號相互互補，以及該資料輸入訊號、該輸入時脈訊號與該資料輸出訊號被傳輸於該複數電晶體中通過至少該複數導電導線。
  9. 如請求項8所述的半導體標準單元，其中該複數導電導線包含一第一導電導線傳輸該輸入時脈訊號，其中該第一導電導線係為唯一導電導線於該第一階層上傳輸該輸入時脈訊號。
  10. 一種積體電路，包含一正反器電路的一第一半導體標準單元與一第二半導體標準單元其相互立即相鄰於一第一方向上，其中該第一半導體標準單元包含：複數半導體鰭，大體上於該第一方向上相互平行延伸；複數導電導線，設置於一第一階層上與大體上於該第一方向上相互平行延伸；以及複數閘極電極層，大體上延伸平行於一第二方向且垂直於該第一方向與形成於不同於該第一階層的一第二階層上，其中該正反器電路包含由該複數半導體鰭與該複數閘極電極層組成的複數電晶體，該正反器電路接收一資料輸入訊號，儲存該資料輸入訊號，以及輸出指示一儲存的資料以響應一時脈訊號的一資料輸出訊號，該時脈訊號係為唯一時脈訊號由該第一半導體標準單元接收，以及該資料輸入訊號、該時脈訊號與該資料輸出訊號被傳輸於該複數電晶體中至少通過該複數導電導線，以及該第一半導體標準單元與該第二半導體標準單元包含一或以上個虛擬閘極電極設置於該第一半導體標準單元與該第二半導體標準單元的一邊界上，以及至少一個該一或以上個虛擬閘極電極連續延伸通過該複數半導體鰭。
  11. 如請求項10所述的積體電路，其中該一或以上個虛擬閘極電極的一數目為一或二。
TW106144906A 2016-12-28 2017-12-20 包含正反器電路之積體電路及正反器電路之半導體標準單元 TWI678792B (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US201662439742P 2016-12-28 2016-12-28
US62/439,742 2016-12-28
US15/841,950 US10270430B2 (en) 2016-12-28 2017-12-14 Cell of transmission gate free circuit and integrated circuit and integrated circuit layout including the same
US15/841,950 2017-12-14

Publications (2)

Publication Number Publication Date
TW201838143A TW201838143A (zh) 2018-10-16
TWI678792B true TWI678792B (zh) 2019-12-01

Family

ID=62625607

Family Applications (1)

Application Number Title Priority Date Filing Date
TW106144906A TWI678792B (zh) 2016-12-28 2017-12-20 包含正反器電路之積體電路及正反器電路之半導體標準單元

Country Status (4)

Country Link
US (3) US10270430B2 (zh)
KR (1) KR102191533B1 (zh)
CN (1) CN108281419B (zh)
TW (1) TWI678792B (zh)

Families Citing this family (37)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11189569B2 (en) 2016-09-23 2021-11-30 Advanced Micro Devices, Inc. Power grid layout designs for integrated circuits
US10270430B2 (en) * 2016-12-28 2019-04-23 Taiwan Semiconductor Manufacturing Co., Ltd. Cell of transmission gate free circuit and integrated circuit and integrated circuit layout including the same
US10304728B2 (en) * 2017-05-01 2019-05-28 Advanced Micro Devices, Inc. Double spacer immersion lithography triple patterning flow and method
US10747931B2 (en) 2017-07-28 2020-08-18 Advanced Micro Devices, Inc. Shift of circuit periphery layout to leverage optimal use of available metal tracks in periphery logic
US11120190B2 (en) * 2017-11-21 2021-09-14 Advanced Micro Devices, Inc. Metal zero power ground stub route to reduce cell area and improve cell placement at the chip level
US10756114B2 (en) * 2017-12-28 2020-08-25 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor circuit with metal structure and manufacturing method
CN110061054B (zh) * 2018-01-18 2022-12-27 蓝枪半导体有限责任公司 半导体元件及其制作方法
US10438937B1 (en) 2018-04-27 2019-10-08 Advanced Micro Devices, Inc. Metal zero contact via redundancy on output nodes and inset power rail architecture
US10818762B2 (en) 2018-05-25 2020-10-27 Advanced Micro Devices, Inc. Gate contact over active region in cell
US10741540B2 (en) * 2018-06-29 2020-08-11 Taiwan Semiconductor Manufacutring Company, Ltd. Integrated circuit layout method and device
JP7305933B2 (ja) * 2018-07-23 2023-07-11 株式会社リコー 金属酸化物膜形成用塗布液、酸化物絶縁体膜、電界効果型トランジスタ、表示素子、画像表示装置、及びシステム
KR102599048B1 (ko) * 2018-08-16 2023-11-06 삼성전자주식회사 표준 셀을 포함하는 집적 회로 및 이를 제조하기 위한 방법
US10700204B2 (en) * 2018-08-17 2020-06-30 Qualcomm Incorporated Circuits having a diffusion break with avoided or reduced adjacent semiconductor channel strain relaxation, and related methods
US10483200B1 (en) * 2018-09-27 2019-11-19 Qualcomm Incorporated Integrated circuits (ICs) employing additional output vertical interconnect access(es) (VIA(s)) coupled to a circuit output VIA to decrease circuit output resistance
US10930675B2 (en) 2018-11-20 2021-02-23 Samsung Electronics Co., Ltd. Semiconductor device
US11494542B2 (en) * 2019-01-29 2022-11-08 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device, method of generating layout diagram and system for same
DE102020115154A1 (de) * 2019-06-14 2020-12-17 Taiwan Semiconductor Manufacturing Co., Ltd. Multiplexer
KR20210017309A (ko) * 2019-08-07 2021-02-17 삼성전자주식회사 멀티-하이트 스탠다드 셀로 구현되는 세미-다이나믹 플립-플롭 및 이를 포함하는 집적 회로의 설계 방법
US10796061B1 (en) 2019-08-29 2020-10-06 Advanced Micro Devices, Inc. Standard cell and power grid architectures with EUV lithography
US11495540B2 (en) 2019-10-22 2022-11-08 Tokyo Electron Limited Semiconductor apparatus having stacked devices and method of manufacture thereof
CN110690215A (zh) * 2019-11-13 2020-01-14 上海华力微电子有限公司 基于FinFET小面积标准单元的版图结构
US11301740B2 (en) * 2019-12-12 2022-04-12 Au Optronics Corporation Integrated circuit, wireless communication card and wiring structure of identification mark
US11616055B2 (en) * 2020-01-30 2023-03-28 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit and method of forming the same
US11025236B1 (en) * 2020-05-08 2021-06-01 Taiwan Semiconductor Manufacturing Company, Ltd. Low-power AOI-based flip-flop
US11509293B2 (en) * 2020-06-12 2022-11-22 Taiwan Semiconductor Manufacturing Co., Ltd. Footprint for multi-bit flip flop
US11509295B2 (en) 2020-06-24 2022-11-22 Samsung Electronics Co., Ltd. High-speed flip flop circuit including delay circuit
US11569246B2 (en) * 2020-06-29 2023-01-31 Taiwan Semiconductor Manufacturing Company, Ltd. Four CPP wide memory cell with buried power grid, and method of fabricating same
US11315874B2 (en) * 2020-09-15 2022-04-26 Taiwan Semiconductor Manufacturing Company, Ltd. Cell structure with intermediate metal layers for power supplies
US11710743B2 (en) 2020-09-18 2023-07-25 Taiwan Semiconductor Manufacturing Co., Ltd. Integrated circuit
US11290109B1 (en) * 2020-09-23 2022-03-29 Qualcomm Incorporated Multibit multi-height cell to improve pin accessibility
US20220223623A1 (en) * 2021-01-11 2022-07-14 Mediatek Inc. Logic cell with small cell delay
US11695393B2 (en) 2021-01-29 2023-07-04 Qualcomm Incorporated True single phase clock (TSPC) based latch array
KR20220112096A (ko) 2021-02-03 2022-08-10 삼성전자주식회사 저전력 플립플랍
KR20220128040A (ko) * 2021-03-12 2022-09-20 삼성전자주식회사 반도체 장치
KR20220139739A (ko) 2021-04-08 2022-10-17 삼성전자주식회사 플립 플롭 및 이를 포함하는 집적 회로를 설계하는 방법
US11955369B2 (en) 2021-06-08 2024-04-09 International Business Machines Corporation Recessed local interconnect formed over self-aligned double diffusion break
CN113657065B (zh) * 2021-07-20 2023-08-25 长鑫存储技术有限公司 时钟电路、存储器及半导体结构的制作方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101752368A (zh) * 2008-12-18 2010-06-23 台湾积体电路制造股份有限公司 具有可变设计规则的标准单元架构和方法
TW201310617A (zh) * 2011-07-29 2013-03-01 Synopsys Inc Ｎ－通道及Ｐ－通道ＦｉｎＦＥＴ元件架構
TW201600988A (zh) * 2014-06-30 2016-01-01 聯華電子股份有限公司 減少功率消耗之鰭式結構電晶體之設計方法
TW201642588A (zh) * 2015-03-02 2016-12-01 英特爾股份有限公司 共通ｎ井狀態保持正反器

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6144241A (en) * 1997-07-02 2000-11-07 Pericom Semiconductor Corp. Versatile gate-array cell with interstitial transistors for compact flip-flops with set or clear
US8399931B2 (en) * 2010-06-30 2013-03-19 Taiwan Semiconductor Manufacturing Company, Ltd. Layout for multiple-fin SRAM cell
TWI438601B (zh) 2011-06-22 2014-05-21 Himax Tech Ltd 帶隙電路與其啟動電路
US8561003B2 (en) * 2011-07-29 2013-10-15 Synopsys, Inc. N-channel and P-channel finFET cell architecture with inter-block insulator
US8461893B2 (en) * 2011-08-16 2013-06-11 Lsi Corporation Uniform-footprint programmable multi-stage delay cell
US8878303B2 (en) * 2012-12-28 2014-11-04 Broadcom Corporation Geometric regularity in fin-based multi-gate transistors of a standard cell library
US9035686B1 (en) * 2013-10-31 2015-05-19 Intel Corporation Apparatus and method for low power fully-interruptible latches and master-slave flip-flops
US9356583B2 (en) 2014-08-29 2016-05-31 Taiwan Semiconductor Manufacturing Company Ltd. Flip-flop circuit
US9583493B2 (en) * 2015-04-08 2017-02-28 Samsung Electronics Co., Ltd. Integrated circuit and semiconductor device
JP6495145B2 (ja) * 2015-09-11 2019-04-03 ルネサスエレクトロニクス株式会社 半導体装置
US10326430B2 (en) * 2016-11-30 2019-06-18 Taiwan Semiconductor Manufacturing Co., Ltd. Low power flip flop circuit
US10270430B2 (en) * 2016-12-28 2019-04-23 Taiwan Semiconductor Manufacturing Co., Ltd. Cell of transmission gate free circuit and integrated circuit and integrated circuit layout including the same

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101752368A (zh) * 2008-12-18 2010-06-23 台湾积体电路制造股份有限公司 具有可变设计规则的标准单元架构和方法
TW201310617A (zh) * 2011-07-29 2013-03-01 Synopsys Inc Ｎ－通道及Ｐ－通道ＦｉｎＦＥＴ元件架構
TW201600988A (zh) * 2014-06-30 2016-01-01 聯華電子股份有限公司 減少功率消耗之鰭式結構電晶體之設計方法
TW201642588A (zh) * 2015-03-02 2016-12-01 英特爾股份有限公司 共通ｎ井狀態保持正反器

Also Published As

Publication number Publication date
KR102191533B1 (ko) 2020-12-16
TW201838143A (zh) 2018-10-16
US20190173456A1 (en) 2019-06-06
US20200313659A1 (en) 2020-10-01
US11621703B2 (en) 2023-04-04
US10270430B2 (en) 2019-04-23
KR20180077045A (ko) 2018-07-06
US20180183414A1 (en) 2018-06-28
CN108281419B (zh) 2021-06-01
US10686428B2 (en) 2020-06-16
CN108281419A (zh) 2018-07-13

Similar Documents

Publication Publication Date Title
TWI678792B (zh) 包含正反器電路之積體電路及正反器電路之半導體標準單元
US10998340B2 (en) Semiconductor device including standard cells having different cell height
US9299811B2 (en) Methods of fabricating semiconductor devices
KR102202753B1 (ko) 반도체 장치 및 그 제조 방법
KR102045212B1 (ko) 반도체 장치 및 그 제조 방법
US10164121B2 (en) Stacked independently contacted field effect transistor having electrically separated first and second gates
CN105895698B (zh) 包括具有裙部区域的栅极结构的半导体器件
CN106531736B (zh) 半导体器件
KR20160102788A (ko) 반도체 장치 및 그 제조 방법
JP5357476B2 (ja) 半導体集積回路装置の製造方法
KR20160133706A (ko) 반도체 장치 및 그 제조 방법
US9461148B2 (en) Semiconductor device and method of fabricating the same
KR20170000633A (ko) 반도체 장치
CN109962072B (zh) 半导体装置
KR20220046035A (ko) 반도체 장치
KR102474687B1 (ko) 반도체 장치
US20230136881A1 (en) Cell including individual source regions and integrated circuit including the cell
KR102650199B1 (ko) 반도체 소자
CN113161341A (zh) 包括集成的标准单元结构的集成电路
CN112259535A (zh) 基于Finfet工艺的基本数字逻辑单元、集成电路版图
KR20230059269A (ko) 집적된 표준 셀 구조를 포함하는 집적 회로
KR20210039772A (ko) 집적회로 소자 및 그 제조 방법