TW201600988A - 減少功率消耗之鰭式結構電晶體之設計方法 - Google Patents

減少功率消耗之鰭式結構電晶體之設計方法 Download PDF

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Abstract

一種減少功率消耗之鰭式結構電晶體之設計方法，首先接收一平面場效電晶體設計，其包含有複數個平面半導體元件。接下來，產生一初始鰭式場效電晶體設計，其包含有複數個鰭式半導體元件，且該等鰭式半導體元件對應該等平面半導體元件。之後進行一時序分析，以於該初始鰭式場效電晶體設計中辨識出至少一關鍵路徑與至少一非關鍵路徑，且該非關鍵路徑包含至少一該鰭式半導體元件。隨後調整該非關鍵路徑之該鰭式半導體元件，以產生一改良鰭式場效電晶體設計，該改良鰭式場效電晶體設計所需之一電流係小於該初始鰭式場效電晶體設計所需之一電流。

Description

減少功率消耗之鰭式結構電晶體之設計方法
本發明有關於一種鰭式結構電晶體之設計方法，尤指一種功率最佳化(power optimization)之鰭式結構電晶體之設計方法。
當元件發展至65奈米技術世代後，使用傳統平面式的金氧半導體(metal-oxide-semiconductor，MOS)電晶體製程已難以持續微縮，因此，習知技術係提出以立體或非平面(non-planar)多閘極電晶體元件如鰭式場效電晶體(Fin Field effect transistor，以下簡稱為FinFET)元件取代平面電晶體元件之解決途徑。
習知FinFET元件係先利用蝕刻等方式圖案化一基板表面之矽層，以於基板中形成一鰭片狀的矽薄膜，並於矽薄膜上形成包覆部分矽薄膜的絕緣層與閘極層，最後再藉由離子佈植製程與回火製程等步驟於未被絕緣層與閘極層包覆之鰭片狀的矽薄膜中形成源極/汲極。由於FinFET元件的製程能與傳統的邏輯元件製程整合，因此具有相當的製程相容性。更重要的是，FinFET元件的設計係可藉由平面式的元件設計轉換而得。
另外，由於FinFET元件的立體結構增加了閘極與鰭片狀之矽基體的接觸面積，因此可增加閘極對於通道區域的載子控制， 從而降低小尺寸元件面臨的由源極引發的能帶降低(drain induced barrier lowering，DIBL)效應以及短通道效應(short channel effect)。此外，由於FinFET元件中同樣長度的閘極具有更大的通道寬度，因此可獲得加倍的汲極驅動電流。雖然FinFET元件可提供上述優點，但在積體電路的發展中，FinFET元件仍然面對各種表現特性的要求。舉例來說，在電路表現中，功率消耗即為一重要的觀察點。當一積體電路具有較高的功率耗損時，即會縮短電池壽命，同時降低電路表現與可靠度。因此，如何設計出具有最佳化功率的鰭式結構，仍然為業界之所求。
因此，本發明之一目的即在於提供一種減少功率耗損之鰭式結構電晶體之設計方法，該設計方法可提供具有最佳化功率之鰭式結構，進而達到降低功率耗損的目的。
根據本發明之申請專利範圍，係提供一種減少功率耗損之鰭式結構電晶體之設計方法，該設計方法首先接收一初始鰭式場效電晶體設計(initial fin-based field-effect transistor design，initial FinFET design)，該初始FinFET設計包含複數個鰭式半導體元件。此外該初始FinFET設計又可由以下步驟獲得：首先接收一平面場效電晶體設計(planar field-effect transistor design，planar-FET design)，該平面場效電晶體設計包含有複數個平面半導體元件。接下來，產生該初始(initial)鰭式場效電晶體(FinFET)設計，該初始FinFET設計包含有該等鰭式半導體元件，且該等鰭式半導體元件係對應該平面場效電晶體設計的該等平面半導體元件。在獲得該初始FinFET設計之後，即進行一時序分析(timing analysis)，以於該初始 FinFET設計中辨認出至少一關鍵路徑(critical path)與至少一非關鍵路徑(non-critical path)，且該非關鍵路徑包含至少一該鰭式半導體元件。隨後，調整該非關鍵路徑內之該鰭式半導體元件，以產生一改良(refined)FinFET設計，該改良FinFET設計所需之一電流係小於該初始FinFET設計所需之一電流。
根據本發明所提供之減少功率耗損之鰭式結構電晶體之設計方法，係利用時序分析辨認出初始FinFET設計內的關鍵路徑與非關鍵路徑，隨後調整非關鍵路徑內的鰭式半導體元件。舉例來說，可減少非關鍵路徑內該鰭式半導體元件的鰭片數量、增加非關鍵路徑內該鰭式半導體元件的鰭片寬度、或減少該鰭式半導體元件中彼此電性連接的鰭片的數量，而得到該改良FinFET設計。更重要的是，在FinFET技術中，鰭式半導體元件所需的電流係與鰭片數量、鰭片寬度、以及電性連接的鰭片數量有關，因此可藉由上述的調整降低非關鍵路徑內鰭式半導體元件的所需電流，藉此改良FinFET設計所需要的電流可小於初始FinFET設計所需要的電流。 換句話說，根據本發明所提供之鰭式結構電晶體之設計方法，係可輕易達到功率最佳化之目的。
1‧‧‧電腦系統
11‧‧‧匯流排
12‧‧‧資料儲存系統
13‧‧‧用戶介面輸入設備
14‧‧‧處理器
15‧‧‧網路介面
16‧‧‧用戶介面輸出設備
17‧‧‧通訊網路
10‧‧‧矽鰭片
20‧‧‧閘極電極
Leff‧‧‧有效通道長度
Hfin‧‧‧矽鰭片兩側側壁高度
Tfin‧‧‧矽鰭片頂部寬度
100‧‧‧鰭式結構電晶體之設計方法
100a‧‧‧鰭式結構電晶體之設計方法之變化型
102‧‧‧接收一平面場效電晶體設計
103‧‧‧接收一初始FinFET設計
104‧‧‧產生一初始FinFET設計
106‧‧‧進行一時序分析，以於該初始FinFET設計中辨認出至少一關鍵路徑與至少一非關鍵路徑
108‧‧‧調整該非關鍵路徑之該鰭式半導體元件，以產生一改良FinFET設計
110‧‧‧改良後鰭式場效電晶體進行時序分析，確認是否符合設計規則
112‧‧‧完成功率最佳化之平面場效電晶體設計至鰭式場效電晶體設計之轉換
114‧‧‧根據改良FinFET設計於一基底上形成複數個鰭式結構
200、300、400、500、600‧‧‧平面場效電晶體設計
201、301、401、501、601‧‧‧p型場效電晶體擴散區域
202、302、402、502、602‧‧‧n型場效電晶體擴散區域
210、310、410、510、610‧‧‧初始鰭式場效電晶體設計
210c、310c、410c、510c、610c‧‧‧初始鰭式場效電晶體設計關鍵電路
210n、310n、410n、510n、610n‧‧‧初始鰭式場效電晶體設計非 關鍵電路
212、214、312、314‧‧‧初始鰭片
220、320、420、520、620、720‧‧‧改良鰭式場效電晶體設計
220c、320c、420c、520c、620c‧‧‧改良鰭式場效電晶體設計關鍵電路
220n、320n、420n、520n、620n‧‧‧改良鰭式場效電晶體設計非關鍵電路
222、224、322、324、722‧‧‧改良鰭片
412、414、422‧‧‧鰭片
416、418、516p、516n、518p、518n‧‧‧初始連接層
428、528p、528n、724‧‧‧改良連接層
511p、513p、521p‧‧‧p型鰭式場效電晶體
511n、513n、521n‧‧‧n型鰭式場效電晶體
512p、514p‧‧‧p型初始鰭片
512n、514n‧‧‧n型初始鰭片
522p‧‧‧p型改良鰭片
522n‧‧‧n型改良鰭片
610out‧‧‧初始鰭式場效電晶體設計邏輯輸出區
610p‧‧‧初始鰭式場效電晶體設計邏輯運算區
612、614‧‧‧初始輸出鰭片
622、624‧‧‧改良輸出鰭片
726‧‧‧閘極電極
728‧‧‧虛置閘極
Weff‧‧‧初始鰭片寬度
Weff’‧‧‧非關鍵電路中改良鰭片寬度
第1圖係為FinFET設計之一示意圖。
第2圖為本發明所提供之鰭式結構電晶體之設計方法之一流程圖。
第3圖為本發明所提供之鰭式結構電晶體之設計方法之一變化型之流程圖。
第4圖為本發明所提供之鰭式結構電晶體之設計方法之一第一 較佳實施例之一示意圖。
第5圖為本發明所提供之鰭式結構電晶體之設計方法之一第二較佳實施例之一示意圖。
第6圖為本發明所提供之鰭式結構電晶體之設計方法之一第三較佳實施例之一示意圖。
第7圖為本發明所提供之鰭式結構電晶體之設計方法之一第四較佳實施例之一示意圖。
第8圖為本發明所提供之鰭式結構電晶體之設計方法之一第五較佳實施例之示意圖。
第9圖為本發明所提供之鰭片結構電晶體之設計方法之另一變化型之一示意圖。
第10圖繪示一電腦系統，該電腦系統適合用作實施本發明。
請參閱第1圖，第1圖係為FinFET設計之一示意圖。如第1圖所示，FinFET設計包含至少一個形成於一基底上之矽鰭片10，且矽鰭片10上形成包覆部分矽鰭片10的閘極電極20，在閘極電極20兩側之矽鰭片10內可形成源極/汲極(圖未示)。值得注意的是，在FinFET設計中，鰭片有效寬度(effective width)Weff是由矽鰭片10兩側側壁的高度Hfin與矽鰭片10的頂部寬度Tfin之和。
請繼續參閱第1圖。根據簡單金氧半導體電晶體大訊號模型(simple MOS larger-signal model)可知，半導體電晶體的電流公式係以下列等式(一)表示：Ids=u0/2(Weff/Leff)(Vgs-Vt)2 等式(一)
在等式(一)中，μ0為通道區域的表面遷移率(surface mobility)，Weff為有效通道寬度(effective channel width)，在FinFET設計中有效通道寬度即是前述之鰭片有效寬度Weff，Leff為有效通道長度(effective channel length)，Vgs是閘極與源極之間的電位差，而Vt則是電晶體之臨界電壓(threshold voltage)。
更重要的是，根據上述等式(一)提供的電流公式，可進而推得FinFET設計的功率消耗等式，如等式(二)與等式(三)所示：Power=Total Ids * Operation Voltage 等式(二)
Total Ids=u0/2(Weff/Leff)(Vgs-Vt)2 * Fin number 等式(三)
由等式(二)可知，FinFET設計的功率消耗與電流Ids總和相關；而由等式(三)則可知電流Ids總和與鰭片有效寬度Weff以及鰭片數目相關。
另外須注意的是，本發明所提供之鰭式結構電晶體之設計方法100係藉由一電腦輔助設計(computer-aided design，CAD)工具平台(platform)完成。另外可參閱第10圖，第10圖繪示一電腦系統1，電腦系統1適合用作本發明之實施。電腦系統1可包含一匯流排11、一資料儲存系統12、一用戶介面輸入設備13、一處理器14、一網路介面15、與一用戶介面輸出設備16等組成單元。資料儲存系統12儲存基本程式編寫和資料構造，並可為程式和資料檔案提供 永久性儲存。在本發明中，資料儲存系統12可提供一個或所有CAD工具平台的功能。用戶介面輸入設備13與用戶介面輸出設備16允許使用者與電腦系統1互動，網路介面15則提供介面給外部網路，並通過一通訊網路17耦合至其他電腦系統中的相應週邊設備。另外，第10圖所示之電腦系統1本身可包括各種類型，例如個人電腦、攜帶式電腦、工作站、電腦終端、網路電腦或任何一種資料處理系統或用戶設備，且第10圖所示之電腦系統1僅為一例示，熟習該項技藝之人士應知電腦系統1可包含其他配置，或更多的組成單元。
請參閱第2圖，第2圖係為本發明所提供之鰭式結構電晶體之設計方法之一流程圖。本發明所提供之鰭式結構之製作方法100包含以下步驟：
步驟102：接收一平面場效電晶體設計
根據本發明所提供之鰭式結構電晶體之設計方法100，首先接收一平面場效電晶體設計，此平面場效電晶體設計包含有複數個平面半導體元件，例如平面場效電晶體的擴散區域(或稱主動區域)、閘極層甚或連接層等佈局圖案的設計。
本發明所提供之鰭式結構電晶體之設計方法100尚包含：
步驟104：產生一初始鰭式場效電晶體設計
根據本發明所提供之鰭式結構電晶體之設計方法100，初始FinFET設計係由平面場效電晶體設計轉換而得，故初始FinFET 設計包含有複數個鰭式(fin-based)半導體元件，且該等鰭式半導體元件係對應該平面場效電晶體設計的該等平面半導體元件。更重要的是，初始FinFET設計所包含的鰭式半導體元件中包含了複數個對應且可取代平面場效電晶體之擴散區域的初始鰭片。
本發明所提供之鰭式結構電晶體之設計方法100尚包含：
步驟106：進行一時序分析，以於該初始鰭式場效電晶體設計中辨認出至少一關鍵路徑與至少一非關鍵路徑
熟習該項技藝之人士應知，時序分析係用來計算電路的時序延遲(timing delay)，並確保這些延遲被規範在使用者限定的範圍內。時序分析可包含兩種主要的方法，即靜態時序分析(static timing analysis，以下簡稱為STA)與動態時序分析(dynamic timing analysis，以下簡稱為DTA)。基本上，靜態時序分析係套用特定的時序模型，計算分析電路中不同部份的個別延遲，並報告每個可能路徑的最大與最小延遲。而動態時序分析則是考慮在給定的輸入信號、波形之下，模擬在一段給定時間之內，電路中不同路徑的信號行為。而本發明則是利用靜態時序分析和動態時序分析辨識出初始FinFET設計中的關鍵路徑與非關鍵路徑與其路徑上元件之訊號交替頻率高低之分析，進而找到整體電路設計中所有可以進行電流調變的元件，使得改良後之FinFET設計有較小之功率消耗且不影響原有之電路效能。一般來說，關鍵路徑包含較多的邏輯閘，因此訊號輸入後經過多個邏輯閘到達輸出點所得到的延遲時間較長。相反地，非關鍵路徑所包含的邏輯閘較少，因此訊號輸入後經過邏輯閘到達輸出點 所得到的延遲時間較短。也就是說，在進行時序分析之後，本發明所提供之鰭式結構電晶體之設計方法100係可輕易地辨識出初始FinFET設計中的關鍵路徑與非關鍵路徑：非關鍵路徑之一延遲時間短於關鍵路徑之一延遲時間，且非關鍵路徑內包含至少一個鰭式半導體元件。另外，在較佳的情形中，本發明係以STA為主，DTA為輔。也就是說，本發明係先進行STA，並視需要與否再進行DTA辨認出初始FinFET設計中的關鍵路徑與非關鍵路徑，但不限於此。
本發明所提供之鰭式結構電晶體之設計方法100尚包含：
步驟108：調整該非關鍵路徑內之該鰭式半導體元件，以產生一改良鰭式場效電晶體設計
步驟110：對該改良鰭式場效電晶體進行時序分析，確認是否符合設計規則
步驟112：完成功率最佳化之平面場效電晶體設計至鰭式場效電晶體設計之轉換
步驟114：根據該改良鰭式場效電晶體設計於一基底上形成複數個鰭式結構
根據本發明所提供之鰭式結構電晶體之設計方法100，係於辨識出初始FinFET設計中的非關鍵路徑之後，調整非關鍵路徑內的鰭式半導體元件，尤其是調整非關鍵路徑內鰭式半導體元件的初始鰭片，以獲得複數個改良鰭片，並產生一改良FinFET設計。隨後進行步驟110，對該改良鰭式場效電晶體進行一時序分析，用以確認此一改良FinFET設計是否符合一設計規則(design rule)。若 此改良FinFET設計符合設計規則，則進行步驟112，即完成功率最佳化之平面場效電晶體設計至鰭式場效電晶體設計之轉換，並進行步驟114，根據該改良FinFET設計於一半導體基底上形成複數個鰭式半導體元件，而該等鰭式半導體元件包含上述的改良鰭片。若此改良FinFET設計不符合該設計規則，則調整改良鰭片，以微調(tune)改良FinFET設計內非關鍵路徑之鰭式半導體元件，並使其再次進行步驟110所述之時序分析，直至最終獲得的改良FinFET設計符合前述之設計規則。方可進行步驟112~114，完成功率最佳化之平面場效電晶體設計至鰭式場效電晶體設計之轉換，並根據該改良FinFET設計於一半導體基底上形成複數個包含上述改良鰭片的鰭式半導體元件。
另外請參閱第3圖，第3圖係為本發明所提供之鰭式結構電晶體之設計方法之一變化型之流程圖。如前所述，本變化型所提供之鰭式結構電晶體之設計方法100a係可於前述之工具平台實施。本變化型所提供之鰭式結構電晶體之設計方法100a與前述之設計方法100不同之處，在於本變化型所提供之鰭式結構電晶體之設計方法100a包含以下步驟：
步驟103：接收一初始鰭式場效電晶體設計
根據本發明所提供之鰭式結構電晶體之設計方法100a，係可直接接收一初始FinFET設計。初始FinFET設計包含有複數個鰭式半導體元件，且該初始FinFET設計所包含的鰭式半導體元件中係包含了複數個初始鰭片。隨後進行步驟106~114，由於本變化型中步驟106~114係同於前述之設計方法100，故於此不再贅述。 由此可知，本發明所提供之鰭式結構電晶體之設計方法不但可用於平面電晶體設計至FinFET設計的轉換，亦可直接用於現有的FinFET設計中，俾使最終獲得的FinFET設計達到功率最佳化之目的。
接下來，將詳述在本發明所提供之鰭式結構電晶體之設計方法100中，係如何調整非關鍵路徑內的鰭式半導體元件。請參閱第4圖，第4圖為本發明所提供之鰭式結構電晶體之設計方法之一第一較佳實施例之一示意圖。如第4圖所示，本第一較佳實施例首先於一工具平台內進行上述步驟102，即獲得一平面場效電晶體設計200，且平面場效電晶體設計200包含複數個平面半導體元件。舉例來說，在本較佳實施例中，平面場效電晶體設計200可包含多個p型場效電晶體的擴散區域201或/和多個n型場效電晶體的擴散區域202。須注意的是，平面場效電晶體設計200除擴散區域201、202之外，尚包含閘極電極甚或連接層等佈局圖案，但為強調擴散區域201、202的變化，閘極電極與連接層等元件係於第4圖中省略。接下來進行步驟104，產生一初始FinFET設計210。初始FinFET設計210係包含複數個鰭式半導體元件，且該等鰭式半導體元件對應前述的平面半導體元件。如第4圖所示，初始FinFET設計210中，原本的擴散區域201、202係轉換為複數個初始鰭片。另外，根據本發明之變化型所提供之設計方法100a，亦可進行步驟103，接收包含複數個初始鰭片的初始FinFET設計210。
接下來，進行步驟106，進行一時序分析，以於初始FinFET設計210中辨識出至少一關鍵路徑210c與至少一非關鍵路徑210n。關鍵路徑210c與非關鍵路徑210n分別包含至少一個鰭式半導體元 件，而每一鰭式半導體元件皆包含如第4圖所示之鰭片結構。值得注意的是，本較佳實施例係於第4圖中分別繪示出一關鍵路徑210c所包含之鰭式半導體元件與一非關鍵路徑210n所包含之鰭式半導體元件，然熟習該技藝之人士應知，積體電路中的關鍵路徑與非關鍵路徑所包含的電晶體數量並不受第4圖之例示所限。另外更重要的是，初始FinFET設計210之非關鍵路徑210n所包含的鰭式半導體元件包含了複數個初始鰭片212，同理，關鍵路徑210c所包含的鰭式半導體元件亦包含了複數個初始鰭片214。
請繼續參閱第4圖。接下來進行步驟108，調整該非關鍵路徑210n內之鰭式半導體元件。首先請重新參考前述等式(二)與等式(三)，由等式(二)可知，積體電路所需電力係與電流Ids總和相關；而由等式(三)可知電流Ids總和係與鰭片寬度Weff以及鰭片數目相關。在本較佳實施例中，即以調整非關鍵路徑210n內之鰭式半導體所包含的初始鰭片212之數量來改變電流Ids總和。如第4圖所示，本較佳實施例所提供之步驟108，係減少非關鍵路徑210n所包含之鰭式半導體元件的初始鰭片212之數量，並獲得一改良FinFET設計220，且改良FinFET設計220亦包含一關鍵路徑220c與一非關鍵路徑220n。更重要的是，在改良FinFET設計220中，非關鍵路徑220n所包含之鰭式改半導體元件包含複數個改良鰭片222，且改良鰭片222之數量小於初始鰭片212之數量。另外須注意的是，在改良FinFET設計220的關鍵路徑220c中，鰭式半導體的改良鰭片224的數量係與初始鰭片214相同，以避免對關鍵路徑220c產生影響。
請仍然參閱第4圖。在前述之工具或平台中完成步驟108 而獲得改良FinFET設計220之後，可進行步驟110~114：待改良FinFET設計220經過時序分析確認符合設計規則後，即完成功率最佳化之平面場效電晶體設計至FinFET設計之轉換。接下來由該工具或平台輸出一包含改良FinFET設計220之佈局圖案。隨後，根據該佈局圖案於一半導體基底上形成複數個鰭片結構，且該等鰭片結構係根據改良FinFET設計220而形成。
根據本較佳實施例所提供之鰭片結構電晶體之設計方法，係藉由時序分析辨識出一電路內的非關鍵路徑與關鍵路徑之後，調整非關鍵路徑所包含之鰭式半導體元件的鰭片數量，使改良FinFET設計220中的改良鰭片222數量小於初始FinFET設計210中的初始鰭片212數量，藉以降低電流Ids總和。由於電流Ids總和降低，也就是說改良FinFET設計220所需之電流小於初始FinFET設計210所需之電流，故可輕易達到減低功率消耗，即功率最佳化之目標。更重要的是，由於非關鍵路徑中的邏輯閘較少，因此即使降低非關鍵路徑中鰭式半導體元件的鰭片數量，使得非關鍵路徑中的鰭式半導體元件所需的運作時間增加，並導致非關鍵路徑的延遲時間增加，但由於關鍵路徑的延遲時間並未改變，故根據本較佳實施例所提供之設計方法並不會影響積體電路的整體運作時間，也就是說本較佳實施例係可在不影響積體電路電性表現的前提下，輕易地達到功率最佳化的目標。
接下來，將詳述在本發明所提供之鰭式結構電晶體之設計方法100中，調整非關鍵路徑內的鰭式半導體元件之另外一實施例。請參閱第5圖，第5圖係為本發明所提供之鰭式結構電晶體之設計方法之一第二較佳實施例之一示意圖。如第5圖所示，本第一較佳 實施例首先於一工具平台內進行上述步驟102，即獲得一平面場效電晶體設計300，且平面場效電晶體設計300包含複數個平面半導體元件。舉例來說，在本較佳實施例中，平面場效電晶體設計300可包含多個p型場效電晶體的擴散區域301或/和多個n型場效電晶體的擴散區域302。如前所述，平面場效電晶體設計300除擴散區域301、302之外，尚包含閘極電極甚或連接層等佈局圖案，但為強調擴散區域301、302的變化，閘極電極與連接層等元件係於第5圖中省略。接下來進行步驟104，產生一初始FinFET設計310。初始FinFET設計310包含複數個鰭式半導體元件，且該等鰭式半導體元件係對應前述的平面半導體元件。如第5圖所示，初始FinFET設計310中，原本的擴散區域301、302係轉換為鰭片。另外，根據本發明之變化型所提供之設計方法100a，亦可進行步驟103，接收包含複數個初始鰭片312、314的初始FinFET設計310。
接下來，進行步驟106，進行一時序分析，以於初始FinFET設計310中辨認出至少一關鍵路徑310c與至少一非關鍵路徑310n。關鍵路徑310c與非關鍵路徑310n分別包含至少一個鰭式半導體元件，而每一鰭式半導體元件皆包含如第5圖所示之鰭片結構。值得注意的是，本較佳實施例係於第5圖中分別繪示出一關鍵路徑310c所包含之鰭式半導體元件與一非關鍵路徑310n所包含之鰭式半導體元件，然熟習該技藝之人士應知，積體電路中的關鍵路徑與非關鍵路徑所包含的電晶體數量並不受第5圖之例示所限。另外更重要的是，非關鍵路徑310n中的鰭式半導體元件包含了複數個初始鰭片312，同理，關鍵路徑310c所包含的鰭式半導體元件亦包含了複數個初始鰭片314。
請繼續參閱第5圖。接下來進行步驟108，調整該非關鍵路徑之鰭式半導體元件。請重新參考上述等式(二)與等式(三)。由等式(二)可知，積體電路所需電力與電流Ids總和相關；而由等式(三)可知電流Ids總和與鰭片寬度Weff以及鰭片數目相關。因此，在本較佳實施例中，係以調整非關鍵路徑310n所包含之鰭式半導體的初始鰭片312之寬度來改變電流Ids總和。如第5圖所示，本較佳實施例所提供之步驟108，可增加非關鍵路徑310n中鰭式半導體元件的初始鰭片312之寬度，並獲得一改良FinFET設計320，且改良FinFET設計320亦包含一關鍵路徑320c與一非關鍵路徑320n。更重要的是，在改良FinFET設計320中，非關鍵路徑320n內鰭式改半導體元件包含複數個改良鰭片322，且改良鰭片322之寬度Weff’大於初始鰭片312之寬度Weff。另外須注意的是，在改良FinFET設計320的關鍵路徑320c中，鰭式半導體的改良鰭片324的寬度Weff係與初始鰭片314的寬度Weff相同，以避免對關鍵路徑320c產生影響。
請仍然參閱第5圖。在前述之工具或平台中完成步驟108而獲得改良FinFET設計320之後，即進行步驟110~114：在改良FinFET設計320經過時序分析確認符合設計規則後，即完成功率最佳化之平面場效電晶體設計至FinFET設計之轉換。接下來，由該工具或平台輸出一包含改良FinFET設計320之佈局圖案。隨後根據該佈局圖案於一半導體基底上形成複數個鰭片結構，且該等鰭片結構係根據改良FinFET設計320而形成。
另外，第二較佳實施例可更包含一變化型，該變化型係如第5圖所示，在進行時序分析辨識出初始FinFET設計310中非關 鍵路徑310n與關鍵路徑310c之後，先調整非關鍵路徑310n內鰭式半導體元件的鰭片的數量，再調整鰭片的寬度。也就是先減少非關鍵路徑310n內鰭式半導體元件的鰭片數量，再增加非關鍵路徑310n內鰭式半導體元件的鰭片頂部寬度，而得到改良FinFET設計320，藉以使得降低非關鍵路徑的電流控制更具有彈性。
根據本較佳實施例所提供之鰭片結構電晶體之設計方法，係藉由時序分析辨識出一電路內的非關鍵路徑與關鍵路徑之後，可先使改良FinFET設計320中的改良鰭片322之數量小於初始FinFET設計310中的初始鰭片312之數量，以大幅降低調變後電流Ids總和。隨後調整非關鍵路徑320n所包含之鰭式半導體元件的鰭片頂部寬度，使改良FinFET設計320中的改良鰭片322之寬度Weff’大於初始FinFET設計310中的初始鰭片312之寬度Weff，以小幅增加調變後電流Ids總和，使得降低非關鍵路徑的電流控制更具有彈性。由於電流Ids總和降低，所以改良FinFET設計320所需之電流小於初始FinFET設計310所需之電流，故可輕易達到減低功率消耗，即功率最佳化之目標。更重要的是，由於非關鍵路徑中的邏輯閘較少，因此即使增加非關鍵路徑中鰭式半導體元件的鰭片寬度，使得非關鍵路徑中的鰭式半導體元件所需的運作時間增加，並導致非關鍵路徑的延遲時間增加，但由於關鍵路徑的延遲時間並未改變，故根據本較佳實施例所提供之設計方法並不會影響積體電路的整體運作時間，也就是說本較佳實施例係可在不影響積體電路電性表現的前提下，輕易地達到功率最佳化的目標。
接下來，將詳述在本發明所提供之鰭式結構電晶體之設計方法100中，調整非關鍵路徑內的鰭式半導體元件另外一實施例。 請參閱第6圖，第6圖係為本發明所提供之鰭式結構電晶體之設計方法之一第三較佳實施例之示意圖。如第6圖所示，本第三較佳實施例首先於一工具平台內進行上述步驟102，即獲得一平面場效電晶體設計400，在本較佳實施例中，平面場效電晶體設計400包含複數個平面半導體元件。舉例來說，在本較佳實施例中，平面場效電晶體設計400可包含多個p型場效電晶體的擴散區域401或/和多個n型場效電晶體的擴散區域402，及其連接層的相對關係。如前所述，平面場效電晶體設計400除擴散區域401、402與連接層之外，尚包含閘極電極等佈局圖案，但為強調擴散區域401、402或/和連接層的變化，閘極電極係於第6圖中省略。接下來進行步驟104，產生一初始FinFET設計410。初始FinFET設計410係包含複數個鰭式半導體元件，且該等鰭式半導體元件係對應前述的平面半導體元件。如第6圖所示，初始FinFET設計410中，原本的擴散區域401、402係轉換為鰭片，且初始FinFET設計410包含汲極的初始連接層416、418。另外，根據本發明之變化型所提供之設計方法100a，亦可進行步驟103，接收包含複數個初始鰭片以及初始連接層416、418的初始FinFET設計410。
接下來，進行步驟106，進行一時序分析，以於初始FinFET設計410中辨識出至少一關鍵路徑410c與至少一非關鍵路徑410n。關鍵路徑410c與非關鍵路徑410n分別包含至少一個鰭式半導體元件，而每一鰭式半導體元件皆包含如第6圖所示之鰭片結構。另外，積體電路中的關鍵路徑410c與非關鍵路徑410n所包含的電晶體數量並不受第6圖之例示所限。如第6圖所示，非關鍵路徑410n所包含的鰭式半導體元件包含了複數個鰭片412，同理關鍵路徑410c所包含的鰭式半導體元件包含了複數個鰭片414。此外，本較佳實施 例所提供之初始FinFET設計410中，非關鍵路徑410n上的初始連接層418電性連接該元件內對應擴散區域的所有鰭片412，關鍵路徑410c上的初始連接層416電性連接該元件內對應擴散區域的所有鰭片414。
請繼續參閱第6圖。接下來進行步驟108，調整該非關鍵路徑之鰭式半導體元件。請重新參考上述等式(二)與等式(三)，由等式(二)可知，積體電路所需電力與電流Ids總和相關；而由等式(三)可知電流Ids總和與鰭片寬度Weff以及鰭片數目相關。因此，在本較佳實施例中，係以調整非關鍵路徑中彼此電性連接的鰭片的數量來改變電流Ids總和。如第6圖所示，本較佳實施例所提供之步驟108，係減少非關鍵路徑410n所包含之鰭式半導體元件鰭片中彼此電性連接的數量，並獲得一改良FinFET設計420。詳細地說，改良FinFET設計420亦包含一關鍵路徑420c與一非關鍵路徑420n，而非關鍵路徑420n所包含之鰭式改半導體元件包含複數個鰭片422與一改良連接層428。但改良FinFET設計420內鰭片422中藉由改良連接層428彼此電性連接的數量係小於初始FinFET設計410內鰭片412中藉由初始連接層418彼此電性連接的數量。因此，藉由改良連接層428的調整，改良FinFET設計420中鰭片422彼此電性連接的數量，係小於初始FinFET設計410中鰭片412彼此電性連接的數量。另外須注意的是，本較佳實施例並不調整改良FinFET設計420的關鍵路徑420c，因此在改良FinFET設計420的關鍵路徑420c中，彼此電性連接的鰭片414的數量係與初始FinFET設計410中彼此電性連接的鰭片414的數量相同，以避免對關鍵路徑420c產生影響。
請仍然參閱第6圖。在前述之工具或平台中完成步驟108而獲得改良FinFET設計420之後，進行步驟110~114：待改良FinFET設計420經過時序分析確認符合設計規則後，即完成功率最佳化之平面場效電晶體設計至FinFET設計之轉換。接下來由該工具或平台輸出一包含改良FinFET設計420之佈局圖案，並根據該佈局圖案於一半導體基底上形成複數個鰭片結構與連接層，且該等鰭片結構與連接層係根據改良FinFET設計420而形成。
另外須注意的是，雖然在第6圖中，初始FinFET設計410的鰭片412全部彼此電性連接，鰭片414亦全部彼此電性連接，但熟習該項技藝之人士應知，在鰭片結構的製程中，仍可依產品需要調整初始FinFET設計410內彼此電性連接的鰭片412與414的數量，而不限於第6圖所示。更重要的是，不論初始FinFET設計410中彼此電性連接的鰭片412與414的數量為何，本較佳實施例所提供之改良FinFET設計420裡，改良連接層428電性連接之鰭片422之數量必定小於初始連接層418電性連接之鰭片412之數量。
根據本較佳實施例所提供之鰭片結構電晶體之設計方法，係藉由時序分析辨識出一電路內的非關鍵路徑與關鍵路徑之後，針對非關鍵路徑內單一的鰭式半導體元件的連接層做調整，使改良連接層428電性連接之鰭片422之數量必小於初始連接層418電性連接之鰭片412之數量，藉以降低可實際運作的鰭片數目，故可降低電流Ids總和。由於電流Ids總和降低，也就是說改良FinFET設計420所需之電流小於該初始FinFET設計410所需之電流，故可輕易達到減低功率消耗，即功率最佳化之目標。更重要的是，由於非關鍵路徑中的邏輯閘較少，因此即使減少非關鍵路徑中鰭式半導體元 件的實際運作的鰭片數量，使得非關鍵路徑中的鰭式半導體元件所需的運作時間增加，並導致非關鍵路徑的延遲時間增加，但由於關鍵路徑的延遲時間並未改變，故根據本較佳實施例所提供之設計方法並不會影響積體電路的整體運作時間，也就是說本較佳實施例可在不影響積體電路電性表現的前提下，輕易地達到功率最佳化的目標。
接下來，將詳述在本發明所提供之鰭式結構電晶體之設計方法100中，調整非關鍵路徑內的鰭式半導體元件另外一實施例。請參閱第7圖，第7圖係為本發明所提供之鰭式結構電晶體之設計方法之一第四較佳實施例之示意圖。如第7圖所示，本第四較佳實施例首先於一工具平台內進行上述步驟102，即獲得一平面場效電晶體設計500，且平面場效電晶體設計500包含複數個平面半導體元件。舉例來說，在本較佳實施例中，平面場效電晶體設計500可包含一p型鰭式場效電晶體的擴散區域501與一n型鰭式場效電晶體的擴散區域502與複數個連接層的相對關係。如前所述，平面場效電晶體設計500除擴散區域501、502與連接層之外，尚包含閘極電極等佈局圖案，但為強調擴散區域501、502或/和連接層的變化，閘極電極係於第7圖中省略。接下來，進行步驟104，產生一初始FinFET設計510。如第7圖所示，初始FinFET設計510中，原本的擴散區域501與502係轉換為初始鰭片。
接下來，進行步驟106，進行一時序分析，以於初始FinFET設計510中辨識出至少一關鍵路徑510c與至少一非關鍵路徑510n。關鍵路徑510c與非關鍵路徑510n分別包含至少一個鰭式半導體元件，而每一鰭式半導體元件皆包含如第7圖所示之鰭片結構。熟習 該項技藝之人士應知，積體電路中的關鍵路徑510c與非關鍵路徑510n所包含的電晶體數量亦不受第7圖之例示所限。另外更重要的是，在本較佳實施例中，非關鍵路徑510n所包含的鰭式半導體元件係包含一p型FinFET 511p與一n型FinFET 511n。故在初始FinFET設計510中，p型FinFET 511p包含了複數個p型初始鰭片512p與p型初始鰭片的源極初始連接層518p。同理n型FinFET 511n包含了複數個n型初始鰭片512n與n型初始鰭片的源極初始連接層518n。本較佳實施例之初始FinFET設計510中，源極初始連接層518p電性連接p型FinFET 511p源極端所有的p型初始鰭片512p，源極初始連接層518n則電性連接n型FinFET 511n源極端所有的n型初始鰭片512n。另外，關鍵路徑510c所包含的鰭式半導體元件亦包含一p型FinFET 513p與一n型FinFET 513n。關鍵路徑510c中的p型FinFET 513p包含了複數個p型初始鰭片514p與p型初始鰭片的源極初始連接層516p。同理n型FinFET 513n包含了複數個n型初始鰭片514n與n型初始鰭片的源極初始連接層516n。且關鍵路徑510c中源極初始連接層516p電性連接p型FinFET 513p源極端所有的p型初始鰭片514p，源極初始連接層516n則電性連接n型FinFET 513n源極端所有的n型初始鰭片514n。
請繼續參閱第7圖。接下來進行步驟108，調整該非關鍵路徑511n之鰭式半導體元件。請重新參考上述等式(二)與等式(三)，由等式(二)可知，積體電路所需電力與電流Ids總和相關；而由等式(三)可知電流Ids總和與鰭片寬度Weff以及鰭片數目相關。因此，在本較佳實施例係以調整非關鍵路徑510n之鰭片中彼此電性連接的數量來改變電流Ids總和。如第7圖所示，本較佳實施例所提供之步驟108，係減少非關鍵路徑510n所包含之鰭式半導體元件鰭片中 彼此電性連接的數量，並獲得一改良FinFET設計520。詳細地說，改良FinFET設計520亦包含一關鍵路徑520c與一非關鍵路徑520n，而非關鍵路徑520n中鰭式改半導體元件包含的p型FinFET 521p包含複數個p型改良鰭片522p與一源極改良連接層528p，n型FinFET 521n包含複數個n型改良鰭片522n與一源極改良連接層528n。值得注意的是，本較佳實施例係可分別獨立減少源極改良連接層528p、528n的長度，使得p型改良鰭片522p中彼此電性連接之數量小於p型初始鰭片512p中彼此電性連接之數量，同理使得n型改良鰭片522n中彼此電性連接之數量小於n型初始鰭片512n中彼此電性連接之數量。另外須注意的是，本較佳實施例並不調整改良FinFET設計520的關鍵路徑520c，故改良FinFET設計520的關鍵路徑520c係與初始FinFET設計510的關鍵電路510c相同。
請仍然參閱第7圖。在前述之工具或平台中完成步驟108而獲得改良FinFET設計520之後，即進行步驟110~114，待改良FinFET設計520經過時序分析確認符合設計規則，即完成功率最佳化之平面場效電晶體設計至FinFET設計之轉換。接下來，由該工具或平台輸出一包含改良FinFET設計520之佈局圖案。隨後根據該佈局圖案於一半導體基底上形成複數個鰭片結構、閘極電極與連接層，且該等鰭片結構、閘極電極與連接層係根據改良FinFET設計520而形成。
另外須注意的是，雖然在第7圖中，初始FinFET設計510的中p型初始鰭片512p全部彼此電性連接，且n型初始鰭片512n全部彼此電性連接，但熟習該項技藝之人士應知，在鰭片結構的製程中，仍可依產品需要調整初始FinFET設計510內彼此電性連接 的初始鰭片512p、512n的數量，而不限於第7圖所示。更重要的是，不論初始FinFET設計510中彼此電性連接的初始鰭片512p、512n的數量為何，本較佳實施例所提供之改良FinFET設計520裡，p型改良鰭片522p與n型改良鰭片522n中彼此電性連接之數量必定小於初始鰭片512p、512n中彼此電性連接之數量。更重要的是，由於本較佳實施例係在p型FinFET 521p的源極端與n型FinFET 521n的源極端利用不同的源極改良連接層528p、528n提供改良鰭片522p、522n的電性連接，故可分別調整p型FinFET 521p與n型FinFET 521n的所需電流。也就是說，p型改良鰭片522p中彼此電性連接之數量可以依產品需求，而與n型改良鰭片522n中彼此電性連接之數量相同或不同。此外，上述源極改良連接層528p、528n的調整僅針對非關鍵電路520n，而關鍵電路520c係如第7圖所示未受影響。
根據本較佳實施例所提供之鰭片結構電晶體之設計方法，係藉由時序分析辨識出一電路內的非關鍵路徑與關鍵路徑之後，調整非關鍵路徑所包含之鰭式半導體元件的鰭片中彼此電性連接的數量。更重要的是，本較佳實施例所提供之設計方法係可分別調整單一半導體元件內不同導電類型的電晶體的改良鰭片522p、522n中彼此電性連接之數量，藉以降低可實際運作的鰭片數目，故可降低電流Ids總和。由於電流Ids總和降低，也就是說該改良FinFET設計520所需之電流小於初始FinFET設計510所需之電流，故可輕易達到減低功率消耗，即功率最佳化之目標。如前所述，由於非關鍵路徑中的邏輯閘較少，因此即使減少非關鍵路徑中鰭式半導體元件的實際運作的鰭片數量，使得非關鍵路徑中的鰭式半導體元件所需的運作時間增加，並導致非關鍵路徑的延遲時間增加，但由於關鍵路徑的延遲時間並未改變，故根據本較佳實施例所提供之設計方法並 不會影響積體電路的整體運作時間，也就是說本較佳實施例係可在不影響積體電路電性表現的前提下，輕易地達到功率最佳化的目標。
接下來，將詳述在本發明所提供之鰭式結構電晶體之設計方法100中，調整非關鍵路徑內的鰭式半導體元件之一另外實施例。請參閱第8圖，第8圖為本發明所提供之鰭式結構電晶體之設計方法之第五較佳實施例之示意圖。如第8圖所示，本較佳實施例首先於一工具平台內進行上述步驟102，即獲得一平面場效電晶體設計，且平面場效電晶體設計包含複數個平面半導體元件。舉例來說，在本較佳實施例中，平面場效電晶體設計可包含多個場效電晶體的擴散區域、閘極電極與連接層的相對關係。接下來進行步驟104，產生一初始FinFET設計610。如第8圖所示，初始FinFET設計610中，原本的電晶體擴散區域係轉換為鰭片。另外，根據本發明之變化型所提供之製作方法100a，亦可進行步驟103，接收包含複數個初始鰭片的初始FinFET設計610。一般而言，每一個標準元件佈局大致上包含邏輯的運算與輸出兩部份。如第8圖所示，在初始FinFET設計610中，即包含了邏輯運算區610p與邏輯輸出區610out。
接下來，進行步驟106，進行一時序分析，以於初始FinFET設計610中辨識出至少一關鍵路徑610c與至少一非關鍵路徑610n，如第8圖所示，關鍵路徑610c與非關鍵路徑610n分別包含複數個鰭式半導體元件。詳細地說，關鍵路徑610c內的鰭式半導體元件分別含複數個初始鰭片，同理，非關鍵路徑610n內的鰭式半導體元件分別含複數個初始鰭片。更重要的是，關鍵路徑610c與非關鍵路徑610n上之元件分別具有一輸出端，且非關鍵路徑610n上個別元件 輸出端包含複數個初始輸出鰭片612。同理，關鍵路徑610c上個別元件輸出端亦包含複數個初始輸出鰭片614。
請繼續參閱第8圖。接下來進行步驟108，調整該非關鍵路徑610n個別元件之鰭式半導體元件。請重新參考上述等式(二)與等式(三)。由等式(二)可知，積體電路所需電力與電流Ids總和相關；而由等式(三)可知電流Ids總和與鰭片寬度VWeff以及鰭片數目相關。因此，在本較佳實施例中，係以調整非關鍵路徑610n上個別元件的初始輸出鰭片612之數目來改變電流Ids總和。如第8圖所示，本較佳實施例所提供之步驟108，係降低非關鍵路徑610n上個別元件所包含之初始輸出鰭片612之數目，並獲得一改良FinFET設計620。更重要的是，改良FinFET設計620中，非關鍵路徑620n上之個別元件所包含之鰭式改半導體元件包含複數個改良輸出鰭片622，且改良輸出鰭片622之數量小於初始輸出鰭片612之數量。另外須注意的是，在改良FinFET設計620的關鍵路徑620c之個別元件中，鰭式半導體的改良輸出鰭片624的數量係與初始輸出鰭片614相同，以避免對關鍵路徑620c產生影響。
請仍然參閱第8圖。在前述之工具或平台中完成步驟108而獲得改良FinFET設計620之後，即進行步驟110~114，待改良FinFET設計620經過時序分析確認符合設計規則，即完成功率最佳化之平面場效電晶體設計至FinFET設計之轉換。接下來，由該工具或平台輸出一包含改良FinFET設計620之佈局圖案。並根據該佈局圖案於一半導體基底上形成複數個鰭片結構，且該等鰭片結構係根據改良FinFET設計620而形成。
在本較佳實施例之一變化型中，亦可在進行時序分析辨識出非關鍵路徑610n與關鍵路徑610c之後，先調整非關鍵路徑610n之運算輸出區610out內初始輸出鰭片612的數量，再調整初始鰭片612的頂部寬度。也就是先減少非關鍵路徑之運算輸出區610out內輸出鰭片的數量，再增加非關鍵路徑之運算輸出區610out內輸出鰭片的頂部寬度，而得到改良FinFET設計620，其可更降低非關鍵路徑的電流。此一調整鰭片頂部寬度方法係可參考前述第二較佳實施例，故於此不再贅述。
另外，在本較佳實施例之另一變化型中，係可藉由連接層的設置，使得改良FinFET設計620中非關鍵路徑620n之運算輸出區620out的輸出鰭片中彼此電性連接之數量小於初始FinFET設計610中非關鍵路徑610n之運算輸出區610out的輸出鰭片中彼此電性連接之數量，故可減少實際運作的鰭片數量，進而降低改良FinFET設計620中非關鍵電路的所需電流。此一電性連接的方法係可參考前述第三較佳實施例，故於此不再贅述。
根據本較佳實施例所提供之鰭片結構電晶體之設計方法，係藉由時序分析辨識出一電路內的非關鍵路徑與關鍵路徑之後，調整非關鍵路徑所包含之輸出鰭片的數量、寬度或電性連接的鰭片數量，以達到降低非關鍵路徑電流Ids總和之目的。由於電流Ids總和降低，也就是說該改良FinFET設計620所需之電流小於該初始FinFET設計610所需之電流，故可輕易達到減低功率消耗，即功率最佳化之目標。更重要的是，本較佳實施例係針對非關鍵路徑610n中邏輯輸出區610out進行調變，而邏輯運算區610p則保持不動。這是因為邏輯運算區610p內原本的鰭片數量並不多，故不需進行調 變，得以維持原有的運算效能。而邏輯輸出區610out的鰭片數目較多，故可用作調變的標的。由於本較佳實施例僅改變非關鍵路徑610n中邏輯輸出區610out的鰭片數量、寬度或電性連接的輸出鰭片數量，但非關鍵路徑610n的邏輯運算區610p的鰭片數目等將不會受到影響。更重要的是，由於關鍵路徑610c不論邏輯運算區內半導體元件的鰭片數目或者邏輯輸出區的鰭片數目皆未調整，故關鍵電路610c的延遲時間並未改變，是以根據本較佳實施例所提供之設計方法並不會影響積體電路的整體運作時間。也就是說本較佳實施例可在不影響積體電路電性表現的前提下，輕易地達到功率最佳化的目標，故可提供一兼顧速度與能耗的最佳化方案。
請參閱第9圖。第9圖係為本發明所提供之鰭片結構電晶體之設計方法之另一變化型之示意圖。首先須注意的是，本變化型的實施，係可結合於上述第一至第五甚或其他較佳實施例中。根據本變化型，係進行前述步驟102、104、106與108，而獲得一改良FinFET設計720。且改良FinFET設計720包含改良鰭片722、連接層或改良連接層724與閘極電極726。之後，於改良FinFET設計720中插入複數個虛置閘極728。並根據此一具有虛置閘極728的改良FinFET設計720進行步驟110~114，而形成包含鰭片結構的半導體元件。由於虛置閘極728的插入，係可增加改良FinFET設計的平均度(uniformity)，故更有利於鰭片結構的整體製程。
綜上所述，根據本發明所提供之鰭式結構電晶體之設計方法，係利用時序分析將初始FinFET設計分別出關鍵路徑與非關鍵路徑，隨後調整非關鍵路徑內的鰭式半導體元件。舉例來說，可減少非關鍵路徑內該鰭式半導體元件的鰭片數量或/和減少非關鍵路 徑輸出端之輸出鰭片的數量、增加非關鍵路徑內該鰭式半導體元件的鰭片寬度或/和減少非關鍵路徑輸出端之輸出鰭片的寬度、或減少該鰭式半導體元件中或/和輸出鰭片中彼此電性連接的鰭片數量，而得到該改良FinFET設計。更重要的是，由於FinFET技術中，鰭式半導體元件所需的電流係與鰭片數量、鰭片寬度、以及電性連接的鰭片數量有關，因此可藉由上述的調整降低鰭式半導體元件的所需電流，因此改良FinFET設計所需要的電流係小於初始FinFET設計所需要的電流。且由於本發明所提供之方法僅調整FinFET設計的非關鍵電路，故不會影響掉關鍵電路的運作，亦不會增加整體電路運作時間。換句話說，根據本發明所提供之鰭式結構電晶體之設計方法，係可在不影響電路運作時間的前提下，輕易地達到功率最佳化之目的。
以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
100a‧‧‧減少功率消耗之鰭式結構電晶體之設計方法
103‧‧‧接收一初始鰭式場效電晶體設計
106‧‧‧進行一時序分析，以於該初始鰭式場效電晶體設計中辨認出至少一關鍵路徑與至少一非關鍵路徑
108‧‧‧調整該非關鍵路徑內之該鰭式半導體元件，以產生一改良鰭式場效電晶體設計
110‧‧‧對該改良鰭式場效電晶體進行一時序分析，確認是否符合設計規則
112‧‧‧完成功率最佳化之平面場效電晶體設計至鰭式場效電晶體設計之轉換
114‧‧‧根據該改良鰭式場效電晶體設計於一基底上形成複數個鰭式結構

Claims (20)

  1. 一種鰭式結構電晶體之設計方法，包含有：接收一初始(initial)鰭式場效電晶體設計(fin field-effect transistor，FinFET design)，該初始FinFET設計包含有複數個鰭式(fin-based)半導體元件；進行一時序分析，以於該初始FinFET設計中辨認出至少一關鍵路徑與至少一非關鍵路徑，且該非關鍵路經包含至少一該鰭式半導體元件；以及調整該非關鍵路徑之該鰭式半導體元件，以產生一改良FinFET設計，該改良FinFET設計所需之一電流係小於該初始FinFET設計所需之一電流。
  2. 如申請專利範圍第1項所述之鰭式結構電晶體之設計方法，其中該接收該初始FinFET設計之步驟更包含：接收一平面場效電晶體設計(planar field-effect transistor design，planar-FET design)，該平面場效電晶體設計包含有複數個平面半導體元件；以及產生該初始FinFET設計，該初始FinFET設計之該等鰭式半導體元件係對應該平面場效電晶體設計的該等平面半導體元件。
  3. 如申請專利範圍第1項所述之鰭式結構電晶體之設計方法，其中該時序分析包含一靜態時序分析(static timing analysis，STA)。
  4. 如申請專利範圍第3項所述之鰭式結構電晶體之設計方法，其中該時序分析更包含一動態時序分析(dynamic timing analysis，DTA)。
  5. 如申請專利範圍第3項所述之鰭式結構電晶體之設計方法，其中該非關鍵路徑之一延遲時間係短於該關鍵路徑之一延遲時間。
  6. 如申請專利範圍第1項所述之鰭式結構電晶體之設計方法，其中該初始FinFET設計內之該非關鍵路徑的該鰭式半導體元件包含有複數個初始鰭片(initial fin)，該改良FinFET設計內之該非關鍵路徑的該鰭式半導體元件包含有複數個改良鰭片(refined fin)。
  7. 如申請專利範圍第6項所述之鰭式結構電晶體之設計方法，其中該等改良鰭片之數量小於該等初始鰭片之數量。
  8. 如申請專利範圍第6項所述之鰭式結構電晶體之設計方法，其中該等改良鰭片之寬度係大於該等初始鰭片之寬度。
  9. 如申請專利範圍第6項所述之鰭式結構電晶體之設計方法，其中該等改良鰭片中彼此電性連接之數量係小於該等初始鰭片中彼此電性連接之數量。
  10. 如申請專利範圍第1項所述之鰭式結構電晶體之設計方法，其中該鰭式半導體元件包含一p型鰭式場效電晶體(p-FinFET)與一n型鰭式場效電晶體(n-FinFET)。
  11. 如申請專利範圍第10項所述之鰭式結構電晶體之設計方法，其中該初始FinFET設計之該p-FinFET包含複數個p型初始鰭片、該改良FinFET設計之該p-FinFET包含複數個p型改良鰭片、該初始FinFET設計之該n-FinFET包含複數個n型初始鰭片、該改 良FinFET設計之該n-FinFET包含複數個n型改良鰭片。
  12. 如申請專利範圍第11項所述之鰭式結構電晶體之設計方法，其中該等p型改良鰭片中彼此電性連接之數量係小於該等p型初始鰭片中彼此電性連接之數量，該等n型改良鰭片中彼此電性連接之數量係小於該等n型初始鰭片中彼此電性連接之數量。
  13. 如申請專利範圍第1項所述之鰭式結構電晶體之設計方法，其中該初始FinFET設計之該非關鍵路徑包含複數個初始輸出鰭片(initial output fin)，而該改良FinFET設計之非關鍵路徑包含複數個改良輸出鰭片。
  14. 如申請專利範圍第13項所述之鰭式結構電晶體之設計方法，其中該等改良輸出鰭片之數量係小於該等初始輸出鰭片之數量。
  15. 如申請專利範圍第13項所述之鰭式結構電晶體之設計方法，其中該等改良輸出鰭片之寬度係大於該等初始輸出鰭片之寬度。
  16. 如申請專利範圍第13項所述之鰭式結構之設計方法，其中該等改良輸出鰭片中彼此電性連接之數量係小於該等初始輸出鰭片中彼此電性連接之數量。
  17. 如申請專利範圍第1項所述之鰭式結構電晶體之設計方法，更包含於該改良FinFET設計中插入複數個虛置閘極。
  18. 如申請專利範圍第1項所述之鰭式結構電晶體之設計方法，更包含對該改良後鰭式場效電晶體設計進行一時序分析，確認是否符合一設計規則(design rule)，進行於產生該改良鰭式場效電晶體設計之後。
  19. 如申請專利範圍第18項所述之鰭式結構電晶體之設計方法，當該改良鰭式場效電晶體未符合該設計規則時，係調整該非關鍵路徑之該鰭式半導體元件，以微調該改良FinFET設計。
  20. 如申請專利範圍第18項所述之鰭式結構電晶體之設計方法，當該改良鰭式場效電晶體符合設計規則時，係完成功率最佳化之平面場效電晶體設計至鰭式場效電晶體設計之轉換，並根據該改良鰭式場效電晶體設計於一基底上形成複數個鰭式結構。
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