TW201719815A - 半導體裝置 - Google Patents

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Abstract

本發明提供一種半導體裝置，以不過度增大電路面積的方式，抑制資料保持時間。本發明之半導體裝置，具備以鰭式FET構成之資料緩衝器31及正反器34。在從資料緩衝器31的資料輸出節點起至正反器34的資料輸入節點之資料訊號的路徑，設置與鰭式FET之閘極電極同層的閘極配線G作為延遲線32。

Description

半導體裝置
本發明係關於半導體裝置，例如，關於適用於使用鰭(fin)式之場效電晶體(FET：Field Effect Transistor)的半導體裝置之發明。
在與時脈同步而運作之半導體積體電路的時序設計中，重要的是將資料訊號之設置時間及保持時間收束在既定範圍內。因此，習知之半導體積體電路中，藉由在資料訊號線串聯設置複數資料緩衝器，而調整時序時間(例如參考日本特開平7-66293號公報(專利文獻1))。 [習知技術文獻] [專利文獻]
[專利文獻1]日本特開平7-66293號公報
[本發明所欲解決的問題] 隨著半導體積體電路之細微化進展，由於時脈訊號線的延遲量增加，故特別是資料保持時間的增長成為問題。特別是在使用鰭式FET(鰭式FET：稱作finFET)之半導體積體電路中，資料保持時間的增長明顯。對於此一問題，若如同過去地串聯設置複數資料緩衝器藉以調整資料訊號的延遲量，則因需要多個資料緩衝器，而致使電路面積增大。
其他問題與新特徵，應可自本說明書之記述及附圖了解。 [解決問題之技術手段]
一實施形態之半導體裝置，具備以鰭式FET構成之資料緩衝器及正反器。在從資料緩衝器的資料輸出節點至正反器的資料輸入節點之資料訊號的路徑，將與鰭式FET之閘極電極同層的閘極配線設置作為延遲線。 [本發明之效果]
若依上述實施形態，則能夠以不過度增大電路面積的方式，抑制資料保持時間。
以下，參考附圖對各實施形態詳細地說明。以下，作為半導體裝置之一例列舉電腦晶片，對其中的記憶體裝置的輸出入電路具體地說明。然而，以下技術，並不限於記憶體裝置，一般而言，可廣泛應用於與時脈訊號同步而運作的半導體電路。
另，以下各實施形態之附圖中，有對於相同部分或相當之部分附加相同的參考符號，而不重複其說明之情況。為了圖解的容易，顯示半導體裝置之構造的俯視圖、剖面圖、及立體圖中之尺寸並不與半導體裝置之實際尺寸成比例。
＜第1實施形態＞ [半導體裝置之全體構成] 圖1為，顯示第1實施形態之半導體裝置的概略構成之方塊圖。圖1中，作為半導體裝置1的例子列舉微電腦晶片為例。參考圖1，半導體裝置1，包含CPU(Cent ral Processing Unit，中央處理器)2、記憶體電路3、介面(I/O：Input and Output)電路4、未圖示之其他周邊電路、及連接其等構成要素間之內部匯流排5。
CPU2，藉由依照程式運作而施行半導體裝置1全體之控制。記憶體電路3，作為RAM(Random Access Memory，隨機存取記憶體)及ROM(Read Only Memo ry，唯讀記憶體)等之主記憶裝置而作用。圖1中，雖代表性地僅顯示1個記憶體電路3，但實際上包含DRAM(Dynamic Random Access Memory，動態隨機存取記憶體)、SRAM(Static Random Access Memory，靜態隨機存取記憶體)、快閃記憶體等複數種記憶體電路。介面電路4，係用在與半導體裝置之外部連接。各構成要素，藉由內部匯流排5，彼此施行資料訊號D、位址訊號ADR、控制訊號CS等的交流。
[記憶體電路之構成] 圖2為，顯示圖1之記憶體電路的構成之方塊圖。參考圖2，記憶體電路3，包含記憶單元陣列10、輸出入電路11、字元線驅動器12、及控制電路13。構成記憶體電路3之各電晶體係以鰭式FET構成。
記憶單元陣列10，包含沿著行方向(Y方向)及列方向(X方向)行列狀地配置之複數記憶單元(未圖示)。各記憶單元，記憶1位元的資訊。於記憶單元陣列，與各行對應而設置字元線(未圖示)，與各列對應而設置位元線BL[0]~BL[127]。另，位元線之條數係一例，並未限定為此數字。
輸出入電路11，係在圖1之內部匯流排5與記憶單元陣列10之間，用於施行寫入資料的輸入及讀取資料的輸出之介面。圖2中，僅顯示用於輸入寫入資料之電路部分。具體而言，輸出入電路11，從圖1之內部匯流排5接收128位元的資料訊號D[0]~D[127]，分別往對應之位元線BL[0]~BL[127]輸出。
如圖2所示，輸出入電路11，與各資料訊號D對應，包含資料緩衝器31及33、延遲線32、及D型正反器34。輸入至記憶體電路3之各個位元的資料訊號D，通過資料緩衝器31、延遲線32、資料緩衝器33而往正反器34的資料輸入節點輸入。資料緩衝器33，係為了將通過延遲線32後的資料訊號整形而設置，但並非為必要。關於資料緩衝器31、33及延遲線32之更詳細的構造，於圖5~圖7說明。如同後述，本實施形態在鰭式FET利用特別的構造而構成延遲線32。
另，亦可使用D型閂鎖電路取代圖2的D型正反器34。D型正反器34，回應時脈訊號的邊緣(例如，上升邊緣)而保持之前瞬間的輸入訊號。另一方面，D型閂鎖電路，例如，在時脈訊號為高位準(H位準)時使訊號通過，保持在時脈訊號切換為低位準(L位準)之前瞬間的輸入訊號(H位準與L位準相反亦可)。正反器34與閂鎖電路，在係用於與時脈訊號CLK同步而保持資料訊號D之邏輯電路的點上共通。
字元線驅動器12，將成為讀取或寫入對象的行之字元線(未圖示)活性化。藉此，將成為讀取或寫入對象的行之各記憶單元，與對應之位元線BL連接。
控制電路13，從圖1之CPU2或未圖示之DMA(Direct Memory Access，直接記憶體存取)控制器等，藉由內部匯流排5而接收控制訊號CS，依據控制訊號CS控制記憶體電路3全體的運作。控制訊號CS，包含對設置於輸出入電路11之各正反器34供給的時脈訊號CLK。時脈訊號CLK，通過設置於控制電路13之時脈緩衝器20而往各正反器34的時脈輸入節點(圖8之參考符號CKin)輸入。
[時序控制之問題] 以下，對於圖2之記憶體電路3的輸出入電路11中之時序控制的問題加以說明。
圖3為，用於對設置時間與保持時間加以說明的時序圖。圖3之時序圖中，顯示往圖2之各正反器34輸入的時脈訊號CLK與資料訊號D。
參考圖3，在時脈訊號CLK之上升邊緣(時刻t1)中正反器34將讀入資料訊號D。為了確實地進行資料訊號D的讀入，必須從較時脈訊號之上升邊緣更為既定時間前先確定資料。將此時間稱作資料訊號D之設置時間TSU(從時刻t0起至時刻t1為止)。相反地，將時脈訊號之上升邊緣後，應先保持資料訊號之時間稱作資料訊號D之保持時間TH(從時刻t1起至時刻t2為止)。
如圖2所示，記憶體電路3的輸出入電路11中，一般而言，時脈訊號CLK之傳遞路徑(時脈路徑25)較資料訊號D之傳遞路徑(資料路徑)更長。因此，保持時間TH如同下式(1)，定義為從時脈訊號之延遲時間DLY(CLK)減去資料訊號之延遲時間DLY(D)的値。 TH=delay(CLK)-delay(D)  … (1)
時脈訊號CLK之延遲時間，係由圖2的時脈緩衝器20之延遲時間DLY(CLK；Tr)與時脈路徑之延遲時間DLY(CLK；wire)的和所給定。另一方面，資料訊號D之延遲時間，係由資料緩衝器31、33之延遲時間n×DLY(D；Tr)(其中n為資料緩衝器的層數)、及延遲線32之延遲時間DLY(D；line)的和所給定。因資料路徑本身之延遲時間短故不造成問題。因此，上式(1)可重新寫為下式(2)。 TH=DLY(CLK；Tr)+DLY(CLK；wire)-n×DLY(D；Tr)-DLY(D；line)　 … (2)
各資料緩衝器及正反器34係以鰭式FET構成之情況，配線的細線化所造成之配線電阻的增加、及局部互連配線(LIC：Local Interconnect)與鰭式FET的閘極電極間之寄生電容的增加雙方，對配線延遲DLY(CLK；wire)帶來影響。因此，資料保持時間TH有容易較習知之平面型FET更大的傾向。
作為此一對策，若不設置圖2之延遲線32，而串聯連接多個資料緩衝器31、33，則電路面積增大。進一步，串聯連接多個資料緩衝器31、33之情況，即便設定PVT條件(製程、電壓、溫度)條件使延遲量成為最小(稱作MIN條件)，仍產生資料保持時間幾乎未減少之問題。此係因，在MIN條件之情況，時脈緩衝器之延遲時間DLY(CLK；Tr)與資料緩衝器之延遲時間n×DLY(D；Tr)皆減少，但時脈路徑之延遲時間DLY(CLK；wire)幾乎未減少之故。
本實施形態，考慮上述的點，於各位元的資料訊號D之路徑設置延遲線32。如同圖5~圖7所說明，本實施形態藉由在鰭式FET利用特別的構造而實現延遲線32的面積削減。
[鰭式FET之構成] 首先，先對鰭式FET之構成及其製造方法簡單地加以說明。
圖4為，示意鰭式FET之構成的立體圖。參考圖4，鰭式FET，例如包含設置於P型半導體基板SUB上之複數鰭配線F1、F2。各鰭配線F1、F2，沿著基板平面往X方向延伸。各鰭配線F1、F2，係藉由選擇性地蝕刻半導體基板SUB之表面而形成。在相鄰的鰭配線F之間(未形成鰭配線F1、F2之部分)，例如設置使用CVD (Chemical Vapor Deposition，化學氣相沉積)法形成之氧化矽膜作為元件分離膜ISO。
閘極電極G，形成為隔著閘極絕緣膜GI覆蓋各鰭配線F1、F2的頂面及側面。閘極電極G，往係與鰭配線F1、F2交叉之方向的Y方向延伸。於閘極電極G，例如使用如多晶矽之半導體、如氮化鈦之導電性化合物、鎢等單體金屬、或其等之任一的疊層膜等。
在形成閘極電極G後將閘極電極G作為遮罩並將雜質植入鰭配線F，藉以在被閘極電極G包圍之通道區以外的部分形成源極區及汲極區(未圖示)。此處，製作PMOS(P-channel Metal Oxide Semiconductor，P通道金氧半導體)電晶體之情況， 於N型井上形成鰭配線F，並將P型雜質植入鰭配線F。在製作NMOS(N-channel MOS，N通道金氧半導體)電晶體之情況，於P型基板或P型井上形成鰭配線F，並將N型雜質植入鰭配線F。
以與此等源極區及汲極區的頂面及側面歐姆接觸之方式，使用鎢等單體金屬分別形成往Y方向延伸的局部互連配線(LIC：Local Inter-Connect)LA1、LA2。亦即，局部互連配線LA1、LA2，分別作為源極電極及汲極電極而作用。閘極配線G、源極電極LA1、及汲極電極LA2，進一步，與往X方向延伸的局部互連配線(未圖示)直接連接，或通過形成在未圖示之層間絕緣層的介層洞而與上層之金屬配線層(未圖示)連接。
[延遲線及資料緩衝器之構造] 依據上述鰭式FET之構造，構成圖2的資料緩衝器31與33、延遲線32、及正反器34。
圖5為，顯示圖2之資料緩衝器、延遲線、及正反器的資料輸入部之具體構造的俯視圖。圖6為，沿著圖5之切斷線VI-VI的剖面圖。圖7為，沿著圖5之切斷線VII-VII的剖面圖。圖8為，圖5之資料緩衝器31、33及延遲線32的等價電路圖。圖5~圖7中，作為正反器34之資料輸入部圖示以PMOS電晶體與NMOS電晶體構成的CMOS反向器。圖5的俯視圖中，為了圖解的容易，對鰭配線F1~F18附加斜線圖案之影線，對N型井NW1、NW2附加點圖案之影線。圖5~圖7中，使基板面內方向為X方向及Y方向，使與基板垂直之方向為Z方向。
參考圖5~圖7，於P型半導體基板SUB上(亦包含N型井NW1、NW2之區域)，形成分別往X方向延伸之複數鰭配線F1~F18。各鰭配線F1~F18，為了提高圖案化精度，具有相等的寬度而基本上彼此以等間隔形成。基板上之一部分的區域亦有未形成鰭配線之部分。作為PMOS電晶體使用的鰭配線F1、F2，形成在N型井NW1上。同樣地，作為PMOS電晶體使用的鰭配線F11、F12、F15、F16，形成在N型井NW2上。
形成複數閘極配線G1~G16，使其分別往與鰭配線F1~F18之延伸方向(X方向)交叉的Y方向延伸。為了提高圖案化之精度，閘極配線G1~G16，具有相等的寬度，於X方向彼此以等間隔排列。在閘極配線G1~G3、G5~G8、G10~G12、G14~ G16與鰭配線F之間夾著閘極絕緣膜GI。
閘極配線G1~G16，具有作為鰭式FET之閘極電極使用的配線(G2、G11、G 15)、僅作為局部互連配線使用的配線(G1、G3、G4、G5、G8、G9、G10、G12、G13、G14、G16)、及作為閘極電極及局部互連配線雙方使用的配線(G6、G7)。圖5及圖6中，僅作為局部互連配線使用的閘極配線G1、G3、G5、G8、G10、G12、G14、G16，亦隔著閘極絕緣膜GI而與鰭配線F連接，但此等閘極配線不必非得與鰭配線電性連接。
局部互連配線LA1~LA9，分別在相鄰的閘極配線G之間，設置為覆蓋鰭配線F的一部分，與鰭配線F歐姆接觸。局部互連配線LA1~LA9分別往Y方向延伸(沿著閘極配線G之延伸方向)而形成。
在彼此相鄰的閘極配線G與局部互連配線LA之間，於相鄰的閘極配線G之間，充填使用CVD法形成之氧化矽膜等絕緣膜(未圖示)。局部互連配線LB1~LB9， 分別在上述之充填的絕緣膜上部往X方向延伸而形成。往X方向延伸的各局部互連配線LB1~LB9，連接相鄰的閘極配線G之間，或連接相鄰的閘極配線G與往Y方向延伸的局部互連配線LA之間。此一情況，各局部互連配線LB，與局部互連配線LA直接地(亦即，未通過形成在層間絕緣層的介層洞)連接。各局部互連配線LB，此外亦與閘極配線G直接地(亦即，未通過形成在絕緣層的介層洞)連接。
例如，圖7中，局部互連配線LB2，與閘極配線G3、G4的頂面直接地連接。局部互連配線LB4，與閘極配線G5、G6的頂面直接地連接。局部互連配線LB6，與閘極配線G7、G8的頂面直接地連接。局部互連配線LB8，與閘極配線G9、G10的頂面直接地連接。局部互連配線LB10，與往Y方向延伸之局部互連配線LA9的側面直接連接，並與閘極配線G12的頂面直接地連接。局部互連配線LB12，與閘極配線G13、G14的頂面直接地連接。
如圖8所示，分別使用反向器INV1、INV2作為資料緩衝器31、33。參考圖5~圖7，反向器INV1(資料緩衝器31)，包含鰭配線F1~F4、閘極配線G2、局部互連配線LA1~LA3。鰭配線F1、F2，作為構成反向器INV1之PMOS電晶體的通道區、源極區、及汲極區使用。局部互連配線LA1，作為此一PMOS電晶體的源極電極使用，通過形成在層間絕緣層(未圖示)的介層洞(未圖示)而於設置於上層之金屬配線層的電源配線(未圖示)相連接。藉此，對局部互連配線LA1施加電源電位VDD。
同樣地，鰭配線F3、F4，作為構成反向器INV1之NMOS電晶體的通道區、源極區、及汲極區使用。局部互連配線LA2，作為此一NMOS電晶體的源極電極使用，通過形成在層間絕緣層(未圖示)的介層洞(未圖示)而與設置於上層之金屬配線層的接地配線(未圖示)相連接。藉此，對局部互連配線LA2施加接地電位VSS。閘極配線G2，與圖8之反向器INV1的資料輸入節點Nin1對應，作為構成反向器INV1之PMOS電晶體及NMOS電晶體的共通閘極電極使用。局部互連配線LA3(尤其是圖5中以箭頭40表示之從鰭配線F1至F4的部分)，與圖8之反向器INV1的資料輸出節點Nout1對應，作為上述PMOS電晶體及NMOS電晶體的共通汲極電極使用。
反向器INV2(資料緩衝器33)，包含鰭配線F11~F14、閘極配線G11、局部互連配線LA7~LA9。鰭配線F11、F12，作為構成反向器INV2之PMOS電晶體的通道區、源極區、及汲極區使用。局部互連配線LA7，作為此一PMOS電晶體的源極電極使用，通過形成在層間絕緣層(未圖示)的介層洞(未圖示)而與設置於上層之金屬配線層的電源配線(未圖示)相連接。藉此，對局部互連配線LA7施加電源電位VDD。
同樣地，鰭配線F13、F14，作為構成反向器INV2之NMOS電晶體的通道區、源極區、及汲極區使用。局部互連配線LA8，作為此一NMOS電晶體的源極電極使用，通過形成在層間絕緣層(未圖示)的介層洞(未圖示)而與設置於上層之金屬配線層的接地配線(未圖示)相連接。藉此，對局部互連配線LA8施加接地電位VSS。閘極配線G11，與圖8之反向器INV2的資料輸入節點Nin2對應，作為上述PMOS電晶體及NMOS電晶體的共通閘極電極使用。局部互連配線LA9，與圖8之反向器INV2的資料輸出節點Nout2對應，作為上述PMOS電晶體及NMOS電晶體的共通汲極電極使用。
於圖5，進一步，記載構成正反器34的輸入部之反向器34_Din。構成此一輸入部之反向器34_Din，包含鰭配線F15~F18、閘極配線G15、及局部互連配線LA 10~LA12。鰭配線F15、16，作為構成反向器34_Din之PMOS電晶體的通道區、源極區、及汲極區使用。局部互連配線LA10，作為此一PMOS電晶體的源極電極使用，通過形成在層間絕緣層(未圖示)的介層洞(未圖示)而與設置於上層之金屬配線層的電源配線(未圖示)相連接。藉此，對局部互連配線LA10施加電源電位VDD。
同樣地，鰭配線F17、F18，作為構成反向器34_Din之NMOS電晶體的通道區、源極區、及汲極區使用。局部互連配線LA11，作為此一NMOS電晶體的源極電極使用，通過形成在層間絕緣層(未圖示)的介層洞(未圖示)而與設置於上層之金屬配線層的接地配線(未圖示)相連接。藉此，對局部互連配線LA11施加接地電位VSS。閘極配線G15(尤其是圖5中以箭頭41表示之從鰭配線F15至F18的部分)，與圖8之正反器34的資料輸入節點Din對應，作為上述PMOS電晶體及NMOS電晶體的共通閘極電極使用。
延遲線32，設置於上述反向器INV1(資料緩衝器31)的資料輸出節點Nout1(局部互連配線LA3)、與反向器INV2(資料緩衝器33)的資料輸入節點Nin2(閘極配線G11)之間。延遲線32，包含閘極配線G3~G10、及連接相鄰的閘極配線間之局部互連配線LB2~LB8。閘極配線G3，藉由局部互連配線LB1，而與反向器INV1(資料緩衝器31)的輸出節點Nout1(局部互連配線LA3)相連接。閘極配線G10，藉由局部互連配線LB9，而與反向器INV2(資料緩衝器33)的資料輸入節點Nin2(閘極配線G11)相連接。因此，資料訊號，以局部互連配線LB1、閘極配線G3、局部互連配線LB2、閘極配線G4、局部互連配線LB3、閘極配線G5、局部互連配線LB4、閘極配線G6、局部互連配線LB5、閘極配線G7、局部互連配線LB6、閘極配線G8、局部互連配線LB7、閘極配線G9、局部互連配線LB8、閘極配線G10、局部互連配線LB9之順序傳遞。
此處，從資料緩衝器31(反向器INV1)的資料輸出節點Nout1(局部互連配線LA3之箭頭40的部分)起，至正反器34的資料輸入節點Din(閘極配線G15之箭頭41的部分)為止之資料訊號D的路徑，通過閘極配線G3~G14及局部互連配線LB1~ LB13。因此，從基板垂直方向(Z方向)俯視半導體基板SUB時，自資料輸出節點Nout1起至資料輸入節點Din為止之資料訊號D的路徑長度，較連結資料輸出節點Nout1與資料輸入節點Din的直線路徑42更長。此一直線路徑42，如圖6所示地係從局部互連配線LA3之右端(+X方向側)起至閘極配線G15之左端(-X方向側)。如圖5所示，直線路徑42，不限為沿著X方向之路徑，亦可為斜向方向(若為通過箭頭40與箭頭41之直線則為何種方向皆可)。
進一步如圖8所示，較佳態樣為，延遲線32，通過電容元件T1、T2而與施加接地電位VSS之接地節點(接地配線)相連接。藉由電容元件所產生之CR延遲而可進一步增加延遲線32所產生之延遲時間。
電容元件T1、T2，係利用鰭式FET之閘極電容而構成。具體而言，如圖5及圖6所示，作為電容元件T1之鰭式FET，包含鰭配線F5~F10、作為閘極電極使用之閘極配線G6、及作為源極電極及汲極電極使用之局部互連配線LA4、LA5。作為電容元件T2之鰭式FET，包含鰭配線F5~F10、作為閘極電極使用之閘極配線G7、及作為源極電極及汲極電極使用之局部互連配線LA5、LA6。雙方的鰭式FET，共用鰭配線F5~F10及局部互連配線LA5。局部互連配線LA4~LA6，通過形成在層間絕緣層(未圖示)的介層洞(未圖示)而與設置於上層之金屬配線層的接地配線(未圖示)相連接。藉此，對局部互連配線LA4~LA6施加接地電位VSS。
[第1實施形態之效果] 如同上述地藉由在資料訊號D之路徑設置延遲線32，包含閘極配線G而構成延遲線32，而可使其較資料路徑之配線長度更長。相較於僅以習知的資料緩衝器調整延遲時間之情況，可減小全體的電路面積。
閘極配線G，宜使用鎢等金屬材料形成。金屬閘極配線之延遲時間的電壓及溫度相依性，係接近上層金屬配線之延遲時間的電壓及溫度相依性為之特性，故可使資料保持時間的PVT(製程、電壓、溫度)相依性增大。以下，參考圖9及圖10所示之模擬結果而詳細地說明。
圖9為，以表格形式顯示資料設置時間與資料保持時間之模擬結果的圖。圖10為，示意資料保持時間與PVT條件之關係的圖。圖9及圖10中，比較圖5~圖8所說明的設置延遲線32之情況、及取代延遲線32而設置資料緩衝器之情況。
參考圖9及圖10，MIN條件係資料訊號之延遲成為最小的條件。具體而言在MIN條件之情況，半導體裝置的製程條件係PMOS電晶體及NMOS電晶體之切換速度成為最快(汲極電流成為最大)的條件，半導體裝置的運作條件成為高電壓(0. 88V)及高溫(125℃)。MAX條件係資料訊號之延遲成為最大的條件。具體而言在MAX條件之情況，半導體裝置的製程條件係PMOS電晶體及NMOS電晶體之切換速度成為最慢(汲極電流成為最小)的條件，半導體裝置的運作條件成為低電壓(0.72V)及低溫(-40℃)。
如圖9所示，在藉由不使用上述延遲線32而串聯連接多個資料緩衝器藉以構成延遲電路之情況，即便將PVT條件從MAX條件變更為MIN條件，資料保持時間(時脈路徑之延遲時間與資料路徑之延遲時間的差)仍僅減少至88%。相對於此，藉由使用本實施形態之延遲線32，在將PVT條件從MAX條件變更為MIN條件之情況，資料保持時間減少至54%。
如同上述，若依本實施形態之半導體裝置，則使在習知技術中藉由使用多個資料緩衝器而增大的資料路徑之延遲時間，藉由設置延遲線32取代資料緩衝器(即藉由增長資料路徑之配線)而增長延遲時間。藉此，即便在PVT條件為MIN條件之情況，資料路徑之延遲時間仍未大幅減少，故可抵銷時脈路徑之配線延遲。此一結果，可減短資料保持時間。
進一步，相較於串聯連接多個資料緩衝器藉以構成延遲電路之情況，藉由使用上述之延遲線32而可削減資料緩衝器的數目，故具有電路面積之削減效果。 特別是，本實施形態中，藉由將與鰭式FET所使用的閘極電極相同配線層之閘極配線G使用在延遲線32，而進一步實現面積削減。
＜第2實施形態＞ 圖11為，顯示第2實施形態之半導體裝置中記憶體電路的構成之方塊圖。圖11之記憶體電路3中的輸出入電路11，在將轉發器緩衝器21插入至時脈訊號CLK之傳遞用的時脈路徑25之途中的點，與圖2的輸出入電路11相異。具體而言，圖11中，在資料訊號D[63]用的正反器34[63]與資料訊號D[64]用的正反器34[64]之間，設置轉發器緩衝器21。藉由轉發器緩衝器21將以時脈緩衝器20整形過的時脈訊號CLK進一步整形。圖11之其他點與圖2之情況相同，故對於相同部分或相當之部分附加相同的參考符號而不重複說明。
藉由設置轉發器緩衝器21，而將應以時脈緩衝器20驅動之正反器34的數目減半，且時脈路徑25之配線長度亦成為一半。剩餘一半的正反器34與一半的時脈路徑25，藉由轉發器緩衝器21驅動。因此，即便轉發器緩衝器21之閘延遲增加，仍可進一步減少配線延遲及電晶體的閘極所產生之寄生電容，故可更為減少時脈訊號之在傳遞路徑全體的延遲時間。
前述之式(2)中，藉由減少時脈路徑之延遲時間DLY(CLK；wire)，而可在PVT條件為MIN條件時將資料保持時間更為減短。進一步，若將時脈路徑之延遲時間減短，則與其相應可將延遲線32所產生之資料路徑的延遲時間減短，故可將各延遲線32之面積更為削減。
＜第3實施形態＞ 圖12為，顯示第3實施形態之半導體裝置中記憶體電路的構成之方塊圖。圖12之記憶體電路3中的輸出入電路11，在時脈路徑25構成為樹狀的點與圖2之輸出入電路11相異。亦即，在第3實施形態之情況，時脈訊號CLK通過樹狀的訊號通道而往複數正反器34[0]~34[127]輸入。在時脈訊號CLK的分支點設置轉發器緩衝器。
具體而言，在圖12之情況，時脈路徑分支為二。一方之時脈路徑通過轉發器緩衝器22而與正反器34[0]~34[63]的各時脈輸入節點相連接。另一方之時脈路徑，通過轉發器緩衝器23而與正反器34[64]~34[127]的各時脈輸入節點相連接。圖12之其他點與圖2之情況相同，故對於相同部分或相當之部分附加相同的參考符號而不重複說明。
藉由設置轉發器緩衝器22、23，而與第2實施形態之情況同樣地，可使時脈訊號之傳遞路徑全體的延遲時間減少。因此，在PVT條件為MIN條件時可使資料保持時間更為減短。若將時脈路徑之延遲時間減短，則相應於此可將延遲線32所產生之資料路徑的延遲時間減短，故可削減各延遲線32的面積。
進一步，藉由使時脈路徑構成為樹狀，而可使從時脈緩衝器20起至各正反器34的時脈輸入節點之時脈路徑的路徑長度均等化。因此，可將每個正反器34的時脈訊號之延遲時間均一化，故可改善資料保持時間。
＜第4實施形態＞ 圖13為，顯示第4實施形態之半導體裝置中記憶體電路的構成之方塊圖。圖13之記憶體電路3中的輸出入電路11，在從時脈緩衝器20的資料輸出節點起至各正反器34的時脈輸入節點之時脈訊號的路徑長度越長，則與資料輸出節點連接的延遲線32之延遲時間越增長的點上，圖2的輸出入電路11相異。具體而言，在圖13之情況，資料訊號D[127]用的延遲線32[127]之延遲時間最長，資料訊號D[0]用的延遲線32[0]之延遲時間最短。若延遲線的路徑長度越長，或連接之電容元件的數目或電容値越增加，則延遲線32之延遲時間越為增加。圖13之其他點與圖2之情況相同，故對於相同部分或相當之部分附加相同的參考符號而不重複說明。
若來自時脈緩衝器20的時脈輸出節點之路徑長度越長，則輸入各正反器34的時脈訊號之延遲時間越為增加。因此，因應時脈訊號之延遲時間，使資料訊號之延遲時間增加，藉而可更為減短資料保持時間。
以上，雖依據實施形態具體地說明本案發明人之發明，但本發明並未限定於上述實施形態，自然亦可在不脫離其要旨的範圍進行各種變更。
1‧‧‧半導體裝置
2‧‧‧CPU
3‧‧‧記憶體電路
4‧‧‧介面電路
5‧‧‧內部匯流排
10‧‧‧記憶單元陣列
11‧‧‧輸出入電路
12‧‧‧字元線驅動器
13‧‧‧控制電路
20‧‧‧時脈緩衝器
21、22、23‧‧‧轉發器緩衝器
25‧‧‧時脈路徑
31、33‧‧‧資料緩衝器
32‧‧‧延遲線
34‧‧‧正反器
34_Din、INV1、INV2‧‧‧反向器
40、41‧‧‧箭頭
42‧‧‧連結資料輸出節點與資料輸入節點的直線路徑
ADR‧‧‧位址訊號
BL‧‧‧位元線
CLK‧‧‧時脈訊號
CS‧‧‧控制訊號
D‧‧‧資料訊號
Din‧‧‧資料輸入節點
F(F1~F18)‧‧‧鰭配線
G(G1~G16)‧‧‧閘極配線(閘極電極)
GI‧‧‧閘極絕緣膜
ISO‧‧‧元件分離膜
LA(LA1~LA13)‧‧‧局部互連配線(往Y方向延伸)
LB(LB1~LB13)‧‧‧局部互連配線(往X方向延伸)
Nin1、Nin2‧‧‧資料輸入節點
Nout1、Nout2‧‧‧資料輸出節點
NW1、NW2‧‧‧N型井
SUB‧‧‧半導體基板
T1、T2‧‧‧電容元件
VDD‧‧‧電源電位
VSS‧‧‧接地電位
【圖1】係顯示第1實施形態之半導體裝置的概略構成之方塊圖。 【圖2】係顯示圖1之記憶體電路的構成之方塊圖。 【圖3】係用於對設置時間與保持時間加以說明的時序圖。 【圖4】係示意鰭式FET之構成的立體圖。 【圖5】係顯示圖2之資料緩衝器、延遲線、及正反器的資料輸入部之具體構造的俯視圖。 【圖6】係沿著圖5之切斷線VI-VI的剖面圖。 【圖7】係沿著圖5之切斷線VII-VII的剖面圖。 【圖8】係圖5之資料緩衝器31、33及延遲線32的等價電路圖。 【圖9】係以表格形式顯示資料設置時間與資料保持時間之模擬結果的圖。 【圖10】係示意資料保持時間與PVT條件之關係的圖。 【圖11】係顯示第2實施形態之半導體裝置中記憶體電路的構成之方塊圖。 【圖12】係顯示第3實施形態之半導體裝置中記憶體電路的構成之方塊圖。 【圖13】係顯示第4實施形態之半導體裝置中記憶體電路的構成之方塊圖。
3‧‧‧記憶體電路
10‧‧‧記憶單元陣列
11‧‧‧輸出入電路
12‧‧‧字元線驅動器
13‧‧‧控制電路
20‧‧‧時脈緩衝器
25‧‧‧時脈路徑
31、33‧‧‧資料緩衝器
32‧‧‧延遲線
34‧‧‧正反器
BL‧‧‧位元線
CLK‧‧‧時脈訊號
D‧‧‧資料訊號

Claims (12)

  1. 一種半導體裝置，具備： 邏輯電路，形成於半導體基板上，包含用於接收資料訊號的資料輸入節點與用於接收時脈訊號的時脈輸入節點，以鰭式場效電晶體構成；以及 資料緩衝器，形成於該半導體基板上，包含與該邏輯電路的該資料輸入節點相連接之資料輸出節點，以鰭式場效電晶體構成； 從該資料緩衝器的該資料輸出節點起至該邏輯電路的該資料輸入節點之該資料訊號的路徑，包含與構成該邏輯電路及該資料緩衝器的鰭式場效電晶體之閘極電極同層的閘極配線； 俯視該半導體基板，從該資料輸出節點起至該資料輸入節點之該資料訊號的路徑長度，較該資料輸出節點與該資料輸入節點之間的直線距離更長。
  2. 如申請專利範圍第1項之半導體裝置，其中， 更具備電容元件，其與從該資料輸出節點起至該資料輸入節點之該資料訊號的路徑相連接； 該電容元件，係利用鰭式場效電晶體的閘極電容而構成。
  3. 如申請專利範圍第1項之半導體裝置，其中， 從該資料輸出節點起至該資料輸入節點之該資料訊號的路徑，包含： 複數該閘極配線、以及 連接相鄰的該閘極配線間之局部互連配線。
  4. 如申請專利範圍第1項之半導體裝置，其中， 該邏輯電路，包含D型正反器或D型閂鎖電路。
  5. 如申請專利範圍第1項之半導體裝置，其中， 該資料緩衝器，包含反向器。
  6. 如申請專利範圍第1項之半導體裝置，其中， 該半導體裝置，具備： 複數該邏輯電路、以及 與複數該邏輯電路分別對應之複數該資料緩衝器； 各該資料緩衝器，接收個別對應之該資料訊號，將整形後的該資料訊號往對應之該邏輯電路輸出； 各該邏輯電路，接收共通的該時脈訊號。
  7. 如申請專利範圍第6項之半導體裝置，其中， 該半導體裝置，具備記憶體電路； 複數該邏輯電路及複數該資料緩衝器，設置於該記憶體電路的輸出入電路； 對該輸出入電路，輸入與複數該資料緩衝器個別對應的複數該資料訊號與共通的該時脈訊號。
  8. 如申請專利範圍第6項之半導體裝置，其中， 該半導體裝置，更具備： 第1時脈緩衝器，將該時脈訊號整形；以及 第2時脈緩衝器，將以該第1時脈緩衝器整形過的該時脈訊號進一步整形； 將以該第1時脈緩衝器整形過的該時脈訊號，往複數該邏輯電路中的一部分輸入； 將以該第2時脈緩衝器整形過的該時脈訊號，往複數該邏輯電路中的剩餘部分輸入。
  9. 如申請專利範圍第6項之半導體裝置，其中， 該時脈訊號，通過樹狀的訊號通道而往複數該邏輯電路輸入。
  10. 如申請專利範圍第6項之半導體裝置，其中， 該半導體裝置，更具備將該時脈訊號整形之時脈緩衝器； 各該邏輯電路中，從該時脈緩衝器的時脈輸出節點起至該時脈輸入節點之該時脈訊號的路徑長度越長，則從對應之該資料緩衝器的該資料輸出節點起至該資料輸入節點之該資料訊號的路徑長度越長。
  11. 如申請專利範圍第6項之半導體裝置，其中， 該半導體裝置，更具備： 時脈緩衝器，將該時脈訊號整形；以及 電容元件，與從各該資料緩衝器的該資料輸出節點起至對應之該邏輯電路的該資料輸入節點之該資料訊號的路徑分別連接； 該電容元件，係利用鰭式場效電晶體的閘極電容而構成； 各該邏輯電路中，從該時脈緩衝器的時脈輸出節點起至該時脈輸入節點之該時脈訊號的路徑長度越長，則與從對應之該資料緩衝器的該資料輸出節點起至該資料輸入節點之該資料訊號的路徑連接之該電容元件的電容値越大或該電容元件的數目越多。
  12. 一種半導體裝置，具備： 邏輯電路，包含用於接收資料訊號的資料輸入節點與用於接收時脈訊號的時脈輸入節點，以鰭式場效電晶體構成； 資料緩衝器，包含與該邏輯電路的該資料輸入節點相連接之資料輸出節點，以鰭式場效電晶體構成；以及 延遲線，設置於該資料緩衝器與該邏輯電路之間； 該延遲線，包含： 鰭配線，與構成該邏輯電路及該資料緩衝器之鰭式場效電晶體的鰭形成在同層，往第1方向延伸；以及 第1閘極配線、第2閘極配線、及第3閘極配線，往與該第1方向交叉之第2方向延伸，與該鰭式場效電晶體的閘極電極形成在同層，在該第1方向依序排列； 該第2閘極配線，夾著閘極絕緣膜而與該鰭配線相連接； 該延遲線，更包含： 第1局部互連配線，設置於該第1及第2閘極配線間，與該鰭配線相連接，施加基準電位；以及 第2局部互連配線，設置於該第2及第3閘極配線間，與該鰭配線相連接，施加該基準電位； 該邏輯電路的該資料輸入節點與該資料緩衝器的該資料輸出節點，係藉由該第1~第3閘極配線而連接。
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