JP2009266965A - 半導体装置 - Google Patents
半導体装置 Download PDFInfo
- Publication number
- JP2009266965A JP2009266965A JP2008112944A JP2008112944A JP2009266965A JP 2009266965 A JP2009266965 A JP 2009266965A JP 2008112944 A JP2008112944 A JP 2008112944A JP 2008112944 A JP2008112944 A JP 2008112944A JP 2009266965 A JP2009266965 A JP 2009266965A
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor
- wiring
- unit
- signal
- potential
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Semiconductor Integrated Circuits (AREA)
- Pulse Circuits (AREA)
Abstract
【課題】電荷を蓄積させる量を容易に調整可能であり、信号遅延回路において信号遅延量を所望に調整可能にする。
【解決手段】セレクタ回路300が、第1半導体部100の電位および第2半導体部200の電位を調整し、第1半導体部100と信号配線10との間と、第2半導体部200と信号配線10との間との少なくとも一方において電位差を生じさせる。これにより、第1半導体部100と信号配線10との間と、第2半導体部200と信号配線10との間との少なくとも一方を、静電容量素子として機能させる。
【選択図】図1
【解決手段】セレクタ回路300が、第1半導体部100の電位および第2半導体部200の電位を調整し、第1半導体部100と信号配線10との間と、第2半導体部200と信号配線10との間との少なくとも一方において電位差を生じさせる。これにより、第1半導体部100と信号配線10との間と、第2半導体部200と信号配線10との間との少なくとも一方を、静電容量素子として機能させる。
【選択図】図1
Description
本発明は、半導体装置に関する。特に、本発明は、静電容量素子を含む半導体装置に関する。
半導体装置においては、さまざまな種類の半導体素子が集積されており、たとえば、入力された電気信号を遅延させる信号遅延回路が、この半導体素子として設けられている。
信号遅延回路においては、ゲート遅延を利用する方式の他に、MOS容量素子を利用する方式が適用されている。ここでは、大きな信号遅延量が必要な場合には、後者のMOS容量素子を利用する方式が、多く使用されている(たとえば、特許文献1参照)。
しかしながら、上記の信号遅延回路においては、一水準の信号遅延量を得るのみであって、信号遅延量を所望に調整することが困難である。すなわち、上記のようなMOS容量素子においては、電荷を蓄積させる量を調整することが困難であるために、このような不具合が生ずる場合がある。
したがって、本発明は、電荷を蓄積させる量を容易に調整可能であり、信号遅延回路において信号遅延量を所望に調整可能な半導体装置を提供する。
本発明の半導体装置は、入力された電気信号を遅延させて出力する信号遅延部を有し、前記信号遅延部は、前記電気信号が一端から入力され、他端にて出力される信号配線と、前記信号配線の一端から他端の間に設けられており、誘電体膜を介して前記信号配線に対面している第1半導体部と、前記信号配線の一端から他端の間にて前記第1半導体部から間隔を隔てて設けられており、誘電体膜を介して前記信号配線に対面している第2半導体部と、前記第1半導体部の電位および前記第2半導体部の電位を調整する電位調整部とを含み、前記電位調整部が、前記第1半導体部の電位および前記第2半導体部の電位を調整し、前記第1半導体部と前記信号配線との間と、前記第2半導体部と前記信号配線との間との少なくとも一方に電位差を生じさせて、前記第1半導体部と前記信号配線との間と、前記第2半導体部と前記信号配線との間との少なくとも一方を静電容量素子として機能させることによって、前記信号配線の一端から入力された電気信号を遅延させる。
また、本発明の半導体装置は、配線と、誘電体膜を介して前記配線に対面している第1半導体部と、前記第1半導体部から間隔を隔てて設けられており、誘電体膜を介して前記配線に対面している第2半導体部と、前記第1半導体部の電位および前記第2半導体部の電位を調整する電位調整部とを含み、前記電位調整部が、前記第1半導体部の電位および前記第2半導体部の電位を調整し、前記第1半導体部と前記配線との間と、前記第2半導体部と前記配線との間との少なくとも一方に電位差を生じさせて、前記第1半導体部と前記配線との間と、前記第2半導体部と前記配線との間との少なくとも一方を静電容量素子として機能させる。
本発明においては、第1半導体部と信号配線などの配線との間と、第2半導体部と、その配線との間との少なくとも一方において電位差を生じさせるように、電位調整部が、第1半導体部の電位および第2半導体部の電位を調整する。これにより、第1半導体部と配線との間と、第2半導体部と配線との間との少なくとも一方を、静電容量素子として機能させる。
本発明によれば、電荷を蓄積させる量を容易に調整可能であり、信号遅延回路において信号遅延量を所望に調整可能な半導体装置を提供することができる。
以下より、本発明の実施形態について説明する。
<第1実施形態>
図1は、本発明の第1実施形態に係る半導体装置の要部について、模式的に示す図である。
図1は、本発明の第1実施形態に係る半導体装置の要部について、模式的に示す図である。
また、図2と図3は、本発明の第1実施形態に係る半導体装置の要部について、模式的に示す断面図である。ここで、図2は、図1のA−B部分において紙面に垂直な面について示す断面図である。また、図3は、図1のC−D−E部分において紙面に垂直な面について示す断面図である。
本実施形態の半導体装置は、図1に示すように、信号遅延部500を有する。
この信号遅延部500は、図1に示すように、信号配線10と、第1半導体部100と、第2半導体部200と、セレクタ回路300とを有する。信号遅延部500においては、各部が基板1に設けられており、入力された電気信号を遅延させて出力するように構成されている。詳細については後述するが、本実施形態においては、信号遅延部500は、信号配線10と第1半導体部100との間、および、信号配線10と第2半導体部200との間に、ゲート遅延を得るためのMOS容量を形成することで、この信号遅延を実施する。
図1に示すように、信号遅延部500において、信号配線10は、基板1のxy面に設けられており、基板1のxy面においてy方向に延在している延在部11を有する。また、第1半導体部100は、基板1のxy面に設けられており、基板1のxy面においてy方向に直交するx方向に延在している第1半導体フィンF1を有する。また、第2半導体部200は、基板1のxy面に設けられており、基板1のxy面においてx方向に延在している第2半導体フィンF2を有する。
信号遅延部500を構成する各部の詳細内容について、順次、説明する。
信号配線10について説明する。
信号配線10は、導電材料によって形成されている。たとえば、信号配線10は、ポリシリコンを用いて形成されている。
この信号配線10は、上記したように、延在部11を有しており、この延在部11は、図1に示すように、複数が形成されている。本実施形態においては、図1に示すように、たとえば、10本の延在部11が設けられており、基板1のxy面において、x方向に間隔を隔てて並ぶように設けられている。つまり、10本の延在部11がy方向に平行に延在している。
この複数の延在部11は、互いに電気的に接続されている。ここでは、図1に示すように、連結部12が、その互いに隣り合う延在部11を電気的に接続している。具体的には、この複数の延在部11のそれぞれにおいて、x方向にて互いに隣り合う延在部11の間であって、y方向における両端部にて、連結部12が、その互いに隣り合う延在部11を電気的に接続している。
図1に示すように、連結部12は、x方向に並ぶ複数の延在部11において、左側から1本目と2本目の延在部11を、その上端部にて連結するように設けられている。そして、左側から2本目と3本目の延在部11については、その下端部にて連結するように設けられている。また、左側から3本目と4本目の延在部11については、その上端部にて連結するように設けられている。このように、連結部12は、複数の延在部11のそれぞれにおいて、x方向にて互いに隣り合う延在部11を、x方向において交互に上端部と下端部とのそれぞれにて連結するように、順次、設けられている。
そして、この信号配線10において、複数の延在部11のそれぞれは、図1に示すように、第1半導体部100の第1半導体フィンF1と、第2半導体部200の第2半導体フィンF2とのそれぞれに交差するように設けられている。
ここでは、信号配線10の延在部11は、図2および図3に示すように、第1半導体フィンF1と交差する部分において、第1半導体フィンF1の表面に対面するように形成されている。具体的には、図3に示すように、延在部11は、基板1のxy面において、凸状に突出するように形成されており、第1半導体部100の第1半導体フィンF1において基板1から突出した部分の面を、誘電体膜Gzを介して被覆するように形成されている。つまり、延在部11は、第1半導体フィンF1においてx方向に沿って延在する面であって、基板1のxy面に垂直な両側面と、基板1のxy面に平行な上面とを、誘電体膜Gzを介して被覆するように形成されている。
この信号配線10の延在部11と、第1半導体部100の第1半導体フィンF1との間に挟まれている誘電体膜Gzは、たとえば、シリコン酸化膜として形成されている。
なお、図示を省略しているが、信号配線10の延在部11は、第2半導体フィンF2についても、第1半導体フィンF1の場合と同様に、第2半導体フィンF2の表面に対面するように形成されている。
そして、信号配線10においては、図1に示すように、両端にコンタクトGCin,GCoutが設けられており、一端から電気信号が入力され、他端から、その電気信号が出力されるように構成されている。
具体的には、図1に示すように、信号配線10は、x方向に並ぶ延在部11にて一方の端部に位置する延在部11(左側から1本目)の下端部に、引出し配線部14inが電気的に接続されており、この引出し配線部14inにコンタクトGCinが設けられている。そして、図1に示すように、信号配線10は、x方向に並ぶ延在部11にて他方の端部に位置する延在部11(左側から10本目)の下端部に、引出し配線部14outが電気的に接続されており、この引出し配線部14outにコンタクトGCoutが設けられている。
本実施形態においては、図2および図3に示すように、たとえば、シリコン酸化膜からなる埋め込み酸化膜2(BOX)の表面に、信号配線10を構成する延在部11,引出し配線部14inを被覆するように層間絶縁膜10sが形成されている。そして、図3に示すように、層間絶縁膜10sを貫通するようにコンタクトGCinが設けられている。このコンタクトGCinは、層間絶縁膜10s上に設けられた入力端子13inと、信号配線10の引出し配線部14inとを電気的に接続している。
また、図示を省略しているが、層間絶縁膜10sは、信号配線10を構成する連結部12,引出し配線部14outについても、被覆するように埋め込み酸化膜2の表面に形成されており、この層間絶縁膜10sを貫通してコンタクトGCoutが設けられている。そして、このコンタクトGCoutは、層間絶縁膜10s上に設けられた出力端子13outと、信号配線10の引出し配線部14outとを電気的に接続している。
第1半導体部100について説明する。
第1半導体部100は、半導体材料によって形成されている。たとえば、第1半導体部100は、シリコン半導体を用いて形成されている。
この第1半導体部100は、上記したように、第1半導体フィンF1を有する。この第1半導体フィンF1は、図1に示すように、複数が形成されている。本実施形態においては、図1に示すように、たとえば、4本の第1半導体フィンF1が設けられており、基板1のxy面において、y方向に間隔を隔てて並ぶように設けられている。
本実施形態においては、第1半導体フィンF1は、複数の第2半導体フィンF2がy方向に並んで形成された間の間隔に設けられている。
そして、この複数の第1半導体フィンF1は、互いに電気的に接続されている。ここでは、図1に示すように、この複数の第1半導体フィンF1のそれぞれにおいて、x方向における一端部に、連結領域F1kが設けられており、この連結領域F1kが、複数の第1半導体フィンF1を電気的に接続するように、y方向に延在している。
そして、この複数の第1半導体フィンF1のそれぞれは、図1に示すように、信号配線10の延在部11に交差している。
ここでは、第1半導体フィンF1は、図2および図3に示すように、信号配線10の延在部11と交差する部分において、その延在部11の表面に対面するように形成されている。具体的には、図3に示すように、第1半導体フィンF1は、基板1のxy面において、凸状に突出するように形成されており、その基板1から突出した部分の面が、誘電体膜Gzを介して、信号配線10の延在部11によって被覆されている。
そして、第1半導体部100においては、図1に示すように、連結領域F1kにコンタクトF1cが設けられている。ここでは、図1に示すように、複数のコンタクトF1cが、y方向に並ぶように、連結領域F1kに設けられている。
本実施形態においては、図2に示すように、第1半導体部100を構成する第1半導体フィンF1および連結領域F1kを被覆するように、層間絶縁膜10sが形成されており、この層間絶縁膜10sを貫通するように、コンタクトF1cが設けられている。そして、このコンタクトF1cは、層間絶縁膜10s上に設けられた配線100hと、第1半導体部100の連結領域F1kとを電気的に接続している。この配線100hについては、図1では図示をしていないが、この配線100hは、図1に示すように、y方向に並ぶ複数のコンタクトF1cのそれぞれに接続するように、y方向に延在して形成されている。
第2半導体部200について説明する。
第2半導体部200は、半導体材料によって形成されている。たとえば、第2半導体部200は、第1半導体部100と同様に、シリコン半導体を用いて形成されている。
この第2半導体部200は、上記したように、第2半導体フィンF2を有する。この第2半導体フィンF2は、図1に示すように、複数が形成されている。本実施形態においては、図2に示すように、たとえば、4本の第2半導体フィンF2が設けられており、基板1のxy面において、y方向に間隔を隔てて並ぶように設けられている。
本実施形態においては、第2半導体フィンF2は、複数の第1半導体フィンF1がy方向に並んで形成された間の間隔に設けられている。
そして、この複数の第2半導体フィンF2は、互いに電気的に接続されている。ここでは、図1に示すように、この複数の第2半導体フィンF2のそれぞれにおいて、x方向における他端部に、連結領域F2kが設けられており、この連結領域F2kが、複数の第2半導体フィンF2を電気的に接続するように、y方向に延在している。
そして、図1に示すように、この複数の第2半導体フィンF2のそれぞれは、第1半導体フィンF1と同様に、信号配線10の延在部11に交差している。
図示を省略しているが、第2半導体フィンF2は、第1半導体フィンF1の場合と同様に、信号配線10の延在部11と交差する部分において、その延在部11の表面に対面するように形成されている。具体的には、図3において第1半導体フィンF1について示した場合と同様に、第2半導体フィンF2は、基板1のxy面において、凸状に突出するように形成されており、その基板1から突出した部分の面が、誘電体膜Gzを介して、信号配線10の延在部11によって被覆されている。
そして、第2半導体部200においては、図1に示すように、連結領域F2kにコンタクトF2cが設けられている。ここでは、図1に示すように、複数のコンタクトF2cが、y方向に並ぶように、連結領域F2kに設けられている。
また、図示を省略しているが、第1半導体部100の場合と同様に、第2半導体部200を構成する第2半導体フィンF2および連結領域F2kを被覆するように、層間絶縁膜10sが形成されている。そして、この層間絶縁膜10sを貫通するように、コンタクトF2cが設けられている。そして、このコンタクトF2cは、層間絶縁膜10s上に設けられた配線(図示なし)と、第2半導体部200の連結領域F2kとを電気的に接続している。図示を省略しているが、この配線は、この第1半導体部100に接続された配線100hと同様に、y方向に並ぶ複数のコンタクトF2cのそれぞれに接続するように、y方向に延在して形成されている。
セレクタ回路300について説明する。
セレクタ回路300は、第1半導体部100の電位および第2半導体部200の電位を調整するように構成されている。
ここでは、信号配線10の一端に電気信号が入力された際に、第1半導体部100と信号配線10との間と、第2半導体部200と信号配線10との間との少なくとも一方にて電位差を生じさせ、第1半導体部100の電位と第2半導体部200との電位を調整する。これにより、セレクタ回路300は、第1半導体部100と信号配線10との間と、第2半導体部200と信号配線10との間との少なくとも一方に静電容量素子を形成する。つまり、第1半導体部100と第2半導体部200とのそれぞれを、下部電極として用いると共に、信号配線10を、上部電極として用いることで、静電容量素子を形成する。このようにすることによって、信号配線10の一端から入力された電気信号による電荷を蓄積させて、その信号配線10の他端から出力させ、信号配線10の一端から入力された電気信号を遅延させる。
本実施形態においては、セレクタ回路300は、図1に示すように、4つのスイッチング素子SW1,SW2,SW3,SW4の各ゲートに、電気的に接続されている。たとえば、各スイッチング素子SW1,SW2,SW3,SW4として、MOSトランジスタが基板1に形成されており、そのMOSトランジスタのゲート電極のそれぞれに、セレクタ回路300が接続されている。そして、セレクタ回路300は、制御部(図示無し)からコントロール端子CTL1,CTL2,CTL3,CTL4に入力される選択信号によって、各スイッチング素子SW1,SW2,SW3,SW4のオン/オフ動作を制御するように構成されている。つまり、本実施形態では、セレクタ回路とトランスファゲートを組み合わせて、バイアスを選択的に印加するように構成されている。ここでは、セレクタ回路300は、各スイッチング素子SW1,SW2,SW3,SW4のオン/オフ動作を制御し、各オン/オフ動作を組み合わせた動作を実施することによって、複数通りの信号遅延を実現可能となっている。
図4は、本発明に係る第1実施形態において、信号遅延を実施する際のタイミングチャートを示す図である。図4においては、横軸が時間tであって、縦軸が電圧Vである。そして、この図4において、(a)は、信号配線10の一端に入力される電気信号を示している。また、(b)は、信号配線10の他端において出力される電気信号を示している。そして、(c)は、信号配線10の他端において出力される電気信号を波形成形した後の電気信号を示している。
図4(a)に示すように、信号配線10の一端においてパルス信号として入力された電気信号は、信号配線10の一端と他端との間において、上記のようにして形成される静電容量素子によって、充電がされた後に、放電される。このため、信号配線10の一端において矩形形状のパルス信号として入力された電気信号は、図4(b)に示すように、その信号波形が変形される。
ここでは、図4(b)に示すように、静電容量素子によって電荷が蓄積された後に、その蓄積された電荷が放電されるため、前段部分において、電位が徐々に上昇した信号波形となる。そして、その後、後段部分にて電位が徐々に下降していく信号波形になって、電気信号が、信号配線10の他端から出力される。そして、図4(c)に示すように、その信号配線10の他端から出力された電気信号を、バッファ素子(図示なし)が閾値に基づいて、矩形形状に波形整形する。これにより、所定の信号遅延量STで信号遅延が実施されたパルス信号として、電気信号が生成される。
図5は、本発明に係る第1実施形態において、信号遅延を実施する際に、各スイッチング素子SW1,SW2,SW3,SW4について動作させる様子を示す図である。図5において、「ON」は、各スイッチング素子をオン状態にすることを示し、「OFF」は、各スイッチング素子をオフ状態にすることを示している。また、「○」は、スイッチング素子を動作させた際に、そのスイッチング素子に接続している半導体部と信号配線との間が、静電容量素子として機能することを示している。一方で、「×」は、静電容量素子として機能しないことを示している。
本実施形態において、上記の信号遅延量STを得る際には、たとえば、図5(a1)に示すように、第1スイッチング素子SW1をオン状態にすると共に、第2スイッチング素子SW2をオフ状態にする。そして、これと同時に、第3スイッチング素子SW3をオン状態にすると共に、第4スイッチング素子SW4をオフ状態にする。このようにすることによって、第1半導体部100に固定電位(たとえば、VddまたはGND)を与えて、第1半導体部100と信号配線10との間にて電位差を生じさせ、第1半導体部100と信号配線10とが交差する部分を、静電容量素子として機能させる(図1参照)。そして、これと共に、第2半導体部200に固定電位(たとえば、VddまたはGND)を与えて、信号配線10との間において電位差を生じさせることで、第2半導体部200と信号配線10とが交差する部分を、静電容量素子として機能させる(図1参照)。すなわち、図1に示すように、第1半導体部100および第2半導体部200のそれぞれと、信号配線10とが交差する部分に電位差を生じさせる。そして、これにより、x方向とy方向との各方向にてマトリクス状に並ぶ、第1半導体部100および第2半導体部200と、信号配線10との交点に、ゲート遅延を得るためのMOS容量を多数形成する。このため、図5(a1)に示すように、第1半導体部100と信号配線10との間と、第2半導体部200と信号配線10との間との両者が静電容量素子として機能するので、信号配線10の一端から入力された電気信号を遅延させることができる。
また、本実施形態において、上記よりも小さい信号遅延量STを得る際には、図5(b1)に示すように、上記と異なり、第3スイッチング素子SW3をオフ状態にすると共に、第4スイッチング素子SW4をオン状態にする。すなわち、第1スイッチング素子SW1をオン状態にし、第2スイッチング素子SW2をオフ状態にすると同時に、第3スイッチング素子SW3をオフ状態にし、第4スイッチング素子SW4をオン状態にする。このようにすることで、上記と同様に、第1半導体部100に固定電位(たとえば、VddまたはGND)を与えて、第1半導体部100と信号配線10とが交差する部分を、静電容量素子として機能させる(図1参照)。一方で、第2半導体部200と信号配線10とは互いに信号電圧が印加されて同電位であり、電位差が生じないため、第2半導体部200と信号配線10とが交差する部分については、静電容量素子として機能させない(図1参照)。このように、第1半導体部100と信号配線10との間のみを静電容量素子として機能させ、第2半導体部200と信号配線10との間においては、静電容量素子として機能させない状態にする。このため、信号配線10の一端から入力された電気信号を、上記よりも小さい信号遅延量STになるように、遅延させることができる。
一方で、本実施形態において、信号遅延量STを得ない場合においては、図5(c1)に示すように、第1スイッチング素子SW1をオフ状態にすると共に、第2スイッチング素子SW2をオン状態にする。そして、これと共に、第3スイッチング素子SW3をオフ状態にすると共に、第4スイッチング素子SW4をオン状態にする。これによって、第1半導体部100と信号配線10との間において電位差を生じさせず、第1半導体部100と信号配線10とが交差する部分が、静電容量素子として機能しない(図1参照)。同様に、第2半導体部200と信号配線10とが交差する部分が、静電容量素子として機能しない(図1参照)。つまり、図5(c1)に示すように、第1半導体部100と信号配線10との間と、第2半導体部200と信号配線10との間との両者を静電容量素子として機能させない。このため、信号配線10の一端から入力された電気信号を遅延させずに出力させることができる。
なお、図5(b1’)に示すように、各スイッチング素子SW1,SW2,SW3,SW4を動作させることによって、図5(b1)に示した場合と同じ信号遅延を実現することができる。具体的には、図5(b1’)に示すように、第1スイッチング素子SW1をオフ状態にし、第2スイッチング素子SW2をオン状態にすると同時に、第3スイッチング素子SW3をオン状態にし、第4スイッチング素子SW4をオフ状態にする。これにより、第1半導体部100と信号配線10とのそれぞれは、信号電圧が印加されて同電位であり、電位差が生じないため、第1半導体部100と信号配線10とが交差する部分については、静電容量素子として機能しない(図1参照)。一方で、第2半導体部200においては、固定電位(たとえば、VddまたはGND)が与えられるので、第2半導体部200と信号配線10とが交差する部分が、静電容量素子として機能する(図1参照)。このように、第2半導体部200と信号配線20との間のみを、静電容量素子として機能させ、第1半導体部100と信号配線10との間においては、静電容量素子として機能させない状態にする。このため、図5(b1)に示した場合と同様な静電容量が生ずるので、同様に、信号配線10の一端から入力された電気信号を遅延させることができる。よって、上記した図5(b1)に示した場合に代わって、図5(b1’)に示すように、各スイッチング素子SW1,SW2,SW3,SW4を動作させてもよい。
このように、本実施形態においては、各スイッチング素子SW1,SW2,SW3,SW4のオン/オフ動作を制御し、各オン/オフ動作を組み合わせた動作を実施することによって、合計で3通りの信号遅延を実現可能となっている。
その他、第1半導体部100と第2半導体部200とのそれぞれの電位をセレクタ回路300が、コントロール端子CTL1,CTL2,CTL3,CTL4に入力される選択信号に基づいて調整することで、種々の信号遅延を実現することができる。
以下より、本実施形態において、上記の半導体装置を製造する製造方法の要部について説明する。
図6と図7と図8は、本発明の第1実施形態に係る半導体装置の製造方法において、各工程にて製造される要部の断面を示す断面図である。この図6と図7と図8とのそれぞれは、前述の図3と同様に、図1のC−D−E部分において紙面に垂直な面について示す断面図である。
この図6と図7と図8とにおいては、(a),(b),(c),(d),(e),(f)の順にて、順次、各工程にて製造される装置の要部の断面を示しており、この各工程を順次実施することによって、上記の半導体装置を製造する。ここでは、第1半導体部100を形成する部分を代表として示すが、第2半導体部200についても、第1半導体部100と同様に製造する。
まず、図6(a)に示すように、基板1の表面に、埋め込み酸化膜2と半導体層3とを設ける。
ここでは、たとえば、シリコン半導体である基板1の表面から深い位置に酸素イオンを注入後、熱処理を実施する。これにより、基板1にシリコン酸化膜からなる埋め込み酸化膜2を形成すると共に、その埋め込み酸化膜2の表面に、シリコン半導体からなる半導体層3を設ける。このようにすることで、本実施形態においては、SIMOX(Separation by implantation of Oxygen)構造を形成する。
つぎに、図6(b)に示すように、第1半導体フィンF1を形成する。
ここでは、図6(b)においては図示していないが、第1半導体フィンF1の他、第1半導体フィンF1と共に第1半導体部100を構成する連結領域F1kと、第2半導体部200を構成する第2半導体フィンF2および連結領域F2kを形成する。
本実施形態においては、図1に示した第1半導体部100と第2半導体部200との平面形状に対応するように、半導体層3をパターン加工することによって、第1半導体部100と第2半導体部200とを、同一工程で同時に形成する。
具体的には、まず、半導体層3上に、膜厚が5〜10nm程度の薄いシリコン酸化膜(図示なし)を、たとえば、熱酸化法によって、形成する。つぎに、プラズマCVD(Chemical Vapor Deposition)法によって、シリコン窒化膜(図示なし)を、その表面に成膜する。その後、フォトリソグラフィ法によって、図1に示した第1半導体部100と第2半導体部200との平面形状に対応するように、上記のシリコン窒化膜をパターニングして、ハードマスク(図示なし)を形成する。
たとえば、上記のシリコン窒化膜においてパターン加工を施す面に、感光性材料からなるフォトレジスト膜を成膜する。そして、設計パターンに対応するようにマスクパターンが形成されたフォトマスクを照明し、その照明によって生ずるマスクパターン像を、そのフォトレジスト膜に露光して転写する。その後、そのマスクパターン像が転写されたフォトレジスト膜を現像して、レジストマスクを形成する。そして、このレジストマスクを用いて、エッチング処理を実施することによって、シリコン窒化膜をパターン加工し、ハードマスクを形成する。なお、シリコン窒化膜のハードマスクと半導体層3との間に、薄いシリコン酸化膜を設けているため、シリコン窒化膜のハードマスクによって半導体層3に与えられる応力を緩和することができる。
そして、上記のハードマスクを用いて、たとえば、RIE(Reactive Ion Etching)法によって、埋め込み酸化膜2の表面が露出するまで、半導体層3についてエッチング処理を実施し、半導体層3をパターン加工する。その後、ハードマスクとして形成したシリコン窒化膜と、シリコン酸化膜とを除去する。
このようにすることで、図1に示した第1半導体部100と第2半導体部200との平面形状に、半導体層3を加工する。つまり、第1半導体部100と第2半導体部200とを、串歯状に形成し、その串歯が第1半導体部100と第2半導体部200とにおいて交互になるように設けている。
そして、上記のように形成された第1半導体部100と第2半導体部200とに対して、イオン注入を実行する。ここでは、図1に示したように、第1半導体部100の第1半導体フィンF1と、第2半導体部200の第2半導体フィンF2とにおいて、信号配線10の延在部11に交差する部分についても、高濃度にイオンを注入する。
たとえば、リンを、1015atoms/cm2程度の濃度になるように、イオン注入を実施する。
たとえば、リンを、1015atoms/cm2程度の濃度になるように、イオン注入を実施する。
つぎに、図7(c)に示すように、誘電体膜Gzを形成する。
ここでは、たとえば、熱酸化処理を実施して、図7(c)に示すように、第1半導体フィンF1の表面に、厚さが2nm程度のシリコン酸化膜を設けることで、この誘電体膜Gzを形成する。
また、図7(c)においては図示していないが、第2半導体フィンF2の表面においても、第1半導体フィンF1と同様にしてシリコン酸化膜を設けることで、この誘電体膜Gzを形成する。
つぎに、図7(d)に示すように、信号配線10を形成する。
ここでは、まず、厚さが100〜500nm程度のポリシリコン膜(図示なし)を、たとえば、CVD法によって、埋め込み酸化膜2の表面に成膜する。その後、そのポリシリコン膜をパターン加工することで、信号配線10を形成する。たとえば、RIE法によって、そのポリシリコン膜についてエッチング処理を実施することで、信号配線10へパターン加工する。
具体的には、図1において示したように、基板1のxy面においてx方向に間隔を隔てて並ぶように延在部11を形成する。本実施形態においては、第1半導体部100の第1半導体フィンF1と、第2半導体部200の第2半導体フィンF2とのそれぞれに交差するように、複数の延在部11のそれぞれを形成する。
そして、この複数の延在部11が、その互いに隣り合う延在部11の間にて電気的に接続するように、連結部12を形成する。また、x方向に並ぶ延在部11にて一方の端部に位置する延在部11(左側から1本目)の下端部に電気的に接続するように、引出し配線部14inを形成する。そして、x方向に並ぶ延在部11にて他方の端部に位置する延在部11(左側から10本目)の下端部に、電気的に接続するように引出し配線部14outを形成する。
つぎに、図8(e)に示すように、層間絶縁膜10sを形成する。
ここでは、上記のように基板1の面に形成した各部を被覆するように、層間絶縁膜10sを形成する。たとえば、CVD法によって、シリコン酸化膜を堆積後、たとえば、CMP(Chemical Mechanical Polishing)法によって、そのシリコン酸化膜の表面を平坦化して、この層間絶縁膜10sを形成する。
つぎに、図8(f)に示すように、コンタクトGCinと入力端子13inとを形成する。
ここでは、まず、信号配線10の一端に設けた引出し配線部14inの表面が露出するように、コンタクトホール(図示なし)を層間絶縁膜10sに形成する。たとえば、RIE法によって層間絶縁膜10sについてエッチング処理を実施することで、このコンタクトホール(図示なし)を形成する。その後、そのコンタクトホールにアルミニウムなどの金属材料を埋め込み、パターン加工することで、信号配線10の一端に設けた引出し配線14部inにコンタクトGCinを電気的に接続させて形成する。
また、図8(f)においては図示していないが、この工程においては、図1に示すように、信号配線10の他端に設けた引出し配線部14outについても、上記と同様にして、コンタクトGCoutを接続させて形成する。
そして、図1に示すように、第1半導体部100の連結領域F1kと、第2半導体部200の連結領域F2kのそれぞれについても、上記と同様にして、コンタクトF1c,F2cを形成する。具体的には、図2に示すように、第1半導体部100の連結領域F1k表面が露出するように形成されたコンタクトホールに、金属材料を埋め込むことで、コンタクトF1cを形成する。そして、これと同様に、第2半導体部200の連結領域F2k表面が露出するように形成されたコンタクトホールに、金属材料を埋め込むことで、コンタクトF2cを形成する。
つぎに、図3に示すように、入力端子13inを形成する。
ここでは、層間絶縁膜10s上に、たとえば、アルミニウムなどの金属膜を成膜後、パターン加工することで、入力端子13inを形成する。
また、図3においては図示していないが、この工程においては、図1に示すように、出力端子13outについても、上記と同様にして、形成する。
そして、この工程においては、図2に示すように、第1半導体部100の連結領域F1kに設けられているコンタクトF1cに電気的に接続するように、配線100hについても、上記と同様に形成する。ここでは、図1に示すように、第1半導体部100において、y方向に並ぶように形成された複数のコンタクトF1cのそれぞれに接続するように、この配線100h(図1では図示なし)を、y方向に延在させて形成する。また、同様に、図1に示すように、第2半導体部200において、y方向に並ぶように形成された複数のコンタクトF2cのそれぞれに接続するように、この配線(図示なし)を、y方向に延在させて形成する。
以上のように、本実施形態の半導体装置は、第1半導体部100と信号配線10との間と、第2半導体部200と信号配線10との間との少なくとも一方を静電容量素子として機能させることによって、信号配線10の一端から入力された電気信号を遅延させる。このため、本実施形態は、第1半導体部100の電位と第2半導体部200の電位とを調整することで、電荷を蓄積させる量を容易に調整可能であり、複数通りの信号遅延を実現することができるので、信号遅延回路において信号遅延量を所望に調整できる。
また、本実施形態においては、第1半導体部100は、基板1の面にて突出して形成されている第1半導体フィンF1を有し、第2半導体部200は、基板1の面にて突出して形成されている第2半導体フィンF2を有する。ここでは、第1半導体フィンF1と第2半導体フィンF2とのそれぞれは、基板1の面にてx方向に延在するように形成されている。そして、信号配線10は、基板1の面にて突出して形成されており、第1半導体フィンF1および第2半導体フィンF2にて基板1から突出した面を、誘電体膜Gzを介して被覆している。ここでは、信号配線10は、基板1の面にてy方向に延在している延在部11を有し、その信号配線10の延在部11が、第1半導体フィンF1および第2半導体フィンF2にて基板1から突出した面を、誘電体膜Gzを介して被覆している。このため、本実施形態においては、Fin FETにおけるMOS容量によって信号遅延を実現させており、第1半導体部100と第2半導体部200とのそれぞれに対して、独立にバイアスを与えるので、静電容量を段階的に調整できる。よって、本実施形態においては、基板1の面において区画される小さな領域にて、大きな静電容量を得ることが可能であり、装置の小型化を容易に実現できる。
<第2実施形態>
本発明の第2実施形態について説明する。
本発明の第2実施形態について説明する。
図9は、本発明の第2実施形態に係る半導体装置の要部について、模式的に示す平面図である。
本実施形態の半導体装置は、図9に示すように、第2半導体部200の形状が、第1実施形態と異なる。この点、および、これに関連する点を除き、第1実施形態と同様である。このため、重複する個所については、記載を省略する。
第1半導体部100は、図9に示すように、第1実施形態と同様に、第1半導体フィンF1が、4本、設けられている。
第2半導体部200は、図9に示すように、第1実施形態と同様に、第2半導体フィンF2を有する。しかし、本実施形態においては、第2半導体部200は、図9に示すように、第2半導体フィンF2の本数が、第1半導体部100の第1半導体フィンF1の本数と異なっている。ここでは、第2半導体フィンF2が5本であり、基板1のxy面において、y方向に間隔を隔てて並ぶように設けられている。そして、この5本の第2半導体フィンF2は、x方向における他端部に、連結領域F2kが設けられており、この連結領域F2kが、この5本の第2半導体フィンF2を電気的に接続している。
図10は、本発明に係る第2実施形態において、信号遅延を実施する際に、各スイッチング素子SW1,SW2,SW3,SW4について動作させる様子を示す図である。図10において、「ON」は、各スイッチング素子をオン状態にすることを示し、「OFF」は、各スイッチング素子をオフ状態にすることを示している。また、「○」は、スイッチング素子を動作させた際に、そのスイッチング素子に接続している半導体部と信号配線との間が、静電容量素子として機能することを示している。一方で、「×」は、静電容量素子として機能しないことを示している。
本実施形態において、上記の信号遅延量STを得る際には、たとえば、図10(a2)に示すように、第1スイッチング素子SW1をオン状態にすると共に、第2スイッチング素子SW2をオフ状態にする。そして、これと同時に、第3スイッチング素子SW3をオン状態にすると共に、第4スイッチング素子SW4をオフ状態にする。このようにすることによって、第1半導体部100に固定電位(たとえば、VddまたはGND)を与えて、第1半導体部100と信号配線10との間にて電位差を生じさせ、第1半導体部100と信号配線10とが交差する部分を、静電容量素子として機能させる(図9参照)。そして、これと共に、第2半導体部200に固定電位(たとえば、VddまたはGND)を与えて、信号配線10との間において電位差を生じさせることで、第2半導体部200と信号配線10とが交差する部分を、静電容量素子として機能させる(図9参照)。すなわち、図9に示すように、第1半導体部100および第2半導体部200のそれぞれと、信号配線10とが交差する部分に電位差を生じさせる。そして、これにより、x方向とy方向との各方向にてマトリクス状に並ぶ、第1半導体部100および第2半導体部200と、信号配線10との交点に、ゲート遅延を得るためのMOS容量を多数形成する。このため、図10(a2)に示すように、第1半導体部100と信号配線10との間と、第2半導体部200と信号配線10との間との両者が静電容量素子として機能するので、信号配線10の一端から入力された電気信号を遅延させることができる。
また、本実施形態において、上記よりも小さい信号遅延量STを得る際には、図10(b2)に示すように、第3スイッチング素子SW3をオフ状態にすると共に、第4スイッチング素子SW4をオン状態にする。すなわち、第1スイッチング素子SW1をオン状態にし、第2スイッチング素子SW2をオフ状態にすると同時に、第3スイッチング素子SW3をオフ状態にし、第4スイッチング素子SW4をオン状態にする。このようにすることで、上記と同様に、第1半導体部100に固定電位(たとえば、VddまたはGND)を与えて、第1半導体部100と信号配線10とが交差する部分を、静電容量素子として機能させる(図9参照)。一方で、第2半導体部200と信号配線10とは互いに信号電圧が印加されて同電位であり、電位差が生じないため、第2半導体部200と信号配線10とが交差する部分については、静電容量素子として機能しない(図9参照)。このように、第1半導体部100と信号配線10との間のみを静電容量素子として機能させ、第2半導体部200と信号配線10との間においては、静電容量素子として機能させない状態にする。このため、信号配線10の一端から入力された電気信号を、上記よりも小さい信号遅延量STになるように、遅延させることができる。
また、図10(b2)に示した場合よりも大きい信号遅延量STを得る際には、図10(c2)に示すように、第1スイッチング素子SW1をオフ状態にし、第2スイッチング素子SW2をオン状態にする。そして、これと同時に、第3スイッチング素子SW3をオン状態にし、第4スイッチング素子SW4をオフ状態にする。このようにすることで、第1半導体部100と信号配線10とは互いに信号電圧が印加されて同電位であり、電位差が生じないため、第1半導体部100と信号配線10とが交差する部分については、静電容量素子として機能しない(図9参照)。一方で、第2半導体部200においては、固定電位(たとえば、VddまたはGND)が与えられるので、第2半導体部200と信号配線10とが交差する部分が、静電容量素子として機能する(図9参照)。このように、第2半導体部200と信号配線10との間のみを静電容量素子として機能させ、第1半導体部100と信号配線10との間においては、静電容量素子として機能させない状態にする。このため、信号配線10の一端から入力された電気信号を遅延させることができる。
上記したように、第2半導体部200においては、第2半導体フィンF2の本数が、第1半導体部100の第1半導体フィンF1の本数よりも多く、設けられている。このため、第2半導体部200と信号配線10との間においては、第1半導体部100と信号配線10との間よりも、多くが静電容量素子として機能する。したがって、図10(c2)に示すように、各スイッチング素子SW1,SW2,SW3,SW4を動作させた場合には、図10(b2)に示した場合よりも大きな静電容量が生ずるので、より大きな信号遅延量STを得ることができる。
一方で、本実施形態において、信号遅延量STを得ない場合においては、図10(d2)に示すように、第1スイッチング素子SW1をオフ状態にすると共に、第2スイッチング素子SW2をオン状態にする。そして、これと共に、第3スイッチング素子SW3をオフ状態にすると共に、第4スイッチング素子SW4をオン状態にする。これによって、図10(d2)に示すように、第1半導体部100と信号配線10との間において電位差を生じさせず、第1半導体部100と信号配線10とが交差する部分が、静電容量素子として機能しない(図9参照)。同様に、第2半導体部200と信号配線10とが交差する部分が、静電容量素子として機能しない(図9参照)。つまり、第1半導体部100と信号配線10との間と、第2半導体部200と信号配線10との間との両者を静電容量素子として機能させない。このため、信号配線10の一端から入力された電気信号を遅延させずに出力させることができる。
このように、本実施形態においては、各スイッチング素子SW1,SW2,SW3,SW4のオン/オフ動作を制御し、各オン/オフ動作を組み合わせた動作を実施することによって、合計で4通りの信号遅延を実現可能となっている。
以上のように、本実施形態の半導体装置は、第1実施形態と同様に、第1半導体部100と信号配線10との間と、第2半導体部200と信号配線10との間との少なくとも一方を静電容量素子として機能させて、複数通りの信号遅延が実施できる。ここでは、第1半導体フィンF1と第2半導体フィンF2との本数が互いに異なるように、第1半導体部100と第2半導体部200とを設けている。このため、本実施形態においては、第1実施形態よりも、より多くの種類の信号遅延を実施することができる。
<第3実施形態>
本発明の第3実施形態について説明する。
本発明の第3実施形態について説明する。
図11は、本発明の第3実施形態に係る半導体装置の要部について、模式的に示す平面図である。
本実施形態の半導体装置は、図11に示すように、第1半導体部100と、第2半導体部200とのそれぞれの形状が、第1実施形態と異なる。また、第3半導体部301と、第4半導体部401とがさらに形成されている。この点、および、これに関連する点を除き、第1実施形態と同様である。このため、重複する個所については、記載を省略する。
第1半導体部100は、図11に示すように、第1実施形態と同様に、第1半導体フィンF1を有する。本実施形態においては、この第1半導体フィンF1は、2本であり、基板1のxy面において、y方向に間隔を隔てて並ぶように設けられている。そして、この2本の第1半導体フィンF1は、x方向における一端部に、連結領域F1kが設けられており、この連結領域F1kが、この2本の第1半導体フィンF1を電気的に接続している。
そして、この複数の第1半導体フィンF1のそれぞれは、第1実施形態と同様に、図11に示すように、信号配線10の延在部11に交差している。
ここでは、第1半導体フィンF1は、第1実施形態の場合と同様に、図2と図3とにおいて示したように、信号配線10の延在部11と交差する部分において、その延在部11の表面に対面している。つまり、図3に示したように、第1半導体フィンF1は、基板1のxy面において、凸状に突出するように形成されており、その基板1から突出した部分の面が、誘電体膜Gzを介して、信号配線10の延在部11によって被覆されている。
そして、第1半導体部100においては、図11に示すように、第1実施形態と同様に、連結領域F1kにコンタクトF1cが設けられている。
第2半導体部200は、図11に示すように、第1実施形態と同様に、第2半導体フィンF2を有する。本実施形態においては、この第2半導体フィンF2は、2本であり、基板1のxy面において、y方向に間隔を隔てて並ぶように設けられている。そして、この2本の第2半導体フィンF2は、x方向における他端部に、連結領域F2kが設けられており、この連結領域F2kが、この2本の第2半導体フィンF2を電気的に接続している。
そして、この複数の第2半導体フィンF2のそれぞれは、第1実施形態と同様に、図11に示すように、信号配線10の延在部11に交差している。つまり、図示を省略しているが、第2半導体フィンF2は、第1半導体フィンF1の場合と同様に、信号配線10の延在部11と交差する部分において、その延在部11の表面に対面するように形成されている。具体的には、図3において第1半導体フィンF1について示した場合と同様に、第2半導体フィンF2は、基板1のxy面において、凸状に突出するように形成されており、その基板1から突出した部分の面が、誘電体膜Gzを介して、信号配線10の延在部11によって被覆されている。
そして、第2半導体部200においては、図11に示すように、第1実施形態と同様に、連結領域F2kにコンタクトF2cが設けられている。
上記の第1半導体部100と第2半導体部200においては、2本の第1半導体フィンF1と、2本の第2半導体フィンF2とが、y方向において、交互になるように配置されている。
第3半導体部301は、図11に示すように、y方向において間隔を隔てて第1半導体部100に並んでおり、第1半導体部100と同様に、形成されている。
具体的には、第3半導体部301は、第3半導体フィンF3を有し、第1半導体フィンF1と同様に、2本の第3半導体フィンF3が、基板1のxy面において、y方向に間隔を隔てて並ぶように設けられている。そして、この2本の第3半導体フィンF3は、x方向における一端部に、連結領域F3kが設けられており、この連結領域F3kが、この2本の第3半導体フィンF3を電気的に接続している。
この複数の第3半導体フィンF3のそれぞれは、第1半導体フィンF1と同様に、図11に示すように、信号配線10の延在部11に交差している。
ここでは、第3半導体フィンF3は、第1半導体フィンF1の場合について図2と図3とにおいて示したように、第1半導体フィンF1と同様に、信号配線10の延在部11と交差する部分において、その延在部11の表面に対面している。つまり、第1半導体フィンF1の場合について図3にて示したように、第3半導体フィンF3は、基板1のxy面において、凸状に突出するように形成されており、その基板1から突出した部分の面が、誘電体膜Gzを介して、信号配線10の延在部11によって被覆されている。
そして、第3半導体部301においては、図11に示すように、第1半導体部100と同様に、連結領域F3kにコンタクトF3cが設けられている。
第4半導体部401は、図11に示すように、y方向において間隔を隔てて第2半導体部200に並んでおり、第2半導体部200と同様に、形成されている。
具体的には、第4半導体部401は、第4半導体フィンF4を有し、第2半導体フィンF2と同様に、2本の第4半導体フィンF4が、基板1のxy面において、y方向に間隔を隔てて並ぶように設けられている。そして、この2本の第4半導体フィンF4は、x方向における一端部に、連結領域F4kが設けられており、この連結領域F4kが、この2本の第4半導体フィンF4を電気的に接続している。
この複数の第4半導体フィンF4のそれぞれは、第2半導体フィンF2と同様に、図11に示すように、信号配線10の延在部11に交差している。
ここでは、第4半導体フィンF4は、第1半導体フィンF1の場合について図2と図3とにおいて示したように、信号配線10の延在部11と交差する部分において、その延在部11の表面に対面している。つまり、第1半導体フィンF1の場合について図3にて示したように、第4半導体フィンF4は、基板1のxy面において、凸状に突出するように形成されており、その基板1から突出した部分の面が、誘電体膜Gzを介して、信号配線10の延在部11によって被覆されている。
そして、第4半導体部401においては、図11に示すように、第1半導体部100と同様に、連結領域F3kにコンタクトF3cが設けられている。
上記の第3半導体部301と第4半導体部401においては、2本の第3半導体フィンF3と、2本の第4半導体フィンF4とが、y方向において、交互になるように配置されている。
そして、本実施形態において、セレクタ回路300は、第1半導体部100の電位,第2半導体部200の電位の他、第3半導体部301の電位,第4半導体部401の電位についても、調整するように構成されている。つまり、信号配線10の一端に電気信号が入力された際に、第3半導体部301と信号配線10との間と、第4半導体部401と信号配線10との間とにおいて電位差を生じさせるように、第3半導体部301の電位と第4半導体部401の電位とを、さらに調整する。
これにより、セレクタ回路300は、第3半導体部301と信号配線10との間と、第4半導体部401と信号配線10との間とにおいても、静電容量素子に形成する。すなわち、第3半導体部301と第4半導体部401とを下部電極として用いると共に、信号配線10を上部電極として用いることで、静電容量素子に形成する。そして、この静電容量素子によって、信号配線10の一端から入力された電気信号による電荷を蓄積させて、その信号配線10の他端から出力させる。このため、本実施形態は、第1実施形態の場合よりも多い種類の信号遅延を実現可能としている。
具体的には、第1実施形態にて図1に示したように、信号配線10,第1半導体部100,第2半導体部200のそれぞれへの電圧印加をスイッチング制御するスイッチング素子を設ける。そして、この他に、本実施形態では、第3半導体部301,第4半導体部401のそれぞれへの電圧印加をスイッチング制御するスイッチング素子(図示無し)を設けている。ここでは、第1半導体部100,第2半導体部200の場合と同様に、第3半導体部301,第4半導体部401のそれぞれに対して、2つのスイッチング素子を設けている。つまり、固定電位の電圧の印加をスイッチングするスイッチング素子と、信号電位の電圧を印加するスイッチング素子とを、第3半導体部301,第4半導体部401のそれぞれに設ける。
そして、第1実施形態と同様に、セレクタ回路300は、複数のコントロール端子に入力される選択信号によって、各スイッチング素子のオン/オフ動作を制御し、複数通りの信号遅延を実施する。
以上のように、本実施形態においては、第3半導体部301と第4半導体部401とを、さらに設けている。このため、第3半導体部301と信号配線10との間と、第4半導体部401と信号配線10との間とを、静電容量素子として機能させることができる。したがって、本実施形態は、第1実施形態よりも多いステップで、信号遅延を実現することができる。
<第4実施形態>
本発明の第4実施形態について説明する。
本発明の第4実施形態について説明する。
図12は、本発明の第4実施形態に係る半導体装置の要部について模式的に示す平面図である。
本実施形態の半導体装置は、図12に示すように、信号配線10の形状が、第1実施形態と異なる。また、第1配線部601と、第2配線部702とがさらに形成されている。この点、および、これに関連する点を除き、第1実施形態と同様である。このため、重複する個所については、記載を省略する。
信号配線10は、図12に示すように、第1実施形態と同様に、延在部11を有しており、この延在部11が、複数、形成されている。本実施形態においては、図12に示すように、たとえば、6本の延在部11が設けられており、基板1のxy面において、x方向に間隔を隔てて並ぶように設けられている。
この複数の延在部11は、第1実施形態と同様に、互いに電気的に接続されている。ここでは、図12に示すように、連結部12が、その互いに隣り合う延在部11を電気的に接続している。具体的には、連結部12は、この6本の延在部11のそれぞれにおいて、x方向にて互いに隣り合う延在部11の間であって、y方向における両端部にて、交互に設けられており、その互いに隣り合う延在部11を電気的に接続している。
そして、この複数の延在部11のそれぞれは、図12に示すように、第1半導体部100の第1半導体フィンF1と、第2半導体部200の第2半導体フィンF2とのそれぞれに交差するように設けられている。
ここでは、信号配線10の延在部11は、第1実施形態について図2および図3にて示したように、第1半導体フィンF1と交差する部分において、第1半導体フィンF1の表面に対面するように形成されている。具体的には、第1実施形態について図3に示したように、延在部11は、基板1のxy面において、凸状に突出しており、第1半導体部100の第1半導体フィンF1において基板1から突出した部分の面を、誘電体膜Gzを介して被覆するように形成されている。
また、第1実施形態の場合と同様に、信号配線10の延在部11は、第2半導体フィンF2についても、第2半導体フィンF2の表面に対面するように形成されている。
そして、信号配線10においては、図12に示すように、両端にコンタクトGCin,GCoutが設けられており、一端から電気信号が入力され、他端から、その電気信号が出力されるように構成されている。
具体的には、図12に示すように、x方向に並ぶ延在部11にて一方の端部に位置する延在部11(左側から1本目)の下端部に、引出し配線部14inが電気的に接続しており、信号配線10は、この引出し配線部14inにコンタクトGCinが設けられている。そして、図12に示すように、信号配線10は、x方向に並ぶ延在部11にて他方の端部に位置する延在部11(左側から6本目)の下端部に、引出し配線部14outが電気的に接続しており、この引出し配線部14outにコンタクトGCoutが設けられている。
本実施形態においても、第1実施形態にて図2および図3に示したように、層間絶縁膜10sが信号配線10を被覆して形成されており、コンタクトGCinは、この層間絶縁膜10sを貫通して設けられている。そして、これと同様に、コンタクトGCoutが設けられている。
第1配線部601は、図12に示すように、延在部611を有しており、この延在部611が、複数、形成されている。本実施形態においては、図12に示すように、たとえば、3本の延在部611が設けられており、基板1のxy面において、x方向に間隔を隔てて並ぶように設けられている。
そして、この第1配線部601の延在部611は、図12に示すように、信号配線10にて複数の延在部11がx方向において並んで形成された間の間隔に設けられている。
具体的には、図12に示すように、第1配線部601においてx方向にて左側から2本目に並ぶ延在部611が、信号配線10においてx方向にて左側から2本目と3本目とに並ぶ延在部11の間に設けられている。そして、第1配線部601においてx方向にて左側から3本目に並ぶ延在部611が、信号配線10においてx方向にて左側から4本目と5本目とに並ぶ延在部11の間に設けられている。
この第1配線部601の複数の延在部611は、互いに電気的に接続されている。ここでは、図12に示すように、連結部612が、その互いに隣り合う延在部611を電気的に接続している。具体的には、連結部612は、3本の延在部611のそれぞれのy方向における上端部において、x方向に延在しており、その延在部611のそれぞれを電気的に接続している。
そして、この複数の延在部611のそれぞれは、図12に示すように、第1半導体部100の第1半導体フィンF1と、第2半導体部200の第2半導体フィンF2とのそれぞれに交差するように設けられている。
図13と図14は、本発明の第4実施形態に係る半導体装置の要部について、模式的に示す断面図である。ここで、図13は、図12のF−G部分において紙面に垂直な面について示す断面図である。また、図14は、図12のH−I部分において紙面に垂直な面について示す断面図である。
図13および図14に示すように、第1配線部601の延在部611は、第1半導体フィンF1と交差する部分において、第1半導体フィンF1の表面に対面するように形成されている。具体的には、図14に示すように、第1配線部601の延在部611は、基板1のxy面において、凸状に突出しており、第1半導体部100の第1半導体フィンF1において基板1から突出した部分の面を、誘電体膜Gzを介して被覆するように形成されている。つまり、延在部611は、第1半導体フィンF1においてx方向に沿って延在する面であって、基板1のxy面に垂直な両側面と、基板1のxy面に平行な上面とを、誘電体膜Gzを介して被覆するように形成されている。
また、この第1配線部601の延在部611は、上記の第1半導体フィンF1と同様に、第2半導体フィンF2の表面に対しても、誘電体膜Gzを介して対面するように形成されている。
そして、第1配線部601においては、図12に示すように、連結部612にコンタクトH1cが設けられている。ここでは、図12に示すように、複数のコンタクトH1cが、x方向に並ぶように、連結部612に設けられている。
本実施形態においては、図13と図14とに示したように、層間絶縁膜10sが形成されており、図示を省略しているが、第1配線部601の連結部612に対しても、層間絶縁膜10sが被覆している。このため、この層間絶縁膜10sを貫通するように、上記のコンタクトH1cが設けられている。そして、このコンタクトH1cは、層間絶縁膜10s上に設けられた配線(図示なし)と、第1配線部601の連結部612とを電気的に接続している。この層間絶縁膜10s上に設けられた配線については、図示をしていないが、図12に示すように、x方向に並ぶ複数のコンタクトH1cのそれぞれに接続するように、x方向に延在して形成されている。
上述した第1配線部601は、信号配線10と同様な工程を経て、形成される。すなわち、ポリシリコン膜(図示なし)を成膜後、そのポリシリコン膜をパターン加工することによって、第1配線部601が形成される。
第2配線部702は、図12に示すように、延在部711を有しており、この延在部711が、複数、形成されている。本実施形態においては、第1配線部601と同様に、図12に示すように、たとえば、3本の延在部711が設けられており、基板1のxy面において、x方向に間隔を隔てて並ぶように設けられている。
そして、この第2配線部702の延在部711は、図12に示すように、信号配線10にて複数の延在部11がx方向において並んで形成された間の間隔に設けられている。
具体的には、図12に示すように、第2配線部702においてx方向にて左側から1本目に並ぶ延在部711が、信号配線10においてx方向にて左側から1本目と2本目とに並ぶ延在部11の間に設けられている。そして、第2配線部702においてx方向にて左側から2本目に並ぶ延在部711が、信号配線10においてx方向にて左側から3本目と4本目とに並ぶ延在部11の間に設けられている。そして、第2配線部702においてx方向にて左側から3本目に並ぶ延在部711が、信号配線10においてx方向にて左側から5本目と6本目とに並ぶ延在部11の間に設けられている。
この第2配線部702の複数の延在部711は、互いに電気的に接続されている。ここでは、図12に示すように、第2配線部702においては、連結部712が、その互いに隣り合う延在部711を電気的に接続している。具体的には、連結部712は、3本の延在部711のそれぞれのy方向における下端部において、x方向に延在しており、その延在部711のそれぞれを電気的に接続している。
そして、この複数の延在部711のそれぞれは、図12に示すように、第1半導体部100の第1半導体フィンF1と、第2半導体部200の第2半導体フィンF2とのそれぞれに交差するように設けられている。
この第2配線部702の延在部711は、図13および図14において第1配線部601の延在部611について示した場合と同様に、第1半導体フィンF1と交差する部分において、第1半導体フィンF1の表面に対面するように形成されている。具体的には、図14において第1配線部601の延在部611について示した場合と同様に、第2配線部702の延在部711は、基板1のxy面において、凸状に突出している。そして、第2配線部702の延在部711は、第1半導体部100の第1半導体フィンF1において基板1から突出した部分の面を、誘電体膜Gzを介して被覆するように形成されている。
また、この第2配線部702の延在部711は、上記の第1半導体フィンF1と同様に、第2半導体フィンF2の表面に対しても、誘電体膜Gzを介して対面するように形成されている。
そして、第2配線部702においては、図12に示すように、連結部712にコンタクトH2cが設けられている。ここでは、図12に示すように、複数のコンタクトH2cが、x方向に並ぶように、連結部712に設けられている。
本実施形態においては、図13と図14とに示したように、層間絶縁膜10sが形成されており、図示を省略しているが、第2配線部702の連結部712に対しても、層間絶縁膜10sが被覆している。このため、この層間絶縁膜10sを貫通するように、上記のコンタクトH2cが設けられている。そして、このコンタクトH2cは、層間絶縁膜10s上に設けられた配線(図示なし)と、第2配線部702の連結部712とを電気的に接続している。この層間絶縁膜10s上に設けられた配線については、図示をしていないが、図12に示すように、x方向に並ぶ複数のコンタクトH2cのそれぞれに接続するように、x方向に延在して形成されている。
そして、本実施形態においては、セレクタ回路300は、第1半導体部100の電位,第2半導体部200の電位の他、第1配線部601の電位,第2配線部702の電位についても、調整するように構成されている。つまり、セレクタ回路300は、信号配線10の一端に電気信号が入力された際に、第1配線部601と第1半導体部100との間と、第1配線部601と第2半導体部200との間とにおいて電位差を生じさせるように、第1配線部601の電位を調整する。そして、さらに、セレクタ回路300は、第2配線部702と第1半導体部100との間と、第2配線部702と第2半導体部200との間とにおいて電位差を生じさせるように、第2配線部702の電位を調整する。
これにより、セレクタ回路300は、第1配線部601と第1半導体部100との間と、第1配線部601と第2半導体部200との間において、静電容量素子に形成する。さらに、第2配線部702と第1半導体部100との間と、第2配線部702と第2半導体部200との間において、静電容量素子に形成する。すなわち、第1配線部601と第2配線部702とを上部電極として用いると共に、第1半導体部100と第2半導体部200とを下部電極として用いることで、静電容量素子に形成する。そして、この静電容量素子によって、信号配線10の一端から入力された電気信号による電荷を蓄積させて、その信号配線10の他端から出力させる。このため、本実施形態は、第1実施形態の場合よりも多い種類の信号遅延を実現可能としている。
具体的には、第1実施形態について図1に示したようにスイッチング素子を設ける他に、本実施形態では、第1配線部601,第2配線部702のそれぞれへの電圧印加をスイッチング制御するスイッチング素子(図示無し)を設ける。ここでは、第1半導体部100,第2半導体部200の場合と同様に、第1配線部601,第2配線部702のそれぞれに対して、2つのスイッチング素子を設ける。つまり、固定電位の電圧の印加をスイッチングするスイッチング素子と、信号電位の電圧を印加するスイッチング素子とを、第1配線部601,第2配線部702のそれぞれに設ける。
そして、第1実施形態と同様に、セレクタ回路300は、複数のコントロール端子に入力される選択信号によって、各スイッチング素子のオン/オフ動作を制御し、複数通りの信号遅延を実現させる。
以上のように、本実施形態の半導体装置は、第1配線部601と第2配線部702とをさらに設けている。このため、第1配線部601と第1半導体部100との間と、第1配線部601と第2半導体部200との間とを、静電容量素子として機能させることができる。また、さらに、第2配線部702と第1半導体部100との間と、第2配線部702と第2半導体部200との間とを、静電容量素子として機能させることができる。したがって、本実施形態は、第1実施形態よりも多いステップで、信号遅延を実現することができる。
また、本実施形態においては、第1配線部601の延在部611と、第2配線部702の延在部711とを、信号配線10の複数の延在部11の間に挟まれるように設けている。このため、本実施形態においては、基板1の面において区画される小さな領域にて、大きな静電容量を得ることが可能であり、装置の小型化を容易に実現できる。
本発明の実施に際しては、上記の実施形態に限定されるものではなく、種々の変形形態を採用することができる。
たとえば、上記の実施形態においては、2つの半導体部100,200を設ける場合と、4つの半導体部100,200,301,401を設ける場合とについて示したが、これに限定されない。5以上の半導体部を設ける場合においても、適用可能である。
また、上記の実施形態においては、各半導体部100,200,301,401のそれぞれにて、複数の半導体フィンF1,F2,F3,F4を設ける場合について説明したが、これに限定されない。各半導体部100,200,301,401のそれぞれにて、1枚の半導体フィンF1,F2,F3,F4を設けるように構成しても良い。
また、上記の実施形態においては、第1半導体部100を構成する第1半導体フィンF1と、第2半導体部200を構成する第2半導体フィンF2とを、y方向において交互に配置する場合について示した。同様に、第3半導体部301を構成する第3半導体フィンF3と、第4半導体部401を構成する第4半導体フィンF4とを、y方向において交互に配置する場合について示した。しかしながら、これに限定されない。たとえば、第1半導体部100を構成する複数の第1半導体フィンF1を、y方向の下段に一群で並べるように形成し、第2半導体部200を構成する複数の第2半導体フィンF2を、そのy方向の上段に一群で並べるように形成してもよい。
また、上記の実施形態においては、2つの配線部601,702を設ける場合について示したが、これに限定されない。1つの配線部を設ける場合であっても適用可能であり、また、3以上の配線部を設ける場合においても、適用可能である。
また、各半導体部100,200,301,401の半導体フィンF1,F2,F3,F4の線幅等の製造条件については、適宜、変更可能である。そして、信号配線10および配線部601,702の延在部11,611,711の線幅等の製造条件については、適宜、変更可能である。
また、上記の実施形態において信号遅延部500の各部を形成する工程を実施する際には、他の半導体素子の各部についても、同時に形成しても良い。
また、上記の実施形態においては、半導体フィンF1,F2,F3,F4を、下部電極とし、信号配線10および各配線部601,702の各延在部11,611,711を、上部電極として用いることで、適宜、静電容量素子として機能させる場合について示したが、これに限定されない。たとえば、プレーナ構造になるように形成しても良い。つまり、基板の面にて区画される半導体領域を下部電極として用いて、上記のように、静電容量素子として機能させるように構成しても良い。
なお、上記の実施形態において、信号配線10は、本発明における信号配線,配線に相当する。また、上記の実施形態において、延在部11は、本発明における信号配線,配線の延在部に相当する。また、上記の実施形態において、第1半導体部100は、本発明の第1半導体部に相当する。また、上記の実施形態において、第2半導体部200は、本発明の第1半導体部に相当する。また、上記の実施形態において、セレクタ回路300は、本発明の電位調整部に相当する。また、上記の実施形態において、第3半導体部301は、本発明の第1半導体部または第2半導体部に相当する。また、上記の実施形態において、第4半導体部401は、本発明の第1半導体部または第2半導体部に相当する。また、上記の実施形態において、信号遅延部500は、本発明の信号遅延部に相当する。また、上記の実施形態において、第1配線部601は、本発明の配線部に相当する。また、上記の実施形態において、延在部611は、本発明における配線部の延在部に相当する。また、上記の実施形態において、第2配線部702は、本発明における配線部に相当する。また、上記の実施形態において、延在部711は、本発明における配線部の延在部に相当する。また、上記の実施形態において、第1半導体フィンF1は、本発明の第1半導体フィンに相当する。また、上記の実施形態において、第2半導体フィンF2は、本発明の第2半導体フィンに相当する。また、上記の実施形態において、第3半導体フィンF3は、本発明の第1半導体フィンまたは第2半導体フィンに相当する。また、上記の実施形態において、第4半導体フィンF4は、本発明の第1半導体フィンまたは第2半導体フィンに相当する。また、上記の実施形態において、誘電体膜Gzは、本発明の誘電体膜に相当する。
10:信号配線,11:延在部,100:第1半導体部,200:第2半導体部,300:セレクタ回路,301:第3半導体部,401:第4半導体部,500:信号遅延部,601:第1配線部,611:延在部,702:第2配線部,711:延在部,F1:第1半導体フィン,F2:第2半導体フィン,F3:第3半導体フィン,F4:第4半導体フィン,Gz:誘電体膜
Claims (11)
- 入力された電気信号を遅延させて出力する信号遅延部
を有し、
前記信号遅延部は、
前記電気信号が一端から入力され、他端にて出力される信号配線と、
前記信号配線の一端から他端の間に設けられており、誘電体膜を介して前記信号配線に対面している第1半導体部と、
前記信号配線の一端から他端の間にて前記第1半導体部から間隔を隔てて設けられており、誘電体膜を介して前記信号配線に対面している第2半導体部と、
前記第1半導体部の電位および前記第2半導体部の電位を調整する電位調整部と
を含み、
前記電位調整部が、前記第1半導体部の電位および前記第2半導体部の電位を調整し、前記第1半導体部と前記信号配線との間と、前記第2半導体部と前記信号配線との間との少なくとも一方に電位差を生じさせて、前記第1半導体部と前記信号配線との間と、前記第2半導体部と前記信号配線との間との少なくとも一方を静電容量素子として機能させることによって、前記信号配線の一端から入力された電気信号を遅延させる
半導体装置。 - 前記第1半導体部は、
基板の面にて当該基板の面から突出して形成されている第1半導体フィン
を有し、
前記第2半導体部は、
前記基板の面にて当該基板の面から突出して形成されている第2半導体フィン
を有し、
前記信号配線は、前記基板の面にて当該基板の面から突出しており、前記第1半導体フィンおよび前記第2半導体フィンにて前記基板から突出した面を、前記誘電体膜を介して被覆している、
請求項1に記載の半導体装置。 - 前記第1半導体フィンと前記第2半導体フィンとのそれぞれは、前記基板の面にて第1方向に延在しており、
前記信号配線は、
前記基板の面にて前記第1方向に直交する第2方向に延在している延在部
を有し、当該信号配線の延在部が、前記第1半導体フィンおよび前記第2半導体フィンにて前記基板から突出した面を、前記誘電体膜を介して被覆している、
請求項2に記載の半導体装置。 - 前記第1半導体部は、前記第1半導体フィンが複数形成されており、当該複数の第1半導体フィンが、前記第2方向にて間隔を隔てて並んでおり、互いに電気的に接続しており、
前記第2半導体部は、前記第2半導体フィンが複数形成されており、当該複数の第2半導体フィンが、前記第2方向にて間隔を隔てて並んでおり、互いに電気的に接続しており、
前記信号配線は、前記延在部が複数形成されており、当該複数の延在部が、前記第1方向にて間隔を隔てて並び、互いに電気的に接続している、
請求項3に記載の半導体装置。 - 前記第1半導体部は、前記複数の第2半導体フィンが前記第2方向に並んで形成された間の間隔に、前記第1半導体フィンが設けられており、
前記第2半導体部は、前記複数の第1半導体フィンが前記第2方向に並んで形成された間の間隔に、前記第2半導体フィンが設けられている、
請求項4に記載の半導体装置。 - 前記信号遅延部は、
誘電体膜を介して前記第1半導体部および前記第2半導体部に対面している配線部
を有し、
前記電位調整部は、前記配線部の電位を調整するように構成されており、
前記第1半導体部と前記配線部との間と、前記第2半導体部と前記配線部との間とのそれぞれにて電位差を生じさせるように、当該電位調整部が、前記配線部の電位と前記第1半導体部の電位と前記第2半導体部の電位とのそれぞれを調整し、前記第1半導体部と前記配線部との間と、前記第2半導体部と前記配線部との間とのそれぞれを静電容量素子として機能させることによって、前記信号配線の一端から入力された電気信号を遅延させる、
請求項5に記載の半導体装置。 - 前記配線部は、
前記基板の面にて前記第2方向に延在しており、前記基板の面から突出している延在部
を有し、当該配線部の延在部が、前記第1半導体フィンおよび前記第2半導体フィンにて前記基板から突出した面を、前記誘電体膜を介して被覆している、
請求項6に記載の半導体装置。 - 前記配線部は、前記延在部が複数形成されており、当該複数の延在部が、前記第1方向にて間隔を隔てて並んでおり、互いに電気的に接続している、
請求項7に記載の半導体装置。 - 前記配線部の延在部は、前記信号配線の複数の延在部が前記第1方向において並んで形成された間の間隔に設けられている、
請求項8に記載の半導体装置。 - 前記第1半導体部において前記第1半導体フィンが形成されている本数と、前記第2半導体部において前記第2半導体フィンが形成されている本数とが、互いに異なっている、
請求項2から請求項9に記載の半導体装置。 - 配線と、
誘電体膜を介して前記配線に対面している第1半導体部と、
前記第1半導体部から間隔を隔てて設けられており、誘電体膜を介して前記配線に対面している第2半導体部と、
前記第1半導体部の電位および前記第2半導体部の電位を調整する電位調整部と
を含み、
前記電位調整部が、前記第1半導体部の電位および前記第2半導体部の電位を調整し、前記第1半導体部と前記配線との間と、前記第2半導体部と前記配線との間との少なくとも一方に電位差を生じさせて、前記第1半導体部と前記配線との間と、前記第2半導体部と前記配線との間との少なくとも一方を静電容量素子として機能させる、
半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2008112944A JP2009266965A (ja) | 2008-04-23 | 2008-04-23 | 半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2008112944A JP2009266965A (ja) | 2008-04-23 | 2008-04-23 | 半導体装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2009266965A true JP2009266965A (ja) | 2009-11-12 |
Family
ID=41392455
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2008112944A Pending JP2009266965A (ja) | 2008-04-23 | 2008-04-23 | 半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2009266965A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2017055041A (ja) * | 2015-09-11 | 2017-03-16 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
JP2017510982A (ja) * | 2014-02-28 | 2017-04-13 | クアルコム,インコーポレイテッド | 方向性FinFETキャパシタ構造 |
-
2008
- 2008-04-23 JP JP2008112944A patent/JP2009266965A/ja active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2017510982A (ja) * | 2014-02-28 | 2017-04-13 | クアルコム,インコーポレイテッド | 方向性FinFETキャパシタ構造 |
JP2017055041A (ja) * | 2015-09-11 | 2017-03-16 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
TWI538164B (zh) | 具有鰭式場效電晶體(finfet)及金屬-絕緣-金屬鰭式電容的積體電路 | |
US8455330B2 (en) | Devices with gate-to-gate isolation structures and methods of manufacture | |
US8878260B2 (en) | Devices with gate-to-gate isolation structures and methods of manufacture | |
CN104867824A (zh) | 具有变化栅极结构的集成电路及其制法 | |
JP5023465B2 (ja) | 薄膜トランジスタパネル | |
CN107533981B (zh) | 半导体装置以及其制造方法 | |
TWI774831B (zh) | 製造半導體裝置的方法以及半導體裝置 | |
CN106992173B (zh) | 包括场效应晶体管的半导体器件 | |
JPH03505147A (ja) | デジタル及びアナログ2重レベル金属mos工程に適用する不揮発性工程 | |
CN103579178B (zh) | 置于集成电路产品中装置层级的电容器及其制作方法 | |
JP2009266965A (ja) | 半導体装置 | |
US20070170499A1 (en) | Semiconductor device and manufacturing method thereof | |
JP4249433B2 (ja) | 電荷転送素子及びその製造方法 | |
JP2005191182A (ja) | 半導体装置及びその製造方法 | |
JP5515245B2 (ja) | 半導体装置及びその製造方法 | |
WO2010103714A1 (ja) | 半導体装置及びその製造方法 | |
US11398593B2 (en) | Method for producing an electronic component with double quantum dots | |
KR100515378B1 (ko) | 박막 커패시터 제조 방법 | |
KR100557926B1 (ko) | 펌핑 캐패시터 및 그의 제조방법 | |
US20230232159A1 (en) | Top notch slit profile for mems device | |
US8404560B2 (en) | Devices with gate-to-gate isolation structures and methods of manufacture | |
JP7148606B2 (ja) | 高電圧薄膜トランジスタおよびその製造方法 | |
JP2008060581A (ja) | Cmosイメージセンサ及びその製造方法 | |
JP4344390B2 (ja) | 半導体装置 | |
CN107799500B (zh) | 半导体装置以及制造该半导体装置的方法 |