CN101939842A - 半导体器件的制造方法 - Google Patents

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Abstract

于以往的SGT制造方法中，在形成柱状半导体层及电极而实施干蚀刻时，由于不能使用蚀刻终点检测以控制蚀刻量，因此无法稳定的制造柱状半导体层的高度及栅极长度。依据本发明的制造方法，于形成柱状半导体层实施干蚀刻时，将硬掩膜做成为第1硬掩膜及第2硬掩膜的积层构造，借此在对于柱状半导体层实施蚀刻时可使用蚀刻终点检测。又于形成栅极电极而实施干蚀刻时将栅极导电体做成为第1栅极导电体及第2栅极导电体的积层构造，借此在对于栅极电极实施蚀刻时可使用蚀刻终点检测。

Description

半导体器件的制造方法
技术领域
本发明涉及一种半导体器件的制造方法，特别涉及一种具有柱状半导体层，以其侧壁作为沟道区域而栅极电极为以包围沟道区域的状态所形成的纵型MOS晶体管的SGT(Surrounding Gate Transistor)的制造方法。
背景技术
为要实现半导体器件的高集成化及高性能化而提案有于半导体基板表面形成柱状半导体层，并于其侧壁以包围柱状半导体层的状态形成栅极的纵型栅极晶体管的SGT(Surrounding Gate Transistor)(例如专利文献1：日本特开平2-188966)。SGT因是将漏极、栅极及源极做垂直方向的配置，故较以往的平面型晶体管能大幅缩小其占有面积。
图20(a)表示如专利文献1的使用SGT所构成的CMOS反相器(inverter)的俯视图，图20(b)表示沿图20(a)的切线A-A’的剖面构造。
如图20(a)及(b)所示，在Si基板301上形成N阱(well)302及P阱303，在Si基板表面的N阱区域形成用以构成PMOS的柱状硅层305，在P阱区域形成用以构成NMOS的柱状硅层306，又以包围各柱状硅层的状态形成栅极308。形成在构成PMOS的柱状半导体下部的P+漏极扩散层310及形成在构成NMOS的柱状半导体下部的N+漏极扩散层312连接于输出端子Vout，形成在构成PMOS的柱状硅层上部的源极扩散层309连接于电源电位Vcc，形成在构成NMOS的柱状硅层上部的源极扩散层311连接于接地电位Vss，又PMOS及NMOS的共用栅极308为连接于输入端子Vin而形成CMOS反相器。
非专利文献1揭示有SGT制造方法一例的工艺流程。图21表示非专利文献1的SGT的柱状硅层及栅极电极形成工艺流程的概要。以下说明该工艺流程。首先使用图21(a)所示硅基板而如图21(b)所示，对硅基板402实施蚀刻以形成柱状硅层403。如图21(c)所示，形成栅极绝缘膜404。如图21(d)所示，形成栅极导电体405。如图21(e)所示，以CMP(Chemical Mechanical Polishing，化学机械研磨)对栅极导电体405及柱状硅层上部的栅极绝缘膜404实施研磨。如图21(f)所示对栅极导电体405实施回蚀刻(etch back)，将栅极导电体405加工成希望栅极长度地包围柱状硅层。如图21(g)所示，利用光刻技术(lithography)形成栅极配线图形的抗蚀膜(resist)406。然后如图21(h)所示，对栅极导电体405实施蚀刻以形成栅极电极及栅极配线。
发明内容
(发明所欲解决的问题)
然而，在图21所示的SGT的制造方法中有以下所示的问题。
第1，于上述工艺流程中，在对于柱状硅层实施干蚀刻时因不能使用依监测等离子(plasma)发光强度的变动以做终点检测(end point detection)的方法，而非使用依指定时间的蚀刻条件不可。如此则由于柱状硅层的高度直接受到作业时的器件的蚀刻率的影响而大幅的变动。对于SGT而言，因柱状硅层的高度变动直接影响到沟道长度的变动，以致使晶体管特性产生非常大的变动。
第2，于上述工艺流程中，对于栅极电极的干蚀刻也同样因不能使用依监测等离子发光强度的变动以做终点检测的方法，而非使用依指定时间的蚀刻条件不可。如此则由于栅极长度直接受到作业时的器件的蚀刻率的影响而大幅的变动。若栅极长度有了变动，则当然引起晶体管特性的大幅变动。
因此，于上述的SGT的制造方法中，由于柱状半导体层的高度及栅极长度大幅受到作业时的蚀刻率的影响，因此很难抑制每一晶片(wafer)，每一批晶体管的特性变动于极小量。
本发明是有鉴于上述问题而研发成的，以提供于形成柱状半导体层的干蚀刻及决定栅极长度的干蚀刻时使用由监测等离子发光的终点检测方法而达到能稳定的制造柱状半导体层的高度及栅极的长度的方法为目的。
专利文献1：日本特开平2-188966号公报
非专利文献1：Ruigang Li等.“具有75mv/dec S因子的50nm垂直环绕栅极MOSFET(50nm Vertical Surrounding Gate MOSFET with S-factor of 75mv/dec)”，器件研究会议(Device Research Conference)，2001年，第63页
(解决问题的手段)
为要达到能稳定柱状半导体层的高度以制造半导体器件，依据本发明是提供一种将源极扩散层、漏极扩散层及柱状半导体层在基板上做垂直方向阶层状的配置，并于所述柱状半导体层的侧壁配置栅极的半导体器件的制造方法，其特征为：
于半导体基板上配置第1保护膜，于所述第1保护膜上配置具有不同于第1保护膜的等离子发光特性的第2保护膜，所述第1保护膜及所述第2保护膜在半导体基板上为图案化(patterning)成柱状；
以所述第1保护膜及所述第2保护膜为掩膜(mask)对所述半导体基板实施蚀刻，将所述半导体基板的一部分形成为柱状半导体层；
于所述蚀刻时，监测由所述第2保护膜产生的等离子发光强度，通过检测所述第2保护膜的蚀刻的终了时的等离子发光强度的变化，以进行对所述柱状半导体层的蚀刻终点检测。
又依本发明的优选实施形态，所述半导体器件的制造方法，其所述第2保护膜是使用多晶硅(polysilicon)或非晶硅(amorphous silicon)。
又为达到能稳定栅极长度而制造半导体器件，依据本发明是提供一种将源极扩散层、漏极扩散层及柱状半导体层在基板上做垂直方向阶层状的配置，并于所述柱状半导体层的侧壁配置栅极的半导体器件的制造方法，其特征为：
于半导体基板的表面配置柱状半导体层，又于所述半导体基板及所述柱状半导体层的表面配置绝缘膜，而
所述方法包含：
以被覆所述绝缘膜表面的方式形成第1栅极导电体的膜的步骤；
于所述第1栅极导电体的表面形成具有与所述第1栅极导电体为不同的等离子发光特性的第2栅极导电体的膜的步骤；
对所述第1栅极导电体及所述第2栅极导电体的上部实施平坦化的步骤；以及
对第1栅极导电体及第2栅极导电体实施各向异性(anisotropic)的蚀刻的步骤，且
于所述蚀刻时，监测由第2栅极导电体产生的等离子发光强度，通过检测所述第2栅极导电体于蚀刻终了时的等离子发光强度的变化，以进行对栅极导电体的蚀刻终点检测。
又为达到能稳定栅极长度而制造半导体器件，依据本发明的另一方法是提供一种将源极扩散层、漏极扩散层及柱状半导体层在基板上做垂直方向阶层状的配置，并于所述柱状半导体层的侧壁配置栅极的半导体器件的制造方法，其特征为：
于半导体基板的表面配置柱状半导体层，又于所述半导体基板及所述柱状半导体层的表面配置绝缘膜，而
所述方法包含：
以被覆所述绝缘膜表面的方式形成第1栅极导电体的膜的步骤；
于所述第1栅极导电体表面形成具有与所述第1栅极导电体为不同的等离子发光特性的第2栅极导电体的膜的步骤；
于所述第2栅极导电体表面形成具有与所述第2栅极导电体为不同的等离子发光特性的第3栅极导电体的膜的步骤；
对于所述第1栅极导电体、所述第2栅极导电体及所述第3栅极导电体的上部实施平坦化的步骤；以及
对于所述第1栅极导电体、所述第2栅极导电体及所述第3栅极导电体实施各向异性的蚀刻的步骤，且
所述第2栅极导电体形成比所述第1栅极导电体及所述第3栅极导电体为薄的膜，于所述蚀刻时通过监测由所述第2栅极导电体产生的等离子发光强度，检测所述第2栅极导电体的蚀刻终了时的等离子发光强度的变化，以进行栅极导电体的蚀刻终点检测。
又依本发明的优选实施形态，是于所述半导体器件的制造方法中，将所述第1栅极导电体与第3栅极导电体以同一的膜形成。
又依本发明另一优选实施形态，是于所述柱状半导层的上部形成第3保护膜。
附图说明
图1是表示本发明的SGT的俯视图及剖视图。
图2是表示本发明的制造方法的步骤顺序的步骤图。
图3是表示本发明的制造方法的步骤顺序的步骤图。
图4是表示本发明的制造方法的步骤顺序的步骤图。
图5是表示本发明的制造方法的步骤顺序的步骤图。
图6是表示应用本发明时的等离子发光特性图。
图7是表示本发明的制造方法的步骤顺序的步骤图。
图8是表示本发明的制造方法的步骤顺序的步骤图。
图9是表示本发明的制造方法的步骤顺序的步骤图。
图10是表示本发明的制造方法的步骤顺序的步骤图。
图11是表示本发明的制造方法的步骤顺序的步骤图。
图12是表示本发明的制造方法的步骤顺序的步骤图。
图13是表示本发明的制造方法的步骤顺序的步骤图。
图14是表示本发明的制造方法的步骤顺序的步骤图。
图15是表示本发明的制造方法的步骤顺序的步骤图。
图16是表示本发明的制造方法的步骤顺序的步骤图。
图17是表示本发明的制造方法的步骤顺序的步骤图。
图18是表示本发明的制造方法的步骤顺序的步骤图。
图19是表示应用本发明时的等离子发光特性图。
图20是表示以往的SGT的俯视图及剖视图。
图21是表示以往的SGT制造方法图。
图号说明
101、201硅基板                102、202柱状硅层
103、203下部扩散层            104、204上部扩散层
105、205栅极绝缘膜            106、206第1栅极导电体
106a栅极电极                  106b栅极配线
107、108、109接触端子         110、210第1硬掩膜
111第2硬掩膜                  112、212第2栅极导电体
115、215垫氧化膜              213第3栅极导电体
301硅基板                     302N阱
303P阱                        305PMOS柱状硅层
306NMOS柱状硅层            308栅极
309P+源极扩散层            310P+漏极扩散层
311N+源极扩散层            312N+漏极扩散层
402硅基板                  403柱状硅层
404栅极绝缘膜              405栅极导电体
406抗蚀膜
具体实施方式
以下说明于柱状硅层及栅极电极实施干蚀刻时，通过监测等离子发光强度即能达到终点检测的SGT的制造方法。
[第1实施形态]
本发明的第1实施形态提供以干蚀刻形成柱状硅层时，使用由监视等离子发光强度的终点检测方法而能正确地控制对于柱状硅层的蚀刻量的方法。
图1表示本发明作为对象的SGT俯视图(a)及沿A-A’线的剖视图(b)。以下参照图1说明本实施例的NMOS SGT。
于硅基板101上形成柱状硅层102，于柱状硅层102的周围形成栅极绝缘膜105及栅极电极106a。于柱状硅层102的下部形成N+漏极扩散层103，于柱状硅层102的上部形成N+源极扩散层104。于N+漏极扩散层103上形成接触端子(contact)107，于N+源极扩散层104上形成接触端子108，在延伸自栅极电极106a的栅极配线106b上形成接触端子109。
N+源极扩散层104连接GND电位，N+漏极扩散层103连接Vcc电位，栅极电极106a则供给以0至Vcc的电位，借此使上述SGT动作为晶体管。实际上也有上述源极扩散层与漏极扩散层互换而动作的状态。
图2至图5表示上述能正确地实施柱状硅层的蚀刻的一制造方法例。各图的(a)均表示俯视图，(b)表示沿其A-A’线的剖视图。
如图2所示，于硅基板101上形成用以缓和硅基板与硬掩膜的应力的垫(pad)氧化膜115，接着形成属于第1硬掩膜的硅氮化膜110，然后形成属于第2硬掩膜的硅化锗111。
如图3所示，用柱状硅层的掩膜以光刻将抗蚀膜形成图案，然后实施干蚀刻将垫氧化膜115、第1硬掩膜110及第2硬掩膜111制成图案。
如图4所示，以第1硬掩膜110及第2硬掩膜111为掩膜而用干蚀刻形成柱状硅层102。图上表示蚀刻中的构造。蚀刻中对硅基板实施蚀刻而形成柱状硅层，同时对属于第2硬掩膜111的硅化锗也大约以同一的蚀刻率实施蚀刻。当进行蚀刻后，于第2硬掩膜的一部分开始全部被蚀刻时，由于来自锗的等离子发光强度减少，因此可据以检测终点。图6(a)表示发自锗的等离子发光特性的模式图。图上的“开始”表示于蚀刻开始时，发自锗的发光强度急遽地增强。于图中的A1表示属于第2硬掩膜的硅化锗被蚀刻，当所剩不多时，来自锗的等离子发光强度开始减少。即通过监视该发光强度的减少可进行终点检测。又即使于柱状硅层与第2硬掩膜的蚀刻率不同时，只要在柱状硅层被蚀刻至希望的高度之前能从第2硬掩膜实施终点检测即无问题。
对第2硬掩膜非为硅化锗而为多晶硅时也可同样的实施终点检测。于此情形下可通过监视硅的等离子发光强度而实施终点检测。图6(b)表示此时的等离子发光特性式意图。如图所示于“开始”蚀刻开始时，来自硅的发光强度急遽增强。于图中的A2点第2硬掩膜的多晶硅受到蚀刻，当所剩不多时，由于受到蚀刻的硅量少了第2硬掩膜的份，因此来自硅的等离子发光强度也减少该相当部分。即通过监视来自上述硅的发光强度的减少可实施终点检测。
如图5所示，于干蚀刻后，第2硬掩膜全被蚀刻而形成柱状硅层102。又柱状硅层102的上部则由第1硬掩膜110保护其不被蚀刻。为得到希望高度的柱状硅层，则只要在终点检测之后继续实施经考虑作业时的蚀刻率所算出的特定时间的蚀刻即可。
以上说明以硅化锗及多晶硅作为第2硬掩膜的状态，但在此之外只要能用上述方法实施终点检测，则也可用非晶硅等其他膜。又以上说明以硅氮化膜作为第1硬掩膜的状态，但除此以外只要能保护柱状硅层上部不被蚀刻的膜，则也可使用其他膜。
[第2实施形态]
本发明的第2实施形态提供一种于以干蚀刻形成栅极电极时，使用由监视等离子发光强度的终点检测方法而能正确的控制栅极电极的蚀刻量的方法。本实施例也使用图1所示SGT构造进行说明。
图7至图14表示能正确地实施上述栅极电极的蚀刻以制造SGT的一方法例。各图中的(a)表示其俯视图，(b)表示沿A-A’线的剖视图。
图7表示栅极导电体成膜前的形状。对于柱状硅层下部的扩散层实施杂质注入等以形成N+扩散层103。
如图8所示，形成栅极绝缘膜105。接着以被覆栅极绝缘膜105的方式例如用多晶硅作为第1栅极导电体106形成比希望的栅极长度更厚的膜厚。接着例如用硅化锗作为第2栅极导电体112以被覆第1栅极导电体106的方式形成膜。如上述将栅极绝缘膜105、第1栅极导电体106及第2栅极导电体112以填埋柱状硅层102的方式依序成膜。
如图9，以CMP对柱状硅层上部的栅极导电体(106、112)及栅极绝缘膜105实施研磨，将栅极导电体的上部平坦化。通过以CMP对栅极导电体的上部实施平坦化，而将栅极导电部的上部予以平坦化，故使得容易控制栅极的长度。实施CMP时，将柱状硅层上部的第1硬掩膜110用做CMP的挡止部(stopper)。例如通过使用氮化硅膜作为第1硬掩膜，而由于能大幅地取得与栅极导电体的选择比，因此能以良好再现性控制CMP研磨量。
如图10所示，对栅极导电体(106、112)实施深蚀刻以决定栅极长度。图上表示蚀刻中的构造。蚀刻时，对于属于第1栅极导电体106的多晶硅及属于第2栅极导电体112的硅化锗较佳是以同一的蚀刻率进行蚀刻。
蚀刻开始后，当蚀刻进行到第1栅极导电体106与第2栅极导电体112的垂直方向的交界附近，属于第2栅极导电体112的硅化锗所剩不多时，来自锗的等离子发光强度开始减少，由此可检测终点。于此情形时，也具有图6(a)同样的等离子发光特性。如上所述，本发明的蚀刻终点检测是由检测第1栅极导电体106与第2栅极导电体112的垂直方向的交界位置达成。
于此也由柱状硅层上部的第1硬掩膜110保护柱状硅层不受蚀刻。
于柱状硅层下部的扩散层与元件分离部之间发生段差时，则第1栅极导电体106与第2栅极导电体112的垂直方向的交界位置有多个存在的情况。于此可由调整终点检测的演算法的设定，可用最初露出的交界位置时做终点检测，也可使用其后露出的交界位置时当作终点检测。
栅极导电体为金属时，例如使用氮化钽作为第1导电体，使用氮化钛作为第2导电体即可实施同样的终点检测。又代替第2导电体也可使用如氧化硅膜等的绝缘膜。此外也可使第1与第2导电体的等离子发光特性为不同的方式选定各导电体的材料，若能以上述方法检测蚀刻的终点时，则也可用其他的膜。
如图11所示，于干蚀刻之后，包围柱状硅层的栅极电极部的第2栅极导电体112全被蚀刻，由第1栅极导电体106形成栅极电极。因此有必要将栅极导电体106形成比最终的栅极长度更厚的膜。
如图12所示，用干蚀刻或湿蚀刻将垫氧化膜115及第1硬掩膜去除。接着实施栅极电极的图案形成，由此形成包围柱状硅层的栅极电极及形成用以构成接触端子等的栅极配线。
如图13所示，实施杂质注入等而形成柱状硅层上部的扩散层104。
如图14所示，形成层间膜后形成接触端子107、108、109即成晶体管。
[第3实施形态]
本发明的第3实施形态提供一种于以干蚀刻形成栅极电极时，使用由监视等离子发光强度的终点检测方法而能正确地控制栅极电极的蚀刻量的另一方法。本实施例也使用图1所示SGT构造进行说明。
图15表示栅极导电体成膜后的剖面构造。本实施例的栅极导电体是由第1栅极导电体、第2栅极导电体及第3栅极导电体构成。第1栅极导电体206例如以多晶硅形成比希望的栅极长度更厚的膜厚，第2栅极导电体212例如用硅化锗以被覆第1栅极导电体206的方式形成薄薄的膜，第3栅极导电体213则例如用多晶硅以被覆第2栅极导电体212的方式形成比第2栅极导电体212为厚的膜厚。如上所述将第1栅极导电体206、第2栅极导电体212及第3栅极导电体213以填埋柱状硅层202的方式依序形成膜。
如图16所示，以CMP对柱状硅层上部的栅极导电体及栅极绝缘膜实施研磨，将栅极导电体的上表面平坦化。由于以CMP对栅极导电体的上部实施平坦化使得容易控制栅极的长度。实施CMP时，将柱状硅层上部的第1硬掩膜210用做CMP的挡止部。例如使用氮化硅膜为第1硬掩膜210时，由于能大幅的取得与栅极导电体的选择比，因此能以良好再现性控制CMP研磨量。
如图17所示，对栅极导电体实施深蚀刻以决定栅极长度。图上表示蚀刻中的构造。蚀刻中时，对属于第1栅极导电体206的多晶硅、第2栅极导电体212的硅化锗及第3栅极导电体213的多晶硅较佳为以同一的蚀刻率进行蚀刻。
蚀刻开始后，在属于第2栅极导电体212的硅化锗的至少一部分露出于表面的时刻，由于来自锗的等离子发光强度开始增加，因此可据以检测蚀刻的终点。图19表示此时的等离子发光特性的式意图。于图中的“开始”，即刚开始蚀刻时由第2栅极导电体212的硅化锗所发出的光非常弱。到硅化锗开始露出表面时，发光强度即开始增加。当硅化锗被蚀刻到所剩不多时，等离子发光强度再度减少。由监测图中A3的发光强度的增加即可实施终点检测。
又于柱状硅层下部的扩散层与元件分离部之间发生段差时，则第1栅极导电体206与第2栅极导电体212的垂直方向的交界位置有多个存在的情况。于此可由变更终点检测的演算法的设定，可用最初露出的交界位置时点做终点检测，也可使用其后露出的交界位置的时点当作终点检测。
如图18所示，于干蚀刻后，包围柱状硅层的栅极电极部的第2导电体及第3导电体全被蚀刻，而由第1栅极导电体形成栅极电极。于此的栅极导电体206有必要形成比最终的栅极长度更厚的膜厚。
以上实施例的第2栅极导电体是以硅化锗为例做说明，但也可代替第2导电体而使用氧化硅膜等的绝缘膜。又栅极导电体为金属时，第1栅极导电体例如可用氮化钽，第2栅极导电体例如可用氮化钛，第3栅极导电体可用氮化钽而实施同样的终点检测。此外只要能依上述方法利用等离子发光特性做终点检测，则也可用其他膜。
如上所述，依据本发明的SGT制造方法时，于形成SGT的柱状半导体层及栅极电极而进行干蚀刻时，由于能应用终点检测以控制蚀刻量，因此能稳定控制柱状半导体层的高度及栅极长度而制造SGT。结果能制造具有稳定特性的SGT。
权利要求书(按照条约第19条的修改)
1.一种半导体器件的制造方法，是将源极扩散层、漏极扩散层及柱状半导体层在基板上做垂直方向阶层状的配置，并于所述柱状半导体层的侧壁配置栅极的半导体器件的制造方法，其特征在于，
于半导体基板的表面配置柱状半导体层，于所述柱状半导体层上部配置第3保护膜，又于所述半导体基板及所述柱状半导体层的表面配置绝缘膜，
又所述方法包含：
以被覆所述绝缘膜表面的方式形成第1栅极导电体的膜的步骤；
于所述第1栅极导电体的表面形成具有与所述第1栅极导电体为不同的等离子发光特性的第2栅极导电体的膜的步骤；
以CMP对所述第1栅极导电体及所述第2栅极导电体的上部实施平坦化，将第3保护膜用做CMP的挡止部的步骤；以及
对所述第1栅极导电体及第2栅极导电体实施各向异性的蚀刻的步骤，而
于所述蚀刻时，监测自第2栅极导电体产生的等离子发光强度，通过检测所述第2栅极导电体的蚀刻终了时的等离子发光强度的变化，以进行对栅极导电体的蚀刻终点检测。
2.一种半导体器件的制造方法，是将源极扩散层、漏极扩散层及柱状半导体层在基板上做垂直方向阶层状的配置，并于所述柱状半导体层的侧壁配置栅极的半导体器件的制造方法，其特征在于，
于半导体基板的表面配置柱状半导体层，于所述柱状半导体层上部配置第3保护膜，又于所述半导体基板及所述柱状半导体层的表面配置绝缘膜，而
所述方法包含：
以被覆所述绝缘膜表面的方式形成第1栅极导电体的膜的步骤；
于所述第1栅极导电体表面形成具有与所述第1栅极导电体为不同的等离子发光特性的第2栅极导电体的膜的步骤；
于所述第2栅极导电体表面形成具有与所述第2栅极导电体为不同的等离子发光特性的第3栅极导电体的膜的步骤；
以CMP对所述第1栅极导电体、所述第2栅极导电体及所述第3栅极导电体的上部实施平坦化，将第3保护膜用做CMP的挡止部的步骤；以及
对于所述第1栅极导电体、所述第2栅极导电体及所述第3栅极导电体实施各向异性的蚀刻的步骤，且
所述第2栅极导电体形成比所述第1栅极导电体及所述第3栅极导电体为薄的膜，于所述蚀刻时监测由所述第2栅极导电体产生的等离子发光强度，通过检测所述第2栅极导电体的蚀刻终了时的等离子发光强度的变化，以进行栅极导电体的蚀刻终点检测。
3.如权利要求2所述的半导体器件的制造方法，其特征在于，所述第1栅极导电体与第3栅极导电体是由同一的膜形成。

Claims (6)

1.一种半导体器件的制造方法，是将源极扩散层、漏极扩散层及柱状半导体层在基板上做垂直方向阶层状的配置，并于所述柱状半导体层的侧壁配置栅极的半导体器件的制造方法，其特征在于，
于半导体基板上配置第1保护膜，于所述第1保护膜上配置具有不同于第1保护膜的等离子发光特性的第2保护膜，所述第1保护膜及所述第2保护膜在半导体基板上为柱状的形成图案；
以所述第1保护膜及所述第2保护膜作为掩膜，对所述半导体基板实施蚀刻，将所述半导体基板的一部分形成柱状半导体层；
于所述蚀刻时，监测由所述第2保护膜产生的等离子发光强度，通过检测所述第2保护膜的蚀刻到达终了时的等离子发光强度的变化，以进行对所述柱状半导体层的干蚀刻终点检测。
2.如权利要求1所述的半导体器件的制造方法，其特征在于，所述第2保护膜是多晶硅或非晶硅。
3.一种半导体器件的制造方法，是将源极扩散层、漏极扩散层及柱状半导体层在基板上做垂直方向阶层状的配置，并于所述柱状半导体层的侧壁配置栅极的半导体器件的制造方法，其特征在于，
于半导体基板的表面配置柱状半导体层，又于所述半导体基板及所述柱状半导体层的表面配置绝缘膜，
又所述方法包含：
以被覆所述绝缘膜表面的方式形成第1栅极导电体的膜的步骤；
于所述第1栅极导电体的表面形成具有与所述第1栅极导电体为不同的等离子发光特性的第2栅极导电体的膜的步骤；
对所述第1栅极导电体及所述第2栅极导电体的上部实施平坦化的步骤；以及
对所述第1栅极导电体及第2栅极导电体实施各向异性的蚀刻的步骤，而
于所述蚀刻时，监测自第2栅极导电体产生的等离子发光强度，通过检测所述第2栅极导电体的蚀刻终了时的等离子发光强度的变化，以进行对栅极导电体的蚀刻终点检测。
4.一种半导体器件的制造方法，是将源极扩散层、漏极扩散层及柱状半导体层在基板上做垂直方向阶层状的配置，并于所述柱状半导体层的侧壁配置栅极的半导体器件的制造方法，其特征在于，
于半导体基板的表面配置柱状半导体层，又于所述半导体基板及所述柱状半导体层的表面配置绝缘膜，而
所述方法包含：
以被覆所述绝缘膜表面的方式形成第1栅极导电体的膜的步骤；
于所述第1栅极导电体表面形成具有与所述第1栅极导电体为不同的等离子发光特性的第2栅极导电体的膜的步骤；
于所述第2栅极导电体表面形成具有与所述第2栅极导电体为不同的等离子发光特性的第3栅极导电体的膜的步骤；
对于所述第1栅极导电体、所述第2栅极导电体及所述第3栅极导电体的上部实施平坦化的步骤；以及
对于所述第1栅极导电体、所述第2栅极导电体及所述第3栅极导电体实施各向异性的蚀刻的步骤，且
所述第2栅极导电体形成比所述第1栅极导电体及所述第3栅极导电体为薄的膜，于所述蚀刻时监测由所述第2栅极导电体产生的等离子发光强度，通过检测所述第2栅极导电体的蚀刻终了时的等离子发光强度的变化，以进行栅极导电体的蚀刻终点检测。
5.如权利要求4所述的半导体器件的制造方法，其特征在于，所述第1栅极导电体与第3栅极导电体是由同一的膜形成。
6.如权利要求3至5中任一项所述的半导体器件的制造方法，其特征在于，所述柱状半导体层的上部形成第3保护膜。
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