TWI538164B - 具有鰭式場效電晶體（ｆｉｎｆｅｔ）及金屬－絕緣－金屬鰭式電容的積體電路 - Google Patents

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Description

具有鰭式場效電晶體(FINFET)及金屬-絕緣-金屬鰭式電容的積體電路
本發明係關於半導體結構及其製造方法，尤其係關於具有鰭式場效電晶體(finFET)及金屬-絕緣-金屬(MIM)鰭式電容的積體電路及其製造方法。
隨著積體電路持續縮小尺寸，finFET(鰭式場效電晶體)成為供吸引較小節點使用的引人注目裝置，例如22 nm(含)以上的節點。在finFET內，由半導體鰭片形成通道，並且閘極電極位於該鰭片的至少兩邊上。由於finFET內完全空乏的有利特徵，其上閘極電極控制該finFET的通道之側邊數量增加，相較於板式(planar)金氧半導體場效電晶體(metal-oxide-semiconductor field effect transistor，MOSFET)，finFET提高通道控制能力。改善的通道控制容許具有較短通道效應的較小裝置尺寸，以及能夠以高速切換的較大電流。finFET裝置一般具有較快的切換時間、相等或較高的電流密度，且比運用類似關鍵尺寸的板式互補金屬氧化物半導體(complementary metal-oxide-semiconductor，CMOS)技術更佳之短通道控制。
針對可實行的finFET技術，必須要建構具有不同操作電壓與臨界電壓的裝置。例如：電路設計可能需要製造於相同晶片上，以第一電壓運作的I/O裝置以及以第二不同電壓運作的高效能邏輯裝置。此外，晶片可包括具有不同臨界電壓(Vt)的裝置，以便符合設計的許多效能及/或功率需求。
再者，晶片上(on-chip)電容常用來當成解耦合電容，以抑制電源雜訊。板式金屬-絕緣-金屬(MIM)電容受到每面積低靜電容量的困擾。鰭式金屬氧化物半導體(fin MOS)電容展現出比板式MIM電容還要好的單位面積靜電容量；不過傳統鰭式MOS電容則由於窄半導體鰭片的高阻抗而效能不彰。
因此，本技術存在對於克服上述缺陷與限制之需求。
在本發明的第一態樣內，說明一種製造半導體結構的方法。該方法包括形成包括一第一介電質與一第一導體的一第一鰭式場效電晶體；形成包括一第二介電質與一第二導體的一第二鰭式場效電晶體；以及形成包括該第一導體、該第二介電質與該第二導體的一鰭式電容。
在本發明的另一態樣內，說明一種製造半導體結構的方法。該方法包含：在一基板上形成半導體材料的一第一、第二和第三鰭片；在該第一鰭片上形成包括一第一介電質與一第一導體的一第一鰭式場效電晶體；在該第一鰭片上形成包括一第二介電質與一第二導體的一第二鰭式場效電晶體；以及在該第三鰭片上形成包括該第一導體、該第二介電質與該第二導體的一鰭式電容。該第一finFET具有一第一臨界電壓，並且該第二finFET具有與該第一臨界電壓不同的一第二臨界電壓。
在本發明的又另一態樣內，說明一種製造半導體結構的方法。該方法包含：在一第一鰭片、一第二鰭片和一第三鰭片上形成一第一介電層；在該第一鰭片、該第二鰭片和該第三鰭片之上的該第一介電層上形成一第一導體層；以及從該第三鰭片之上移除該第一介電質與該第一導體。該方法也包括：在該第一鰭片、該第二鰭片和該第三鰭片上形成一第二介電層；在該第一鰭片、該第二鰭片和該第三鰭片上形成一第二導體層；以及從該第一鰭片之上移除該第二介電質與該第二導體。
根據本發明的另一態樣，其中一半導體結構包括：一第一finFET，其包括一第一介電層的一部分以及一第一導體層的一部分；一第二finFET，其包括一第二介電層的一部分以及一第二導體層的一部分；以及一鰭式電容，其包括該第一導體層的另一部分、該第二介電層的另一部分以及該第二導體層的另一部分。
本發明係關於半導體結構及其製造方法，尤其係關於具有鰭式場效電晶體(finFET)及MIM鰭式電容的積體電路及其製造方法。根據本發明的態樣，提供一種在相同積體電路晶片上形成具有不同臨界電壓(Vt)的多個finFET以及一或多個金屬-絕緣-金屬(MIM)鰭式電容之方法。在具體實施例內，使用finFET處理(製造)流程同時形成該等MIM鰭式電容，導致該等MIM鰭式電容大體上不需要花費額外的製程步驟成本。
根據本發明的另一態樣，在鰭片上形成該等MIM鰭式電容，導致與傳統板式MIM電容相較之下單位面積的靜電容量增加。此外，由於與鰭式MOS電容內使用的半導體鰭片比較起來具有較低的金屬層阻抗，因此本發明具體實施例的該等MIM鰭式電容比起鰭式MOS電容具有更佳效能。
在具體實施例內，晶片上同時形成至少兩個finFET以及至少一個MIM鰭式電容。根據本發明的態樣，第一finFET包括位於一第一鰭片上的一第一介電質與一第一導體、第二finFET包括位於一第二鰭片上的一第二介電質與一第二導體；以及MIM鰭式電容包括形成於一第三鰭片上的該第一導體、該第二介電質與該第二導體。
圖1-7、圖8A、圖8B、圖9A、圖9B、圖10、圖11A和圖11B顯示關於根據本發明態樣形成半導體裝置的製程步驟與結構。如圖1所描述，在基板20上面的絕緣層15上形成至少三個鰭片10a-c。鰭片10a-c可包括例如使用傳統半導體製程技術在絕緣層15上形成之矽塊體或任何其他合適的半導體材料。在具體實施例內，絕緣層15包括以任何所要傳統方式形成於基板20上面的埋入氧化物(buried oxide，BOX)層。在具體實施例內，每一鰭片10a-c都具有大約30 nm的長度以及大約15 nm的寬度；不過，本發明並不限定於這些值，並且可在本發明範疇內使用具有任何合適尺寸的鰭片。再者，可使用超過三個鰭片來形成超過本說明書所述任何所要的裝置數量。
如圖2內所描述，在鰭片10a-c與絕緣層15所露出的上表面之上形成第一介電層25。在具體實施例內，第一介電質25包括高k值介電質，像是使用化學氣相沉積(chemical vapor deposition，CVD)形成的氧化鉿。不過，本發明並不限定於使用氧化鉿，並且第一介電質25可由包括但不限定於下列的其他材料所構成：氧化矽、氮化矽、氮氧化矽、高k係數材料或這些材料的任意組合。高k係數材料的範例包括但不限定於金屬氧化物，像是氧化鉿(IV)(hafnium oxide)、鉿矽氧化物(hafnium silicon oxide)、鉿矽氮氧化物(hafnium silicon oxynitride)、氧化鑭(III)(lanthanum oxide)、鑭鋁氧化物(lanthanum aluminum oxide)、氧化鋯(IV)(zirconium oxide)、鋯矽氧化物(zirconium silicon oxide)、鋯矽氮氧化物(zirconium silicon oxynitride)、氧化鉭(tantalum oxide)、氧化鈦(titanium oxide)、鋇鍶鈦氧化物(barium strontium titanium oxide)、鋇鈦氧化物(barium titanium oxide)、鍶鈦氧化物(strontium titanium oxide)、氧化釔(III)(yttrium oxide)、氧化鋁(aluminum oxide)、鉛鈧鉭氧化物(lead scandium tantalum oxide)、鈮酸鉛鋅(lead zinc niobate)。該高k係數材料可另包括摻雜物，像是鑭、鋁等。
此外，雖然描述使用CVD形成第一介電質25，不過也可用任何合適的製程形成第一介電質25，例如：熱氧化、化學氧化、熱氮化、原子層沉積(atomic layer deposition，ALD)、分子層沉積(molecular layer deposition，MLD)、化學氣相沉積(CVD)、低壓化學氣相沉積(low-pressure chemical vapor deposition，LPCVD)、電漿輔助化學氣相沉積(plasma enhanced chemical vapor deposition，PECVD)、高密度電漿化學氣相沉積(high density plasma chemical vapor deposition，HDPCVD)、次大氣化學氣相沉積(sub-atmospheric chemical vapor deposition，SACVD)、快速熱化學氣相沉積(rapid thermal chemical vapor deposition，RTCVD)、臨場激化輔助沉積(in-situ radical assisted deposition)、高溫氧化沉積(high temperature oxide deposition，HTO)、低溫氧化沉積(low temperature oxide deposition，LTO)、臭氧/TEOS沉積、有限的反應處理CVD(limited reaction processing CVD，LRPCVD)、超高真空化學氣相沉積(ultrahigh vacuum chemical vapor deposition，UHVCVD)、有機金屬化學氣相沉積(metalorganic chemical vapor deposition，MOCVD)、分子束磊晶術(molecular beam epitaxy，MBE)、物理氣相沉積、濺鍍、電鍍、蒸鍍、旋轉塗佈、離子束沉積、電子束沉積、雷射輔助沉積、化學溶液沉積或上述任何組合。
根據本發明的態樣，第一介電質25當成第一finFET的閘極介電質。如此，第一介電質25的厚度與材料成份會影響第一finFET的操作特性(例如臨界電壓等)。在具體實施例內，第一介電質25具有大約10埃至大約50埃的厚度；不過，本發明並不限定於這些值，並且在本發明範疇內可使用任何合適的厚度。
如圖3所描述，在第一介電質25上形成第一導體層30。在具體實施例內，第一導體30包括利用CVD沉積的氮化鈦(TiN)。不過，本發明並不限定於使用氮化鈦，並且第一導體30可由包括但不限定於下列的其他材料所構成：多晶矽或非晶矽、鍺、矽鍺、金屬(如鎢、鈦、鉭、釕、鋯、鈷、銅、鋁、鉛、鉑、錫、銀、金)、導電金屬複合材料(例如氮化鉭(III)、氮化鈦(III)、矽化鎢、氮化鎢、氧化釕、矽化鈷、矽化鎳)、碳納米管、傳導性碳或這些材料的任意合適的組合。該導電材料可另包括沉積期間或沉積之後併入之摻雜物。再者，第一導體30並不限定於使用CVD形成，而是可用上述任何合適的製程來形成第一導體30。
根據本發明的態樣，第一導體30當成第一finFET的閘極導體。在具體實施例內，第一導體30具有大約30埃至大約100埃的厚度；不過，本發明並不限定於這些值，並且在本發明範疇內可使用任何合適的厚度。
如圖4內所描述，在對應至該第一finFET的鰭片(例如鰭片10a)以及對應至該電容的鰭片(例如鰭片10b)之上的第一導體30上形成遮罩35。遮罩35可為任何合適的遮罩，像是使用傳統半導體製造技術所形成與製作圖案的光阻材料或硬遮罩(例如氧化物、氮化物等)。根據本發明態樣，遮罩35經過圖案製作，如此不會覆蓋對應至第二finFET的鰭片(例如鰭片10c)。根據本發明的另一態樣，遮罩35經過圖案製作，如此在該第一finFET的鰭片10a與該電容的鰭片10b之間不連續，藉此在該第一finFET與該電容之間露出一部分第一導體30。
如圖5所描述，移除第一導體30與第一介電質25的未遮蔽部分，之後移除該遮罩。根據本發明的態樣，此移除導致第一導體30與第一介電質25從該第二finFET的鰭片10c移除，並且也導致在該第一finFET與該電容之間的第一導體30與第一介電質25內形成不連續性。在具體實施例內，使用不同的蝕刻製程移除第一導體30與第一介電質25的未遮蔽部分。例如：第一導體30包括氮化鈦時，使用含過氧化氫與氨的濕式蝕刻溶液來移除氮化鈦。再者，第一介電質25包括氧化鉿時，使用離子撞擊結合濕式蝕刻來移除氧化鉿。不過本發明並不限定於這些指定材料去除製程，而是可使用任何合適的方法。例如：第一介電質25包括氧化矽時，使用含氫氟酸的濕式蝕刻溶液來移除氧化矽。
如圖6內所描述，在該半導體結構的該露出上表面之上形成第二介電層40。另外，在第二介電質40之上形成第二導體層45。在具體實施例內，第二介電質40由以CVD法沉積的摻雜鑭的氧化鉿構成，並且第二導體45由用CVD沉積的氮化鈦構成。不過，本發明並不限定於這些材料與沉積製程，而是可用像是上述任何合適的材料與製程來形成第二介電質40和第二導體45。在具體實施例內，第二介電質40當成該第二finFET的閘極介電質，並且第二導體45當成該第二finFET的閘極導體。因此在本發明的實施當中，第二介電質40與第二導體45中至少一者的厚度及/或材料可經過選擇，以便在該第二finFET內添加所要的裝置特性(例如臨界電壓等)。
如圖7所描述，在第二finFET的鰭片10c與電容的鰭片10b之上形成遮罩50。遮罩50可用與上述遮罩35相似的方式形成。形成遮罩50，如此不會覆蓋與該電容相關聯的整個第一導體30。如此，可在後續步驟內露出該電容的第一導體30一部分，本說明書內有更詳細描述。
如圖8A所描述，移除第二導體45與第二介電質40的未遮蔽部分，之後移除遮罩50。在具體實施例內，使用個別蝕刻製程，用類似於上述有關移除第一導體30與第一介電質25的未遮蔽部分之方式，移除第二導體45與第二介電質40的未遮蔽部分。在具體實施例內，從第一finFET 60a完全移除第二導體45和第二介電質40。另外，從電容65移除第二導體45和第二介電質40的一部分。
圖8B為對應於圖8A的由上而下視圖，描述第一導體30與第二導體45個別覆蓋含鰭片10a的第一finFET 60a之區域、含鰭片10c的第二finFET 60b之區域以及含鰭片10b的電容65之區域。如圖8B以及上面所描述，從該電容移除第二導體45與第二介電質40的一部分，以露出部分第一導體30。這導致該電容具有已暴露第一導體30的第一接觸區50a以及已暴露第二導體45的第二接觸區50b。
如圖9A和圖9B內所描述，第一和第二finFET 60a和60b經過處理，分別形成這些裝置的閘極與接點。圖9B為對應於圖9A的由上而下視圖。在具體實施例內，在第一和第二finFET上形成多晶矽層55，之後在每一個別finFET上製作多晶矽55、第一導體30、第二導體45、第一介電質25和第二介電質40的圖案，以在每一finFET上形成閘極56。在第一和第二finFET上可同時形成閘極56。此外，利用在鰭片10a和10c內執行離子植入，可在第一和第二finFET內形成源極與汲極區57。再者，在第一和第二finFET的所要位置(例如用於接觸的位置)上可形成矽化物區58。使用傳統半導體製程技術可形成閘極56、源極與汲極區57以及矽化物區58。
所造成的結構包括：一第一finFET 60a，其中第一介電質25為一閘極介電質以及第一導體30為一閘極導體(例如閘極金屬)；一第二finFET 60b，其中第二介電質40為一閘極介電質以及第二導體45為一閘極導體(例如閘極金屬)；以及一MIM鰭式電容65，其中第一導體30為一第一電容導體、第二介電質40為該電容介電質以及第二導體45為該第二電容導體。如此，本發明的實施提供用於同時在晶片上形成至少兩個finFET以及至少一個MIM鰭式電容，其中該MIM鰭式電容包括與每一個別finFET共同的材料。
如圖8A、圖8B、圖9A和圖9B內所示，第一finFET 60a、第二finFET 60b以及電容65全都彼此隔離。例如所示，由裝置之間的隔離間隙69所隔離。隔離間隙69代表個別層(例如25、30、40和45)之間的不連續，如此該等裝置不會透過這些層而彼此電連接。
如圖10內所描述，整個結構上都可形成介電層70，並且在該介電層內可形成導電接點75，以便提供電連接給第一finFET 60a、第二finFET 60b和電容65的個別部分。使用傳統半導體製程技術可形成介電層70和接點75。接點75可為任何合適的材料，包括但不限定於銅、鎢等。
如圖11A和圖11B內所示，並且根據本發明的另一態樣，使用一個以上的鰭片形成該MIM鰭式電容。圖11B為對應於圖11A的由上而下視圖。除了形成電容65的許多層沉積通過許多鰭片以外，例如鰭片10b、10d和10e，該等處理步驟大體上與上述圖1A和圖1B至圖10A和10B所描述的相同。在具體實施例內，在該MIM鰭式電容內使用多個鰭片可增加靜電容量。雖然顯示三個鰭片10b、10d和10e，不過本發明並不限定於任何特定鰭片數量，反之，可用本發明範疇內任何所要鰭片數量來形成MIM鰭式電容65。在該等個別裝置之間呈現隔離間隙69；不過電容65的複數個鰭片之間並無這種間隙。
根據本發明的態樣，利用適當選擇該第一介電質、第一導體、第二介電質和第二導體的材料，該等第一和第二finFET可構造具有不同裝置特性。在具體實施例內，該第一介電質由與該第二介電質不同的材料所構成，及/或該第一導體由與該第二導體不同的材料所構成。例如：該第一介電質可由氧化鉿構成，而該第二介電質可由摻雜鑭的氧化鉿構成。如此，由於不同的閘極介電質材料，所以該等第一和第二finFET具有不同閘極堆疊，因此具有不同的臨界電壓。因此在本發明的實施當中，可在相同晶片上形成具有不同裝置特性的兩個finFET。
根據本發明的另一態樣，該第一介電質與該第二介電質的個別厚度可經過選擇，以便在該電容內產生特定特性。在特定具體實施例內，該第一介電質厚度大約是該第二介電質厚度的大約1.5至2.0倍，導致高密度MIM鰭式電容。在另一具體實施例內，該第二介電質厚度大約是該第一介電質厚度的大約1.5至2.0倍，導致低功率MIM鰭式電容。因此在本發明的實施當中，利用選擇性形成不同厚度的該第一和第二介電質，來構造該MIM鰭式電容的操作特性。
圖12為半導體設計、製造及/或測試當中所使用的設計處理流程圖。圖12顯示例如在半導體積體電路(integrated circuit，IC)邏輯設計、模擬、測試、佈署以及製造中所使用的示範設計流程900之方塊圖。設計流程900包括用於處理設計結構或裝置，來產生上述以及圖1-7、圖8A、圖8B、圖9A、圖9B、圖10、圖11A和圖11B內所示設計結構及/或裝置的邏輯或其他功能等同代表之處理、機器及/或機制。由設計流程900處理及/或產生的設計結構可用機器可讀取傳輸或儲存媒體來編碼，以包含在資料處理系統上執行或處理時，產生硬體部件、電路、裝置或系統的邏輯上、結構上、機構上或功能上等同代表之資料及/或指令。機器包括但不限定於IC設計製程中使用的任何機器，像是設計、製造或模擬電路、部件、裝置或系統。例如機器可包括：微影蝕刻機器、產生遮罩的機器及/或設備(例如電子束直寫機(e-beam writer))、模擬設計結構的電腦或設備、用於製造或測試處理的任何裝置，或用於將設計結構的等功能代表程式編輯進入任何媒體之任何機器(例如用於程式編輯可程式閘道陣列的機器)。
設計流程900可根據所設計的代表類型而變，例如：建立特殊應用積體電路(application specific IC，ASIC)的設計流程900與設計標準部件的設計流程900不同，或與將設計實現成可程式編輯陣列，例如Altera Inc.或Xilinx Inc.供應的可程式編輯閘陣列(programmable gate array，PGA)或場可程式編輯閘陣列(field programmable gate array，FPGA)的設計流程900不同。
圖12例示多種這樣的設計結構，包括較佳由設計處理910處理的輸入設計結構920。設計結構920可為由設計處理910所產生並處理的邏輯模擬設計結構，來產生硬體裝置的邏輯同功能代表。設計結構920也可或另外包括由設計處理910處理時，產生硬體裝置實體結構的功能代表之資料及/或程式指令。雖然代表功能及/或結構設計特徵，不過利用核心程式設計師所實施的電子電腦輔助設計(electronic computer-aided design，ECAD)可產生設計結構920。設計結構920在機器可讀取資料傳輸、閘陣列或儲存媒體上編碼後，可由設計處理910內一或多個硬體及/或軟體模組存取與處理，來模擬或功能代表電子部件、電路、電子或邏輯模組、設備、裝置或系統，像是圖1-7、圖8A、圖8B、圖9A、圖9B、圖10、圖11A和圖11B內所示。如此，設計結構920可包含檔案或其他資料結構，其包含由設計或模擬資料處理系統處理時之人及/或機器可讀取原始碼、編譯過的結構與電腦可執行程式碼結構，功能模擬或代表電路或者其他硬體邏輯設計位準。這種資料結構可包括硬體描述語言(hardware-description language，HDL)設計實體或符合及/或相容於像是Verilog和VHDL這類低階HDL設計語言，及/或像是C或C++這類高階設計語言的其他資料結構。
設計處理910較佳運用以及合併用於合成、轉譯或處理圖1-7、圖8A、圖8B、圖9A、圖9B、圖10、圖11A和圖11B內所示部件、電路、裝置或邏輯結構的設計/模擬等功能之硬體及/或軟體模組，以產生內含像是設計結構920這類設計結構的網路表980。網路表980可包括例如代表配線清單、分散部件、邏輯閘、控制電路、I/O裝置、型式等，說明在積體電路設計中對其他元件與電路的連接之已編譯或已處理的資料結構。網路表980可使用其中網路表980根據裝置的設計規格與參數重新合成一或多次之反覆處理來合成。如此處所述的其他設計結構類型，網路表980可記錄在機器可讀取資料儲存媒體上，或程式編輯進入可程式編輯閘陣列內。該媒體可為非揮發性儲存媒體，像是磁性或光學磁碟機、可程式編輯閘陣列、CF(compact flash)或其他快閃記憶體。此外或另外，媒體可為系統或快取記憶體、緩衝區空間或電或光學傳導裝置與材料，其上資料封包可透過網際網路或其他網路合適方式傳輸與中介儲存。
設計處理910可包括處理許多輸入資料結構類型(包括網路表980)的硬體與軟體模組。這種資料結構類型可位於例如程式庫元件930內並且包括一組常用元件、電路和裝置，包括用於已知製造技術(例如不同技術節點、32nm、45 nm、90 nm等)的型式、設計與符號表示。資料結構類型另可包括設計規格940、特徵資料950、確認資料960、設計規則970以及測試資料檔985，該檔可包括輸入測試樣式、輸出測試結果以及其他測試資訊。設計處理910另可包括例如標準機械設計處理，像是應力分析、熱分析、機械事件模擬、操作處理模擬，像是鑄造、模造以及沖壓成形等操作。精通機械設計技術的人士可瞭解，設計處理910內所使用機械設計工具和應用的可能範圍並不偏離本發明範疇與精神。設計處理910也可包括用於執行標準電路設計處理，像是時機分析、確認、設計規則檢查、地點與路徑操作等的模組。
設計處理910運用並且合併像是HDL編譯器與模擬型式建立工具這類邏輯與實體設計工具，將設計結構920和某些或全部描述的支援資料結構搭配任何額外機械設計或資料(若適用)一起處理，以產生第二設計結構990。
設計結構990以用於機械裝置與結構的資料交換之資料格式(例如儲存在IGES、DXF、Parasolid XT、JT、DRG或其他適合用來儲存或呈現這種機械設計結構的任何合適的格式)，位於儲存媒體或可程式編輯閘陣列內。設計結構990類似於設計結構920，較佳包括一或多個檔案、資料結構或位於傳輸或資料儲存媒體內的其他電腦編碼資料或指令，在由ECAD系統處理過後，產生圖1-7、圖8A、圖8B、圖9A、圖9B、圖10、圖11A和圖11B內所示一或多個本發明具體實施例之邏輯或功能等同樣式。在一個具體實施例內，設計結構990可包括功能上模擬圖1-7、圖8A、圖8B、圖9A、圖9B、圖10、圖11A和圖11B內所示裝置的已編譯、可執行之HDL模擬型式。
設計結構990也可運用用於積體電路設計資料交換的資料格式及/或符號資料格式(例如以GDSII(GDS2)、GL1、OASIS、地圖檔或其他適合用來儲存這種設計資料結構的任何格式儲存的資訊)。設計結構990可包括一些資訊，像是例如符號資料、地圖檔、測試資料檔、設計內容檔、製造資料、配置參數、線路、金屬位準、穿孔、形狀、通過製造線的路徑資料以及製造商或其他程式設計師生產上述以及圖1-7、圖8A、圖8B、圖9A、圖9B、圖10、圖11A和圖11B內所示裝置或結構所需之任何其他資料。然後設計結構990前往階段995，在此階段，例如設計結構990試產(tape-out)、開始製造、送至外殼工廠、送至其他設計中心、送回給客戶等。
如上述之該方法用於積體電路晶片的製造。結果積體電路晶片可由製造廠以原始晶圓形式(也就是具有多個未封裝晶片的單一晶圓)、當成裸晶粒或已封裝形式來散佈。在後者案例中，晶片固定在單晶片封裝內(像是塑膠載體，具有導線黏貼至主機板或其他更高層載體)或固定在多晶片封裝內(像是一或兩表面都具有表面互連或內嵌互連的陶瓷載體)。然後在任何案例中，晶片與其他晶片、離散電路元件以及/或其他信號處理裝置整合成為(a)中間產品，像是主機板，或(b)末端產品的一部分。末端產品可為包括積體電路晶片的任何產品，範圍從玩具與其他低階應用到具有顯示器、鍵盤或其它輸入裝置以及中央處理器的進階電腦產品。
此處所使用的術語僅為說明特定具體實施例之用，並非用於限制本發明。如此處所使用，除非該上下文有明確指示，否則該等單數形式「一」(a,an)和「該」(the)也包含該等複數形式。吾人將更瞭解，說明書中使用的術語「包含」(comprises及/或comprising)指明所陳述的特徵、整數、步驟、操作、元件及/或部件的存在，但是不排除還有一或多個其他特徵、整數、步驟、操作、元件、部件及/或其群組的存在或添加。
對應的結構、材料、動作以及所有裝置或步驟的同等項，加上以下申請專利範圍內的功能元件(若適用)，都包含用來執行該功能結合特別主張的其他主張元件之任何結構、材料或動作。本發明的描述已經為了例示與描述的目的而呈現，但非要將本發明毫無遺漏地限制在所揭之形式中。在不脫離本發明之範疇與精神的前提下，本技術之一般技術者將瞭解許多修正例以及變化例。具體實施例經過選擇與說明來最佳闡述本發明原理及實際應用，並且以許多具體實施例之許多修正例讓其他本技術之一般技術者瞭解本發明，這些具體實施例都適合所考量之特定用途。因此，雖然本發明已藉由具體實施例做過說明，精通此技術的人士就能了解到，在不悖離申請專利範圍的精神與範疇下可對本發明進行修改。
10a-e．．．鰭片
15．．．絕緣層
20．．．基板
25．．．第一介電質
30．．．第一導體
35．．．遮罩
40．．．第二介電質
45．．．第二導體
50．．．遮罩
50a．．．第一接觸區
50b．．．第二接觸區
55．．．多晶矽
56．．．閘極
57．．．源極與汲極區
58．．．矽化物區
60a．．．第一finFET
60b．．．第二finFET
65．．．電容
69．．．隔離間隙
70．．．介電層
75．．．導電接點
900．．．設計流程
910．．．設計處理
920．．．輸入設計結構
930．．．程式庫元件
940．．．設計規格
950．．．特徵資料
960．．．確認資料
970．．．設計規則
980．．．網路表
985．．．測試資料檔
990．．．第二設計結構
995．．．階段
利用本發明示範具體實施例的非限制範例，參考提及的複數個圖式，從上面詳細描述當中描述本發明。
圖1-7、圖8A、圖8B、圖9A、圖9B、圖10、圖11A和圖11B顯示關於本發明態樣的製程步驟與結構；以及
圖12為半導體設計、製造及/或測試當中所使用的設計處理流程圖。
10a-e．．．鰭片
15．．．絕緣層
60a．．．第一finFET
60b．．．第二finFET
65．．．電容
69．．．隔離間隙

Claims (15)

  1. 一種製造一具有鰭式場效電晶體(finFET)及金屬-絕緣-金屬(MIM)鰭式電容的積體電路之方法，包括：形成半導體材料的一第一鰭片、一第二鰭片、及一第三鰭片於位在一基板頂部的一埋藏絕緣層上；形成包括一第一介電質與一第一導體的一第一鰭式場效電晶體於該第一鰭片上；形成包括一第二介電質與一第二導體的一第二鰭式場效電晶體於該第三鰭片上；形成包括該第一導體、該第二介電質與該第二導體的一鰭式電容於該第二鰭片上；以及透過植入離子於該第一鰭片和該第三鰭片中，形成源極和汲極區域於該第一鰭式場效電晶體和該第二鰭式場效電晶體中。
  2. 如申請專利範圍第1項之方法，其中該形成一鰭式電容包括：使用該第一導體形成一第一電容導體；使用該第二導體形成一第二電容導體；以及使用該第二介電質形成一電容介電質，以及在該第一電容導體與該第二電容導體之間形成該電容介電質。
  3. 如申請專利範圍第1項之方法，另包括：同時在該第一finFET和該鰭式電容內形成該第一導體；以及 同時在該第二finFET和該鰭式電容內形成該第二導體。
  4. 如申請專利範圍第1項之方法，另包括形成材料與該第二介電質不同的該第一介電質，或形成具有一第一厚度的該第一介電質與具有和該第一厚度不同的一第二厚度之該第二介電質，並且其中該第一厚度比該第二厚度厚1.5至2倍，或該第二厚度比該第一厚度厚1.5至2倍。
  5. 如申請專利範圍第1項之方法，另包括形成材料與該第二導體不同的該第一導體，其中：該第一導體包括一第一金屬：該第二導體包括一第二金屬：以及該鰭式電容包括一金屬-絕緣-金屬(MIM)鰭式電容。
  6. 一種製造一具有鰭式場效電晶體(finFET)及金屬-絕緣-金屬(MIM)鰭式電容的積體電路之方法，包括：在一基板頂部的一埋藏絕緣層上形成半導體材料的第一、第二、第三、和第四鰭片；在該第一鰭片上形成包括一第一介電質與一第一導體的一第一鰭式場效電晶體；在該第二鰭片上形成包括一第二介電質與一第二導體的一第二鰭式場效電晶體；在該第三和該第四鰭片上形成包括該第一導體、該第二介電質與該第二導體的一MIM鰭式電容；以及透過植入離子於該第一鰭片和該第三鰭片中，形成源極和 汲極區域於該第一finFET和該第二finFET中，其中該第一finFET具有一第一臨界電壓，並且該第二finFET具有與該第一臨界電壓不同的一第二臨界電壓。
  7. 一種製造一具有鰭式場效電晶體(finFET)及金屬-絕緣-金屬(MIM)鰭式電容的積體電路之方法，包括：形成半導體材料的一第一鰭片、一第二鰭片、及一第三鰭片於位在一基板頂部的一埋藏絕緣層上；在該第一鰭片、該第二鰭片和該第三鰭片上形成一第一介電層以及該埋藏絕緣層的一顯露的上表面；在該第一鰭片、該第二鰭片和該第三鰭片之上的該第一介電層上形成一第一導體層；在該第一鰭片和該第二鰭片之上的該第一導體層上形成一遮罩層，其中該遮罩層露出位於該第一鰭片和該第二鰭片之間的一第一未遮蔽區域及露出位於該第三鰭片周圍的一第二未遮蔽區域；透過同時蝕刻該第一未遮蔽區域及該第二未遮蔽區域，從該第三鰭片之上並從該第一鰭片和該第二鰭片之間移除該第一介電質與該第一導體；在該第一鰭片、該第二鰭片和該第三鰭片上形成一第二介電層；在該第一鰭片、該第二鰭片和該第三鰭片上形成一第二導體層；以及從該第一鰭片之上並從該第一鰭片和該第二鰭片之間移除該第二介電質與該第二導體。
  8. 如申請專利範圍第7項之方法，另包括：在該第一鰭片之上的該第一導體上以及在該第三鰭片的該第二導體上形成多晶矽；製作該多晶矽、該第一導體和該第一介電質的圖案，以在該第一鰭片上形成一第一閘極；製作該多晶矽、該第二導體和該第二介電質的圖案，以在該第三鰭片上形成一第二閘極；在該第一閘極與該第二閘極上形成閘極接點；透過植入離子形成源極/汲極區域於該第一和該三鰭片中；在該第一鰭片與該第三鰭片上形成源極/汲極接點；在與該第二鰭片相鄰的該第一導體上形成至少一第一電容接點；以及在與該第二鰭片相鄰的該第二導體上形成至少一第二電容接點。
  9. 如申請專利範圍第7項之方法，另包括：用一第一材料與一第一厚度形成該第一介電質；用與該第一材料不同的一第二材料以及與該第一厚度不同的一第二厚度形成該第二介電質；用一第三材料形成該第一導體；以及用與該第三材料不同的一第四材料形成該第二導體。
  10. 如申請專利範圍第7項之方法，其中該從該第三鰭片之上並從該第一鰭片和該第二鰭片 之間移除該第一介電質與該第一導體包括：遮蔽該第一鰭片與該第二鰭片，其中該遮蔽步驟產生位於該第一鰭片周圍的一第三未遮蔽區域及產生位於該第二鰭片和該第三鰭片之間的一第四未遮蔽區域；以及同時蝕刻位於該第三鰭片周圍的該第三未遮蔽區域及位於該第二鰭片和該第三鰭片之間的一第四未遮蔽區域；以及其中從該第一鰭片之上移除該第二介電質與該第二導體包括：遮蔽該第二鰭片與該第三鰭片；以及蝕刻該第一鰭片四周的一未遮蔽區。
  11. 如申請專利範圍第7項之方法，另包括利用移除該第二導體一部分與和該第二鰭片相鄰的該第二介電質一部分，露出與該第二鰭片相鄰的該第一導體一部分，其中同時執行該移除該第二導體一部分與和該第二鰭片相鄰的該第二介電質一部分，以及該從該第一鰭片之上移除該第二介電質和該第二導體。
  12. 一種具有鰭式場效電晶體(finFET)及金屬-絕緣-金屬(MIM)鰭式電容的積體電路，包括：位在一基板頂部的一埋藏絕緣層上的半導體材料的一第一鰭片、一第二鰭片、及一第三鰭片；位在該第一鰭片上的一第一finFET，其包括一第一介電層的一部分以及一第一導體層的一部分，其中該第一finFET包括位於該第一鰭片的摻雜部分的第一源極和汲極區域； 位在該第三鰭片上的一第二finFET，其包括一第二介電層的一部分以及一第二導體層的一部分，其中該第二finFET包括位於該第三鰭片的摻雜部分的第二源極和汲極區域；以及位在該第三鰭片上的一鰭式電容，其包括該第一導體層的另一部分、該第二介電層的另一部分以及該第二導體層的另一部分，其中該鰭式電容包括一金屬-絕緣-金屬(MIM)鰭式電容。
  13. 如申請專利範圍第12項之結構，其中：該第一介電質具有一第一厚度；且該第二介電質具有一第二厚度；以及下列其中之一：該第一厚度比該第二厚度厚1.5至2倍，或該第二厚度比該第一厚度厚1.5至2倍。
  14. 如申請專利範圍第12項之結構，其中：在該第一鰭片上形成該第一finFET；在該第二鰭片上形成該鰭式電容；在該第三鰭片上形成該第二finFET；該第一導體層的個別部分為該鰭式電容的一第一電容導體以及該第一finFET的一閘極導體；該第二導體層的個別部分為該鰭式電容的一第二電容導體以及該第二finFET的一閘極導體；以及該第二介電層的個別部分為該鰭式電容的一電容介電質以及該第二finFET的一閘極介電質。
  15. 如申請專利範圍第12項之結構，其中該第一導體層由與該第二導體層不同的材料所構成，並且其中該第一finFET具有一第一臨界電壓並且該第二finFET具有與該第一臨界電壓不同的一第二臨界電壓。
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