JPH0766293A

JPH0766293A - 半導体集積回路

Info

Publication number: JPH0766293A
Application number: JP5211211A
Authority: JP
Inventors: Akiya Noguchi; 陽也野口; Shinichiro Kosaka; 信一郎高阪
Original assignee: Kawasaki Steel Corp
Current assignee: JFE Steel Corp
Priority date: 1993-08-26
Filing date: 1993-08-26
Publication date: 1995-03-10

Abstract

(57)【要約】【目的】集積回路の設計作業のより早い段階で、設計
中の論理回路のタイミング特性をより容易に把握できる
ようにする。【構成】単位入力バッファＩ１〜Ｉn は、半導体集積
回路外部から信号を入力する入力バッファゲート１４
と、クロック信号に同期して動作するフリップフロップ
１６と、前記入力バッファゲート１４と前記フリップフ
ロップ１６との間に設けられる入力信号遅延回路１５
と、前記フリップフロップ１６へ前記クロック信号を供
給するクロックラインとを有する。入力端子ＴＭ１〜Ｔ
Ｍn からフリップフロップ１６までの信号遅延時間は予
め定められている。又、クロック信号入力端子ＴＭckか
ら前記フリップフロップ１６までの信号遅延時間につい
ても、固定されたものとなっている。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、クロック信号に同期し
て動作する回路部分を有する半導体集積回路に係り、特
に、作り込む設計中の論理回路の信号入力タイミング特
性を、半導体集積回路の設計作業のより早い段階でより
容易に把握できるようにし、設計作業能率をより向上さ
せることができる半導体集積回路に関する。

【０００２】

【従来の技術】従来から、半導体集積回路の設計に際し
ては、ＣＡＤ（computer aided design ）が非常に多く
用いられ、例えば、レイアウト設計に際してＣＡＤ装置
を用いた自動配置配線が行われている。この自動配置配
線は、レイアウト設計対象となる論理回路に用いられる
論理ゲートを、半導体集積回路チップ上に自動配置する
というものである。又、該自動配置配線は、このような
自動配置の後に、レイアウト設計される論理回路に従っ
て、配置された論理ゲートを自動配線するというもので
ある。

【０００３】又、このような自動配置配線後に、作り込
む論理回路の動作の特にタイミング検証に重点を置いた
実配線シミュレーションが行われている。又、前記自動
配置配線以前であっても、同様にタイミング検証を中心
とした仮想配線シミュレーションが行われている。

【０００４】図４は、従来からの半導体集積回路に組み
込まれる論理回路の一例を示す論理回路図である。

【０００５】この図４においては、半導体集積回路のあ
る入力部分及びその周辺の論理回路が示されている。こ
の図４においては、合計３個の入力バッファブロックＩ
a 〜Ｉc と、合計２個のＤ型フリップフロップ１６とが
示されている。又、ＴＭa 〜ＴＭc は、入力端子であ
る。ＴＭc はクロック入力端子である。

【０００６】前記入力バッファブロックＩa 〜Ｉc は、
当該半導体集積回路外部から信号を入力する際に用いら
れる。該入力バッファブロックＩa 〜Ｉc は、それぞ
れ、バッファゲート１４と、該バッファゲート１４のパ
ッド１２とにより構成されている。前記バッファゲート
１４は、入力バッファゲートとして用いられる。

【０００７】又、前記入力端子ＴＭa から入力された信
号は、前記入力バッファブロックＩa を経て、１つの前
記Ｄ型フリップフロップ１６の入力Ｄへと入力される。
一方、前記入力端子ＴＭb に入力された信号は、前記入
力バッファブロックＩb を経て、他方の前記Ｄ型フリッ
プフロップ１６の入力Ｄへと入力される。又、前記クロ
ック入力端子ＴＭc には、当該半導体集積回路の各部の
動作の同期のために用いられる、クロック信号が入力さ
れている。該クロック信号は、前記入力バッファブロッ
クＩc を経て、合計２個の前記Ｄ型フリップフロップ１
６それぞれのクロック入力ＣＫへと入力される。

【０００８】この図４に示されるような論理回におい
て、前述のような自動配置配線を行うにあたって、前記
入力バッファブロックＩa 〜Ｉc は、一般的には当該半
導体集積回路チップの周囲に配置される。一方、合計２
個の前記Ｄ型フリップフロップ１６それぞれについて
は、例えばそれぞれの出力Ｑの接続先等に従って、当該
半導体集積回路チップ上に配置されていく。

【０００９】従って、これらＤ型フリップフロップ１６
の配置位置は、前記自動配置配線以前に予想することは
困難である。このため、前記入力バッファブロックＩa
〜Ｉc や前記Ｄ型フリップフロップ１６の入力Ｄやクロ
ック入力ＣＫとを接続する配線の長さや配線ルートを、
このような自動配置配線以前に予想することは困難であ
る。前記仮想配線シミュレーションにおいては、未だ配
置されていない論理ゲートを接続する配線の長さを経験
則等に従って予想するものであるが、前記自動配置配線
後の実配線に対して誤差が含まれてしまうものである。
このため、前記仮想配線シミュレーションで動作タイミ
ング等の問題がない論理回路であっても、実配線シミュ
レーションで動作タイミング等に問題が発生してしまう
場合がある。

【００１０】例えば、前記図４に示される論理回路で
の、前記入力バッファブロックＩa に接続される前記Ｄ
型フリップフロップ１６において、前記クロック入力端
子ＴＭc から該Ｄ型フリップフロップ１６のクロック入
力ＣＫまでの遅延時間をＴdckとする。又、前記入力端
子ＴＭa から該Ｄ型フリップフロップ１６の入力Ｄまで
の遅延時間をＴdaとする。更に、該Ｄ型フリップフロッ
プ１６自体のセットアップ時間をＴsaとし、該Ｄ型フリ
ップフロップ１６自体のホールド時間をＴhaとする。こ
の時、前記入力バッファブロックＩa を含め、前記入力
端子ＴＭa 及び前記クロック入力端子ＴＭc 又該Ｄ型フ
リップフロップ１６に関する、全体的なセットアップ時
間Ｔs 及び全体的なホールド時間Ｔh は、それぞれ次式
のように表わすことができる。

【００１１】Ｔs ＝Ｔsa＋（Ｔdck −Ｔda） …（１）Ｔh ＝Ｔha−（Ｔdck −Ｔda） …（２）

【００１２】上記（１）式及び（２）式に示される如
く、前記セットアップ時間Ｔs 及び前記ホールド時間Ｔ
h は、いずれも前記遅延時間Ｔdck やＴdaに依存したも
のであり、前記入力バッファブロックＩa と該Ｄ型フリ
ップフロップ１６の入力Ｄとの間の配線長等に影響を受
けるものとなっている。このため、又、前述のように自
動配置配線以前にはこのような配線長は正確に把握でき
ないため、前述のような仮想配線シミュレーションを正
確に行うことができず、実配線シミュレーションで動作
タイミング等の問題が発生してしまうことがある。

【００１３】このような動作タイミング等の問題が生じ
た場合、自動配置配線後の論理ゲートの位置を人手によ
って修正したり、論理ゲート間の配線の配線ルートを人
手によって修正するのが一般的である。

【００１４】しかしながら、このような人手による修正
作業は時間がかかり、設計作業能率を低下させてしまう
ものである。特に、修正箇所が多い場合には作業量が膨
大なものとなってしまい、対応することができなくなっ
てしまう。又、このような人手による修正では、修正で
きるタイミング時間は比較的短いものであり、十分に対
応することができない動作タイミングの問題も少なくな
い。

【００１５】なお、このように修正箇所が多くなってし
まったり、人手による修正では対応できないような動作
タイミングの修正が生じた場合、非常に時間のかかる自
動配置配線を再び行わなければならなくなってしまう。
半導体集積回路チップのレイアウトサイズによっては、
自動配置配線には、例えば半日から１週間程度という非
常に長い時間が費やされてしまうものである。

【００１６】このため、特開平２−１０９４１４では、
半導体集積回路外部から信号を入力する入力バッファの
周辺に可変遅延回路と多数のスイッチを設けるという技
術が開示されている。該特開平２−１０９４１４は、多
数の前記スイッチを操作することで、又、前記可変遅延
回路を操作することで、半導体集積回路の入力部分にお
ける信号入力タイミング特性、特に、該入力部分におけ
るフリップフロップのセットアップ時間あるいはホール
ド時間を容易に調節するようにしている。

【００１７】前記セットアップ時間は、クロック信号に
従ってデータを保持するフリップフロップ、あるいはフ
リップフロップを用いた論理回路の入力において、この
クロック信号の入力以前に、保持させるデータを確実に
保持させるために、前もって入力しておかなければなら
ないタイミング時間である。又、前記ホールド時間は、
所望のデータを正確にフリップフロップへ保持させるた
めに、前記クロック信号入力後にも、保持させようとす
るデータを入力し続けなければならないタイミング時間
である。

【００１８】又、特開平１−２９２８４０では、クロッ
クに同期して動作する半導体集積回路のゲートアレイの
出力バッファを、フリップフロップ回路とバッファにて
構成するという技術が開示されている。この特開平１−
２９２８４０は、クロックに同期して動作する半導体集
積回路において、その出力バッファの前段のフリップフ
ロップがその出力バッファから離れて配置された場合、
信号の伝播に遅延を生ずるため、正確な動作が困難とな
り、セットアップ時間が延長されてしまうという問題を
解決するものである。

【００１９】

【発明が達成しようとする課題】しかしながら、前記特
開平２−１０９４１４では、比較的複雑な前記可変遅延
回路を備えなければならず、又多数の前述のようなスイ
ッチを備えなければならず、集積度の点で問題がある。
又、該特開平２−１０９４１４の明細書中では言及され
ていないが、このような可変遅延回路の操作や、前述の
ように多数のスイッチの操作は、非常に複雑なものとな
ってしまうと考えられる。又、このような複雑な操作を
行うためには、その半導体集積回路に、このためのフリ
ップフロップや入出力ピンを多数設けなければならなく
なってしまうという問題がある。

【００２０】又、前記特開平１−２９２８４０では、半
導体集積回路の特に信号入力部分で問題となる、前記セ
ットアップ時間や前記ホールド時間に関する動作タイミ
ングを解決することはできない。該特開平１−２９２８
４０は、出力バッファ及びその前段のフリップフロップ
回路において、単にセットアップ時間の余裕を大きくす
るというものである。

【００２１】本発明は、前記従来の問題点を解決するべ
くなされたもので、集積度の低下を抑えながら、作り込
む設計中の論理回路の、セットアップ時間やホールド時
間等の信号入力タイミング特性を、半導体集積回路の設
計作業のより早い段階でより容易に把握できるように
し、設計作業能率をより向上させることができる半導体
集積回路を提供することを目的とする。

【００２２】

【課題を達成するための手段】本発明は、クロック信号
に同期して動作する回路部分を有する半導体集積回路に
おいて、当該半導体集積回路外部から信号を入力する入
力バッファゲートと、前記クロック信号に同期して動作
するフリップフロップと、前記フリップフロップへ前記
クロック信号を供給するクロックラインとを有すると共
に、必要に応じて、前記入力バッファゲートと前記フリ
ップフロップとの間に設けられる入力信号遅延回路を有
する単位入力バッファを備え、複数の前記単位入力バッ
ファを隣接配列した際には、隣接するもののそれぞれの
前記クロックラインが互いに接続されるような、該クロ
ックラインのパターン形状及び位置となっていることに
より、前記課題を達成したものである。

【００２３】

【作用】本発明は、半導体集積回路の動作タイミングの
問題に関して、特に、その半導体集積回路の信号入力部
分でその問題が特に異質であり、特に問題がより大きく
なる傾向があるという点に着目してなされたものであ
る。

【００２４】半導体集積回路の信号入力部分では、他の
半導体集積回路が出力する信号や、他の機器が出力する
信号等を入力する関係上、その要求される信号入力タイ
ミング仕様が、予め決められている場合が多く、変更が
不可能な場合が多い。この点で、半導体集積回路内部で
の信号インタフェースについての信号入出力タイミング
仕様に比べ、融通性が低い。このため、本発明において
は、作り込む設計中の論理回路の信号入力タイミング特
性を、半導体集積回路の設計作業のより早い段階でより
容易に把握できるようにしたものである。

【００２５】このように設計作業能率をより向上させる
ために、本発明においては、本発明特有の単位入力バッ
ファを、その半導体集積回路の外部からの信号入力部分
で用いるようにしている。この単位入力バッファは、当
該半導体集積回路の外部から信号を入力する入力バッフ
ァゲートと、当該半導体集積回路の内部の回路部分の動
作の同期に用いられるクロック信号に同期して動作する
フリップフロップと、前記入力バッファゲートと前記フ
リップフロップとの間に設けられる入力信号遅延回路
と、前記フリップフロップへ前記クロック信号を供給す
るクロックラインとを有している。

【００２６】該単位入力バッファにおいては、このよう
に前記入力バッファゲートと前記フリップフロップとを
１つに備えることで、これら入力バッファゲート及びフ
リップフロップは互いに近接配置され、これら入力バッ
ファゲートとフリップフロップとの間の信号遅延時間
は、前記自動配置配線等に拘らず、常により低減された
ものとなる。即ち、これら入力バッファゲートとフリッ
プフロップとの間の配線は、前述のような自動配置配線
以前であっても決定されているため、その信号遅延時間
は前記自動配置配線以前にも決定された固定値となって
いる。

【００２７】更に、本発明においては、前記単位入力バ
ッファでの、特に前記クロックラインの構造が、複数の
前記単位入力バッファを隣接配列した際には、隣接する
もののそれぞれの前記クロックラインが互いに接続され
るようになっている。このため、複数の前記単位入力バ
ッファを能率良く隣接配列できるだけでなく、隣接配列
された複数の前記単位入力バッファにおける、前記クロ
ック信号を伝達する前記クロックラインの配線パターン
や位置、又配線長が、予め決定されたものとなってい
る。例えば、前記自動配置配線以前にも決定されたもの
となっている。従って、前記単位入力バッファにおける
前記クロック信号の信号遅延時間を、設計作業のより早
い段階でより容易に把握することができる。

【００２８】なお、前記単位入力バッファが有する前記
入力信号遅延回路は、該単位入力バッファに関する信号
入力タイミング特性を決定するものである。例えば、セ
ットアップ時間やホールド時間等の信号入力タイミング
特性を決定するものである。従って、集積回路のレイア
ウト設計に際し、例えば信号遅延時間の異なる前記入力
信号遅延回路を備えた複数種類の前記単位入力バッファ
を備えるようにすることも可能である。あるいは、後述
する第２実施例の如く、前記入力信号遅延回路での信号
遅延時間を可変とするようにしてもよい。これによっ
て、ユーザが信号入力タイミング特性をより容易に変更
することが可能である。なお、該入力信号遅延回路は必
ずしも必要ではなく、その信号遅延時間をゼロとした
り、該入力信号遅延回路を省いてもよい。

【００２９】なお、本発明は、前記単位入力バッファが
備えるフリップフロップを特に限定するものではない。
即ち、保持するビットデータを入力する入力と共に、該
保持のタイミングを規定するクロック信号を入力する入
力を有したものであればよい。本発明のこのようなフリ
ップフロップとしては、例えば、Ｄ型フリップフロッ
プ、Ｔ型フリップフロップ、エッジトリガＲＳ型フリッ
プフロップや、クロック入力を有するＪＫ型フリップフ
ロップ等がある。あるいは、Ｄ型ラッチ等のラッチであ
ってもよい。又、このような本発明に用いるフリップフ
ロップの、入力するクロック信号に従った動作には、例
えば、立ち上がりエッジ動作、立ち下がりエッジ動作、
ハイパスローラッチ動作、あるいはローパスハイラッチ
動作等がある。

【００３０】

【実施例】以下、図を用いて本発明の実施例を詳細に説
明する。

【００３１】図１は、本発明が適用された半導体集積回
路の第１実施例及び第２実施例の入力部分の回路図であ
る。

【００３２】この図１に示される如く、前記第１実施例
の半導体集積回路においても、あるいは前記第２実施例
の半導体集積回路においても、その半導体集積回路の外
部からの信号入力部分には、合計n 個の単位入力バッフ
ァＩ１〜Ｉn が備えられている。更に、これら単位入力
バッファＩ１〜Ｉn へとクロック信号を入力する、又当
該半導体集積回路の内部回路へとクロック信号を入力す
る単位クロック入力バッファＩckを備えている。前記第
１実施例と前記第２実施例とは、前記単位入力バッファ
Ｉ１〜Ｉn それぞれが備える、入力信号遅延回路１５が
互いに異なるものとなっている。

【００３３】前記単位入力バッファＩ１〜Ｉn は、それ
ぞれ、入力端子ＴＭ１〜ＴＭn から、当該半導体集積回
路の外部からの信号をそれぞれ入力する。又、これら単
位入力バッファＩ１〜Ｉn それぞれは、パッド１２と、
バッファゲート１４と、入力信号遅延回路１５と、Ｄ型
フリップフロップ１６とを備える。前記バッファゲート
１４は、入力バッファゲートとして用いられる。更に、
これら単位入力バッファＩ１〜Ｉn は、これらを複数隣
接配列した際には、隣接するもの同士で互いに接続され
るクロックラインを備えている。このクロックライン
は、それぞれの前記単位入力バッファＩ１〜Ｉn が備え
る前記Ｄ型フリップフロップ１６へと、前記クロック信
号を供給するものである。

【００３４】図２は、前記第１実施例の前記単位入力バ
ッファに用いられる前記入力信号遅延回路の論理回路図
である。

【００３５】この図２に示される如く、前記入力信号遅
延回路１５は、複数のバッファゲート１４が直列接続さ
れている。このように複数の前記バッファゲート１４を
接続することで、所望の信号遅延時間を得ている。即
ち、必要とされる信号遅延時間に応じて、前記バッファ
ゲート１４の個数が決定されている。

【００３６】図３は、前記第２実施例の前記単位入力バ
ッファが備える前記入力信号遅延回路の論理回路図であ
る。

【００３７】この図３に示される如く、本第２実施例の
前記入力信号遅延回路１５は、複数の前記バッファゲー
ト１４にて構成されている。又、本第２実施例において
は、配線Ｌ１〜Ｌn のそれぞれの有無がカスタム化され
ており、コンタクトＰ１〜Ｐ（n ＋１）のそれぞれの有
無についてもカスタム化されている。従って、前記入力
信号遅延回路１５が有する前記バッファゲート１４の個
数が予め決定されているとしても、これら配線Ｌ１〜Ｌ
n それぞれの有無や、これらコンタクトＰ１〜Ｐ（n ＋
１）それぞれの有無を変更することで、実際に用いられ
る前記入力バッファ１４の個数を変更することができ
る。これによって、本第２実施例における前記入力信号
遅延回路１５での信号遅延時間を、配線やコンタクトの
変更のみで設定することが可能である。

【００３８】以上説明したような前記第１実施例及び前
記第２実施例においては、まず、前述のような単位入力
バッファＩ１〜Ｉn を用いているため、前記入力端子Ｔ
Ｍ１〜ＴＭn から、前記単位入力バッファＩ１〜Ｉn そ
れぞれの前記Ｄ型フリップフロップ１６の入力Ｄまでの
信号遅延時間は、予め決定されたものとなっている。こ
のため、例えば前記自動配置配線以前であっても、この
信号遅延時間はより容易に把握することができる。

【００３９】即ち、前記入力端子ＴＭ１〜ＴＭn から対
応する前記単位入力バッファＩ１〜Ｉn の前記Ｄ型フリ
ップフロップ１６の入力Ｄまでの信号遅延時間Ｔddにつ
いては、前記入力信号遅延回路１５での信号遅延時間を
Ｔd αとし、これ以外の信号遅延時間をＴd βとする
と、（Ｔdd＝Ｔd α＋Ｔd β）と表わすことができる。

【００４０】更に、これら第１実施例及び第２実施例に
おいては、前記単位入力バッファＩ１〜Ｉn を複数隣接
配列する場合には、前述のようなクロックラインによっ
て、それぞれの前記単位入力バッファＩ１〜Ｉn が備え
る前記Ｄ型フリップフロップ１６のクロック信号入力Ｃ
Ｋへと、クロック信号を供給する経路が固定されてい
る。従って、前記クロック入力端子Ｔckからこれら単位
入力バッファＩ１〜Ｉnそれぞれの前記Ｄ型フリップフ
ロップ１６のクロック信号入力ＣＫまでの信号遅延時間
が、予め決定されたものとなっている。

【００４１】例えば、隣接する前記単位入力バッファＩ
１〜Ｉn の１区間での前記クロックラインにおける信号
遅延時間をＴdbとする。即ち、符号Ｄn からＤ（n −
１）までの区間、符号Ｄ（n −１）からＤ（n −２）ま
での区間、符号Ｄ（n −２）からＤ（n −３）までの区
間等、隣接する前記単位入力バッファＩ１〜Ｉn 間での
それぞれの区間における前記クロック信号の信号遅延時
間をＴdbとする。又、前記クロック入力端子ＴＭckから
前記符号Ｄn までの信号遅延時間をＴd0とする。この
時、前記クロック入力端子ＴＭckから、第n 番目の前記
単位入力バッファＩi までの信号遅延時間Ｔi は次式の
ように表わすことができる。

【００４２】Ｔi ＝（n ＋１−i ）×Ｔdb＋Ｔd0 …（３）

【００４３】なお、上記（３）式に示されるように、前
記符号Ｄn からより遠い前記単位入力バッファＩ１〜Ｉ
n の前記Ｄ型フリップフロップ１６程、前記信号遅延時
間Ｔi が長くなってしまう。このため、それぞれの前記
信号遅延時間Ｔi の長さに応じて、前記入力信号遅延回
路１５での信号遅延時間を設定することも考えられる。
即ち、前記符号Ｄn から遠い前記単位入力バッファＩ１
〜Ｉn 程、その前記入力信号遅延回路１５での信号遅延
時間を長くするというものである。これによって、前記
単位入力バッファＩ１〜Ｉn 間でのセットアップ時間の
ばらつきやホールド時間のばらつき等、信号入力タイミ
ング特性のばらつきを低減することが可能である。

【００４４】例えば、前記第１実施例においては、前記
図２に示される前記入力信号遅延回路１５の前記バッフ
ァゲート１４の個数を、前記信号遅延時間Ｔi の長さに
応じて設定する。あるいは、前記第２実施例において
は、前記図３に示される前記入力信号遅延回路１５での
前記配線Ｌ１〜Ｌn の有無や、前記コンタクトＰ１〜Ｐ
（n ＋１）の有無を、前記信号遅延時間Ｔi の長さに応
じて設定することができる。

【００４５】以上説明した通り、前記第１実施例及び前
記第２実施例によれば、自動配置配線以前であっても、
本発明を適用することで、前記セットアップ時間や前記
ホールド時間等の信号入力タイミング特性をより容易に
把握することが可能である。又、前記第２実施例にあっ
ては、前記配線Ｌ１〜Ｌn や前記コンタクトＰ１〜Ｐ
（n ＋１）の有無の設定によって、前記入力信号遅延回
路１５それぞれの信号遅延時間を、より容易に設定する
ことが可能である。

【００４６】なお、以上説明した実施例はＤ型フリップ
フロップの場合で示したが、前記の如く、本発明の前記
単位入力バッファが備えるフリップフロップはこれに限
定されるものではない。

【００４７】

【発明の効果】以上説明した通り、本発明によれば、集
積度の低下を抑えながら、作り込む設計中の論理回路
の、セットアップ時間やホールド時間等の信号入力タイ
ミング特性を、半導体集積回路の設計作業のより早い段
階でより容易に把握することができ、設計作業能率をよ
り向上させることができるという優れた効果を得ること
ができる。又、本発明に用いられる前記単位入力バッフ
ァは、前記特開平２−１０９４１４が備えるような、そ
の操作がより複雑となる前記可変遅延回路等は用いられ
ておらず、又、集積度の低下もより少ないものとなって
いる。

【００４８】本発明によれば、仮想配線シミュレーショ
ンにおいても、当該半導体集積回路の外部から信号を入
力する際の、初段のフリップフロップでの動作タイミン
グのシミュレーションをより正確に行うことができ、実
配線シミュレーションで発生する不具合を減少すること
ができ、設計時間の短縮又設計費用の削減等の大きな効
果を得ることができる。

【図面の簡単な説明】

【図１】本発明が適用された半導体集積回路の第１実施
例及び第２実施例のその外部からの信号入力部分の論理
回路図

【図２】前記第１実施例に用いられる入力信号遅延回路
の論理回路図

【図３】前記第２実施例に用いられる入力信号遅延回路
の論理回路図

【図４】従来からある半導体集積回路のその外部からの
信号入力部分の論理回路図

【符号の説明】

１２…パッド１４…バッファゲート１５…入力信号遅延回路１６…Ｄ型フリップフロップＴＭ１〜ＴＭn …入力端子ＴＭck…クロック信号入力端子Ｉ１〜Ｉn …単位入力バッファＩck…単位クロック入力バッファＩa 〜Ｉc …入力バッファブロック

Claims

【特許請求の範囲】

【請求項１】クロック信号に同期して動作する回路部分
を有する半導体集積回路において、当該半導体集積回路外部から信号を入力する入力バッフ
ァゲートと、前記クロック信号に同期して動作するフリ
ップフロップと、前記フリップフロップへ前記クロック
信号を供給するクロックラインとを有すると共に、必要
に応じて、前記入力バッファゲートと前記フリップフロ
ップとの間に設けられる入力信号遅延回路を有する単位
入力バッファを備え、複数の前記単位入力バッファを隣接配列した際には、隣
接するもののそれぞれの前記クロックラインが互いに接
続されるような、該クロックラインのパターン形状及び
位置となっていることを特徴とする半導体集積回路。