JP2012164910A - 半導体集積回路、半導体チップ、及び半導体集積回路の設計手法 - Google Patents

半導体集積回路、半導体チップ、及び半導体集積回路の設計手法 Download PDF

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Abstract

【課題】容易な設計により、小規模な構成でクロックスキューを抑制させる半導体集積回路を提供する。
【解決手段】ラッチ回路３１〜３１６のデータ入力端子とデータビットの供給元ＰＤとの間に、クロック信号ＣＬＬの供給元ＰＣＤ及びラッチ回路のクロック入力端子間のクロック信号経路中に含まれている論理素子の個数と同一数だけ当該論理素子を直列に接続してなる第１遅延部５１，５２と、クロック信号経路中の配線の配線長に対応した配線遅延時間と同一長の遅延時間を有する第２遅延部５３と、を備える。
【選択図】図１

Description

本発明は、半導体集積回路、特に、クロック信号に同期してデータビットを取り込むラッチ回路を含む半導体集積回路、半導体チップ、及び半導体集積回路の設計手法に関する。
半導体ＩＣチップ上に構築されるラッチ回路としてのフリップフロップ（以下、ＦＦと称する）では、製造上のバラツキ或いは配線遅延等の影響により、各ＦＦに供給されるクロック信号のエッジタイミングが一致しなくなるという、いわゆるクロックスキューが生じる。このクロックスキューの影響により、例えば、所定タイミングよりも遅れたクロック信号が供給されたＦＦでは、データを確実に取り込む為に必要となるデータの保持期間、つまりホールドタイムを十分に確保できなくなり、誤ったデータを取り込んでしまう虞が生じる。一方、所定タイミングよりも進んだクロック信号が供給されたＦＦでは、その直前に取り込んだデータを再び取り込んでしまうことを防止する為の時間、つまりセットアップタイムを十分に確保できなくなり、誤ったデータを取り込んでしまう虞が生じる。
そこで、レイアウト設計の段階で、ＦＦ間の各経路毎にホールドタイムを測定し、そのホールドタイムが規定の範囲内に収まるように、クロック信号ラインに遅延回路としてのバッファの挿入及びクロック分岐路の設定を行うようにしたクロックツリー形成方法が提案されている（例えば特許文献１の段落[００３４][００３５]及び図５参照）。
しかしながら、このようなクロックツリーを形成する為には複雑な演算処理が必要となる。また、長大な遅延時間を有するバッファを挿入しなければならない場合には、このバッファが占めるレイアウト面積が増大してしまうという問題があった。
特開２００７−１８３８８７号公報
本願発明は、容易な設計により、小規模な構成でクロックスキューを抑制させることが可能な半導体集積回路、半導体チップ、及び半導体集積回路の設計手法を提供することを目的とする。
本発明による半導体集積回路は、クロック信号に同期してデータビットを取り込むラッチ回路を含む半導体集積回路であって、前記データビットの供給元及び前記ラッチ回路のデータ入力端子間に接続された遅延回路と、前記クロック信号の供給元から当該クロック信号を前記ラッチ回路のクロック入力端子に伝送するクロック信号経路と、を有し、前記遅延回路は、前記クロック信号経路中に含まれている前記論理素子の個数と同一数だけ当該論理素子を直列に接続してなる第１遅延部と、前記クロック信号経路中の配線の配線長に対応した配線遅延時間と同一長の遅延時間を有する第２遅延部と、を有する。
又、本発明による半導体チップは、クロック信号に同期してデータビットを取り込むラッチ回路を含む半導体チップであって、チップ外周に沿って配置されるデータパッドと、前記チップ外周に沿って配置されるクロックパッドと、前記ラッチ回路と前記クロックパッド間を接続するクロック配線と、前記ラッチ回路と前記データパッド間を接続するデータ配線と、前記ラッチ回路と前記クロックパッド間に接続される第１波形整形素子と、前記ラッチ回路と前記データパッド間に接続される第２波形整形素子と、前記ラッチ回路と前記データパッド間に接続されており、コンデンサへの充放電電流量に対応した遅延量を有する遅延回路と、前記コンデンサの一端へ接続されるグランド配線と、を備え、前記グランド配線は、前記データパッドと前記遅延回路とが形成される間の領域に前記チップ外周の縁に沿う方向へ延在するように配置される。
又、本発明による半導体集積回路の設計手法は、クロック信号に同期してデータビットを取り込むラッチ回路を含む半導体集積回路の設計手法であって、データパッド、クロックパッド、クロック配線、データ配線、第１波形整形素子、第２波形整形素子、ラッチ回路、及びコンデンサに供給する充放電電流量に対応した遅延量を有する遅延回路を配置するステップと、前記クロック配線の長さに基づく遅延量に相当する前記コンデンサの容量及び／又は充放電電流量を決定するステップと、前記コンデンサの容量及び／又は前記充放電電流量に基づき、定電流バイアス電圧の算出及び／又は前記コンデンサのレイアウト形状の算出を行なうステップと、前記定電流バイアス電圧の算出及び／又は前記コンデンサのレイアウト形状の算出に基づき前記コンデンサ及び／又は前記定電流バイアス電圧を生成する回路を配置及び／又は修正するステップと、を備える。
本発明においては、データビットの供給元とラッチ回路のデータ入力端子との間に、クロック信号の供給元及びラッチ回路のクロック入力端子間のクロック信号経路中に含まれている論理素子の個数と同一数だけ当該論理素子を直列に接続してなる第１遅延部と、クロック信号経路中の配線の配線長に対応した配線遅延時間と同一長の遅延時間を有する第２遅延部と、を備える。かかる第１遅延部により、クロック信号経路中に含まれている論理素子の遅延時間に伴うクロックスキューが抑制され、第２遅延部により、クロック信号経路での配線遅延時間に伴うクロックスキューを抑制する。
かかる構成によれば、クロックスキューを低減させる為のクロックツリー構造を考慮した設計、或いはデータビットの供給元及びラッチ回路間のデータ配線長をクロック配線長に合わせ込むような複雑な設計を行うことなく、セットアップタイム及びホールドタイムに対して十分なマージンを確保することが可能となる。従って、クロックスキューを低減させ得るクロックツリーを構築したが故に遅延手段としての論理素子の直列段数が長大となる、或いはデータ配線長がクロック配線長に合わせて長大となることは無いので、これらの設計手法を採用した場合に比して、チップ占有面積を小さくすることが可能となる。
本発明による半導体集積回路としてのデータ取込部を示す回路図である。 可変遅延バッファ５３の内部構成を示す回路図である。 可変遅延バッファ５３に設けられているコンデンサＣ１及びＣ２の構造をチップ上面から眺めた正面図である。 図１に示すデータ取込部を構築すべく実施されるチップレイアウト処理のフローを示すフローチャートである。 データパッドＰＤ及びクロックパッドの配置形態の一例を示す図である。 データパッドＰＤ及びクロックパッドの配置形態の他の一例を示す図である。 図１に示されるデータ取込部における各素子のチップ上での配置及び配線形態の一例を示す図である。 データ取込部の他の一例を示す回路図である。 データ取込部を構築すべく実施される他のチップレイアウト処理のフローを示すフローチャートである。 図８に示されるデータ取込部における各素子のチップ上での配置及び配線形態の一例を示す図である。 図８に示されるデータ取込部における各素子のチップ上での配置及び配線形態の他の一例を示す図である。
本発明においては、クロック信号に同期してデータビットを取り込むラッチ回路のデータ入力端子とデータビットの供給元との間に、以下の如き第１遅延部及び第２遅延部を備えた遅延回路を設ける。第１遅延部は、クロック信号の供給元及びラッチ回路のクロック入力端子間のクロック信号経路中に含まれている論理素子の個数と同一数だけ当該論理素子を直列に接続して構成される。第２遅延部は、クロック信号経路中の配線の配線長に対応した配線遅延時間と同一長の遅延時間を有する。
図１は、半導体チップに構築されている回路網の中からデータ取込部の構成を抜粋して示す回路図である。
尚、図１に示すデータ取込部は、１６ビット分の入力データビットＤ1〜Ｄ16各々をクロック信号ＣＬＫの立ち上がりエッジタイミングで取り込むものである。
図１に示すように、かかるデータ取込部は、インバータ１、インバータ２1〜２16、ＦＦ３1〜ＦＦ３16、遅延時間設定部４、遅延回路５1〜５16からなる。
インバータ１は、半導体チップの外部接続端子であるクロックパッドＰＣＤを介して外部から供給された入力クロック信号ＣＬＫの論理レベルを反転させた反転クロック信号ＣＫをクロック配線ＣＬＬを介してインバータ２1〜２16の各々に供給する。尚、インバータ１は、入力クロック信号ＣＬＫの供給元となるクロックパッドＰＣＤの近傍に配置される。
インバータ２1〜２16は、この反転クロック信号ＣＫの論理レベルを反転させたクロック信号をＦＦ３1〜ＦＦ３16各々のクロック入力端子に供給する。尚、インバータ２1〜２16は、夫々ＦＦ３1〜ＦＦ３16各々のクロック入力端子の近傍に配置される。
尚、これらインバータ１及び２1〜２16は、クロック信号に対する波形整形機能を伴うものである。
遅延回路５1〜５16は、夫々同一の内部構成を有し、図１に示す如くインバータ５１及び５２と、可変遅延バッファ５３とからなる。
インバータ５１は、半導体チップの外部接続端子であるデータパッドＰＤから供給された入力データビットＤの論理レベルを反転させた反転ビット信号ＤＱを可変遅延バッファ５３に供給する。尚、インバータ５１は、クロック信号経路中に含まれる上記インバータ１と同一の処理時間（以降、遅延時間と称する）を有するものであり、入力データビットＤの供給元となるデータパッドＰＤの近傍に配置される。
可変遅延バッファ５３は、かかる反転ビット信号ＤＱを遅延させた遅延反転ビット信号ＤＤＱをインバータ５２に供給する。尚、可変遅延バッファ５３では、遅延時間設定部４から供給された遅延制御電圧としての定電流バイアス電圧ＣＰ及びＣＮに応じて、反転ビット信号ＤＱを遅延させる際の遅延量が変更される。インバータ５２は、可変遅延バッファ５３から供給された遅延反転ビット信号ＤＤＱの論理レベルを反転させたものを遅延データビットＤＤとしてＦＦ３のデータ入力端子に供給する。尚、インバータ５２は、クロック信号経路中に含まれる上記インバータ２と略同一の遅延時間を有するものである。例えば、インバータ２及び５２の各々は、互いに同一のプロセスを用いて同一の素子サイズにて形成されている。これにより、製造プロセスのバラツキに起因する誤差を許容することができる。
ラッチ回路としてのＦＦ３1〜ＦＦ３16の各々は、夫々に対応した遅延回路５1〜５16から供給された遅延データビットＤＤ1〜ＤＤ16を、インバータ２1〜２16を介して供給されたクロック信号の立ち上がりエッジタイミング毎に取り込み、これを取込データＳＤ1〜ＳＤ16として送出する。
遅延時間設定部４は、遅延回路５1〜５16各々の遅延時間を個別に調整する遅延時間制御電圧として定電流バイアス電圧ＣＰ1〜ＣＰ16及びＣＮ1〜ＣＮ16を生成し、遅延回路５1〜５16各々の可変遅延バッファ５３に供給する。すなわち、遅延時間設定部４は、定電流バイアス電圧ＣＰ1及びＣＮ1を遅延回路５1の可変遅延バッファ５３に供給し、定電流バイアス電圧ＣＰ2及びＣＮ2を遅延回路５2の可変遅延バッファ５３に供給し、定電流バイアス電圧ＣＰ3及びＣＮ3を遅延回路５3の可変遅延バッファ５３に供給する。
尚、遅延時間設定部４が生成すべき定電流バイアス電圧ＣＰ1〜ＣＰ16及びＣＮ1〜ＣＮ16各々の値は、予め設計段階におけるチップレイアウト処理（後述する）により、夫々個別に設定されている。すなわち、かかるチップレイアウト処理により、先ず、クロック配線ＣＬＬによる配線長に対応した、配線抵抗及び寄生容量に起因する遅延時間（配線遅延時間と称する）をＦＦ３1〜ＦＦ３16の各々毎に算出する。そして、各ＦＦ３毎に算出された遅延時間に対応した定電流バイアス電圧ＣＰ1〜ＣＰ16（ＣＮ1〜ＣＮ16）を生成させるべく遅延時間設定部４の設定を行うのである。
尚、遅延時間設定部４としては、生成すべき定電流バイアス電圧ＣＰ1〜ＣＰ16及びＣＮ1〜ＣＮ16各々を、外部供給された制御信号によって任意に設定可能となる構成を採用しても良い。
図２は、可変遅延バッファ５３の内部構成を示す図である。
図２に示すように、可変遅延バッファ５３は、可変遅延インバータＩＶ１及びＩＶ２、コンデンサＣ１及びＣ２から構成される。
可変遅延インバータＩＶ１は、ｐチャネルＭＯＳ（metal-oxide semiconductor）型のＦＥＴ（Field effect transistor）であるトランジスタＰ１及びＰ２と、ｎチャネルＭＯＳ型のＦＥＴであるトランジスタＮ１及びＮ２とからなる。
トランジスタＰ１のゲート端子には、定電流バイアス電圧ＣＰが供給されており、そのソース端子には電源電位ＶＤＤが印加されており、そのドレイン端子はトランジスタＰ２のソース端子に接続されている。トランジスタＰ１は、定電流バイアス電圧ＣＰに応じた電流を生成しこれをそのドレイン端子を介してトランジスタＰ２のソース端子に送出する。トランジスタＰ２のゲート端子には、インバータ５１から送出された反転ビット信号ＤＱが印加されており、そのドレイン端子はラインＬ１に接続されている。トランジスタＰ２は、反転ビット信号ＤＱが論理レベル１に対応したレベルである場合にはオフ状態となる一方、反転ビット信号ＤＱが論理レベル０に対応したレベルである場合にはオン状態となって、上記トランジスタＰ１のドレイン端子及びラインＬ１間を接続する。すなわち、トランジスタＰ２がオン状態にある場合には、論理レベル１に対応した電源電位ＶＤＤがラインＬ１に印加される。トランジスタＮ２のゲート端子には定電流バイアス電圧ＣＮが供給されており、そのソース端子には接地電位ＧＮＤが印加されており、そのドレイン端子はトランジスタＮ１のソース端子に接続されている。トランジスタＮ２には、定電流バイアス電圧ＣＮに応じた電流が流れ込みこれをソース端子を介して出力する。トランジスタＮ１のゲート端子には、インバータ５１から送出された反転ビット信号ＤＱが印加されており、そのドレイン端子はラインＬ１に接続されている。トランジスタＮ１は、反転ビット信号ＤＱが論理レベル０に対応したレベルである場合にはオフ状態となる一方、反転ビット信号ＤＱが論理レベル１に対応したレベルである場合にはオン状態となって、上記トランジスタＮ２のドレイン端子及びラインＬ１間を接続する。すなわち、トランジスタＮ２がオン状態にある場合には、論理レベル０に対応した接地電位ＧＮＤがラインＬ１に印加される。ラインＬ１には、コンデンサＣ１の一端が接続されており、このコンデンサＣ１の他端には接地電位ＧＮＤが固定供給されている。
かかる構成により、可変遅延インバータＩＶ１は、上記反転ビット信号ＤＱの論理レベルを反転した信号をラインＬ１に送出する。この際、定電流バイアス電圧ＣＰ及びＣＮに応じた電流がトランジスタＰ１及びＰ２、又はＮ２及びＮ１を介してラインＬ１に流れ、ラインＬ１に接続されているコンデンサＣ１を充電又は放電する。つまり、可変遅延インバータＩＶ１は、供給された信号の論理反転を行うと共に、コンデンサＣ１の充放電を制御する充放電制御部として動作するのである。ここで、定電流バイアス電圧ＣＰ及びＣＮに応じてラインＬ１上に流れる電流量が小なるほどコンデンサＣ１の充放電時間が長くなり、その充放電時間の分だけ、ラインＬ１に送出された信号の立ち上がりエッジ部及び立ち下がりエッジ部に遅延が生じる。よって、可変遅延インバータＩＶ１によってラインＬ１上に送出された、上記反転ビット信号ＤＱの論理レベルを反転した信号は、この充放電時間に対応した遅延時間を経た後、ビット信号ＢＳとして次段の可変遅延インバータＩＶ２に供給される。尚、可変遅延インバータＩＶ１には、これら定電流バイアス電圧ＣＰ及びＣＮとして、前述した如きクロック配線ＣＬＬによる配線遅延時間の１／２の遅延時間に対応した値が供給されている。
このように、可変遅延インバータＩＶ１及びコンデンサＣ１は、反転ビット信号ＤＱが供給されると、この反転ビット信号ＤＱの論理レベルを反転させた信号を、クロック配線ＣＬＬによる配線遅延時間の１／２の遅延時間だけ遅延させたものをビット信号ＢＳとして次段の可変遅延インバータＩＶ２に供給する。
可変遅延インバータＩＶ２は、ｐチャネルＭＯＳ型のＦＥＴであるトランジスタＰ３及びＰ４と、ｎチャネルＭＯＳ型のＦＥＴであるトランジスタＮ３及びＮ４とからなる。
トランジスタＰ３のゲート端子には、定電流バイアスとして定電流バイアス電圧ＣＰが供給されており、そのソース端子には電源電位ＶＤＤが印加されており、そのドレイン端子はトランジスタＰ４のソース端子に接続されている。トランジスタＰ３は、定電流バイアス電圧ＣＰに応じた電流を生成しこれをそのドレイン端子を介してトランジスタＰ４のソース端子に送出する。トランジスタＰ４のゲート端子には、可変遅延インバータＩＶ２から供給された上記ビット信号ＢＳが印加されており、そのドレイン端子はラインＬ２に接続されている。トランジスタＰ４は、ビット信号ＢＳが論理レベル１に対応したレベルである場合にはオフ状態となる一方、ビット信号ＢＳが論理レベル０に対応したレベルである場合にはオン状態となって、上記トランジスタＰ３のドレイン端子及びラインＬ２間を接続する。すなわち、トランジスタＰ４がオン状態にある場合には、論理レベル１に対応した電源電位ＶＤＤがラインＬ２に印加される。トランジスタＮ４のゲート端子には定電流バイアス電圧ＣＮが供給されており、そのソース端子には接地電位ＧＮＤが印加されており、そのドレイン端子はトランジスタＮ３のソース端子に接続されている。トランジスタＮ４には、定電流バイアス電圧ＣＮに応じた電流が流れ込みこれをそのソース端子から送出する。トランジスタＮ３のゲート端子には、可変遅延インバータＩＶ２から供給された上記ビット信号ＢＳが印加されている。トランジスタＮ３のドレイン端子はラインＬ２に接続されている。トランジスタＮ３は、上記ビット信号ＢＳが論理レベル０に対応したレベルである場合にはオフ状態となる一方、ビット信号ＢＳが論理レベル１に対応したレベルである場合にはオン状態となって、上記トランジスタＮ４のドレイン端子及びラインＬ２間を接続する。すなわち、トランジスタＮ４がオン状態にある場合には、論理レベル０に対応した接地電位ＧＮＤがラインＬ２に印加される。ラインＬ１には、コンデンサＣ２の一端が接続されており、このコンデンサＣ２の他端には接地電位ＧＮＤが固定供給されている。
かかる構成により、可変遅延インバータＩＶ２は、上記ビット信号ＢＳの論理レベルを反転した信号をラインＬ２に送出する。この際、定電流バイアス電圧ＣＰ及びＣＮに応じた電流がトランジスタＰ３及びＰ４、又はＮ３及びＮ４を介してラインＬ２に流れ、ラインＬ２に接続されているコンデンサＣ２を充電又は放電する。つまり、可変遅延インバータＩＶ２は、供給された信号の論理反転を行うと共に、コンデンサＣ２の充放電を制御する充放電制御部として動作するのである。ここで、定電流バイアス電圧ＣＰ及びＣＮに応じてラインＬ２上に流れる電流量が小なるほどコンデンサＣ２の充放電時間が長くなり、その充放電時間の分だけ、ラインＬ２に送出された信号の立ち上がりエッジ部及び立ち下がりエッジ部に遅延が生じる。よって、可変遅延インバータＩＶ２によってラインＬ２上に送出された、ビット信号ＢＳの論理レベルを反転した信号は、この充放電時間に対応した遅延時間を経た後、上記遅延反転ビット信号ＤＤＱとして次段のインバータ５２に供給される。尚、可変遅延インバータＩＶ２には、これら定電流バイアス電圧ＣＰ及びＣＮとして、前述した如きクロック配線ＣＬＬによる配線遅延時間の１／２の遅延時間に対応した値が供給されている。
このように、可変遅延インバータＩＶ２及びコンデンサＣ２は、ビット信号ＢＳが供給されると、このビット信号ＢＳの論理レベルを反転させた信号を、クロック配線ＣＬＬによる配線遅延時間の１／２の遅延時間だけ遅延させたものを遅延反転ビット信号ＤＤＱとして次段のインバータ５２に供給する第２遅延部となる。
尚、上記コンデンサＣ１及びＣ２の各々は、クロック配線ＣＬＬと同一の配線材からなると共に、互いに同一層に形成された配線からなる複数の電極を平行に配置することによって得られるフリンジ容量を利用して構築されている。
図３は、コンデンサＣ１及びＣ２各々の構造を上面側から眺めた正面図である。
図３に示すように、コンデンサＣ１及びＣ２の各々は、接地電位ＧＮＤを供給する為の帯状のグランド金属配線ＧＬと、グランド金属配線ＧＬに接続されておりこのグランド金属配線ＧＬと交叉する方向に夫々伸長する複数の第１金属配線ＭＬ１からなる櫛歯形状の第１電極と、互いに隣接する第１金属配線ＭＬ１同士の間に１つずつ配置された複数の第２金属配線ＭＬ２からなる櫛歯形状の第２電極と、第２金属配線ＭＬ２各々の一端を共通に接続する金属配線ＰＬと、からなる。この際、第１金属配線ＭＬ１及び第２金属配線ＭＬ２は共にクロック配線ＣＬＬと同一の配線材であり、図３に示す如く、半導体チップ上において互いに平行に配置されている。また、図３に示されるコンデンサＣ１の金属配線ＰＬが図２に示されるラインＬ１となり、コンデンサＣ２の金属配線ＰＬがラインＬ２となる。尚、上記した櫛歯形状の第１電極及び第２電極は、互いに半導体チップの同一層に形成されている。
図３に示す構成によれば、第１金属配線ＭＬ１及び第２金属配線ＭＬ２間のフリンジ容量がコンデンサＣ１（Ｃ２）としての容量となる。すなわち、第１電極として形成される第１金属配線ＭＬ１、及び第２電極として形成される第２金属配線ＭＬ２各々の配線長、或いは本数を制御することにより、その容量を変更して遅延時間の変更を行うことが可能となる。そこで、後述するようにチップレイアウト処理において、可変遅延インバータＩＶ１（ＩＶ２）及びコンデンサＣ１（Ｃ２）の１組で、クロック配線ＣＬＬによる配線遅延時間の１／２の遅延時間を有する遅延手段となるように、第１金属配線ＭＬ１及び第２金属配線ＭＬ２の配線長、或いは本数が設定されている。尚、上述した如く、コンデンサＣ１及びＣ２は、クロック配線ＣＬＬと同一の配線材を用いて構築されているので、クロック配線ＣＬＬの製造上のバラツキに伴う配線遅延量のズレ分が、このコンデンサＣ１及びＣ２による遅延量にも同様に反映される。これにより、実際に製造された製品段階において精度良くクロックスキューの相殺を行うことが可能となる。
可変遅延バッファ５３は、上記した如き可変遅延インバータＩＶ１及びコンデンサＣ１と、可変遅延インバータＩＶ２及びコンデンサＣ２との２段分の遅延手段により、インバータ５１から供給された反転ビット信号ＤＱを、クロック配線ＣＬＬによる配線遅延時間分だけ遅延させたものを遅延反転ビット信号ＤＤＱとしてインバータ５２に供給する。例えば、遅延回路５1に含まれる可変遅延バッファ５３は、反転ビット信号ＤＱが供給されると、これを、図１に示す如きインバータ１及び２1間のクロック配線ＣＬＬによる配線遅延時間の分だけ遅延させたものを遅延反転ビット信号ＤＤＱとして、次段のインバータ５２に供給する。また、遅延回路５16に含まれる可変遅延バッファ５３は、反転ビット信号ＤＱが供給されると、これを、図１に示す如きインバータ１及び２16間のクロック配線ＣＬＬによる配線遅延時間分だけ遅延させたものを遅延反転ビット信号ＤＤＱとして、次段のインバータ５２に供給する。
以上の如く、遅延回路５1〜５16の各々には、クロックパッドＰＣＤ及び各ＦＦ３間のクロック信号経路中に含まれている論理素子（インバータ１、２）の遅延時間に伴うクロックスキュー分を相殺すべく、このクロック信号経路中に含まれる論理素子と同一数だけこの論理素子と同一の論理素子（インバータ５１、５２）が直列に接続されてなる第１遅延部が含まれている。
更に、遅延回路５1〜５16各々には、ＦＦ３1〜３16の各々にクロック信号を伝送するクロック配線ＣＬＬによる配線遅延時間に伴うクロックスキュー分を相殺すべく、第２の遅延部として可変遅延バッファ５３が設けられている。
よって、このような遅延回路５1〜５16を備えた図１に示す如きデータ取込部によれば、例えＦＦ３1〜３16の各々毎にクロック配線長が異なっていても、クロックスキューを生じさせることなくＦＦ３1〜３16各々において入力データビットＤ1〜Ｄ16の取り込みが為されるようになる。
また、かかる構成によれば、クロック信号経路を設計するにあたり、波形整形用素子用の論理素子（インバータ１、２）だけをクロック信号経路に設ければよいので、クロックスキューの発生を抑制する為のクロックツリーを構築する処理を行うものに比して、設計が容易化される。
更に、クロック配線ＣＬＬの配線長が長くなったが故に配線遅延時間が大幅に大となる場合にも、図２に示す如き構成を有する可変遅延バッファ５３だけで各種の配線遅延時間を相殺することができるので、複数のインバータを配線遅延時間の分だけ直列に接続した構成を採用する場合に比して、チップ占有面積を小さくすることが可能となる。
このように、図１に示すデータ取込部によれば、クロックスキューを低減させる為のクロックツリー構造を考慮した設計、或いはデータパッド及びＦＦ３間のデータ配線長をクロック配線長に合わせ込むような設計の如き複雑な設計を行うことなく、セットアップタイム及びホールドタイムに対して十分なマージンを確保することが可能となる。従って、クロックスキューを低減させ得るクロックツリーを構築したが故に遅延手段としての論理素子の直列段数が長大となる、或いはデータ配線長がクロック配線長に合わせて長大となることは無いので、これらの設計手法を採用した場合に比して、チップ占有面積を小さくすることが可能となる。
次に、ＬＳＩ設計支援装置によって為される上記データ取込部に対するチップレイアウト処理について、図４に示すチップレイアウトフローに従って説明する。
先ず、ＬＳＩ設計支援装置は、図１に示すデータ取込部の回路図データに基づき、入力データビットＤ1〜Ｄ16各々に対応したデータパッドＰＤ、及び入力クロック信号ＣＬＫに対応したクロックパッドＰＣＤ各々の半導体チップ上における配置位置を設定する（ステップＳ１）。すなわち、ＬＳＩ設計支援装置は、図５に示すように、入力データビットＤ1〜Ｄ16各々に対応したデータパッドＰＤを半導体チップの外周に沿って連続して配置し、その中央の位置、つまり入力データビットＤ8に対応したデータパッドＰＤと、入力データビットＤ9に対応したデータパッドＰＤとの間に、入力クロック信号ＣＬＫに対応したクロックパッドＰＣＤを半導体チップの外周に沿って配置する。尚、クロックパッドＰＣＤを配置する位置は、必ずしも入力データビットＤ1〜Ｄ16各々に対応して連続配置されたデータパッドＰＤ群の中央の位置である必要はなく、例えば図６に示すように、入力データビットＤ6に対応したデータパッドＰＤと、入力データビットＤ7に対応したデータパッドＰＤとの間に配置するようにしても良い。要するに、クロック信号の供給元となるクロックパッドＰＣＤが、入力データビットの供給元となるデータパッドＰＤに挟まれた形態で半導体チップ上に配置されていれば良いのである。このようなデータパッドＰＤ及びクロックパッドＰＣＤの配置により、最もクロック配線長が長くなるクロック信号経路での配線長を短くすることができるので、最大クロックスキュー量に対する低減が図られる。
次に、ＬＳＩ設計支援装置は、図７に示すように、入力データビットＤ1〜Ｄ16各々に対応したデータパッドＰＤの近傍に、夫々に対応した遅延回路５1〜５16及びＦＦ３1〜３16を配置し、クロックパッドＰＣＤの近傍にインバータ１を配置し、ＦＦ３1〜３16各々の近傍にインバータ２1〜２16を配置し、更に、遅延時間設定部４を配置すべき設定を行う（ステップＳ２）。
次に、ＬＳＩ設計支援装置は、図７に示す如く、データパッドＰＤ、遅延回路５及びＦＦ３間を接続し、遅延時間設定部４及び遅延回路５間を接続し、クロックパッドＰＣＤ及びインバータ１間を接続し、各ＦＦ３1〜３16及びインバータ２1〜２16間を接続し、インバータ１及びインバータ２1〜２16各々間をクロック配線ＣＬＬにて接続すべき配線パターンを設定する（ステップＳ３）。
次に、ＬＳＩ設計支援装置は、ＦＦ３1〜３16の各々毎にクロック配線ＣＬＬによる配線長を測定し、ＦＦ３1〜３16毎の各配線長に対応した、寄生容量及び抵抗に基づく配線遅延時間ＨＤＴ1〜ＨＤＴ16を求める（ステップＳ４）。
次に、ＬＳＩ設計支援装置は、上記した配線遅延時間ＨＤＴ1〜ＨＤＴ16の各々毎に、その配線遅延時間ＨＤＴの１／２の遅延時間に対応した定電流バイアス電圧ＣＰ1〜ＣＰ16及びＣＮ1〜ＣＮ16を算出する（ステップＳ５）。
次に、ＬＳＩ設計支援装置は、ステップＳ５で算出された定電流バイアス電圧ＣＰ1〜ＣＰ16及びＣＮ1〜ＣＮ16を生成させるべく、遅延時間設定部４の素子構築を行う（ステップＳ６）。例えば、ＬＳＩ設計支援装置は、遅延時間設定部４として、定電流バイアス電圧ＣＰ1〜ＣＰ16及びＣＮ1〜ＣＮ16を夫々出力するＭＯＳ構造のトランジスタを構築する。又、ＬＳＩ設計支援装置は、遅延時間設定部４を、夫々異なる電圧値からなる複数の定電流バイアス電圧を生成するバイアス電圧生成回路と、これら複数の定電流バイアス電圧の内から１つを選択しこれを定電流バイアス電圧ＣＰ（ＣＮ）として出力する１６系統のマルチプレクサとで形成する。この際、ＬＳＩ設計支援装置は、上記ステップＳ５で算出した定電流バイアス電圧を固定選択させるべく各マルチプレクサのレイアウトの修正を行う。
次に、ＬＳＩ設計支援装置は、上記した配線遅延時間ＨＤＴ1〜ＨＤＴ16の各々毎に算出した配線遅延時間ＨＤＴの１／２の遅延時間に基づき、遅延回路５1〜５16各々に設けられている可変遅延バッファ５３のコンデンサＣ１及びＣ２の素子構築を行う（ステップＳ７）。すなわち、ＬＳＩ設計支援装置は、上記した定電流バイアス電圧ＣＰ及びＣＮが可変遅延インバータＩＶ１（ＩＶ２）に供給された場合に、１組の可変遅延インバータＩＶ及びコンデンサＣが、この［ＨＤＴ／２］の遅延時間を有する遅延手段となるように、図３に示す如き、第１金属配線ＭＬ１及び第２金属配線ＭＬ２の配線長、或いは本数を設定する。或いは、予め初期設定されている第１金属配線ＭＬ１及び第２金属配線ＭＬ２の配線長、或いは本数を、定電流バイアス電圧ＣＰ及びＣＮに応じて修正するようにしても良い。尚、データパッドＰＤ各々の近傍には図７に示す如きグランド金属配線ＧＬが形成されており、このグランド金属配線ＧＬに沿って図３に示すようにコンデンサＣ１及びＣ２が形成される。
以上の如き、チップレイアウト処理により、例えＦＦ３1〜３16の各々毎にクロック配線長が異なっていても、図１に示す如きクロックスキューを生じさせることがないクロック同期型のデータ取込部が構築される。
尚、上記実施例においては、ＦＦ３1〜３16毎の配線遅延時間ＨＤＴ1〜ＨＤＴ16に基づき、遅延回路５1〜５16各々の可変遅延バッファ５３の遅延時間を個別に調整することによりクロックスキューを略０にしている。しかしながら、ＦＦ３1〜３16各々のホールドタイム及びセットアップタイムが規定の範囲内に収まるならば、配線遅延時間ＨＤＴ1〜ＨＤＴ16の内の１つだけを用いて、遅延回路５1〜５16各々の可変遅延バッファ５３の遅延時間を全て同一値に調整するようにしても良い。
図８は、かかる点に鑑みて為された図１に示す如きデータ取込部の他の一例を示す図である。
尚、図８に示す構成においては、図７に示される遅延時間設定部４に代わり遅延時間設定部４０を採用し、遅延回路５1〜５16各々の可変遅延バッファ５３に対して共通の定電流バイアス電圧ＣＰ及びＣＮが供給される点を除く他の構成は、図７に示すものと同一である。この際、遅延時間設定部４０は、遅延回路５1〜５16各々に対する遅延量に対応した定電流バイアス電圧ＣＰ及びＣＮを生成し、遅延回路５1〜５16各々の可変遅延バッファ５３に供給する。
ここで、図８に示す構成を採用する場合、ＬＳＩ設計支援装置は、図４に代わり図９に示すチップレイアウトフローに従って、このデータ取込部のチップレイアウト処理を実行する。
先ず、ＬＳＩ設計支援装置は、図８に示すデータ取込部の回路図データに基づき、図５又は図６に示すように、入力データビットＤ1〜Ｄ16各々に対応したデータパッドＰＤ、及び入力クロック信号ＣＬＫに対応したクロックパッドＰＣＤ各々のチップ上における配置位置を設定する（ステップＳ１１）。
次に、ＬＳＩ設計支援装置は、図１０に示すように、入力データビットＤ1〜Ｄ16各々に対応したデータパッドＰＤの近傍に、夫々に対応した遅延回路５1〜５16及びＦＦ３1〜３16を配置し、クロックパッドＰＣＤの近傍にインバータ１を配置し、ＦＦ３1〜３16各々の近傍にインバータ２1〜２16を配置し、更に、遅延時間設定部４０を配置すべき設定を行う（ステップＳ１２）。
次に、ＬＳＩ設計支援装置は、図１０に示す如く、データパッドＰＤ、遅延回路５及びＦＦ３間を接続し、遅延時間設定部４０及び遅延回路５間を接続し、クロックパッドＰＣＤ及びインバータ１間を接続し、各ＦＦ３1〜３16及びインバータ２1〜２16間を接続し、インバータ１及びインバータ２1〜２16各々間をクロック配線ＣＬＬにて接続すべき配線パターンを設定する（ステップＳ１３）。
次に、ＬＳＩ設計支援装置は、ＦＦ３1〜３16各々毎のクロック配線ＣＬＬによる配線長を測定し、各配線長の中間の配線長に対応した、寄生容量及び抵抗に基づく配線遅延時間ＨＤＴを求める（ステップＳ１４）。
次に、ＬＳＩ設計支援装置は、上記した配線遅延時間ＨＤＴの１／２の遅延時間に対応した定電流バイアス電圧ＣＰ及びＣＮを算出する（ステップＳ１５）。
次に、ＬＳＩ設計支援装置は、ステップＳ１５で算出された定電流バイアス電圧ＣＰ及びＣＮを生成させるべく、遅延時間設定部４０の素子構築を行う（ステップＳ１６）。例えば、遅延時間設定部４０を、夫々異なる電圧値からなる複数の定電流バイアス電圧を生成するバイアス電圧生成回路と、これら複数の定電流バイアス電圧の内から１つを選択しこれを定電流バイアス電圧ＣＰ及びＣＮとして出力するマルチプレクサとで形成する。この際、ＬＳＩ設計支援装置は、上記ステップＳ１５で算出した定電流バイアス電圧を固定選択させるべくマルチプレクサのレイアウトを修正する。
次に、ＬＳＩ設計支援装置は、上記した配線遅延時間ＨＤＴの１／２の遅延時間を算出し、夫々が、この［ＨＤＴ／２］の遅延時間を有する遅延手段となるように、遅延回路５1〜５16各々に設けられている可変遅延バッファ５３のコンデンサＣ１及びＣ２各々の素子構築を行う（ステップＳ１７）。すなわち、ＬＳＩ設計支援装置は、上記した定電流バイアス電圧ＣＰ及びＣＮが可変遅延インバータＩＶ１（ＩＶ２）に供給された場合に、１組の可変遅延インバータＩＶ及びコンデンサＣが、この［ＨＤＴ／２］の遅延時間を有する遅延手段となるように、図３に示す如き、各々の第１金属配線ＭＬ１及び第２金属配線ＭＬ２の配線長、或いは本数を設定する。或いは、予め初期設定されている第１金属配線ＭＬ１及び第２金属配線ＭＬ２の配線長、或いは本数を、定電流バイアス電圧ＣＰ及びＣＮに応じて修正するようにしても良い。
図９に示すチップレイアウト処理によれば、全ての遅延回路５1〜５16は、クロック配線長が最大となるクロック信号経路での配線遅延時間と、配線長が最小となるクロック信号経路での配線遅延時間との中間の遅延時間を有する遅延手段となる。
かかる構成によれば、例えＦＦ３1〜３16の各々毎にクロック配線長が異なっていても、各ＦＦ３は、動作保証内のホールドタイム及びセットアップタイムにて、クロック信号に応じたデータ取り込みを行うことが可能となる。
この際、図８に示す構成を採用すれば、定電流バイアス電圧ＣＰ及びＣＮを遅延回路５1〜５16に伝送する為の配線が２本だけとなるので、図１及び図７に示す如き、定電流バイアス電圧ＣＰ1〜ＣＰ16及びＣＮ1〜ＣＮ16を伝送する為の配線が３２本必要となる構成を採用した場合に比して、占有するチップ面積を小さくすることが可能となる。
尚、図８及び図１０に示す構成では、クロック配線ＣＬＬの配線長が最大となるＦＦ３1及びＦＦ３16各々と、クロック配線ＣＬＬの配線長が最小となるＦＦ３8及びＦＦ３9各々とでは、クロックスキューの量が異なることになる。
そこで、この配線長の違いによるスキュー分を相殺するように、遅延回路５及びＦＦ３の間、並びに、インバータ２及びＦＦ３の間に遅延素子を挿入するようにしても良い。
図１１は、かかる点に鑑みて為された、図１０に示す構成の変形例を示す図である。
図１１に示す構成では、遅延素子ＤＬ１〜ＤＬ７を遅延回路５2〜５8及びＦＦ３2〜３8間に夫々挿入し、遅延素子ＤＬ１１〜ＤＬ１７を遅延回路５15〜５9及びＦＦ３15〜３9間に夫々挿入する。更に、遅延素子ＤＬＣ１〜ＤＬＣ７をインバータ２2〜２8及びＦＦ３2〜３8間に夫々挿入し、遅延素子ＤＬＣ１１〜ＤＬＣ１７をインバータ２15〜２9及びＦＦ３15〜３9間に夫々挿入する。尚、クロック配線ＣＬＬの配線長が最大となるＦＦ３1及びＦＦ３16に対しては、このような遅延素子を挿入しない。
ここで、遅延素子ＤＬ１及びＤＬＣ１の各々は、インバータ１及び２1間のクロック配線ＣＬＬによる配線遅延時間である最大配線遅延時間と、インバータ１及び２2間のクロック配線ＣＬＬによる配線遅延時間との時間差に対応した遅延時間を有する遅延素子である。また、遅延素子ＤＬ２及びＤＬＣ２の各々は、上記した最大配線遅延時間と、インバータ１及び２3間のクロック配線ＣＬＬによる配線遅延時間との時間差に対応した遅延時間を有する遅延素子である。また、遅延素子ＤＬ３及びＤＬＣ３の各々は、上記した最大配線遅延時間と、インバータ１及び２4間のクロック配線ＣＬＬによる配線遅延時間との時間差に対応した遅延時間を有する遅延素子である。また、遅延素子ＤＬ１１及びＤＬＣ１１の各々は、インバータ１及び２16間のクロック配線ＣＬＬによる配線遅延時間、つまり最大配線遅延時間と、インバータ１及び２15間のクロック配線ＣＬＬによる配線遅延時間との時間差に対応した遅延時間を有する遅延素子である。また、遅延素子ＤＬ１２及びＤＬＣ１２の各々は、上記した最大配線遅延時間と、インバータ１及び２14間のクロック配線ＣＬＬによる配線遅延時間との時間差に対応した遅延時間を有する遅延素子である。また、遅延素子ＤＬ１３及びＤＬＣ１３の各々は、上記した最大配線遅延時間と、インバータ１及び２13間のクロック配線ＣＬＬによる配線遅延時間との時間差に対応した遅延時間を有する遅延素子である。尚、これら遅延素子ＤＬ１〜ＤＬ７、ＤＬＣ１〜ＤＬＣ７、ＤＬ１１〜ＤＬ１７、ＤＬＣ１１〜ＤＬＣ１７としては、インバータ、オアゲート、アンドゲートの如き論理素子を直列に接続することにより、該当する遅延量を得るようにしたものでも良い。
図１１に示される構成によれば、全てのＦＦ３1〜３16のクロックスキューを略０にすることが可能となるので、図１０に示される構成に比してホールドタイム及びセットアップタイムに対するマージンを高めることができる。
尚、図２に示される可変遅延バッファ５３においては、配線遅延時間に対応した遅延時間を得るべく可変遅延インバータＩＶ１及びコンデンサＣ１にてその配線遅延時間の５０％分の遅延を担い、可変遅延インバータＩＶ２及びコンデンサＣ２にて残りの５０％分の遅延を担うようにしているが、その配分は５０％に限定されない。要するに、可変遅延インバータＩＶ１及びコンデンサＣ１に上記した配線遅延時間のＮ％（Ｎは正の実数）の遅延時間を割り当て、可変遅延インバータＩＶ２及びコンデンサＣ２に配線遅延時間の（１００−Ｎ）％の遅延時間を割り当てるようにすれば良いのである。
また、図２に示す可変遅延バッファ５３では、データの立ち上がりエッジ部及び立ち下がりエッジ部の双方においてその遅延時間を同一とする為、２つの可変遅延インバータＩＶ１及びＩＶ２を直列に接続するようにしているが、１つ或いは３個以上の可変遅延インバータＩＶを直列に接続した構成を採用しても良い。この際、充放電制御部としての可変遅延インバータＩＶの数Ｋ（Ｋ：正の整数）に対し、充放電制御部ＩＶ及びコンデンサＣによる１組分の遅延量は、クロック配線長に基づく遅延量の１／Ｋとする。
また、上記実施例においては、データパッドＰＤを入力データビットＤ1〜Ｄ16の供給元としているが、前段のラッチ回路（フリップフロップ）を供給元としても良い。
また、図１又は図８に示される遅延回路５では、可変遅延バッファ５３の前段にインバータ５１、可変遅延バッファ５３の後段にインバータ５２を接続するようにしているが、これらインバータ５１、可変遅延バッファ５３及びインバータ５２の配列順は、かかる形態に限定されるものではない。例えば、インバータ５１及び５２を直接接続し、その前段に可変遅延バッファ５３を設けるようにしても良く、又、インバータ５１及び５２を直接接続し、その後段に可変遅延バッファ５３を設けるようにしても良い。
３1〜３16 ＦＦ（フリップフロップ）
４、２０ 遅延時間設定部
５1〜５16 遅延回路
５３ 可変遅延バッファ
Ｃ１、Ｃ２ コンデンサ
ＩＶ１、ＩＶ２ 可変遅延インバータ

Claims (18)

  1. クロック信号に同期してデータビットを取り込むラッチ回路を含む半導体集積回路であって、
    前記データビットの供給元及び前記ラッチ回路のデータ入力端子間に接続された遅延回路と、前記クロック信号の供給元から当該クロック信号を前記ラッチ回路のクロック入力端子に伝送するクロック信号経路と、を有し、
    前記遅延回路は、前記クロック信号経路中に含まれている前記論理素子の個数と同一数だけ当該論理素子を直列に接続してなる第１遅延部と、
    前記クロック信号経路中の配線の配線長に対応した配線遅延時間と同一長の遅延時間を有する第２遅延部と、を有することを特徴とする半導体集積回路。
  2. 前記第２遅延部は、コンデンサと、前記コンデンサの充放電を制御する充放電制御部とを備え、
    前記充放電制御部は、前記コンデンサへの充放電時間に基づき、前記配線遅延時間に相当する遅延時間の設定を行うことを特徴とする請求項１記載の半導体集積回路。
  3. 前記充放電制御部は、遅延制御電圧に基づき前記コンデンサに供給する電流量を制御することにより前記コンデンサへの充放電時間を制御することを特徴とする請求項２記載の半導体集積回路。
  4. 前記充放電制御部は、ソース端子に電源電位が印加されておりそのゲート端子に印加された前記遅延制御電圧に応じた電流をドレイン端子を介して出力する第１ＦＥＴと、
    前記データビットが第１論理レベルである間はオフ状態となる一方、前記データビットが第２論理レベルである場合にはオン状態となって前記第１ＦＥＴのドレイン端子及び前記出力ライン間を接続する第２ＦＥＴと、
    ソース端子に接地電位が印加されておりそのゲート端子に印加された前記遅延制御電圧に応じた電流を前記ソース端子を介して出力する第３ＦＥＴと、
    前記データビットが前記第２論理レベルである間はオフ状態となる一方、前記データビットが前記第１論理レベルである場合にはオン状態となって前記第３ＦＥＴのドレイン端子及び前記出力ライン間を接続する第４ＦＥＴと、からなることを特徴とする請求項３記載の半導体集積回路。
  5. 前記コンデンサは、互いに半導体チップの同一層に形成された対向する金属配線で構成され、前記接地電位を供給すべく半導体チップ上に形成されているグランド配線にその一端が接続され、他端が前記出力ラインに接続されていることを特徴とする請求項２、３又は４のいずれか１に記載の半導体集積回路。
  6. 前記クロック信号の供給元は半導体チップ上に形成された外部接続端子であるクロックパッドであり、前記データビットの供給元は半導体チップ上に形成された外部接続端子であるデータパッドであり、
    前記グランド線は、前記クロックパッド及び前記データパッド各々に沿って配置されていることを特徴とする請求項５記載の半導体集積回路。
  7. 前記クロックパッドは、半導体チップ上において前記データパッドの各々に挟まれた形態で配置されていることを特徴とする請求項６に記載の半導体集積回路。
  8. 前記ラッチ回路の各々に接続されている前記遅延回路の前記第２遅延部は、前記ラッチ回路毎の前記クロック信号経路各々における配線長の中間の配線長に対応した配線遅延時間と同一長の遅延時間を有することを特徴とする請求項１〜７のいずれか１に記載の半導体集積回路。
  9. クロック信号に同期してデータビットを取り込むラッチ回路を含む半導体チップであって、
    チップ外周に沿って配置されるデータパッドと、
    前記チップ外周に沿って配置されるクロックパッドと、
    前記ラッチ回路と前記クロックパッド間を接続するクロック配線と、
    前記ラッチ回路と前記データパッド間を接続するデータ配線と、
    前記ラッチ回路と前記クロックパッド間に接続される第１波形整形素子と、
    前記ラッチ回路と前記データパッド間に接続される第２波形整形素子と、
    前記ラッチ回路と前記データパッド間に接続されており、コンデンサへの充放電電流量に対応した遅延量を有する遅延回路と、
    前記コンデンサの一端へ接続されるグランド配線と、を備え、
    前記グランド配線は、前記データパッドと前記遅延回路とが形成される間の領域に前記チップ外周の縁に沿う方向へ延在するように配置されることを特徴とする半導体チップ。
  10. 前記コンデンサは、互いに同一層に形成された配線間の容量であることを特徴とする請求項９に記載の半導体チップ。
  11. 前記コンデンサの電極は櫛歯状の形状を有することを特徴とする請求項１０に記載の半導体チップ。
  12. クロック信号に同期してデータビットを取り込むラッチ回路を含む半導体集積回路の設計手法であって、
    データパッド、クロックパッド、クロック配線、データ配線、第１波形整形素子、第２波形整形素子、ラッチ回路、及びコンデンサに供給する充放電電流量に対応した遅延量を有する遅延回路を配置するステップと、
    前記クロック配線の長さに基づく遅延量に相当する前記コンデンサの容量及び／又は充放電電流量を決定するステップと、
    前記コンデンサの容量及び／又は前記充放電電流量に基づき、定電流バイアス電圧の算出及び／又は前記コンデンサのレイアウト形状の算出を行なうステップと、
    前記定電流バイアス電圧の算出及び／又は前記コンデンサのレイアウト形状の算出に基づき前記コンデンサ及び／又は前記定電流バイアス電圧を生成する回路を配置及び／又は修正するステップと、を備えることを特徴とする半導体集積回路の設計手法。
  13. 前記第１波形整形素子及び前記第２波形整形素子を配置するステップは、互いに同一構成の素子を配置するステップであることを特徴とする請求項１２記載の半導体集積回路の設計手法。
  14. 前記遅延回路は、少なくとも１の前記コンデンサと、当該コンデンサ毎に設けられており前記充放電電流を制御する充放電制御部と、を含むことを特徴とする請求項１２又は１３に記載の半導体集積回路の設計手法。
  15. 前記コンデンサの容量及び／又は前記充放電電流量を決定するステップは、前記充放電制御部の数と前記クロック配線の長さに基づく遅延量とに基づき、前記充放電制御部及び前記コンデンサによる１組あたりの遅延量を決定することを特徴とする請求項１４に記載の半導体集積回路の設計手法。
  16. 前記充放電制御部の数Ｋ（Ｋ：正の整数）に対し、当該充放電制御部及び前記コンデンサによる１組分の遅延量は、前記クロック配線の長さに基づく遅延量の１／Ｋとなるように設定されることを特徴とする請求項１５に記載の半導体集積回路の設計手法。
  17. 前記コンデンサの電極は櫛歯形状であり、櫛歯長の変更及び／又は櫛歯数の変更によって容量値の設定が為されることを特徴とする請求項１２〜１６のいずれか１に記載の半導体集積回路の設計手法。
  18. 複数個の前記データパッドが配置される場合には、複数の前記クロック配線の長さに基づく各遅延量の最大値と最小値との中間の遅延量を夫々のクロック配線の長さに基づく遅延量として前記定電流バイアス電圧の算出及び／又は前記コンデンサのレイアウト形状を算出することにより、前記定電流バイアス電圧を生成する回路及び／又は前記コンデンサを、配置及び／又は修正することを特徴とする請求項１２〜１７のいずれか１に記載の半導体集積回路の設計手法。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2017055041A (ja) * 2015-09-11 2017-03-16 ルネサスエレクトロニクス株式会社 半導体装置
JP2019083348A (ja) * 2019-03-04 2019-05-30 ルネサスエレクトロニクス株式会社 半導体装置

Families Citing this family (34)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9083325B2 (en) 2013-06-14 2015-07-14 Qualcomm Incorporated Low overhead hold-violation fixing solution using metal-programable cells
KR102087437B1 (ko) * 2013-06-17 2020-03-10 에스케이하이닉스 주식회사 수신장치를 포함하는 반도체시스템
US9246481B2 (en) * 2014-01-23 2016-01-26 Nvidia Corporation System and method for a dynamic voltage controlled oscillator
US9977078B2 (en) * 2014-07-23 2018-05-22 Qualcomm Incorporated Systems and methods for wafer-level loopback test
US9495285B2 (en) 2014-09-16 2016-11-15 Integrated Device Technology, Inc. Initiating operation of a timing device using a read only memory (ROM) or a one time programmable non volatile memory (OTP NVM)
US9553570B1 (en) 2014-12-10 2017-01-24 Integrated Device Technology, Inc. Crystal-less jitter attenuator
US10102327B2 (en) * 2014-12-31 2018-10-16 Stmicroelectronics, Inc. Integrated circuit layout wiring for multi-core chips
US9954516B1 (en) 2015-08-19 2018-04-24 Integrated Device Technology, Inc. Timing device having multi-purpose pin with proactive function
US9590637B1 (en) 2015-08-28 2017-03-07 Integrated Device Technology, Inc. High-speed programmable frequency divider with 50% output duty cycle
US9847869B1 (en) 2015-10-23 2017-12-19 Integrated Device Technology, Inc. Frequency synthesizer with microcode control
US9614508B1 (en) * 2015-12-03 2017-04-04 Integrated Device Technology, Inc. System and method for deskewing output clock signals
US10075284B1 (en) 2016-01-21 2018-09-11 Integrated Device Technology, Inc. Pulse width modulation (PWM) to align clocks across multiple separated cards within a communication system
US9852039B1 (en) 2016-02-03 2017-12-26 Integrated Device Technology, Inc Phase locked loop (PLL) timing device evaluation system and method for evaluating PLL timing devices
US9859901B1 (en) 2016-03-08 2018-01-02 Integrated Device Technology, Inc. Buffer with programmable input/output phase relationship
US9553602B1 (en) 2016-03-21 2017-01-24 Integrated Device Technology, Inc. Methods and systems for analog-to-digital conversion (ADC) using an ultra small capacitor array with full range and sub-range modes
US9692394B1 (en) 2016-03-25 2017-06-27 Integrated Device Technology, Inc. Programmable low power high-speed current steering logic (LPHCSL) driver and method of use
US9698787B1 (en) 2016-03-28 2017-07-04 Integrated Device Technology, Inc. Integrated low voltage differential signaling (LVDS) and high-speed current steering logic (HCSL) circuit and method of use
US9581973B1 (en) 2016-03-29 2017-02-28 Integrated Device Technology, Inc. Dual mode clock using a common resonator and associated method of use
US9954541B1 (en) 2016-03-29 2018-04-24 Integrated Device Technology, Inc. Bulk acoustic wave resonator based fractional frequency synthesizer and method of use
KR102434991B1 (ko) 2016-04-26 2022-08-22 삼성전자주식회사 집적 회로 및 집적 회로의 설계 방법
US9654121B1 (en) 2016-06-01 2017-05-16 Integrated Device Technology, Inc. Calibration method and apparatus for phase locked loop circuit
US9935762B2 (en) * 2016-07-19 2018-04-03 Qualcomm Incorporated Apparatus and method for centering clock signal in cumulative data eye of parallel data in clock forwarded links
KR102385549B1 (ko) * 2017-08-16 2022-04-12 삼성전자주식회사 반도체 패키지 및 반도체 패키지의 제조 방법
IL254452B (en) * 2017-09-12 2019-12-31 Senstation Tech Ltd A method and system for target detection by a passive radar system that utilizes sources of multi-channel quality according to provider
US11226649B2 (en) * 2018-01-11 2022-01-18 Nxp B.V. Clock delay circuit
CN109257040B (zh) * 2018-02-27 2020-12-29 上海安路信息科技有限公司 一种延迟缓冲电路及非对称时钟网络
US10770122B2 (en) * 2018-07-31 2020-09-08 Taiwan Semiconductor Manufacturing Company, Ltd. Memory input hold time adjustment
CN111105826A (zh) * 2018-10-26 2020-05-05 长鑫存储技术有限公司 数据接口电路及存储装置
CN109460101B (zh) * 2018-11-07 2020-10-27 电子科技大学 一种用于dc-dc变换器动态输出电压边界的控制电路
JP7393079B2 (ja) * 2019-03-26 2023-12-06 ラピスセミコンダクタ株式会社 半導体装置
US11283437B2 (en) * 2019-12-17 2022-03-22 Skyworks Solutions, Inc. Measuring pin-to-pin delays between clock routes
US10944385B1 (en) 2020-01-17 2021-03-09 Qualcomm Incorporated Delay circuit that accurately maintains input duty cycle
KR20220001578A (ko) * 2020-06-30 2022-01-06 삼성전자주식회사 대칭적인 구조를 갖는 클럭 변환 회로
CN113111622B (zh) * 2021-04-29 2023-01-31 上海阵量智能科技有限公司 一种电路布图生成方法、装置、计算机设备及存储介质

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0365748A (ja) * 1989-08-02 1991-03-20 Toshiba Corp 集積回路のインターフェイス回路
JPH04120771A (ja) * 1990-09-12 1992-04-21 Seiko Epson Corp マスタースライス方式集積回路装置用遅延セル
JPH0766293A (ja) * 1993-08-26 1995-03-10 Kawasaki Steel Corp 半導体集積回路
JPH11261408A (ja) * 1998-01-08 1999-09-24 Fujitsu Ltd 位相インターポレータ、タイミング信号発生回路、および、該タイミング信号発生回路が適用される半導体集積回路装置並びに半導体集積回路システム
JP2000322885A (ja) * 1999-05-07 2000-11-24 Fujitsu Ltd 半導体集積回路
JP2002313937A (ja) * 2001-04-16 2002-10-25 Sony Corp 集積回路装置
JP2006165099A (ja) * 2004-12-03 2006-06-22 Canon Inc Ａｓｉｃ及び画像形成装置
JP2006278785A (ja) * 2005-03-29 2006-10-12 Matsushita Electric Ind Co Ltd 遅延調整方法、および配線遅延調整セルライブラリ

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5396129A (en) * 1992-05-25 1995-03-07 Matsushita Electronics Corporation Semiconductor integrated circuit apparatus comprising clock signal line formed in a ring shape
JP2869762B2 (ja) 1993-08-30 1999-03-10 立山アルミ外装株式会社 門柱回転式門扉
JPH0955667A (ja) * 1995-08-10 1997-02-25 Mitsubishi Electric Corp マルチプレクサ，及びデマルチプレクサ
US6247138B1 (en) * 1997-06-12 2001-06-12 Fujitsu Limited Timing signal generating circuit, semiconductor integrated circuit device and semiconductor integrated circuit system to which the timing signal generating circuit is applied, and signal transmission system
US6111446A (en) * 1998-03-20 2000-08-29 Micron Technology, Inc. Integrated circuit data latch driver circuit
US6282210B1 (en) * 1998-08-12 2001-08-28 Staktek Group L.P. Clock driver with instantaneously selectable phase and method for use in data communication systems
JP2000163961A (ja) * 1998-11-26 2000-06-16 Mitsubishi Electric Corp 同期型半導体集積回路装置
JP2000286696A (ja) * 1999-03-30 2000-10-13 Mitsubishi Electric Corp 分周回路
JP4190662B2 (ja) * 1999-06-18 2008-12-03 エルピーダメモリ株式会社 半導体装置及びタイミング制御回路
US6774693B2 (en) * 2000-01-18 2004-08-10 Pmc-Sierra, Inc. Digital delay line with synchronous control
KR100335503B1 (ko) * 2000-06-26 2002-05-08 윤종용 서로 다른 지연 특성을 동일하게 하는 신호 전달 회로,신호 전달 방법 및 이를 구비하는 반도체 장치의 데이터래치 회로
US6650575B1 (en) * 2001-12-28 2003-11-18 Netlogic Microsystems, Inc. Programmable delay circuit within a content addressable memory
GB2419437B (en) * 2002-02-15 2006-08-16 Multigig Ltd Rotary clock logic
US6943610B2 (en) * 2002-04-19 2005-09-13 Intel Corporation Clock distribution network using feedback for skew compensation and jitter filtering
KR100549003B1 (ko) * 2004-02-04 2006-02-02 삼성전자주식회사 넓은 튜닝 범위를 갖는 멤스 튜너블 커패시터 및 그것을제조하는 방법
US7298173B1 (en) * 2004-10-26 2007-11-20 Marvell International Ltd. Slew rate control circuit for small computer system interface (SCSI) differential driver
US7332916B2 (en) * 2005-03-03 2008-02-19 Semiconductor Technology Academic Research Center On-chip signal waveform measurement apparatus for measuring signal waveforms at detection points on IC chip
JP4602909B2 (ja) 2006-01-10 2010-12-22 富士通セミコンダクター株式会社 半導体集積回路のクロックツリー形成方法およびプログラム。
WO2008032701A1 (en) * 2006-09-13 2008-03-20 Nec Corporation Clock adjusting circuit and semiconductor integrated circuit device
US7593273B2 (en) * 2006-11-06 2009-09-22 Altera Corporation Read-leveling implementations for DDR3 applications on an FPGA
JP4357577B2 (ja) * 2007-06-14 2009-11-04 太陽誘電株式会社 コンデンサ及びその製造方法
CN100541385C (zh) * 2007-12-28 2009-09-16 北京航空航天大学 数字电视调制器芯片中同步分频时钟的产生装置及其方法
US8189723B2 (en) * 2008-08-15 2012-05-29 International Business Machines Corporation Method, circuit, and design structure for capturing data across a pseudo-synchronous interface

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0365748A (ja) * 1989-08-02 1991-03-20 Toshiba Corp 集積回路のインターフェイス回路
JPH04120771A (ja) * 1990-09-12 1992-04-21 Seiko Epson Corp マスタースライス方式集積回路装置用遅延セル
JPH0766293A (ja) * 1993-08-26 1995-03-10 Kawasaki Steel Corp 半導体集積回路
JPH11261408A (ja) * 1998-01-08 1999-09-24 Fujitsu Ltd 位相インターポレータ、タイミング信号発生回路、および、該タイミング信号発生回路が適用される半導体集積回路装置並びに半導体集積回路システム
JP2000322885A (ja) * 1999-05-07 2000-11-24 Fujitsu Ltd 半導体集積回路
JP2002313937A (ja) * 2001-04-16 2002-10-25 Sony Corp 集積回路装置
JP2006165099A (ja) * 2004-12-03 2006-06-22 Canon Inc Ａｓｉｃ及び画像形成装置
JP2006278785A (ja) * 2005-03-29 2006-10-12 Matsushita Electric Ind Co Ltd 遅延調整方法、および配線遅延調整セルライブラリ

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2017055041A (ja) * 2015-09-11 2017-03-16 ルネサスエレクトロニクス株式会社 半導体装置
US10566329B2 (en) 2015-09-11 2020-02-18 Renesas Electronics Corporation Semiconductor device having data signal path of meandering shape via a plurality of wirings
JP2019083348A (ja) * 2019-03-04 2019-05-30 ルネサスエレクトロニクス株式会社 半導体装置

Also Published As

Publication number Publication date
US20140055185A1 (en) 2014-02-27
CN102638250B (zh) 2016-12-14
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