CN118159017A - 静态随机存取存储器及其制造方法 - Google Patents

Abstract

一种静态随机存取存储器(SRAM)包括：第一CFET堆叠和第二CFET堆叠，每个CFET堆叠包括在第一方向上堆叠在第二AR(例如，P型)上的第一有源区(AR)(例如，N型)，每个CFET堆叠表示互补FET(CFET)架构；第三CFET堆叠的上半部；第四CFET堆叠的下半部；第一CFET堆叠和第二CFET堆叠包括FET，FET包括SRAM的锁存器；第一CFET堆叠还包括FET，FET包括SRAM的第一端口和第三端口；第二CFET堆叠还包括FET，FET包括SRAM的第二端口和第四端口；第四CFET堆叠的下半部包括FET，FET包括SRAM的第五端口；并且第三CFET堆叠的上半部包括FET，FET包括SRAM的第六端口。本申请的实施例还涉及制造静态随机存取存储器的方法。

Description

静态随机存取存储器及其制造方法

技术领域

本申请的实施例涉及静态随机存取存储器及其制造方法。

背景技术

半导体集成电路(IC)行业生产各种各样的模拟器件和数字器件，以解决许多不同领域的问题。半导体工艺技术节点的发展已经逐渐减小了元件尺寸并收紧了间距，从而导致晶体管密度逐渐增加。IC变得更小了。

发明内容

根据本申请的实施例的一个方面，提供了一种静态随机存取存储器，包括：第一CFET堆叠和第二CFET堆叠，第一CFET堆叠和第二CFET堆叠中的每个CFET堆叠包括具有第一掺杂剂类型的第一有源区，第一有源区在第一方向上堆叠在具有不同于第一掺杂剂类型的第二掺杂剂类型的第二有源区上，每个CFET堆叠表示互补场效应晶体管架构；第三CFET堆叠的上半部；第四CFET堆叠的下半部；第一CFET堆叠和第二CFET堆叠中包括的FET包括静态随机存取存储器的锁存器；第一CFET堆叠中进一步包括的FET包括静态随机存取存储器的第一端口和第三端口；第二CFET堆叠中进一步包括的FET包括静态随机存取存储器的第二端口和第四端口；第四CFET堆叠的下半部中包括的FET包括静态随机存取存储器的第五端口；以及第三CFET堆叠的上半部中包括的FET包括静态随机存取存储器的第六端口。

根据本申请的实施例的另一个方面，提供了一种静态随机存取存储器，包括：第一CFET堆叠、第二CFET堆叠和第三CFET堆叠，第一CFET堆叠、第二CFET堆叠和第三CFET堆叠中的每个CFET堆叠包括具有第一掺杂剂类型的第一有源区，第一有源区在第一方向上堆叠在具有不同于第一掺杂剂类型的第二掺杂剂类型的第二有源区上，每个CFET堆叠表示互补场效应晶体管架构；第一CFET堆叠和第二CFET堆叠包括的场效应晶体管(FET)包括静态随机存取存储器的锁存器；第一CFET堆叠进一步包括的FET包括静态随机存取存储器的第一端口和第三端口；第二CFET堆叠进一步包括的FET包括静态随机存取存储器的第二端口和第四端口；以及第三CFET堆叠包括的FET包括静态随机存取存储器的第五端口和第六端口。

根据本申请的实施例的又一个方面，提供了一种制造静态随机存取存储器的方法，方法包括：形成具有第一掺杂剂类型的第一有源区；形成下部栅极，下部栅极对应地至少部分地围绕第一有源区中的对应第一有源区的部分；形成下部金属-至-源极/漏极接触件，下部金属-至-源极/漏极接触件即是下部MD接触件，下部MD接触件至少部分地围绕第一有源区中的对应第一有源区；在下部栅极中的对应下部栅极上形成栅极-至-栅极接触件，栅极-至-栅极接触件即是G2G接触件；在下部MD接触件中的对应下部MD接触件上形成漏极-至-漏极接触件，漏极-至-漏极接触件即是D2D接触件；以及在下部栅极中的对应下部栅极或下部MD接触件中的对应下部MD接触件上形成绝缘体；形成具有与第一掺杂剂类型不同的第二掺杂剂类型的第二有源区，第二有源区位于G2G接触件、D2D接触件和绝缘体上方，并且第二有源区对应地(A)位于第一有源区上方并且(B)与第一有源区对齐；堆叠在第一有源区中的对应一个第一有源区上方的第二有源区中的对应一个第二有源区的对限定第一CFET堆叠、第二CFET堆叠、第三CFET堆叠和第四CFET堆叠，第一CFET堆叠、第二CFET堆叠、第三CFET堆叠和第四CFET堆叠中的每个CFET堆叠表示互补场效应晶体管架构；形成上部栅极，上部栅极至少部分地围绕第二有源区中的对应第二有源区的部分并且对应地位于G2G接触件或绝缘体上；以及形成上部MD接触件，上部MD接触件对应地至少部分地围绕第二有源区中的对应第二有源区的部分，并且对应地位于D2D接触件或绝缘体上；第一CFET堆叠和第二CFET堆叠中包括的FET包括静态随机存取存储器的锁存器；第一CFET堆叠中进一步包括的FET包括静态随机存取存储器的第一端口和第三端口；第二CFET堆叠中进一步包括的FET包括静态随机存取存储器的第二端口和第四端口；第四CFET堆叠的下半部中包括的FET包括静态随机存取存储器的第五端口；以及第三CFET堆叠的上半部中包括的FET包括静态随机存取存储器的第六端口。

附图说明

在附图的附图中，以示例而非限制的方式示出了一个或多个实施例，其中具有相同附图标记的元件表示相同的元件。除非另有公开，否则附图是不按比例绘制的。

图1是根据一些实施例的示意性电路图。

图2A-图2B是根据一些实施例的用于半导体器件的SRAM的对应布局图。

图3A-图3C是根据一些实施例的用于半导体器件的SRAM的对应截面图。

图3D-图3E是根据一些实施例的用于半导体器件的SRAM的对应侧视图。

图4是根据一些实施例的示意性电路图。

图5A-图5B是根据一些实施例的用于半导体器件的SRAM的对应布局图。

图6A-图6B是根据一些实施例的用于半导体器件的SRAM的对应侧视图。

图7A-图7B是根据一些实施例的制造存储器器件的对应方法的流程图。

图8是根据一些实施例的电子设计自动化(EDA)系统的框图。

图9是根据一些实施例的集成电路(IC)制造系统及其相关联的IC制造流程的框图。

具体实施方式

以下公开内容提供了许多用于实现本公开的不同特征不同的实施例或实例。下面描述了组件、材料、值、步骤、操作和布置等的具体实施例或实例以简化本公开。当然，这些仅是实例而不旨在限制。可以考虑其他组件、材料、值、步骤、操作和布置等。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本公开可以在各个示例中重复参考标号和/或字母。该重复是为了简单和清楚的目的，并且其本身不指示讨论的各个实施例和/或配置之间的关系。

此外，为了便于描述，本文中可以使用诸如“在…下方”、“在…下面”、“下部”、“在…上面”、“上部”等的间隔关系术语，以描述如图中所示的一个元件或部件与另一元件或部件的关系。除了图中所示的方位外，间隔关系术语旨在包括器件在使用或操作工艺中的不同方位。装置可以以其它方式定位(旋转90度或在其它方位)，并且在本文中使用的间隔关系描述符可以同样地作对应地解释。在一些实施例中，术语标准单元结构是指包括在各种标准单元结构库中的标准化构建块。在一些实施例中，从其库中选择各种标准单元结构，并将其用作表示电路的布局图中的组件。

在一些实施例中，静态随机存取存储器(SRAM)(例如，图1)具有Z形。这样的SRAM包括：第一(例如，208(2))和第二(例如，208(3))CFET堆叠，每个CFET(互补场效应晶体管)堆叠包括具有第一掺杂剂类型(例如，N型)的第一有源区(AR)，第一AR在第一方向(例如，Z轴)上堆叠在具有不同于第一掺杂剂类型的第二掺杂剂类型(例如，P型)的第二AR上。每个CFET堆叠表示互补场效应晶体管(例如，CFET)架构。这样的SRAM还包括第三CFET堆叠(例如，208(1))的上半部(例如，N型AR)和第四CFET堆叠(例如，208(4))的下半部(例如，P型AR)。第一(例如，208(2))和第二(例如，208(3))CFET堆叠包括场效应晶体管(例如，FET)(例如，P1上的N1，P2上的N2)，该FET包括SRAM的锁存器(例如，102)。第一CFET堆叠(例如，208(2))还包括FET(例如，N3、P3)，该FET包括SRAM的第一端口(例如，PRT1A)和第三端口(例如，PRT2A)。第二CFET堆叠(例如，208(3))还包括FET(例如，N4、P4)，该FET包括SRAM的第二端口(例如，PRT1B)和第四端口(例如，PRT2B)。第四CFET堆叠(例如，208(4))的下半部(例如，P型AR)包括FET(例如，P5-P6)，该FET包括SRAM的第五端口(例如，PRT3)。第三CFET堆叠(例如，208(1))的上半部(例如，N型AR)包括FET(例如，N5-N6)，该FET包括SRAM的第六端口(例如，PRT4)。Z形的不对称性便于Z形的邻接实例，使得邻接实例的对应部分彼此上重叠/下重叠(或嵌套)。这种上重叠/下重叠(或嵌套)节省了空间/体积。一些实施例涉及制造这种Z形SRAM的方法。

在一些实施例中，静态随机存取存储器(SRAM)(例如，图4)具有长方体(RP)形状(RP形状)。这种SRAM包括：第一(例如，508(2))CFET堆叠、第二(例如，508(3))CFET堆叠和第三(例如，508(1))CFET堆叠，每个CFET堆叠包括具有第一掺杂剂类型(例如，N型)的第一有源区(AR)，在第一方向(例如，Z轴)上堆叠在具有不同于第一掺杂剂类型的第二掺杂剂类型(例如，P型)的第二AR上，每个CFET堆叠表示互补场效应晶体管(CFET)架构。第一(例如，508(2))CFET堆叠和第二(例如，508(3))CFET堆叠包括FET(例如，P1上的N1，P2上的N2)，该FET包括SRAM的锁存器(例如，102)。第一CFET堆叠(例如，508(2))还包括FET(例如，N3、P3)，该FET包括SRAM的第一端口(例如，PRT1A)和第三端口(例如，PRT2A)。第二CFET堆叠(例如，508(3))还包括FET(例如，N4、P4)，该FET包括SRAM的第二端口(例如，PRT1B)和第四端口(例如，PRT2B)。第三CFET堆叠(例如，508(1))还包括FET(例如，N7-N8、P7-P8)，该FET包括SRAM的第五端口(例如，PRT5)和第六端口(例如，PRT6)。RP形状的对称性有利于RP形状的邻接实例。这样的邻接节省了空间/体积。一些实施例涉及一种制造这种RP形状SRAM的方法。

图1是根据一些实施例的SRAM 100的示意性电路图。

静态随机存取存储器(SRAM)100包括锁存器102和端口PRT1、PRT2、PRT3和PRT4。端口PRT1包括子端口PRT1A和PRT1B。端口PRT2包括子端口PRT2A和PRT2B。因此，SRAM 100是四端口(4P)SRAM。如下所述，SRAM 100包括十二个晶体管(T)，即是12T SRAM。在一些实施例中，SRAM 100被称为12T4P SRAM，其中12T4P表示十二个晶体管和四个端口。

SRAM 100具有包括场效应晶体管(FET)的互补金属氧化物半导体(CMOS)架构。更具体地，SRAM 100包括正掺杂(或正沟道)金属氧化物半导体(PMOS)FET(PFET)和负掺杂(或负沟道)金属氧化物半导体FET(NFET)。

SRAM 100包括锁存器102。锁存器102包括PFET P1和P2以及NFET N1和N2。P1和N1串联耦接在第一参考电压和第二参考电压之间。P2和N2串联耦接在第一参考电压和第二参考电压之间。在一些实施例中，第一参考电压是VDD，第二参考电压是VSS。在一些实施例中，第一参考电压和第二参考电压是对应地不同于VDD和VSS的电压。P1的第一和第二源极/漏极(S/D)端子对应地耦接到VDD和N1的第一S/D端子。N1的第二S/D端子耦接到VSS。P2的第一和第二S/D端子对应地耦接到VDD和N2的第一S/D端子。N2的第二S/D端子耦接到VSS。P1和N1的栅极端子以及P2和N2的对应S/D端子耦接在一起。P2和N2的栅极端子以及P1和N1的对应S/D端子耦接在一起。P1的第二S/D端子和N1的第一S/D端子之间的耦接表示锁存器102的第一输入/输出(I/O)节点。P2的第二S/D端子和N2的第一S/D端子之间的耦接表示锁存器102的第二I/O节点。

在图1中，回顾上文，端口PRT1包括子端口PRT1A和PRT1B，子端口PRT1A包括耦接在位线WBL_FS与锁存器102的P1和N1的对应S/D端子之间的NFET N3，其中后缀FS指示位线WBL_FS在对应半导体器件的前侧/上侧(FS)上(图2A)。端口PRT1的子端口PRT1B包括NFETN4，NFET N4耦接在反相位线WBLB_FS与锁存器102的P2和N2的对应S/D端子之间。PRT1的N3和N4的栅极端子耦接到字线WWL_FS。

回顾上文，端口PRT2包括子端口PRT2A和PRT2B，子端口PRT2A包括耦接在位线WBL_BS与锁存器102的P1和N1的对应S/D端子之间的PFET P3，其中后缀BS指示位线WBL_BS在对应半导体器件的背侧/下侧(BS)上(图2A)。端口PRT2的子端口PRT2B包括耦接在位线WBLB_BS与锁存器102的P2和N2的对应S/D端子之间的PFET P4。PRT2的P3和P4的栅极端子耦接到字线WWL_BS。

在图1中，端口PRT3包括PFET P5和P6。P5的S/D端子对应地耦接在VDD和P6的第一S/D端子之间。P6的第二S/D端子耦接到位线RBLB_BS。P5的栅极端子在锁存器102的第一I/O节点处耦接到P1和N1的对应S/D端子。P6的栅极端子耦接到字线RWLB_BS。

端口PRT4包括NFET N5和N6。N5的S/D端子对应地耦接到VSS和N6的第一S/D端子。N6的第二S/D端子耦接到位线RBLA_FS。N5的栅极端子在锁存器102的第二I/O节点处耦接到P2和N2的对应S/D端子。N6的栅极端子耦接到字线RWLA_FS。

图2A是根据一些实施例的用于半导体器件的SRAM 200的布局图。

图2A的布局图代表半导体器件。半导体器件中的结构由布局图中的图案(也称为形状)表示。为了简化讨论，图2A(以及本文所包括的其他俯图)的布局图中的元件是指其如同为结构，而不是图案本身。例如，图案228(1)表示M0区段。在下面的讨论中，元件228(1)被称为M0区段228(1)，不是称为M0图案228(1)。

在图2A中以及在本文件的其他布局图中，假设正交笛卡尔坐标系，其中第一方向平行于X轴，第二方向平行于Y轴，第三方向平行于Z轴。布局图本身就是俯视图。布局图中的形状相对于例如X轴和Y轴是二维的，而所表示的半导体器件是三维的。通常，相对于Z轴，半导体器件被组织为层的堆叠，在该堆叠中定位有对应的结构，即，对应的结构属于由层构成的堆叠。因此，布局图中的每个形状更具体地表示对应半导体器件的对应层中的部件。此外，通常，布局图通过将第二形状叠加在第一形状上以使第二形状至少部分地与第一形状重叠来表示形状的相对深度(即沿着Z轴的位置)，从而表示层的相对深度(即沿着Z轴的位置)。关于沿Z轴堆叠在布局图中的一些结构，沿Z轴的堆叠顺序在某些方面相对于对应的半导体器件做出改变，在布局图(例如，图2A)中示出这样的改变，以便于说明。例如，MD/BMD接触件234(3)在图2A中被示为单个结构，而MD/BMD接触件234(4)表示两个结构，即围绕CFET堆叠208(3)的P型AR的对应部分的BMD接触件和围绕CFET堆叠208(3)的N型AR的对应部分的上覆MD接触件。

在图2A中，平行于图3A中Y轴延伸的截面线IIIA-IIIA’对应于图3A的截面。平行于图3A中Y轴延伸的截面线IIIB-IIIB’对应于图3B的截面。平行于图3A中的Y轴延伸的截面线IIIC-IIIC’对应于图3C的截面。

SRAM 200是图1的SRAM 100的示例。这样，SRAM 200是包括NFET N1-N6和PFET P1-P6的12T4P SRAM。SRAM 200具有互补场效应晶体管(CFET)架构，其包括CFET堆叠208(2)-208(3)、CFET堆叠208(1)的上半部和CFET堆叠208(4)的下半部。CFET堆叠208(1)-208(4)相对于Y轴彼此分离。

相对于Z轴，CFET堆叠208(1)-208(4)中的每个包括第一和第二有源区(AR)的堆叠，其中第一有源区堆叠在第二有源区之上。CFET堆叠208(1)-208(4)中的每个包括两对FET，每对FET包括相对于Z轴彼此堆叠的NFET和PFET。NFET和PFET的组成部分如下所述。

CFET堆叠208(1)包括：N5堆叠在P5(图2A中未示出，但参见图3B)上而构成的第一对，以及N6堆叠在P6(图2A中未示出，但参见图3B)上而构成的第二对。尽管包括在CFET堆叠208(1)中，但P5和P6不在构成SRAM 200的FET之中，因此P5和P6在图2A中未被标记。

CFET堆叠208(2)包括：N1堆叠在P1上而构成的第三对，以及N3堆叠在P3上而构成的第四对。CFET堆叠208(3)包括：N4堆叠在P4上而构成的第五对，以及N2堆叠在P2上而构成的第六对。

CFET堆叠208(4)包括N6堆叠在P6(图2A中未示出，但参见图3A)上构成的第七对，以及N5堆叠在P5(图2A中未示出，但参见图3A)上构成的第八对。尽管包括在CFET堆叠208(4)中，但N5和N6不在构成SRAM 200的FET中，因此N5和N6在图2A中未被标记。

在SRAM 200中，每个第一AR具有第一掺杂剂类型(例如，N型)，并且每个第二AR具有与第一掺杂剂不同的第二掺杂剂类型(例如，P型)，使得第一AR是N型AR，而第二AR是P型AR。在一些实施例中，第一掺杂剂是P型掺杂剂，第二掺杂剂是N型掺杂剂，使得第一AR是P型AR，第二AR是N型AR。N型和P型AR的长轴平行于X轴延伸。N型AR相对于Z轴堆叠在对应的P型AR上。在图2A中，堆叠在P型AR的对应实例上的N型AR的每个实例被赋予参考标号210。

栅极形成在N型AR或P型AR的对应部分周围。SRAM 200中包括三种类型的栅极。第一类型的栅极的示例是栅极226(1)-226(4)等。相对于Y轴，第一类型的栅极是其中第一类型栅极的第一实例例如通过栅极-至-栅极(G2G)接触件的实例(例如，图3A-图3B的G2G接触件342)与第一类型栅极第二实例耦接的栅极，其中第一实例围绕N型AR的对应部分形成，第二实例围绕P型AR的对应部分形成，或者反之亦然，并且其中第一实例和第二实例相对于X轴对齐。

栅极226(1)和226(2)形成在CFET堆叠208(2)的N型AR和P型AR的对应部分周围。因此，栅极226(1)相对于Z轴在栅极226(2)之上，并且栅极226(1)相对于X轴与栅极226(2)对齐。栅极226(1)和226(2)对应地表示N1和P1的栅极端子。栅极226(1)也耦接到栅极230(1)。栅极226(3)和226(4)形成在CFET堆叠208(3)的N型AR和P型AR的对应部分周围。因此，栅极226(3)相对于Z轴在栅极226(4)之上，并且栅极226(3)相对于X轴与栅极226(4)对齐。栅极226(3)和226(4)对应地表示N2和P2的栅极端子。栅极226(4)也耦接到栅极228(6)。

在SRAM 200中，第二类型的栅极的示例是栅极228(1)-228(4)等。相对于Z轴，例如由于在第二类型的栅极与对应的上覆栅极之间形成有绝缘体的实例(例如，图3A-图3B中的绝缘体344)，因此第二类型的栅极未垂直地耦接至对应的上覆栅极，其中第二类型的栅极是围绕P型AR的部分形成的栅极。

栅极228(1)形成在CFET堆叠208(1)的P型AR的第一部分周围，并且不与对应的上覆栅极230(1)耦接。栅极228(2)形成在CFET堆叠208(1)的P型AR的第二部分周围，并且不与对应的上覆栅极230(2)耦接。栅极228(3)形成在CFET堆叠208(2)的P型AR的部分周围，并且不与对应的上覆栅极230(3)耦接。栅极228(4)形成在CFET堆叠208(3)的P型AR的部分周围，并且不与对应的上覆栅极230(4)耦接。栅极228(5)形成在CFET堆叠208(4)的P型AR的第一部分周围，并且不与对应的上覆栅极230(5)耦接。栅极228(6)形成在CFET堆叠208(4)的P型AR的第二部分周围，并且不与对应的上覆栅极230(6)耦接。栅极228(1)-228(6)相对于X轴与栅极230(1)-230(6)相对应地对齐。

在SRAM 200中，第三类型的栅极的示例是栅极230(1)-230(4)等。相对于Z轴，例如由于在第三类型的栅极与对应的下伏栅极之间形成有绝缘体332的实例(图3A-图3B)，因此第三类型的栅极未垂直地耦接到对应的下伏栅极，其中第三类型的栅极是围绕N型AR的部分形成的栅极。

栅极230(1)形成在CFET堆叠208(1)的N型AR的第一部分周围，并且不与对应的下伏栅极228(1)耦接。栅极230(2)形成在CFET堆叠208(1)的N型AR的第二部分周围，并且不与对应的下伏栅极228(2)耦接。栅极230(3)形成在CFET堆叠208(2)的N型AR的部分周围，并且不与对应的下伏栅极228(3)耦接。栅极230(4)形成在CFET堆叠208(3)的N型AR的部分周围，并且不与对应的下伏栅极228(4)耦接。栅极230(5)形成在CFET堆叠208(4)的N型AR的第一部分周围，并且不与对应的下伏栅极228(5)耦接。栅极230(6)形成在CFET堆叠208(4)的N型AR的第二部分周围，并且不与对应的下伏栅极228(6)耦接。

在图2A中，SRAM 200包括金属-至-S/D(MD)接触件236(1)、掩埋MD(BMD)接触件232(1)和MD/BMD接触件234(1)-234(4)，它们的长轴平行于Y轴延伸。

MD接触件236(1)形成在CFET堆叠208(1)的P型AR中的源极/漏极(S/D)区域周围。关于S/D区，形成每个N型AR包括掺杂N型AR的第一区域以形成对应的S/D区。N型AR的S/D区是第一晶体管组件的示例。在N型AR的对应S/D区之间的N型AR的第二区域是沟道区，并且是第二晶体管部件的示例。在一些实施例中，每个MD接触件抵靠对应S/D区的一个或多个表面而不是围绕S/D区形成。

BMD接触件232(1)形成在CFET堆叠208(1)的P型AR中的S/D区周围。同样关于S/D区，形成每个P型AR包括掺杂P型AR的第一区域以形成对应的S/D区。P型AR的S/D区也是第一晶体管部件的示例。在P型AR的对应S/D区之间的P型AR的第二区域是沟道区，并且也是第二晶体管部件的示例。在一些实施例中，每个BMD接触件抵靠对应S/D区的一个或多个表面而不是围绕S/D区形成。

在图2A中，MD/BMD接触件234(1)-234(4)中的每个表示两种结构，即在给定CFET堆叠中的N型AR的部分周围的MD接触件的实例，和在给定CFET堆叠中的P型AR的对应部分周围的BMD接触件的实例。MD/BMD接触件234(1)表示围绕CFET堆叠208(1)和208(2)中的N型AR的部分形成的MD接触件的实例，和围绕CFET堆叠208(1)和208(2)中的P型AR的对应部分形成的BMD接触件的实例。MD/BMD接触件234(2)表示围绕CFET堆叠208(2)中的N型AR的部分形成的MD接触件的实例，和围绕CFET堆叠208(2)中的P型AR的对应部分周围的BMD接触件的实例。MD/BMD接触件234(3)表示围绕CFET堆叠208(3)中的N型AR的部分形成的MD接触件的实例，和围绕CFET堆叠208(3)中的P型AR的对应部分形成的BMD接触件的实例。MD/BMD接触件234(4)表示在CFET堆叠208(3)和208(4)中的N型AR的部分周围形成的MD接触件的实例，和在CFET堆叠208(3)、208(4)中的P型AR的对应部分周围形成的BMD接触件的实例。

图2A的SRAM 200还包括在CFET堆叠208(1)-208(4)上方(即，在CFET堆叠208(1)-208(4)的前侧上)的第一金属化层(MET_1st层)中的M_1st区段(其为导体)。在图2A中，同样对于本文中的其他附图，假设以下编号约定：M_1st金属化层被称为MET0，并且对应地，MET0层上的第一互连层(VIA_1st层)(未示出)被称为VIA_0。在一些实施例中，根据制造半导体器件的对应工艺节点的编号约定，MET_1st层是M1，对应地VIA_1st层是VIA1。M0区段包括长轴平行于X轴延伸的M0区段240(1)-240(8)。

相对于Y轴，M0区段240(1)-240(8)中的每个具有一条中线(未示出)，中线本身平行于X轴延伸。M0区段240(1)-240(8)的中线与对应的水平参考轨(未示出)基本共线。在图2A中，在SRAM 200左侧的列中指示给定M0区段上的信号，该列被标记为“M0轨使用”。

M0区段240(1)具有字线RWLA_FS上的信号。M0区段240(2)具有位线RBLA_FS上的信号。M0区段240(3)具有VSS。M0区段240(4)具有字线WWL_FS上的信号。M0区段240(5)具有位线WBL_FS上的信号。M0区段240(6)具有反相位线WBLB_FS上的信号。M0区段240(7)具有字线WWL_FS上的信号。M0区段240(8)具有VSS。

图2A的SRAM 200还包括在CFET堆叠208(1)-208(4)下方(即，在CFET堆叠208(1)-028(4)的背侧上)的第一金属化层(MET_1st层)中的BM_1st区段(其为导体)。在图2A中，同样对于本文件中的其他附图，假设以下编号惯例：第BM_1st金属化层被称为BMET0，并且对应地，在BMET0层下方的第一互连层(BVIA_1st层)(未示出)被称为BVIA_0。在一些实施例中，取决于制造半导体器件的对应工艺节点的编号惯例，BMET_1st层是BM1，并且对应地，BVIA_1st层是BVIA1。BM0区段包括长轴平行于X轴延伸的BM0区段212(1)-212(8)。

相对于Y轴，BM0区段212(1)-212(8)中的每个都有一条中线(未示出)，中线本身平行于X轴延伸。BM0区段212(1)-212(8)的中线基本上与水平参考轨(未示出)共线。在图2A中，在SRAM 200右侧的列中指示给定BM0区段上的信号，该列被标记为“BM0轨使用”。

BM0区段212(1)具有VDD。BM0区段212(2)具有字线WWL_BS上的信号。BM0区段212(3)具有位线WBL_BS上的信号。BM0区段212(4)具有位线WBLB_BS上的信号。BM0区段212(5)具有字线WWL_BS上的信号。BM0区段212(6)具有VDD。BM0区段212(7)具有反相位线RBLB_BS上的信号。BM0区段212(8)具有字线RWLB_BS上的信号。

在图2A中，SRAM 200还包括通孔-至-栅极(VG)接触件218的实例；掩埋VG(BVG)接触件214的实例以及VG/BVG接触件216的实例。VG接触件218的每个实例在M0区段240(1)-240(8)中对应的一个的部分与栅极中对应一个(例如，栅极230(2)等)的部分之间。BVG接触件214的每个实例在BM0区段212(1)-212(8)中对应的一个的部分与栅极中的对应一个(例如，栅极228(5))的部分之间。

VG/BVG接触件216的每个实例代表两个结构，即相对于X轴和Y轴中的每个彼此对齐的VG接触件218的实例和BVG接触件214的实例。例如，VG/BVG实例的部分对应地在栅极230(3)上方和栅极228(3)下方。VG/BVG的另一实例的部分对应地在栅极230(4)上方和栅极228(4)下方。

在图2A中，SRAM 200还包括通孔-至-S/D(VD)接触件224的实例；掩埋VD(BVD)接触件220的实例以及VD/BVD接触件222的实例。VD接触件224的每个实例在M0区段240(1)-240(8)中的对应一个的部分与MD接触件中的对应一个(例如，MD接触件236(1)等)的部分之间。BVD接触件220的每个实例在BM0区段212(1)-212(8)中对应一个的部分与BMD接触件中的对应一个(例如，BMD接触件232(1)等)的部分之间。

VD/BVD接触件222的每个实例代表两个结构，即相对于X轴和Y轴中的每个彼此对齐的VD接触件224的实例和BVD接触件220的实例。例如，VD/BVD接触件222的实例的部分对应地在MD/BMD接触件234(1)的上方和下方。VD/BVD接触件222的实例的部分对应地在MD/BMD接触件234(2)的上方和下方。VD/BVD接触件222的实例的部分对应地在MD/BMD接触件234(3)的上方和下方。VD/BVD接触件222的实例的部分对应地在MD/BMD接触件234(4)的上方和下方。在图2A中，SRAM 200还包括栅极-至-MD/BMD(GD)接触件238(1)-238(4)。GD/BGD接触件238(1)-238(2)中的每个表示两种结构，即在给定CFET堆叠中的N型AR的部分周围形成的栅极-至-上MD(GAD)接触件的实例(例如，图3C的348(1)-348(2))和在给定CFET堆叠中的P型AR的对应部分周围形成的栅极-至-下BMD(GBD)接触件(例如，图3C的350(1)-350(2))的实例。在一些实施例中，GAD接触件的每个实例抵靠对应S/D区的一个或多个表面形成而不是围绕S/D区。在一些实施例中，GBD接触件的每个实例抵靠对应S/D区的一个或多个表面形成而不是围绕S/D区。

GD/BGD接触件238(1)表示围绕CFET堆叠208(3)中的N型AR的部分形成的GAD接触件的实例、和围绕CFET堆叠208(3)中的P型AR的对应部分形成的GBD接触件的实例。GD/BGD接触件238(2)表示围绕CFET堆叠208(3)中的N型AR的部分形成的GAD接触件的实例、和围绕CFET堆叠208(3)中的P型AR的部分形成的GBD接触件的实例。

在图2A中，SRAM 200还包括长轴平行于X轴的栅极-至-GD/BGD(G2D)接触件246(1)和246(2)。G2D接触件246(1)在栅极226(3)上方，并且将栅极226(3)耦接到GD/BGD接触件238(1)。G2D接触件246(2)在栅极226(1)上方，并将栅极226(1)耦接到GD/BGD接触件238(2)。在一些实施例中，G2D接触件246(1)在栅极226(3)下方，并将栅极226(3)耦接到GD/BGD接触件238(1)。在一些实施例中，G2D接触件246(2)在栅极226(1)下方，并将栅极226(1)耦接到GD/BGD接触件238(2)。

相对于Y轴和Z轴，例如，如图3A-图3C的对应于图2A的截面线IIIA-IIIA’、IIIB-IIIB’和IIIC-IIIC’的截面图所示，SRAM 200具有包括臂、主体和脚的Z形状。CFET堆叠208(1)的上半部，即CFET堆叠的N型AR，表示SRAM 200的Z形状的臂。CFET堆叠208(2)和208(3)表示SRAM 200的Z形状的主体。CFET堆叠208(4)的下半部，即CFET堆叠栅极226(1)的P型AR，表示SRAM 200的Z形状的脚。

图1的SRAM 100的FET在图2A的SRAM 200中的位置如下：锁存器102的N1和P1中的每个都在CFET堆叠208(2)中；锁存器102的N2和P2中的每个在CFET堆叠208(3)中；端口PRT1的子端口PRT1A的N3在CFET 208(2)中；端口PRT1的子端口PRT1B的N4在CFET 208(3)中；端口PRT2的子端口PRT2A的P3在CFET 208(2)中；端口PRT2的子端口PRT2B的P4在CFET 208(3)中；端口PRT3的P5和P6中的每个在CFET 208(4)中；并且端口PRT4的N5和N6中的每个在CFET208(1)中。

图2B是根据一些实施例的用于半导体器件的SRAM 200(1)和200(2)的布局图。

在图2B中，SRAM 200(1)和200(2)中的每个都是图2A的SRAM 200的实例。相对于Y轴，SRAM 200(1)与SRAM 200的(2)邻接。SRAM 200(1)简单地堆叠在SRAM 200(2)上，即，相对于图2A的SRAM 200，SRAM 200不绕Y轴或X轴旋转。

相对于Y轴，SRAM 200(2)的顶部区与SRAM 200的底部区重叠，从而产生合并/共享的CFET堆叠，该合并/共享的CFET堆叠表示SRAM 200的CFET堆叠208(1)的上半部(即SRAM200(1)的上半部208(1)_200(2))和SRAM 200的CFET堆叠208(4)的下半部(即下半部208(4)_200(1))。CFET堆叠208(1)_200(2)的上半部表示SRAM 200(2)的Z形状的臂。CFET堆叠208(4)_200(1)的下半部表示SRAM 200(1)的Z形状的脚。这样，SRAM 200(2)的Z形状的臂208(1)_200(2)与SRAM 200(1)的Z形状的脚208(4)_200(1)重叠(或嵌套)，这节省了相对于Y轴的空间/体积。在一些实施例中，这种重叠(或嵌套)被称为Z字形排列。

图3A-图3C是根据一些实施例的用于半导体器件的SRAM的对应截面图300A-300C。

图3A的截面300A对应于图2A的截面线IIIA-IIIA’。图3B的截面300B对应于图2A的截面线IIIB-IIIB’。图3C的截面300C对应于图2A的截面线IIIC-IIIC’。

在图3A-图3C以及图3D-图3E和图6A-图6B的侧视图中，假设正交笛卡尔坐标系，其中第一方向平行于X轴，第二方向平行于Y轴，第三方向平行于Z轴。

在图3A-图3C中，CFET堆叠308(1)-308(4)对应于图2A的CFET堆叠208(1)-208(4)。栅极326(1)-326(4)对应于栅极226(1)-226(4)。栅极328(1)-328(6)对应于栅极228(1)-228(6)。栅极330(1)-330(6)对应于栅极230(1)-230(6)。G2D接触件346(1)和346(2)对应于G2D接触件246(1)和246(2)。

相对于Z轴，栅极328(1)-328(6)不通过绝缘体344的对应实例耦接到对应的上覆栅极330(1)-330(6)。相对于Z轴：栅极326(1)和326(2)通过G2G接触件342的实例耦接在一起；并且栅极326(3)和326(4)通过G2G接触件342的实例耦接在一起。相对于Y轴；栅极330(1)比对应的下伏栅极328(1)宽，使得栅极330(1)邻接并耦接到栅极326(1)；并且栅极328(6)比对应的上覆栅极330(6)宽，使得栅极328(6)邻接并耦接到栅极326(4)。

相对于Z轴：栅极-至-上MD(GAD)接触件348(1)和栅极-至-下BMD(GBD)接触件350(1)通过MD-至-MD(D2D)接触件352的实例耦接在一起；并且GAD接触件348(2)和GBD接触件350(2)通过D2D接触件352的实例耦接在一起。GAD接触件348(1)和GBD接触件350(1)一起对应于GD接触件238(1)。GAD接触件348(2)和GBD接触件350(2)一起对应于GD接触件238(2)。

GAD 348(1)位于CFET堆叠308(2)的N型AR中对应于N1和N3的S/D区周围。GAD 348(2)在CFET堆叠308(3)的N型AR中对应于N4和N2的S/D区周围。GBD 350(1)在CFET堆叠308(2)的P型AR中对应于P1和P3的S/D区周围。GBD 350(2)在CFET堆叠308(3)的P型AR中对应于P4和P2的的S/D区周围。

关于CFET堆叠308(1)的N型AR区，代替栅极330(1)或330(2)，在对应于单元区C(i)的N5和N6的S/D区周围形成绝缘介电(ILD)材料354。关于CFET堆叠308(1)的P型AR区，代替栅极328(1)或328(3)，在对应于单元区C(i-1)的N5和N6的S/D区周围形成ILD材料354。关于CFET堆叠308(4)的N型AR区，代替栅极330(5)或330(6)，在对应于单元区C(i+1)的N6和N5的S/D区周围形成ILD材料354。关于CFET堆叠308(4)的P型AR区，代替栅极328(5)或328(6)，在对应于单元区C(i)的P6和P5的S/D区周围形成ILD材料354。

在图3A-图3C中，对应SRAM 300A-300C的Z形状由Z形状362表示。

在图3A的截面300A中，Z形状362包围对应SRAM单元区(即C(i)，其中i是正整数并且1≤i)的N1、N4、N5、P1、P4和P6。尽管图3A中示出了N6和P5中的每个，然而，N6和P5中的每个被包括在其他对应的单元区中，即，N6与P5都不被包括在单元区C(i)中。N6被包括在单元区C(i+1)中。相对于X轴，单元区C(i+1)邻接单元区C的右侧，使得单元区C(i+1)的N6与单元区C(i)的P6重叠(或嵌套)。P5被包括在单元区C(i-1)中。在一些实施例中，单元区C(i-1)和C(i+1)中的每个都是诸如SRAM 200的Z形SRAM的实例。

在图3B的截面300B中，SRAM的Z形状362包围N2、N3、N6、P2、P3和P5。尽管在图3B中示出了N5和P6中的每个，然而，N5和P6中的每个被包括在其他对应的单元区中，即，N5与P6都不被包括在单元区C(i)中。N5被包括在单元区C(i+1)中。P6被包括在单元区C(i-1)中。相对于X轴，单元区C(i-1)邻接单元区C(i)的左侧，使得单元区C(i-1)中的P6与单元区C(i)内的N6重叠(或嵌套)。

图3D和图3E是根据一些实施例的用于半导体器件的对应SRAM的侧视图。

图3D的侧视图对应于图2B的侧视线IIID-IIID’。图3E的侧视图是从与图3D的侧视图相同的透视图。

SRAM(i)200(1)和SRAM(i+1)200(2)中的每个都是图2A的SRAM 200的示例。在图3D中，相对于X轴，SRAM(i)200(2)的端口PRT4与SRAM(i)200(1)的端口PRT3重叠(或嵌套)。可以向SRAM(i)200(1)和SRAM(i+1)200(2)中的每个添加额外的端口，以相对X轴对应地扩展其尺寸，如图3E所示。

在图3E中，SRAM(i)300(1)和SRAM(i+1)300(2)是图3D的SRAM(i)200(1)与SRAM(i+1)200(2)的对应变体。此外，在图3E中，端口PRT3(1)和PRT4(1)对应于图3D的端口PRT3和PRT4。SRAM(i)300(1)和SRAM(i+1)300(2)中的每个还包括端口PRT3(2)和PRT4(2)。

在图3E中，相对于X轴：SRAM(i)300(2)的端口PRT4(1)与SRAM(i)300(1)的端口PRT3(2)重叠(或嵌套)；并且SRAM(i)300(2)的端口PRT4(2)与SRAM(i)300(1)的端口PRT3(1)重叠(或嵌套)。

图4是根据一些实施例的SRAM 400的示意性电路图。

图4的SRAM 400类似于图1的SRAM 100。为了简洁起见，讨论将更多地集中于图4和图1之间的差异而不是相似性。

虽然SRAM 400是类似SRAM 100的四端口(4P)SRAM，但SRAM 400的第三端口(端口PRT5)和第四端口(端口PRT6)不同于SRAM 100的对应第三端(端口PRT3)和第四端(端口PRT4)。因此，与SRAM 100相比，SRAM 400还包括NFET N7-N8和PFET P7-P8，但不包括N5-N6和P5-P6。

在图4的SRAM 400中，端口PRT5包括NFET N7和N8。N7的S/D端子对应地耦接到VSS和N8的第一S/D端子。N8的第二S/D端子耦接到位线RBLA_FS。N7的栅极端子在锁存器102的第二I/O节点处耦接到P2和N2的对应S/D端子。N8的栅极端子耦接到字线RWLA_FS。

在SRAM 400中，端口PRT6包括PFET P7和P8。P7的S/D端子对应地耦接在VDD和P8的第一S/D端子之间。P8的第二S/D端子耦接到位线RBLB_BS。P7的栅极端子在锁存器102的第二I/O节点处耦接到P2和N2的对应S/D端子。因此，P7和N7的栅极端子也彼此耦接。P8的栅极端子耦接到字线RWLB_BS。

图5A是根据一些实施例的用于半导体器件的SRAM 500的布局图。

图5A的SRAM 500类似于图4的SRAM 400。为了简洁起见，讨论将更多地集中于图5A和图2A之间的差异而不是相似性。

SRAM 200包括CFET 208(1)-208(4)，SRAM 500包括CFET堆叠508(1)-508(3)。CFET堆叠508(2)-508(3)对应于SRAM 200的CFET 208(2)-208(3)。CFET堆叠508(1)对应于CFET208(1)的上半部和CFET 208(4)的下半部。相对于Y轴，SRAM 500比SRAM 200更紧凑。

SRAM 400包括端口PRT5和PRT6，但不包括端口PRT3和PRT4，SRAM 500包括对应的FET N7-N8和P7-P8，但对应地不包括N5-N6和P5-P6。

相对于Y轴和Z轴，SRAM 500具有长方体(RP)形状。在一些实施例中，RP形状可替换地称为矩形棱柱形状。

图4的SRAM 400的FET在图5A的SRAM 500中的位置如下：锁存器102的N1和P1中的每个都在CFET堆叠508(2)中；锁存器102的N2和P2中的每个在CFET堆叠508(3)中；端口PRT1的子端口PRT1A的N3在CFET堆叠508(2)中；端口PRT1的子端口PRT1B的N4在CFET堆叠508(3)中；端口PRT2的子端口PRT2A的P3在CFET堆叠508(2)中；端口PRT2的子端口PRT2B的P4在CFET堆叠508(3)中；端口PRT5的N7和N8中的每个在CFET堆叠508(1)中；并且端口PRT6的P7和P8中的每个在CFET堆叠508(1)中。

图5B是根据一些实施例的用于半导体器件的SRAM 500和501的布局图。

在图5B中，SRAM 501是已水平翻转(即，相对于SRAM 500绕Y轴旋转180°)的SRAM500的版本。SRAM 500简单地堆叠在SRAM 501上。相对于SRAM 500与SRAM 501重叠的Y轴，它们共享M0和BM0区段。

图6A和图6B是根据一些实施例的用于半导体器件的对应SRAM的侧视图。

图6A的侧视图对应于图5B的侧视线VIA-VIA’。图6B的侧视图是从与图6A的侧视图相同的视角进行观察。

SRAM(i)500(1)和SRAM(i+1)500(2)中的每个是图2A的SRAM 500的示例。在图6A中，相对于X轴：SRAM(i)500(1)的端口PRT5与SRAM(i)500(2)的端口PRT5相邻；并且SRAM(i)500(1)的端口PRT6与SRAM(i)500(2)的端口PRT6相邻。可以向SRAM(i)500(1)和SRAM(i+1)500(2)中的每个添加额外的端口，以相对X轴对应地扩展其尺寸，如图6B所示。

在图6B中，SRAM(i)600(1)和SRAM(i+1)600(2)是图6A的SRAM(i)500(1)与SRAM(i+1)500(2)的对应变体。此外，在图6B中，端口PRT5(1)和PRT6(1)对应于图6A的端口PRT5和PRT6。SRAM(i)600(1)和SRAM(i+1)600(2)中的每个还包括端口PRT5(2)和PRT6(2)。

在图6B中，相对于X轴：SRAM(i)600(1)的端口PRT5(1)与SRAM(i)600(2)的端口PRT5(2)相邻；SRAM(i)600(1)的端口PRT6(2)与SRAM(i)600(2)的端口PRT6(1)相邻；

SRAM(i)600(1)的端口PRT5(1)位于SRAM(i)600(1)的端口PRT5(2)和SRAM(i+1)600(2)的端口PRT5(2)；SRAM(i+1)600(2)的端口PRT5(2)位于SRAM(i)600(1)的端口PRT5(1)与SRAM(i+1)600(2)的端口PRT5(1)之间；SRAM(i)600(1)的端口PRT6(2)位于SRAM(i)600(1)的端口PRT6(1)和SRAM(i+1)600(2)的端口PRT6(1)之间；并且SRAM(i+1)600(2)的端口PRT6(1)位于SRAM(i)600(1)的端口PRT6(2)和SRAM(i+1)600(2)的端口PRT6(2)之间。

图7A是根据一些实施例的制造存储器器件的方法的流程图700。

根据一些实施例，流程图700的方法是可实现的，例如，使用EDA(电子设计自动化)系统800(图8，下面讨论)和IC制造系统900(图9，下面讨论的)。可以根据流程图700的方法制造的半导体器件的示例包括基于本文公开的布局图等的半导体器件。

在图7A中，流程图700的方法包括框702-704。在框702处，生成布局图，该布局图尤其包括本文公开的布局图中的一个或多个等。根据一些实施例，框702例如可以使用EDA系统800(图8，下面讨论)来实现。流程从框702前进到框704。

在框704处，基于布局图，进行以下之中的至少一个：(A)进行一次或多次光刻曝光，或(B)制造一个或多个半导体掩模，或(C)在半导体器件的层中制造一个或多个组件。参见下面对图9中的IC制造系统900的讨论。

图7B是根据一些实施例的制造半导体器件(更具体地说是SRAM)的方法的流程图710。

流程图710是图7A的框704的示例。流程图710包括框712-728。在框712-框728的讨论的上下文中提供的示例假设第一、第二和第三正交方向例如对应地平行于X轴、Y轴和Z轴。根据一些实施例，流程图710的方法例如可以使用IC制造系统900(图9，下面讨论)来实现。可以根据流程图710的方法制造的半导体器件的示例包括具有基于本文公开的布局图等的SRAMS的半导体器件。

框712-框728尤其导致NFET和PFET的形成。

在一些实施例中，其中根据流程图710形成的有源区是纳米片，使得得到的晶体管是纳米片晶体管，框712-框728的流程是用于形成诸如以下器件的更一般流程的示例：形成纳米片，即有源区；则形成栅极；然后形成MD接触件；然后在对应的栅极之间形成G2G导体；然后在对应的MD接触件之间形成绝缘体。在这样的实施例中，在器件具有CFET架构使得晶体管对应地布置在CFET堆叠中的情况下，形成下部晶体管，然后形成对应的上部晶体管。在一些实施例中，流程的顺序是不同的。

在框712处，形成具有第一掺杂剂类型的第一有源区(AR)，其中第一有源区的部分在下部栅极的下部上方和下部MD接触件的下部上方。第一AR的示例包括图2A的CFET堆叠208(1)-208(4)的P型AR等。AR的形成包括用第一掺杂剂类型掺杂第一AR。第一掺杂剂类型的示例是P型掺杂剂。流程从框712前进到框714。

在框714处，形成下部栅极。下部栅极的示例包括图3A的栅极326(2)、328(1)和328(4)-328(5)、图3B的栅极326(4)、328(3)至328(4)和328(6)等。流程从框714前进到框716。

在框716处，形成下部金属-至-源极/漏极(MD)接触件。下部MD接触件的示例包括图2A的BMD接触件232(1)、图2A的MD/BMD接触件234(1)-234(4)的下部等。流程从框716前进到框718。

在框718处，在对应的下部栅极上形成栅极-至-栅极(G2G)接触件。G2G接触件的实例包括图3A-图3B等中的G2G接触件342的实例。流程从框718前进到框720。

在框720处，MD-至-MD(D2D)接触件形成在对应的下部MD接触件上。D2D接触件的实例包括图3C中的D2D接触件352的实例等。流程从框720前进到框722。

在框722处，绝缘体形成在下部栅极和/或MD接触件中的对应下部栅极和/或MD接触件上。绝缘体的实例包括图3A-图3B的绝缘体344的实例等。流程从框722前进到框724。

在框724处，形成具有不同于第一掺杂剂的第二掺杂剂类型的第二AR，其中第二AR的部分在下部栅极、下部MD接触件和绝缘体上方，并且其中第二AR对应地(A)在第一AR上方并且(B)与第一AR对齐。第二AR的示例包括图2A的CFET堆叠208(1)-208(4)的N型AR等。第二AR的形成包括用第二掺杂剂类型掺杂的第二AR。第二掺杂剂类型的示例是N型掺杂剂。流程从框724前进到框726。

在框726处，形成上部栅极。上部栅极的示例包括图3A的栅极326(1)、330(1)和330(4)-330(5)、图3B的栅极326(3)、330(2)至330(3)及330(6)等。流程从框726前进到框728。

在框728处，形成上部MD接触件。上部MD接触件的实例包括图2A的MD接触件236(1)、图2A的MD/BMD接触件234(1)-234(4)的上部等。

在一些实施例中，由堆叠在第一AR(例如，P型)中的对应AR之上的第二AR(例如，N型)中的对应AR够成的对定义了用于具有CFET架构的Z形状SRAM的第一CFET堆叠、第二CFET堆叠、第三CFET堆叠和第四CFET堆叠。Z形状SRAM的示例是图2A的SRAM 200等。Z形状SRAM的第一CFET堆叠至第四CFET堆叠的实例对应地包括CFET堆叠208(2)、208(3)、208(1)和208(4)等。

在一些实施例中，由堆叠在第一AR(例如，P型)的对应AR之上的第二AR(例如，N型)的对应AR构成的对定义具有CFET架构的RP形状SRAM的第一、第二和第三CFET堆叠。RP形状SRAM的示例是图5A的SRAM 500等。RP形状SRAM的第一CFET堆叠至第三CFET堆叠的实例对应地包括图5A的CFET堆叠508(2)、508(3)和508(1)等。

在根据一些实施例形成Z形状SRAM(例如，200)的上下文中，框712-框728导致以下结果：第一CFET堆叠(例如，208(2))，包括构成SRAM的第一端口(例如，PRT1A)和第三端口(例如，PRT2A)的N3和P3；第二CFET堆叠(例如，208(3))包括构成SRAM的第二端口(例如，PRT1B)和第四端口(例如，PRT2B)的N4和P4；第四CFET堆叠(例如，208(4))的下半部(例如，P型AR)包括构成SRAM的第五端口(例如，PRT3)的P5和P6；以及第三CFET堆叠(例如，208(1))的上半部(例如，N型AR)包括构成SRAM的第六端口(例如，PRT4)的N5和N6。

在根据一些实施例形成Z形状SRAM(例如，200)的上下文中，框712-728导致以下结果：第一CFET堆叠(例如，508(2))包括构成SRAM的第一端口(例如，PRT1A)和第三端口(例如，PRT2A)的N3和P3；第二CFET堆叠(例如，508(3))包括构成SRAM的第二端口(例如，PRT1B)和第四端口(例如，PRT2B)的N4和P4；以及第三CFET堆叠(例如，508(1))包括对应地构成SRAM的第五端口(例如，PRT5)和第六端口(例如，PRT6)的N7-N8和P7-P8。

在图7B中，流程图710的框712-框728显示为具有以下序列：框712→框714→框716→框718→框720→框722→框724→框726→框728。在一些实施例中，提供框712-框728的其它序列。在一些实施例中，流程图710被描述为在上部组件之前形成下部组件。在一些实施例中，流程图710被重新排列以在下部组件之前形成上部组件。在一些实施例中，流程图710被重新排列(并且框712-框728被对应地修改)以具有以下序列：框724→框726→框728→框718→框720→框722→框712→框714→框716。

在图7B中，流程图710示出了以下子序列：框714→框716。在一些实施例中，框716在框714之前，这样图7B具有子序列：框716→框714。

在图7B中，流程图710示出了以下子序列：框726→框728。在一些实施例中，框728在框726之前，这样图7B具有子序列：框728→框726。

图8是根据一些实施例的电子设计自动化(EDA)系统800的框图。

在一些实施例中，EDA系统800包括自动放置和布线(APR)系统。在一些实施例中，EDA系统800是通用计算设备，包括硬件处理器802和非暂时性计算机可读存储介质804。存储介质804编码有(即，存储)计算机程序代码806(即，一组可执行指令)。硬件处理器802对指令806的执行(至少部分地)表示EDA工具，其实现例如图7A的方法(框702)、生成布局图(例如，图2A-图2B)的方法、生成与框图(例如，图7A-图7B)相对应的布局图的方法等的部分或全部，根据一个或多个实施例(下文中所述的过程和/或方法)。存储介质804存储布局图811，例如本文公开的布局图等。

处理器802通过总线808与计算机可读存储介质804电耦接。处理器802还通过总线808电耦接到I/O接口810。网络接口812还经由总线808电连接到处理器802。网络接口812连接到网络814，使得处理器802和计算机可读存储介质804能够经由网络814连接到外部元件。处理器802被配置为执行编码在计算机可读存储介质804中的计算机程序代码806，以便使系统800可用于执行所述过程和/或方法的部分或全部。在一个或多个实施例中，处理器802是中央处理单元(CPU)、多处理器、分布式处理系统、专用集成电路(ASIC)和/或合适的处理单元。

在一个或多个实施例中，计算机可读存储介质804是电子、磁性、光学、电磁、红外和/或半导体系统(或装置或设备)。例如，计算机可读存储介质804包括半导体或固态存储器、磁带、可移动计算机磁盘、随机存取存储器(RAM)、只读存储器(ROM)、刚性磁盘和/或光盘。在使用光盘的一个或多个实施例中，计算机可读存储介质804包括光盘只读存储器(CD-ROM)、光盘读/写(CD-R/W)和/或数字视盘(DVD)。

在一个或多个实施例中，存储介质804存储计算机程序代码806，其被配置为使系统800(其中这种执行表示(至少部分)EDA工具)可用于执行所述过程和/或方法的部分或全部。在一个或多个实施例中，存储介质804进一步存储有助于执行所述过程和/或方法的部分或全部的信息。在一个或多个实施例中，存储介质804存储标准单元的库807，标准单元包括本文公开的这样的标准单元。在一些实施例中，存储介质804存储一个或多个布局图811。

EDA系统800包括I/O接口810。I/O接口810被耦接到外部电路。在一个或多个实施例中，I/O接口810包括用于向处理器802传送信息和命令的键盘、小键盘、鼠标、轨迹球、轨迹板、触摸屏和/或光标方向键。

EDA系统800还包括耦接到处理器802的网络接口812。网络接口812允许系统800与网络814通信，一个或多个其他计算机系统连接到网络814。网络接口812包括：无线网络接口，诸如蓝牙、WIFI、WIMAX、GPRT或WCDMA；或有线网络接口，诸如以太网、USB或IEEE-1364。在一个或多个实施例中，过程和/或方法的部分或全部在两个或更多个系统800中实现。

系统800被配置为通过I/O接口810接收信息。通过I/O接口810接收的信息包括指令、数据、设计规则、标准单元库和/或用于由处理器802处理的其他参数中的一个或多个。该信息通过总线808被传送到处理器802。EDA系统800被配置为通过I/O接口810接收与用户界面(UI)相关的信息。该信息被存储在计算机可读介质804中作为UI 842。

在一些实施例中，所述过程和/或方法的部分或全部被实现为由处理器执行的独立软件应用程序。在一些实施例中，所述过程和/或方法的部分或全部被实现为作为附加软件应用程序的部分的软件应用程序。在一些实施例中，所述过程和/或方法的部分或全部被实现为软件应用程序的插件。在一些实施例中，所述过程和/或方法中的至少一个被实现为作为EDA工具的部分的软件应用程序。在一些实施例中，所述过程和/或方法的部分或全部被实现为由EDA系统800使用的软件应用程序。在一些实施例中，使用诸如可从CADENCEDESIGN SYSTEMS，股份有限公司获得的的工具或另一合适的布局生成工具来生成包括标准单元的布局。

在一些实施例中，这些过程被实现为存储在非暂时性计算机可读记录介质中的程序的功能。非暂时性计算机可读记录介质的示例包括但不限于外部/可移除和/或内部/内置存储或存储单元，例如光盘(例如，DVD)、磁盘(例如，硬盘)、半导体存储器(例如，ROM)、RAM、存储卡等中的一个或多个。

图9是根据一些实施例的集成电路(IC)制造系统900以及与其相关联的IC制造流程的框图。

基于图7A框702生成的布局图，IC制造系统900实现图7A框704，其中使用制造系统900制造以下之中的至少一个：(A)一个或多个半导体掩模或(B)早期半导体集成电路层中的至少一个组件。

在图9中，IC制造系统900包括在与制造IC器件960相关的设计、开发和制造周期和/或服务中相互作用的实体，例如设计室920、掩模室930和IC制造厂/制造商(“fab”)950。系统900中的实体通过通信网络连接。在一些实施例中，通信网络是单个网络。在一些实施例中，通信网络是各种不同的网络，例如内联网和因特网。通信网络包括有线和/或无线通信信道。每个实体与一个或多个其他实体交互，并向一个或多个其他实体提供服务和/或从一个或更少个其他实体接收服务。在一些实施例中，设计室920、掩模室930和IC制造厂950中的两个或多个由单个较大的公司拥有。在一些实施例中，设计室920、掩模室930和IC制造厂950中的两个或多个共存于公共设施中并使用公共资源。

设计室(或设计团队)920生成IC设计布局922。IC设计布局922包括为IC器件960设计的各种几何图案。几何图案对应于构成要制造的IC器件960的各种部件的金属、氧化物或半导体层的图案。各种层结合起来形成各种IC部件。例如，IC设计布局922的部分包括各种IC部件，例如有源区、栅极端子、源极和漏极、层间互连的金属线或通孔、以及用于接合焊盘的开口，这些特征将形成在半导体衬底(例如，硅晶圆)和设置在半导体衬底上的各种材料层中。源极/漏极区可指源极或漏极，单独地或共同地，取决于上下文。设计室920实施适当的设计程序以形成IC设计布局922。设计过程包括逻辑设计、物理设计或地点和路线中的一个或多个。IC设计布局922呈现在具有几何图案的信息的一个或多个数据文件中。例如，IC设计布局922以GDSII文件格式或DFII文件格式表示。

掩模室930包括数据准备932和掩模制造934。掩模室930使用IC设计布局922来制造一个或多个掩模935，该掩模用于根据IC设计布局924来制造IC器件960的各个层。掩模库930执行掩模数据准备932，其中IC设计布局922被翻译成代表性数据文件(“RDF”)。掩模数据准备932将RDF提供给掩模制造934。掩模制造934包括掩模写入器。掩模写入器将RDF转换为基板上的图像，例如掩模(标线片)或半导体晶圆。通过掩模数据准备932来操纵设计布局，以符合掩模写入器的特定特性和/或IC制造950的要求。在图9中，掩模数据制备932、掩模制造934和掩模935被图示为分离的元件。在一些实施例中，掩模数据制备932和掩模制造934统称为掩模数据准备。

在一些实施例中，掩模数据制备932包括光学邻近校正(OPC)，其使用光刻增强技术来补偿图像误差，例如可能由衍射、干涉、其他工艺效应等引起的图像误差。OPC调整IC设计布局922。在一些实施例中，掩模数据制备932包括进一步的分辨率增强技术(RET)，例如离轴照明、亚分辨率调整特征、相移掩模、其他合适的技术等或其组合。在一些实施例中，进一步使用反向光刻技术(ILT)，其将OPC视为反向成像问题。

在一些实施例中，掩模数据准备932包括掩模规则检查器(MRC)，其使用一组掩模创建规则来检查已经在OPC中进行了处理的IC设计布局，该掩模生成规则包含某些几何和/或连接限制，以确保足够的裕度，从而考虑半导体制造工艺的可变性等。在一些实施例中，MRC修改IC设计布局以补偿掩模制造934期间的限制，这可以撤消OPC执行的部分修改以满足掩模创建规则。

在一些实施例中，掩模数据制备932包括光刻工艺检查(LPC)，其模拟将由IC制造厂950实施以制造IC器件960的处理。LPC基于IC设计布局922模拟该处理以制造模拟制造的器件，例如IC器件960。LPC模拟中的处理参数可以包括与IC制造周期的各种过程相关联的参数、与用于制造IC的工具相关联的参量和/或制造过程的其他方面。LPC考虑了各种因素，如航空图像对比度、聚焦深度(“DOF”)、掩模误差增强因子(“MEEF”)、其他合适的因素等或其组合。在一些实施例中，在通过LPC制造了模拟制造的器件之后，如果模拟器件的形状不够接近以满足设计规则，则重复OPC和/或MRC以进一步细化IC设计布局922。

为了清楚起见，对掩模数据准备932的上述描述进行了简化。在一些实施例中，掩模数据准备932包括附加特征，例如根据制造规则修改IC设计布局的逻辑运算(LOP)。此外，在数据准备932期间应用于IC设计布局922的处理可以以各种不同的顺序执行。

在掩模数据制备932之后和掩模制造934期间，基于修改的IC设计布局制造掩模935或掩模组935。在一些实施例中，电子束(e-beam)或多个e-beam的机制用于基于修改的IC设计布局在掩模(光掩模或掩模版)上形成图案。掩模是用各种技术形成的。在一些实施例中，使用二进制技术形成掩模。在一些实施例中，掩模图案包括不透明区域和透明区域。用于曝光已涂覆在晶圆上的图像敏感材料层(例如，光刻胶)的辐射束，例如紫外线(UV)束，被不透明区域阻挡并透射通过透明区域。在一个示例中，二元掩模包括透明基板(例如，熔融石英)和涂覆在掩模的不透明区域中的不透明材料(例如，铬)。在另一示例中，使用相移技术形成掩模。在相移掩模(PSM)中，掩模上形成的图案中的各种特征被配置为具有适当的相位差，以提高分辨率和成像质量。在各种示例中，相移掩模是衰减PSM或交替PSM。由掩模制造934产生的掩模用于各种工艺中。例如，在离子注入工艺中使用这种掩模以在半导体晶圆中形成各种掺杂区，在蚀刻工艺中使用该掩模以形成半导体晶圆中的各种蚀刻区域，和/或在其他合适的工艺中使用。

IC制造厂950是一种IC制造业务，包括一个或多个用于制造各种不同IC产品的制造设施。在一些实施例中，IC制造厂950是半导体代工厂。例如，可以有用于多个IC产品的前端制造的制造设施(前端制程(FEOL)制造)，而第二制造设施可以提供用于IC产品的互连和封装的后端制造(后端制程(BEOL)制造，第三制造设施可以为铸造业务提供其他服务。

IC制造厂950使用掩模室930制造的掩模935来使用制造工具952制造IC器件960。因此，IC制造厂950至少间接地使用IC设计布局922来制造IC器件960。在一些实施例中，半导体晶圆953由IC晶圆制造厂950使用掩模935制造以形成IC器件960。半导体晶圆953包括硅衬底或其上形成有材料层的其它适当衬底。半导体晶圆还包括各种掺杂区、介电部件、多级互连等(在随后的制造步骤中形成)中的一个或多个。

在一些实施例中，一种静态随机存取存储器(SRAM)，包括：第一CFET堆叠和第二CFET堆叠，第一CFET堆叠和第二CFET堆叠中的每个CFET堆叠包括具有第一掺杂剂类型的第一有源区(AR)，第一AR在第一方向上堆叠在具有不同于第一掺杂剂类型的第二掺杂剂类型的第二AR上，每个CFET堆叠表示互补场效应晶体管(CFET)架构；第三CFET堆叠的上半部；第四CFET堆叠的下半部；第一CFET堆叠和第二CFET堆叠中包括的场效应晶体管(FET)包括SRAM的锁存器；第一CFET堆叠中进一步包括的FET包括SRAM的第一端口和第三端口；第二CFET堆叠中进一步包括的FET包括SRAM的第二端口和第四端口；第四CFET堆叠的下半部中包括的FET包括SRAM的第五端口；以及第三CFET堆叠的上半部中包括的FET包括SRAM的第六端口。

在一些实施例中，SRAM的锁存器包括第一P型场效应晶体管和第二P型场效应晶体管(PFET)以及第一N型场效应管和第二N型场效应管(NFET)；第一PFET和第一NFET位于第一CFET堆叠中；以及第二PFET和第二NFET位于第二CFET堆叠中。

在一些实施例中，第一端口包括位于第一CFET堆叠中的第三NFET；第一CFET堆叠至第四CFET堆叠相对于垂直于第一方向的第二方向彼此间隔开；以及第三NFET相对于垂直于第一方向和第二方向中的每个的第三方向与第二PFET和第二NFET中的每个对齐。

在一些实施例中，第二端口包括位于第二CFET堆叠中的第三NFET；第一CFET堆叠至第四CFET堆叠相对于垂直于第一方向的第二方向彼此间隔开；以及第三NFET相对于垂直于第一方向和第二方向中的每个的第三方向与第一PFET和第一NFET中的每个对齐。

在一些实施例中，第三端口包括位于第一CFET堆叠中的第三PFET；第一CFET堆叠至第四CFET堆叠相对于垂直于第一方向的第二方向彼此间隔开；以及第三PFET相对于垂直于第一方向和第二方向中的每个的第三方向与第二PFET和第二NFET中的每个对齐。

在一些实施例中，第四端口包括位于第二CFET堆叠中的第三PFET；第一CFET堆叠至第四CFET堆叠相对于垂直于第一方向的第二方向彼此间隔开；以及第三PFET相对于垂直于第一方向和第二方向中的每个的第三方向与第一PFET和第一NFET中的每个对齐。

在一些实施例中，第五端口包括位于第四CFET堆叠的下半部中的第三PFET和第四PFET；第一CFET堆叠至第四CFET堆叠相对于垂直于第一方向的第二方向彼此间隔开；以及第三PFET相对于垂直于第一方向和第二方向中的每个的第三方向与第二PFET和第二NFET中的每个对齐；以及第四PFET相对于第三方向与第一PFET和第一NFET中的每个对齐。

在一些实施例中，第六端口包括位于第一CFET堆叠的上半部中的第三NFET和第四NFET；第一CFET堆叠至第四CFET堆叠相对于垂直于第一方向的第二方向彼此间隔开；以及第三NFET相对于垂直于第一方向和第二方向中的每个的第三方向与第二PFET和第二NFET中的每个对齐；以及第四NFET相对于第三方向与第一PFET和第一NFET中的每个对齐。

在一些实施例中，SRAM的锁存器包括第一P型场效应晶体管和第二P型场效应晶体管(PFET)以及第一N型场效应管和第二N型场效应管(NFET)；第一端口包括位于第一CFET堆叠中的第三NFET；第三端口包括位于第一CFET堆叠中的第三PFET；第五端口包括位于第四CFET堆叠的下半部中的第四PFET；第六端口包括位于第三CFET堆叠的上半部中的第四NFET；第一CFET堆叠至第四CFET堆叠相对于垂直于第一方向的第二方向彼此间隔开；以及第三NFET和第四NFET以及第三PFET和第四PFET相对于垂直于第一方向和第二方向中的每个的第三方向与第二PFET和第二NFET中的每个对齐。

在一些实施例中，SRAM还包括：栅极结构，形成在第二CFET堆叠中的第一AR区和第二AR区的对应部分以及第四CFET堆叠的下半部中的第二AR区的对应部分周围；以及其中，栅极结构表示耦接到第二NFET以及第二PFET和第四PFET中的每个的栅极。

在一些实施例中，SRAM的锁存器包括第一P型场效应晶体管和第二P型场效应晶体管(PFET)以及第一N型场效应管和第二N型场效应管(NFET)；第二端口包括位于第二CFET堆叠中的第三NFET；第四端口包括位于第二CFET堆叠中的第三PFET；第五端口包括位于第四CFET堆叠的下半部中的第四PFET；第六端口包括位于第三CFET堆叠的上半部中的第四NFET；第一CFET堆叠至第四CFET堆叠相对于垂直于第一方向的第二方向彼此间隔开；以及第三NFET和第四NFET以及第三PFET和第四PFET相对于垂直于第一方向和第二方向中的每个的第三方向与第一PFET和第一NFET中的每个对齐。

在一些实施例中，SRAM还包括：栅极结构，形成在第三CFET堆叠的下半部中的第一AR区的对应部分以及第一CFET堆叠中的第一AR区和第二AR区的对应部分周围，以及其中，栅极结构表示耦接到第一PFET以及第一NFET和第四NFET中的每个的栅电极。

在一些实施例中，第一CFET堆叠和第二CFET堆叠相对于垂直于第一方向的第二方向彼此相邻。

在一些实施例中，相对于第二方向：第一CFET堆叠在第二CFET堆叠和第三CFET堆叠的上半部之间；并且第二CFET堆叠在第一CFET堆叠和第四CFET堆叠的下半部之间。

在一些实施例中，第一CFET堆叠至第四CFET堆叠的第一和第二AR相对于垂直于第一方向的第二方向具有对应的宽度W1、W2、W3和W4；第一CFET堆叠的W1近似等于第二CFET堆叠的W2，使得W1≈W2；第三CFET堆叠的W3近似等于第四CFET堆叠的W4，使得W3≈W4；且(W1≈W2)<(W3≈W4)。

在一些实施例中，一种SRAM包括：第一CFET堆叠、第二CFET堆叠和第三CFET堆叠，第一CFET堆叠、第二CFET堆叠和第三CFET堆叠中的每个CFET堆叠包括具有第一掺杂剂类型的第一有源区(AR)，第一AR在第一方向上堆叠在具有不同于第一掺杂剂类型的第二掺杂剂类型的第二AR上，每个CFET堆叠表示互补场效应晶体管(CFET)架构；第一CFET堆叠和第二CFET堆叠中包括的场效应晶体管(FET)包括SRAM的锁存器；第一CFET堆叠中进一步包括的FET包括SRAM的第一端口和第三端口；第二CFET堆叠中进一步包括的FET包括SRAM的第二端口和第四端口；以及第三CFET堆叠中包括的FET包括SRAM的第五端口和第六端口。

在一些实施例中，SRAM的锁存器包括第一P型场效应晶体管和第二P型场效应晶体管(PFET)以及第一N型场效应管和第二N型场效应管(NFET)；第一PFET和第一NFET位于第一CFET堆叠中；第二PFET和第二NFET位于第二CFET堆叠中；第一端口包括位于第一CFET堆叠中的第三NFET；第一CFET堆叠至第三CFET堆叠相对于垂直于第一方向的第二方向彼此间隔开；以及第三NFET相对于垂直于第一方向和第二方向中的每个的第三方向与第二PFET和第二NFET中的每个对齐。

在一些实施例中，SRAM的锁存器包括第一P型场效应晶体管和第二P型场效应晶体管(PFET)以及第一N型场效应管和第二N型场效应管(NFET)；第一PFET和第一NFET位于第一CFET堆叠中；第二PFET和第二NFET位于第二CFET堆叠中；第二端口包括位于第二CFET堆叠中的第三NFET；第一CFET堆叠至第三CFET堆叠相对于垂直于第一方向的第二方向彼此间隔开；以及第三NFET相对于垂直于第一方向和第二方向中的每个的第三方向与第一PFET和第一NFET中的每个对齐。

在一些实施例中，SRAM的锁存器包括第一P型场效应晶体管和第二P型场效应晶体管(PFET)以及第一N型场效应管和第二N型场效应管(NFET)；第一PFET和第一NFET位于第一CFET堆叠中；以及第二PFET和第二NFET位于第二CFET堆叠中；第三端口包括位于第一CFET堆叠中的第三PFET；第一CFET堆叠至第三CFET堆叠相对于垂直于第一方向的第二方向彼此间隔开；以及第三PFET相对于垂直于第一方向和第二方向中的每个的第三方向与第二PFET和第二NFET中的每个对齐。

在一些实施例中，SRAM的锁存器包括第一P型场效应晶体管和第二P型场效应晶体管(PFET)以及第一N型场效应管和第二N型场效应管(NFET)；第一PFET和第一NFET位于第一CFET堆叠中；第二PFET和第二NFET位于第二CFET堆叠中；第四端口包括位于第二CFET堆叠中的第三PFET；第一CFET堆叠至第三CFET堆叠相对于垂直于第一方向的第二方向彼此间隔开；以及第三PFET相对于垂直于第一方向和第二方向中的每个的第三方向与第一PFET和第一NFET中的每个对齐。

在一些实施例中，第一CFET堆叠和第二CFET堆叠相对于垂直于第一方向的第二方向彼此相邻。

在一些实施例中，相对于第二方向，第一CFET堆叠在第二CFET堆叠和第一CFET堆叠之间。

在一些实施例中，SRAM的锁存器包括第一和第二P型FET(PFET)以及第一和第二N型FET；第一PFET和第一NFET在第一CFET堆叠中；第二PFET和第二NFET在第二CFET堆叠中；第五端口包括位于第三CFET堆叠中的第三NFET和第四NFET；第一CFET堆叠至第三CFET堆叠相对于垂直于第一方向的第二方向彼此间隔开；第三NFET相对于垂直于第一方向和第二方向中的每个的第三方向与第一PFET和第一NFET中的每个对齐；并且第四NFET相对于第三方向与第二PFET和第二NFET中的每个对齐。

在一些实施例中，SRAM的锁存器包括第一和第二P型FET(PFET)以及第一和第二N型FET；第一PFET和第一NFET在第一CFET堆叠中；第二PFET和第二NFET在第二CFET堆叠中；第六端口包括位于第三CFET堆叠中的第三PFET和第四PFET；第一至第三CFET堆叠相对于垂直于第一方向的第二方向彼此间隔开；并且第三PFET相对于垂直于第一方向和第二方向的每个的第三方向与第一PFET和第一NFET中的每个对齐；并且第四PFET相对于第三方向与第二PFET和第二NFET中的每个对齐。

在一些实施例中，SRAM的锁存器包括第一和第二P型FET(PFET)以及第一和第二N型FET；第一端口包括位于第一CFET堆叠中的第三NFET；第三端口包括位于第一CFET堆叠中的第三PFET；第五端口包括位于第三CFET堆叠中的第四NFET；第六端口包括位于第三CFET堆叠中的第四PFET；第一至第三CFET堆叠相对于垂直于第一方向的第二方向彼此间隔开；并且第三和第四NFET以及第三和第四PFET相对于垂直于第一和第二方向中的每个的第三方向与第二PFET和第二NFET中的每个对齐。

在一些实施例中，SRAM的锁存器包括第一和第二P型FET(PFET)以及第一和第二N型FET；第二端口包括位于第二CFET堆叠中的第三NFET；第四端口包括位于第二CFET堆叠中的第三PFET；第五端口包括位于第三CFET堆叠中的第四NFET；第六端口包括位于第三CFET堆叠中的第四PFET；第一至第三CFET堆叠相对于垂直于第一方向的第二方向彼此间隔开；并且第三和第四NFET以及第三和第四PFET相对于垂直于第一和第二方向中的每个的第三方向与第二PFET和第二NFET中的每个对齐。

在一些实施例中，SRAM还包括：栅极结构，其形成在第三CFET堆叠的第一AR区和第二AR区以及第一CFET堆叠中的第一AR区和第二AR区的对应部分周围，并且其中栅极结构表示耦接到第一和第四PFET以及第一NFET和第四NFET中的每个的栅极电极。

在一些实施例中，第一至第三CFET堆叠的第一AR和第二AR相对于垂直于第一方向的第二方向具有对应的宽度W1、W2和W3；第一CFET堆叠的W1近似等于第二CFET堆叠的W2，使得W1≈W2；并且第三CFET堆叠的W3近似等于第四CFET堆叠中的W4，使得W3≈W4；且(W1≈W2)<W3。

在一些实施例中，一种(制造静态随机存取存储器(SRAM))的方法包括：形成具有第一掺杂剂类型的第一有源区(AR)；形成下部栅极，下部栅极对应地至少部分地围绕第一AR中的对应第一AR的部分；形成下部金属-至-源极/漏极(MD)接触件，下部MD接触件至少部分地围绕第一AR中的对应第一AR；在下部栅极中的对应下部栅极上形成栅极-至-栅极(G2G)接触件；在下部MD接触件中的对应下部MD接触件上形成漏极-至-漏极(D2D)接触件；以及在下部栅极中的对应下部栅极或下部MD接触件中的对应下部MD接触件上形成绝缘体；形成具有与第一掺杂剂类型不同的第二掺杂剂类型的第二AR，第二AR位于G2G接触件、D2D接触件和绝缘体上方，并且第二AR对应地(a)位于第一AR上方并且(B)与第一AR对齐；堆叠在第一AR中的对应一个第一AR上方的第二AR中的对应一个第二AR的对限定第一CFET堆叠、第二CFET堆叠、第三CFET堆叠和第四CFET堆叠，第一CFET堆叠、第二CFET堆叠、第三CFET堆叠和第四CFET堆叠中的每个CFET堆叠表示互补场效应晶体管(CFET)架构；形成上部栅极，上部栅极至少部分地围绕第二AR中的对应第二AR的部分并且对应地位于G2G接触件或绝缘体上；以及形成上部MD接触件，上部MD接触件对应地至少部分地围绕第二AR中的对应第二AR的部分，并且对应地位于D2D接触件或绝缘体上；第一CFET堆叠和第二CFET堆叠中包括的场效应晶体管(FET)包括SRAM的锁存器；第一CFET堆叠中进一步包括的FET包括SRAM的第一端口和第三端口；第二CFET堆叠中进一步包括的FET包括SRAM的第二端口和第四端口；第四CFET堆叠的下半部中包括的FET包括SRAM的第五端口；以及第三CFET堆叠的上半部中包括的FET包括SRAM的第六端口。

在一些实施例中，该方法还包括：在下部栅极的对应部分下方形成掩埋通孔-至-下部栅极(BVG)接触件；在下部MD接触件的对应部分下方形成掩埋通孔-至-S/D(BVD)接触件；以及在下伏的金属化层中形成具有对应地位于BVG接触件或BVD接触件下方的部分的下伏的导体。

在一些实施例中，该方法还包括：在上部栅极的对应部分上形成通孔-至-栅极(VG)接触件；在上部MD接触件的对应部分上形成通孔-至-S/D(VD)接触件；以及在上覆的金属化层中形成具有对应地位于VG接触件或VD接触件上方的部分的上覆的导体。

在一些实施例中，形成第一有源区包括：形成包括掺杂第一有源区的第一区域的第一源极/漏极(S/D)区，第一S/D区代表FET的第一晶体管组件，其中第一AR的位于对应的第一S/D区之间的第二区域是表示FET的第二晶体管组件的第一沟道区；对应的下部栅极结构表示FET的第三晶体管组件；下部MD接触件结构中的对应的MD接触件结构表示FET的第四晶体管部件；形成第二AR包括：形成包括掺杂第二AR的第一区域的第二S/D区，第二S/D区表示FET的第五晶体管组件，其中，在对应的第二S/D区之间的第二AR的第二区域是表示场效应管的第六晶体管组件的第二沟道区；对应的上部栅极结构表示FET的第七晶体管组件；并且对应的下部MD接触件结构表示FET的第八晶体管组件。

本领域普通技术人员很容易看出，一个或多个公开的实施例实现了上述一个或更多优点。在阅读了上述说明书之后，本领域技术人员将能够影响本文广泛公开的各种变化、等价物的替换和各种其他实施例。因此，此处授予的保护仅受所附权利要求及其等同物中包含的定义的限制。

Claims (10)

1.一种静态随机存取存储器，包括：

第一CFET堆叠和第二CFET堆叠，所述第一CFET堆叠和所述第二CFET堆叠中的每个CFET堆叠包括具有第一掺杂剂类型的第一有源区，所述第一有源区在第一方向上堆叠在具有不同于所述第一掺杂剂类型的第二掺杂剂类型的第二有源区上，每个CFET堆叠表示互补场效应晶体管架构；

第三CFET堆叠的上半部；

第四CFET堆叠的下半部；

所述第一CFET堆叠和所述第二CFET堆叠中包括的FET包括所述静态随机存取存储器的锁存器；

所述第一CFET堆叠中进一步包括的FET包括所述静态随机存取存储器的第一端口和第三端口；

所述第二CFET堆叠中进一步包括的FET包括所述静态随机存取存储器的第二端口和第四端口；

所述第四CFET堆叠的所述下半部中包括的FET包括所述静态随机存取存储器的第五端口；以及

所述第三CFET堆叠的所述上半部中包括的FET包括所述静态随机存取存储器的第六端口。

2.根据权利要求1所述的静态随机存取存储器，其中：

所述静态随机存取存储器的所述锁存器包括第一PFET和第二PFET以及第一NFET和第二NFET；

所述第一PFET和所述第一NFET位于所述第一CFET堆叠中；以及

所述第二PFET和所述第二NFET位于所述第二CFET堆叠中。

3.根据权利要求2所述的静态随机存取存储器，其中：

所述第一端口包括位于所述第一CFET堆叠中的第三NFET；

所述第一CFET堆叠至所述第四CFET堆叠相对于垂直于所述第一方向的第二方向彼此间隔开；以及

所述第三NFET相对于垂直于所述第一方向和第二方向中的每个的第三方向与所述第二PFET和所述第二NFET中的每个对齐。

4.根据权利要求2所述的静态随机存取存储器，其中：

所述第六端口包括位于所述第一CFET堆叠的上半部中的第三NFET和第四NFET；

所述第一CFET堆叠至所述第四CFET堆叠相对于垂直于所述第一方向的第二方向彼此间隔开；以及

所述第三NFET相对于垂直于所述第一方向和所述第二方向中的每个的第三方向与所述第二PFET和所述第二NFET中的每个对齐；以及

所述第四NFET相对于所述第三方向与所述第一PFET和所述第一NFET中的每个对齐。

5.根据权利要求1所述的静态随机存取存储器，其中：

所述静态随机存取存储器的所述锁存器包括第一PFET和第二PFET以及第一NFET和第二NFET；

所述第一端口包括位于所述第一CFET堆叠中的第三NFET；

所述第三端口包括位于所述第一CFET堆叠中的第三PFET；

所述第五端口包括位于所述第四CFET堆叠的所述下半部中的第四PFET；

所述第六端口包括位于所述第三CFET堆叠的所述上半部中的第四NFET；

所述第一CFET堆叠至所述第四CFET堆叠相对于垂直于所述第一方向的第二方向彼此间隔开；以及

所述第三NFET和所述第四NFET以及所述第三PFET和所述第四PFET相对于垂直于所述第一方向和所述第二方向中的每个的第三方向与所述第二PFET和所述第二NFET中的每个对齐。

6.根据权利要求1所述的静态随机存取存储器，其中：

所述静态随机存取存储器的所述锁存器包括第一PFET和第二PFET以及第一NFET和第二NFET；

所述第二端口包括位于所述第二CFET堆叠中的第三NFET；

所述第四端口包括位于所述第二CFET堆叠中的第三PFET；

所述第五端口包括位于所述第四CFET堆叠的所述下半部中的第四PFET；

所述第六端口包括位于所述第三CFET堆叠的所述上半部中的第四NFET；

所述第一CFET堆叠至所述第四CFET堆叠相对于垂直于所述第一方向的第二方向彼此间隔开；以及

所述第三NFET和所述第四NFET以及所述第三PFET和第四PFET相对于垂直于所述第一方向和所述第二方向中的每个的第三方向与所述第一PFET和所述第一NFET中的每个对齐。

7.一种静态随机存取存储器，包括：

第一CFET堆叠、第二CFET堆叠和第三CFET堆叠，所述第一CFET堆叠、所述第二CFET堆叠和所述第三CFET堆叠中的每个CFET堆叠包括具有第一掺杂剂类型的第一有源区，所述第一有源区在第一方向上堆叠在具有不同于所述第一掺杂剂类型的第二掺杂剂类型的第二有源区上，每个CFET堆叠表示互补场效应晶体管架构；

所述第一CFET堆叠和所述第二CFET堆叠中包括的场效应晶体管(FET)包括所述静态随机存取存储器的锁存器；

所述第一CFET堆叠中进一步包括的FET包括所述静态随机存取存储器的第一端口和第三端口；

所述第二CFET堆叠中进一步包括的FET包括所述静态随机存取存储器的第二端口和第四端口；以及

所述第三CFET堆叠中包括的FET包括所述静态随机存取存储器的第五端口和第六端口。

8.根据权利要求7所述的静态随机存取存储器，其中：

所述静态随机存取存储器的所述锁存器包括第一PFET和第二PFET以及第一NFET和第二NFET；

所述第一PFET和所述第一NFET位于所述第一CFET堆叠中；

所述第二PFET和所述第二NFET位于所述第二CFET堆叠中；

所述第一端口包括位于所述第一CFET堆叠中的第三NFET；

所述第一CFET堆叠至所述第三CFET堆叠相对于垂直于所述第一方向的第二方向彼此间隔开；以及

所述第三NFET相对于垂直于所述第一方向和第二方向中的每个的第三方向与所述第二PFET和所述第二NFET中的每个对齐。

9.一种制造静态随机存取存储器的方法，所述方法包括：

形成具有第一掺杂剂类型的第一有源区；

形成下部栅极，所述下部栅极对应地至少部分地围绕所述第一有源区中的对应第一有源区的部分；

形成下部金属-至-源极/漏极接触件，所述下部金属-至-源极/漏极接触件即是下部MD接触件，所述下部MD接触件至少部分地围绕所述第一有源区中的对应第一有源区；

在所述下部栅极中的对应下部栅极上形成栅极-至-栅极接触件，所述栅极-至-栅极接触件即是G2G接触件；

在所述下部MD接触件中的对应下部MD接触件上形成漏极-至-漏极接触件，所述漏极-至-漏极接触件即是D2D接触件；以及

在所述下部栅极中的对应下部栅极或所述下部MD接触件中的对应下部MD接触件上形成绝缘体；

形成具有不同于所述第一掺杂剂类型的第二掺杂剂类型的第二有源区，所述第二有源区位于所述G2G接触件、所述D2D接触件和所述绝缘体上方，并且第二有源区对应地位于所述第一有源区上方并且与所述第一有源区对齐；

堆叠在所述第一有源区中的对应一个第一有源区上方的所述第二有源区中的对应一个第二有源区的对限定第一CFET堆叠、第二CFET堆叠、第三CFET堆叠和第四CFET堆叠，所述第一CFET堆叠、所述第二CFET堆叠、所述第三CFET堆叠和所述第四CFET堆叠中的每个CFET堆叠表示互补场效应晶体管架构；

形成上部栅极，所述上部栅极至少部分地围绕所述第二有源区中的对应第二有源区的部分并且对应地位于所述G2G接触件或所述绝缘体上；以及

形成上部MD接触件，所述上部MD接触件对应地至少部分地围绕所述第二有源区中的对应第二有源区的部分，并且对应地位于所述D2D接触件或所述绝缘体上；

所述第一CFET堆叠和所述第二CFET堆叠中包括的FET包括所述静态随机存取存储器的锁存器；

所述第一CFET堆叠中进一步包括的FET包括所述静态随机存取存储器的第一端口和第三端口；

所述第二CFET堆叠中进一步包括的FET包括所述静态随机存取存储器的第二端口和第四端口；

所述第四CFET堆叠的下半部中包括的FET包括所述静态随机存取存储器的第五端口；以及

所述第三CFET堆叠的上半部中包括的FET包括所述静态随机存取存储器的第六端口。

10.根据权利要求9所述的方法，还包括：

在所述下部栅极的对应部分下方形成掩埋通孔-至-下部栅极接触件，所述通孔-至-下部栅极即是BVG接触件；

在所述下部MD接触件的对应部分下方形成掩埋通孔-至-源极/漏极接触件，所述掩埋通孔-至-源极/漏极接触件即是BVD接触件；以及

在下伏的金属化层中形成具有对应地位于所述BVG接触件或所述BVD接触件下方的部分的下伏的导体。