TW202304141A - 位準移位電路及其操作方法以及積體電路 - Google Patents

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Abstract

一種電路包括偏壓電路和位準移位器。偏壓電路包括被配置為接收第一電源電壓和第二電源電壓的第一輸入端和第二輸入端，並且偏壓電路被配置為生成具有第一電源電壓的第一電壓位準或第二電源電壓的第二電壓位準中的較大者的偏壓電壓。位準移位器包括被配置為接收第一電源電壓的第一PMOS電晶體和被配置為接收第二電源電壓的第二PMOS電晶體，並且第一PMOS電晶體和第二PMOS電晶體中的每一者都包括被配置為接收偏壓電壓的本體端。

Description

位準移位電路和方法
無。
積體電路（integrated circuit，IC）有時包括與獨立地受控的電源域相對應的多個部分。在一些情況下，第一電源域具有第一電源電壓位準，並且第二電源域具有與第一電源電壓位準不同的第二電源電壓位準。經常使用位準移位器在這樣的部分之間傳播信號，該位準移位器使邏輯位準在第一電源電壓位準和第二電源電壓位準之間移位。
為了能夠使邏輯位準移位，位準移位器通常包括在第一電源域和第二電源域兩者中操作的N型金屬氧化物半導體（n-type metal-oxide-semiconductor，NMOS）電晶體和P型金屬氧化物半導體（p-type metal-oxide-semiconductor，PMOS）電晶體兩者。
無。
下面的公開內容提供了用於實現所提供的主題的不同特徵的許多不同的實施例或示例。下文描述了組件、值、操作、材料、佈置等的具體示例以簡化本揭示。當然，這些僅僅是示例而不意圖是限制性的。預期其他組件、值、操作、材料、佈置等。例如，在下面的說明中，在第二特徵上方或之上形成第一特徵可以包括以直接接觸的方式形成第一特徵和第二特徵的實施例，並且還可以包括可以在第一特徵和第二特徵之間形成附加特徵，使得第一特徵和第二特徵可以不直接接觸的實施例。此外，本揭示可以在各種示例中重複參考標號和/或字母。該重複是為了簡單和清楚的目的，並且本身並不表示所討論的各個實施例和/或配置之間的關係。
此外，本文中可能使用了空間相關術語（例如，“下方”、“之下”、“低於”、“以上”、“上部”等），以易於描述圖中所示的一個要素或特徵相對於另外（一個或多個）要素或（一個或多個）特徵的關係。這些空間相關術語意在涵蓋器件在使用或工作中除了圖中所示朝向之外的不同朝向。裝置可能以其他方式定向（旋轉90度或處於其他朝向），並且本文中所用的空間相關描述符同樣可能被相應地解釋。
位準移位電路包括偏壓電路和位準移位器，該位準移位器包括第一P型金屬氧化物半導體（p-type metal-oxide-semiconductor，PMOS）電晶體和第二PMOS電晶體。第一PMOS電晶體和第二PMOS電晶體位於共同n型井中，並被配置為在相應第一電源域和第二電源域中操作。偏壓電路被配置為基於第一電源域的第一電壓位準或第二電源域的第二電壓位準中的較大者來偏壓共同n型井。與位準移位器包括被配置為在單獨的電源域中操作並位於單獨地偏壓的n型井中的PMOS電晶體的方法相比，通過包括被配置為偏壓共同n型井的偏壓電路，位準移位電路能夠避免閂鎖風險（latch-up risk），同時具有降低的空間需求。
第1A圖和第1B圖是根據一些實施例的位準移位電路100的圖示。第1A圖是位準移位電路100的示意圖，並且第1B圖是包括X方向和與X方向垂直的Y方向的位準移位電路100的平面圖。
位準移位電路100（在一些實施例中也稱為電路100或IC 100）是被配置為在第一電源域和第二電源域（未標記）中操作的IC。第一電源域包括第一配電結構，該第一配電結構包括被配置為具有電源電壓VDD1的電源節點NVDD1以及被配置為具有參考電壓VSS的參考節點NVSS。第二電源域包括第二配電結構，該第二配電結構包括參考節點NVSS以及被配置為具有與電源電壓VDD1分開的電源電壓VDD2的電源節點NVDD2。
第一電源域和第二電源域中的每一者都能夠在通電模式或斷電模式中操作。在通電模式中，電源節點NVDD1上的電源電壓VDD1具有第一電源域的第一電源電壓位準，並且電源節點NVDD2上的電源電壓VDD2具有第二電源域的第二電源電壓位準。在斷電模式中，電源節點NVDD1上的電源電壓VDD1和電源節點NVDD2上的電源電壓VDD2中的每一者都具有參考節點NVSS上的參考電壓VSS的參考電壓位準（例如，接地電壓位準）。通過具有在給定電壓位準（例如，第一電源電壓位準）處或附近的電壓位準，電壓（例如，電源電壓VDD1）被認為具有該給定電壓位準。
在各種實施例中，第一電源電壓位準小於、等於或大於第二電源電壓位準。
如第1A圖所示，位準移位電路100包括耦接到位準移位器120的偏壓電路110。偏壓電路110包括耦接到電源節點NVDD1的輸入端111、耦接到電源節點NVDD2的輸入端113、耦接到參考節點NVSS的輸入端115、以及耦接到n型井NW的輸出端112。在一些實施例中，偏壓電路110不包括耦接到參考節點NVSS的輸入端115。
如第1B圖所示，位準移位電路100位於包括n型井NW的基板區域100S中。基板區域（例如，基板區域100S）是適合於形成一個或多個IC裝置的半導體晶圓（例如，矽（Si）晶圓或外延Si層）中的一些部分或全部。在一些實施例中，基板區域包括具有一種或多種受體摻雜劑（例如，硼（B）或鋁（Al））的p型半導體（例如，Si）。n型井（例如，n型井NW）是半導體晶圓的位於基板區域內並包括具有一種或多種供體摻雜劑（例如，磷（P）或砷（As））的n型半導體（例如，Si）的一部分。
位準移位器120包括輸入端121（其耦接到n型井NW）、輸入端123、輸出端122，並且位準移位器120耦接到電源節點NVDD1和NVDD2以及參考節點NVSS中的每一者。
兩個或更多個電路元件被認為是基於兩個或更多個電路元件之間的一個或多個直接電連接和/或一個或多個間接電連接（該一個或多個間接電連接包括一個或多個邏輯裝置，例如，反相器或邏輯閘）而耦接的。在一些實施例中，兩個或更多個耦接的電路元件之間的電通信能夠被一個或多個邏輯裝置修改（例如，反轉或成為有條件的）。
偏壓電路110從而被配置為在輸入端111處接收電源電壓VDD1，在輸入端113處接收電源電壓VDD2，並且在輸入端115處接收參考電壓VSS（如果存在參考電壓VSS的話）。
偏壓電路110是包括兩個或更多個電晶體（第1A圖和第1B圖中未示出）（例如，下面參考第3A圖和第3B圖討論的PMOS電晶體P4和P5、或下面參考第4A圖和第4B圖討論的PMOS電晶體P6-P8和N型金屬氧化物半導體（n-type metal-oxide-semiconductor，NMOS）電晶體N4）的電子電路，並被配置為基於電源電壓VDD1的電壓位準或電源電壓VDD2的電壓位準中的較大者而在輸出端112處（以及由此在n型井NW處）生成偏壓電壓VNW。
在一些實施例中，偏壓電路110被配置為生成具有等於電源電壓VDD1的電壓位準或電源電壓VDD2的電壓位準中的較大者的偏壓電壓位準的偏壓電壓VNW。在一些實施例中，偏壓電路110被配置為生成具有等於電源電壓VDD1的電壓位準或電源電壓VDD2的電壓位準中的較大者的一部分（fraction）（例如，對應於被分壓器（未示出）分壓的較大電壓位準的一部分）的偏壓電壓VNW。
在各種實施例中，偏壓電路110包括下面參考第3A圖和第3B圖討論的偏壓電路300、或下面參考第4A圖和第4B圖討論的偏壓電路400。
位準移位器120如上所述被配置為接收電源電壓VDD1和VDD2、參考電壓VSS、輸入端121處的偏壓電壓VNW、以及輸入端123處的輸入信號IN，並且回應於輸入信號IN而在輸出端122處生成輸出信號OUT。
輸入信號IN是被配置為在與電源電壓VDD1的電壓位準相對應的邏輯高狀態和與參考電壓VSS的參考電壓位準相對應的邏輯低狀態之間變化的電子信號。
位準移位器120是包括至少一個PMOS電晶體（第1A圖和第1B圖中未示出）（例如，下面關於第2圖討論的PMOS電晶體P1）的電子電路，該至少一個PMOS電晶體包括被配置為接收電源電壓VDD1的源極/汲極（source/drain，S/D）端、被配置為接收輸入信號IN的閘極、以及耦接到n型井NW（從而被配置為接收偏壓電壓VNW）的本體端（bulk terminal）。
本體端是與電晶體所位於的基板區域或n型井相對應的電晶體特徵。S/D端是給定電晶體（其包括基板區域或n型井的一些部分，這些部分的摻雜類型與基板區域或n型井的摻雜類型相反）的兩個特徵之一，例如，位於n型井中的PMOS電晶體的p型S/D端。
位準移位器120包括兩個或更多個附加PMOS電晶體（第1A圖和第1B圖中未示出）（例如，下面關於第2圖討論的PMOS電晶體P2和P3），各自包括被配置為接收電源電壓VDD2的S/D端、以及耦接到n型井NW（從而被配置為接收偏壓電壓VNW）的本體端。
在一些實施例中，位準移位器120還包括一個或多個NMOS電晶體（第1A圖和第1B圖中未示出），例如，下面關於第2圖討論的NMOS電晶體N1-N3。
包括至少一個PMOS電晶體、兩個或更多個附加PMOS電晶體、以及一個或多個NMOS電晶體（如果存在的話）的位準移位器120被配置為回應於輸入信號IN而生成輸出信號OUT，並且該輸出信號OUT在與電源電壓VDD2的電壓位準相對應的邏輯高狀態和與參考電壓VSS的參考電壓位準相對應的邏輯低狀態之間變化。在一些實施例中，輸出端122包括兩個信號路徑，並且位準移位器120被配置為將輸出信號OUT生成為包括信號路徑上的互補分量的差分信號（differential signal），每個分量在與電源電壓VDD2的電壓位準相對應的邏輯高狀態和與參考電壓VSS的參考電壓位準相對應的邏輯低狀態之間變化。
在一些實施例中，位準移位器120包括下面關於第2圖A和第2圖B討論的位準移位器200。
如第1B圖所示，位準移位電路100包括位於n型井NW內部的部分和位於n型井NW外部的部分。偏壓電路110和位準移位器120中的每一者的PMOS電晶體位於n型井NW內部，並且偏壓電路110和/或位準移位器120的其他元件（例如，一個或多個NMOS電晶體）位於n型井的外部。在一些實施例中，位準移位電路100包括除了偏壓電路110和位準移位器120中所包括的位於n型井NW內部和/或外部的那些元件之外的一個或多個電路元件（未示出）。
通過上面討論的配置，位準移位電路100的PMOS電晶體包括基於p型S/D端以及與n型井NW相對應的n型本體端的二極體接點（diode junction）。位準移位電路100包括偏壓電路110，該偏壓電路110被配置為通過連續地生成具有一個或多個偏壓電壓位準的偏壓電壓VNW來偏壓n型井NW，該一個或多個偏壓電壓位準足夠大以避免正向偏壓位準移位器120的PMOS電晶體的二極體接點。
在操作中，當第一電源域和第二電源域中的每一者都在通電模式中操作時，偏壓電路110基於具有第一電源電壓位準的電源電壓VDD1或具有第二電源電壓位準的電源電壓VDD2中的較大者來生成具有偏壓電壓位準的偏壓電壓VNW。當第一電源域在通電模式中操作並且第二電源域在斷電模式中操作時，偏壓電路110生成具有等於第一電源電壓位準的全部或一部分的偏壓電壓位準的偏壓電壓VNW。當第一電源域在斷電模式中操作並且第二電源域在通電模式中操作時，偏壓電路110生成具有等於第二電源電壓位準的全部或一部分的偏壓電壓位準的偏壓電壓VNW。
當第一電源域和第二電源域中的每一者都在斷電模式中操作時，偏壓電路110基於每個電源電壓VDD1和VDD2都具有參考電壓位準，而生成具有等於參考電壓位準的偏壓電壓位準的偏壓電壓VNW。因為位準移位器120的每個PMOS電晶體的S/D端也基於每個電源電壓VDD1和VDD2都具有參考電壓位準而具有參考電壓位準，所以避免了PMOS電晶體的二極體接點的正向偏壓。
在一些實施例中，n型井NW是多個n型井NW中的一個n型井，位準移位電路100的PMOS電晶體位於多個n型井NW內部，並且偏壓電路110被配置為通過如上所述生成偏壓電壓VNW來偏壓多個n型井NW中的每個n型井NW，使得避免正向偏壓位準移位器120的PMOS電晶體的二極體接點。
在各個實施例中，被配置為由偏壓電路110生成的偏壓電壓VNW進行偏壓的單個n型井NW和多個n型井NW中的每一者被稱為位準移位電路100的共同n型井。
在位準移位器包括被配置為在單獨的電源域中操作並位於單獨地偏壓的n型井中的PMOS電晶體的其他方法中，單獨地偏壓的n型井以最小距離間隔開，以基於單獨的電源域偏壓電壓位準降低閂鎖風險。在共同n型井包括單個n型井NW的實施例中，避免了n型井間距。在共同n型井包括多個n型井NW的實施例中，因為多個n型井NW中的每個n型井被相同的偏壓電壓VNW偏壓，所以與這類其他方法中的n型井間距相比，能夠減小n型井間距。
通過如上所述進行配置以避免正向偏壓位準移位器120的PMOS二極體接點，與位準移位器包括被配置為在單獨的電源域中操作並位於單獨地偏壓的n型井中的PMOS電晶體的方法相比，包括偏壓電路110的位準移位電路100能夠避免閂鎖風險，同時具有降低的空間需求。
第2圖是根據一些實施例的位準移位器200的示意圖。位準移位器200可用作上面關於第1A圖和第1B圖討論的位準移位器120。
位準移位器200包括電源節點NVDD1和NVDD2、參考節點NVSS、輸入端121和123、以及表示為信號路徑122A和122B的輸出端122，如上面關於第1A圖和第1B圖討論的。位準移位器200從而被配置為接收電源節點NVDD1上的電源電壓VDD1、電源節點NVDD2上的電源電壓VDD2、參考節點NVSS上的參考電壓VSS、輸入端121上的偏壓電壓VNW、以及輸入端123上的信號IN，各自如上面關於第1A圖和第1B圖討論的。
位準移位器200還包括PMOS電晶體P1-P3、NMOS電晶體N1-N3和節點ND1。PMOS電晶體P1、節點ND1和NMOS電晶體N1串聯耦接在電源節點NVDD1和參考節點NVSS之間，並且PMOS電晶體P1和NMOS電晶體N1的閘極彼此耦接並且耦接到輸入端123。PMOS電晶體P1和NMOS電晶體N1由此被佈置為反相器，該反相器被配置為在操作中將在輸入端123處接收到的信號IN反相，並且在節點ND1上輸出經反相的信號IN。
PMOS電晶體P2、信號路徑122A和NMOS電晶體N2串聯耦接在電源節點NVDD2和參考節點NVSS之間，PMOS電晶體P2的閘極耦接到信號路徑122B，並且NMOS電晶體N2的閘極耦接到節點ND1。PMOS電晶體P3、信號路徑122B和NMOS電晶體N3串聯耦接在電源節點NVDD2和參考節點NVSS之間，PMOS電晶體P3的閘極耦接到信號路徑122A，並且NMOS電晶體N3的閘極耦接到輸入端123。
PMOS電晶體P2和P3以及NMOS電晶體N2和N3由此被配置為在操作中接收輸入端123處的輸入信號IN以及節點ND1處的經反相的輸入信號IN，並且將輸出信號OUT生成為信號路徑122A上的互補分量OUTA和信號路徑122B上的互補分量OUTB，如上面關於第1A圖和第1B圖討論的。
每個PMOS電晶體P1-P3的本體端都耦接到輸入端121，並且由此被配置為接收偏壓電壓VNW。在各種實施例中，PMOS電晶體P1-P3的本體端耦接到同一輸入端121（其耦接到單個n型井NW），並且由此被配置為接收偏壓電壓VNW，或者PMOS電晶體P1-P3的本體端耦接到多個輸入端121（其耦接到多個n型井NW），並且由此被配置為接收偏壓電壓VNW。
每個NMOS電晶體N1-N3的本體端都耦接到參考節點NVSS，並且由此被配置為接收參考電壓VSS。
通過上面討論的配置，位準移位器200具有根據上面關於位準移位器120討論的那些特性，使得包括位準移位器200的電路100能夠實現上面關於第1A圖和第1B圖討論的益處。
第3A圖和第4A圖是根據一些實施例的相應偏壓電路300和400的示意圖。每個偏壓電路300和400都可用作上面關於第1A圖和第1B圖討論的偏壓電路110。
第3B圖是根據一些實施例的IC佈局圖100A以及上面關於第1A圖和第1B圖討論的位準移位電路100的相應實施例（其包括上面關於第2圖討論的位準移位器200、以及偏壓電路300）的圖示。第4B圖是根據一些實施例的IC佈局圖100B以及位準移位電路100的相應實施例（其包括位準移位器200和偏壓電路400）的圖示。第3B圖和第4B圖描繪了位準移位電路100以及相應IC佈局圖100A和100B的平面圖，並且各自都包括位於基板區域100S中的n型井NW以及X方向和Y方向，各自如上面關於第1B圖討論的。
每個IC佈局圖100A和100B都是通過執行下面參考第6圖討論的方法600中的一些部分或全部而生成的IC佈局圖的非限制性示例，並且位準移位電路100的每個相應實施例是基於IC佈局圖100A或100B通過執行下面關於第7圖討論的方法700中的一些部分或全部而製造的IC結構的非限制性示例。
第3B圖和第4B圖的圖示為了說明的目的而被簡化。第3B圖和第4B圖描繪了IC佈局圖100A或100B以及位準移位電路100的視圖，其中包括和不包括各種特徵以促進下面的討論。在各種實施例中，除了第3B圖和第4B圖描繪的元件之外，IC佈局圖100A或100B或位準移位電路100中的一者或多者還包括與下列項相對應的一個或多個元件：金屬互連、接觸件、通孔、閘極結構、S/D結構、或其他電晶體元件、井、隔離結構等等。
偏壓電路300包括電源節點NVDD1和NVDD2以及輸出端112，並且由此被配置為接收電源節點NVDD1上的電源電壓VDD1和電源節點NVDD2上的電源電壓VDD2，各自如上面關於第1A圖和第1B圖討論的。
偏壓電路300還包括PMOS電晶體P4和P5。PMOS電晶體P4耦接在電源節點NVDD1和輸出端112之間，電晶體P4的閘極耦接到電源節點NVDD2，並且電晶體P4的本體端耦接到輸出端112。PMOS電晶體P5耦接在電源節點NVDD2和輸出端112之間，電晶體P5的閘極耦接到電源節點NVDD1，並且電晶體P5的本體端耦接到輸出端112。
PMOS電晶體P4和P5由此被佈置為交叉耦接PMOS電晶體，其中，PMOS電晶體P4的第一S/D端和PMOS電晶體P5的閘極中的每一者被配置為接收電源電壓VDD1，並且PMOS電晶體P5的第一S/D端和PMOS電晶體P4的閘極中的每一者被配置為接收電源電壓VDD2。
PMOS電晶體P4和P5的第二S/D端彼此耦接並耦接到輸出端112。在一些實施例中，PMOS電晶體P4和P5的第二S/D端是由PMOS電晶體P4和P5共用的同一S/D端。在一些實施例中，輸出端112對應於PMOS電晶體P4和P5所位於的n型井NW。
在一些實施例中，當第一電源域和第二電源域中的每一者都在通電模式中操作時，電源電壓VDD1的第一電源電壓位準比電源電壓VDD2的第二電源電壓位準大了大於PMOS電晶體P4的閾值電壓的幅度。當第一電源域在通電模式中操作並且第二電源域在斷電模式中操作時，電源電壓VDD1的第一電源電壓位準比電源電壓VDD2的參考電壓位準大了大於PMOS電晶體P4的閾值電壓的幅度。在這樣的實施例中，當第一電源域在通電模式中操作時，偏壓電路300由此被配置為使得PMOS電晶體P4被導通並且PMOS電晶體P5被關斷，而與第二電源域的通電模式或斷電模式無關。
在一些實施例中，當第一電源域和第二電源域中的每一者都在通電模式中操作時，電源電壓VDD2的第二電源電壓位準比電源電壓VDD1的第一電源電壓位準大了大於PMOS電晶體P5的閾值電壓的幅度。當第二電源域在通電模式中操作並且第一電源域在斷電模式中操作時，電源電壓VDD2的第二電源電壓位準比電源電壓VDD1的參考電壓位準大了大於PMOS電晶體P5的閾值電壓的幅度。在這樣的實施例中，當第二電源域在通電模式中操作時，偏壓電路300由此被配置為使得PMOS電晶體P5被導通並且PMOS電晶體P4被關斷，而與第一電源域的通電模式或斷電模式無關。
因為PMOS電晶體P4的S/D端耦接到輸出端112，所以PMOS電晶體P4被導通和PMOS電晶體P5被關斷的組合將輸出端112耦接到電源節點NVDD1，從而在輸出端112上生成具有電源電壓VDD1的第一電源電壓位準的偏壓電壓VNW。因為PMOS電晶體P5的S/D端耦接到輸出端112，所以PMOS電晶體P5被導通和PMOS電晶體P4被關斷的組合將輸出端112耦接到電源節點NVDD2，從而在輸出端112上生成具有電源電壓VDD2的第二電源電壓位準的偏壓電壓VNW。
在每個上述實施例中，偏壓電路300由此被配置為使得當第一電源域在斷電模式中操作時，偏壓電路300在輸出端112上生成具有電源電壓VDD2的電壓位準的偏壓電壓VNW，並且當第二電源域在斷電模式中操作時，偏壓電路300在輸出端112上生成具有電源電壓VDD1的電壓位準的偏壓電壓VNW。當第一電源域和第二電源域中的每一者都在斷電模式中操作時，偏壓電路300由此被配置為在輸出端112上生成具有每個電源電壓VDD1和VDD2的參考電壓位準的偏壓電壓VNW。
在第3B圖所示的實施例中，位準移位器200的PMOS電晶體P1-P3以及偏壓電路300的PMOS電晶體P4和P5中的每一者都位於n型井NW中，並且位準移位器200的NMOS電晶體N1-N3中的每一者都位於基板區域100S中n型井NW外部。
n型井（例如，n型井NW）既指IC佈局圖（例如，IC佈局圖100A）中的區域，又指半導體晶圓的位於基板區域（如上面關於第1B圖討論的）內的部分，該部分至少部分地由包括在製造過程中的IC佈局區域限定。
電晶體（例如，PMOS電晶體P1-P5或NMOS電晶體N1-N3）既指IC佈局圖中的多個區域，又指IC裝置，該IC裝置至少部分地由包括在製造過程中的多個IC佈局區域限定。在第3B圖所示的實施例中，電晶體包括主動區AR、一個或多個閘極區域GR、和一個或多個導電區域CR，其是關於NMOS電晶體N1所標記的代表性子集。
主動區（例如，主動區AR）既指IC佈局圖中的區域，又指至少部分地由包括在製造過程中的區域限定的所得結構。該結構是一層或多層具有n型或p型摻雜的一種或多種半導體材料的連續體塊（volume）。在各種實施例中，主動區結構包括下列項中的一種或多種：Si、矽鍺（SiGe）、碳化矽（SiC）、B、P、As、Al、鎵（Ga）、或另一合適材料。在一些實施例中，主動區結構包括給定材料的單個單層或多個單層。
各種實施例中，主動區結構具有包括在平面電晶體、鰭式場效應電晶體（fin field-effect transistor，FinFET）、或閘極全環繞（gate all around，GAA）電晶體中的一者或多者中的一個或多個部分，和/或包括一個或多個S/D結構（未顯示）。在一些實施例中，主動區結構通過一個或多個隔離結構（未示出）（例如，一個或多個淺溝槽隔離（shallow trench isolation，STI）結構）與半導體基板區域中的其他元件電隔離。
閘極區域（例如，閘極區域GR）既指IC佈局圖中的區域又指至少部分地由包括在製造過程中的區域限定的所得結構。閘極區域結構是在半導體基板和主動區上方的體塊，並且包括基本上被一個或多個電介質層（未示出）圍繞的一種或多種導電材料，該一個或多個電介質層包括被配置為將這一種或多種導電材料與上面的、下面的和/或相鄰的結構（例如，主動區AR）電隔離的一種或多種電介質材料。
導電材料包括下列項中的一種或多種：多晶矽、Al、銅（Cu）、鎢（W）、鈷（Co）、釕（Ru）、或一種或多種其他金屬、和/或一種或多種其他合適材料。電介質材料包括下列項中的一種或多種：二氧化矽（SiO 2）、氮化矽（Si 3N 4）、和/或高k電介質材料，例如，k值大於3.8或7.0的電介質材料，例如，氧化鋁（Al 2O 3）、氧化鉿（HfO 2）、五氧化二鉭（Ta 2O 5）、或氧化鈦（TiO 2）、或其他合適材料。
在一些情況下，IC佈局圖中的閘極區域與主動區相交（intersect）的位置對應於IC結構中的電晶體，該電晶體包括相應閘極結構的一些或全部部分、被相應閘極結構部分地圍繞和/或與相應閘極結構相鄰的相應主動區的一些或全部、以及在相應主動區之內和/或之上並與相應閘極結構相鄰的S/D結構。在其他情況下，閘極區域在不對應於電晶體的位置處與主動區相交，並且在一些實施例中，相應閘極結構或其一部分被稱為虛設閘極結構。
導電區域（例如，導電區域CR）既指IC佈局圖中的區域，又指至少部分地由包括在製造過程中的區域限定的所得結構。導電區域結構（在一些實施例中也稱為導電段、導電線、或通孔）是包括一種或多種導電材料的一個或多個相應層的一個或多個部分，該一種或多種導電材料適用於在IC結構元件之間提供低電阻電連接，即，低於與基於電阻的對電路性能的影響的一個或多個允許水準相對應的預定閾值的電阻水準。在一些實施例中，導電區域指IC佈局圖中的多個導電區域、以及相應多個所得結構（例如，導電段和通孔）。
在一些實施例中，一個或多個導電區域對應於節點，例如，上面關於第1A圖-第2圖討論的參考節點NVSS或電源節點NVDD1或NVDD2、或下面關於第4A圖和第4B圖討論的電源節點NVDDA或NVDDB中的一者或多者。在一些實施例中，一個或多個導電區域對應於配電結構（例如，上面關於第1A圖和第1B圖討論的電源域的配電結構）的一個或多個部分。
在第3B圖所示的實施例中，IC佈局圖100A包括n型井NW、主動區AR、閘極區域GR和導電區域CR，它們從而被佈置為至少部分地限定根據位準移位器200而配置的PMOS電晶體P1-P3和NMOS電晶體N1-N3、以及根據偏壓電路300而配置的PMOS電晶體P4和P5（對應於上述位準移位電路100的實施例）。在一些實施例中，IC佈局圖100A包括n型井NW、主動區AR、閘極區域GR和導電區域CR，它們（例如通過包括被佈置為上面關於第1B圖討論的共同n型井的多個n型井NW）被佈置為使得根據位準移位器200來配置PMOS電晶體P1-P3和NMOS電晶體N1-N3，並且根據偏壓電路300來配置PMOS電晶體P4和P5（對應於上述位準移位電路100的實施例）。
通過上述配置，偏壓電路300能夠生成具有上面關於偏壓電路110討論的電壓位準的偏壓電壓VNW，使得包括偏壓電路300的電路100能夠實現上面關於第1A圖和第1B圖討論的益處。
偏壓電路400包括參考節點NVSS和輸出端112，並且由此被配置為接收參考節點NVSS上的參考電壓VSS，各自如上面關於第1A圖和第1B圖討論的。偏壓電路400還包括被配置為具有電源電壓VDDA的電源節點NVDDA和被配置為具有電源電壓VDDB的電源節點NVDDB。
在一些實施例中，電源節點NVDDA和NVDDB對應於上面關於第1A圖和第1B圖討論的相應電源節點NVDD1和NVDD2，使得偏壓電路400由此被配置為接收電源節點NVDDA上的與電源電壓VDD1相對應的電源電壓VDDA、以及電源節點NVDDB上的與電源電壓VDD2相對應的電源電壓VDDB。在一些實施例中，電源節點NVDDA和NVDDB對應於相應電源節點NVDD2和NVDD1，使得偏壓電路400由此被配置為接收電源節點NVDDA上的與電源電壓VDD2相對應的電源電壓VDDA、以及電源節點NVDDB上的與電源電壓VDD1相對應的電源電壓VDDB。
當第一電源域和第二電源域中的每一者都在通電模式中操作時，電源電壓VDDB的電壓位準大於電源電壓VDDA的電壓位準。
偏壓電路400還包括PMOS電晶體P6-P8、NMOS電晶體N4和節點ND2。PMOS電晶體P6、節點ND2和NMOS電晶體N4串聯耦接在電源節點NVDDA和參考節點NVSS之間，並且PMOS電晶體P6和NMOS電晶體N4的閘極彼此耦接並且耦接到電源節點NVDDB；PMOS電晶體P6、節點ND2和NMOS電晶體N4由此被佈置為反相器，該反相器被配置為接收電源電壓VDDB。PMOS電晶體P6的本體端耦接到輸出端112，並且NMOS電晶體N4的本體端耦接到參考節點NVSS。
PMOS電晶體P7耦接在電源節點NVDDB和輸出端112之間，電晶體P7的閘極耦接到節點ND2，並且電晶體P7的本體端耦接到輸出端112。PMOS電晶體P8耦接在電源節點NVDDA和輸出端112之間，電晶體P8的閘極耦接到電源節點NVDDB，並且電晶體P8的本體端耦接到輸出端112。
PMOS電晶體P7和P8的S/D端彼此耦接並且耦接到輸出端112。在一些實施例中，PMOS電晶體P7和P8的S/D端是由PMOS電晶體P7和P8共用的同一S/D端。在一些實施例中，輸出端112對應於PMOS電晶體P7和P8所位於的n型井NW。
當對應於電源電壓VDDB的電源域（電源電壓VDDB域）在通電模式中操作時，電源電壓VDDB的電壓位準比參考電壓VSS的參考電壓位準大了大於NMOS電晶體N4的閾值電壓的幅度，由此使得NMOS電晶體N4被導通，而與對應於電源電壓VDDA的電源域（電源電壓VDDA域）的通電模式或斷電模式無關。因為電源電壓VDDB的電壓位準大於電源電壓VDDA的電壓位準（與電源電壓VDDA域的通電模式或斷電模式無關），所以電源電壓VDDB域在通電模式中操作由此使得每個PMOS電晶體P6和P8都被關斷，而與電源電壓VDDA域的通電模式或斷電模式無關。
NMOS電晶體N4被導通以及PMOS電晶體P6被關斷將節點ND2耦接到參考節點NVSS，並且將節點ND2從電源節點NVDDA解耦接，使得節點ND2上的電壓VND2具有參考電壓位準。電源電壓VDDB的電壓位準比參考電壓位準大了大於PMOS電晶體P7的閾值電壓的幅度，使得PMOS電晶體P7被導通。當電源電壓VDDB域在通電模式中操作時，PMOS電晶體P7由此被導通並且PMOS電晶體P8由此被關斷，而與電源電壓VDDA域的通電模式或斷電模式無關。
因為PMOS電晶體P7的S/D端耦接到輸出端112，所以PMOS電晶體P7被導通以及PMOS電晶體P8被關斷的組合將輸出端112耦接到電源節點NVDDB，並且偏壓電路400由此被配置為在輸出端112上生成具有電源電壓VDDB的電壓位準的偏壓電壓VNW，而與電源電壓VDDA域的通電模式或斷電模式無關。
當電源電壓VDDA域在通電模式中操作並且電源電壓VDDB域在斷電模式中操作時，電源電壓VDDB具有參考電壓位準使得NMOS電晶體N4被關斷。電源電壓VDDA的電壓位準比電源電壓VDDB的參考電壓位準大了大於PMOS電晶體P6和P8的閾值電壓的幅度，使得每個PMOS電晶體P6和P8都被導通。
NMOS電晶體N4被關斷以及PMOS電晶體P6被導通將節點ND2耦接到電源節點NVDDA，並且將節點ND2從參考節點NVSS解耦接，使得節點ND2上的電壓VND2具有電源電壓VDDA的電壓位準。電源電壓VDDA的電壓位準大於電源電壓VDDB的參考電壓位準使得PMOS電晶體P7被關斷。當電源電壓VDDA域在通電模式中操作並且電源電壓VDDB域在斷電模式中操作時，PMOS電晶體P8由此被導通並且PMOS電晶體P7由此被關斷。
因為PMOS電晶體P8的S/D端耦接到輸出端112，所以PMOS電晶體P8被導通以及PMOS電晶體P7被關斷的組合將輸出端112耦接到電源節點NVDDA，並且偏壓電路400由此被配置為當電源電壓VDDA域在通電模式中操作並且電源電壓VDDB域在斷電模式中操作時，在輸出端112上生成具有電源電壓VDDA的電壓位準的偏壓電壓VNW。
當電源電壓VDDA域和電源電壓VDDB域中的每一者都在斷電模式中操作時，偏壓電路400由此被配置為在輸出端112上生成具有參考電壓位準的偏壓電壓VNW。
在第4B圖所示的實施例中，位準移位器200的PMOS電晶體P1-P3以及偏壓電路400的PMOS電晶體P6-P8中的每一者都位於n型井NW中，並且位準移位器200的NMOS電晶體N1-N3以及偏壓電路400的NMOS電晶體N4中的每一者都位於基板區域100S中n型井NW外部。
在第4B圖所示的實施例中，IC佈局圖100B包括n型井NW、主動區AR、閘極區域GR和導電區域CR，它們從而被佈置為至少部分地限定根據位準移位器200而配置的PMOS電晶體P1-P3和NMOS電晶體N1-N3、以及根據偏壓電路400配置的PMOS電晶體P6-P8和NMOS電晶體N4（對應於上述位準移位電路100的實施例）。在一些實施例中，佈局圖100B包括n型井NW、主動區AR、閘極區域GR和導電區域CR，它們（例如通過包括被佈置為上面關於第1B圖討論的共同n型井的多個n型井NW）被佈置為使得根據位準移位器200來配置PMOS電晶體P1-P3和NMOS電晶體N1-N3，並且根據偏壓電路400來配置PMOS電晶體P6-P8和NMOS電晶體N4（對應於上述位準移位電路100的實施例）。
通過上述配置，偏壓電路400能夠生成具有上面關於偏壓電路110討論的電壓位準的偏壓電壓VNW，使得包括偏壓電路400的電路100能夠實現上面關於第1A圖和第1B圖討論的益處。
與偏壓電路300相比，偏壓電路400包括附加特徵，並且由此進一步在下述實施例中也能夠生成具有上面關於偏壓電路110討論的電壓位準的偏壓電壓VNW：在所述實施例中，電源電壓VDDB（對應於電源電壓VDD1或VDD2中的一者）的電壓位準比電源電壓VDDA（對應於電源電壓VDD1或VDD2中的另一者）的電壓位準大了小於相應PMOS電晶體（例如，PMOS電晶體P4或P5）的閾值電壓的幅度。
第5圖是根據一個或多個實施例的操作位準移位電路的方法500的流程圖。方法500可與位準移位電路（例如，上面關於第1A圖和第1B圖討論的電路100）一起使用。
在第5圖中描繪的方法500的操作的順序僅用於說明；方法500的操作能夠以與第5圖中描繪的順序不同的循序執行。在一些實施例中，還在第5圖中描繪的操作之前、之間、期間和/或之後執行除了第5圖中描繪的那些操作之外的其他操作。
在一些實施例中，方法500的一些或全部操作是操作包括位準移位電路的電路（例如，輸入輸出電路、或電源或睡眠模式控制電路）的方法的子集。
在操作510，在偏壓電路處接收第一電源電壓和第二電源電壓。接收第一電源電壓包括：接收具有等於第一電源域的第一電源電壓位準、或參考電壓位準的第一電壓位準的第一電源電壓。在一些實施例中，接收具有等於第一電源電壓位準的第一電壓位準的第一電源電壓包括：在通電模式中操作第一電源域；並且接收具有等於參考電壓位準的第一電壓位準的第一電源電壓包括：在斷電模式中操作第一電源域。
接收第二電源電壓包括：接收具有等於第二電源域的第二電源電壓位準、或參考電壓位準的第二電壓位準的第二電源電壓。在一些實施例中，接收具有等於第二電源電壓位準的第二電壓位準的第二電源電壓包括：在通電模式中操作第二電源域；並且接收具有等於參考電壓位準的第二電壓位準的第二電源電壓包括：在斷電模式中操作第二電源域。
接收具有等於第一電源電壓位準的第一電壓位準和/或等於第二電源電壓位準的第二電壓位準的第一電源電壓和第二電源電壓包括：第一電源電壓位準不同於第二電源電壓位準。
在一些實施例中，在偏壓電路處接收第一電源電壓和第二電源電壓包括：在上面關於第1A圖和第1B圖討論的偏壓電路110或上面關於第3A圖和第3B圖討論的偏壓電路300中的一者處接收電源電壓VDD1和VDD2。在一些實施例中，在偏壓電路處接收第一電源電壓和第二電源電壓包括：在上面關於第4A圖和第4B圖討論的偏壓電路400處接收電源電壓VDDA和VDDB。
在一些實施例中，在偏壓電路處接收第一電源電壓和第二電源電壓包括：在偏壓電路的PMOS電晶體的S/D端處接收第一電源電壓和第二電源電壓。在一些實施例中，在偏壓電路處接收第一電源電壓和第二電源電壓包括：在上面關於第3A圖和第3B圖討論的偏壓電路300的PMOS電晶體P4和P5的S/D端處接收電源電壓VDD1和VDD2，或者在上面關於第4A圖和第4B圖討論的偏壓電路400的PMOS電晶體P6-P8的S/D端處接收電源電壓VDDA和VDDB。
在操作520，使用偏壓電路基於第一電源電壓的第一電壓位準或第二電源電壓的第二電壓位準中的較大者來生成偏壓電壓。在各種實施例中，生成偏壓電壓包括：生成具有等於第一電壓位準或第二電壓位準中的較大者的偏壓電壓位準、或具有等於第一電壓位準或第二電壓位準中的較大者的一部分的偏壓電壓位準的偏壓電壓。
在一些實施例中，生成偏壓電壓包括：在通電模式中操作第一電源域和第二電源域中的每一者；以及基於第一電壓位準大於第二電壓位準而生成具有第一電壓位準的偏壓電壓，或者基於第二電壓位準大於第一電壓位準而生成具有第二電壓位準的偏壓電壓。
在一些實施例中，生成偏壓電壓包括：在通電模式中操作第一電源域並在斷電模式中操作第二電源域；以及基於第一電壓位準大於參考電壓位準而生成具有第一電壓位準的偏壓電壓。
在一些實施例中，生成偏壓電壓包括：在斷電模式中操作第一電源域並在通電模式中操作第二電源域；以及基於第二電壓位準大於參考電壓位準而生成具有第二電壓位準的偏壓電壓。
在一些實施例中，生成偏壓電壓包括：在斷電模式中操作第一電源域和第二電源域中的每一者；以及基於第一電源電壓和第二電源電壓中的每一者都具有參考電壓位準而生成具有參考電壓位準的偏壓電壓。
在一些實施例中，使用偏壓電路來生成偏壓電壓包括：使用上面關於第1A圖和第1B圖討論的偏壓電路110、上面關於第3A圖和第3B圖討論的偏壓電路300、或上面關於第4A圖和第4B圖討論的偏壓電路400中的一者來生成偏壓電壓VNW。
在一些實施例中，使用偏壓電路來生成偏壓電壓包括：使用偏壓電路的兩個PMOS電晶體，這兩個PMOS電晶體位於共同n型井中並包括彼此耦接的S/D端。在一些實施例中，使用位於共同n型井中並包括彼此耦接的S/D端的PMOS電晶體包括：使用由兩個PMOS電晶體共用的S/D端。在一些實施例中，使用位於共同n型井中的兩個PMOS電晶體包括：使用位於n型井NW或多個n型井NW中的兩個PMOS電晶體，如上面關於第1A圖-第4B圖討論的。
在一些實施例中，使用包括彼此耦接的S/D端的兩個PMOS電晶體來生成偏壓電壓包括：通過導通兩個PMOS電晶體中的一者來生成具有第一電壓位準的偏壓電壓，以及通過導通兩個PMOS電晶體中的另一者來生成具有第二電壓位準的偏壓電壓。
在一些實施例中，使用包括彼此耦接的S/D端的兩個PMOS電晶體來生成偏壓電壓包括：使用上面關於第3A圖和第3B圖討論的偏壓電路300的PMOS電晶體P4和P5、或上面關於第4A圖和第4B圖討論的偏壓電路400的PMOS電晶體P7和P8。
在操作530，在位準移位器的第一PMOS電晶體的第一S/D端處接收第一電源電壓。在位準移位器的第一PMOS電晶體的第一S/D端處接收第一電源電壓包括：第一PMOS電晶體位於共同n型井中，例如，n型井NW或多個n型井NW，如上面關於第1A圖-第4B圖討論的。
在一些實施例中，在位準移位器的第一PMOS電晶體的第一S/D端處接收第一電源電壓包括：在位準移位器120處接收電源電壓VDD1，如上面關於第1A圖和第1B圖討論的。在一些實施例中，在位準移位器的第一PMOS電晶體的第一S/D端處接收第一電源電壓包括：在位準移位器200的PMOS電晶體P1的S/D端處接收電源電壓VDD1，如上面關於第2圖討論的。
在一些實施例中，在第一PMOS電晶體的第一S/D端處接收第一電源電壓包括：在包括第一PMOS電晶體的反相器處接收第一電源電壓。在一些實施例中，在反相器處接收第一電源電壓包括：在與NMOS電晶體N1串聯耦接的PMOS電晶體P1的S/D端處接收電源電壓VDD1，如上面關於第2圖討論的。
在操作540，在位準移位器的第二PMOS電晶體的第二S/D端處接收第二電源電壓。在位準移位器的第二PMOS電晶體的第二S/D端處接收第二電源電壓包括：第二PMOS電晶體位於共同n型井中，例如，n型井NW或多個n型井NW，如上面關於第1A圖-第4B圖討論的。
在一些實施例中，在位準移位器的第二PMOS電晶體的第二S/D端處接收第二電源電壓包括：在位準移位器120處接收電源電壓VDD2，如上面關於第1A圖和第1B圖討論的。在一些實施例中，在位準移位器的第二PMOS電晶體的第二S/D端處接收第二電源電壓包括：在位準移位器200的PMOS電晶體P2或P3的S/D端處接收電源電壓VDD2，如上面關於第2圖討論的。
在一些實施例中，在第二PMOS電晶體的第二S/D端處接收第二電源電壓包括：在包括第二PMOS電晶體的交叉耦接電晶體對處接收第二電源電壓。在一些實施例中，在交叉耦接電晶體對處接收第二電源電壓包括：在交叉耦接PMOS電晶體P2或P3中的一者的S/D端處接收電源電壓VDD2，如上面關於第2圖討論的。
在操作550，使用偏壓電壓來偏壓包含第一PMOS電晶體和第二PMOS電晶體的共同n型井。在一些實施例中，使用偏壓電壓來偏壓共同n型井包括：使用偏壓電壓VNW來偏壓n型井NW，如上面關於第1A圖-第4B圖討論的。
在一些實施例中，使用偏壓電壓來偏壓共同n型井包括：在通電模式中操作第一電源域和第二電源域中的每一者；以及基於第一電壓位準大於第二電壓位準而使用具有第一電壓位準的偏壓電壓，或者基於第二電壓位準大於第一電壓位準而使用具有第二電壓位準的偏壓電壓。
在一些實施例中，在通電模式中操作第一電源域和第二電源域中的每一者包括：在位準移位器的輸入端處接收輸入信號；以及回應於輸入信號，在位準移位器的輸出端處生成輸出信號。在一些實施例中，接收輸入信號包括：接收輸入信號IN，如上面關於第1A圖-第2圖討論的。在一些實施例中，生成輸出信號包括：生成輸出信號OUT，如上面關於第1A圖-第2圖討論的，或者生成互補分量OUTA和OUTB，如上面關於第2圖討論的。
在一些實施例中，使用偏壓電壓來偏壓共同n型井包括：在通電模式中操作第一電源域並在斷電模式中操作第二電源域；以及基於第一電壓位準大於參考電壓位準而使用具有第一電壓位準的偏壓電壓。
在一些實施例中，使用偏壓電壓來偏壓共同n型井包括：在斷電模式中操作第一電源域並在通電模式中操作第二電源域；以及基於第二電壓位準大於參考電壓位準而使用具有第二電壓位準的偏壓電壓。
在一些實施例中，使用偏壓電壓來偏壓共同n型井包括：在斷電模式中操作第一電源域和第二電源域中的每一者；以及基於第一電源電壓和第二電源電壓中的每一者都具有參考電壓位準而使用具有參考電壓位準的偏壓電壓。
在一些實施例中，使用偏壓電壓來偏壓共同n型井包括：反向偏壓第一PMOS電晶體和第二PMOS電晶體的二極體接點。在一些實施例中，反向偏壓第一PMOS電晶體和第二PMOS電晶體的二極體接點包括：反向偏壓位準移位器200的PMOS電晶體P1-P3的二極體接點，如上面關於第2圖討論的。
通過執行方法500的一些或全部操作，偏壓電壓由偏壓電路生成，並被用於偏壓共同n型井（位準移位器的PMOS電晶體在該共同n型井中操作），從而獲得上面關於位準移位電路100討論的益處。
第6圖是根據一些實施例的生成IC佈局圖的方法600的流程圖。在一些實施例中，生成IC佈局圖包括：生成IC佈局圖，例如與基於所生成的IC佈局圖而製造的位準移位電路100相對應的IC佈局圖100A或100B，如上面關於第1A圖-第4B圖討論的。
在一些實施例中，方法600的一些部分或全部是由電腦的處理器執行的。在一些實施例中，方法600的一些部分或全部是由IC佈局圖生成系統800的硬體處理器802執行的，如下面關於第8圖討論的。
方法600的一些或全部操作能夠作為在設計室（例如，下面參考第9圖討論的設計室920）中執行的設計過程的一部分來執行。
在一些實施例中，方法600的操作以第6圖所描繪的循序執行。在一些實施例中，方法600的操作同時執行，和/或以與第6圖所描繪的順序不同的循序執行。在一些實施例中，在執行方法600的一個或多個操作之前、之間、期間和/或之後，執行一個或多個操作。
在操作610，在一些實施例中，在n型井區域中限定第一PMOS電晶體至第四PMOS電晶體。限定第一PMOS電晶體至第四PMOS電晶體包括：通過在IC佈局圖中佈置多個IC佈局圖區域，來至少部分地限定第一PMOS電晶體至第四PMOS電晶體中的每一者。在一些實施例中，佈置多個IC佈局圖區域包括：在n型井NW中佈置主動區AR，並且將主動區AR與閘極區域GR相交，各自如上面關於第3B圖和第4B圖討論的。
在一些實施例中，在n型井區域中限定第一PMOS電晶體至第四PMOS電晶體包括：在n型井區域NW中限定第一PMOS電晶體至第四PMOS電晶體，如上面關於第1A圖-第5圖討論的。在一些實施例中，在n型井NW中限定第一PMOS電晶體至第四PMOS電晶體包括：在包括多個n型井NW的共同n型井中限定第一PMOS電晶體至第四PMOS電晶體。
在一些實施例中，限定第一PMOS電晶體至第四PMOS電晶體中的第一PMOS電晶體和第二PMOS電晶體包括：限定上面關於偏壓電路300以及第3A圖和第3B圖所討論的PMOS電晶體P4和P5。在一些實施例中，限定第一PMOS電晶體至第四PMOS電晶體中的第一PMOS電晶體和第二PMOS電晶體包括：限定上面關於偏壓電路400以及第4A圖和第4B圖所討論的PMOS電晶體P6-P8。
在一些實施例中，限定第一PMOS電晶體至第四PMOS電晶體中的第三PMOS電晶體和第四PMOS電晶體包括：限定上面關於第2圖-第4B圖所討論的PMOS電晶體P1-P3。
在一些實施例中，在n型井區域中限定第一PMOS電晶體至第四PMOS電晶體包括：在n型井區域外部限定一個或多個NMOS電晶體，例如，上面關於第2圖-第4B圖討論的NMOS電晶體N1-N3和/或上面關於第4A圖和第4B圖討論的NMOS電晶體N4。
在操作620，佈置多個導電區域，由此偏壓電路被配置為包括第一PMOS電晶體和第二PMOS電晶體，並且位準移位器被配置為包括第三PMOS電晶體和第四PMOS電晶體。在一些實施例中，將偏壓電路配置為包括第一PMOS電晶體和第二PMOS電晶體包括：配置偏壓電路110，如上面關於第1A圖和第1B圖討論的。在一些實施例中，將偏壓電路配置為包括第一PMOS電晶體和第二PMOS電晶體包括：將偏壓電路300配置為包括PMOS電晶體P4和P5，如上面關於第3A圖和第3B圖討論的。在一些實施例中，將偏壓電路配置為包括第一PMOS電晶體和第二PMOS電晶體包括：將偏壓電路400配置為包括PMOS電晶體P6-P8，如上面關於第4A圖和第4B圖討論的。
在一些實施例中，將位準移位器配置為包括第三PMOS電晶體和第四PMOS電晶體包括：配置位準移位器120，如上面關於第1A圖和第1B圖討論的。在一些實施例中，將位準移位器配置為包括第三PMOS電晶體和第四PMOS電晶體包括：將位準移位器200配置為包括PMOS電晶體P1-P3，如上面關於第2圖-第4B圖討論的。
佈置多個導電區域包括：通過在IC佈局圖中佈置多個導電區域，來至少部分地限定導電結構。在一些實施例中，佈置多個導電區域包括：佈置導電區域CR，如上面關於第3B圖和第4B圖討論的。
在操作630，佈置多個導電元件，由此第一電源域包括到第一PMOS電晶體和第三PMOS電晶體中的每一者的電連接，並且第二電源域包括到第二PMOS電晶體和第四PMOS電晶體中的每一者的電連接。佈置多個導電元件包括：佈置與第一電源域和第二電源域中的每一者相對應的導電區域，由此至少部分地限定到第一PMOS電晶體至第四PMOS電晶體中的每一者的S/D結構的電連接。
在一些實施例中，佈置多個導電元件包括：將第一電源域的配電結構配置為包括電源節點NVDD1，並且將第二電源域的配電結構配置為包括電源節點NVDD2，各自如上面關於第1A圖-第4B圖討論的。在一些實施例中，佈置多個導電元件包括：將第一電源域和第二電源域的配電結構配置為包括電源節點NVDDA和NVDDB，如上面關於第4A圖和第4B圖討論的。
在一些實施例中，佈置多個導電元件包括：將一個或多個配電結構配置為包括參考節點NVSS，如上面關於第1A圖-第4B圖討論的。
在操作640，在一些實施例中，生成包括n型井的IC佈局圖。在一些實施例中，生成IC佈局圖包括：生成IC佈局圖100A或100B，如上面關於第3B圖和第4B圖討論的。
在操作650，在一些實施例中，將IC佈局圖存儲在存放裝置中。生成IC佈局圖是由處理器（例如，下面關於第8圖討論的IC佈局圖生成系統800的硬體處理器802）執行的。
在各種實施例中，將IC佈局圖存儲在存放裝置中包括將IC佈局圖存儲在非易失性電腦可讀記憶體或佈局庫（例如，資料庫）中，和/或包括將IC佈局圖存儲在網路上。在各種實施例中，將IC佈局圖存儲在存放裝置中包括：將IC佈局圖存儲在IC佈局圖生成系統800的佈局庫807中和/或網路814上，如下面關於第8圖討論的。
在一些實施例中，存儲IC佈局圖包括：存儲IC佈局圖100A或100B，如上面關於第3B圖和第4B圖討論的。
在操作660，在一些實施例中，基於IC佈局圖來製造一個或多個半導體遮罩、或半導體IC的層中的至少一個元件中的至少一者。下面關於IC製造系統900和第9圖討論了製造一個或多個半導體遮罩、或半導體IC的層中的至少一個元件。
在一些實施例中，製造一個或多個半導體遮罩、或半導體IC的層中的至少一個元件是基於IC佈局圖100A或100B的，如上面關於第3B圖和第4B圖討論的。
在操作670，在一些實施例中，基於IC佈局圖來執行一個或多個製造操作。在一些實施例中，執行一個或多個製造操作包括：基於IC佈局圖來執行一個或多個光刻曝光。下面關於第9圖討論了基於IC佈局圖來執行一個或多個製造操作（例如，一個或多個光刻曝光）。
在一些實施例中，執行一個或多個製造操作是基於IC佈局圖100A或100B的，如上面關於第3B圖和第4B圖討論的。
通過執行方法600的一些或全部操作，生成IC佈局圖（例如，IC佈局圖100A或100B），該IC佈局圖能夠至少部分地限定包括偏壓電路和位準移位器的位準移位電路（根據上面關於位準移位電路100所討論的而進行配置），並且由此具有上面關於位準移位電路100討論的能力和益處。
第7圖是根據一些實施例的製造IC結構的方法700的流程圖。
方法700可操作用於形成IC結構，例如，上面關於第1A圖-第5圖討論的位準移位電路100。在一些實施例中，方法700的一個或多個操作是基於上面關於第3B圖和第4B圖討論的IC佈局圖100A或100B中的一者或兩者而執行的。
在一些實施例中，方法700可由IC製造系統用作IC製造流程的一部分，例如，下面關於第9圖討論的IC製造系統900。
在第7圖中描繪的方法700的操作的順序僅用於說明；方法700的操作能夠同時執行，和/或以與第7圖中描繪的順序不同的循序執行。在一些實施例中，還在第7圖中描繪的操作之前、之間、期間和/或之後執行除了第7圖中描繪的那些操作之外的其他操作。
在一些實施例中，方法700的一個或多個操作是使用各種製造工具來執行的，例如下列項中的一者或多者：晶圓步進器、光致抗蝕劑塗布器、離子注入器、處理室（例如，化學氣相沈積（chemical vapor deposition，CVD）室或LPCVD爐）、化學機械研磨（chemical mechanical polishing，CMP）系統、等離子蝕刻系統、晶圓清潔系統、或能夠執行下面討論的一種或多種合適製造工藝的其他製造設備。
在操作710，在一些實施例中，在半導體基板中形成n型井。形成n型井包括：執行一種或多種合適製造工藝，例如光刻和/或離子注入工藝。
在一些實施例中，形成n型井包括：形成包括n型井NW或多個n型井NW的共同n型井，如上面關於第1A圖-第4B圖討論的。在一些實施例中，形成n型井包括：基於IC佈局圖100A或100B的n型井NW來形成n型井，如上面關於第3B圖和第4B圖討論的。
在操作720，在n型井中形成第一PMOS電晶體至第四PMOS電晶體。形成第一PMOS電晶體至第四PMOS電晶體包括：執行多個合適製造工藝，例如，光刻、蝕刻、沉積和/或離子注入工藝。
在一些實施例中，形成第一PMOS電晶體至第四PMOS電晶體中的第一PMOS電晶體和第二PMOS電晶體包括：形成上面關於偏壓電路300以及第3A圖和第3B圖所討論的PMOS電晶體P4和P5。在一些實施例中，形成第一PMOS電晶體至第四PMOS電晶體中的第一PMOS電晶體和第二PMOS電晶體包括：形成上面關於偏壓電路400以及第4A圖和第4B圖所討論的PMOS電晶體P6-P8。
在一些實施例中，形成第一PMOS電晶體至第四PMOS電晶體中的第三PMOS電晶體和第四PMOS電晶體包括：形成上面關於第2圖-第4B圖所討論的PMOS電晶體P1-P3。
在一些實施例中，在n型井區域中形成第一PMOS電晶體至第四PMOS電晶體包括：在n型井外部形成一個或多個NMOS電晶體，例如，上面關於第2圖-第4B圖討論的NMOS電晶體N1-N3、和/或上面關於第4A圖和第4B圖討論的NMOS電晶體N4。
在一些實施例中，形成第一背面通孔結構至第四背面通孔結構包括：對包括IC結構的半導體晶圓（例如，上面關於第1A圖-第5圖討論的基板100S）執行減薄操作。
在操作730，構造包括第一PMOS電晶體和第二PMOS電晶體的偏壓電路以及包括第三PMOS電晶體和第四PMOS電晶體的位準移位器。構造偏壓電路和位準移位器包括：配置由一個或多個絕緣層支撐並電隔離的多個導電段。在一些實施例中，配置多個導電段包括：執行適用於創建根據電路配置要求佈置的導電結構的一種或多種製造工藝，例如，一種或多種沉積、圖案化、蝕刻、平坦化、和/或清潔工藝。
在一些實施例中，形成一個或多個絕緣層包括：沉積一種或多種絕緣材料，例如，電介質材料，如上面關於第1B圖、第3B圖和第4B圖討論的。在一些實施例中，形成導電段包括：執行一種或多種沉積工藝以沉積一種或多種導電材料，如上面關於第1B圖、第3B圖和第4B圖討論的。
在一些實施例中，形成導電段包括：基於導電區域CR來形成導電段，如上面關於第3B圖和第4B圖討論的。
在一些實施例中，形成包括第一PMOS電晶體和第二PMOS電晶體的偏壓電路包括：形成偏壓電路110，如上面關於第1A圖和第1B圖討論的。在一些實施例中，形成包括第一PMOS電晶體和第二PMOS電晶體的偏壓電路包括：形成包括PMOS電晶體P4和P5的偏壓電路300，如上面關於第3A圖和第3B圖討論的。在一些實施例中，形成包括第一PMOS電晶體和第二PMOS電晶體的偏壓電路包括：形成包括PMOS電晶體P6-P8的偏壓電路400，如上面關於第4A圖和第4B圖討論的。
在一些實施例中，形成包括第三PMOS電晶體和第四PMOS電晶體的位準移位器包括：形成位準移位器120，如上面關於第1A圖和第1B圖討論的。在一些實施例中，將位準移位器形成為包括第三PMOS電晶體和第四PMOS電晶體包括：形成包括PMOS電晶體P1-P3的位準移位器200，如上面關於第2圖-第4B圖討論的。
在操作740，構建包括到第一PMOS電晶體和第三PMOS電晶體中的每一者的電連接的第一配電結構，並且構建包括到第二PMOS電晶體和第四PMOS電晶體中的每一者的電連接的第二配電結構。構建第一配電結構和第二配電結構包括：配置由一個或多個絕緣層支撐並電隔離的多個導電段，如上面關於操作730討論的。
構建第一配電結構和第二配電結構包括：配置多個導電段，使得第一電源域和第二電源域的配電結構中的每一個都電連接到第一PMOS電晶體至第四PMOS電晶體的S/D結構。
在一些實施例中，配置多個導電元件包括：將第一電源域的配電結構配置為包括電源節點NVDD1，並且將第二電源域的配電結構配置為包括電源節點NVDD2，各自如上面關於第1A圖-第4B圖討論的。在一些實施例中，配置多個導電段包括：將第一電源域和第二電源域的配電結構配置為包括電源節點NVDDA和NVDDB，如上面關於第4A圖和第4B圖討論的。
在一些實施例中，配置多個導電段包括：將一個或多個配電結構配置為包括參考節點NVSS，如上面關於第1A圖-第4B圖討論的。
方法700的操作可用于形成IC結構，例如，位準移位電路100，其包括偏壓電路和位準移位器（根據上面關於位準移位電路100所討論的而進行配置），並且由此具有上面關於位準移位電路100討論的能力和益處。
第8圖是根據一些實施例的IC佈局圖生成系統800的框圖。根據一個或多個實施例，本文描述的用於設計IC佈局圖的方法例如根據一些實施例可使用IC佈局圖生成系統800來實施。
在一些實施例中，IC佈局圖生成系統800是通用計算設備，包括硬體處理器802和非暫態電腦可讀存儲介質804。除其他之外，非暫態電腦可讀存儲介質804被編碼有（即，存儲有）電腦程式代碼806（即，一組可執行指令）。硬體處理器802執行電腦程式代碼806（至少部分地）表示實現方法（例如，關於第6圖描述的生成IC佈局圖的方法600）（在下文中稱為所提及的過程和/或方法）的一部分或全部的電子設計自動化（electronic design automation，EDA）工具。
硬體處理器802經由匯流排808電耦接到非暫態電腦可讀存儲介質804。硬體處理器802還經由匯流排808電耦接到I/O介面810。網路介面812還經由匯流排808電耦接到硬體處理器802。網路介面812連接到網路814，使得硬體處理器802和非暫態電腦可讀存儲介質804能夠經由網路814連接到外部元件。硬體處理器802被配置為執行編碼在非暫態電腦可讀存儲介質804中的電腦程式代碼806，以使得IC佈局圖生成系統800可用於執行所提到的過程和/或方法的一部分或全部。在一個或多個實施例中，硬體處理器802是中央處理單元（central processing unit，CPU）、多處理器（multi-processor）、分散式處理系統、專用積體電路（application specific integrated circuit，ASIC）、和/或合適的處理單元。
在一個或多個實施例中，非暫態電腦可讀存儲介質804是電的、磁的、光的、電磁的、紅外的、和/或半導體系統（或裝置或設備）。例如，非暫態電腦可讀存儲介質804包括半導體或固態記憶體、磁帶、可移動電腦磁片、隨機存取記憶體（random access memory，RAM）、唯讀記憶體（read-only memory，ROM）、剛性磁片、和/或光碟。在使用光碟的一個或多個實施例中，非暫態電腦可讀存儲介質804包括光碟唯讀記憶體（compact disk-read only memory，CD-ROM）、讀/寫光碟（compact disk-read/write，CD-R/W）、和/或數位視訊光碟（digital video disc，DVD）。
在一個或多個實施例中，非暫態電腦可讀存儲介質804存儲電腦程式代碼806，該電腦程式代碼806被配置為使得IC佈局圖生成系統800（其中這種執行（至少部分地）表示EDA工具）可用於執行所提及的過程和/或方法的一部分或全部。在一個或多個實施例中，非暫態電腦可讀存儲介質804還存儲有助於執行所提及的過程和/或方法的一部分或全部的資訊。在一個或多個實施例中，非暫態電腦可讀存儲介質804存儲佈局庫807，包括本文所公開的這類IC佈局圖，如上面關於第3B圖和第4B圖討論的IC佈局圖100A和100B。
IC佈局圖生成系統800包括I/O介面810。I/O介面810耦接到外部電路。在一個或多個實施例中，I/O介面810包括鍵盤、小鍵盤、滑鼠、軌跡球、觸控板、觸控式螢幕和/或游標方向鍵，以用於將資訊和命令傳達給硬體處理器802。
IC佈局圖生成系統800還包括耦接到硬體處理器802的網路介面812。網路介面812允許IC佈局圖生成系統800與一個或多個其他電腦系統連接到的網路814進行通信。網路介面812包括無線網路介面，例如藍牙、WIFI、WIMAX、GPRS或WCDMA；或有線網路介面，例如ETHERNET、USB或IEEE-1364。在一個或多個實施例中，在兩個或多個IC佈局圖生成系統800中實現所提及的過程和/或方法的一部分或全部。
IC佈局圖生成系統800被配置為通過I/O介面810來接收資訊。通過I/O介面810接收到的資訊包括指令、資料、設計規則、標準單元的庫、和/或用於由硬體處理器802處理的其他參數中的一個或多個。經由匯流排808將資訊傳送到硬體處理器802。IC佈局圖生成系統800被配置為通過I/O介面810接收與UI有關的資訊。該資訊作為使用者介面（user interface，UI）842存儲在非暫態電腦可讀存儲介質804中。
在一些實施例中，所提及的過程和/或方法的一部分或全部被實現為用於由處理器執行的獨立軟體應用。在一些實施例中，所提及的過程和/或方法的一部分或全部被實現為附加軟體應用的一部分的軟體應用。在一些實施例中，所提及的過程和/或方法的一部分或全部被實現為軟體應用的外掛程式。在一些實施例中，所提及的過程和/或方法中的至少一個被實現為EDA工具的一部分的軟體應用。在一些實施例中，所提及的過程和/或方法的一部分或全部被實現為IC佈局圖生成系統800使用的軟體應用。在一些實施例中，使用諸如可從CADENCE DESIGN SYSTEMS公司獲得的VIRTUOSO®之類的工具或其他合適的布圖生成工具，來生成包括標準單元的布圖。
在一些實施例中，過程被實現為存儲在非暫態電腦可讀記錄介質中的程式的功能。非暫態電腦可讀記錄介質的示例包括但不限於外部/可移動和/或內部/內置存儲裝置或記憶體單元，例如，諸如DVD之類的光碟、諸如硬碟之類的磁片、諸如ROM、RAM、存儲卡等之類的半導體記憶體中的一個或多個。
第9圖是根據一些實施例的IC製造系統900以及相關聯的IC製造流程的框圖。在一些實施例中，基於IC佈局圖，使用IC製造系統900來製造（A）一個或多個半導體遮罩或（B）半導體積體電路的層中的至少一個元件中的至少一者。
在第9圖中，IC製造系統900包括在與製造IC裝置960有關的設計、開發、和製造週期和/或服務中彼此相互作用的實體，例如設計室920、遮罩室930、和IC製造商/製造者（IC manufacturer/fabricator，“fab”）950。IC製造系統900中的實體通過通信網路連接。在一些實施例中，通信網路是單個網路。在一些實施例中，通信網路是各種不同的網路，例如內聯網和互聯網。通信網路包括有線和/或無線通訊通道。每個實體與一個或多個其他實體進行交互，並且向一個或多個其他實體提供服務和/或從一個或多個其他實體接收服務。在一些實施例中，設計室920、遮罩室930和IC fab 950中的兩個或更多個由單個大公司擁有。在一些實施例中，設計室920、遮罩室930和IC fab 950中的兩個或更多個在共同設施中共存，並且使用共同資源。
設計室（或設計團隊）920生成IC設計佈局圖922。IC設計佈局圖922包括各種幾何圖案，例如，上面關於第3B圖和第4B圖討論的IC佈局圖100A或100B。幾何圖案對應於構成要製造的IC裝置960的各種元件的金屬、氧化物或半導體層的圖案。各個層組合以形成各種IC功能。例如，IC設計佈局圖922的一部分包括要在半導體基板（例如矽晶圓）和設置在半導體基板上的各種材料層中形成的各種IC特徵，例如主動區、閘極電極、源極和汲極、層間互連的金屬線或通孔、和用於焊盤的開口。設計室920實現適當的設計過程以形成IC設計佈局圖922。設計過程包括邏輯設計、物理設計、或布圖和佈線中的一個或多個。IC設計佈局圖922被呈現在具有幾何圖案資訊的一個或多個資料檔案中。例如，IC設計佈局圖922可以用GDSII檔案格式或DFII檔案格式表達。
遮罩室930包括資料準備932和遮罩製造944。遮罩室930使用IC設計佈局圖922來製造一個或多個遮罩945，以用於根據IC設計佈局圖922來製造IC裝置960的各個層。遮罩室930執行遮罩資料準備932，其中IC設計佈局圖922被轉換為代表性資料檔案（representative data file，“RDF”）。遮罩資料準備932提供RDF以用於遮罩製造944。遮罩製造944包括遮罩寫入器。遮罩寫入器將RDF轉換為基板上的圖像，例如遮罩（光罩（reticle））945或半導體晶圓953。IC設計佈局圖922由遮罩資料準備932處理，以符合遮罩寫入器的特定特性和/或IC fab 950的要求。在第9圖中，遮罩資料準備932和遮罩製造944被示為單獨的元件。在一些實施例中，遮罩資料準備932和遮罩製造944可以被統稱為遮罩資料準備。
在一些實施例中，遮罩資料準備932包括光學鄰近校正（optical proximity correction，OPC），其使用光刻增強技術來補償圖像誤差，例如可能由於衍射、干涉、其他處理效果等引起的那些圖像誤差。OPC調整IC設計佈局圖922。在一些實施例中，遮罩資料準備932包括其他解析度增強技術（resolution enhancement techniques，RET），例如離軸照明、子解析度輔助特徵、相移遮罩、其他合適的技術等、或其組合。在一些實施例中，還使用反光刻技術（inverse lithography technology，ILT），其將OPC視為反成像問題。
在一些實施例中，遮罩資料準備932包括遮罩規則檢查器（mask rule checker，MRC），該MRC使用一組遮罩創建規則來檢查已經在OPC中進行過處理的IC設計佈局圖922，該組遮罩創建規則包括某些幾何和/或連線性限制以確保足夠的餘量，以考慮半導體製造工藝等中的可變性等。在一些實施例中，MRC修改IC設計佈局圖922以補償遮罩製造944期間的限制，其可以撤銷由OPC執行的修改的一部分以滿足遮罩創建規則。
在一些實施例中，遮罩資料準備932包括光刻程序檢查（lithography process checking，LPC），其模擬將由IC fab 950實現以製造IC裝置960的處理。LPC基於IC設計佈局圖922來模擬該處理以創建類比製造裝置，例如IC裝置960。LPC類比中的處理參數可以包括與IC製造週期的各種工藝相關聯的參數、與用於製造IC的工具相關聯的參數、和/或製造工藝的其他方面。LPC考慮了各種因素，例如，投影對比度、焦距深度（depth of focus，“DOF”）、遮罩誤差增強因素（mask error enhancement factor，“MEEF”）、其他合適的因素等、或其組合。在一些實施例中，在通過LPC創建了類比製造裝置之後，如果模擬裝置在形狀上不夠接近以滿足設計規則，則重複OPC和/或MRC以進一步完善IC設計佈局圖922。
應當理解，為了清楚起見，已經簡化了對遮罩資料準備932的以上描述。在一些實施例中，資料準備932包括諸如邏輯操作（logic operation，LOP）之類的附加特徵，以根據製造規則來修改IC設計佈局圖922。另外，可以用各種不同的順序來執行在資料準備932期間應用於IC設計佈局圖922的處理。
在遮罩資料準備932之後以及在遮罩製造944期間，基於修改的IC設計佈局圖922來製造遮罩945或遮罩組945。在一些實施例中，遮罩製造944包括基於IC設計佈局圖922執行一個或多個光刻曝光。在一些實施例中，使用電子束（electron-beam，e-beam）或多個電子束的機制基於修改的IC設計佈局圖922來在遮罩（光遮罩或遮罩版）945上形成圖案。遮罩945可以用各種技術形成。在一些實施例中，使用二元技術來形成遮罩945。在一些實施例中，遮罩圖案包括不透明區域和透明區域。用於曝光已經塗覆在晶圓上的圖像敏感材料層（例如，光致抗蝕劑）的輻射束（例如紫外線（ultraviolet，UV）或極紫外光（Extreme-Ultraviolet Light，EUV）束）被不透明區域阻擋並且透射穿過透明區域。在一個示例中，遮罩945的二元遮罩版本包括透明基板（例如，熔融石英）和塗覆在二元遮罩的不透明區域中的不透明材料（例如，鉻）。在另一示例中，使用相移技術來形成遮罩945。在遮罩945的相移遮罩（phase shift mask，PSM）版本中，形成在相移遮罩上的圖案中的各種特徵被配置為具有適當的相差以增強解析度和成像品質。在各種示例中，相移遮罩可以是衰減PSM或調整PSM。由遮罩製造944生成的（一個或多個）遮罩被用於各種工藝。例如，這類（一個或多個）遮罩被用於離子注入工藝中以在半導體晶圓953中形成各種摻雜區域，被用於蝕刻工藝中以在半導體晶圓953中形成各種蝕刻區域，和/或被用於其他合適的工藝中。
IC fab 950是IC製造企業，其包括用於製造各種不同的IC產品的一個或多個製造設施。在一些實施例中，IC Fab 950是半導體鑄造廠。例如，可以有一個製造工廠用於多個IC產品的前段製造（前段制程（front-end-of-line，FEOL）製造），而第二製造工廠可以為IC產品的互連和封裝提供後段製造（後段制程（back-end-of-line，BEOL）製造），並且第三製造工廠可以為鑄造業務提供其他服務。
IC fab 950包括晶圓製造工具952，該晶圓製造工具952被配置為對半導體晶圓953執行各種製造操作，使得根據（一個或多個）遮罩（例如，遮罩945）來製造IC裝置960。在各種實施例中，晶圓製造工具952包括下列項中的一者或多者：晶圓步進器、離子注入機、光致抗蝕劑塗布機、處理室（例如，CVD室或LPCVD爐）、CMP系統、等離子蝕刻系統、晶圓清潔系統、或能夠執行本文所討論的一個或多個製造工藝的其他製造設備。
IC fab 950使用由遮罩室930製造的（一個或多個）遮罩945來製造IC裝置960。因此，IC fab 950至少間接地使用IC設計佈局圖922來製造IC裝置960。在一些實施例中，由IC fab 950使用（一個或多個）遮罩945來製造半導體晶圓953以形成IC裝置960。在一些實施例中，IC製造包括至少間接基於IC設計佈局圖922執行一個或多個光刻曝光。半導體晶圓953包括在其上形成有材料層的矽基板或其他合適基板。半導體晶圓953還包括（在後續製造步驟中形成的）各種摻雜區域、電介質特徵、多層互連等中的一個或多個。
關於IC製造系統（例如，第9圖的IC製造系統900）以及相關聯的IC製造流程的細節可在下列文獻中找到：例如，於2016年2月9日授權的美國專利號9,256,709、於2015年10月1日公佈的美國授權前公告號20150278429、於2014年2月6日公佈的美國授權前公告號20140040838、以及於2007年8月21日授權的美國專利號7,260,442，它們在此通過引用以其整體併入本文。
在一些實施例中，一種電路，包括：偏壓電路，包括：第一輸入端，被配置為接收第一電源電壓；以及第二輸入端，被配置為接收第二電源電壓，其中，偏壓電路被配置為生成偏壓電壓，該偏壓電壓具有第一電源電壓的第一電壓位準或第二電源電壓的第二電壓位準中的較大者；以及位準移位器，包括：第一PMOS電晶體，被配置為接收第一電源電壓；以及第二PMOS電晶體，被配置為接收第二電源電壓，其中，第一PMOS電晶體和第二PMOS電晶體中的每一者都包括被配置為接收偏壓電壓的本體端。在一些實施例中，偏壓電路包括：第三PMOS電晶體，被配置為接收第一電源電壓；以及第四PMOS電晶體，被配置為接收第二電源電壓，其中，第三PMOS電晶體和第四PMOS電晶體中的每一者都包括被配置為接收偏壓電壓的本體端。在一些實施例中，第三PMOS電晶體包括被配置為接收第二電源電壓的閘極、被配置為接收第一電源電壓的第一S/D端、以及第二S/D端，第四PMOS電晶體包括被配置為接收第一電源電壓的閘極、被配置為接收第二電源電壓的第三S/D端、以及第四S/D端，並且第二S/D端和第四S/D端耦接在一起並被配置為生成偏壓電壓。在一些實施例中，偏壓電路包括反相器，該反相器被配置為接收第一電源電壓或第二電源電壓中的一者，該反相器包括第五PMOS電晶體，該第五PMOS電晶體包括被配置為接收偏壓電壓的本體端，第三PMOS電晶體包括被配置為接收第一電源電壓或第二電源電壓中的一者的閘極、被配置為接收第一電源電壓或第二電源電壓中的另一者的第一S/D端、以及第二S/D端，第四PMOS電晶體包括耦接到反相器的節點的閘極、被配置為接收第一電源電壓或第二電源電壓中的一者的第三S/D端、以及第四S/D端，並且第二S/D端和第四S/D端耦接在一起並被配置為生成偏壓電壓。在一些實施例中，位準移位器包括：第三PMOS電晶體，被配置為接收第二電源電壓，該第三PMOS電晶體包括被配置為接收偏壓電壓的本體端。在一些實施例中，位準移位器包括：第一NMOS電晶體，與第一PMOS電晶體串聯耦接；第二NMOS電晶體，與第二PMOS電晶體串聯耦接；以及第三NMOS電晶體，與第三PMOS電晶體串聯耦接，其中，第一NMOS電晶體和第一PMOS電晶體被佈置為反相器，該反相器被配置為接收輸入信號，第二NMOS電晶體被配置為接收反相器輸出的信號，並且第三NMOS電晶體被配置為接收輸入信號。在一些實施例中，第一PMOS電晶體和第二PMOS電晶體的本體端耦接到同一n型井。
在一些實施例中，一種IC，包括：n型井；第一電源節點，被配置為具有第一電源電壓；第二電源節點；被配置為具有第二電源電壓；偏壓電路，包括：第一PMOS電晶體，位於n型井中並包括耦接到第一電源節點的第一S/D端；以及第二PMOS電晶體，位於n型井中並包括耦接到第二電源節點的第二S/D端，其中，偏壓電路被配置為利用具有偏壓電壓位準的偏壓電壓來偏壓n型井，該偏壓電壓位準基於第一電源電壓的第一電壓位準或第二電源電壓的第二電壓位準中的較大者；以及位準移位器，包括：第三PMOS電晶體，位於n型井中並包括耦接到第一電源節點的第三S/D端；以及第四PMOS電晶體，位於n型井中並包括耦接到第二電源節點的第四S/D端。在一些實施例中，偏壓電路被配置為利用具有偏壓電壓位準的偏壓電壓來偏壓n型井，該偏壓電壓位準等於第一電壓位準或第二電壓位準中的較大者。在一些實施例中，第一PMOS電晶體包括第五S/D端，第二PMOS電晶體包括第六S/D端，並且第五S/D端和第六S/D端耦接在一起並被配置為生成偏壓電壓。在一些實施例中，第一PMOS電晶體包括耦接到第二電源節點的閘極，並且第二PMOS電晶體包括耦接到第一電源節點的閘極。在一些實施例中，偏壓電路包括：第五PMOS電晶體，位於n型井中，並包括耦接到第一電源節點的第七S/D端、耦接到第二電源節點的閘極、以及耦接到內部節點的第八S/D端；以及NMOS電晶體，包括耦接到內部節點的第九S/D端、耦接到第二電源節點的閘極、以及耦接到被配置為具有參考電壓的參考節點的第十S/D端，其中，第一PMOS電晶體包括耦接到第二電源節點的閘極，並且第二PMOS電晶體包括耦接到內部節點的閘極。在一些實施例中，偏壓電路包括：第五PMOS電晶體，位於n型井中，並包括耦接到第一電源節點的閘極、耦接到第二電源節點的第七S/D端、以及耦接到內部節點的第八S/D端；以及NMOS電晶體，包括耦接到內部節點的第九S/D端、耦接到第一電源節點的閘極、以及耦接到被配置為具有參考電壓的參考節點的第十S/D端，其中，第一PMOS電晶體包括耦接到內部節點的閘極，並且第二PMOS電晶體包括耦接到第二電源節點的閘極。在一些實施例中，位準移位器包括：第五PMOS電晶體，位於n型井中並包括耦接到第二電源節點的第五S/D端；第一NMOS電晶體，耦接在第三PMOS電晶體與被配置為具有參考電壓的參考節點之間；第二NMOS電晶體，耦接在第四PMOS電晶體與參考節點之間；以及第三NMOS電晶體，耦接在第五PMOS電晶體與參考節點之間，其中，第一NMOS電晶體至第三NMOS電晶體中的每一者都包括耦接到參考節點的本體端。
在一些實施例中，一種操作位準移位電路的方法，包括：在偏壓電路處接收第一電源電壓和第二電源電壓；使用偏壓電路基於第一電源電壓的第一電壓位準或第二電源電壓的第二電壓位準中的較大者來生成偏壓電壓；在位準移位器的第一PMOS電晶體的第一S/D端處接收第一電源電壓；在位準移位器的第二PMOS電晶體的第二S/D端處接收第二電源電壓；以及使用偏壓電壓來偏壓包含第一PMOS電晶體和第二PMOS電晶體的n型井。在一些實施例中，在偏壓電路處接收第一電源電壓和第二電源電壓包括：在偏壓電路的第三PMOS電晶體的第三S/D端處接收第一電源電壓；以及在偏壓電路的第四PMOS電晶體的第四S/D端處接收第二電源電壓，其中，n型井包含第三PMOS電晶體和第四PMOS電晶體。在一些實施例中，使用偏壓電路來生成偏壓電壓包括：使用第三PMOS電晶體的第五S/D端來生成偏壓電壓，該第五S/D端耦接到第四PMOS電晶體的第六S/D端。在一些實施例中，使用偏壓電路基於第一電壓位準或第二電壓位準中的較大者來生成偏壓電壓包括：通過導通第三PMOS電晶體來生成具有第一電壓位準的偏壓電壓；以及通過導通第四PMOS電晶體來生成具有第二電壓位準的偏壓電壓。在一些實施例中，使用偏壓電路基於第一電壓位準或第二電壓位準中的較大者來生成偏壓電壓包括：當第二電壓位準對應於在斷電模式中操作的第二電源電壓的電源域時，生成具有第一電壓位準的偏壓電壓；以及當第一電壓位準對應於在斷電模式中操作的第一電源電壓的電源域時，生成具有第二電壓位準的偏壓電壓。在一些實施例中，在第一PMOS電晶體的第一S/D端處接收第一電源電壓包括：在包括第一PMOS電晶體的反相器處接收第一電源電壓，並且在第二PMOS電晶體的第二S/D端處接收第二電源電壓包括：在包括第二PMOS電晶體的交叉耦接電晶體對處接收第二電源電壓。
以上概述了若干實施例的特徵，使得本領域技術人員可以更好地理解本揭示的各方面。本領域技術人員應當理解，他們可以容易地使用本揭示作為設計或修改其他工藝和結構以實現本文介紹的實施例的相同目的和/或實現本文介紹的實施例的相同優點的基礎。本領域技術人員還應該認識到，這樣的等同構造不脫離本揭示的精神和範圍，並且他們可以在不脫離本揭示的精神和範圍的情況下在本文中進行各種改變、替換和變更。
100:位準移位電路 110:偏壓電路 111:輸入端 112:輸出端 113:輸入端 115:輸入端 120:位準移位器 121:輸入端 122:輸出端 123:輸入端 NVDD1、NVDD2:電源節點 NVSS:參考節點 NW:n型井 100S:基板區域 200:位準移位器 P1、P2、P3、P4、P5、P6、P7、P8:PMOS電晶體 ND1、ND2:節點 N1、N2、N3、N4:NMOS電晶體 122A、122B:信號路徑 300:偏壓電路 CR:導電區域 GR:閘極區域 AR:主動區 100A、100B:IC佈局圖 400:偏壓電路 NVDDA:電源節點 NVDDB:電源節點 500:方法 510、520、530、540、550:操作 600:方法 610、620、630、640、650、660、670:操作 700:方法 710、720、730、740:操作 800:IC佈局圖生成系統 802:硬體處理器 804:非暫態電腦可讀存儲介質 806:電腦程式代碼 807:佈局庫 808:匯流排 810:I/O介面 812:網路介面 814:網路 842:使用者介面 900:IC製造系統 920:設計室 922:IC設計佈局圖 930:遮罩室 932:資料準備 944:遮罩製造 945:遮罩 950:IC製造商/製造者 952:晶圓製造工具 953:半導體晶圓 960:IC裝置
在結合附圖閱讀時，可以從下面的具體實施方式中最佳地理解本揭示的各方面。應當注意，根據行業的標準做法，各種特徵不是按比例繪製的。事實上，為了討論的清楚起見，各種特徵的尺寸可能被任意增大或減小。 第1A圖和第1B圖是根據一些實施例的位準移位電路的圖示。 第2圖是根據一些實施例的位準移位器的圖示。 第3A圖是根據一些實施例的偏壓電路的示意圖。 第3B圖是根據一些實施例的IC佈局圖和位準移位電路的圖示。 第4A圖是根據一些實施例的偏壓電路的示意圖。 第4B圖是根據一些實施例的IC佈局圖和位準移位電路的圖示。 第5圖是根據一些實施例的操作位準移位電路的方法的圖示。 第6圖是根據一些實施例的生成IC佈局圖的方法的圖示。 第7圖是根據一些實施例的製造位準移位電路的方法的圖示。 第8圖是根據一些實施例的IC佈局圖生成系統的框圖。 第9圖是根據一些實施例的IC製造系統的框圖以及與其相關聯的IC製造流程。
國內寄存資訊(請依寄存機構、日期、號碼順序註記) 無 國外寄存資訊(請依寄存國家、機構、日期、號碼順序註記) 無
100:位準移位電路
110:偏壓電路
111:輸入端
112:輸出端
113:輸入端
115:輸入端
120:位準移位器
121:輸入端
122:輸出端
123:輸入端
NVDD1、NVDD2:電源節點
NVSS:參考節點
NW:n型井

Claims (20)

  1. 一種電路，包括： 一偏壓電路，包括： 一第一輸入端，被配置為接收一第一電源電壓；以及 一第二輸入端，被配置為接收一第二電源電壓， 其中，該偏壓電路被配置為生成一偏壓電壓，該偏壓電壓具有該第一電源電壓的一第一電壓位準或該第二電源電壓的一第二電壓位準中的較大者；以及 一位準移位器，包括： 一第一P型金屬氧化物半導體電晶體，被配置為接收該第一電源電壓；以及 一第二P型金屬氧化物半導體電晶體，被配置為接收該第二電源電壓， 其中，該第一P型金屬氧化物半導體電晶體和該第二P型金屬氧化物半導體電晶體中的每一者都包括被配置為接收該偏壓電壓的一本體端。
  2. 如請求項1所述的電路，其中，該偏壓電路包括： 一第三P型金屬氧化物半導體電晶體，被配置為接收該第一電源電壓；以及 一第四P型金屬氧化物半導體電晶體，被配置為接收該第二電源電壓， 其中，該第三P型金屬氧化物半導體電晶體和該第四P型金屬氧化物半導體電晶體中的每一者都包括被配置為接收該偏壓電壓的一本體端。
  3. 如請求項2所述的電路，其中： 該第三P型金屬氧化物半導體電晶體包括被配置為接收該第二電源電壓的一閘極、被配置為接收該第一電源電壓的一第一源極/汲極端、以及一第二源極/汲極端， 該第四P型金屬氧化物半導體電晶體包括被配置為接收該第一電源電壓的一閘極、被配置為接收該第二電源電壓的一第三源極/汲極端、以及一第四源極/汲極端，並且 該第二源極/汲極端和該第四源極/汲極端耦接在一起並被配置為生成該偏壓電壓。
  4. 如請求項2所述的電路，其中： 該偏壓電路還包括一反相器，該反相器被配置為接收該第一電源電壓或該第二電源電壓中的一者， 該反相器包括一第五P型金屬氧化物半導體電晶體，該第五P型金屬氧化物半導體電晶體包括被配置為接收該偏壓電壓的一本體端， 該第三P型金屬氧化物半導體電晶體包括被配置為接收該第一電源電壓或該第二電源電壓中的該一者的一閘極、被配置為接收該第一電源電壓或該第二電源電壓中的另一者的一第一源極/汲極端、以及一第二源極/汲極端， 該第四P型金屬氧化物半導體電晶體包括耦接到該反相器的一節點的一閘極、被配置為接收該第一電源電壓或該第二電源電壓中的該一者的一第三源極/汲極端、以及一第四源極/汲極端，並且 該第二源極/汲極端和該第四源極/汲極端耦接在一起並被配置為生成該偏壓電壓。
  5. 如請求項1所述的電路，其中，該位準移位器包括： 一第三P型金屬氧化物半導體電晶體，被配置為接收該第二電源電壓，該第三P型金屬氧化物半導體電晶體包括被配置為接收該偏壓電壓的一本體端。
  6. 如請求項5所述的電路，其中，該位準移位器包括： 一第一N型金屬氧化物半導體電晶體，與該第一P型金屬氧化物半導體電晶體串聯耦接； 一第二N型金屬氧化物半導體電晶體，與該第二P型金屬氧化物半導體電晶體串聯耦接；以及 一第三N型金屬氧化物半導體電晶體，與該第三P型金屬氧化物半導體電晶體串聯耦接， 其中， 該第一N型金屬氧化物半導體電晶體和該第一P型金屬氧化物半導體電晶體被佈置為一反相器，該反相器被配置為接收一輸入信號， 該第二N型金屬氧化物半導體電晶體被配置為接收該反相器輸出的一信號，並且 該第三N型金屬氧化物半導體電晶體被配置為接收該輸入信號。
  7. 如請求項1所述的電路，其中，該第一P型金屬氧化物半導體電晶體和該第二P型金屬氧化物半導體電晶體的該些本體端耦接到相同的一n型井。
  8. 一種積體電路，包括： 一n型井； 一第一電源節點，被配置為具有一第一電源電壓； 一第二電源節點，被配置為具有一第二電源電壓； 一偏壓電路，包括： 一第一P型金屬氧化物半導體電晶體，位於該n型井中並包括耦接到該第一電源節點的一第一源極/汲極端；以及 一第二P型金屬氧化物半導體電晶體，位於該n型井中並包括耦接到該第二電源節點的一第二源極/汲極端， 其中，該偏壓電路被配置為利用具有一偏壓電壓位準的一偏壓電壓，並基於該第一電源電壓的一第一電壓位準或該第二電源電壓的一第二電壓位準中的較大者，來偏壓該n型井；以及 一位準移位器，包括： 一第三P型金屬氧化物半導體電晶體，位於該n型井中並包括耦接到該第一電源節點的一第三源極/汲極端；以及 一第四P型金屬氧化物半導體電晶體，位於該n型井中並包括耦接到該第二電源節點的一第四源極/汲極端。
  9. 如請求項8所述的積體電路，其中 該偏壓電路被配置為利用具有該偏壓電壓位準的該偏壓電壓來偏壓該n型井，該偏壓電壓位準等於該第一電壓位準或該第二電壓位準中的較大者。
  10. 如請求項8所述的積體電路，其中 該第一P型金屬氧化物半導體電晶體包括一第五源極/汲極端， 該第二P型金屬氧化物半導體電晶體包括一第六源極/汲極端，並且 該第五源極/汲極端和該第六源極/汲極端耦接在一起並被配置為生成該偏壓電壓。
  11. 如請求項10所述的積體電路，其中 該第一P型金屬氧化物半導體電晶體包括耦接到該第二電源節點的一閘極，並且 該第二P型金屬氧化物半導體電晶體包括耦接到該第一電源節點的一閘極。
  12. 如請求項10所述的積體電路，其中，該偏壓電路還包括： 一第五P型金屬氧化物半導體電晶體，位於該n型井中，並包括耦接到該第一電源節點的一第七源極/汲極端、耦接到該第二電源節點的一閘極、以及耦接到一內部節點的一第八源極/汲極端；以及 一N型金屬氧化物半導體電晶體，包括耦接到該內部節點的一第九源極/汲極端、耦接到該第二電源節點的一閘極、以及耦接到被配置為具有一參考電壓的一參考節點的一第十源極/汲極端， 其中， 該第一P型金屬氧化物半導體電晶體包括耦接到該第二電源節點的一閘極，並且 該第二P型金屬氧化物半導體電晶體包括耦接到該內部節點的一閘極。
  13. 如請求項10所述的積體電路，其中，該偏壓電路還包括： 一第五P型金屬氧化物半導體電晶體，位於該n型井中，並包括耦接到該第一電源節點的一閘極、耦接到該第二電源節點的一第七源極/汲極端、以及耦接到一內部節點的一第八源極/汲極端；以及 一N型金屬氧化物半導體電晶體，包括耦接到該內部節點的一第九源極/汲極端、耦接到該第一電源節點的一閘極、以及耦接到被配置為具有一參考電壓的一參考節點的一第十源極/汲極端， 其中， 該第一P型金屬氧化物半導體電晶體包括耦接到該內部節點的一閘極，並且 該第二P型金屬氧化物半導體電晶體包括耦接到該第二電源節點的一閘極。
  14. 如請求項8所述的積體電路，其中，該位準移位器包括： 一第五P型金屬氧化物半導體電晶體，位於該n型井中並包括耦接到該第二電源節點的一第五源極/汲極端； 一第一N型金屬氧化物半導體電晶體，耦接在該第三P型金屬氧化物半導體電晶體與被配置為具有一參考電壓的一參考節點之間； 一第二N型金屬氧化物半導體電晶體，耦接在該第四P型金屬氧化物半導體電晶體與該參考節點之間；以及 一第三N型金屬氧化物半導體電晶體，耦接在該第五P型金屬氧化物半導體電晶體與該參考節點之間， 其中，該第一N型金屬氧化物半導體電晶體至該第三N型金屬氧化物半導體電晶體中的每一者都包括耦接到該參考節點的一本體端。
  15. 一種操作位準移位電路的方法，該方法包括： 在一偏壓電路處接收一第一電源電壓和一第二電源電壓； 使用該偏壓電路基於該第一電源電壓的一第一電壓位準或該第二電源電壓的一第二電壓位準中的較大者來生成一偏壓電壓； 在一位準移位器的一第一P型金屬氧化物半導體電晶體的一第一源極/汲極端處接收該第一電源電壓； 在該位準移位器的一第二P型金屬氧化物半導體電晶體的一第二源極/汲極端處接收該第二電源電壓；以及 使用該偏壓電壓來偏壓包含該第一P型金屬氧化物半導體電晶體和該第二P型金屬氧化物半導體電晶體的一n型井。
  16. 如請求項15所述的方法，其中，在該偏壓電路處接收該第一電源電壓和該第二電源電壓包括： 在該偏壓電路的一第三P型金屬氧化物半導體電晶體的一第三源極/汲極端處接收該第一電源電壓；以及 在該偏壓電路的一第四P型金屬氧化物半導體電晶體的一第四源極/汲極端處接收該第二電源電壓； 其中，該n型井包含該第三P型金屬氧化物半導體電晶體和該第四P型金屬氧化物半導體電晶體。
  17. 如請求項16所述的方法，其中，使用該偏壓電路來生成該偏壓電壓包括使用該第三P型金屬氧化物半導體電晶體的一第五源極/汲極端來生成該偏壓電壓，該第五源極/汲極端耦接到該第四P型金屬氧化物半導體電晶體的一第六源極/汲極端。
  18. 如請求項17所述的方法，其中，使用該偏壓電路基於該第一電壓位準或該第二電壓位準中的較大者來生成該偏壓電壓包括： 通過導通該第三P型金屬氧化物半導體電晶體來生成具有該第一電壓位準的該偏壓電壓；以及 通過導通該第四P型金屬氧化物半導體電晶體來生成具有該第二電壓位準的該偏壓電壓。
  19. 如請求項15所述的方法，其中，使用該偏壓電路基於該第一電壓位準或該第二電壓位準中的較大者來生成該偏壓電壓包括： 當該第二電壓位準對應於在一斷電模式中操作的該第二電源電壓的一電源域時，生成具有該第一電壓位準的該偏壓電壓；以及 當該第一電壓位準對應於在一斷電模式中操作的該第一電源電壓的一電源域時，生成具有該第二電壓位準的該偏壓電壓。
  20. 如請求項15所述的方法，其中， 在該第一P型金屬氧化物半導體電晶體的第一源極/汲極端處接收該第一電源電壓包括在包括該第一P型金屬氧化物半導體電晶體的一反相器處接收該第一電源電壓，並且 在該第二P型金屬氧化物半導體電晶體的第二源極/汲極端處接收該第二電源電壓包括在包括該第二P型金屬氧化物半導體電晶體的一交叉耦接電晶體對處接收該第二電源電壓。
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