JP3175172B2 - パルス信号生成回路およびこれを用いた液晶表示装置 - Google Patents
パルス信号生成回路およびこれを用いた液晶表示装置Info
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Description
【０００１】
【産業上の利用分野】本発明はパルス信号生成回路およ
びこれをシフトレジスタに使用した液晶表示装置に係わ
り、特に、回路を構成する各トランジスタの耐圧を向上
させるようにするものに用いて好適なものである。
びこれをシフトレジスタに使用した液晶表示装置に係わ
り、特に、回路を構成する各トランジスタの耐圧を向上
させるようにするものに用いて好適なものである。
【０００２】
【従来の技術】ディジタル信号を取り扱う回路において
は、入力されたパルス信号よりも遅延したパルス信号を
生成したり、或いは入力信号の波形を整形したパルス信
号を生成したりするためのパルス信号生成回路が種々用
いられている。図３は、入力パルス信号ＶＳＴをクロッ
ク信号ＶＣＫおよび反転クロック信号ＶＣＫＸに従って
順番に転送し、入力信号から所定のタイミングだけ遅延
したパルス信号を生成するパルス信号生成回路の従来例
を示している。
は、入力されたパルス信号よりも遅延したパルス信号を
生成したり、或いは入力信号の波形を整形したパルス信
号を生成したりするためのパルス信号生成回路が種々用
いられている。図３は、入力パルス信号ＶＳＴをクロッ
ク信号ＶＣＫおよび反転クロック信号ＶＣＫＸに従って
順番に転送し、入力信号から所定のタイミングだけ遅延
したパルス信号を生成するパルス信号生成回路の従来例
を示している。
【０００３】図３の回路は、データ転送部２０，ナンド
ゲート２１，インバータ２２等により構成されるシフト
レジスタを示しており、これは例えばＬＣＤ用の垂直シ
フトレジスタとして用いられる。上記データ転送部２０
は、ＭＯＳトランジスタよりなるＤ型フリップ・フロッ
プにより構成されていて、各出力ＶＡ1 ，ＶＡ2 はクロ
ック信号ＶＣＫおよび反転クロック信号ＶＣＫＸの立ち
上がりに同期して出力される。
ゲート２１，インバータ２２等により構成されるシフト
レジスタを示しており、これは例えばＬＣＤ用の垂直シ
フトレジスタとして用いられる。上記データ転送部２０
は、ＭＯＳトランジスタよりなるＤ型フリップ・フロッ
プにより構成されていて、各出力ＶＡ1 ，ＶＡ2 はクロ
ック信号ＶＣＫおよび反転クロック信号ＶＣＫＸの立ち
上がりに同期して出力される。
【０００４】また、図４のタイムチャートに示すよう
に、ナンドゲート２１は上記出力ＶＡ1 ，ＶＡ2 のペア
から、ハイレベル“Ｈ”の共通部分を抜き出した信号Ｖ
Ｂ1 ，ＶＢ2 を形成するために設けられている。 一方、インバータ２２は上記ナンドゲート２１から与え
られる上記ナンド出力信号ＶＢ1 ，ＶＢ2 を反転させ、
これをシフトレジスタの出力信号ＶＣ1 ，ＶＣ2 として
外部に出力するために設けられている。
に、ナンドゲート２１は上記出力ＶＡ1 ，ＶＡ2 のペア
から、ハイレベル“Ｈ”の共通部分を抜き出した信号Ｖ
Ｂ1 ，ＶＢ2 を形成するために設けられている。 一方、インバータ２２は上記ナンドゲート２１から与え
られる上記ナンド出力信号ＶＢ1 ，ＶＢ2 を反転させ、
これをシフトレジスタの出力信号ＶＣ1 ，ＶＣ2 として
外部に出力するために設けられている。
【０００５】
【発明が解決しようとする課題】一般にＬＣＤ、特にア
クティブマトリックス型のＬＣＤにおいては、画素トラ
ンジスタとしてＮＭＯＳトランジスタが用いられる場合
が多い。したがって、このアクティブマトリックス型の
ＬＣＤの場合には、ゲート信号は入力されるビデオ信号
のｐ−ｐ値以上の大きさの電圧が要求される。このた
め、図３に示した垂直シフトレジスタの電源電圧ＶＤＤ
は、例えば１４〜１８〔Ｖ〕のような比較的高い電圧が
用いられる。
クティブマトリックス型のＬＣＤにおいては、画素トラ
ンジスタとしてＮＭＯＳトランジスタが用いられる場合
が多い。したがって、このアクティブマトリックス型の
ＬＣＤの場合には、ゲート信号は入力されるビデオ信号
のｐ−ｐ値以上の大きさの電圧が要求される。このた
め、図３に示した垂直シフトレジスタの電源電圧ＶＤＤ
は、例えば１４〜１８〔Ｖ〕のような比較的高い電圧が
用いられる。
【０００６】このような高い電圧が印加されるので、シ
フトレジスタを構成する各回路素子はその耐圧を十分に
考慮しなければならない。特に、ＴＦＴ（Ｔｈｉｎ Ｆ
ｉｌｍ Ｔｒａｎｓｉｓｔｏｒ）の場合は、基板上に構
成されたバルクトランジスタと比較して、ゲートとドレ
イン，ゲートとソース，およびドレインとソースなどの
端子間の耐圧が低いので、回路素子にＴＦＴを用いた場
合には上記したような高い電源電圧ＶＤＤを加えると素
子が破壊されたりして、信頼性が低下してしまうことが
ある問題があった。
フトレジスタを構成する各回路素子はその耐圧を十分に
考慮しなければならない。特に、ＴＦＴ（Ｔｈｉｎ Ｆ
ｉｌｍ Ｔｒａｎｓｉｓｔｏｒ）の場合は、基板上に構
成されたバルクトランジスタと比較して、ゲートとドレ
イン，ゲートとソース，およびドレインとソースなどの
端子間の耐圧が低いので、回路素子にＴＦＴを用いた場
合には上記したような高い電源電圧ＶＤＤを加えると素
子が破壊されたりして、信頼性が低下してしまうことが
ある問題があった。
【０００７】このような問題を解決するために、ＴＦ
Ｔのゲート膜厚を厚くしたり、或いは入力信号の振幅
を小さくしたりする対策が施されることがある。しか
し、上記の対策を施すとしきい値電圧Ｖｔｈが大きく
なってしまうために、高い電源電圧ＶＤＤが必要になっ
てしまう不都合があった。また、の対策を施すと出力
信号の振幅も小さくなってしまい、上記したようにＬＣ
Ｄ用の垂直シフトレジスタとして用いた場合には、コン
トラストが低下してしまう問題があった。
Ｔのゲート膜厚を厚くしたり、或いは入力信号の振幅
を小さくしたりする対策が施されることがある。しか
し、上記の対策を施すとしきい値電圧Ｖｔｈが大きく
なってしまうために、高い電源電圧ＶＤＤが必要になっ
てしまう不都合があった。また、の対策を施すと出力
信号の振幅も小さくなってしまい、上記したようにＬＣ
Ｄ用の垂直シフトレジスタとして用いた場合には、コン
トラストが低下してしまう問題があった。
【０００８】本発明は上述した問題点に鑑み、パルス信
号生成回路を構成する各素子に加えられる電圧を低減し
て耐圧を実質的に向上させるとともに、上記各素子に加
えられる電圧よりも大きな振幅を有するパルス信号を出
力できるようにすることを目的とする。
号生成回路を構成する各素子に加えられる電圧を低減し
て耐圧を実質的に向上させるとともに、上記各素子に加
えられる電圧よりも大きな振幅を有するパルス信号を出
力できるようにすることを目的とする。
【０００９】
【課題を解決するための手段】本発明のパルス信号生成
回路は、入力されたパルス信号を処理する際の駆動電圧
として第１電源電圧とこれよりも高い第２電源電圧およ
び該第１電源電圧の中間電圧とが与えられ、かつ上記パ
ルス信号が入力する第１の信号処理回路と、上記入力パ
ルス信号を処理する際の駆動電圧として上記中間電圧と
上記第２電源電圧とが与えられ、かつ上記第１の信号処
理回路に入力する上記パルス信号と共通のパルス信号が
入力する第２の信号処理回路と、上記中間電圧がゲート
に与えられるとともに、上記第１の信号処理回路の出力
信号がソースに与えられるＰＭＯＳトランジスタと、上
記中間電圧がゲートに与えられるとともに、上記第２の
信号処理回路の出力信号が与えられるＮＭＯＳトランジ
スタとからなり、各ドレインが共通に接続されたＣＭＯ
Ｓトランジスタとを具備し、上記第１および第２の信号
処理回路により所定の処理が施された出力信号を上記Ｃ
ＭＯＳトランジスタのドレイン共通接続点から得るよう
にしている。そして、このパルス信号生成回路は、ＬＣ
Ｄ（液晶表示装置）のシフトレジスタに用いられる。
回路は、入力されたパルス信号を処理する際の駆動電圧
として第１電源電圧とこれよりも高い第２電源電圧およ
び該第１電源電圧の中間電圧とが与えられ、かつ上記パ
ルス信号が入力する第１の信号処理回路と、上記入力パ
ルス信号を処理する際の駆動電圧として上記中間電圧と
上記第２電源電圧とが与えられ、かつ上記第１の信号処
理回路に入力する上記パルス信号と共通のパルス信号が
入力する第２の信号処理回路と、上記中間電圧がゲート
に与えられるとともに、上記第１の信号処理回路の出力
信号がソースに与えられるＰＭＯＳトランジスタと、上
記中間電圧がゲートに与えられるとともに、上記第２の
信号処理回路の出力信号が与えられるＮＭＯＳトランジ
スタとからなり、各ドレインが共通に接続されたＣＭＯ
Ｓトランジスタとを具備し、上記第１および第２の信号
処理回路により所定の処理が施された出力信号を上記Ｃ
ＭＯＳトランジスタのドレイン共通接続点から得るよう
にしている。そして、このパルス信号生成回路は、ＬＣ
Ｄ（液晶表示装置）のシフトレジスタに用いられる。
【００１０】
【作用】入力された信号に所定の処理を施し、入力信号
から所定のタイミングだけ遅延させた信号等を生成する
パルス信号処理回路を並列に２個設け、これらの信号処
理回路の一方には第１電源電圧と中間電圧（第１電源電
圧およびこれよりも高い第２電源電圧の中間電圧）と
を、他方には中間電圧と第２駆動電圧とをそれぞれ与え
て駆動し、当該信号処理回路で所定の処理が施されたパ
ルス信号をＣＭＯＳトランジスタ（信号合成回路）で合
成して所望の出力パルス信号を生成する。これにより、
上記２個の信号処理回路を低い動作電圧で動作させるこ
とにより、これらの信号処理回路を構成する回路素子の
耐圧の問題を解消し、しかも大きな振幅を有する出力信
号を生成することが可能となる。
から所定のタイミングだけ遅延させた信号等を生成する
パルス信号処理回路を並列に２個設け、これらの信号処
理回路の一方には第１電源電圧と中間電圧（第１電源電
圧およびこれよりも高い第２電源電圧の中間電圧）と
を、他方には中間電圧と第２駆動電圧とをそれぞれ与え
て駆動し、当該信号処理回路で所定の処理が施されたパ
ルス信号をＣＭＯＳトランジスタ（信号合成回路）で合
成して所望の出力パルス信号を生成する。これにより、
上記２個の信号処理回路を低い動作電圧で動作させるこ
とにより、これらの信号処理回路を構成する回路素子の
耐圧の問題を解消し、しかも大きな振幅を有する出力信
号を生成することが可能となる。
【００１１】
【実施例】図１は、本発明の一実施例を示すパルス信号
生成回路の回路構成図である。図１から明らかなよう
に、本実施例のパルス信号生成回路１は入力パルス信号
Ｓinをクロック信号ＶＣＫおよび反転クロック信号ＶＣ
ＫＸに応じて転送し、入力パルス信号Ｓinから所定のタ
イミングだけ遅延したパルス信号を生成したり、所定期
間保持したり等するシフトレジスタとして構成されてい
るものであり、上記入力パルス信号Ｓinを転送する回路
を、第１の信号処理回路Ａおよび第２の信号処理回路Ｂ
の２系統で構成している。
生成回路の回路構成図である。図１から明らかなよう
に、本実施例のパルス信号生成回路１は入力パルス信号
Ｓinをクロック信号ＶＣＫおよび反転クロック信号ＶＣ
ＫＸに応じて転送し、入力パルス信号Ｓinから所定のタ
イミングだけ遅延したパルス信号を生成したり、所定期
間保持したり等するシフトレジスタとして構成されてい
るものであり、上記入力パルス信号Ｓinを転送する回路
を、第１の信号処理回路Ａおよび第２の信号処理回路Ｂ
の２系統で構成している。
【００１２】これら第１の信号処理回路Ａおよび第２の
信号処理回路Ｂは、両方共にデータ転送部２，信号出力
回路３を一単位とする回路ブロックとして構成されてい
て、回路構成自体は両方共に同じである。しかしなが
ら、第１の信号処理回路Ａと第２の信号処理回路Ｂとで
はその動作電圧が異ならされていて、第１の信号処理回
路Ａは〔第１電源電圧であるグランドレベルＧｎｄ〜電
源電圧ＶＤＤ／２（中間電圧）〕の動作電圧で駆動され
るとともに、第２の信号処理回路Ｂは〔電源電圧ＶＤＤ
／２〜第２電源電圧ＶＤＤ）〕の動作電圧で駆動され
る。
信号処理回路Ｂは、両方共にデータ転送部２，信号出力
回路３を一単位とする回路ブロックとして構成されてい
て、回路構成自体は両方共に同じである。しかしなが
ら、第１の信号処理回路Ａと第２の信号処理回路Ｂとで
はその動作電圧が異ならされていて、第１の信号処理回
路Ａは〔第１電源電圧であるグランドレベルＧｎｄ〜電
源電圧ＶＤＤ／２（中間電圧）〕の動作電圧で駆動され
るとともに、第２の信号処理回路Ｂは〔電源電圧ＶＤＤ
／２〜第２電源電圧ＶＤＤ）〕の動作電圧で駆動され
る。
【００１３】このように、各信号処理回路Ａ，Ｂを駆動
するための動作電圧を電源電圧ＶＤＤの半分にすること
により、これらの信号処理回路Ａ，Ｂを構成するＭＯＳ
トランジスタの任意のノード間に印加される最大電圧の
大きさを電源電圧ＶＤＤの半分に低減することができ
る。したがって、本実施例のパルス信号生成回路の場合
は回路素子の耐圧の問題を完全に解消することができ
る。
するための動作電圧を電源電圧ＶＤＤの半分にすること
により、これらの信号処理回路Ａ，Ｂを構成するＭＯＳ
トランジスタの任意のノード間に印加される最大電圧の
大きさを電源電圧ＶＤＤの半分に低減することができ
る。したがって、本実施例のパルス信号生成回路の場合
は回路素子の耐圧の問題を完全に解消することができ
る。
【００１４】しかしながら、動作電圧を電源電圧ＶＤＤ
の半分にすると、そこから出力される信号の振幅も電源
電圧ＶＤＤの半分になってしまう問題が発生する。すな
わち、第１の信号処理回路Ａの信号出力回路３から出力
される第１の出力信号Ｓ1 の振幅は、〔グランドレベル
Ｇｎｄ〜電源電圧ＶＤＤ／２〕となる。同様に、第２の
信号処理回路Ｂから出力される第２の出力信号Ｓ2は、
〔電源電圧ＶＤＤ／２〜電源電圧ＶＤＤ〕となる。
の半分にすると、そこから出力される信号の振幅も電源
電圧ＶＤＤの半分になってしまう問題が発生する。すな
わち、第１の信号処理回路Ａの信号出力回路３から出力
される第１の出力信号Ｓ1 の振幅は、〔グランドレベル
Ｇｎｄ〜電源電圧ＶＤＤ／２〕となる。同様に、第２の
信号処理回路Ｂから出力される第２の出力信号Ｓ2は、
〔電源電圧ＶＤＤ／２〜電源電圧ＶＤＤ〕となる。
【００１５】そこで、本実施例においては信号合成回路
４を設け、これらの信号処理回路Ａ，Ｂからそれぞれ出
力されるＳ1 ，Ｓ2 を合成し、〔グランドレベルＧｎｄ
〜電源電圧ＶＤＤ〕の大きな振幅を有する出力パルス信
号Ｓout を形成するようにしている。
４を設け、これらの信号処理回路Ａ，Ｂからそれぞれ出
力されるＳ1 ，Ｓ2 を合成し、〔グランドレベルＧｎｄ
〜電源電圧ＶＤＤ〕の大きな振幅を有する出力パルス信
号Ｓout を形成するようにしている。
【００１６】この信号合成回路４は、図１に示したよう
にＰＭＯＳトランジスタｍｐとＮＭＯＳトランジスタｍ
ｎとからなるＣＭＯＳトランジスタによって構成されて
いて、ＰＭＯＳトランジスタｍｐのゲートに電源電圧Ｖ
ＤＤ／２が与えられるとともに、ＮＭＯＳトランジスタ
ｍｎのゲートに電源電圧ＶＤＤ／２が与えられる。ま
た、ＰＭＯＳトランジスタｍｐのソースに第２の出力信
号Ｓ2 が与えられるとともに、ＮＭＯＳトランジスタｍ
ｎのソースに第１の出力信号Ｓ1 が与えられる。
にＰＭＯＳトランジスタｍｐとＮＭＯＳトランジスタｍ
ｎとからなるＣＭＯＳトランジスタによって構成されて
いて、ＰＭＯＳトランジスタｍｐのゲートに電源電圧Ｖ
ＤＤ／２が与えられるとともに、ＮＭＯＳトランジスタ
ｍｎのゲートに電源電圧ＶＤＤ／２が与えられる。ま
た、ＰＭＯＳトランジスタｍｐのソースに第２の出力信
号Ｓ2 が与えられるとともに、ＮＭＯＳトランジスタｍ
ｎのソースに第１の出力信号Ｓ1 が与えられる。
【００１７】したがって、この信号合成回路４は以下に
示す表１に示すような動作を行う。表１ 図２に示したように、期間ｔ０〜ｔ１においてはＰＭ
ＯＳトランジスタｍｐのソースに印加される電圧が電源
電圧ＶＤＤ／２で、ＮＭＯＳトランジスタｍｎのソース
に印加される電圧がグランドレベルＧｎｄである。した
がって、表１に示したように、この場合はＰＭＯＳトラ
ンジスタｍｐがオフするとともに、ＮＭＯＳトランジス
タｍｎがオンするので、このときの出力パルス信号Ｓｏ
ｕｔは“Ｌ”レベルとなる。
示す表１に示すような動作を行う。表１ 図２に示したように、期間ｔ０〜ｔ１においてはＰＭ
ＯＳトランジスタｍｐのソースに印加される電圧が電源
電圧ＶＤＤ／２で、ＮＭＯＳトランジスタｍｎのソース
に印加される電圧がグランドレベルＧｎｄである。した
がって、表１に示したように、この場合はＰＭＯＳトラ
ンジスタｍｐがオフするとともに、ＮＭＯＳトランジス
タｍｎがオンするので、このときの出力パルス信号Ｓｏ
ｕｔは“Ｌ”レベルとなる。
【００１８】期間ｔ１〜ｔ２においては、ＰＭＯＳトラ
ンジスタｍｐのソースに印加される電圧が電源電圧ＶＤ
Ｄとなり、ＮＭＯＳトランジスタｍｎのソースに印加さ
れる電圧が電源電圧ＶＤＤ／２となる。したがって、こ
の場合はＰＭＯＳトランジスタｍｐがオンするととも
に、ＮＭＯＳトランジスタｍｎがオフするので、出力パ
ルス信号Ｓｏｕｔは振幅がＶＤＤの“Ｈ”レベルとな
る。また、期間ｔ２〜においては、ＰＭＯＳトランジス
タｍｐのソースに印加される電圧が電源電圧ＶＤＤ／２
で、ＮＭＯＳトランジスタｍｎのソースに印加される電
圧がグランドレベルＧｎｄである。したがって、この場
合はＰＭＯＳトランジスタｍｐがオフするとともに、Ｎ
ＭＯＳトランジスタｍｎがオンするので、出力パルス信
号Ｓｏｕｔは再び“Ｌ”レベルとなる。
ンジスタｍｐのソースに印加される電圧が電源電圧ＶＤ
Ｄとなり、ＮＭＯＳトランジスタｍｎのソースに印加さ
れる電圧が電源電圧ＶＤＤ／２となる。したがって、こ
の場合はＰＭＯＳトランジスタｍｐがオンするととも
に、ＮＭＯＳトランジスタｍｎがオフするので、出力パ
ルス信号Ｓｏｕｔは振幅がＶＤＤの“Ｈ”レベルとな
る。また、期間ｔ２〜においては、ＰＭＯＳトランジス
タｍｐのソースに印加される電圧が電源電圧ＶＤＤ／２
で、ＮＭＯＳトランジスタｍｎのソースに印加される電
圧がグランドレベルＧｎｄである。したがって、この場
合はＰＭＯＳトランジスタｍｐがオフするとともに、Ｎ
ＭＯＳトランジスタｍｎがオンするので、出力パルス信
号Ｓｏｕｔは再び“Ｌ”レベルとなる。
【００１９】本実施例のパルス信号生成回路はこのよう
に動作するので、ＰＭＯＳトランジスタｍｐおよびＮＭ
ＯＳトランジスタｍｎにおいて、任意のノード間にかか
る電圧を最大ＶＤＤ／２に低減することができ、耐圧が
低いトランジスタにおいても耐圧の問題を無くすことが
できる。なお、通常は｜ＶＧＳ｜＝ＶＤＤであるとこ
ろ、本実施例においては｜ＶＧＳ｜＝ＶＤＤ／２となる
ので、ドライブ電流を多くとれない。しかし、ゲート線
負荷は軽い上に低速で充放電（〜１μｓ）すればよいの
で、能力をフルに出さなくてもよく、小さなＰＭＯＳト
ランジスタｍｐおよびＮＭＯＳトランジスタｍｎのサイ
ズで十分である。
に動作するので、ＰＭＯＳトランジスタｍｐおよびＮＭ
ＯＳトランジスタｍｎにおいて、任意のノード間にかか
る電圧を最大ＶＤＤ／２に低減することができ、耐圧が
低いトランジスタにおいても耐圧の問題を無くすことが
できる。なお、通常は｜ＶＧＳ｜＝ＶＤＤであるとこ
ろ、本実施例においては｜ＶＧＳ｜＝ＶＤＤ／２となる
ので、ドライブ電流を多くとれない。しかし、ゲート線
負荷は軽い上に低速で充放電（〜１μｓ）すればよいの
で、能力をフルに出さなくてもよく、小さなＰＭＯＳト
ランジスタｍｐおよびＮＭＯＳトランジスタｍｎのサイ
ズで十分である。
【００２０】
【発明の効果】本発明は上述したように、入力された信
号を所定のタイミングだけ遅延させて出力したり等する
パルス信号処理回路を並列に２個設け、これらの信号処
理回路の一方には第１電源電圧と中間電圧とを、他方に
は中間電圧と第２駆動電圧とをそれぞれ与えて駆動して
上記入力された信号をそれぞれ処理するとともに、上記
信号処理回路の出力を合成する信号合成回路を設け、上
記２個の信号処理回路により所定の処理が施されたパル
ス信号を上記信号合成回路で合成して所望の振幅を有す
る出力パルス信号を生成するようにしたので、上記２個
の信号処理回路を構成する回路素子の耐圧の問題を解消
することができるとともに、大きな振幅を有する出力信
号を生成することができる。したがって、プロセスを変
更することなく回路素子の耐圧を実質的に向上させるこ
とができ、耐圧が低い回路素子により構成したパルス信
号生成回路の信頼性を向上させることができる。
号を所定のタイミングだけ遅延させて出力したり等する
パルス信号処理回路を並列に２個設け、これらの信号処
理回路の一方には第１電源電圧と中間電圧とを、他方に
は中間電圧と第２駆動電圧とをそれぞれ与えて駆動して
上記入力された信号をそれぞれ処理するとともに、上記
信号処理回路の出力を合成する信号合成回路を設け、上
記２個の信号処理回路により所定の処理が施されたパル
ス信号を上記信号合成回路で合成して所望の振幅を有す
る出力パルス信号を生成するようにしたので、上記２個
の信号処理回路を構成する回路素子の耐圧の問題を解消
することができるとともに、大きな振幅を有する出力信
号を生成することができる。したがって、プロセスを変
更することなく回路素子の耐圧を実質的に向上させるこ
とができ、耐圧が低い回路素子により構成したパルス信
号生成回路の信頼性を向上させることができる。
【図１】本発明の一実施例を示すパルス信号生成回路の
構成図である。
構成図である。
【図２】各部の動作を説明するための波形図である。
【図３】従来のパルス信号生成回路の一例を示す回路図
である。
である。
【図４】従来のパルス信号生成回路の各部の動作を説明
するための波形図である。
するための波形図である。
１ パルス信号生成回路 ２ データ転送部 ３ 信号出力回路 ４ 信号合成回路 Ａ 第１の信号処理回路 Ｂ 第２の信号処理回路 Ｓｉｎ 入力パルス信号 Ｓ1 第１の出力信号 Ｓ2 第２の出力信号 Ｓｏｕｔ 出力パルス信号
Claims (2)
- 【請求項１】 入力されたパルス信号を処理する際の駆
動電圧として第１電源電圧とこれよりも高い第２電源電
圧および該第１電源電圧の中間電圧とが与えられ、かつ
上記パルス信号が入力する第１の信号処理回路と、 上記入力パルス信号を処理する際の駆動電圧として上記
中間電圧と上記第２電源電圧とが与えられ、かつ上記第
１の信号処理回路に入力する上記パルス信号と共通のパ
ルス信号が入力する第２の信号処理回路と、 上記中間電圧がゲートに与えられるとともに、上記第１
の信号処理回路の出力信号がソースに与えられるＰＭＯ
Ｓトランジスタと、上記中間電圧がゲートに与えられる
とともに、上記第２の信号処理回路の出力信号がソース
に与えられるＮＭＯＳトランジスタとからなり、各ドレ
インが共通に接続されたＣＭＯＳトランジスタとを具備
し、 上記第１および第２の信号処理回路により所定の処理が
施された出力信号を上記ＣＭＯＳトランジスタのドレイ
ン共通接続点から得るようにしたことを特徴とするパル
ス信号生成回路。 - 【請求項２】 請求項１記載のパルス信号生成回路を、
シフトレジスタに使用したことを特徴とする液晶表示装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP01956591A JP3175172B2 (ja) | 1991-01-18 | 1991-01-18 | パルス信号生成回路およびこれを用いた液晶表示装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP01956591A JP3175172B2 (ja) | 1991-01-18 | 1991-01-18 | パルス信号生成回路およびこれを用いた液晶表示装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04236514A JPH04236514A (ja) | 1992-08-25 |
| JP3175172B2 true JP3175172B2 (ja) | 2001-06-11 |
Family
ID=12002820
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP01956591A Expired - Fee Related JP3175172B2 (ja) | 1991-01-18 | 1991-01-18 | パルス信号生成回路およびこれを用いた液晶表示装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3175172B2 (ja) |
-
1991
- 1991-01-18 JP JP01956591A patent/JP3175172B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JPH04236514A (ja) | 1992-08-25 |
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