JP2015021979A - 表示駆動装置 - Google Patents

Abstract

【課題】表示データに対応する駆動電圧（ＶＯＵＴ）を表示パネルの信号電極に出力する信号電極駆動回路５を有する表示駆動装置において、大規模な論理回路を使用せずに、それぞれの駆動電圧の遷移時におけるノイズ波高値を抑える。【解決手段】信号電極駆動回路５には、表示データに対応する階調電圧（ＶＩＮ）が入力される。信号電極駆動回路５は、入力された階調電圧に対応する駆動電圧（ＶＯＵＴ）を出力する電圧出力回路６と、前記電圧出力回路による出力電圧の遷移を加速するスルーレートアシスト回路７とを備え、スルーレートアシスト回路７は階調電圧の遷移開始から所定期間待って出力電圧の遷移の加速を開始する。【選択図】図１

Description

本発明は、表示駆動装置に関し、特に液晶表示パネルに接続される表示駆動装置に好適に利用できるものである。

液晶表示ドライバは液晶表示パネルの走査線（ゲート線）に交差配置された信号線（ソース線）に表示データに対応した階調電圧を出力する。このソース線をプリチャージする技術として特許文献１に記載の技術がある。これによれば、表示データにしたがってソース線を一端側から駆動するソース線ドライバとは別に、ソース線を他端側からプリチャージするプリチャージドライバを採用する。プリチャージドライバは、ソース線の駆動データを比較し、比較結果に応じて４種類以上の選択候補のプリチャージ電圧の中から一つのプリチャージ電圧を選択してソース線をプリチャージするようになっている。ここでは解像度もしくは表示画面の大型化に伴うソース線の負荷の増大に対処しようとするものである。

特開２０１０−１０２１４６号公報

本発明者は、ソース線駆動に伴う駆動電圧の立ち上がりや立下りなどの遷移時に発生するノイズの影響について検討した。例えば液晶表示パネルに重ねて静電容量方式のタッチパネルが配置される場合にはソース線駆動に伴って発生するノイズの影響によって検出精度が低下する虞がある。この問題を解決するためには、表示データによる駆動前にソース線をプリドライブすることによって、それぞれの駆動電圧の遷移時におけるノイズ波高値を抑えて、タッチパネルなどの周辺回路へのノイズの影響を緩和することができる。

そこで、本発明者は、本願の出願人による未公開の先願である特願２０１２−２３９１０１号に記載される技術を発明した。その技術は、ソース線駆動の電圧出力回路で表示データを階調電圧に変換して駆動端子を駆動する前に、今回の表示データと前回の表示データとの相違度合いに応じたプリドライブデータを前記電圧出力回路で階調電圧の所定値に変換して駆動端子をプリドライブする技術である。この技術によれば、プリドライブデータを前記電圧出力回路で階調電圧の所定値に変換して駆動端子をプリドライブするから、前記電圧出力回路とは別にプリドライブ電圧を生成して出力するプリドライブ電圧出力回路を要しない。

しかしながら、本発明者によるさらなる研究の結果、この技術をさらに解像度の高い表示パネルを駆動することができる表示駆動装置にまで適用しようとすると、以下の問題が発生する恐れがあることがわかった。

近年表示パネルは、４Ｋ×２ＫやＷＱＸＧＡ（Wide-Quad-XGA；1600RGB×2560）等にまで解像度が上がっており、これに接続される表示ドライバＩＣ（Integrated Circuit）では一般に、ソース線を駆動するための駆動端子と電圧出力回路がそのＩＣの一辺に並べて配置されるため、その配置のピッチが狭められる傾向が著しい。上記の先願に記載される技術では、今回の表示データと前回の表示データとの相違度合いを、ディジタル回路によって求めている。ディジタル回路即ち論理回路は、微細化に適しているとはいうものの、表示データは解像度の向上に留まらず、ビット数の増大や表示速度の高速化なども伴う可能性があり、必ずしも上記狭ピッチ化に適応することができるとは限らない。

そのため、大規模な論理回路を使用せずに、それぞれの駆動電圧の遷移時におけるノイズ波高値を抑えるという、新たな課題が発生することが明らかとなった。

このような課題を解決するための手段を以下に説明するが、その他の課題と新規な特徴は、本明細書の記述及び添付図面から明らかになるであろう。

本発明の一実施の形態によれば、下記の通りである。

すなわち、表示データに対応した階調電圧が入力され、前記階調電圧に対応する駆動電圧を、表示パネルの信号電極に出力する信号電極駆動回路を有する表示駆動装置であって、前記信号電極駆動回路は、入力された階調電圧に対応する駆動電圧を出力する電圧出力回路と、前記電圧出力回路による出力電圧の遷移を加速するスルーレートアシスト回路とを備え、前記スルーレートアシスト回路は階調電圧の遷移開始から所定期間待って出力電圧の遷移の加速を開始する。

前記一実施の形態によって得られる効果を簡単に説明すれば下記のとおりである。

すなわち、大規模な論理回路を使用せずに、それぞれの駆動電圧の遷移時におけるノイズ波高値を抑える信号電極駆動回路を有する表示駆動装置を提供することができる。

図１は、本発明の一実施の形態に係るソースアンプの構成例を示す回路図である。 図２は、本発明の一実施の形態に係る表示駆動装置の構成例を示すブロック図である。 図３は、本発明の一実施の形態に係る信号電極駆動回路の構成例を示すブロック図である。 図４は、本発明の一実施の形態に係るソースアンプの動作例（正極側）を示すタイミング図である。 図５は、本発明の一実施の形態に係るソースアンプの動作例（負極側）を示すタイミング図である。 図６は、本発明の一実施の形態に係るスルーレートアシスト回路を制御する回路の構成例を示すブロック図である。

１．実施の形態の概要
先ず、本願において開示される代表的な実施の形態について概要を説明する。代表的な実施の形態についての概要説明で括弧を付して参照する図面中の参照符号はそれが付された構成要素の概念に含まれるものを例示するに過ぎない。

〔１〕＜スルーレートアシストを遅れて開始＞
本発明の代表的な実施の形態に係る表示駆動装置（１）は、表示パネルの信号電極に接続される複数の駆動端子（３、３＿１〜３＿ｍ）と、信号電極駆動回路（２）とを有し、以下のように構成される。

前記信号電極駆動回路は、前記複数の駆動端子のそれぞれに接続される、表示データに対応した階調電圧が入力され前記階調電圧に対応する駆動電圧を前記駆動端子に出力する、複数のソースアンプ（５、５＿１〜５＿ｍ）を含んで構成される。

前記ソースアンプは、入力された階調電圧に対応する駆動電圧を出力する電圧出力回路（６）と、前記電圧出力回路による出力電圧の遷移を加速するスルーレートアシスト回路（７）とを備え、前記スルーレートアシスト回路は前記階調電圧の遷移開始から所定期間待って前記加速を開始する。

これにより、大規模な論理回路を使用せずに、それぞれの駆動電圧の遷移時におけるノイズ波高値を抑えるソースアンプ（５、５＿１〜５＿ｍ）を有する表示駆動装置（１）を提供することができる。

〔２〕＜正極側と負極側の駆動トランジスタ＞
項１において、前記電圧出力回路は、正極側出力トランジスタ（１１）と、負極側出力トランジスタ（１２）と、第１増幅回路（１０）とを備える。前記正極側出力トランジスタは、正極側電源（ＶＨ）と前記駆動端子（ＶＯＵＴ）の間に接続され、前記負極側出力トランジスタは負極側電源（ＶＬ）と前記駆動端子（ＶＯＵＴ）の間に接続される。前記第１増幅回路は、前記階調電圧が入力され、前記正極側出力トランジスタの制御電極を制御する正極側制御信号（ＶＣＰ）と、前記負極側出力トランジスタの制御電極を制御する負極側制御信号（ＶＣＮ）とを出力する。

前記スルーレートアシスト回路は、前記正極側制御信号と前記負極側制御信号の遷移を加速可能に構成される。

これにより、駆動電圧の遷移時におけるノイズ波高値を抑えるソースアンプ（５）を簡単なアナログ回路で実現することができる。

〔３〕＜スルーレートアシスト回路のオン／オフ制御＞
項２において、前記スルーレートアシスト回路は、正極側クロック（ＣＬＫ）と負極側クロック（ＣＬＫＢ）が入力され、前記正極側クロックに基づいて前記正極側制御信号の遷移を加速するか否かを制御し、前記負極側クロックに基づいて前記負極側制御信号の遷移を加速するか否かを制御する。

これにより、スルーレートアシスト回路（７）のオン／オフを、簡単な回路で制御することができる。

〔４〕＜クロックのパルス幅により、加速開始までの期間を制御＞
項３において、前記スルーレートアシスト回路は、前記階調電圧の遷移開始から、前記正極側クロックのパルス幅の期間後に前記正極側制御信号の遷移の加速を開始し、前記負極側クロックのパルス幅の期間後に前記負極側制御信号の遷移の加速を開始する。

これにより、スルーレートアシスト回路（７）のオン／オフを、正極側と負極側で独立に制御することができ、正極側と負極側の特性が対称になるように調整することを可能にする。

〔５〕＜クロックのパルス幅調整回路＞
項４において、前記表示駆動装置（１）は、前記正極側クロックのパルス幅を指定可能な第１レジスタ（１６）と、前記第１レジスタに格納されるパラメータに基づいて前記正極側クロックのパルス幅を調整する、第１パルス幅調整回路（１８）と、前記負極側クロックのパルス幅を指定可能な第２レジスタ（１７）と、前記第２レジスタに格納されるパラメータに基づいて前記負極側クロックのパルス幅を調整する、第２パルス幅調整回路（１９）とをさらに備える。

これにより、スルーレートアシスト回路（７）が遷移の加速を開始するまでの期間を、正極側と負極側で独立且つ簡単に設定することができ、正極側と負極側の特性が対称になるように調整することを可能にする。

〔６〕＜信号電極駆動回路の構成＞
項１から項５のうちのいずれか１項において、前記信号電極駆動回路は、前記複数のソースアンプと、前記複数のソースアンプに接続され前記複数のソースアンプのそれぞれに、複数の電位レベルからなる複数の階調電圧を供給する、複数の階調電圧選択回路（８＿１〜８＿ｍ）と、前記複数の階調電圧選択回路に接続され前記複数の階調電圧選択回路のそれぞれに表示データのディジタル値をレベル変換して供給する複数のレベルシフタ（９＿１〜９＿ｍ）とを含んで構成される。

前記複数の階調電圧選択回路には複数の階調電圧が供給され、前記階調電圧選択回路は、それぞれに供給される前記表示データのディジタル値に基づいて、供給される複数の階調電圧の中から１つの電位レベルを選択して、接続されるソースアンプに供給する。

これにより、駆動すべき信号電極に接続される複数の駆動端子（３＿１〜３＿ｍ）ごとに、ソースアンプ（５＿１〜５＿ｍ）と階調電圧選択回路（８＿１〜８＿ｍ）とレベルシフタ（９＿１〜９＿ｍ）をそれぞれ備えた、信号電極駆動回路（２）を構成することができる。

〔７〕＜信号電極駆動回路の実装＞
項６において、前記複数のソースアンプと前記複数の階調電圧選択回路と前記複数のレベルシフタは、前記複数の駆動端子が配置されるピッチと同一のピッチで、同一半導体基板上に形成される、表示駆動装置。

これにより、ソースアンプと階調電圧選択回路とレベルシフタの出力部分が配置される高耐圧領域と、レベルシフタの入力部分とレベルシフタへ表示データを入力するラインラッチ回路などのディジタル回路が形成される、低耐圧領域とが入り交ることなく、効率的にレイアウトされる。

〔８〕＜スルーレート調整機能を有するソースアンプ＞
本発明の代表的な実施の形態に係る表示駆動装置（１）は、表示パネルの信号電極に接続される複数の駆動端子（３、３＿１〜３＿ｍ）と信号電極駆動回路（２）とを有し、以下のように構成される。

前記信号電極駆動回路は、前記複数の駆動端子のそれぞれに接続され、表示データに対応した階調電圧が入力され前記階調電圧に対応する駆動電圧を前記駆動端子に出力する、複数のソースアンプ（５、５＿１〜５＿ｍ）を含む。

前記ソースアンプは、前記駆動電圧の出力開始（ｔ１、ｔ４）からの第１期間（ｔ１〜ｔ２、ｔ５〜ｔ６）における、前記駆動端子に対する電流駆動能力を、前記第１期間よりも後で前記駆動電圧が前記階調電圧に対応する駆動電圧に達する前までの第２期間（ｔ２〜ｔ４、ｔ６〜ｔ８）における、前記駆動端子に対する電流駆動能力よりも低く制御される。

これにより、大規模な論理回路を使用せずに、それぞれの駆動電圧の遷移時におけるノイズ波高値を抑えるソースアンプ（５、５＿１〜５＿ｍ）を有する表示駆動装置（１）を提供することができる。駆動電圧の出力開始直後の第１期間には、ソースアンプ（５）の電流駆動能力を低く抑えることによって、表示パネルの信号電極（３、３＿１〜３＿ｍ）に流れ込む突入電流の波高値を抑え、その後の第２期間にソースアンプ（５）の電流駆動能力を高くすることによって、表示パネルの信号電極が所定の期間内に表示データに対応する階調の駆動電圧に達するように、スルーレートを大きくする方向に制御する。ノイズ波高値は、ソースアンプの駆動電流によって決まるので、駆動電流の大きさを平均化して波高値を低く抑えることにより、ノイズ波高値を低く抑えることができる。

〔９〕＜スルーレートアシスト回路＞
項８において、前記ソースアンプは、入力された階調電圧に対応する駆動電圧（ＶＯＵＴ）を出力する電圧出力回路（６）と、前記電圧出力回路による出力電圧の遷移を加速するスルーレートアシスト回路（７）とを備え、前記第１期間は前記スルーレートアシスト回路を停止させ、前記第２期間に前記スルーレートアシスト回路を動作させる。

これにより、大規模な論理回路を使用せずに、それぞれの駆動電圧の遷移時におけるノイズ波高値を抑えるソースアンプ（５）を有する表示駆動装置（１）を提供することができる。

〔１０〕＜正極側と負極側のスルーレートアシスト停止期間＞
項９において、前記表示駆動装置は、前記出力電圧の遷移が立上りであるときに前記スルーレートアシスト回路を停止させる前記第１期間の長さを規定する第１レジスタ（１６）と、前記出力電圧の遷移が立下がりであるときに前記スルーレートアシスト回路を停止させる前記第１期間の長さを規定する第２レジスタ（１７）とをさらに備える。

これにより、スルーレートアシスト回路の停止期間を、正極側と負極側で独立に制御することができ、前記信号電極駆動回路の正極側と負極側の特性が対称になるように調整することを可能にする。

２．実施の形態の詳細
本発明の実施の形態について更に詳述する。

図２は、本発明の一実施の形態に係る表示駆動装置１の構成例を示すブロック図である。

表示駆動装置１は、走査電極駆動端子４と駆動端子３とシステムバス端子２７と電源端子３１を備え、走査電極駆動端子４と駆動端子３により、例えば液晶表示パネル（不図示）に接続され、システムバス端子２７により、例えばホストプロセッサ（不図示）のシステムバスＳＢＵＳに接続される。表示駆動装置１は、ホストプロセッサから入力される表示データに基づいて、走査電極駆動端子４から出力される走査パルスによって指定される液晶画素に、駆動端子３から出力される駆動電圧を印加する。

表示駆動装置１に接続される液晶表示パネルは、特に制限されるものでないが、多数の表示画素がマトリックス状に配列されたドットマトリックス方式のパネルである。液晶表示パネルは走査電極（ゲート線）と信号電極（ソース線）がマトリクス状に配置され、その交差部分には、ＴＦＴ（Thin Film Transistor）スイッチが形成される。ＴＦＴスイッチのゲートには走査電極が接続され、ドレインには信号電極が接続される。ＴＦＴスイッチのソース側にはサブピクセルとなる液晶容量の液晶画素電極が接続され、その液晶容量の反対側の電極は共通電極になっている。信号電極Ｓ１〜Ｓｍには表示駆動装置１の駆動端子３から出力される駆動電圧が供給される。ゲート電極Ｇ１〜Ｇｎは例えばその配列順に表示駆動装置１の走査電極駆動端子４から走査パルスが印加されて駆動される。

液晶表示パネルには、さらに入力装置としてのタッチパネルが積層されていてもよい。タッチパネルは、例えば、マルチタッチ検出を可能にする相互容量方式のタッチパネルであって、複数のタッチ駆動電極と複数のタッチ検出電極によって形成された複数の交差部を備える。タッチパネルに接続される、タッチパネルコントローラはタッチ駆動電極に順次駆動パルスを供給し、これによってタッチ検出電極から順次得られる信号に基づいて各交差部における容量結合状態の変動に応ずる検出データを得る。

表示駆動装置１は、システムバス端子２７により、例えば図示されないホストプロセッサのシステムバスＳＢＵＳに接続される。特に制限されるものでないが、ホストプロセッサは表示データを生成し、表示駆動装置１はホストプロセッサから受け取った表示データを液晶表示パネルに表示するための表示制御を行う。タッチパネルが積層されている場合は、ホストプロセッサは、接触イベントが発生したときの位置座標のデータを取得し、位置座標データと表示駆動装置１に与えて表示させた表示画像との関係から、タッチパネルの操作による入力を解析する。

特に制限されないが、表示駆動装置１は、例えば、公知のＣＭＯＳ（Complementary Metal-Oxide-Semiconductor field effect transistor）半導体集積回路の製造技術を用いて、シリコンなどの単一半導体基板上に形成される。

表示駆動装置１は、システムインタフェース２８、フレームバッファメモリ２９、ラインラッチ回路３０、信号電極駆動回路２、液晶駆動レベル発生回路３２、クロック発生回路２３、コマンドレジスタ２４、シーケンサ２５、アドレスカウンタ２６、タイミング発生回路２０、階調電圧発生回路３４、及び、走査電極駆動回路３３を含んで構成される。システムインタフェース２８は、システムバス端子２７を介して例えばホストプロセッサから入力される、コマンドや表示データを受信する。受信したコマンドはコマンドレジスタ２４に転送され、表示データはフレームバッファメモリ２９に格納される。クロック発生回路（ＣＰＧ：Clock Pulse Generator）２３は、表示駆動装置１内で使用するクロック信号を生成し、タイミング発生回路２０に供給する。コマンドレジスタ２４に格納されるコマンドに基づいて、シーケンサ２５が表示駆動装置１全体の制御シーケンスを生成し、それに基づいて、アドレスカウンタ２６は、フレームバッファメモリ２９に対するアクセスのためのアドレスを生成して供給し、タイミング発生回路２０は、タイミング制御信号を表示駆動装置１内の各ブロックに供給する。液晶駆動レベル発生回路３２は、例えばＤＣ−ＤＣコンバータを含んで構成され、電源端子３１を通して外部から供給される電源を、表示駆動装置１内の各ブロックに対して必要な電圧レベルに変換して供給する。階調電圧発生回路３４は、表示データに対応する駆動電圧として出力される全ての階調の電圧を生成して、信号電極駆動回路２に供給する。信号電極駆動回路２は、入力された全ての階調の電圧の中から、表示データに対応する駆動電圧を選択して電流増幅し、駆動端子３から出力する。信号電極駆動回路２の詳しい構成例とその動作については後述する。走査電極駆動回路３３は、走査電極駆動端子４を通して、表示パネルの走査電極を駆動するための走査パルス信号を出力する。フレームバッファメモリ２９に格納された表示データは、順次１ライン分が読み出されて、ラインラッチ回路３０の表示されるべき位置に転送され、その後さらに信号電極駆動回路２に転送される。信号電極駆動回路２からは、１ライン毎、１画素毎に、表示データに対応する駆動電圧が駆動端子３から出力される。時分割駆動が採用されていれば、例えば、１ライン期間に１画素を構成するＲＧＢの３色分、または、２色分の表示データに対応する駆動電圧が出力される。

表示モードによっては、フレームバッファメモリ２９をバイパスしてシステムインタフェース２８から直接ラインラッチ回路３０に、表示データを転送しても良い。一方、フレームバッファメモリ２９に格納される表示データを繰り返し読み出して静止画として表示することもできる。表示駆動装置１は、フレームバッファメモリ２９を搭載しないで構成することもできる。

図３は、信号電極駆動回路２の構成例を示すブロック図である。

信号電極駆動回路２は、駆動すべき信号電極に接続される複数の駆動端子３＿１〜３＿ｍごとに、ソースアンプ５＿１〜５＿ｍと、階調電圧選択回路８＿１〜８＿ｍと、レベルシフタ９＿１〜９＿ｍとをそれぞれ備えて構成される。ラインラッチ回路３０から供給された、駆動端子３＿１〜３＿ｍに対応する表示データは、レベルシフタ９＿１〜９＿ｍによって適切な電圧レベルの信号に変換されて、階調電圧選択回路８＿１〜８＿ｍに供給される。階調電圧選択回路８＿１〜８＿ｍには複数の階調電圧（図３ではＭ本）が供給されている。階調電圧選択回路８＿１〜８＿ｍは、それぞれに供給される表示データのディジタル値に基づいて、供給される複数の階調電圧の中から１つの電位レベルを選択して、接続されるソースアンプ５＿１〜５＿ｍのＶＩＮに供給する。ソースアンプ５＿１〜５＿ｍは、駆動端子３＿１〜３＿ｍごとに表示データに対応する駆動電圧の信号を出力する。ソースアンプ５＿１〜５＿ｍから出力される駆動電圧は、駆動端子３＿１〜３＿ｍを通して表示パネルの信号電極Ｓ１〜Ｓｍに供給される。ソースアンプ５＿１〜５＿ｍの詳しい構成例とその動作については後述する。

表示パネルの信号電極Ｓ１〜Ｓｍの駆動電圧は、例えば−５Ｖから＋５Ｖと比較的高電圧である一方、システムインタフェース２８、フレームバッファメモリ２９、ラインラッチ回路３０は、ディジタル論理回路で構成されることができるので、例えば１．４Ｖなどの比較的低電圧で動作させることができる。例えばＣＭＯＳ半導体集積回路では、動作電圧の高低によって、耐圧の異なるトランジスタを使って回路を構成することが好適である。低電圧で動作する回路は、耐圧の低いトランジスタを使って構成すればよく、高密度に実装することができるからである。高耐圧のトランジスタが形成される領域と低耐圧のトランジスタが形成される領域の境界部分には、所定のバッファエリア（緩衝領域）を設ける必要があるので、レイアウト効率を考えれば、高耐圧領域と低耐圧領域は入り交じることなく明確に分離されることが望ましい。図２に示される表示駆動装置１では、ラインラッチ回路３０までが低耐圧領域に形成され、図３に示す信号電極駆動回路２のソースアンプ５＿１〜５＿ｍと、階調電圧選択回路８＿１〜８＿ｍと、レベルシフタ９＿１〜９＿ｍの出力部分は、高耐圧領域に形成される。レベルシフタ９＿１〜９＿ｍで、ラインラッチ回路３０から入力される低電圧信号を高電圧信号に変換して、階調電圧選択回路８＿１〜８＿ｍに供給する。これにより、ソースアンプ５＿１〜５＿ｍと階調電圧選択回路８＿１〜８＿ｍとレベルシフタ９＿１〜９＿ｍの出力部分が配置される高耐圧領域と、レベルシフタ９＿１〜９＿ｍの入力部分とレベルシフタ９＿１〜９＿ｍへ表示データを入力するラインラッチ回路３０などのディジタル回路が形成される、低耐圧領域とが入り交ることなく明確に分離されて、効率的にレイアウトされる。

図１は、ソースアンプ５の構成例を示す回路図である。ソースアンプ５は、電圧出力回路６とスルーレートアシスト回路７とを含んで構成される。電圧出力回路６は、特に制限されないが例えば、オペアンプ１０と正極側出力トランジスタ１１と負極側出力トランジスタ１２で構成されるボルテージフォロワ回路である。階調電圧選択回路８からＶＩＮ端子に入力される階調電圧が、オペアンプ１０の正極入力端子に入力され、駆動電圧が出力されるＶＯＵＴ端子からオペアンプ１０の負極入力端子にフィードバックされている。ボルテージフォロワ回路は、ＶＯＵＴをＶＩＮと同電位に保つ制御を行い、出力インピーダンスを低インピーダンスに変換する。正極側出力トランジスタ１１と負極側出力トランジスタ１２により、さらに電流増幅率を向上する。正極側出力トランジスタ１１と負極側出力トランジスタ１２は、例えば、それぞれＰチャネルＭＯＳＦＥＴとＮチャネルＭＯＳＦＥＴで構成される。オペアンプ１０から正極側出力トランジスタ１１に接続される正極側制御信号ＶＣＰは、正極側出力トランジスタ１１がＰチャネルＭＯＳＦＥＴのときは、ＶＩＮが上昇すると降下する、オペアンプ１０の反転出力である。オペアンプ１０から負極側出力トランジスタ１２に接続される負極側制御信号ＶＣＮは、負極側出力トランジスタ１２がＮチャネルＭＯＳＦＥＴのときは、ＶＩＮが上昇すると降下する、オペアンプ１０の反転出力である。正極側出力トランジスタ１１にもＮチャネルＭＯＳＦＥＴを用いる場合には、正極側制御信号ＶＣＰは、オペアンプ１０の非反転出力に接続される。

スルーレートアシスト回路７は、特に制限されないが例えば、オペアンプ１３で構成されるボルテージフォロワ回路で構成することができる。本発明の一実施の形態では、さらに、オペアンプ１３の正極側制御信号出力とＶＣＰとの間に正極側スイッチトランジスタ１４を設け、オペアンプ１３の負極側制御信号出力とＶＣＮとの間に負極側スイッチトランジスタ１５を設ける。正極側スイッチトランジスタ１４と負極側スイッチトランジスタ１５は、例えば、それぞれＰチャネルＭＯＳＦＥＴとＮチャネルＭＯＳＦＥＴで構成され、正極側スイッチトランジスタ１４のゲートには正極側クロックＣＬＫが接続され、正極側スイッチトランジスタ１５のゲートには負極側クロックＣＬＫＢが接続される。正極側クロックＣＬＫによって正極側制御信号ＶＣＰの遷移を加速するか否かが制御され、負極側クロックＣＬＫＢによって負極側制御信号ＶＣＮの遷移を加速するか否かが制御される。正極側クロックＣＬＫがロウで正極側スイッチトランジスタ１４がオンのとき、正極側制御信号ＶＣＰのスルーレートは、ＶＣＰがオペアンプ１０のみで駆動される場合よりも大きくなり、それに伴って、ＶＯＵＴのスルーレートも大きくなる。負極側も同様に、負極側クロックＣＬＫＢがハイで負極側スイッチトランジスタ１５がオンのとき、負極側制御信号ＶＣＮのスルーレートは、ＶＣＰがオペアンプ１０のみで駆動される場合よりも大きくなり、それに伴って、ＶＯＵＴのスルーレートも大きくなる。

図４と図５は、それぞれ、ソースアンプ５の正極側と負極側の動作例を示す、タイミング図である。

図４はソースアンプ５の正極側が動作して、ＶＯＵＴ、即ち表示パネルの信号電極を駆動する駆動電圧が、立ち上るときの動作であり、図５はソースアンプ５の負極側が動作して、ＶＯＵＴが立ち下がるときの動作である。図４と図５は、どちらも横軸は時間であり、縦軸方向に上からＶＯＵＴの波形、正極側クロックＣＬＫまたは負極側クロックＣＬＫＢの波形、及び、ソースアンプ５の消費電流波形が示される。ソースアンプ５の消費電流波形は、表示パネルのソース線駆動に伴う駆動電圧の立ち上がりや立下りなどの遷移時に発生するソース線の充放電電流であり、ソース線駆動に伴って発生するノイズの大きさに相当する。ＶＯＵＴの波形とソースアンプ５の消費電流波形について、実線は本実施形態の波形であり、破線は比較例として本発明を実施しないソースアンプの波形である。ここで比較例のソースアンプは、電圧出力回路６とスルーレートアシスト回路７とで構成され、スルーレートアシスト回路７を停止する制御を行わず、常に動作させる構成であるとする。

図４には、ＶＩＮに入力される階調電圧が、時刻ｔ１にＶＬからＶＨに遷移した場合が示される。階調電圧が正方向に最も大きく変化する、即ち、駆動電圧が最も急峻に立上る場合に当たる。階調電圧としてのＶＨ，ＶＬは説明を簡略化するために、ソースアンプの電源電圧ＶＨ，ＶＬと同じ記号を使用するが、同じ電圧である必要はない。階調電圧ＶＩＮが変化する時刻ｔ１から所定期間である時刻ｔ２までの期間は、正極側クロックＣＬＫがハイで、正極側スイッチトランジスタ１４がオフされているので、ＶＣＰがオペアンプ１０のみで駆動される。時刻ｔ１〜ｔ２の期間は、スルーレートアシスト回路７を機能させない。その後、時刻ｔ２において正極側クロックＣＬＫをロウに変化させ、正極側スイッチトランジスタ１４をオンしてスルーレートアシスト回路７を機能させる。スルーレートアシスト回路７が動作しない時刻ｔ１〜ｔ２の期間は、ＶＯＵＴの波形はスルーレートが小さく、それに伴ってソースアンプの消費電流は低い。時刻ｔ２にスルーレートアシスト回路７の動作が開始されると、ＶＯＵＴのスルーレートは大きくなり、これに伴ってソースアンプの消費電流も増加する。一方、破線の比較例のソースアンプの場合、スルーレートアシスト回路は常に動作しているので、ＶＯＵＴのスルーレートは、遷移を開始する時刻ｔ１から大きく、時刻ｔ３にはＶＯＵＴがＶＨに達する。これに伴って消費電流も、時刻ｔ１から急峻に増加し時刻ｔ３から急峻に減少する。

図５には、階調電圧が負方向に最も大きく変化する、即ち、駆動電圧が最も急峻に立下がる場合の波形が示される。ＶＩＮに入力される階調電圧が、時刻ｔ５にＶＨからＶＬに遷移した場合である。階調電圧ＶＩＮが変化する時刻ｔ５から所定期間である時刻ｔ６までの期間は、負極側クロックＣＬＫＢがロウで、負極側スイッチトランジスタ１５がオフされているので、ＶＣＮがオペアンプ１０のみで駆動される。時刻ｔ５〜ｔ６の期間は、スルーレートアシスト回路７は機能しない。その後、時刻ｔ６において負極側クロックＣＬＫＢをハイに変化させ、負極側スイッチトランジスタ１５をオンしてスルーレートアシスト回路７を機能させる。スルーレートアシスト回路７が機能しない時刻ｔ５〜ｔ６の期間は、ＶＯＵＴの波形はスルーレートが小さく、それに伴ってソースアンプの消費電流は低い。消費電流は、図４が正方向であったのに対して図５は負方向に変化するが、絶対値が大きい程消費電流は大きい。説明を簡略化するため、ＶＯＵＴが遷移しない期間の消費電流は０と表示したが、一定のアイドリング電流が流れている場合、図４と図５のグラフの０はその電流である。時刻ｔ６にスルーレートアシスト回路７の動作が開始されると、ＶＯＵＴのスルーレートは大きくなり、これに伴ってソースアンプの消費電流も増加する。一方、破線の比較例のソースアンプの場合、スルーレートアシスト回路は常に動作しているので、ＶＯＵＴのスルーレートは、遷移を開始する時刻ｔ５から大きく、時刻ｔ７にはＶＯＵＴがＶＬに達する。これに伴って消費電流も、時刻ｔ５から急峻に増加し時刻ｔ７から急峻に減少する。

図４に示した立上り波形では、ＶＯＵＴがＶＨに到達して遷移が終了する時刻は、比較例が時刻ｔ３であるの対して本実施形態は時刻ｔ４であり、図５に示した立下り波形では、ＶＯＵＴがＶＬに到達して遷移が終了する時刻は、比較例が時刻ｔ７であるの対して本実施形態は時刻ｔ８であり、いずれも比較例の方が早い。遷移の速度は比較例の方が早いが、消費電流の波高値は、本実施例により大幅に低減される。消費電流の積分値は、どちらも同じであるが、電流のピークを分散させることにより、波高値を下げることに成功している。これにより、表示パネルのソース線を駆動することにより、タッチパネルなどの周辺回路へ漏洩するノイズの波高値を抑えることができる。

図６は、スルーレートアシスト回路７を制御する回路の構成例を示すブロック図である。

表示駆動装置１は、スルーレートアシスト回路７を制御する回路として、正極側クロックＣＬＫのパルス幅を指定するＣＬＫパルス幅設定レジスタ１６と、そのレジスタに格納されるパラメータに基づいて正極側クロックＣＬＫのパルス幅を調整するパルス幅調整回路１８と、負極側クロックＣＬＫＢのパルス幅を指定するＣＬＫＢパルス幅設定レジスタ１７と、そのレジスタに格納されるパラメータに基づいて負極側クロックＣＬＫＢのパルス幅を調整するパルス幅調整回路１９とをさらに備える。タイミング発生回路２０から供給されるクロックをインバータ２１で反転してパルス幅調整回路１９に供給し、インバータ２２で再度反転してパルス幅調整回路１８に供給する。これにより、スルーレートアシスト回路７が遷移の加速を開始するまでの期間、即ち、正極側は図４の時刻ｔ１〜ｔ２、負極側は図５の時刻ｔ５〜ｔ６を、正極側と負極側で独立且つ簡単に設定・調整することができる。正極側と負極側で独立に設定・調整することを可能に構成することにより、正極側と負極側の特性が対称になるように調整することができる。製造ばらつきなどに起因して正極側と負極側の特性の対称性が崩れた場合に、これを補償することができる。

パルス幅調整回路１８、１９は、例えば、カウンタ回路で構成することができる。入力されるクロックパルスを、ＣＬＫパルス幅設定レジスタ１６とＣＬＫＢパルス幅設定レジスタ１７に設定される数値だけカウントして、ＣＬＫとＣＬＫＢのパルス幅をそれぞれ制御することができる。入力されるクロックの周波数を、製造ばらつきに依存しないように構成すれば、スルーレートアシスト回路７の加速動作開始までの時間の制御も、製造ばらつきによって変動しないように構成することができる。

パルス幅調整回路１８、１９は、例えば、論理ゲート遅延を利用して構成することもできる。クロック周期を利用する上記の構成例と比較して、ＣＬＫとＣＬＫＢのパルス幅が製造ばらつきの影響によって変化するものの、より細かく調整することができる。パルス幅の調整単位である論理ゲート遅延は、製造ばらつきによって変化するが、論理ゲート１段当たりの遅延量はクロック周期よりも十分小さいからである。

以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。

例えば、１個のソースアンプに複数のスルーレートアシスト回路を備え、オン／オフする個数を制御することによって、駆動電圧のスルーレートを制御し、消費電流のピークを分散させてもよい。また、スルーレートアシスト回路を用いず、ソースアンプを構成する電圧出力回路（ボルテージフォロワ）の電流駆動能力をアナログ的またはディジタル的に調整して、駆動電圧のスルーレートを制御し、消費電流のピークを分散させてもよい。電圧出力回路（ボルテージフォロワ）の電流駆動能力は例えば、オペアンプに供給するバイアス電流を制御することにより調整することができる。

１ 表示駆動装置
２ 信号電極駆動回路
３ 駆動端子
４ 走査電極駆動端子
５ ソースアンプ
６ 電圧出力回路
７ スルーレートアシスト回路
８ 階調電圧選択回路
９ レベルシフタ
１０ オペアンプ
１１ 正極側出力トランジスタ
１２ 負極側出力トランジスタ
１３ オペアンプ
１４ 正極側スイッチトランジスタ
１５ 負極側スイッチトランジスタ
１６、１７ クロック（ＣＬＫ，ＣＬＫＢ）幅設定レジスタ
１８、１９ パルス幅調整回路
２０ タイミング発生回路
２１、２２ インバータ
２３ クロック発生回路
２４ コマンドレジスタ
２５ シーケンサ
２６ アドレスカウンタ
２７ システムバス端子
２８ システムインタフェース
２９ フレームバッファメモリ
３０ ラインラッチ回路
３１ 電源端子
３２ 液晶駆動レベル発生回路
３３ 走査電極駆動回路
３４ 階調電圧発生回路

Claims (10)

1. 表示パネルの信号電極に接続される複数の駆動端子と信号電極駆動回路とを有する表示駆動装置であって、
   前記信号電極駆動回路は、前記複数の駆動端子のそれぞれに接続され、表示データに対応した階調電圧が入力され前記階調電圧に対応する駆動電圧を前記駆動端子に出力する、複数のソースアンプを含み、
   前記ソースアンプは、入力された階調電圧に対応する駆動電圧を出力する電圧出力回路と、前記電圧出力回路による出力電圧の遷移を加速するスルーレートアシスト回路とを備え、前記スルーレートアシスト回路は前記階調電圧の遷移開始から所定期間待って前記加速を開始する、表示駆動装置。
2. 請求項１において、前記電圧出力回路は、正極側出力トランジスタと、負極側出力トランジスタと、第１増幅回路とを備え、前記正極側出力トランジスタは正極側電源と前記駆動端子の間に接続され、前記負極側出力トランジスタは負極側電源と前記駆動端子の間に接続され、前記第１増幅回路は、前記階調電圧が入力され、前記正極側出力トランジスタの制御電極を制御する正極側制御信号と、前記負極側出力トランジスタの制御電極を制御する負極側制御信号とを出力し、
   前記スルーレートアシスト回路は、前記正極側制御信号と前記負極側制御信号の遷移を加速可能に構成される、表示駆動装置。
3. 請求項２において、前記スルーレートアシスト回路は、正極側クロックと負極側クロックが入力され、前記正極側クロックに基づいて前記正極側制御信号の遷移を加速するか否かを制御し、前記負極側クロックに基づいて前記負極側制御信号の遷移を加速するか否かを制御する、表示駆動装置。
4. 請求項３において、前記スルーレートアシスト回路は、前記階調電圧の遷移開始から、前記正極側クロックのパルス幅の期間後に前記正極側制御信号の遷移の加速を開始し、前記負極側クロックのパルス幅の期間後に前記負極側制御信号の遷移の加速を開始する、表示駆動装置。
5. 請求項４において、前記正極側クロックのパルス幅を指定可能な第１レジスタと、前記第１レジスタに格納されるパラメータに基づいて前記正極側クロックのパルス幅を調整する、第１パルス幅調整回路と、前記負極側クロックのパルス幅を指定可能な第２レジスタと、前記第２レジスタに格納されるパラメータに基づいて前記負極側クロックのパルス幅を調整する、第２パルス幅調整回路とをさらに備える、表示駆動装置。
6. 請求項１から請求項５のうちのいずれか１項において、前記信号電極駆動回路は、前記複数のソースアンプと、前記複数のソースアンプに接続され前記複数のソースアンプのそれぞれに、複数の電位レベルからなる複数の階調電圧を供給する、複数の階調電圧選択回路と、前記複数の階調電圧選択回路に接続され前記複数の階調電圧選択回路のそれぞれに表示データのディジタル値をレベル変換して供給する複数のレベルシフタとを含んで構成され、
   前記複数の階調電圧選択回路には複数の階調電圧が供給され、前記階調電圧選択回路は、それぞれに供給される前記表示データのディジタル値に基づいて、供給される複数の階調電圧の中から１つの電位レベルを選択して、接続されるソースアンプに供給する、表示駆動装置。
7. 請求項６において、前記複数のソースアンプと前記複数の階調電圧選択回路と前記複数のレベルシフタは、前記複数の駆動端子が配置されるピッチと同一ピッチで、同一半導体基板上に形成される、表示駆動装置。
8. 表示パネルの信号電極に接続される複数の駆動端子と信号電極駆動回路とを有する表示駆動装置であって、
   前記信号電極駆動回路は、前記複数の駆動端子のそれぞれに接続され、表示データに対応した階調電圧が入力され前記階調電圧に対応する駆動電圧を前記駆動端子に出力する、複数のソースアンプを含み、
   前記ソースアンプは、前記駆動電圧の出力開始からの第１期間における、前記駆動端子に対する電流駆動能力を、前記第１期間よりも後で前記駆動電圧が前記階調電圧に対応する駆動電圧に達する前までの第２期間における、前記駆動端子に対する電流駆動能力よりも低く制御される、表示駆動装置。
9. 請求項８において、前記ソースアンプは、入力された階調電圧に対応する駆動電圧を出力する電圧出力回路と、前記電圧出力回路による出力電圧の遷移を加速するスルーレートアシスト回路とを備え、前記第１期間は前記スルーレートアシスト回路を停止させ、前記第２期間に前記スルーレートアシスト回路を動作させる、表示駆動装置。
10. 請求項９において、前記出力電圧の遷移が立上りであるときに前記スルーレートアシスト回路を停止させる前記第１期間の長さを規定する第１レジスタと、前記出力電圧の遷移が立下がりであるときに前記スルーレートアシスト回路を停止させる前記第１期間の長さを規定する第２レジスタとをさらに備える、表示駆動装置。

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