KR20170114067A - 표시 장치 - Google Patents

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KR20170114067A
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Abstract

표시 장치는 게이트 라인과 데이터 라인에 연결된 화소를 포함하는 표시 패널, 게이트 온 전압과 게이트 오프 전압을 포함하는 게이트 신호를 생성하고 상기 게이트 신호를 상기 게이트 라인에 제공하는 게이트 구동회로 및 프레임의 수직 블랭킹 구간에서 듀티 비는 상기 프레임의 액티브 구간에서 듀티 비보다 작은 클럭 신호를 생성하고, 상기 클럭 신호를 상기 게이트 구동회로에 제공하는 게이트 제어회로를 포함한다. 이에 따르면, 상기 수직 블랭킹 구간 동안 상기 제1 및 제2 클럭 신호들의 토글링를 감소시켜 소비 전류를 감소할 수 있다. 또한, 상기 수직 블랭킹 구간 동안 상기 제1 및 제2 클럭 신호들의 게이트 온 전압이 유지되는 구간을 감소시킴으로써 상기 제1 및 제2 클럭 신호들이 인가되는 게이트 구동회로의 열화를 감소할 수 있다. 또한, 상기 수직 블랭킹 구간과 상기 액티브 구간의 경계 구간에서 상기 액티브 구간의 제1 및 제2 클럭 신호들과 유사한 펄스 신호를 생성함으로써 상기 경계 구간에서 급격한 로드 변화에 따른 전원 리플성 오디오 노이즈를 제거할 수 있다.

Description

표시 장치{DISPLAY APPARATUS}
본 발명은 표시 장치에 관한 것으로, 보다 상세하게는 회로 안정화 및 표시 품질 개선을 위한 표시 장치에 관한 것이다.
일반적으로, 액정 표시 장치는 액정의 광투과율을 이용하여 영상을 표시하는 액정 표시 패널 및 상기 액정 표시 패널의 하부에 배치되어 상기 액정 표시 패널로 광을 제공하는 백라이트 어셈블리를 포함한다.
상기 액정 표시 장치는 복수의 게이트 라인들 및 상기 게이트 라인들과 교차하는 데이터 라인들에 의해 복수의 화소부가 형성된 액정 표시 패널과, 상기 게이트 라인들에 게이트 신호를 출력하는 게이트 구동회로 및 상기 데이터 라인들에 데이터 신호를 출력하는 데이터 구동회로를 포함한다. 이러한 상기 게이트 구동회로 및 상기 데이터 구동회로는 칩(chip) 형태로 이루어져 표시 패널에 실장되는 것이 일반적이다.
최근에는 전체적인 사이즈를 감소시키면서 생산성을 증대시키기 위하여 상기 게이트 구동회로를 표시 기판 상에 집적하는 방식이 사용되고 있다. 상기 게이트 구동회로를 상기 유리 기판 상에 직접 형성하는 기술이 액정 표시 패널에서 적용되는 경우는 생산원가를 줄일 수 있다.
이에 본 발명이 기술적 과제는 이러한 점에서 착안된 것으로, 본 발명의 목적은 열화 방지 및 표시 품질 개선을 위한 표시 장치를 제공하는 것이다.
상기한 본 발명의 목적을 실현하기 위한 일 실시예에 따른 표시 장치는 게이트 라인과 데이터 라인에 연결된 화소를 포함하는 표시 패널, 게이트 온 전압과 게이트 오프 전압을 포함하는 게이트 신호를 생성하고 상기 게이트 신호를 상기 게이트 라인에 제공하는 게이트 구동회로 및 프레임의 수직 블랭킹 구간에서 듀티 비는 상기 프레임의 액티브 구간에서 듀티 비보다 작은 클럭 신호를 생성하고, 상기 클럭 신호를 상기 게이트 구동회로에 제공하는 게이트 제어회로를 포함한다.
일 실시예에 있어서, 상기 수직 블랭킹 구간의 상기 클럭 신호는 적어도 한 수평 주기 이상 로우 레벨을 유지할 수 있다.
일 실시예에 있어서, 상기 클럭 신호는 상기 수직 블랭킹 구간의 초기 구간부터 중간 구간까지는 점진적으로 감소하고 중간 구간부터 후기 구간까지는 점진적으로 증가하는 듀티 비를 가질 수 있다.
일 실시예에 있어서, 상기 수직 블랭킹 구간에서 상기 클럭 신호는 상기 게이트 온 전압과 접지 전압 보다 낮은 레벨의 상기 게이트 오프 전압 사이를 스윙할 수 있다.
일 실시예에 있어서, 상기 게이트 제어회로는 상기 수직 블랭킹 구간 동안 제1 클럭 신호 및 상기 제1 클럭 신호와 위상이 동일한 제2 클럭 신호를 생성할 수 있다.
일 실시예에 있어서, 복수의 제어 펄스들을 포함하는 클럭 제어 신호를 생성하고 상기 클럭 제어 신호를 상기 게이트 제어회로에 제공하는 타이밍 컨트롤러를 더 포함하고, 상기 타이밍 컨트롤러는 상기 수직 블랭킹 구간의 제어 펄스를 마스킹하여 상기 클럭 제어 신호를 생성할 수 있다.
상기한 본 발명의 목적을 실현하기 위한 일 실시예에 따른 표시 장치는 이트 라인과 데이터 라인에 연결된 화소를 포함하는 표시 패널, 게이트 온 전압과 게이트 오프 전압을 포함하는 게이트 신호를 생성하고 상기 게이트 신호를 상기 게이트 라인에 제공하는 게이트 구동회로 및 프레임의 수직 블랭킹 구간에서 하이 레벨이 상기 프레임의 액티브 구간에서 하이 레벨보다 낮은 클럭 신호를 생성하고, 상기 클럭 신호를 상기 게이트 구동회로에 제공하는 게이트 제어회로를 포함한다.
일 실시예에 있어서, 상기 클럭 신호는 상기 수직 블랭킹 구간에서 듀티 비와 상기 액티브 구간에서 듀티 비가 서로 같을 수 있다.
일 실시예에 있어서, 상기 수직 블랭킹 구간의 상기 클럭 신호는 적어도 한 수평주기 이상 로우 레벨을 유지할 수 있다.
일 실시예에 있어서, 상기 수직 블랭킹 구간의 초기 구간, 중간 구간 및 후기 구간으로 구분되고, 상기 클럭 신호는 상기 중간 구간에서 상기 로우 레벨을 유지할 수 있다.
일 실시예에 있어서, 상기 수직 블랭킹 구간의 상기 클럭 신호는 접지 전압과 상기 접지 전압 보다 낮은 레벨의 게이트 오프 전압 사이를 스윙할 수 있다.
일 실시예에 있어서, 상기 표시 장치는 입력 전압을 이용하여 상기 게이트 온 전압 및 게이트 오프 전압을 생성하는 구동전압 생성회로를 더 포함하고, 상기 수직 블랭킹 구간의 상기 클럭 신호는 상기 입력 전압과 상기 입력 전압보다 낮은 레벨의 게이트 오프 전압 사이를 스윙할 수 있다.
일 실시예에 있어서, 상기 게이트 제어회로는 상기 수직 블랭킹 구간 동안 제1 클럭 신호 및 상기 제1 클럭 신호와 위상이 동일한 제2 클럭 신호를 생성할 수 있다.
일 실시예에 있어서, 상기 게이트 제어회로는 상기 수직 블랭킹 구간 동안 제1 클럭 신호 및 상기 제1 클럭 신호와 위상이 반대인 제2 클럭 신호를 생성할 수 있다.
상기한 본 발명의 목적을 실현하기 위한 일 실시예에 따른 표시 장치는 게이트 라인과 데이터 라인에 연결된 화소를 포함하는 표시 패널, 게이트 온 전압과 게이트 오프 전압을 포함하는 게이트 신호를 생성하고 상기 게이트 신호를 상기 게이트 라인에 제공하는 게이트 구동회로 및 수직 블랭킹 구간의 초기 구간 및 후기 구간에서 하이 레벨과 로우 레벨 사이를 스윙하고 상기 수직 블랭킹 구간의 중간 구간에서 로우 레벨을 유지하는 클럭 신호를 생성하고, 상기 클럭 신호를 상기 게이트 구동회로에 제공하는 게이트 제어회로를 포함한다.
일 실시예에 있어서, 상기 클럭 신호는 상기 수직 블랭킹 구간의 초기 및 후기구간에서 듀티 비와 액티부 구간에서 듀티 비가 서로 같을 수 있다.
일 실시예에 있어서, 상기 수직 블랭킹 구간의 상기 클럭 신호는 상기 게이트 온 전압과 접지 전압보다 낮은 레벨의 게이트 오프 전압 사이를 스윙할 수 있다.
일 실시예에 있어서, 상기 수직 블랭킹 구간의 상기 초기, 중기 및 후기 구간들은 복수의 수평 주기들을 각각 포함할 수 있다.
일 실시예에 있어서, 상기 게이트 제어회로는 상기 수직 블랭킹 구간 동안 제1 클럭 신호 및 상기 제1 클럭 신호와 위상이 동일한 제2 클럭 신호를 생성할 수 있다.
일 실시예에 있어서, 상기 게이트 제어회로는 상기 수직 블랭킹 구간 동안 제1 클럭 신호 및 상기 제1 클럭 신호와 위상이 반대인 제2 클럭 신호를 생성할 수 있다.
이와 같은 표시 장치에 따르면, 상기 수직 블랭킹 구간 동안 상기 제1 및 제2 클럭 신호들의 토글링을 감소시켜 소비 전류를 감소할 수 있다. 또한, 상기 수직 블랭킹 구간 동안 상기 제1 및 제2 클럭 신호들의 게이트 온 전압이 유지되는 구간을 감소시킴으로써 상기 제1 및 제2 클럭 신호들이 인가되는 게이트 구동회로의 열화를 감소할 수 있다. 또한, 상기 수직 블랭킹 구간과 상기 액티브 구간의 경계 구간에서 상기 액티브 구간의 제1 및 제2 클럭 신호들과 유사한 펄스 신호를 생성함으로써 상기 경계 구간에서 급격한 로드(Load) 변화에 따른 전원 리플(Ripple)성 오디오 노이즈를 제거할 수 있다.
도 1은 본 발명의 일 실시예에 따른 표시 장치의 블록도이다.
도 2는 본 발명의 일 실시예에 따를 게이트 구동회로의 블록도이다.
도 3은 본 발명의 일 실시예에 따른 게이트 구동회로를 구동하기 위한 복수의 구동 신호들에 대한 타이밍도이다.
도 4는 본 발명의 일 실시예에 따른 게이트 구동회로의 제n 스테이지에 대한 회로도이다.
도 5는 본 발명의 일 실시예에 따른 게이트 구동회로를 구동하기 위한 복수의 구동 신호들에 대한 타이밍도이다.
도 6은 본 발명의 일 실시예에 따른 게이트 구동회로를 구동하기 위한 복수의 구동 신호들에 대한 타이밍도이다.
도 7은 본 발명의 일 실시예에 따른 게이트 구동회로를 구동하기 위한 복수의 구동 신호들에 대한 타이밍도이다.
도 8은 본 발명의 일 실시예에 따른 게이트 구동회로를 구동하기 위한 복수의 구동 신호들에 대한 타이밍도이다.
도 9는 본 발명의 일 실시예에 따른 게이트 구동회로를 구동하기 위한 복수의 구동 신호들에 대한 타이밍도이다.
도 10은 본 발명의 일 실시예에 따른 게이트 구동회로를 구동하기 위한 복수의 구동 신호들에 대한 타이밍도이다.
도 11은 본 발명의 일 실시예에 따른 게이트 구동회로를 구동하기 위한 복수의 구동 신호들에 대한 타이밍도이다.
도 12는 본 발명의 일 실시예에 따른 게이트 구동회로를 구동하기 위한 복수의 구동 신호들에 대한 타이밍도이다.
이하, 도면들을 참조하여 본 발명의 바람직한 실시예들을 보다 상세하게 설명하기로 한다.
도 1은 본 발명의 일 실시예에 따른 표시 장치의 블록도이다.
도 1을 참조하면, 상기 표시 장치는 표시 패널(100), 타이밍 컨트롤러(200), 구동전압 생성회로(300), 게이트 제어회로(400), 게이트 구동회로(500) 및 데이터 구동회로(600)를 포함한다.
상기 표시 패널(100)은 표시 영역(DA) 및 상기 표시 영역(DA)을 둘러싸는 주변 영역(PA)을 포함한다. 상기 표시 영역(DA)에는 서로 교차하는 복수의 게이트 라인들(GL), 복수의 데이터 라인들(DL) 및 복수의 화소들(P)을 포함한다. 각 화소(P)는 게이트 라인(GL)과 데이터 라인(DL)에 전기적으로 연결된 스위칭 소자(TR)와, 상기 스위칭 소자(TR)와 전기적으로 연결된 액정 캐패시터(CLC) 및 상기 액정 캐패시터(CLC)와 연결된 스토리지 캐패시터(CST)를 포함한다.
상기 타이밍 컨트롤러(200)는 상기 표시 장치의 전반적인 구동을 제어한다. 상기 타이밍 컨트롤러(200)는 영상 신호(DATA) 및 원시 동기 신호(OSS)를 수신한다.
상기 타이밍 컨트롤러(200)는 상기 원시 동기 신호(OSS)에 기초하여 상기 표시 장치를 구동하기 위한 표시 동기 신호를 생성한다. 상기 표시 동기 신호는 상기 게이트 구동회로(500)의 구동을 제어하기 위한 게이트 동기 신호(GSS) 및 상기 데이터 구동회로(600)의 구동을 제어하는 데이터 동기 신호(DSS)를 포함한다.
본 실시예에 따르면, 상기 게이트 동기 신호(GSS)는 수직 개시 신호(STV), 클럭 제어 신호(CPV), 블랭킹 인에이블 신호(BEN) 등을 포함한다. 상기 클럭 제어 신호(CPV)는 상기 블랭킹인에이블 신호(BEN)에 동기되어 제어될 수 있다.
상기 수직 개시 신호(STV)는 상기 게이트 구동회로(500)의 동작 개시를 제어하는 신호이고, 상기 클럭 제어 신호(CPV)는 상기 게이트 구동회로(500)에 인가되는 복수의 클럭 신호들을 제어하기 위한 신호이고, 상기 블랭킹 인에이블 신호(BEN)는 프레임의 수직 블랭킹 구간을 구별하기 위한 신호이다.
상기 데이터 동기 신호(DSS)는 데이터 인에이블 신호, 수평 동기 신호, 수직 동기 신호, 픽셀 클럭 신호 등을 포함한다.
상기 구동전압 생성회로(300)는 입력 전압(PVDD)을 이용하여 복수의 구동 전압들을 생성한다. 상기 복수의 구동 전압들은 게이트 라인을 구동하기 위한 게이트 구동 전압(GDV)과 데이터 라인을 구동하기 위한 데이터 구동 전압(DDV) 및 상기 표시 패널(100)을 구동하기 위한 패널 구동 전압(PDV)을 포함한다. 상기 게이트 구동 전압(GDV)은 게이트 온 전압, 복수의 게이트 오프 전압 등을 포함하고, 상기 데이터 구동 전압(DDV)은 아날로그 전원전압, 디지털 전원전압 등을 포함하고, 상기 패널 구동 전압(PDV)은 공통 전압(Vcom), 스토리지 전압(Vcst) 등을 포함한다.
상기 게이트 온 전압 및 상기 복수의 게이트 오프 전압들은 상기 게이트 라인(GL)에 인가되는 게이트 신호를 생성하기 위한 구동 전압이고, 상기 아날로그 전원전압 및 상기 디지털 전원전압은 상기 데이터 라인(DL)에 인가되는 데이터 전압을 생성하기 위한 구동 전압이다. 상기 공통 전압(Vcom)은 상기 액정 캐패시터(CLC)에 인가되는 구동 전압이고, 상기 스토리지 전압(Vcst)은 상기 스토리지 캐패시터(CST)에 인가되는 구동 전압이다. 상기 스토리지 전압(Vcst)은 상기 공통 전압(Vcom)과 같을 수 있다.
상기 게이트 제어회로(400)는 상기 타이밍 제어부(200)로부터 제공된 상기 클럭 제어 신호(CPV)에 응답하여 상기 게이트 온 전압 및 상기 게이트 오프 전압을 이용하여 복수의 클럭 신호들을 생성한다. 상기 액티브 구간 동안 제1 클럭 신호는 제2 클럭 신호와 위상이 반전된다. 반면, 상기 수직 블랭킹 구간 동안 상기 제1 및 제2 클럭 신호들은 상기 액티브 구간의 상기 제1 및 제2 클럭 신호들과 다른 파형(예컨대, 듀티 비, 하이 레벨 및 주기 등)을 갖는다. 상기 수직 블랭킹 구간의 상기 제1 및 제2 클럭 신호들은 실시예에 따라 다르며 이후 도면을 참조하여 상세하게 후술된다.
상기 게이트 구동회로(500)는 상기 복수의 클럭 신호들에 동기된 복수의 게이트 신호들을 순차적으로 생성하는 복수의 쉬프트 레지스터들(SCRn-1, SCRn, SCRn+1)(n은 자연수)을 포함한다. 상기 쉬프트 레지스터들(SCRn-1, SCRn, SCRn+1)은 상기 게이트 라인들(GL)의 일단부와 연결되고, 상기 게이트 라인들(GL)의 일단부에 대응하는 상기 주변 영역(PA)에 집적된다.
상기 데이터 구동회로(600)는 상기 데이터 동기 신호(DSS)에 기초하여 영상 신호를 데이터 전압으로 변환하고, 상기 데이터 전압을 상기 데이터 라인들(DL)에 출력한다.
도 2는 본 발명의 일 실시예에 따른 게이트 구동회로의 블록도이다.
도 1 및 도 2를 참조하면, 상기 게이트 구동회로(500)는 서로 종속적으로 연결된 복수의 스테이지들(SRCn-1, SRCn, SRCn+1, SRCn+2)을 포함하는 쉬프트 레지스터를 포함한다(n은 자연수).
제n-1, 제n, 제n+1 및 제n+2 스테이지들(SRCn-1, SRCn, SRCn+1, SRCn+2) 각각은 해당하는 제n-1, 제n, 제n+1 및 제n+2 게이트 라인들에 각각 연결되어 제n-1, 제n, 제n+1 및 제n+2 게이트 신호들(Gn-1, Gn, Gn+1, Gn+2)을 순차적으로 출력한다.
각 스테이지는 제1 클럭 단자(CT1), 제2 클럭 단자(CT2), 제1 입력 단자(IN1), 제2 입력 단자(IN2), 제3 입력 단자(IN3), 제1 전압 단자(VT1), 제2 전압 단자(VT2), 캐리 단자(CRT) 및 출력 단자(OT)를 포함한다.
프레임의 액티브 구간에, 상기 제1 클럭 단자(CT1)는 제1 클럭 신호(CK1) 또는 상기 제1 클럭 신호와 다른 제2 클럭 신호(CK2)를 수신한다. 예를 들면, 상기 제2 클럭 신호(CK2)는 상기 제1 클럭 신호(CK1)와 위상이 반전될 수 있다. 예를 들어, 홀수 번째 스테이지들(SRCn-1, SRCn+1)의 상기 제1 클럭 단자(CT1)는 제1 클럭 신호(CK1)를 수신하고, 짝수 번째 스테이지들(SRCn, SRCn+2)의 상기 제1 클럭 단자(CT1)는 제2 클럭 신호(CK2)를 수신한다.
상기 제1 입력 단자(IN1)는 이전 스테이지들 중 하나의 캐리 신호를 수신한다. 예를 들면, 제n 스테이지(SRCn)의 제1 입력 단자(IN1)는 제n-1 스테이지(SRCn-1)의 제n-1 캐리 신호(CRn-1)를 수신한다.
상기 제2 입력 단자(IN2)는 다음 스테이지들 중 하나의 캐리 신호를 수신한다. 예를 들면, 제n 스테이지(SRCn)의 제2 입력 단자(IN2)는 제n+1 스테이지(SRCn+1)의 제n+1 캐리 신호를 수신한다.
상기 제3 입력 단자(IN3)는 상기 제2 입력 단자(IN2)에 수신된 스테이지의 다음 스테이지들 중 하나의 캐리 신호를 수신한다. 예를 들면, 제n 스테이지(SRCn)의 제3 입력 단자(IN3)는 제n+2 스테이지(SRCn+2)의 제n+2 캐리 신호(CRn+2)를 수신한다.
제1 전압 단자(VT1)는 상기 제1 게이트 오프 전압(VSS1)을 수신한다. 상기 제1 게이트 오프 전압(VSS1)은 제1 로우 레벨을 가지며, 상기 제1 로우 레벨은 상기 게이트 신호의 방전 레벨에 대응할 수 있다. 예를 들어, 상기 제1 로우 레벨은 약 -6 V이다.
상기 제2 전압 단자(VT2)는 상기 제1 로우 레벨(VSS1) 보다 낮은 제2 로우 레벨을 가지는 제2 게이트 오프 전압(VSS2)을 수신한다. 상기 제2 로우 레벨은 상기 스테이지에 포함된 제어 노드(Q)의 방전 레벨에 대응할 수 있다. 예를 들어, 상기 제2 로우 레벨은 약 -10 V이다.
상기 캐리 단자(CRT)는 캐리 신호를 출력한다. 상기 캐리 단자(CRT)는 다음 스테이지들 중 하나의 스테이지의 제1 입력 단자(IN1)와 연결되고, 이전 스테이지들 중 적어도 두 개의 스테이지들의 제2 및 제3 입력 단자들(IN2, IN3)과 연결된다. 예를 들면, 제n+1 스테이지(SRCn+1)의 상기 캐리 단자(CRT)는 제n+2 스테이지(SRCn+2)의 제1 입력 단자(IT1)와 연결되고, 제n 스테이지(SRCn)의 제2 입력 단자(IN2)와 연결되고, 제n-1 스테이지(SRCn-1)의 제3 입력 단자(IN3)와 연결된다.
상기 출력 단자(OT)는 해당하는 게이트 라인과 전기적으로 연결되어 상기 게이트 신호를 출력한다. 상기 제n-1, 제n, 제n+1 및 제n+2 스테이지들(SRCn-1, SRCn, SRCn+1, SRCn+2)의 상기 출력 단자들(OT)은 각각 제n-1, 제n, 제n+1 및 제n+2 게이트 신호들(Gn-1, Gn, Gn+1, Gn+2)을 순차적으로 출력한다. 상기 제n-1, 제n, 제n+1 및 제n+2 게이트 신호들(Gn-1, Gn, Gn+1, Gn+2) 각각은 상기 게이트 온 전압(VON)과 상기 제1 게이트 오프 전압(VSS1)을 갖는다.
도 3은 본 발명의 일 실시예에 따른 게이트 구동회로를 구동하기 위한 복수의 구동 신호들에 대한 타이밍도이다. 도 4는 본 발명의 일 실시예에 따른 게이트 구동회로의 제n 스테이지에 대한 회로도이다.
도 3 및 도 4를 참조하면, 제n 스테이지(SRCn)는 버퍼부(510), 풀업부(530), 캐리부(540), 제1 제어 풀다운부(551), 제2 제어 풀다운부(552), 제어 유지부(553), 출력 풀다운부(561), 출력 유지부(562) 및 캐리 유지부(580)를 포함한다.
상기 버퍼부(510)는 제어 노드(Q)에 상기 제n-1 캐리 신호(CRn-1)를 전달한다. 상기 버퍼부(510)는 제4 트랜지스터(T4)를 포함할 수 있다. 상기 제4 트랜지스터(T4)는 상기 제1 입력 단자(IN1)에 연결된 제어 전극 및 입력 전극, 및 상기 제어 노드(Q)에 연결된 출력 전극을 포함한다.
상기 버퍼부(510)에 상기 제n-1 캐리 신호(CRn-1)의 게이트 온 전압(VON)이 수신되면, 상기 제어 노드(Q)는 상기 게이트 온 전압(VON)에 대응하는 제1 전압이 인가된다.
상기 풀업부(530)는 제n 게이트 신호(Gn)를 출력한다. 상기 풀업부(530)는 제1 트랜지스터(T1)를 포함한다. 상기 제1 트랜지스터(T1)는 상기 제어 노드(Q)에 연결된 제어 전극, 상기 제1 클럭 단자(CT1)에 연결된 입력 전극 및 출력 노드(O)에 연결된 출력 전극을 포함한다. 상기 출력 노드(O)는 출력 단자(OT)에 연결된다.
상기 풀업부(530)의 제어 전극에 상기 제어 노드(Q)의 상기 제1 전압이 인가된 상태에서 상기 제1 클럭 단자(CT1)에 제2 클럭 신호(CK2)의 게이트 온 전압(VON)이 수신되면 상기 제어 노드(Q)는 상기 제1 전압(V1)에서 부스팅 전압으로 부스트 업 된다. 즉, 상기 제어 노드(Q)는 프레임의 제n-1 수평 구간에 상기 제1 전압(V1)을 갖고, 프레임의 제n 수평 구간에서는 상기 부스팅 전압(VBT)을 갖는다.
상기 풀업부(530)의 제어 전극에 상기 부스팅 전압(VBT)이 인가되는 상기 제n 수평 구간(Tn) 동안, 상기 풀업부(530)는 상기 제2 클럭 신호(CK2)의 게이트 온 전압(VON)을 상기 제n 게이트 신호(Gn)의 게이트 온 전압(VON)으로 출력한다. 상기 제n 게이트 신호(Gn)는 상기 출력 노드(O)에 연결된 상기 출력 단자(OT)를 통하여 출력된다.
상기 캐리부(540)는 제n 캐리 신호(CRn)를 출력한다. 상기 캐리부(540)는 제15 트랜지스터(T15)를 포함한다. 상기 제15 트랜지스터(T15)는 상기 제어 노드(Q)에 연결된 제어 전극, 상기 제1 클럭 단자(CT1)에 연결된 입력 전극 및 상기 캐리 노드(R)에 연결된 출력 전극을 포함한다. 상기 캐리 노드(R)는 캐리 단자(CRT)에 연결된다.
상기 캐리부(540)는 상기 제어 노드(Q)에 게이트 온 전압이 인가되면 상기 제1 클럭 단자(CT1)에 수신된 상기 제2 클럭 신호(CK2)의 게이트 온 전압(VON)을 상기 제n 캐리 신호(CRn)로 출력한다. 상기 제n 캐리 신호(CRn)는 상기 캐리 노드(R)에 연결된 상기 캐리 단자(CRT)를 통하여 출력된다.
상기 제1 제어 풀다운부(551) 및 제2 제어 풀다운부들(552)은 상기 제n+1 캐리 신호(CRn+1) 및 상기 제n+2 캐리 신호(CRn+2)에 응답하여 상기 제어 노드(Q)의 전압을 상기 제2 게이트 오프 전압(VSS2)으로 순차적으로 방전한다.
상기 제1 제어 풀다운부(551)는 제9 트랜지스터(T9)를 포함한다. 상기 제9 트랜지스터(T9)는 상기 제2 입력 단자(IN2)에 연결된 제어 전극, 상기 제어 노드(Q)에 연결된 입력 전극 및 상기 제2 전압 단자(VT2)에 연결된 출력 전극을 포함한다.
상기 제9 트랜지스터(T9)는 제n+1 수평 구간 동안 상기 제2 입력 단자(IN2)에 상기 제n+1 캐리 신호(CRn+1)의 게이트 온 전압(VON)이 수신되면, 상기 제어 노드(Q)의 전압을 상기 제2 전압 단자(VT2)에 인가되는 상기 제2 게이트 오프 전압(VSS2)으로 방전한다.
상기 제2 제어 풀다운부(552)는 제6 트랜지스터(T6)를 포함한다. 상기 제6 트랜지스터(T6)는 제3 입력 단자(IN3)에 연결된 제어 전극, 상기 제어 노드(Q)에 연결된 입력 전극 및 상기 제2 전압 단자(VT2)에 연결된 출력 전극을 포함한다.
상기 제6 트랜지스터(T6)는 제n+2 수평 구간 동안, 상기 제3 입력 단자(IN3)에 상기 제n+2 캐리 신호(CRn+2)의 게이트 온 전압(VON)이 인가되면, 상기 제어 노드(Q)의 전압을 상기 제2 전압 단자(VT2)에 인가되는 상기 제2 게이트 오프 전압(VSS2)으로 방전한다.
상기 제어 유지부(553)는 상기 제어 노드(Q)의 전압을 상기 캐리 노드(R)의 전압으로 유지한다. 상기 제어 유지부(553)는 상기 제10 트랜지스터(T10)는 상기 제1 클럭 단자(CT1)에 연결된 제어 전극, 상기 제어 노드(Q)에 연결된 입력 전극 및 상기 캐리 노드(R)에 연결된 출력 전극을 포함한다. 상기 제어 유지부(553)는 상기 제n 수평 구간을 제외한 나머지 프레임 동안 상기 제1 클럭 단자(CT1)에 수신된 제2 클럭 신호(CK2)의 게이트 온 전압(VON)에 응답하여 상기 제어 노드(Q)의 전압을 상기 캐리 노드(R)의 전압, 예컨대, 상기 제2 게이트 오프 전압(VSS2)으로 유지한다.
상기 출력 풀다운부(561)는 상기 제n 게이트 신호(Gn)를 풀-다운(pull-down)한다. 상기 출력 풀다운부(561)는 제2 트랜지스터(T2)를 포함한다. 상기 제2 트랜지스터(T2)는 상기 제2 입력 단자(IN2)에 연결된 제어 전극, 출력 노드(O)에 연결된 입력 전극 및 상기 제1 전압 단자(VT1)에 연결된 출력 전극을 포함한다. 상기 출력 풀다운부(561)는 상기 제2 입력 단자(IN2)에 제n+1 캐리 신호(CRn+1)가 수신되면 상기 출력 노드(O)의 전압을 상기 제1 전압 단자(VT1)에 인가되는 상기 제1 게이트 오프 전압(VSS1)으로 풀-다운(pull-down)한다. 상기 제1 게이트 오프 전압(VSS1)은 약 -6 V 일 수 있다.
상기 출력 유지부(562)는 상기 출력 노드(O)의 전압을 유지한다. 상기 출력 유지부(562)는 제3 트랜지스터(T3)를 포함한다. 상기 제3 트랜지스터(T3)는 상기 제2 클럭 단자(CT2)에 연결된 제어 전극, 상기 출력 노드(O)에 연결된 입력 전극 및 상기 제1 전압 단자(VT1)에 연결된 출력 전극을 포함한다. 상기 출력 유지부(562)는 상기 제n 수평 구간을 제외한 나머지 프레임 동안 상기 제2 클럭 단자(CT2)에 수신된 제1 클럭 신호(CK1)의 게이트 온 전압(VON)에 응답하여 상기 출력 노드(O)의 전압을 상기 제1 전압 단자(VT1)에 인가되는 상기 제1 게이트 오프 전압(VSS1)으로 유지한다.
상기 캐리 유지부(580)는 상기 캐리 노드(R)의 전압을 유지한다. 상기 캐리 유지부(580)는 제11 트랜지스터(T11)를 포함한다. 상기 제11 트랜지스터(T11)는 상기 제2 클럭 단자(CT2)에 연결된 제어 전극, 상기 캐리 노드(R)에 연결된 입력 전극 및 상기 제2 전압 단자(VT2)에 연결된 출력 전극을 포함한다. 상기 캐리 유지부(580)는 상기 제n 수평 구간을 제외한 나머지 프레임 동안 상기 제2 클럭 단자(CT2)에 수신된 제1 클럭 신호(CK1)의 게이트 온 전압(VON)에 응답하여 상기 캐리 노드(R)의 전압을 상기 제2 게이트 오프 전압(VSS2)으로 유지한다. 한편, 상기 제11 트랜지스터(T11)가 상기 제1 클럭 신호(CK1)의 게이트온 전압(VON)에 응답하여 턴-온 될 때, 상기 제10 트랜지스터(T10)의 출력 전극에는 상기 제2 게이트 오프 전압(VSS2)이 인가된다.
이상에 설명된 바와 같이, 상기 제1 클럭 신호(CK1) 및 상기 제2 클럭 신호(CK2)는 상기 제어 유지부(553)의 제10 트랜지스터(T10), 출력 유지부(562)의 제3 트랜지스터(T3) 및 상기 캐리 유지부(580)의 제11 트랜지스터(T11) 각각의 제어 전극에 직접 인가된다.
상기 제1 및 제2 클럭 신호들(CK1, CK2)이 게이트 온 전압(VON) 및 제2 게이트 오프 전압(VSS2) 사이를 스윙하는 신호로서, 상기 제1 및 제2 클럭 신호들(CK1, CK2)의 토글(toggle)에 의한 소비 전류가 증가할 수 있다.
또한, 상기 제1 및 제2 클럭 신호들(CK1, CK2)의 하이 레벨인 상기 게이트 온 전압(VON)이 지속적으로 인가됨에 따라서 상기 제3, 제10 및 제11 트랜지스터들(T3, T10, T11)의 문턱 전압이 이동하는 열화를 발생할 수 있다.
본 실시예에 따르면, 프레임의 수직 블랭킹 구간 동안 상기 제1 및 제2 클럭 신호들(CK1, CK2)을 제2 게이트 오프 전압(VSS2)으로 일정하게 유지하여 소비 전류 증가 및 트랜지스터의 열화를 최소화할 수 있다.
예를 들면, 도 3을 참조하면, 상기 타이밍 컨트롤러(200)는 마스킹 신호 처리하여 상기 수직 블랭킹 구간(VBk) 동안 복수의 제어 펄스들(CP)이 마스킹된 클럭 제어 신호(CPV)를 생성한다. 마스킹 신호 처리 방식은 XOR 연산자를 이용할 수 있다. 예를 들면, 마스킹하고자하는 제어 펄스에 대응하여 마스킹 제어 펄스를 생성하고, 상기 제어 펄스와 상기 마스킹 제어 펄스를 XOR 연산하여 상기 제어 펄스를 가릴(Masking) 수 있다.
또한, 상기 타이밍 컨트롤러(200)는 상기 수직 블랭킹 구간(VBk)에 대응하는 블랭킹 인에이블 신호(BEN)를 생성한다.
상기 타이밍 컨트롤러(200)는 상기 클럭 제어 신호(CPV) 및 상기 블랭킹 인에이블 신호(BEN)를 상기 게이트 제어회로(400)에 출력한다.
상기 게이트 제어회로(400)는 상기 수직 블랭킹 구간(VBk)동안 마스킹된 상기 클럭 제어 신호(CPV) 및 상기 블랭킹 인에이블 신호(BEN)에 기초하여 상기 수직 블랭킹 구간(VBk)동안 상기 제2 게이트 오프 전압(VSS2)을 유지하는 상기 제1 및 제2 클럭 신호들(CK1, CK2)을 생성한다.
따라서 상기 제1 및 제2 클럭 신호들(CK1, CK2)은 제k 프레임(Fk)의 액티브 구간(ACk) 동안은 상기 게이트 온 전압(VON)과 상기 제2 게이트 오프 전압(VSS2) 사이에서 스윙하고, 상기 제k 프레임(Fk)의 수직 블랭킹 구간(VBk) 동안은 상기 제2 게이트 오프 전압(VSS2)으로 일정하게 유지된다. 상기 제2 게이트 오프 전압(VSS2)은 접지 전압(0V) 또는 플로팅 전압 보다 낮은 레벨의 전압이다(k는 자연수).
따라서 상기 수직 블랭킹 구간(VBk)에 상기 제1 및 제2 클럭 신호들(CK1, CK2)이 스윙하지 않으므로 소비 전류를 줄일 수 있다. 또한, 상기 제3, 제10 및 제11 트랜지스터들(T3, T10, T11)에 지속적으로 게이트 온 전압(VON)이 인가되지 않으므로 열화를 방지할 수 있다.
도 5는 본 발명의 일 실시예에 따른 게이트 구동회로를 구동하기 위한 복수의 구동 신호들에 대한 타이밍도이다.
도 1 및 도 5를 참조하면, 본 실시예에 따르면, 상기 타이밍 컨트롤러(200)는 상기 수직 블랭킹 구간(VBk)내 설정 구간의 제어 펄스(CP)가 일정 주기로 마스킹된 클럭 제어 신호(CPV)를 생성한다.
또한, 상기 타이밍 컨트롤러(200)는 상기 수직 블랭킹 구간(VBk)에 대응하는 블랭킹 인에이블 신호(BEN)를 생성한다.
상기 타이밍 컨트롤러(200)는 상기 클럭 제어 신호(CPV) 및 상기 블랭킹 인에이블 신호(BEN)를 상기 게이트 제어회로(400)에 출력한다.
상기 게이트 제어회로(400)는 상기 클럭 제어 신호(CPV) 및 상기 블랭킹 인에이블 신호(BEN)에 기초하여, 상기 수직 블랭킹 구간(VBk)동안 상기 클럭 제어 신호(CPV)에 동기된 동 위상을 갖는 제1 및 제2 클럭 신호들(CK1, CK2)을 생성한다.
상기 수직 블랭킹 구간(VBk) 동안, 상기 제1 및 제2 클럭 신호들(CK1, CK2)은 상기 액티브 구간(ACk)의 제1 및 제2 클럭 신호들(CK1, CK2)의 제1 듀티 비(Duty Ratio)(DR1) 보다 감소된 제2 듀티 비(DR2)를 갖는다. 일반적으로 듀티 비는 한 주기의 펄스 신호에 대해서, 하이 구간(ON)과 로우 구간(OFF)의 비(ON/OFF)로 정의될 수 있다.
도 5에서는 상기 액티브 구간(ACk)의 상기 제1 및 제2 클럭 신호들(CK1, CK2)의 제1 반복 주기(2H)와 상기 수직 블랭킹 구간(VBk)의 상기 제1 및 제2 클럭 신호들(CK1, CK2)의 제2 반복 주기(2H)가 서로 같은 경우를 예로 하였으나, 이에 한정하지 않는다. 상기 수직 블랭킹 구간(VBk)의 상기 제1 및 제2 클럭 신호들(CK1, CK2)의 제2 반복 주기가 상기 액티브 구간(ACk)의 상기 제1 및 제2 클럭 신호들(CK1, CK2)의 제1 반복 주기보다 길 수 도 있다.
예를 들면, 도시되지 않았으나, 3H 주기로 제어 펄스를 마스킹하여 클럭 제어 신호(CPV)를 생성하는 경우 상기 수직 블랭킹 구간(VBk)의 상기 제1 및 제2 클럭 신호들(CK1, CK2)의 반복 주기는 3H가 될 수 있다.
따라서 상기 제1 및 제2 클럭 신호들(CK1, CK2)은 상기 수직 블랭킹 구간(VBk) 동안 게이트 온 전압(VON)을 유지하는 구간이 제2 게이트 오프 전압(VSS2)을 유지하는 구간 보다 감소한다. 상기 수직 블랭킹 구간(VBk)에 상기 제3, 제10 및 제11 트랜지스터들(T3, T10, T11)에 지속적으로 게이트 온 전압이 인가되는 시간을 감소시킴으로써 열화를 줄일 수 있다.
또한, 본 실시예에 따르면, 상기 수직 블랭킹 구간(VBk)과 상기 액티브 구간의 경계 구간에서 상기 액티브 구간(ACk)의 제1 및 제2 클럭 신호들(CK1, CK2)과 유사한 펄스 신호를 생성함으로써 상기 경계 구간에서 급격한 로드 변화에 따른 전원 리플(Ripple)성 오디오 노이즈를 제거할 수 있다.
도 6은 본 발명의 일 실시예에 따른 게이트 구동회로를 구동하기 위한 복수의 구동 신호들에 대한 타이밍도이다.
도 1 및 도 6을 참조하면, 본 발명의 실시예에 따르면, 상기 타이밍 컨트롤러(200)는 상기 수직 블랭킹 구간(VBk)내 제어 펄스(CP)가 점진적으로 증가 및 감소하는 주기로 마스킹된 클럭 제어 신호(CPV)를 생성한다. 상기 클럭 제어 신호(CPV)는 상기 수직 블랭킹 구간(VBk)의 초기 구간(EP)부터 중간 구간(MP)까지 점진적으로 증가하는 주기(T1, T2, T3, T4,...)를 갖는 제어 펄스와, 상기 중간 구간(MP)부터 후기 구간(LP)까지 점진적으로 감소하는 주기(..., T3, T3, T1)를 갖는 제어 펄스를 포함한다.
또한, 상기 타이밍 컨트롤러(200)는 상기 수직 블랭킹 구간(VBk)에 대응하는 블랭킹 인에이블 신호(BEN)를 생성한다.
상기 타이밍 컨트롤러(200)는 상기 클럭 제어 신호(CPV) 및 상기 블랭킹 인에이블 신호(BEN)를 상기 게이트 제어회로(400)에 출력한다.
상기 게이트 제어회로(400)는 상기 클럭 제어 신호(CPV) 및 상기 블랭킹 인에이블 신호(BEN)에 기초하여, 상기 수직 블랭킹 구간(VBk)동안 상기 클럭 제어 신호(CPV)에 동기된 동 위상을 갖는 제1 및 제2 클럭 신호들(CK1, CK2)을 생성한다.
상기 수직 블랭킹 구간(VBk) 동안, 제1 및 제2 클럭 신호들(CK1, CK2)의 듀티 비(Duty ratio)는 초기 구간(EP)부터 중간 구간(MP)까지는 점진적으로 감소하고, 중간 구간(MP)부터 후기 구간(LP)까지는 점진적으로 증가한다.
따라서 상기 제1 및 제2 클럭 신호들(CK1, CK2)은 상기 수직 블랭킹 구간(VBk) 동안 제2 게이트 오프 전압(VSS2)을 유지하는 구간 보다 게이트 온 전압(VON)을 유지하는 구간이 짧아진다. 상기 수직 블랭킹 구간(VBk)에 상기 제3, 제10 및 제11 트랜지스터들(T3, T10, T11)에 지속적으로 게이트 온 전압이 인가되는 시간을 감소시킴으로써 열화를 최소화할 수 있다.
또한, 본 실시예에 따르면, 상기 수직 블랭킹 구간(VBk)과 상기 액티브 구간의 경계 구간에서 상기 액티브 구간(ACk)의 제1 및 제2 클럭 신호들(CK1, CK2)과 유사한 펄스 신호를 생성함으로써 상기 경계 구간에서 급격한 로드 변화에 따른 전원 리플성 오디오 노이즈를 제거할 수 있다.
도 7은 본 발명의 일 실시예에 따른 게이트 구동회로를 구동하기 위한 복수의 구동 신호들에 대한 타이밍도이다.
도 1 및 도 7을 참조하면, 본 발명의 실시예에 따르면, 상기 타이밍 컨트롤러(200)는 상기 수직 블랭킹 구간(VBk)내 초기 구간(EP)과 후기 구간(LP)의 제어 펄스(CP)를 마스킹하지 않고 중간 구간(MP)의 제어 펄스(CP)를 마스킹하여 클럭 제어 신호(CPV)를 생성한다. 상기 초기 구간(EP) 및 상기 후기 구간(LP)의 길이는같거나 다를 수 있으며, 예컨대, m개의 수평 주기(mH)에 대응하는 길이를 가질 수 있다(m은 자연수, H는 수평주기).
또한, 상기 타이밍 컨트롤러(200)는 상기 수직 블랭킹 구간(VBk)에 대응하는 블랭킹 인에이블 신호(BEN)를 생성한다.
상기 타이밍 컨트롤러(200)는 상기 클럭 제어 신호(CPV) 및 상기 블랭킹 인에이블 신호(BEN)를 상기 게이트 제어회로(400)에 출력한다.
상기 게이트 제어회로(400)는 상기 클럭 제어 신호(CPV) 및 상기 블랭킹 인에이블 신호(BEN)에 기초하여, 상기 수직 블랭킹 구간(VBk)동안 상기 클럭 제어 신호(CPV)에 동기된 역 위상을 갖는 제1 및 제2 클럭 신호들(CK1, CK2)을 생성한다. 상기 초기 구간(EP)과 상기 후기 구간(LP)의 제1 및 제2 클럭 신호들(CK1, CK2)은 상기 액티브 구간(ACk)의 제1 및 제2 클럭 신호들(CK1 CK2)과 실질적으로 동일한 파형을 갖는다. 한편, 상기 중간 구간(MP)의 제1 및 제2 클럭 신호들(CK1, CK2)은 상기 제2 게이트 오프 전압(VSS2)을 유지한다.
따라서 상기 제1 및 제2 클럭 신호들(CK1, CK2)은 상기 수직 블랭킹 구간(VBk) 동안 제2 게이트 오프 전압(VSS2)을 유지하는 구간 보다 게이트 온 전압(VON)을 유지하는 구간이 짧아진다. 상기 수직 블랭킹 구간(VBk)에 상기 제3, 제10 및 제11 트랜지스터들(T3, T10, T11)에 지속적으로 게이트 온 전압이 인가되는 시간을 감소시킴으로써 열화를 최소화할 수 있다.
또한, 본 실시예에 따르면, 상기 수직 블랭킹 구간(VBk)과 상기 액티브 구간의 경계 구간에서 상기 액티브 구간(ACk)의 제1 및 제2 클럭 신호들(CK1, CK2)과 유사한 펄스 신호를 생성함으로써 상기 경계 구간에서 급격한 로드 변화에 따른 전원 리플성 오디오 노이즈를 제거할 수 있다.
도 8은 본 발명의 일 실시예에 따른 게이트 구동회로를 구동하기 위한 복수의 구동 신호들에 대한 타이밍도이다.
도 1 및 도 8을 참조하면, 본 발명의 실시예에 따르면, 상기 타이밍 컨트롤러(200)는 상기 수직 블랭킹 구간(VBk)내 초기 구간(EP)과 후기 구간(LP)의 제어 펄스(CP)를 마스킹하지 않고, 중간 구간(MP)의 제어 펄스(CP)를 마스킹하여 클럭 제어 신호(CPV)를 생성한다. 상기 초기 구간(EP) 및 상기 후기 구간(LP)의 길이는 같거나 다를 수 있으며, 예컨대, m개의 수평 주기에 대응하는 길이를 가질 수 있다(m은 자연수).
또한, 상기 타이밍 컨트롤러(200)는 상기 수직 블랭킹 구간(VBk)에 대응하는 블랭킹 인에이블 신호(BEN)를 생성한다.
상기 타이밍 컨트롤러(200)는 상기 클럭 제어 신호(CPV) 및 상기 블랭킹 인에이블 신호(BEN)를 상기 게이트 제어회로(400)에 출력한다.
상기 게이트 제어회로(400)는 상기 클럭 제어 신호(CPV) 및 상기 블랭킹 인에이블 신호(BEN)에 기초하여, 상기 클럭 제어 신호(CPV)에 동기된 동 위상의 제1 및 제2 클럭 신호들(CK1, CK2)을 생성한다.
상기 초기 구간(EP)과 상기 후기 구간(LP)의 제1 및 제2 클럭 신호들(CK1, CK2)은 상기 액티브 구간(ACk)의 제1 및 제2 클럭 신호들(CK1 CK2)과 위상이 다른 파형을 갖는다. 한편, 상기 중간 구간(MP)의 제1 및 제2 클럭 신호들(CK1, CK2)은 상기 제2 게이트 오프 전압(VSS2)을 유지한다.
따라서 상기 제1 및 제2 클럭 신호들(CK1, CK2)은 상기 수직 블랭킹 구간(VBk) 동안 제2 게이트 오프 전압(VSS2)을 유지하는 구간 보다 게이트 온 전압(VON)을 유지하는 구간이 짧아진다. 상기 수직 블랭킹 구간(VBk)에 상기 제3, 제10 및 제11 트랜지스터들(T3, T10, T11)에 지속적으로 게이트 온 전압이 인가되는 시간을 감소시킴으로써 열화를 최소화할 수 있다.
또한, 본 실시예에 따르면, 상기 수직 블랭킹 구간(VBk)과 상기 액티브 구간의 경계 구간에서 상기 액티브 구간(ACk)의 제1 및 제2 클럭 신호들(CK1, CK2)과 유사한 펄스 신호를 생성함으로써 상기 경계 구간에서 급격한 로드 변화에 따른 전원 리플성 오디오 노이즈를 제거할 수 있다.
도 9는 본 발명의 일 실시예에 따른 게이트 구동회로를 구동하기 위한 복수의 구동 신호들에 대한 타이밍도이다.
도 1 및 도 9를 참조하면, 본 발명의 실시예에 따르면, 상기 타이밍 컨트롤러(200)는 상기 수직 블랭킹 구간(VBk) 동안 상기 액티브 구간(ACk)과 실질적으로 동일한 복수의 제어 펄스들(CP)을 포함하는 클럭 제어 신호(CPV)를 생성한다.
또한, 상기 타이밍 컨트롤러(200)는 상기 수직 블랭킹 구간(VBk)에 대응하는 블랭킹 인에이블 신호(BEN)를 생성한다.
상기 타이밍 컨트롤러(200)는 상기 클럭 제어 신호(CPV) 및 상기 블랭킹 인에이블 신호(BEN)를 상기 게이트 제어회로(400)에 출력한다.
한편, 본 실시예에 따르면, 상기 게이트 제어회로(400)는 상기 타이밍 컨트롤러(200)로부터 상기 클럭 제어 신호(CPV) 및 상기 블랭킹 인에이블 신호(BEN)를 수신하고, 또한, 상기 구동전압 생성회로(300)로부터 설정 전압(VD)을 수신한다.
상기 설정 전압(VD)은 상기 게이트 온 전압(VON)과 상기 제2 게이트 오프 전압(VSS2) 사이의 레벨을 갖는 전압으로, 예컨대, 접지 전압(GND, 예컨대, 약 0 V) 또는 상기 구동전압 생성회로(300)에 입력되는 입력 전압(PVDD, 예컨대, 약 5 V)일 수 있다.
상기 게이트 제어회로(400)는 상기 클럭 제어 신호(CPV) 및 상기 블랭킹 인에이블 신호(BEN)에 기초하여, 상기 수직 블랭킹 구간(VBk)동안 상기 설정 전압(VD)과 상기 제2 게이트 오프 전압(VSS2) 사이를 스윙하는 제1 및 제2 클럭 신호들(CK1, CK2)을 생성한다.
또한, 상기 수직 블랭킹 구간(VBk)의 제1 및 제2 클럭 신호들(CK1, CK2)은 서로 역 위상을 가지며, 상기 액티브 구간(ACk)의 제1 및 제2 클럭 신호들과 실질적으로 동일한 주기 및 듀티 비를 갖는다.
따라서 상기 제1 및 제2 클럭 신호들(CK1, CK2)은 상기 수직 블랭킹 구간(VBk) 동안 상기 게이트 온 전압(VON) 보다 낮은 상기 설정 전압(VD)을 하이 레벨로 가짐으로써 상기 제3, 제10 및 제11 트랜지스터들(T3, T10, T11)에 지속적으로 인가되는 전압의 레벨을 감소시켜 열화를 최소화할 수 있다.
또한, 본 실시예에 따르면, 상기 수직 블랭킹 구간(VBk)과 상기 액티브 구간의 경계 구간에서 상기 액티브 구간(ACk)의 제1 및 제2 클럭 신호들(CK1, CK2)과 유사한 펄스 신호를 생성함으로써 상기 경계 구간에서 급격한 로드 변화에 따른 전원 리플성 오디오 노이즈를 제거할 수 있다.
도 10은 본 발명의 일 실시예에 따른 게이트 구동회로를 구동하기 위한 복수의 구동 신호들에 대한 타이밍도이다.
도 1 및 도 10을 참조하면, 상기 타이밍 컨트롤러(200)는 상기 수직 블랭킹 구간(VBk) 동안 상기 액티브 구간(ACk)과 실질적으로 동일한 복수의 제어 펄스들(CP)을 포함하는 클럭 제어 신호(CPV)를 생성한다.
또한, 상기 타이밍 컨트롤러(200)는 상기 수직 블랭킹 구간(VBk)에 대응하는 블랭킹 인에이블 신호(BEN)를 생성한다.
상기 타이밍 컨트롤러(200)는 상기 클럭 제어 신호(CPV) 및 상기 블랭킹 인에이블 신호(BEN)를 상기 게이트 제어회로(400)에 출력한다.
상기 게이트 제어회로(400)는 상기 타이밍 컨트롤러(200)로부터 상기 클럭 제어 신호(CPV) 및 상기 블랭킹 인에이블 신호(BEN)를 수신하고, 또한, 상기 구동전압 생성회로(300)로부터 설정 전압(VD)을 수신한다. 상기 설정 전압(VD)은 상기 게이트 온 전압(VON)과 상기 제2 게이트 오프 전압(VSS2) 사이의 레벨을 갖는 전압으로, 예컨대, 접지 전압(GND, 예컨대, 약 0 V) 또는 상기 구동전압 생성회로(300)에 입력되는 입력 전압(PVDD, 예컨대 약 5 V)일 수 있다.
상기 게이트 제어회로(400)는 상기 클럭 제어 신호(CPV) 및 상기 블랭킹 인에이블 신호(BEN)에 기초하여, 상기 수직 블랭킹 구간(VBk) 동안 상기 설정 전압(VD)과 상기 제2 게이트 오프 전압(VSS2) 사이를 스윙하는 제1 및 제2 클럭 신호들(CK1, CK2)을 생성한다.
또한, 본 실시예에 따르면, 상기 수직 블랭킹 구간(VBk)의 제1 및 제2 클럭 신호들(CK1, CK2)은 서로 동 위상을 가지며, 상기 액티브 구간(ACk)의 제1 및 제2 클럭 신호들과 실질적으로 동일한 주기 및 듀티 비를 갖는다.
따라서 상기 제1 및 제2 클럭 신호들(CK1, CK2)은 상기 수직 블랭킹 구간(VBk) 동안 상기 게이트 온 전압(VON) 보다 낮은 상기 설정 전압(VD)을 하이 레벨로 가짐으로써 상기 제3, 제10 및 제11 트랜지스터들(T3, T10, T11)에 지속적으로 인가되는 전압의 레벨을 감소시켜 열화를 최소화할 수 있다.
또한, 본 실시예에 따르면, 상기 수직 블랭킹 구간(VBk)과 상기 액티브 구간의 경계 구간에서 상기 액티브 구간(ACk)의 제1 및 제2 클럭 신호들(CK1, CK2)과 유사한 펄스 신호를 생성함으로써 상기 경계 구간에서 급격한 로드 변화에 따른 전원 리플성 오디오 노이즈를 제거할 수 있다.
도 11은 본 발명의 일 실시예에 따른 게이트 구동회로를 구동하기 위한 복수의 구동 신호들에 대한 타이밍도이다.
도 1 및 도 11을 참조하면, 본 발명의 실시예에 따르면, 상기 타이밍 컨트롤러(200)는 상기 수직 블랭킹 구간(VBk)내 초기 및 후기 구간(EP, LP)의 제어 펄스(CP)를 마스킹하지 않고, 중간 구간(MP)의 제어 펄스(CP)를 마스킹하여 클럭 제어 신호(CPV)를 생성한다. 상기 초기 구간(EP) 및 상기 후기 구간(LP)의 길이는 같거나 다를 수 있으며, 예컨대, m개의 수평 주기(mH)에 대응하는 길이를 가질 수 있다(m은 자연수, H는 수평주기).
또한, 상기 타이밍 컨트롤러(200)는 상기 수직 블랭킹 구간(VBk)에 대응하는 블랭킹 인에이블 신호(BEN)를 생성한다.
상기 타이밍 컨트롤러(200)는 상기 클럭 제어 신호(CPV) 및 상기 블랭킹 인에이블 신호(BEN)를 상기 게이트 제어회로(400)에 출력한다.
상기 게이트 제어회로(400)는 상기 타이밍 컨트롤러(200)로부터 상기 클럭 제어 신호(CPV) 및 상기 블랭킹 인에이블 신호(BEN)를 수신하고, 또한, 상기 구동전압 생성회로(300)로부터 설정 전압(VD)을 수신한다.
상기 설정 전압(VD)은 상기 게이트 온 전압(VON)과 상기 제2 게이트 오프 전압(VSS2) 사이의 레벨을 갖는 전압으로, 예컨대, 접지 전압(GND, 예컨대, 약 0 V) 또는 상기 구동전압 생성회로(300)에 입력되는 입력 전압(PVDD, 예컨대 약 5 V)일 수 있다.
상기 게이트 제어회로(400)는 상기 클럭 제어 신호(CPV) 및 상기 블랭킹 인에이블 신호(BEN)에 기초하여, 상기 수직 블랭킹 구간(VBk)동안 상기 클럭 제어 신호(CPV)에 동기된 제1 및 제2 클럭 신호들(CK1, CK2)을 생성한다.
상기 수직 블랭킹 구간(VBk)의 제1 및 제2 클럭 신호들(CK1, CK2)은 상기 초기 구간(EP) 및 상기 후기 구간(LP)동안 상기 설정 전압(VD)과 상기 제2 게이트 오프 전압(VSS2) 사이를 스윙하고, 상기 중간 구간(MP)동안 상기 제2 게이트 오프 전압(VSS2)을 유지한다.
상기 수직 블랭킹 구간(VBk)의 초기 및 후기 구간(EP, LP)의 제1 및 제2 클럭 신호들(CK1, CK2)은 서로 역 위상을 가지며, 상기 액티브 구간(ACk)의 제1 및 제2 클럭 신호들과 실질적으로 동일한 주기 및 듀티 비를 갖는다.
따라서 상기 제1 및 제2 클럭 신호들(CK1, CK2)은 상기 수직 블랭킹 구간(VBk) 동안 상기 게이트 온 전압(VON) 보다 낮은 상기 설정 전압(VD)을 하이 레벨로 가짐으로써 상기 제3, 제10 및 제11 트랜지스터들(T3, T10, T11)에 지속적으로 인가되는 전압의 레벨을 감소시켜 열화를 최소화할 수 있다.
또한, 본 실시예에 따르면, 상기 수직 블랭킹 구간(VBk)과 상기 액티브 구간의 경계 구간에서 상기 액티브 구간(ACk)의 제1 및 제2 클럭 신호들(CK1, CK2)과 유사한 펄스 신호를 생성함으로써 상기 경계 구간에서 급격한 로드 변화에 따른 전원 리플성 오디오 노이즈를 제거할 수 있다.
도 12는 본 발명의 일 실시예에 따른 게이트 구동회로를 구동하기 위한 복수의 구동 신호들에 대한 타이밍도이다.
도 1 및 도 12를 참조하면, 본 발명의 실시예에 따르면, 상기 타이밍 컨트롤러(200)는 상기 수직 블랭킹 구간(VBk)내 초기 및 후기 구간(EP, LP)의 제어 펄스(CP)를 마스킹하지 않고, 중간 구간(MP)의 제어 펄스(CP)를 마스킹하여 클럭 제어 신호(CPV)를 생성한다. 상기 초기 구간(EP) 및 상기 후기 구간(LP)의 길이는 같거나 다를 수 있으며, 예컨대, m개의 수평 주기(mH)에 대응하는 길이를 가질 수 있다(m은 자연수, H는 수평주기).
또한, 상기 타이밍 컨트롤러(200)는 상기 수직 블랭킹 구간(VBk)에 대응하는 블랭킹 인에이블 신호(BEN)를 생성한다.
상기 타이밍 컨트롤러(200)는 상기 클럭 제어 신호(CPV) 및 상기 블랭킹 인에이블 신호(BEN)를 상기 게이트 제어회로(400)에 출력한다.
상기 게이트 제어회로(400)는 상기 타이밍 컨트롤러(200)로부터 상기 클럭 제어 신호(CPV) 및 상기 블랭킹 인에이블 신호(BEN)를 수신하고, 또한, 상기 구동전압 생성회로(300)로부터 설정 전압(VD)을 수신한다.
상기 설정 전압(VD)은 상기 게이트 온 전압(VON)과 상기 제2 게이트 오프 전압(VSS2) 사이의 설정 레벨을 갖는 전압으로, 예컨대, 접지 전압(GND, 예컨대, 약 0 V) 또는 상기 구동전압 생성회로(300)에 입력되는 입력 전압(PVDD, 예컨대 약 5 V)일 수 있다.
상기 게이트 제어회로(400)는 상기 클럭 제어 신호(CPV) 및 상기 블랭킹 인에이블 신호(BEN)에 기초하여, 상기 수직 블랭킹 구간(VBk)동안 상기 클럭 제어 신호(CPV)에 동기된 제1 및 제2 클럭 신호들(CK1, CK2)을 생성한다.
상기 수직 블랭킹 구간(VBk)의 제1 및 제2 클럭 신호들(CK1, CK2)은 상기 초기 구간(EP) 및 상기 후기 구간(LP) 동안 상기 설정 전압(VD)과 상기 제2 게이트 오프 전압(VSS2) 사이를 스윙하고, 상기 중간 구간(MP)동안 상기 제2 게이트 오프 전압(VSS2)을 유지한다.
본 실시예에 따르면, 상기 수직 블랭킹 구간(VBk)의 초기 및 후기 구간(EP, LP)의 제1 및 제2 클럭 신호들(CK1, CK2)은 서로 동 위상을 가지며, 상기 액티브 구간(ACk)의 제1 및 제2 클럭 신호들과 실질적으로 동일한 주기 및 듀티 비를 갖는다.
따라서 상기 제1 및 제2 클럭 신호들(CK1, CK2)은 상기 수직 블랭킹 구간(VBk) 동안 상기 게이트 온 전압(VON) 보다 낮은 상기 설정 전압(VD)을 하이 레벨로 가짐으로써 상기 제3, 제10 및 제11 트랜지스터들(T3, T10, T11)에 지속적으로 인가되는 전압의 레벨을 감소시켜 열화를 최소화할 수 있다.
또한, 본 실시예에 따르면, 상기 수직 블랭킹 구간(VBk)과 상기 액티브 구간의 경계 구간에서 상기 액티브 구간(ACk)의 제1 및 제2 클럭 신호들(CK1, CK2)과 유사한 펄스 신호를 생성함으로써 상기 경계 구간에서 급격한 로드 변화에 따른 전원 리플성 오디오 노이즈를 제거할 수 있다.
이상의 본 발명의 실시예들에 따르면, 상기 수직 블랭킹 구간 동안 상기 제1 및 제2 클럭 신호들의 토글링을 감소시켜 소비 전류를 감소할 수 있다. 또한, 상기 수직 블랭킹 구간 동안 상기 제1 및 제2 클럭 신호들의 게이트 온 전압이 유지되는 구간을 감소시킴으로써 상기 제1 및 제2 클럭 신호들이 인가되는 게이트 구동회로의 열화를 감소할 수 있다. 또한, 상기 수직 블랭킹 구간과 상기 액티브 구간의 경계 구간에서 상기 액티브 구간의 제1 및 제2 클럭 신호들과 유사한 펄스 신호를 생성함으로써 상기 경계 구간에서 급격한 로드 변화에 따른 전원 리플성 오디오 노이즈를 제거할 수 있다.
이상 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
100 : 표시 패널 200 : 타이밍 컨트롤러
300 : 구동전압 생성회로 400 : 게이트 제어회로
500 : 게이트 구동회로 600 : 데이터 구동회로

Claims (20)

  1. 게이트 라인과 데이터 라인에 연결된 화소를 포함하는 표시 패널;
    게이트 온 전압과 게이트 오프 전압을 포함하는 게이트 신호를 생성하고 상기 게이트 신호를 상기 게이트 라인에 제공하는 게이트 구동회로; 및
    프레임의 수직 블랭킹 구간에서 듀티 비는 상기 프레임의 액티브 구간에서 듀티 비보다 작은 클럭 신호를 생성하고, 상기 클럭 신호를 상기 게이트 구동회로에 제공하는 게이트 제어회로를 포함하는 표시 장치.
  2. 제1항에 있어서, 상기 수직 블랭킹 구간의 상기 클럭 신호는 적어도 한 수평 주기 이상 로우 레벨을 유지하는 것을 특징으로 하는 표시 장치.
  3. 제2항에 있어서, 상기 클럭 신호는 상기 수직 블랭킹 구간의 초기 구간부터 중간 구간까지는 점진적으로 감소하고 중간 구간부터 후기 구간까지는 점진적으로 증가하는 듀티 비를 갖는 것을 특징으로 하는 표시 장치.
  4. 제1항에 있어서, 상기 수직 블랭킹 구간에서 상기 클럭 신호는 상기 게이트온 전압과 접지 전압 보다 낮은 레벨의 게이트 오프 전압 사이를 스윙하는 것을 특징으로 하는 표시 장치.
  5. 제1항에 있어서, 상기 게이트 제어회로는 상기 수직 블랭킹 구간 동안 제1 클럭 신호 및 상기 제1 클럭 신호와 위상이 동일한 제2 클럭 신호를 생성하는 것을 특징으로 하는 표시 장치.
  6. 제1항에 있어서, 복수의 제어 펄스들을 포함하는 클럭 제어 신호를 생성하고 상기 클럭 제어 신호를 상기 게이트 제어회로에 제공하는 타이밍 컨트롤러를 더 포함하고,
    상기 타이밍 컨트롤러는 상기 수직 블랭킹 구간의 제어 펄스를 마스킹하여 상기 클럭 제어 신호를 생성하는 것을 특징으로 하는 표시 장치.
  7. 게이트 라인과 데이터 라인에 연결된 화소를 포함하는 표시 패널;
    게이트 온 전압과 게이트 오프 전압을 포함하는 게이트 신호를 생성하고 상기 게이트 신호를 상기 게이트 라인에 제공하는 게이트 구동회로; 및
    프레임의 수직 블랭킹 구간에서 하이 레벨이 상기 프레임의 액티브 구간에서 하이 레벨보다 낮은 클럭 신호를 생성하고, 상기 클럭 신호를 상기 게이트 구동회로에 제공하는 게이트 제어회로를 포함하는 표시 장치.
  8. 제7항에 있어서, 상기 클럭 신호는 상기 수직 블랭킹 구간에서 듀티 비와 상기 액티브 구간에서 듀티 비가 서로 같은 것을 특징으로 하는 표시 장치.
  9. 제7항에 있어서, 상기 수직 블랭킹 구간의 상기 클럭 신호는 적어도 한 수평주기 이상 로우 레벨을 유지하는 것을 특징으로 하는 표시 장치.
  10. 제9항에 있어서, 상기 수직 블랭킹 구간의 초기 구간, 중간 구간 및 후기 구간으로 구분되고, 상기 클럭 신호는 상기 중간 구간에서 상기 로우 레벨을 유지하는 것을 특징으로 하는 표시 장치.
  11. 제7항에 있어서, 상기 수직 블랭킹 구간의 상기 클럭 신호는 접지 전압과 상기 접지 전압 보다 낮은 레벨의 게이트 오프 전압 사이를 스윙하는 것을 특징으로 하는 표시 장치.
  12. 제7항에 있어서, 입력 전압을 이용하여 상기 게이트 온 전압 및 게이트 오프 전압을 생성하는 구동전압 생성회로를 더 포함하고,
    상기 수직 블랭킹 구간의 상기 클럭 신호는 상기 입력 전압과 상기 입력 전압보다 낮은 레벨의게이트 오프 전압 사이를 스윙하는 것을 특징으로 하는 표시 장치.
  13. 제7항에 있어서, 상기 게이트 제어회로는 상기 수직 블랭킹 구간 동안 제1 클럭 신호 및 상기 제1 클럭 신호와 위상이 동일한 제2 클럭 신호를 생성하는 것을 특징으로 하는 표시 장치.
  14. 제7항에 있어서, 상기 게이트 제어회로는 상기 수직 블랭킹 구간 동안 제1 클럭 신호 및 상기 제1 클럭 신호와 위상이 반대인 제2 클럭 신호를 생성하는 것을 특징으로 하는 표시 장치.
  15. 게이트 라인과 데이터 라인에 연결된 화소를 포함하는 표시 패널;
    게이트 온 전압과 게이트 오프 전압을 포함하는 게이트 신호를 생성하고 상기 게이트 신호를 상기 게이트 라인에 제공하는 게이트 구동회로; 및
    수직 블랭킹 구간의 초기 구간 및 후기 구간에서 하이 레벨과 로우 레벨 사이를 스윙하고 상기 수직 블랭킹 구간의 중간 구간에서 로우 레벨을 유지하는 클럭 신호를 생성하고, 상기 클럭 신호를 상기 게이트 구동회로에 제공하는 게이트 제어회로를 포함하는 표시 장치.
  16. 제15항에 있어서, 상기 클럭 신호는 상기 수직 블랭킹 구간의 초기 및 후기 구간에서 듀티 비와 액티부 구간에서 듀티 비가 서로 같은 것을 특징으로 하는 표시 장치.
  17. 제15항에 있어서, 상기 수직 블랭킹 구간의 상기 클럭 신호는 상기 게이트 온 전압과 접지 전압보다 낮은 레벨의 게이트 오프 전압 사이를 스윙하는 것을 특징으로 하는 표시 장치.
  18. 제15항에 있어서, 상기 수직 블랭킹 구간의 상기 초기, 중기 및 후기 구간들은 복수의 수평 주기들을 각각 포함하는 것을 특징으로 하는 표시 장치.
  19. 제15항에 있어서, 상기 게이트 제어회로는 상기 수직 블랭킹 구간 동안 제1 클럭 신호 및 상기 제1 클럭 신호와 위상이 동일한 제2 클럭 신호를 생성하는 것을 특징으로 하는 표시 장치.
  20. 제15항에 있어서, 상기 게이트 제어회로는 상기 수직 블랭킹 구간 동안 제1 클럭 신호 및 상기 제1 클럭 신호와 위상이 반대인 제2 클럭 신호를 생성하는 것을 특징으로 하는 표시 장치.
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